CN112018128B - 存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种存储器件及其制造方法。存储器件包括:衬底；至少一个硅贯穿接触结构，贯穿衬底；至少一个背侧隔离结构，与硅贯穿接触结构并列设置，包括贯穿衬底的第一沟槽，位于第一沟槽侧壁处的绝缘层和位于第一沟槽内部的导电层，绝缘层将导电层和衬底隔离。本申请通过增大背侧隔离结构的第一沟槽的尺寸，在第一沟槽中依次形成绝缘层和导电层的工艺，简化了形成隔离结构的填充工艺，提升了隔离结构的隔离效果。并且背侧隔离结构中在第一沟槽内部填充导电层，使得隔离结构中不单为绝缘层，减少了绝缘材料的使用降低了成本。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。三维结构的存储器件(即，3D存储器件)包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在NAND结构的三维存储器件中，随着堆叠层数的增加，制造形成隔离结构的成本高、工艺复杂，并且常导致沟槽隔离效果差。
因此，期待进一步改进存储器件的隔离结构以提高隔离效果、产品良率和简化生产工艺。
发明内容
本发明的目的是提供一种改进的存储器件及其制造方法，提升了存储器件的稳定性。
根据本发明的一方面，提供一种存储器件，包括:衬底；至少一个硅贯穿接触结构，贯穿所述衬底；至少一个背侧隔离结构，与所述硅贯穿接触结构并列设置，包括贯穿所述衬底的第一沟槽以及位于所述第一沟槽内的绝缘层和导电层，其中，所述绝缘层将所述导电层和所述衬底隔离。
可选地，所述硅贯穿接触结构包括贯穿所述衬底的第二沟槽、位于第二沟槽内的绝缘层和导电层以及位于所述第二衬底表面上的绝缘层，其中，所述绝缘层将所述导电层和所述衬底隔离。
可选地，第一沟槽的宽度小于或者等于所述第二沟槽的宽度。
可选地，所述第一沟槽的宽度为400nm～600nm。
可选地，还包括：背侧互连导电层，位于所述硅贯穿接触结构表面且与所述硅贯穿接触结构接触，所述背侧互连导电层位于所述衬底表面上方，所述背侧互连导电层通过所述硅贯穿接触结构与所述衬底隔离。
可选地，所述背侧互连导电层与所述背侧隔离结构之间具有间隔。
可选地，还包括：栅叠层结构，位于所述衬底第一表面；至少一个沟道柱，所述沟道柱贯穿所述栅叠层结构且到达所述衬底中。
可选地，所述第一沟槽贯穿所述栅叠层结构。
根据本发明的一方面，提供一种存储器件的制造方法，包括：沿衬底第二表面形成贯穿所述衬底的至少一个第一沟槽和至少一个第二沟槽；在所述第一沟槽侧壁处、第二沟槽侧壁处以及靠近所述第二沟槽的部分衬底的第二表面形成绝缘层；在所述第一沟槽内部、所述第二沟槽内部以及所述绝缘层表面形成导电层，所述第一沟槽内部的绝缘层、导电层形成背侧隔离结构，所述第二沟槽内部及其衬底的第二表面的绝缘层、导电层形成硅贯穿接触结构。
可选地，所述第一沟槽的宽度小于或者等于所述第二沟槽的宽度。
可选地，所述第一沟槽的宽度为400nm～600nm。
可选地，还包括：在所述硅贯穿接触结构表面形成与所述硅贯穿接触结构接触的背侧互连导电层，所述背侧互连导电层位于所述衬底第二表面上方，所述背侧互连导电层通过所述硅贯穿接触结构与所述衬底隔离。
可选地，所述背侧互连导电层与所述背侧隔离结构之间设置有间隔。
可选地，还包括：在所述衬底第一表面形成栅叠层结构；形成贯穿所述栅叠层结构且到达所述衬底中的只扫一个沟道柱。
可选地，所述第一沟槽贯穿所述栅叠层结构。
根据本发明实施例的存储器件及其制造方法，在贯穿衬底的第一沟槽中依次形成位于第一沟槽侧壁处的绝缘层，以及位于第一沟槽内部且通过绝缘层与衬底隔离的导电层，进而得到存储器件中的背侧隔离结构。通过增大第一沟槽的尺寸，增大了填充工艺的窗口，进而在第一沟槽中依次形成绝缘层和导电层，使得背侧隔离结构的填充工艺更简单，提升了隔离结构的隔离效果。并且背侧隔离结构中在第一沟槽内部填充导电层，使得隔离结构中不单为绝缘层，减少了绝缘材料的使用降低了成本。
进一步地，背侧深沟槽结构与连接硅贯穿接触结构的背侧互连导电层之间具有间隔，使得二者在垂直方向上不重叠，保证了存储器件的稳定性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a示出存储器件的存储单元串的电路示意图，图1b示出存储器件的存储单元串的结构示意图。
图2示出根据本发明实施例的存储器件的仰视图。
图3示出根据本发明实施例的存储器件沿图2中BB线的截面图。
图4至图9示出了根据本发明实施例的存储器件制造方法的各个阶段的示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
以下所述的存储器件以NAND器件的三维结构为例进行描述。
图1a示出存储器件的存储单元串的电路示意图，图1b示出存储器件的存储单元串的结构示意图。在该实施例中存储单元串10例如包括4个存储单元。
如图1a所示，存储器件中包括多个存储单元串10，存储单元串10包括沿通路端彼此串联的第一选择晶体管M1、存储晶体管M3-M6、第二选择晶体管M2，第一选择晶体管M1的漏极连接位线BL，第二选择晶体管M2的源极连接源极线SL，第一选择晶体管M1的栅极连接至第一选择线SSL，第二选择晶体管M2的栅极连接至第二选择线GSL。存储晶体管M3至M6的栅极分别连接至字线WL1至WL4中相对应的字线。
如图1b所示，存储单元串10的第一选择晶体管M1和第二选择晶体管M2分别包括栅极导体层11和12，存储晶体管M1至M4分别包括栅极导体层13，栅极导体层与存储单元串10中晶体管的堆叠顺序一致，相邻的栅极导体层之间采用绝缘叠层彼此隔开，从而形成存储单元串的栅叠层结构。存储单元串10包括沟道柱14，沟道柱14与栅叠层结构相邻并且贯穿栅叠层结构。在栅极导体层11、12与沟道柱14之间夹有势垒氧化物层15分别形成第一选择晶体管M1和第二选择晶体管，在栅极导体层13外围的势垒氧化物层15与沟道柱14之间依次夹有电荷累积层16、隧穿氧化物层17形成存储晶体管M3-M6。
在写入操作中，存储单元串10通过驱动电路控制源极线SL、位线BL、第一选择线SSL(Source Selective Line)、第二选择线(Gate Selective Line)、字线WL1至WL4，选择对应地存储晶体管导通，该存储晶体管沟道区的电荷经由隧穿氧化层17到达电荷累积层16，从而将数据转变成电荷存储于存储晶体管的电荷累积层16中，完成数据的写入。
在读取操作中，存储单元串10根据存储晶体管中选定的存储晶体管的导通状态判断电荷累积层中的电荷量，从而获得该电荷量表征的数据。进一步地，驱动电路根据位线BL和源极线SL上检测的电信号判断选定的存储晶体管的导通状态，从而获得存储晶体管中存储的数据，完成数据的读取。
需要说明的是，上述实施例中，沟道柱14例如由掺杂多晶硅形成，隧穿氧化层17和势垒氧化物层15分别由氧化硅形成，电荷累积层16由绝缘叠层组成，例如包含金属或者半导体的微粒的氮化硅及氮氧化硅，栅极电极层例如由金属钨形成。沟道柱14的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道柱14可以是N型掺杂的多晶硅。并且存储单元串中存储单元数量可以根据实际需求为任意数目。
本发明可以各种形式呈现，以下将描述其中一些示例。
图2示出根据本发明实施例的存储器件的仰视图，图3示出根据本发明实施例的存储器件沿图2中BB线的截面图。其中，图2示出存储器件中沿衬底201的第二表面302观测的存储器件的仰视图。以下涉及的存储器件的各个区域是以衬底的第二表面302的视角进行区别的。图3为了与图2的仰视图的视角匹配，将存储器件翻转180以将衬底的第二表面302置于上方。
结合上述附图2、3，示出了本发明的存储器件的一个存储区的结构示意图。存储器件200至少包括衬底201、位于衬底201第一表面301上的栅叠层结构、贯穿栅叠层结构且至少部分位于衬底201中的多个沟道柱231、贯穿栅叠层结构到达衬底201的第一表面301且与沟道柱231并列设置的多个导电通道240、贯穿衬底201且从衬底201的第二表面302到达衬底201的第一表面301的多个硅贯穿接触结构223、位于衬底201第二表面302上方且与硅贯穿接触结构223接触且电连接的背侧互连导电层221、以及将不同存储区隔离开的贯穿衬底201的背侧隔离结构210。衬底201的第一表面301和第二表面302相对。栅叠层结构包括依次交替堆叠的多个栅极导体层282和多个层间绝缘层281，其中，栅叠层结构中与衬底201第一表面301接触的是层间绝缘层281，栅叠层结构远离衬底201且暴露的表面为层间绝缘层281。
其中，导电通道240与硅贯穿接触结构223接触且电连接，导电通道240远离硅贯穿接触结构223的端部用于与外部电路结构电连接，该外部电路结构例如可以为CMOS电路结构。背侧互连导电层221远离硅贯穿接触结构223的端部用于与外部的互连结构电连接，以实现对存储器件的功能扩展。
存储器件200的存储区之间例如通过环形的背侧隔离结构210隔离。背侧隔离结构210包括依次贯穿衬底201的第一沟槽、位于第一沟槽侧壁处的绝缘层211、以及位于第一沟槽内部的导电层212，其中，绝缘层211将导电层212与衬底201隔离。其中，第一沟槽从衬底201的第二表面302到达衬底201的第一表面301。
存储器件200的存储区中包含多个互连区域，每个互连区域中包含背侧互连导电层221、位于背侧互连导电层221与导电通道240之间且将二者连通的硅贯穿接触结构223。其中还包括第二沟槽，贯穿衬底201且沿衬底201的第二表面302到达导电通道240靠近衬底201的端部。以及位于第二沟槽侧壁和部分衬底201的第二表面302上的绝缘层222。硅贯穿接触结构223位于第二沟槽内部和绝缘层222表面，并通过绝缘层222与衬底201和栅叠层结构隔离开。背侧互连导电层221位于硅贯穿接触结构223表面，并间接通过硅贯穿接触结构223下方的绝缘层222与衬底201的第二表面302隔离开。
导电通道240位于贯穿栅叠层结构且到达衬底201第一表面301的第三沟槽内部，包括位于第三沟槽侧壁处的绝缘层241以及位于第三沟槽中且与硅贯穿接触结构223接触的导电层242。优选地，硅贯穿接触结构223覆盖导电层242中接触硅贯穿接触结构223的端部。
背侧隔离结构210与硅贯穿接触结构223并列设置与衬底201中，两者在垂直方向上不重叠。更具体地，背侧隔离结构210与位于硅贯穿接触结构223上方的背侧互连导电层221在垂直方向上不重叠。
衬底201第二表面302的相邻互连区域中包含沟道区域，沟道区域中包含至少一个沟道柱231，沟道柱231的结构如图1b中已经详述，在此处不再赘述。
图4至图9示出了根据本发明实施例的存储器件制造方法的各个阶段的示意图。
如图4所示，在衬底201的第一表面301上依次交替地堆叠层间绝缘层281与牺牲层272，形成绝缘叠层结构，用于形成绝缘叠层的工艺例如包括热氧化、溅射或化学气相沉积。在一些优选实施例中，绝缘叠层结构中远离衬底201且部分表面暴露的最上方的牺牲层272相对较厚，为3D存储器件的后续平坦化步骤提供余量。在后续过程中，牺牲层272通过刻蚀、沉积等工艺替换成栅极导体层，栅极导体层进一步连接字线。栅极导体层通过层间绝缘层281交叉堆叠形成栅叠层结构。在该实施例中，衬底201例如是单晶硅衬底，层间绝缘层281例如由氧化硅组成，牺牲层272例如由氮化硅组成。
接着，如图5所示，形成贯穿绝缘叠层结构的沟道柱231，优选地，沟道柱231贯穿绝缘叠层结构并延伸至衬底201中。为了清楚起见，在图5以及后续过程图中未示出沟道柱231的内部结构。参见图1b，在沟道柱14的中间部分，沟道柱14包括依次堆叠的沟道层、隧穿氧化层层17、电荷累积层16和势垒氧化物层15，在沟道柱231的两端，沟道柱231包括依次堆叠的沟道层和势垒氧化物层15。
接着，如图6所示，形成栅叠层结构和贯穿栅叠层结构的导电通道240。具体地，先在如图5所示出的半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构中形成多个第三沟槽。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得刻蚀在衬底201的第一表面301停止。在刻蚀之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。之后刻蚀去除牺牲层272，并在层间绝缘层281之间形成栅极导体层282以形成由栅极导体层282和层间绝缘层281交替堆叠的栅叠层结构物，且在第三沟槽中依次形成位于第三沟槽侧壁处的绝缘层241和位于第三沟槽内部且与衬底201的第一表面301接触的导电层242。具体地，在去除牺牲层272之后，在半导体结构暴露的表面形成图案化的绝缘层，之后在层间绝缘层281之间和第三沟槽内部形成金属层，该金属层例如为钨层。
接着，如图7所示，形成第一沟槽219和第二沟槽229。具体地，将如图6所示的半导体结构旋转180°，沿衬底201的第二表面302形成贯穿衬底201且暴露导电通道240的第二沟槽229以及形成贯穿衬底201的第一沟槽219。进一步地，在衬底201第二表面302上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构中形成第一沟槽219和第二沟槽229。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。其中，在本实施例，第一沟槽219的宽度小于或者等于第二沟槽229的宽度。优选地，后续在第一沟槽219和第二沟槽229中形成的绝缘层的厚度一致，约为100nm。优选地，第一沟槽219的宽度约为400nm～600nm，第二沟槽229的宽度约为650nm～700nm。
接着，如图8所示，沿衬底201第二表面302向下延伸形成绝缘层260。具体地，采用原子层沉积(ALD，Atomic Layer Deposition)工艺形成绝缘层260，绝缘层260包括连续的位于衬底201第二表面302的部分、位于第一凹槽侧壁和底部的部分以及位于第二凹槽侧壁和底部的部分。
接着，如图9所示，依次形成导电材料层360和金属材料层460。具体地，首先采用刻蚀工艺去除位于第一沟槽219底部的绝缘层和位于第二沟槽229底部的绝缘层以保留位于衬底201的第二表面302和位于第一沟槽219侧壁以及位于第二沟槽229侧壁的绝缘层261。接着形成沿衬底201的第二表面302向下延伸至第一沟槽219和第二沟槽229的导电材料层360。导电材料层360位于绝缘层261表面和第一沟槽219内部以及第二沟槽229内部，位于第二沟槽229内部的导电材料层覆盖导电通道240且与导电通道240中的导电层242接触。接着在导电材料层360表面沉积金属材料层460。其中，金属材料层460例如为铝层，导电材料层360例如为钨层。
接着，在金属材料层460表面形成光学掩膜，光学掩膜图案化且遮挡金属材料层460位于第二沟槽229上方以及靠近第二沟槽229的部分衬底201第二表面302的区域，并将其余的金属材料层460区域暴露。接着按照光学掩膜沿金属材料层460远离导电材料层360的表面刻蚀，并在衬底201的第二表面302停止，去除部分绝缘层、部分导电材料层、部分金属材料层，进而形成如图3所示的背侧隔离结构210、背侧互连导电层221、硅贯穿接触结构223、将衬底201与硅贯穿接触结构223隔离开的绝缘层222。接着，去除光学掩膜。
对采用本申请公开的背侧隔离结构的存储器件进行测试，该背侧隔离结构不会造成存储器件的寄生电容增加，提升了存储器件的稳定性。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (15)
1.一种存储器件，其中，包括:
衬底；
至少一个硅贯穿接触结构，贯穿所述衬底；
至少一个背侧隔离结构，与所述硅贯穿接触结构并列设置，包括贯穿所述衬底且从衬底的第二表面到达衬底的第一表面的第一沟槽以及位于所述第一沟槽内的绝缘层和导电层，其中，所述绝缘层将所述导电层和所述衬底隔离，
其中，所述衬底被环形的所述背侧隔离结构隔离成多个存储区，每个存储区中包括多个所述硅贯穿接触结构。
2.根据权利要求1所述的存储器件，其中，所述硅贯穿接触结构包括贯穿所述衬底的第二沟槽、位于第二沟槽内的绝缘层和导电层以及位于所述第二表面上的绝缘层，其中，所述绝缘层将所述导电层和所述衬底隔离。
3.根据权利要求2所述的存储器件，其中，第一沟槽的宽度小于或者等于所述第二沟槽的宽度。
4.根据权利要求3所述的存储器件，其中，所述第一沟槽的宽度为400nm~600nm。
5.根据权利要求1所述的存储器件，其中，还包括：
背侧互连导电层，位于所述硅贯穿接触结构表面且与所述硅贯穿接触结构接触，所述背侧互连导电层位于所述衬底表面上方，所述背侧互连导电层通过所述硅贯穿接触结构与所述衬底隔离。
6.根据权利要求5所述的存储器件，其中，所述背侧互连导电层与所述背侧隔离结构之间具有间隔。
7.根据权利要求1所述的存储器件，其中，还包括：
栅叠层结构，位于所述衬底第一表面；
至少一个沟道柱，所述沟道柱贯穿所述栅叠层结构且到达所述衬底中。
8.根据权利要求7所述的存储器件，其中，所述第一沟槽贯穿所述栅叠层结构。
9.一种存储器件的制造方法，其中，包括：
沿衬底第二表面形成贯穿所述衬底的至少一个第一沟槽和至少一个第二沟槽，所述第一沟槽从衬底的第二表面到达衬底的第一表面；
在所述第一沟槽侧壁处、第二沟槽侧壁处以及靠近所述第二沟槽的部分衬底的第二表面形成绝缘层；
在所述第一沟槽内部、所述第二沟槽内部以及所述绝缘层表面形成导电层，
所述第一沟槽内部的绝缘层、导电层形成背侧隔离结构，所述第一沟槽内部的绝缘层将所述第一沟槽内部的导电层和所述衬底隔离，所述第二沟槽内部及其衬底的第二表面的绝缘层、导电层形成硅贯穿接触结构，
其中，所述衬底被环形的所述背侧隔离结构隔离成多个存储区，每个存储区中包括多个所述硅贯穿接触结构。
10.根据权利要求9所述的制造方法，其中，所述第一沟槽的宽度小于或者等于所述第二沟槽的宽度。
11.根据权利要求10所述的制造方法，其中，所述第一沟槽的宽度为400nm~600nm。
12.根据权利要求9所述的制造方法，其中，还包括：
在所述硅贯穿接触结构表面形成与所述硅贯穿接触结构接触的背侧互连导电层，所述背侧互连导电层位于所述衬底第二表面上方，所述背侧互连导电层通过所述硅贯穿接触结构与所述衬底隔离。
13.根据权利要求12所述的制造方法，其中，所述背侧互连导电层与所述背侧隔离结构之间设置有间隔。
14.根据权利要求9所述的制造方法，其中，还包括：
在所述衬底第一表面形成栅叠层结构；
形成贯穿所述栅叠层结构且到达所述衬底中的只扫一个沟道柱。
15.根据权利要求14所述的制造方法，其中，所述第一沟槽贯穿所述栅叠层结构。
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