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CN112073048A - 电平移位电路 - Google Patents

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CN112073048A
CN112073048A CN202010911667.2A CN202010911667A CN112073048A CN 112073048 A CN112073048 A CN 112073048A CN 202010911667 A CN202010911667 A CN 202010911667A CN 112073048 A CN112073048 A CN 112073048A
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Abstract

一种电平移位电路用于将第一电压域的信号转换为第二电压域的信号。电平移位电路包括第一电压域电路、中间电压域电路以及第二电压域电路。第一电压域电路接收处于第一电压域的输入信号。第一电压域的信号在第一高电平电位和第一低电平电位之间切换。中间电压域电路将输入信号转为中间电压域信号。中间电压域信号在第二高电平电位和第一低电平电位之间切换。第一高电平电位和第二高电平电位不同。第二电压域电路将中间电压域信号转换为第二电压域信号并输出。第二电压域信号在第二高电平电位和第二低电平电位之间切换。第一高电平电位和所述第二高电平电位均大于第一低电平电位和第二低电平电位，第二低电平电位和第二低电平电位不相同。

Description

电平移位电路
技术领域
本发明涉及一种电平移位电路。
背景技术
通常显示器包括显示面板和用于驱动显示面板显示图像的显示驱动电路。设置于非显示区域内的驱动电路通常具有电平移位电路。电平移位电路用于将低电压域的信号转换为高电压域的信号或将高电压域的信号转换为低电压域的信号，以实现不同电压域内的信号传递。电平移位电路包括输入电路、输出电路、连接于输入电路和输出电路之间的控制电路。输入电路包括正向输入端和反向输入端，其具有一对输入晶体管。输出电路包括正向输出端和反向输出端，其具有一对输出晶体管。现有电路架构中，电平移位电路主要应用于不同电压域间转换，例如实现第一电压域向第二电压域的电平转换，两个电压域通常是共用接地端，第一电压域的第一高电平电位与第二电压域的第二高电平电位不同。电平移位电路中的晶体管具有一定的耐压阈值。耐压阈值与较高的高压电压电位以及较高的高压电压电位与对应的接地电压之间的差值相关。转换后的高电平电位不能超过击穿电压(包括栅氧击穿、漏至衬底击穿、源漏击穿等)范围。一旦超过击穿电压范围，会造成器件击穿，需要通过更换器件类型(例如，低耐压MOS换成中压/高压MOS)来提高耐压，额外增加制程，导致芯片成本上升。
发明内容
有鉴于此，有必要提供一种电平移位电路，旨在解决现有技术中高压电压或高压电压与接地电压之间的差值超过晶体管耐压范围引起晶体管出现击穿或损坏的技术问题。
一种电平移位电路，用于将第一电压域的信号转换为第二电压域的信号；所述电平移位电路包括：
第一电压域电路，接收处于第一电压域的输入信号；所述第一电压域信号在第一高电平电位和第一低电平电位之间切换；
中间电压域电路，用于将所述输入信号转为中间电压域信号；其中，所述中间电压域信号在第二高电平电位和所述第一低电平电位之间切换；所述第一高电平电位和所述第二高电平电位不同；
第二电压域电路，用于将所述中间电压域信号转换为第二电压域信号并输出；其中，所述第二电压域信号在所述第二高电平电位和第二低电平电位之间切换；所述第一高电平电位和所述第二高电平电位均大于所述第一低电平电位和所述第二低电平电位；所述第二低电平电位和所述第二低电平电位不相同。
基于上述结构的电平移位电路，通过设置所述第二电压域电路实现了输入信号由第一电压域转换至第二电压域，进而同时实现低电平电位的转换，同时，可保障电平移位电路中的任意一个晶体管上的电压变化未为超过其对应的耐压阈值，防止电平移位电路在电压域转换过程中晶体管被击穿的现象。
附图说明
图1为一种较佳实施方式之显示装置的模块示意图。
图2为图1中第一实施方式的电平移位电路的电路示意图。
图3为图1中第二实施方式的电平移位电路的电路示意图。
图4为图1中第三实施方式的电平移位电路的电路示意图。
图5为图1中第四实施方式的电平移位电路的电路示意图。
主要元件符号说明
显示装置 100
扫描驱动电路 110
数据驱动电路 120
时序控制器 130
显示区域 101
非显示区域 103
扫描线 S1-Sn
数据线 D1-Dm
像素单元 20
电平移位电路 200，200A，200B，200C，200D
第一电压域电路 21
中间电压域电路 23
第二电压域电路 25
输入单元 231
控制单元 232
屏蔽单元 234
输入端 VIN
第一反相器 INT1
第二反相器 INT2
第一输入晶体管 MN1，MP1
第二输入晶体管 MN3，MP3
第一输出晶体管 MP1，MN1
第二输出晶体管 MP3，MN3
第一控制晶体管 MP2，MN2
第二控制晶体管 MP4，MN4
第一屏蔽晶体管 MN2，MP2
第二屏蔽晶体管 MN4，MP4
第三屏蔽晶体管 MP7，MN7
第四屏蔽晶体管 MP8，MN8
第一输出端 VOUTP
第二输出端 VOUTN
第一晶体管 MN6，MP6
第二晶体管 MN8，MP8
第三晶体管 MN5，MP5
第四晶体管 MN7，MP7
第五晶体管 MP5，MN5
第六晶体管 MP6，MN6
第一结点 N1
第二结点 N2
第三结点 N3
第四结点 N4
第一高电平电位 VDD1
第二高电平电位 VDD2
第一低电平电位 GND1
第二低电平电位 GND2
第三反相器 INT3
第四反相器 INT4
第五反相器 INT5
第六反相器 INT6
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
本发明的说明书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或模块的过程、方法、系统、产品或设备没有限定于已列出的步骤或模块，而是可选地还包括没有列出的步骤或模块，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或模块。
下面结合附图对本发明电平移位电路及具有电平移位电路的显示装置的具体实施方式进行说明。请参阅图1，图1是本发明一实施例的显示装置100的等效模块示意图。显示装置100定义有显示区域101以及围绕所述显示区域101设置的非显示区域103内。显示区域101内包括多条扫描线S1-Sn以及多条数据线D1-Dm。其中，n，m为正整数。多条扫描线S1-Sn沿第一方向X延伸且相互平行设置，多条的数据线D1-Dm沿第二方向Y延伸且相互平行设置，多条扫描线S1-Sn与多条数据线D1-Dm相互绝缘并呈网格交叉设置，定义出多个呈矩阵排列的像素单元20。
显示装置100包括扫描驱动电路110、数据驱动电路120以及时序控制器130。每一列像素单元20通过一条扫描线Sn与扫描驱动电路110电性连接，每一行像素单元20通过一条数据线Dm与数据驱动电路120电性连接。时序控制器130分别与扫描驱动电路110以及数据驱动电路120电性连接。时序控制器130产生多个同步控制信号给扫描驱动电路110以及数据驱动电路120。多个同步控制信号可包括周期性的同步控制信号和非周期性的同步控制信号。多个同步控制信号包括垂直同步信号(Vertical synchronization,Vsync)、水平同步信号(Horizontal synchronization,Hsync)以及数据使能信号(Data Enable,DE)。在本实施方式中，时序控制器130提供时钟信号给扫描驱动电路110。扫描驱动电路110提供扫描信号至多条扫描线S1-Sn以扫描像素单元20。数据驱动电路120用于提供图像信号给多条数据线D1-Dm以显示图像。其中，图像信号为数字信号，其由低电平(例如逻辑0)和高电平(例如逻辑1)构成。在本实施方式中，扫描驱动电路110设置于显示区域的上方，数据驱动电路120设置于显示区域的左侧。
数据驱动电路120包括电平移位电路200。电平移位电路200用于将基于第一电压域的输入信号转换为第二电压域的输出信号，且保障所述电平移位电路200内所有的晶体管在电压转换时产生的电压差小于所述晶体管对应的耐压阈值。所述第一电压域中的第一高电平电位VDD1与所述第二电压域中的第二高电平电位VDD2不相同，且二者存在电压差；且所述第一电压域中的第一低电平电位GND1和所述第二电压域中的第二低电平电位GND2不相同，且二者存在电压差。其中，所述耐压阈值为晶体管的源极和漏极之间的电压差的最大值。在晶体管的源极和漏极之间的电压差大于所述耐压阈值，则晶体管被击穿。在其他实施方式中，所述电平移位电路200还可应用于扫描驱动电路110中。
第一实施例
请一并参阅图2，其为本发明第一实施例的电平移位电路200A的电路示意图。在第一实施例中，所述电平移位电路200A用于将输入的低电压域信号转换为高电压域的信号。即，所述第一高电平电位VDD1小于所述第二高电平电位VDD2，所述第一低电平电位GND1小于所述第二低电平电位GND2。所述电平移位电路200A包括第一电压域电路21、中间电压域电路23以及第二电压域电路25。
所述第一电压域电路21用于接收处于第一电压域的输入信号并转换为处于所述第一电压域的第一输出信号和第二输出信号给所述中间电压域电路23。其中，所述第一输出信号和所述第二输出信号互为反相信号。在本发明的实施例中，所述第一电压域的信号可以在所述第一高电平电位VDD1和所述第一低电平电位GND1之间切换。所述第一电压域电路21包括输入端VIN、第一反相器INT1以及第二反相器INT2。所述输入端VIN接收输入信号。所述第一反相器INT1和所述第二反相器INT2串联连接于所述输入端VIN和所述中间电压域电路23之间。所述第一反相器INT1的输入端与所述输入端VIN电性连接，所述第一反相器INT1的输出端与所述第二反相器INT2的输入端以及所述中间电压域电路23电性连接。所述第二反相器INT2的输入端与所述第一反相器INT1的输出端电性连接，所述第二反相器INT2的输出端与所述中间电压域电路23电性连接。
所述中间电压域电路23连接于所述第一电压域电路21和所述第二电压域电路25之间。所述中间电压域电路23用于将输入的所述第一电压域信号转换为中间电压域信号并输出给所述第二电压域电路25。在本发明的实施例中，所述中间电压域的信号可以在所述第二高电平电位VDD2和所述第一低电平电位GND1之间切换。在本发明的至少一个实施例中，所述第一高电平电位VDD1可以为2.8伏，所述第二高电平电位VDD2可以为3.3伏。
所述中间电压域电路23包括第一输入晶体管MN1、第二输入晶体管MN3、第一输出晶体管MP1、第二输出晶体管MP3、第一控制晶体管MP2以及第二控制晶体管MP4。第一输入晶体管MN1和第二输入晶体管MN3构成输入单元231，所述第一控制晶体管MP2以及所述第二控制晶体管MP4构成控制单元232。所述第一输入晶体管MN1的栅极与所述第二反相器INT2的输出端电性连接，所述第二输入晶体管MN3的栅极与所述第一反相器INT1的输出端电性连接，所述第一输入晶体管MN1的源极和所述第二输入晶体管MN3的源极接收所述第一低电平电位GND，所述第一输入晶体管MN1的漏极通过所述第一控制晶体管MP2和第一结点N1与所述第一输出晶体管MP1的漏极电性连接，所述第二输入晶体管MN3的漏极通过所述第二控制晶体管MP4和第二结点N2与所述第二输出晶体管MP3的漏极电性连接。所述第一输出晶体管MP1的栅极通过所述第二结点N2与所述第二电压域电路25电性连接，所述第二输出晶体管MP3的栅极通过所述第一结点N1与所述第二电压域电路25电性连接，所述第一输出晶体管MP1的源极和所述第二输出晶体管MP3的源极接收第二高电平电位VDD2。所述第一控制晶体管MP2的栅极和所述第二控制晶体管MP4的栅极接收第二低电平电位GND2，所述第一控制晶体管MP2的源极与所述第一结点N1电性连接，所述第一控制晶体管MP2的漏极与所述第一输入晶体管MN1的漏极电性连接，所述第二控制晶体管MP4的源极与所述第二结点N2电性连接，所述第二控制晶体管MP4的漏极与所述第二输入晶体管MN3的漏极电性连接。所述在本发明的至少一个实施方式中，第一输入晶体管MN1和第二输入晶体管MN3可以为NMOS晶体管，所述第一输出晶体管MP1和第二输出晶体管MP3可以为PMOS晶体管。
所述第二电压域电路25与所述中间电压域电路23电性连接。所述第二电压域电路25用于将所述中间电压域信号转为第二电压域信号。在本发明的实施例中，所述第三电压域的信号可以在所述第二高电平电位VDD2和所述第二低电平电位GND1之间切换。其中，所述第一高电平电位VDD1和所述第二高电平电位VDD2分别大于所述第一低电平电位GND1和所述第二低电平电位GND2。在本发明的至少一个实施例中，所述第一低电平电位GND1小于所述第二低电平电位GND2。在本发明的至少一个实施例中，所述第一低电平电位可以为-8伏，所述第二低电平可以为-6伏。
所述第二电压域电路25包括第一晶体管MN6、第二晶体管MN8、第三晶体管MN5、第四晶体管MN7、第五晶体管MP5、第六晶体管MP6、第三反相器INT3、第四反相器INT4、第五反相器INT5、第六反相器INT6、第一输出端VOUTP以及第二输出端VOUTN。其中，所述第一晶体管MN6、所述第二晶体管MN8、所述第五晶体管MP5以及所述第六晶体管MP6构成一个锁存器。所述第一晶体管MN6的栅极与所述第一结点N1电性连接，所述第一晶体管MN6的漏极通过第三结点N3与所述第五晶体管MP5的漏极，所述第一晶体管MN6的源极与所述第三晶体管MN5的漏极电性连接。所述第二晶体管MN8的栅极与所述第二结点N2电性连接，所述第二晶体管MN8的漏极通过第四结点N4与所述第六晶体管MP6的漏极，所述第二晶体管MN8的源极与所述第四晶体管MN7的漏极电性连接。所述第一晶体管MN6的衬底和所述第二晶体管MN8的衬底接收所述第二低电平电位GND2。所述第三晶体管MN5的栅极与所述第四结点N4电性连接，所述第三晶体管MN5的源极接收所述第二低电平电位GND2。所述第四晶体管MN7的栅极与所述第三结点N3电性连接，所述第四晶体管MN7的源极接收所述第二低电平电位GND2。所述第五晶体管MP5的栅极与所述第一结点N1电性连接，所述第五晶体管MP5的源极接收所述第二高电平电位VDD2，所述第五晶体管MP5的漏极与所述第三结点N3电性连接。所述第六晶体管MP6的栅极与所述第二结点N2电性连接，所述第六晶体管MP6的源极接收所述第二高电平电位VDD2，所述第六晶体管MP6的漏极与所述第四结点N4电性连接。所述第三反相器INT3和所述第四反相器INT4串联连接于所述第三结点N3和所述第一输出端VOUTP之间。所述第三反相器INT3的输入端与所述第三结点N3电性连接，所述第三反相器INT3的输出端与所述第四反相器INT4的输入端电性连接。所述第四反相器INT4的输入端与所述第三反相器INT3的输出端电性连接，所述第四反相器INT4的输出端与第一输出端VOUTP电性连接。所述第五反相器INT5和所述第六反相器INT6串联连接于所述第四结点N4和所述第二输出端VOUTN之间。所述第五反相器INT5的输入端与所述第四结点N4电性连接，所述第五反相器INT5的输出端与所述第六反相器INT6的输入端电性连接。所述第六反相器INT6的输入端与所述第五反相器INT5的输出端电性连接，所述第六反相器INT6的输出端与第二输出端VOUTN电性连接。在本发明的至少一个实施方式中，第一晶体管MN6、第二晶体管MN8、第三晶体管MN5以及第四晶体管MN7可以为NMOS晶体管，第五晶体管MP5和第六晶体管MP6可以为PMOS晶体管。
电平移位电路200A的工作原理具体如下：
当所述输入端VIN接收到所述第一电压域的所述第一低电平电位GND1时，所述第一输入晶体管MN1的栅极接收到所述第一电压域的第一低电平电位GND1，所述第一输入晶体管MN1处于截止状态；所述第二输入晶体管MN3的栅极接收到所述第一电压域的所述第一高电平电位VDD1，所述第二输入晶体管MN3处于导通状态，所述第二输出晶体管MP3的漏极的电位为所述第一低电平电位GND1。由于所述第二低电平电位GND2大于所述第一低电平电位GND1，所述第二控制晶体管MP4处于截止，使得所述第二结点N2的电位大于等于所述第二低电平电位GND2和所述第二控制晶体管MP4的阈值电位VTHP之和，进而使得所述第一输出晶体管MP1处于导通状态，将所述第一结点N1的电位拉升至所述第二高电平电位VDD2。同时，由于所述第二低电平电位GND2小于所述第二高电平电位VDD2，所述第一控制晶体管MP2处于导通状态。因此，所述第一输入晶体管MN1的漏极的电位为所述第二高电平电位VDD2。由于所述第一结点N1控制所述第二输出晶体管MP3处于截止状态，因此，所述第二结点N2的电位为所述第二低电平电位GND2和所述第二控制晶体管MP4的阈值电位VTHP之和。由于所述第一结点N1的电位为所述第二高电平电位VDD2，所述第一晶体管MN5处于导通状态，所述第五晶体管MP5处于截止状态，使得所述第三结点N3的电位为所述第二低电平电位GND2，经过所述第三反相器INT3和所述第四反相器INT4的反相作用，使得所述第一输出端VOUTP的电位为所述第二低电平电位GND2。由于所述第二结点N2的电位为所述第二低电平电位GND2和所述第二控制晶体管MP4的阈值电位VTHP之和，所述第二晶体管MN8处于截止状态，所述第六晶体管MP6处于导通状态，使得所述第四结点N4的电位为所述第二高电平电位VDD2。经所述第五反相器INT5和所述第六反相器INT6的作用，使得所述第二输出端VOUTN的电位为所述第二高电平电位VDD2。
当所述输入端VIN由所述第一电压域的所述第一低电平电位GND1切换为所述第一高电平电位VDD1，根据所述第一高电平电位VDD1，所述第一输入晶体管MN1由截止状态切换导通状态，使得所述第一结点N1的电位由所述第二高电平电位VDD2下降，进而所述第一控制晶体管MP2由导通状态切换为截止状态，进而所述第二输出晶体管MP3由截止状态切换为导通状态，使得所述第二结点N2的电位由所述第二低电平电位GND2上升，进而所述第一输出晶体管MP1由导通状态切换为截止状态。在所述第一控制晶体管MP2处于截止状态时，所述第一结点N1的电位大于等于所述第二低电平电位GND2和所述第一控制晶体管MP2的阈值电压VTHP之和。在所述第一输出晶体管MP1处于导通状态时，所述第二结点N2的电位为所述第二高电平电位VDD2。由于所述第一结点N1的电位大于等于所述第二低电平电位GND2和所述第二控制晶体管MP4的阈值电位VTHP之和，所述第一晶体管MN6处于截止状态，所述第五晶体管MP5处于导通状态，使得所述第三结点N3的电位为所述第二高电平电位VDD2，经过所述第三反相器INT3和所述第四反相器INT4的反相作用，使得所述第一输出端VOUTP的电位为所述第二高电平电位VDD2。由于所述第二结点N2的电位为所述第二高电平电位VDD2，所述第二晶体管MN8处于导通状态，所述第六晶体管MP6处于截止状态，使得所述第四结点N4的电位为所述第二低电平电位GND2，经所述第五反相器INT5和所述第六反相器INT6的作用，使得所述第二输出端VOUTN的电位为所述第二低电平电位GND2。
上述所述电平移位电路200A，通过设置所述第二电压域电路25实现了输入信号由第一电压域转换至第二电压域，且一并完成接地电压的转换，同时，通过设置所述第二电压域电路25，可保障所述电平移位电路200A中的任意一个晶体管上的电压变化未为超过其对应的耐压阈值，进而在电压域转换过程中保护晶体管不被击穿。
第二实施例
请参阅图3，其为本发明第二实施例的电平移位电路200B的电路示意图。如图3所示，本实施例的电平移位电路200B与第一实施例的电平移位电路200A基本相同，其不同之处在于：电平移位电路200B进一步包括了屏蔽单元234。所述屏蔽单元234电性连接于所述输入单元231和所述控制单元232之间。
所述屏蔽单元234包括第一屏蔽晶体管MN2和第二屏蔽晶体管MN4。所述第一屏蔽晶体管MN2的栅极接收第一高电平电位VDD 1，所述第一屏蔽晶体管MN2的源极与所述第一输入晶体管MN1的漏极电性连接，所述第一屏蔽晶体管MN2的漏极与所述第一控制晶体管MP2的漏极电性连接。所述第二屏蔽晶体管MN4的栅极接收第一高电平电位VDD 1，所述第二屏蔽晶体管MN4的源极与所述第二输入晶体管MN3的漏极电性连接，所述第二屏蔽晶体管MN4的漏极与所述第二控制晶体管MP4的漏极电性连接。在本发明的至少一个实施方式中，所述第一屏蔽晶体管MN2和所述第二屏蔽晶体管MN4可以为NMOS晶体管。
在所述电平移位电路200B的工作原理与所述电平移位电路200A相类似，相同的地方不再赘述，仅针对新增的所述第一屏蔽晶体管MN2和所述第二屏蔽晶体管MN4部分进行描述。在所述输入端INT输入所述第一低电平电位GND 1时，所述第一控制晶体管MP2的漏极电位为所述第二高电平电位VDD2，使得所述第一屏蔽晶体管MN2处于截止状态，所述第一屏蔽晶体管MN2的源极电压大于等于所述第一高电平电位VDD1和所述第一屏蔽晶体管MN2的阈值电压VTHN。因此，所述第一屏蔽晶体管MN2的耐压阈值可以根据公式1计算得出。
Vsg＝VDD2-VDD1+VTHN 1)
其中，Vsg表示所述第一屏蔽晶体管MN2的耐压阈值。
因此，通过调整所述第一高电平电位VDD1和所述第二高电平电位VDD2之间的差值，可避免所述第一屏蔽晶体管MN2的被击穿。
同时，通过设置所述第一屏蔽晶体管MN2，由于所述第一输入晶体管MN1的漏极电压最大为所述第一高电平电位VDD1和所述第一屏蔽晶体管MN2的阈值电压VTHN的差值，相较于第一实施例中所述第一输入晶体管MN1的漏极电位为所述第二高电平电位VDD2，所述第一输入晶体管MN1的漏极电位进一步减小，可保证所述第一输入晶体管MN1不被击穿。同理，通过设置所述第二屏蔽晶体管MN4，由于所述第二输入晶体管MN3的漏极电压最大为所述第一高电平电位VDD1和所述第二屏蔽晶体管MN4的阈值电压VTHN的差值，相较于第一实施例中所述第二输入晶体管MN3的漏极电位为所述第二高电平电位VDD2，所述第二输入晶体管MN3的漏极电位进一步减小，可保证所述第二输入晶体管MN3不被击穿。
上述所述电平移位电路200B，通过设置所述第二电压域电路25实现了输入信号由第一电压域转换至第二电压域，且一并完成低电平电位的转换，同时，通过设置所述第二电压域电路25，可保障所述电平移位电路200B中的任意一个晶体管上的电压变化未为超过其对应的耐压阈值。通过设置所述第一屏蔽晶体管MN2和所述第二屏蔽晶体管MN4可以进一步降低所述第一输入晶体管MN1的漏极电压和所述第二输入晶体管MN3的漏极电压，进一步保证所述第一输入晶体管MN1和所述第二输入晶体管MN3不被击穿。
第三实施例
请参阅图4，其为本发明第三实施例的电平移位电路200C的电路示意图。如图4所示，本实施例的电平移位电路200C与第一实施例的电平移位电路200B基本相同，其不同之处在于：所述屏蔽单元234。所述屏蔽单元234进一步还包括第三屏蔽晶体管MP7和第四屏蔽晶体管MP8。
所述第三屏蔽晶体管MP7的栅极与所述第一输入晶体管MN1的栅极电性连接，所述第三屏蔽晶体管MP7的源极接收所述第一高电平电位VDD1，所述第三屏蔽晶体管MP7漏极电性连接于所述第一屏蔽晶体管MN2的源极和所述第一输入晶体管MN1的漏极之间。所述第四屏蔽晶体管MP8的栅极与所述第二输入晶体管MN3的栅极电性连接，所述第四屏蔽晶体管MP8的源极接收所述第一高电平电位VDD1，所述第三屏蔽晶体管MP8的漏极电性连接于所述第二屏蔽晶体管MN4的源极和所述第二输入晶体管MN3的漏极之间。在本发明的至少一个实施方式中，所述第三屏蔽晶体管MP7和所述第三屏蔽晶体管MP7可以为PMOS晶体管。
在所述电平移位电路200C的工作原理与所述电平移位电路200B相类似，相同的地方不再赘述，仅针对新增的所述第三屏蔽晶体管MN7和所述第四屏蔽晶体管MN8部分进行描述。在所述输入端VIN的输入信号由所述第一高电平电位VDD1切换为所述第一低电平电位GND1时，所述第三屏蔽晶体管MP7由截止状态切换为导通状态，将所述第一输入晶体管MN1的漏极迅速拉升至所述第一高电平电位VDD1。同理，在所述输入端VIN的输入信号由所述第一低电平电位GND1切换为所述第一高电平电位VDD1时，所述第四屏蔽晶体管MP8由截止状态切换为导通状态，将所述第二输入晶体管MN3的漏极迅速拉升至所述第一高电平电位VDD1。
在本发明的至少一个实施例中，由于所述第一电压域和所述第二电压域均有不同的高电平电位和低电平电位，将所述第二电压域电路25中的所有晶体管进行Deep Nwell处理，以将所述第一高电平电位VDD1与所述第二高电平电位VDD2隔离，并将所述第一低电平电位GND1与所述第二低电平电位GND2隔离，减小了电平移位电路200C转换噪音。所述第一屏蔽晶体管MN2、所述第二屏蔽晶体管MN4所述第一输出晶体管MP1以及所述第二输出晶体管MP3分别位于单独的Deep Nwell，以将所述第一屏蔽晶体管MN2的源极和所述第二屏蔽晶体管MN4的源极直接与基底电性连接，以消除衬偏效应，进而可降低晶体管的阈值电压，以提高所述电平移位电路200C的翻转速度。
上述所述电平移位电路200C，通过设置所述第二电压域电路25实现了输入信号由所述第一电压域转换至所述第二电压域，且一并完成低电平电位的转换，同时，通过设置所述第二电压域电路25，可保障所述电平移位电路200C中的任意一个晶体管上的电压变化未为超过其对应的耐压阈值。通过设置所述第一屏蔽晶体管MN2和所述第二屏蔽晶体管MN4可以进一步降低所述第一输入晶体管MN1的漏极电压和所述第二输入晶体管MN3的漏极电压，进一步保证所述第一输入晶体管MN1和所述第二输入晶体管MN3不被击穿。进一步地，通过设置所述第三屏蔽晶体管MN7和所述第四屏蔽晶体管MN8，可提高所述第一输入晶体管MN1和所述第二输入晶体管MN3的响应速度，进而提高所述电平移位电路200C的翻转速度。
第四实施例
请参阅图5，其为本发明第四实施例的电平移位电路200D的电路示意图。如图5所示，本实施例的电平移位电路200D与第一实施例的电平移位电路200C基本相同，其不同之处在于：所述中间域电压电路23和所述第二电压域电路25。在本发明的第四实施例中，所述电平移位电路200D用于将输入的高电压域的信号转换为低电压域的信号并输出。也就是说，所述第一电压域的信号在所述第二高电平电位VDD2和所述第二低电平电位GND2之间转换，所述第二电压域的信号在所述第一高电平电位VDD1和所述第一低电平电位GND1之间转换。所述中间电压域电路23用于将所述第一电压域中的所述第二低电平电位GND2转换为所述第一低电平电位GND1。在所述中间电压域电路23中，所有晶体管的类型全部翻转，在所述中间电压域电路23中，所述第一输入晶体管MP1、所述第二输入晶体管MP3、所述第一屏蔽晶体管MP2以及所述第二屏蔽晶体管MP4变为PMOS晶体管，所述第一输出晶体管MN1、所述第二输出晶体管MN3、所述第一控制晶体管MN2、所述第二控制晶体管MN4、所述第三屏蔽晶体管MN7以及所述第四屏蔽晶体管MN8变为NMOS晶体管。同时，所述第一输入晶体管MP1的源极和所述第二输入晶体管MP3的源极接收所述第二高电平电位VDD2，所述第一输出晶体管MN1的源极和所述第二输出晶体管MN3的源极接收所述第一低电平电位GND1。所述第一控制晶体管MN2的栅极和所述第二控制晶体管MN4的栅极接收所述第一高电平电位VDD1。所述第一屏蔽晶体管MP2的栅极和所述第二屏蔽晶体管MP4的栅极接收所述第二低电平电位GND2。
在所述第二电压域电路25中，所有晶体管类型改变，所述第一晶体管MP6、所述第二晶体管MP8、第三晶体管MP5以及第四晶体管MP7变为PMOS晶体管，所述第五晶体管MN5和所述第六晶体管MN6变为NMOS晶体管。所述第一晶体管MP6的衬底和所述第二晶体管MP8衬底接收所述第一高电平电位VDD1，所述第三晶体管MP5的源极、所述第四晶体管MP7的源极、所述第五晶体管MP5的源极以及所述第六晶体管MP7的源极接收所述第一高电平电位VDD1，所述第五晶体管MN5的源极和所述第六晶体管MN6的源极接收所述第一低电平电位GND1。
上述电平移位电路200D，通过设置所述第二电压域电路25实现了输入信号由第一电压域转换至第二电压域，且一并完成低电平电位的转换，同时，通过设置所述第二电压域电路25，可保障所述电平移位电路200D中的任意一个晶体管上的电压变化未为超过其对应的耐压阈值。通过设置所述第一屏蔽晶体管MP2和所述第二屏蔽晶体管MP4可以进一步降低所述第一输入晶体管MP1的漏极电压和所述第二输入晶体管MP3的漏极电压，进一步保证所述第一输入晶体管MP1和所述第二输入晶体管MP3不被击穿。进一步地，通过设置所述第三屏蔽晶体管MP7和所述第四屏蔽晶体管MP8，可提高所述第一输入晶体管MP1和所述第二输入晶体管MP3的响应速度，进而提高所述电平移位电路200D的翻转速度。
可以理解地，第一实施例和第二实施例的所述电平移位电路200A/200B也可应用于将输入信号由所述高电压域转换为所述低电压域。也就是说，所述第一电压域的信号在所述第二高电平电位VDD2和所述第二低电平电位GND2之间转换，所述第二电压域的信号在所述第一高电平电位VDD1和所述第一低电平电位GND1之间转换。以图2所示的电平移位电路200A为例进行说明，将所述中间电压域电路23中所述第一输入晶体管MP1和所述第二输入晶体管MP3变为PMOS晶体管，将所述第一输出晶体管MN1、所述第二输出晶体管MN3、所述第一控制晶体管MN2以及所述第二控制晶体管MN4变为NMOS晶体管。同时，所述第一输入晶体管MP1的源极和所述第二输入晶体管MP3的源极接收所述第二高电平电位VDD2，所述第一输出晶体管MN1的源极和所述第二输出晶体管MN3的源极接收所述第一低电平电位GND1。所述第一控制晶体管MN2的栅极和所述第二控制晶体管MN4的栅极接收所述第一高电平电位VDD1。所述第二电压域电路25与第四实施例中的电路结构一致，再次不在赘述。
以图3所示的电平移位电路200B为例进行说明，将所述中间电压域电路23中所述第一输入晶体管MP1、所述第二输入晶体管MP3、所述第一屏蔽晶体管MP2以及所述第二屏蔽晶体管MP4变为PMOS晶体管，将所述第一输出晶体管MN1、所述第二输出晶体管MN3、所述第一控制晶体管MN2以及所述第二控制晶体管MN4变为NMOS晶体管。同时，所述第一输入晶体管MP1的源极和所述第二输入晶体管MP3的源极接收所述第二高电平电位VDD2，所述第一输出晶体管MN1的源极和所述第二输出晶体管MN3的源极接收所述第一低电平电位GND1。所述第一控制晶体管MN2的栅极和所述第二控制晶体管MN4的栅极接收所述第一高电平电位VDD1。所述第一屏蔽晶体管MP2的栅极和所述第二屏蔽晶体管MP4的栅极接收所述第二低电平电位GND2。所述第二电压域电路25与第四实施例中的电路结构一致，再次不在赘述。
本技术领域的普通技术人员应当认识到，以上的实施方式仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围之内，对以上实施例所作的适当改变和变化都落在本发明要求保护的范围之内。

Claims (10)

1.一种电平移位电路，用于将第一电压域的信号转换为第二电压域的信号；其特征在于：所述电平移位电路包括：
第一电压域电路，接收处于第一电压域的输入信号；所述第一电压域信号在第一高电平电位和第一低电平电位之间切换；
中间电压域电路，用于将所述输入信号转为中间电压域信号；其中，所述中间电压域信号在第二高电平电位和所述第一低电平电位之间切换；所述第一高电平电位和所述第二高电平电位不同；
第二电压域电路，用于将所述中间电压域信号转换为第二电压域信号并输出；其中，所述第二电压域信号在所述第二高电平电位和第二低电平电位之间切换；所述第一高电平电位和所述第二高电平电位均大于所述第一低电平电位和所述第二低电平电位；所述第二低电平电位和所述第二低电平电位不相同。
2.如权利要求1所述的电平移位电路，其特征在于：所述第一高电平电位小于所述第二高电平电位；所述第一低电平电位小于所述第二低电平电位；所述中间电压域电路用于将所述第一电压域的所述第一高电平电位转换为所述第二电压域的所述第二高电平电位。
3.如权利要求2所述的电平移位电路，其特征在于：所述第一电压域电路输出第一输出信号和第二输出信号；其中，所述第一输出信号和所述第二输出信号互为反相信号；所述中间电压域电路包括第一输入晶体管、第二输入晶体管、第一控制晶体管、第二控制晶体管、第一输出晶体管以及第二输出晶体管；所述第一输入晶体管的栅极接收所述第一输出信号，所述第二输入晶体管的栅极接收所述第二输出信号；所述第一输入晶体管的源极和所述第二输入晶体管的源极同时接收所述第一低电平电位电性连接，所述第一输入晶体管的漏极通过所述第一控制晶体管第一结点与所述第一输出晶体管的漏极电性连接，所述第二输入晶体管的漏极通过所述第二控制晶体管和第二结点与所述第二输出晶体管的漏极电性连接；所述第一输出晶体管的栅极与所述第二结点电性连接，所述第二输出晶体管的栅极与所述第一结点电性连接，所述第一输出晶体管的源极和所述第二输出晶体管的源极接收第二高电平电位；所述第一控制晶体管的栅极和所述第二控制晶体管的栅极接收第二低电平电位，所述第一控制晶体管的源极与所述第一结点电性连接，所述第一控制晶体管的漏极与所述第一输入晶体管的漏极电性连接，所述第二控制晶体管的源极与所述第二结点电性连接，所述第二控制晶体管的漏极与所述第二输入晶体管的漏极电性连接。
4.如权利要求3所述的电平移位电路，其特征在于：所述电平移位电路还包括屏蔽单元；所述屏蔽单元包括第一屏蔽晶体管和第二屏蔽晶体管；所述第一屏蔽晶体管的栅极接收所述第一高电平电位，所述第一屏蔽晶体管的源极与所述第一输入晶体管的漏极电性连接，所述第一屏蔽晶体管的漏极与所述第一控制晶体管的漏极电性连接；所述第二屏蔽晶体管的栅极接收所述第一高电平电位，所述第二屏蔽晶体管的源极与所述第二输入晶体管的漏极电性连接，所述第二屏蔽晶体管的漏极与所述第二控制晶体管的漏极电性连接。
5.如权利要求4所述的电平移位电路，其特征在于：所述屏蔽单元进一步还包括第三屏蔽晶体管和第四屏蔽晶体管；所述第三屏蔽晶体管的栅极与所述第一输入晶体管的栅极电性连接，所述第三屏蔽晶体管的源极接收所述第一高电平电位，所述第三屏蔽晶体管漏极电性连接于所述第一屏蔽晶体管的源极和所述第一输入晶体管的漏极之间；所述第四屏蔽晶体管的栅极与所述第二输入晶体管的栅极电性连接，所述第四屏蔽晶体管的源极接收所述第一高电平电位，所述第三屏蔽晶体管的漏极电性连接于所述第二屏蔽晶体管的源极和所述第二输入晶体管的漏极之间。
6.如权利要求3所述的电平移位电路，其特征在于：所述第二电压域电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管；所述第一晶体管的栅极与所述第一结点电性连接，所述第一晶体管的漏极通过第三结点与所述第五晶体管的漏极，所述第一晶体管的源极与所述第三晶体管的漏极电性连接；所述第二晶体管的栅极与所述第二结点电性连接，所述第二晶体管的漏极通过第四结点与所述第六晶体管的漏极，所述第二晶体管的源极与所述第四晶体管的漏极电性连接；所述第一晶体管的衬底和所述第二晶体管的衬底接收所述第二低电平电位；所述第三晶体管的栅极与所述第四结点电性连接，所述第三晶体管的源极接收所述第二低电平电位；所述第四晶体管的栅极与所述第三结点电性连接，所述第四晶体管的源极接收所述第二低电平电位；所述第五晶体管的栅极与所述第一结点电性连接，所述第五晶体管的源极接收所述第二高电平电位，所述第五晶体管的漏极与所述第三结点电性连接；所述第六晶体管的栅极与所述第二结点电性连接，所述第六晶体管的源极接收所述第二高电平电位，所述第六晶体管的漏极与所述第四结点电性连接；所述第三结点通过串联的第三反相器和第四反相器与第一输出端电性连接，所述第四结点通过串联的第五反相器和第六反相器与第二输出端电性连接。
7.如权利要求1所述的电平移位电路，其特征在于：所述第一高电平电位大于所述第二高电平电位；所述第一低电平电位大于所述第二低电平电位；所述中间电压域电路用于将所述第一电压域中的第一低电平电位转换为所述第二电压域中的所述第二低电平电位。
8.如权利要求7所述的电平移位电路，其特征在于：所述中间电压域电路包括所述第一电压域电路输出第一输出信号和第二输出信号；其中，所述第一输出信号和所述第二输出信号互为反相信号；所述中间电压域电路包括第一输入晶体管、第二输入晶体管、第一控制晶体管、第二控制晶体管、第一输出晶体管以及第二输出晶体管；所述第一输入晶体管的栅极接收所述第一输出信号，所述第二输入晶体管的栅极接收所述第二输出信号；所述第一输入晶体管的源极和所述第二输入晶体管的源极同时接收所述第二高电平电位电性连接，所述第一输入晶体管的漏极通过所述第一控制晶体管第一结点与所述第一输出晶体管的漏极电性连接，所述第二输入晶体管的漏极通过所述第二控制晶体管和第二结点与所述第二输出晶体管的漏极电性连接；所述第一输出晶体管的栅极与所述第二结点电性连接，所述第二输出晶体管的栅极与所述第一结点电性连接，所述第一输出晶体管的源极和所述第二输出晶体管的源极接收所述第二低电平电位；所述第一控制晶体管的栅极和所述第二控制晶体管的栅极接收第二高电平电位，所述第一控制晶体管的源极与所述第一结点电性连接，所述第一控制晶体管的漏极与所述第一输入晶体管的漏极电性连接，所述第二控制晶体管的源极与所述第二结点电性连接，所述第二控制晶体管的漏极与所述第二输入晶体管的漏极电性连接。
9.如权利要求8所述的电平移位电路，其特征在于：所述电平移位电路还包括屏蔽单元；所述屏蔽单元包括第一屏蔽晶体管、第二屏蔽晶体管、第三屏蔽晶体管以及第四屏蔽晶体管；所述第一屏蔽晶体管的栅极接收所述第一低电平电位，所述第一屏蔽晶体管的源极与所述第一输入晶体管的漏极电性连接，所述第一屏蔽晶体管的漏极与所述第一控制晶体管的漏极电性连接；所述第二屏蔽晶体管的栅极接收所述第一低电平电位，所述第二屏蔽晶体管的源极与所述第二输入晶体管的漏极电性连接，所述第二屏蔽晶体管的漏极与所述第二控制晶体管的漏极电性连接；所述第三屏蔽晶体管的栅极与所述第一输入晶体管的栅极电性连接，所述第三屏蔽晶体管的源极接收所述第二低电平电位，所述第三屏蔽晶体管漏极电性连接于所述第一屏蔽晶体管的源极和所述第一输入晶体管的漏极之间；所述第四屏蔽晶体管的栅极与所述第二输入晶体管的栅极电性连接，所述第四屏蔽晶体管的源极接收所述第二低电平电位，所述第三屏蔽晶体管的漏极电性连接于所述第二屏蔽晶体管的源极和所述第二输入晶体管的漏极之间。
10.如权利要求8所述的电平移位电路，其特征在于：所述第二电压域电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管；所述第一晶体管的栅极与所述第一结点电性连接，所述第一晶体管的漏极通过第三结点与所述第五晶体管的漏极，所述第一晶体管的源极与所述第三晶体管的漏极电性连接；所述第二晶体管的栅极与所述第二结点电性连接，所述第二晶体管的漏极通过第四结点与所述第六晶体管的漏极，所述第二晶体管的源极与所述第四晶体管的漏极电性连接；所述第一晶体管的衬底和所述第二晶体管的衬底接收所述第二高电平电位；所述第三晶体管的栅极与所述第四结点电性连接，所述第三晶体管的源极接收所述第二高电平电位；所述第四晶体管的栅极与所述第三结点电性连接，所述第四晶体管的源极接收所述第二高电平电位；所述第五晶体管的栅极与所述第一结点电性连接，所述第五晶体管的源极接收所述第二低电平电位，所述第五晶体管的漏极与所述第三结点电性连接；所述第六晶体管的栅极与所述第二结点电性连接，所述第六晶体管的源极接收所述第二低电平电位，所述第六晶体管的漏极与所述第四结点电性连接；所述第三结点通过串联的第三反相器和第四反相器与第一输出端电性连接，所述第四结点通过串联的第五反相器和第六反相器与第二输出端电性连接。
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