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CN110707049B - 包括用于控制翘曲的通道的半导体芯片模块及其制造方法 - Google Patents

包括用于控制翘曲的通道的半导体芯片模块及其制造方法 Download PDF

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Abstract

本申请提供一种半导体芯片模块。所述半导体芯片模块包括芯片封装件和印刷电路板(PCB),所述芯片封装件安装到所述印刷电路板。所述芯片封装件包括:衬底;处理器,其设置在所述衬底的中心区域中;多个有源芯片,其设置在所述处理器的周围;多个虚设芯片,其设置在所述多个有源芯片之间的空间中;以及环氧树脂,其将所述多个有源芯片和所述多个虚设芯片固定到所述衬底。所述环氧树脂的通道在所述虚设芯片的每一个的芯片主体的最上表面和所述芯片封装件的衬底之间延伸,以控制或减轻芯片封装件的翘曲。

Description

包括用于控制翘曲的通道的半导体芯片模块及其制造方法
相关申请的交叉引用
本申请要求于2018年7月10日提交的韩国专利申请No.10-2018-0079909的优先权,其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及半导体芯片模块和制造所述半导体芯片模块的方法。
背景技术
已经开发了其中堆叠存储器单元阵列的有源芯片,以最大化每单位面积的存储容量和数据处理能力。可以将多个这种有源芯片放置在晶圆上,相应的虚设芯片可以设置在相邻的这种有源芯片之间,并且环氧树脂可以填充晶圆上的芯片周围的区域,以密封所述芯片并有助于将芯片固定到晶圆。随后,可以将晶圆切割成被称为“芯片封装件”的单元,并且可以将每个芯片封装件接合到印刷电路板(PCB)以形成芯片模块。当环氧树脂在晶圆上硬化时,芯片封装件的翘曲程度与环氧树脂的高度成比例。当芯片封装件翘曲时,可能不能将芯片封装件充分地接合到所述PCB。
发明内容
根据本发明构思的示例,提供了一种半导体芯片模块,其包括;芯片封装件和印刷电路板(PCB),所述芯片封装件安装到所述印刷电路板。所述芯片封装件包括:衬底;处理器,其设置在所述衬底上并在所述衬底的中心区域中;多个有源芯片,其设置在所述衬底上并在所述处理器周围;多个虚设芯片,其设置在所述衬底上并在所述多个有源芯片之间的空间中;以及环氧树脂,其将所述多个有源芯片和所述多个虚设芯片固定到所述衬底。虚设芯片中的每一个包括具有上表面的芯片主体,并且半导体芯片模块具有插入在虚设芯片中的每一个的芯片主体的上表面和芯片封装件的衬底之间的环氧树脂的通道。
根据本发明构思的示例,还提供了一种半导体芯片模块,其包括芯片封装件和印刷电路板(PCB),所述印刷电路板具有上表面,所述芯片封装件安装到所述上表面。所述芯片封装件包括:衬底,其具有上表面;处理器,其设置在所述衬底上并在所述衬底的上表面的中心区域中;多个有源芯片,其设置在所述衬底的上表面上并在所述处理器的周围;多个虚设芯片,其设置在衬底的上表面上并在所述多个有源芯片之间的空间中;以及环氧树脂,其将所述多个有源芯片和所述多个虚设芯片在所述衬底的所述上表面处固定到所述衬底。所述虚设芯片中的每一个包括具有上表面的芯片主体,并且半导体芯片模块具有插入在虚设芯片中的每一个的芯片主体的上表面和芯片封装件的衬底之间的环氧树脂的多个第一通道和环氧树脂的多个第二通道。所述多个第一通道沿第一轴方向纵向延伸,并且所述多个第二通道沿不同于第一轴方向的第二轴方向纵向延伸。并且,所述多个第一通道沿垂直于芯片封装件的衬底的上表面的垂直方向与多个第二通道隔开预定距离。
根据本发明构思的另一方面,提供了一种半导体芯片模块,其包括芯片封装件和安装有芯片封装件的印刷电路板(PCB)。所述芯片封装件包括:衬底;处理器,其设置在所述衬底的中心区域中;多个有源芯片,其设置在所述衬底上并在所述处理器周围;多个虚设芯片,其设置在所述衬底上并在所述多个有源芯片之间的空间中;多个虚设凸块接头,其插入在所虚设芯片中的每一个与所述衬底之间;以及环氧树脂,其构造为封装所述多个有源芯片和所述多个虚设芯片。所述虚设芯片中的每一个包括具有上表面的芯片主体,所多个虚设凸块接头彼此横向隔开以限定其间的空间,并且所述虚设凸块接头之间的空间填充有环氧树脂,使得所述环氧树脂的通道插入在所述虚设芯片中的每一个的芯片主体的上表面和所芯片封装件的衬底之间。
附图说明
图1是根据本发明构思的半导体芯片模块的示例的平面图。
图2A和图2B是沿图1的线A1-A2截取的半导体芯片模块的截面图。
图2C是沿图1的线B1-B2截取的半导体芯片模块的截面图。
图2D是沿图1的线C1-C2截取的半导体芯片模块的截面图。
图3是图2A至图2C中所示的半导体芯片模块的虚设芯片的示图。
图4A是沿图3的线D1-D2截取的虚设芯片的截面图。
图4B是沿图3的线E1-E2截取的虚设芯片的截面图。
图5A、图5B和图5C是半导体芯片模块的截面图,其示出减轻半导体芯片的翘曲的示例。
图6A和图6B是虚设芯片在其制造过程期间的截面图,其示出根据本发明构思的形成通道的方法。
图7A和图7B是根据本发明构思的半导体芯片模块的其他示例的截面图。
图8A是根据本发明构思的半导体芯片模块的又一个示例的截面图,其中在虚设芯片中沿不同方向形成通道。
图8B是虚设芯片的透视图,其中在虚设芯片的下端部分中沿第一方向形成第一通道,并且沿第二方向形成第二通道。
图9A是根据本发明构思的半导体芯片模块的示例的截面图,其中在虚设芯片中沿不同方向形成通道。
图9B是虚设芯片的透视图,其中在虚设芯片的中心部分中沿第一方向形成第一通道,并且沿第二方向形成第二通道。
图10A是根据本发明构思的半导体芯片模块的示例的截面图,其中在虚设芯片中沿不同方向形成通道。
图10B是虚设芯片的透视图,其中在虚设芯片的上端部分中沿第一方向形成第一通道,并且沿第二方向形成第二通道。
图11A是根据本发明构思的半导体芯片模块的示例的截面图,其中在虚设芯片的下端部分中沿第一方向形成第一通道,并且在虚设芯片的中心部分中沿第二方向形成第二通道。
图11B是根据本发明构思的半导体芯片模块的示例的截面图,其中在虚设芯片的下端部分中沿第一方向形成第一通道,并且在虚设芯片的上端部分中沿第二方向形成第二通道。
图11C是根据本发明构思的半导体芯片模块的示例的截面图,其中在虚设芯片的中心部分中沿第一方向形成第一通道,并且在虚设芯片的上端部分中沿第二方向形成第二通道。
图12A是虚设芯片的透视图,其中在虚设芯片的下端部分中沿对角线方向形成通道。
图12B是虚设芯片的透视图,其中在虚设芯片的中心部分中沿对角线方向形成通道。
图12C是虚设芯片的透视图,其中在虚设芯片的上端部分中沿对角线方向形成通道。
图13是根据本发明构思的半导体芯片模块的示例的截面图,其中在虚设芯片的下端部分和中心部分中形成通道。
具体实施方式
现在将参考附图详细描述根据本发明构思的半导体芯片模块和制造半导体芯片模块的方法的示例。要注意,这里描述的每个示例可以具有参考图1所示和描述的布局,但是为了简洁起见,可以参考沿图1中的线A1-A2的方向截取的只通过仅一个有源芯片200的截面图来进行详细描述。
参考图1至图2D,根据本发明构思的半导体芯片模块10的示例包括设置在插入衬底420的中心的处理器300、设置在处理器300的周围的多个有源芯片200、设置在多个有源芯片200之间的空间中的多个虚设芯片100和印刷电路板(PCB)500。虚设芯片100、有源芯片200和处理器300可以设置在插入衬底420上。PCB 500可以设置在插入衬底420的下方。
根据本发明构思的半导体芯片模块10可以包括环氧树脂410以及接触插塞CNT、凸块焊盘和凸块接头430,环氧树脂410被构造为封装多个有源芯片200和多个虚设芯片100,接触插塞CNT、凸块焊盘和凸块接头430被构造为电连接插入衬底420和PCB 500。被构造为驱动有源芯片200和处理器300的电路可以设置在PCB 500上。
存储器以芯片堆叠方式彼此堆叠的高带宽存储器(HBM)可以用作有源芯片200。图1示出了使用2.5D解决方法在处理器300的左和右侧中的每一侧上设置两个有源芯片200的示例。虚设芯片100可以设置在图中沿垂直方向彼此相邻设置的有源芯片200之间的空间中(即,在处理器的左和右侧中的每一侧上彼此相邻设置的有源芯片200之间)。图2A-2D示出了有源芯片200中的每一个是四堆叠类型的芯片(具有四个彼此堆叠的独立的存储器或IC)的示例。本发明构思不限于此,并且有源芯片200可以各自是双堆叠或八堆叠或更多堆叠类型的芯片。
如图2A所示,芯片封装件可以由至少一个虚设芯片100、至少一个有源芯片200和环氧树脂410形成,环氧树脂410被构造为封装至少一个虚设芯片100和至少一个有源芯片200。如图2B所示,被构造为保护有源芯片200免受电磁波干扰的电磁兼容(EMC)层440可以围绕有源芯片200。在制造过程期间,芯片封装件可以电连接到PCB 500以形成半导体芯片模块10。可以通过粘合层120将多个虚设芯片100中的每一个粘附到插入衬底420的上部。硅衬底可以用作插入衬底420。
多个虚设芯片100可以设置在有源芯片200之间的空间中,并且环氧树脂410可以填充芯片中和芯片周围的空间(稍后将更详细地描述)以封装芯片(有助于将芯片固定到插入衬底420并保护芯片)。在制造过程期间,插入衬底420可以通过粘合层粘附到载体衬底(未示出),并然后被转移。可以将环氧树脂410在其中封装虚设芯片100和有源芯片200的晶圆切割成芯片封装件的单元。芯片封装件可以通过接触插塞CNT、凸块焊盘和凸块接头430电连接到PCB 500,以形成半导体芯片模块10。
在有源芯片200均为四堆叠类型的示例中,虚设芯片100的高度是有源芯片200的高度的一半。在有源芯片200均为两堆叠类型的示例中,虚设芯片100的高度与有源芯片200的高度相同。在有源芯片200均为八堆叠类型的示例中,虚设芯片100的高度可以是有源芯片200的高度的一半至四分之一。
图3是图2A至2C中所示的虚设芯片100的示图。图4A是沿图3的线D1-D2截取的虚设芯片100的截面图。图4B是沿图3的线E1-E2截取的虚设芯片100的截面图。
参考图2A以及图3至图4B,芯片封装件中可能由于用于封装所述芯片的环氧树脂而发生翘曲。为了控制芯片封装件的翘曲,根据本发明构思的一个方面,可以在虚设芯片100中形成多个隧道并且用环氧树脂410填充以形成多个通道110。可以根据在虚设芯片100中形成的多个通道110的数量和位置来控制芯片封装件的翘曲的方向和程度。
图3至图4B示出了在虚设芯片100的下端部分中形成通道110的示例。如图2A至2C所示,可以用环氧树脂410填充虚设芯片100的主体中的隧道,以增加将虚设芯片固定到半导体芯片模块10的衬底420上的力,或者当在晶圆水平实现封装时,增加将虚设芯片固定到晶圆的力。在后者的情况下,在虚设芯片100中形成的多个通道110的数量和位置可以在整个晶圆上相同。也就是说,对于由一个晶圆制造的多个模块,虚设芯片100将各自具有在相同的相对位置处形成的相同数量的通道110。
图5A至图5C示出了根据本发明构思的一个方面,如何基于PCB的翘曲来设计芯片封装件以减轻芯片模块中的翘曲,其中所述封装件附接到所述PCB。
可以基于虚设芯片100中在横向方向上形成的通道110的数量和位置来控制芯片封装件的翘曲。将考虑虚设芯片100在垂直方向上的三个均等部分,即,下端(底部)部分、中心部分和上端(顶部)部分。在一个示例中,在虚设芯片100的下端(底部)部分、中心部分和上端(顶部)部分中的一个部分中形成通道110。在另一个示例中,在虚设芯片100的下端(底部)部分、中心部分和上端(顶部)中的至少两个部分中形成通道110。
参考图5A,当PCB 500是平坦的时,也可以形成接合到PCB 500的芯片封装件,使得芯片封装件的衬底是平坦的。当PCB 500是平坦的时,在虚设芯片100的中心部分中形成穿过虚设芯片100沿横向方向延伸的通道110。当将环氧树脂410添加到由芯片封装件的衬底构成的晶圆上以将芯片固定到晶圆上时,也可以用环氧树脂410填充穿过虚设芯片100的中心部分形成的隧道。在制造过程期间,可以切割晶圆以形成多个芯片封装件。在这种情况下,由于在虚设芯片100的中心部分中形成环氧树脂410的通道110,可以防止芯片封装件的翘曲。这样,考虑到PCB 500不会翘曲的事实来制造芯片封装件,使得PCB 500可以平滑地接合到芯片封装件。因此,确保了PCB 500和插入衬底420之间的充分接触,并且半导体芯片模块10的制造效率高。
参考图5B,如果PCB 500凸出地翘曲,则也可以凸出地形成待接合到PCB 500的芯片封装件以匹配PCB 500的翘曲。当PCB 500凸出地翘曲时,在虚设芯片100的下端部分沿横向方向形成延伸穿过虚设芯片100的通道110。即,当将环氧树脂410添加到晶圆时,也可以用环氧树脂410填充在虚设芯片100的下端部分中形成的隧道的内部。在制造过程期间,可以切割晶圆以形成多个芯片封装件。由于在虚设芯片100的下端部分中形成的环氧树脂410的通道110,芯片封装件可能凸出地翘曲。因此,PCB 500可以平滑地接合到芯片封装件。在这种情况下,可以通过提供适当数量、高度和通道宽度的多个通道110来设计芯片封装件凸出地翘曲的程度。通过以这种方式控制芯片封装件的翘曲来基本上匹配PCB的翘曲,确保PCB 500和插入衬底420之间的充分接触,并且半导体芯片模块10的制造效率高。
参考图5C,当PCB 500凹陷地翘曲时,接合到PCB 500的芯片封装件也可以凹陷地形成为与PCB 500相同的程度。特别地,当PCB500凹陷地翘曲时,可以在虚设芯片100的上端部分中形成沿横向方向延伸穿过虚设芯片100的通道110。当将环氧树脂410添加到晶圆时,也可以用环氧树脂410填充虚设芯片100的上端部分中的隧道。在制造过程期间,可以切割晶圆以形成多个芯片封装件。由于在虚设芯片100的上端部分中形成环氧树脂410的通道110,芯片封装件可能凹陷地翘曲。芯片封装件可以形成为凹陷地翘曲以基本上匹配凹陷地翘曲的PCB 500的形状,使得PCB 500可以平滑地接合到芯片封装件。在这种情况下,可以通过提供适当的数量、高度和通道宽度的多个通道110来设计芯片封装件凹陷地翘曲的程度。通过以这种方式使芯片封装件翘曲,确保PCB 500和芯片封装件之间的充分接触,并且半导体芯片模块10的制造效率高。
图6A和6B示出了根据本发明构思的在虚设芯片中形成通道的方法的示例。更具体地,图6A和图6B示出了在虚设芯片100的下端部分中形成多个通道110的方法的示例。
参考图6A,掩模101可以设置在虚设芯片100的主体上。虚设芯片的主体可以是没有电路元件(电子组件、布线图案等)的绝缘材料块。可以用光刻胶涂覆虚设芯片100的主体的第一表面,并且可以从待形成的通道的部位选择性地移除光刻胶,从而形成掩模101。
参考图6B,可以使用掩模101执行各向同性蚀刻工艺,以将虚设芯片100的主体蚀刻到预定深度,以形成向虚设芯片100的主体的侧面敞开的多个隧道。这里,为了便于理解,这些图表示一旦填充隧道就会形成的通道110。作为蚀刻工艺的替代,可以使用钻孔工艺在虚设芯片100的第一表面中形成隧道。
随后,如图2A所示,可以在虚设芯片100的第一表面上形成粘合层120,使得虚设芯片100可以粘附到插入衬底420。也就是说,可以在虚设芯片100的下端部分中形成多个隧道,并且虚设芯片100可以设置在有源芯片200之间的空间中(参考图1)。随后,如图2A至2C所示,在有源芯片200和虚设芯片100设置在构成衬底420的晶圆上的状态下,环氧树脂410可以填充隧道。此后,可以将晶圆切割成芯片封装件的单元,并且可以将单个芯片封装件接合到PCB 500以产生半导体芯片模块10。
图7A和7B示出了根据本发明构思的半导体芯片模块20的其他示例。
参考图7A,根据本发明构思的半导体芯片模块20可包括设置在插入衬底420的中心的处理器300(参考图1)、设置在处理器300周围的多个有源芯片200、设置在多个有源芯片200之间的空间中的多个虚设芯片100和PCB 500。虚设芯片100、有源芯片200和处理器300(参考图1)可以设置在插入衬底420上。PCB 500可以设置在插入衬底420之下。根据本发明构思的半导体芯片模块20可以包括固定插入衬底420上的多个有源芯片200和多个虚设芯片100的环氧树脂410(例如,部分地密封芯片)以及电连接插入衬底420和PCB500的接触插塞CNT、凸块焊盘和凸块接头430。构造为驱动有源芯片200和处理器300的电路可以设置在PCB 500上。
可将多个虚设芯片100中的每一个通过凸块焊盘132和凸块焊盘134以及虚设凸块接头130固定到插入衬底420的上部。在将虚设芯片100设置在有源芯片200之间的空间中之后,可以将环氧树脂410添加到构成插入衬底420的晶圆上。可以将晶圆切割成芯片封装件的单元,并且每个芯片封装件可以电连接到PCB 500以形成半导体芯片模块20。
可以用环氧树脂410填充虚设凸块接头130之间的空的空间。也就是说,虚设凸块接头130之间的空间可以用作隧道,该隧道可以用环氧树脂410填充。在虚设凸块接头130之间的空间形成的通道可以是格子的形式,该格子在水平的X轴和Y轴方向上是敞开的。所述通道可以控制(诱导或防止)芯片封装件在X轴和Y轴方向上的翘曲。
可以用环氧树脂410填充虚设凸块接头130之间的空间,以将芯片固定在芯片封装件中的力最大化。当将晶圆切割为芯片封装件的单元时,可以防止芯片封装件的翘曲。还可以根据PCB 500的翘曲将芯片封装件设计为翘曲。当PCB 500凸出地翘曲时,也可以将芯片封装件设计为凸出地翘曲。在这种情况下,可以通过提供设置在虚设芯片100下方的多个虚设凸块接头130的适当数量和尺寸(例如,宽度或高度)来设计芯片封装件凸出地翘曲的程度。即,可以产生与PCB500相同程度翘曲的芯片封装件,使得芯片封装件的轮廓可以与PCB500的轮廓相同。这样,可以确保PCB 500和插入衬底420之间的充分接触,并且半导体芯片模块20的制造效率可以是高的。
参考图7B,第一虚设芯片101和第二虚设芯片102可以彼此堆叠,并且多个虚设凸块接头130可以插入在第二虚设芯片102和插入衬底420之间,并且更具体地,插入在第二虚设芯片102和第一虚设芯片101之间。可以通过凸块焊盘132和凸块焊盘134以及虚设凸块接头130将第二虚设芯片102固定到第一虚设芯片101的上部。可以用环氧树脂410填充虚设凸块接头130之间的空的空间。虚设凸块接头130之间的空间可以用作隧道,可以用环氧树脂410填充该隧道。可以将第一虚设芯片101和第二虚设芯片102统称为具有分为上部和下部的芯片主体的虚设芯片。因此,在该示例中,可以认为所得到的环氧树脂410的通道形成在第二虚设芯片102的芯片主体的上表面和插入衬底420之间或者简单地形成在芯片主体的中心部分中。可以将通道构造为格子的形式,以控制芯片封装件在X轴和Y轴方向上的翘曲的程度。
图8A和8B示出了半导体芯片模块的示例实施例,其中在虚设芯片中沿不同方向形成通道。
参考图8A和8B,可以根据在虚设芯片100中形成的多个通道141和通道142的数量和位置来控制芯片封装件的翘曲的方向和程度。可以在虚设芯片100的底部中沿第一方向(例如,Y轴方向)形成多个第一通道141。可以在虚设芯片100的底部中沿第二方向(例如,X轴方向)形成多个第二通道142。可以在多个第一通道141上形成多个第二通道142。可以穿过虚设芯片100形成多个第一通道141和多个第二通道142。第一通道141可以与第二通道142成直角地纵向延伸。在垂直于第一方向和第二方向的垂直(Z轴)方向上,多个第一通道141可以与多个第二通道142隔开预定距离。在虚设芯片100中形成的多个通道141和通道142的数量和位置在每个晶圆中可以是相同的。也就是说,在以晶圆水平制造器件的情况下,可以在固定到晶圆的若干虚设芯片100中的每一个中的相同相对位置处形成相同数量的通道141和通道142,并且当切割晶圆时,这将构成相应的芯片封装件。
由于在制造过程期间施加的热和压力,芯片封装件可能会翘曲。可以指定虚设芯片100的底部中的多个第一通道141和多个第二通道142以控制和/或减轻芯片封装件趋于发生的翘曲。
在一个示例中,当待接合到芯片封装件的PCB凸出地翘曲时,可以根据PCB的翘曲将芯片封装件设计为翘曲。为此,在虚设芯片100的底部中,可以沿第一方向(例如,Y轴方向)形成多个第一通道141,并且可以沿第二方向(例如,X轴方向)形成多个第二通道142。在虚设芯片100的底部中沿第一方向形成的多个第一通道141可以使芯片封装件沿第一方向(Y轴方向)凸出地翘曲。在虚设芯片100的下端部中形成的多个第二通道142可以使芯片封装件沿第二方向(X轴方向)凸出地翘曲。
因此,可以使芯片封装件(的插入衬底420)以与PCB相同的方式凸出地翘曲,使得PCB可以平滑地接合到芯片封装件。在这种情况下,可以通过指定多个第一通道141和多个第二通道142的适当的数量、高度和通道宽度来建立芯片封装件凸出地翘曲的程度。通过引入芯片封装件的受控的翘曲,可以确保PCB和芯片封装件之间的充分接触,并且半导体芯片的模块的制造效率可以是高的。
图9A和9B示出了根据本发明构思的半导体芯片模块的示例,其中在虚设芯片的中心部分中沿不同方向形成通道。
参考图9A和9B,为了防止芯片封装件翘曲,可以在虚设芯片100的中心部分中,沿第一方向(例如,Y轴方向)形成多个第一通道141,并且沿第二方向(例如,X轴方向)形成多个第二通道142。多个第二通道142可以形成在多个第一通道141上方。可以穿过虚设芯片100形成多个第一通道141和多个第二通道142。多个第一通道141可以各自以与多个第二通道142中的每一个的轴向(纵向)成直角地延伸。沿垂直于插入衬底420的上表面的方向(Z轴),多个第一通道141可以与多个第二通道142隔开预定距离。
当待接合到芯片封装件的PCB是平坦的时,可以根据PCB将芯片封装件生产为平坦的。为此,可以在虚设芯片100的中心部分中,沿第一方向(Y轴方向)形成多个第一通道141,并且沿第二方向(X轴方向)形成多个第二通道142。在虚设芯片100的中心部分中形成的多个第一通道141可以防止芯片封装件被生产为沿第一方向翘曲。在虚设芯片100的中心部分中形成的多个第二通道142可以防止芯片封装件被生产为沿第二方向翘曲。
因此,芯片封装件(的插入衬底420)可以像PCB一样是平坦的,使得PCB可以平滑地接合到芯片封装件。在这种情况下,可以适当地设计多个第一通道141和多个第二通道142的数量、高度和通道宽度,使得芯片封装件可以是平坦的。因此,可以确保PCB和芯片封装件之间的充分接触,并且半导体芯片模块的制造效率可以是高的。
图10A和10B示出了根据本发明构思的半导体芯片模块的示例,其中在虚设芯片的顶部中沿不同方向形成通道。
参考图10A和10B,可以在虚设芯片的上端部分中,沿第一方向(Y轴方向)形成多个第一通道141,沿第二方向(X轴方向)形成多个第二通道142。可以在多个第一通道141上形成多个第二通道142。多个第一通道141和多个第二通道142可以延伸穿过虚设芯片100。第一通道141可以与第二通道142成直角地纵向延伸。多个第一通道141可以沿垂直于插入衬底420的上表面的方向(Z轴方向)与多个第二通道142隔开预定距离。
在一个示例中,当待接合到芯片封装件的PCB凹陷地翘曲时,芯片封装件(的衬底420)可以被翘曲以符合PCB的由于多个第一通道141以及可以沿第二方向形成的多个第二通道142而导致的翘曲。特别地,在虚设芯片100的顶部中形成的环氧树脂410的多个第一通道141可以使芯片封装件沿第一方向(Y轴方向)凹陷地翘曲。在虚设芯片100的顶部中形成的环氧树脂410的多个第二通道142可以使芯片封装件沿第二方向(X轴方向)凹陷地翘曲。
因为芯片封装件被生产为凹陷地翘曲至与凹陷地翘曲的PCB相同的程度,所以PCB可以平滑地接合到芯片封装件。可以指定多个第一通道141和多个第二通道142的数量、高度和通道宽度,以确立芯片封装件凹陷地翘曲的程度。通过如此控制芯片封装件的翘曲,可以确保PCB和芯片封装件之间的充分接触,并且半导体芯片模块的制造效率可以是高的。
图11A示出了根据本发明构思的半导体芯片模块的示例,其中在虚设芯片的底部和中心部分中形成通道。
参考图11A,可以在虚设芯片100的底部中沿第一方向(Y轴方向)形成环氧树脂410的多个第一通道141。可以在虚设芯片100的中心部分中沿第二方向(X轴方向)形成环氧树脂410的多个第二通道142。可以穿过虚设芯片100形成多个第一通道141和多个第二通道142。多个第一通道141可以形成为与多个第二通道142成直角地纵向延伸。多个第一通道141可以沿垂直(Z轴)方向与多个第二通道142隔开预定距离。
环氧树脂410的多个第一通道141可以沿第一方向(Y轴方向)引入芯片封装件的(衬底420的)受控量的翘曲。环氧树脂410的多个第二通道142可以控制芯片封装件沿第二方向(X轴方向)的翘曲的程度。
图11B示出了根据本发明构思的半导体芯片模块的示例,其中在虚设芯片的底部和顶部中形成通道。
参考图11B,可以在虚设芯片100的底部中沿第一方向(例如,Y轴方向)形成环氧树脂410的多个第一通道141。可以在虚设芯片100的顶部中沿第二方向(X轴方向)形成环氧树脂410的多个第二通道142。可以穿过虚设芯片100形成多个第一通道141和多个第二通道142。多个第一通道141可以与多个第二通道142成直角地纵向延伸。多个第一通道141可以沿垂直(Z轴)方向与多个第二通道142隔开预定距离。
多个第一通道141可以沿第一方向(Y轴方向)引入芯片封装件(的衬底420中)的受控量的翘曲。多个第二通道142可以沿第二方向(X轴方向)引入芯片封装件(的衬底420中)的受控量的翘曲。
图11C示出了根据本发明构思的半导体芯片模块的示例,其中在虚设芯片的中心部分和顶部中形成通道。
参考图11C,可以在虚设芯片的中心部分中沿第一方向(Y轴方向)形成环氧树脂410的多个第一通道141。可以在虚设芯片100的顶部中沿第二方向(X轴方向)形成环氧树脂410的多个第二通道142。可以穿过虚设芯片100形成多个第一通道141和多个第二通道142。多个第一通道141可以与多个第二通道142成直角地纵向延伸。多个第一通道141可以沿垂直(Z轴)方向与多个第二通道142隔开预定距离。
多个第一通道141可以控制芯片封装件沿第一方向(例如,Y轴方向)的翘曲。多个第二通道142可以沿第二方向(例如,X轴方向)引入芯片封装件(的衬底420)中的受控量的翘曲。
图12A-12C示出了根据本发明构思的芯片模块的芯片封装件的虚设芯片的其他示例,其中在虚设芯片中沿对角线方向形成通道,即,沿相对于虚拟芯片的侧面倾斜的方向。可以参考图1和图2A-2D描述的但未在这些图中示出的某些特征。
参考图12A,可以在虚设芯片100的底部中沿对角线方向形成环氧树脂410(未示出)的多个通道151。可以穿过虚设芯片100形成多个通道151。多个通道151可以沿X轴方向和Y轴方向引入芯片封装件(的衬底420)中的受控量的翘曲。特别地,当待接合到芯片封装件的PCB凸出地翘曲时,多个通道151可以根据PCB在芯片封装件中引入翘曲。
参考图12B,可以在虚设芯片100的中心部分中沿对角线方向形成环氧树脂410(未示出)的多个通道151。可以穿过虚设芯片100形成多个通道151。因此,多个通道151可以控制芯片封装件在X轴方向和Y轴方向上的翘曲。当接合到芯片封装件的PCB基本上是平坦的(即,没有翘曲)时,虚设芯片100的中心部分中的多个通道151可以防止芯片封装件(的衬底420)的翘曲,使得芯片封装件的衬底420与PCB一样平坦。
参考图12C,可以在虚设芯片100的顶部中沿对角线方向形成环氧树脂410的多个通道151。可以穿过虚设芯片100形成多个通道151。因此,多个通道151可以控制芯片封装件沿X轴方向和Y轴方向的翘曲。当待接合到芯片封装件的PCB凸出地翘曲时,多个通道151可以在芯片封装件(的衬底420)中引入与PCB一致的翘曲。
本发明构思不限于具有如上具体描述的虚设芯片的芯片模块。
在另一示例中,在芯片封装件的每个虚设芯片100中,环氧树脂的多个第一通道沿垂直于虚设芯片的侧面的水平方向(X轴或Y轴方向)延伸,并且环形树脂的多个第二通道沿对角线方向延伸,所述多个第一通道和多个第二通道全部位于虚设芯片100的底部。可以穿过虚设芯片100形成第一通道和第二通道。多个第一通道可以沿垂直(Z轴)方向与多个第二通道隔开预定距离。
因此,当待接合到芯片封装件的PCB凸出地翘曲时,芯片封装件(的衬底420)可能会与PCB的翘曲度一致地翘曲。
在另一示例中,在芯片封装件的每个虚设芯片100中,多个第一通道沿垂直于虚设芯片的侧面的水平方向(X轴或Y轴方向)延伸,并且多个第二通道沿对角线方向延伸,所述多个第一通道和多个第二通道全部位于虚设芯片的中心部分。可以穿过虚设芯片100形成第一通道和第二通道。多个第一通道可以沿垂直(Z轴)方向与多个第二通道隔开预定距离。
因此,当待接合到芯片封装件的PCB基本上是平坦的时,在虚设芯片100的中心部分中形成的多个第一通道和多个第二通道可以保持芯片封装件(的衬底)特别在沿X轴或Y轴方向和对角线方向上的平坦,从而使芯片封装件和PCB之间能够平滑地接合。
在又一示例中,在芯片封装件的每个虚设芯片100中,环氧树脂的多个第一通道沿垂直于虚设芯片的侧面的水平方向(X轴或Y轴方向)延伸,并且环形树脂的多个第二通道沿对角线方向延伸,所述多个第一通道和多个第二通道全部位于虚设芯片100的顶部中。可以穿过虚设芯片100形成第一通道和第二通道。多个第一通道可以沿垂直(Z轴)方向与多个第二通道隔开预定距离。
因此,当待接合到芯片封装件的PCB凹陷地翘曲时,芯片封装件(的衬底420)可以与PCB的翘曲一致地翘曲。
在又一示例中,在芯片封装件的每个虚设芯片100中,环氧树脂的多个第一通道沿第一对角线方向纵向延伸穿过虚设芯片100,并且多个第二通道沿与第一对角线方向成直角的第二对角线方向纵向延伸穿过虚设芯片100。
在上述这些示例中,根据本发明构思的一个方面,芯片封装件的虚设芯片可以被设计为沿X轴方向或Y轴方向以及对角线方向或不同的对角线方向引入或减轻芯片封装件的衬底中的或所述衬底的翘曲。特别地,可以通过指定沿Y轴、X轴或对角线方向形成的多个第一通道和沿对角线方向形成的多个第二通道的数量、高度和通道宽度,在生产芯片封装件时来设计芯片封装件的翘曲程度。因此,可以确保PCB和芯片封装件之间的充分接触,并且可以提高半导体芯片模块的制造效率。
图13示出了根据本发明构思的半导体芯片模块的示例,其中在虚设芯片的中心部分中并且在虚设芯片下方形成环氧树脂的通道。
参考图13,多个虚设凸块接头130设置在虚设芯片100下方。可以用环氧树脂410填充虚设凸块接头130之间的空的空间。也就是说,虚设凸块接头130之间用环氧树脂410填充的空间可以构成通道。通道可以形成为格子形状,其中,在虚设芯片100的侧面的下方,所述通道中的相应通道在X轴方向是敞开的并且所述通道中的其他相应通道在Y轴方向是敞开的。为了防止芯片封装件的翘曲,也可以在虚设芯片100的中心部分中形成环氧树脂410的多个通道110。因此,可以控制芯片封装件在X轴和Y轴方向上的翘曲。因此,可以确保PCB500与芯片封装件之间的充分接触,并且半导体芯片模块的制造效率可以是高的。
根据上述发明构思的一个方面,在将芯片封装件安装到PCB之前,芯片封装件的衬底的轮廓可以与PCB的轮廓匹配,以确保PCB与芯片封装件之间的充分接触,并且可以使半导体芯片模块的制造效率是高的。
根据上述发明构思的另一方面,在具有有源芯片以及有源芯片之间的虚设芯片的芯片封装件中,可以在虚设芯片的芯片主体的最上表面和芯片封装件的衬底之间的每个虚设芯片中形成环氧树脂的通道,使得可以控制芯片封装件的衬底的翘曲。
根据上述发明构思的另一方面,可以在包含虚设芯片的芯片封装件的每个区域的底部和/或中心部分和/或顶部中形成环氧树脂的通道。因此,芯片封装件可以与使用环氧树脂将芯片封装件固定至的PCB的轮廓一致地翘曲或保持平坦。
尽管已经参考附图描述了本发明构思的示例,但是本领域技术人员应该理解,在不脱离由以下所附权利要求定义的发明构思的范围的情况下,可以对这样的示例进行各种修改。因此,上述示例应仅被认为是描述性的,而不是为了限制的目的。

Claims (20)

1. 一种半导体芯片模块,包括:
芯片封装件,其包括:衬底;处理器,其设置在所述衬底上并在所述衬底的中心区域中;多个有源芯片,其设置在所述衬底上并在所述处理器周围;多个虚设芯片,其设置在所述衬底上并在所述多个有源芯片之间的空间中;以及环氧树脂,其将所述多个有源芯片和所述多个虚设芯片固定到所述衬底;以及
印刷电路板,所述芯片封装件安装到所述印刷电路板,
其中,所述虚设芯片中的每一个包括具有上表面的芯片主体,并且
所述半导体芯片模块具有插入在所述虚设芯片中的每一个的所述芯片主体的所述上表面和所述芯片封装件的所述衬底之间的环氧树脂的通道。
2.根据权利要求1所述的半导体芯片模块,其中,针对所述虚设芯片中的每一个,所述环氧树脂的多个通道插入在所述虚设芯片中的每一个的所述芯片主体的所述上表面与所述芯片封装件的所述衬底之间,所述通道沿平行于所述虚设芯片的所述芯片主体的侧面的轴的方向彼此平行地延伸。
3.根据权利要求1所述的半导体芯片模块,其中,针对所述虚设芯片中的每一个,所述环氧树脂的多个通道插入在所述虚设芯片的所述芯片主体的所述上表面与所述芯片封装件的所述衬底之间,所述通道相对于所述虚设芯片的所述芯片主体的侧面沿对角线延伸。
4. 根据权利要求1所述的半导体芯片模块,其中,针对所述虚设芯片中的每一个,所述环氧树脂的多个通道在所述虚设芯片内在所述虚设芯片的所述芯片主体的最上表面和所述芯片主体的最下表面之间延伸。
5.根据权利要求4所述的半导体芯片模块,其中,所述印刷电路板是朝向所述芯片封装件凸出的,并且
所述通道在所述虚设芯片的与所述芯片封装件的所述衬底相邻的底部中延伸。
6.根据权利要求4所述的半导体芯片模块,其中,所述印刷电路板是实质平坦的,并且
所述通道在所述虚设芯片的垂直中心部分中在所述虚设芯片的所述芯片主体的所述最上表面和最下表面之间的中间延伸。
7.根据权利要求4所述的半导体芯片模块,其中,所述印刷电路板是朝向所述芯片封装件凹陷的,并且
所述通道在所述虚设芯片的远离所述芯片封装件的所述衬底的顶部中延伸。
8. 一种半导体芯片模块,包括:
芯片封装件,其包括:衬底,其具有上表面;处理器,其设置在所述衬底上并在所述衬底的上表面的中心区域中;多个有源芯片,其设置所述衬底的上表面上并在所述处理器的周围;多个虚设芯片,其设置在所述衬底的所述上表面上并在所述多个有源芯片之间的空间中;以及环氧树脂,其将所述多个有源芯片和所述多个虚设芯片在所述衬底的所述上表面处固定至所述衬底;以及
印刷电路板,其具有上表面,所述芯片封装件安装到所述印刷电路板的上表面,
其中,所述虚设芯片中的每一个包括具有上表面的芯片主体,
所述半导体芯片模块具有插入在所述虚设芯片中的每一个的所述芯片主体的所述上表面和所述芯片封装件的所述衬底之间的环氧树脂的多个第一通道和环氧树脂的多个第二通道,
所述多个第一通道沿第一轴方向纵向延伸,并且所述多个第二通道沿不同于所述第一轴方向的第二轴方向纵向延伸,并且
所述多个第一通道沿垂直于所述芯片封装件的所述衬底的所述上表面的垂直方向与所述多个第二通道隔开预定距离。
9.根据权利要求8所述的半导体芯片模块,其中,所述第一轴方向和所述第二轴方向是正交的。
10.根据权利要求9所述的半导体芯片模块,其中,在所述虚设芯片中的每一个中,所述多个第一通道在相对于所述芯片封装件的所述衬底的、所述虚设芯片的底部、中心部分和顶部中的一个中延伸,并且
所述多个第二通道也在所述虚设芯片的所述底部、所述中心部分和所述顶部中的所述一个中延伸。
11.根据权利要求10所述的半导体芯片模块,其中,所述印刷电路板是朝向所述芯片封装件凸出的,并且
在所述虚设芯片中的每一个中,所述多个第一通道和所多个第二通道在所述虚设芯片的所述底部中延伸。
12.根据权利要求10所述的半导体芯片模块,其中,所述印刷电路板是实质平坦的,并且
在所述虚设芯片中的每一个中,所述多个第一通道和所述多个第二通道在所述虚设芯片的中每一个的所述中心部分中延伸。
13.根据权利要求10所述的半导体芯片模块,其中,所述印刷电路板是朝向所述芯片封装件凹陷的,并且
在所述虚设芯片中的每一个中,所述多个第一通道和所述多个第二通道在所述虚设芯片的所述顶部中延伸。
14.根据权利要求9所述的半导体芯片模块,其中,在所述虚设芯片中的每一个中,所述多个第一通道在所述虚设芯片的与所述芯片封装件的所述衬底相邻的底部中延伸,并且
所述多个第二通道在所述虚设芯片的中心部分中在所述虚设芯片的所述芯片主体的最上表面和所述芯片主体的最下表面之间的中间延伸。
15.根据权利要求9所述的半导体芯片模块,其中,在所述虚设芯片中的每一个中,所述多个第一通道在所述虚设芯片的与所述芯片封装件的所述衬底相邻的底部中延伸,并且
所述多个第二通道在所述虚设芯片的远离所述芯片封装件的所述衬底的顶部中延伸。
16.根据权利要求9所述的半导体芯片模块,其中,在所述虚设芯片中的每一个中,所述多个第一通道在所述虚设芯片的中心部分中在所述虚设芯片的所述芯片主体的最上表面和所述芯片主体的最下表面之间的中间延伸,并且
所述多个第二通道在所述虚设芯片中的每一个的远离所述芯片封装件的所述衬底的顶部中延伸。
17.根据权利要求8所述的半导体芯片模块,其中,在所述虚设芯片中的每一个中,所述多个第一通道各自相对于所述虚设芯片的所述芯片主体的侧面沿对角线方向纵向延伸,并且
所述多个第二通道各自与所述对角线方向成直角地纵向延伸。
18.根据权利要求8所述的半导体芯片模块,其中,在所述虚设芯片中的每一个中,所述多个第一通道各自沿垂直于所述虚设芯片的所述芯片主体的侧面的方向纵向延伸,并且
所述多个第二通道各自相对于所虚设芯片的所述芯片主体的所述侧面沿对角线方向纵向延伸。
19. 一种半导体芯片模块,包括:
芯片封装件,其包括:衬底;处理器,其设置在所述衬底的中心区域中;多个有源芯片,其设置在所述衬底上并在所述处理器周围;多个虚设芯片,其设置在所述衬底上并在所述多个有源芯片之间的空间中;多个虚设凸块接头,其插入在所虚设芯片中的每一个与所述衬底之间;以及环氧树脂,其构造为封装所述多个有源芯片和所述多个虚设芯片;以及
印刷电路板,所述芯片封装件安装到所述印刷电路板,
其中,所述虚设芯片中的每一个包括具有上表面的芯片主体,
所述多个虚设凸块接头彼此横向隔开以限定其间的空间,并且
所述虚设凸块接头之间的所述空间填充有所述环氧树脂,使得所述环氧树脂的通道插入在所述虚设芯片中的每一个的所述芯片主体的所述上表面和所述芯片封装件的所述衬底之间。
20.根据权利要求19所述的半导体芯片模块,其中,所述环氧树脂的通道具有格子的形式,使得所述虚设芯片中的每一个的所述芯片主体的所述上表面和所述芯片封装件的所述衬底之间的多个第一通道各自沿第一轴方向纵向延伸,并且所述虚设芯片中的每一个的所述芯片主体的所述上表面和所述芯片封装件的所述衬底之间的多个第二通道各自沿垂直于所述第一轴方向的第二轴方向纵向延伸。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9922964B1 (en) 2016-09-19 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy die
US10290611B2 (en) * 2017-07-27 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10879660B1 (en) * 2019-07-26 2020-12-29 Dell Products, L.P. Asymmetric high-speed interconnect routing interposer
TWI766192B (zh) * 2019-10-07 2022-06-01 矽品精密工業股份有限公司 電子封裝件及其製法
KR102717855B1 (ko) * 2019-11-28 2024-10-15 삼성전자주식회사 반도체 패키지
KR20220030638A (ko) 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US12125822B2 (en) * 2020-11-13 2024-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device package having dummy dies
US11997842B2 (en) * 2021-08-31 2024-05-28 Taiwan Semiconductor Manufacturing Company Limited Dummy metal bonding pads for underfill application in semiconductor die packaging and methods of forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101154645A (zh) * 2006-09-27 2008-04-02 三星电子株式会社 防止翘曲的电路基板及使用它的封装
CN106252299A (zh) * 2015-06-03 2016-12-21 华亚科技股份有限公司 半导体器件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980034136A (ko) 1996-11-05 1998-08-05 김광호 복수개의 구멍이 형성된 반도체 칩을 이용한 반도체 칩 패키지
JP3349058B2 (ja) * 1997-03-21 2002-11-20 ローム株式会社 複数のicチップを備えた半導体装置の構造
US7301222B1 (en) 2003-02-12 2007-11-27 National Semiconductor Corporation Apparatus for forming a pre-applied underfill adhesive layer for semiconductor wafer level chip-scale packages
US20080054490A1 (en) * 2006-08-31 2008-03-06 Ati Technologies Inc. Flip-Chip Ball Grid Array Strip and Package
JP4897451B2 (ja) * 2006-12-04 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2008187137A (ja) 2007-01-31 2008-08-14 Hitachi Ltd フリップチップ実装構造およびフリップチップ実装方法
US7838336B2 (en) * 2007-09-24 2010-11-23 International Business Machines Corporation Method and structure for dispensing chip underfill through an opening in the chip
KR20110092045A (ko) * 2010-02-08 2011-08-17 삼성전자주식회사 휨 및 보이드를 억제하는 몰디드 언더필 플립칩 패키지
US9148680B1 (en) 2010-07-09 2015-09-29 Discovery Communications, Llc Methods and systems for segmenting data and performing analysis
JP2014192171A (ja) 2013-03-26 2014-10-06 Ps4 Luxco S A R L 半導体装置及びその製造方法
JP6344919B2 (ja) * 2014-01-21 2018-06-20 キヤノン株式会社 プリント回路板及び積層型半導体装置
KR20160019252A (ko) 2014-08-11 2016-02-19 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법
US10325783B2 (en) 2015-06-09 2019-06-18 Infineon Technologies Ag Semiconductor device including structure to control underfill material flow
US10529690B2 (en) * 2016-11-14 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101154645A (zh) * 2006-09-27 2008-04-02 三星电子株式会社 防止翘曲的电路基板及使用它的封装
CN106252299A (zh) * 2015-06-03 2016-12-21 华亚科技股份有限公司 半导体器件

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