CN110010054A - 一种栅极驱动电路、显示面板、显示装置 - Google Patents

Abstract

本发明实施例提供一种栅极驱动电路、显示面板、显示装置，涉及显示技术领域，该栅极驱动电路包括一种栅极驱动电路包括时钟转换电路和N级级联的移位寄存器；移位寄存器包括：扫描输出子电路和级联输出子电路；依次级联的m级移位寄存器的扫描时钟信号端与依次设置的m个系统时钟信号端一一对应连接、并与依次设置的m个转换时钟信号端一一对应连接；时钟转换电路与m个系统时钟信号端、第一电压端、第二电压端、m个转换时钟信号端连接；时钟转换电路配置为：在m个系统时钟信号端的系统时钟信号、第一电压端和第二电压端的电压的控制下，通过m个转换时钟信号端分别输出m个转换时钟信号；其中，转换时钟信号的占空比大于系统时钟信号的占空比。

Description

一种栅极驱动电路、显示面板、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种栅极驱动电路、显示面板、显示装置。

背景技术

栅极驱动电路(也称扫描驱动电路)作为显示装置中的重要组成部分，栅极驱动电路中多级级联的移位寄存器中的每一级移位寄存器分别与显示屏中的一行栅线连接；栅极驱动电路的功能是一行一行地有序输出TFT(Thin Film Transistor，薄膜晶体管)器件的开关态电压，以逐行向显示屏中的栅线输出扫描信号(也可以称为栅信号)，从而逐行开启显示屏中与同一栅线连接的TFT，在其中一行栅线连接的TFT开启的情况下，通过数据线将像素数据输入至各亚像素的像素电极中，以进行画面显示。

相关技术中，为提高栅极驱动电路的输出稳定性，在移位寄存器中将扫描输出子电路(用于输出扫描信号)和级联输出子电路(用于输出级联信号)单独设置；其中，扫描输出子电路和级联输出子电路采用不同占空比的时钟信号进行控制，从而导致显示装置中的显示驱动IC对应的时钟信号的输出(PIN)引脚增加，从而不利于显示面板的窄边框设计、制作成本增加等一系列问题。

发明内容

本发明的实施例提供一种栅极驱动电路、显示面板、显示装置，能够解决在保证栅极驱动电路中的扫描输出子电路和级联输出子电路采用不同占空比的时钟信号的基础上，避免增加显示驱动IC的输出(PIN)引脚增加的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例提供一种栅极驱动电路，包括时钟转换电路和N级级联的移位寄存器；所述移位寄存器包括：扫描输出子电路和级联输出子电路；所述扫描输出子电路与扫描时钟信号端、扫描信号输出端连接，所述扫描输出子电路配置为将所述扫描时钟信号端的电压作为栅极扫描信号输出至所述扫描信号输出端；所述级联输出子电路与级联时钟信号端、级联信号输出端连接；所述级联输出子电路配置为：将所述级联时钟信号端的电压作为级联信号输出至所述级联信号输出端；在所述N级级联的移位寄存器中，依次级联的m级移位寄存器的扫描时钟信号端与依次设置的m个系统时钟信号端一一对应连接；所述依次级联的m级移位寄存器的级联时钟信号端与依次设置的m个转换时钟信号端一一对应连接；所述时钟转换电路与所述m个系统时钟信号端、第一电压端、第二电压端、所述m个转换时钟信号端连接；所述时钟转换电路配置为：在所述m个系统时钟信号端的系统时钟信号、所述第一电压端和所述第二电压端的电压的控制下，通过所述m个转换时钟信号端分别输出m个转换时钟信号；其中，所述转换时钟信号的占空比大于所述系统时钟信号的占空比；N、m均为正整数，且N大于m。

在一些实施例中，所述时钟转换电路包括：与所述依次设置的m个转换时钟信号端一一对应连接的m个转换子电路；所述转换子电路还与第一控制时钟信号端、第二控制时钟信号端、第三控制时钟信号端、第四控制时钟信号端、所述第一电压端、所述第二电压端连接；所述转换子电路配置为：在所述第一控制时钟信号端的电压的控制下，将所述第一电压端的电压输出至与所述转换时钟信号端；在所述第二控制时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述转换时钟信号端；在所述第三控制时钟信号端的电压的控制下，将所述第二电压端的电压输出至所述转换时钟信号端；在所述第四控制时钟信号端的电压的控制下，将所述第二电压端的电压输出至所述转换时钟信号端；其中，与所述转换子电路连接的第一控制时钟信号端、第二控制时钟信号端、第三控制时钟信号端、第四控制时钟信号端，分别与所述m个系统时钟信号端中的4个不同的系统时钟信号端连接；依次设置的m个系统时钟信号构成一个循环单元，两个所述循环单元组成设定循环周期；与依次设置的m个转换子电路中的第一控制时钟信号端、第二控制时钟信号端、第三控制时钟信号端、第四控制时钟信号端分别连接的m个系统时钟信号端为所述设定循环周期内2m个系统时钟信号中依次设置的m个系统时钟信号。

在一些实施例中，所述转换子电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管；在第i个转换子电路中，第一晶体管的栅极与所述第一控制时钟信号端连接，第一极与所述第一电压端连接，第二极与第i个转换时钟信号端连接；第二晶体管的栅极与所述第二控制时钟信号端连接，第一极与所述第一电压端连接，第二极与所述第i个转换时钟信号端连接；第三晶体管的栅极与所述第三控制时钟信号端连接，第一极与所述第二电压端连接，第二极与所述第i个转换时钟信号端连接；第四晶体管的栅极与所述第四控制时钟信号端连接，第一极与所述第二电压端连接，第二极与所述第i个转换时钟信号端连接。

在一些实施例中，m＝10；所述依次设置的10个系统时钟信号端依次分别为：第一、二、三、四、五、六、七、八、九、十系统时钟信号端；在所述N级级联的移位寄存器中，第10i+1级移位寄存器的扫描时钟信号端与第一系统时钟信号端连接；第10i+2级移位寄存器的扫描时钟信号端与第二系统时钟信号端连接；第10i+3级移位寄存器的扫描时钟信号端与第三系统时钟信号端连接；第10i+4级移位寄存器的扫描时钟信号端与第四系统时钟信号端连接；第10i+5级移位寄存器的扫描时钟信号端与第五系统时钟信号端连接；第10i+6级移位寄存器的扫描时钟信号端与第六系统时钟信号端连接；第10i+7级移位寄存器的扫描时钟信号端与第七系统时钟信号端连接；第10i+8级移位寄存器的扫描时钟信号端与第八系统时钟信号端连接；第10i+9级移位寄存器的扫描时钟信号端与第九系统时钟信号端连接；第10i+10级移位寄存器的扫描时钟信号端与第十系统时钟信号端连接；其中，i为自然数，10i+10≤N。

在一些实施例中，所述10个转换子电路分别为：第一、二、三、四、五、六、七、八、九、十转换子电路；所述第一、二、三、四、五、六、七、八、九、十转换子电路中的第一控制时钟信号端依次与所述第一、二、三、四、五、六、七、八、九、十系统时钟信号端一一对应连接；所述第一、二、三、四、五、六、七、八、九、十转换子电路中的第二控制时钟信号端依次与所述第二、三、四、五、六、七、八、九、十、一系统时钟信号端一一对应连接；所述第一、二、三、四、五、六、七、八、九、十转换子电路中的第三控制时钟信号端依次与所述第六、七、八、九、十、一、二、三、四、五系统时钟信号端一一对应连接；所述第一、二、三、四、五、六、七、八、九、十转换子电路中的第四控制时钟信号端依次与所述第七、八、九、十、一、二、三、四、五、六系统时钟信号端一一对应连接。

在一些实施例中，所述移位寄存器还与信号输入端、复位信号端连接；在所述N级级联的移位寄存器中：前一级或多级移位寄存器与起始信号端连接；除所述前一级或多级移位寄存器以外，任一级移位寄存器的信号输入端与该级移位寄存器的前级移位寄存器的级联信号输出端连接；最后一级或多级移位寄存器的复位信号端与所述起始信号端连接，或者单独设置；除了所述最后一级或多级移位寄存器以外，任一级移位寄存器的复位信号端与该级移位寄存器的后级移位寄存器的级联信号输出端连接。

本发明一些实施例提供一种显示面板，包括前述的栅极驱动电路；所述显示面板划分为有效显示区和围绕所述有效显示区一圈设置的周边区；所述栅极驱动电路中至少时钟转换电路集成在所述显示面板的阵列基板中对应所述周边区的位置。

在一些实施例中，所述栅极驱动电路整体集成在所述显示面板的阵列基板中对应所述周边区的位置。

在一些实施例中，在所述时钟转换电路包括m个转换子电路的情况下，所述m个转换子电路沿第一方向分布于两行；所述第一方向为所述周边区指向所述有效显示区的方向。

本发明实施例还提供一种显示装置，包括前述的显示面板。

本发明实施例提供一种栅极驱动电路、显示面板、显示装置，该栅极驱动电路，包括时钟转换电路和N级级联的移位寄存器；移位寄存器包括：扫描输出子电路和级联输出子电路；扫描输出子电路与扫描时钟信号端、扫描信号输出端连接，所述扫描输出子电路配置为将所述扫描时钟信号端的电压作为栅极扫描信号输出至所述扫描信号输出端；所述级联输出子电路与级联时钟信号端、级联信号输出端连接；所述级联输出子电路配置为：将所述级联时钟信号端的电压作为级联信号输出至所述级联信号输出端；在所述N级级联的移位寄存器中，依次级联的m级移位寄存器的扫描时钟信号端与依次设置的m个系统时钟信号端一一对应连接；所述依次级联的m级移位寄存器的级联时钟信号端与依次设置的m个转换时钟信号端一一对应连接；所述时钟转换电路与所述m个系统时钟信号端、第一电压端、第二电压端、所述m个转换时钟信号端连接；所述时钟转换电路配置为：在所述m个系统时钟信号端的系统时钟信号、所述第一电压端和所述第二电压端的电压的控制下，通过所述m个转换时钟信号端分别输出m个转换时钟信号；其中，所述转换时钟信号的占空比大于所述系统时钟信号的占空比；N、m均为正整数，且N大于m。

综上所述，对于采用本发明的栅极驱动电路的显示装置而言，可以通过显示驱动IC向栅极驱动电路提供m个系统时钟信号，无需提供m个转换时钟信号；栅极驱动电路通过其内部设置的时钟转换电路，根据m个系统时钟信号端的系统时钟信号、第一电压端、第二电压端的电压，直接生成m个占空比大于系统时钟信号的转换时钟信号，并通过m个转换时钟信号端将该m个转换时钟信号分别输出至对应连接的移位寄存器中。也就是说，显示驱动IC仅需要对应系统时钟信号端设置(PIN)引脚，无需针对转换时钟信号另设(PIN)引脚，同样可以实现系统时钟信号端和转换时钟信号端的不同占空比的时钟信号的输入；也即，降低移位寄存器中输入子电路发生漏电(减小gata falling time)的前提，不增加显示驱动IC的(PIN)引脚，从而更有利于显示面板的窄边框设计等。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种显示面板的结果示意图；

图2为本发明实施例提供的一种显示面板的电路示意图；

图3为本发明实施例提供的一种移位寄存器的结构示意图；

图4为本发明实施例提供的一种多个移位寄存器的级联结构示意图；

图5为本发明实施例提供的一种栅极驱动电路的结构示意图；

图6为本发明实施例提供的一种栅极驱动电路的结构示意图；

图7为本发明实施例提供的一种时钟转换子电路的结构示意图；

图8为本发明实施例提供的多个时钟转换子电路的结构示意图；

图9为本发明实施例提供的一种时钟转换电路的分布示意图；

图10为本发明实施例提供的一组系统时钟信号端的系统时钟信号时序图；

图11为本发明实施例提供的一组转换时钟信号端的转换时钟信号时序图；

图12为本发明实施例提供的一个转换时钟信号端的转换时钟信号以及相关的系统时钟信号的时序图。

具体实施方式

下面将结合本申请实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本申请实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

此外，本申请中，“上”、“下”、“左”、“右”、“水平”以及“竖直”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。

本发明实施例提供一种显示装置，该显示装置可以为电视、手机、电脑、笔记本电脑、平板电脑、个人数字助理(personal digital assistant，PDA)、车载电脑等。该显示装置包括框架、设置于框架内的显示面板、电路板、显示驱动IC以及其他电子配件等。

上述显示面板可以为：液晶显示面板(Liquid Crystal Display，简称LCD)有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板等，本发明对此不做具体限定。

本发明以下实施例均是以上述显示面板为液晶显示面板为例，对本发明进行说明的。

如图1所示，上述显示面板PNL包括：显示区(active area，AA；简称AA区；也可称为有效显示区)和围绕AA区一圈设置的周边区。

上述显示面板PNL在AA区中包括多种颜色的亚像素(sub pixel)P，该多种颜色的亚像素至少包括第一颜色亚像素、第二颜色亚像素和第三颜色亚像素，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。

为了方便说明，本申请中上述多个亚像素P是以矩阵形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素；沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。

如图2所示，每一亚像素P中均设置有像素电路S，该像素电路S包括晶体管T和液晶电容C。该液晶电容C的两个极板分别由像素电极和公共电极构成。其中，位于同行的像素电路S的晶体管T的栅极与同一栅线(Gate Line)GL连接，位于同列的像素电路S的晶体管T的一极(例如源极)与同一数据线(Data Line)DL连接。

参考图1所示，显示面板PNL在周边区设置有栅极驱动电路01和数据驱动电路02。在一些实施例中，栅极驱动电路01可以设置在沿栅线GL的延伸方向上的侧边，数据驱动电路02可以设置在沿数据线线DL的延伸方向上的侧边，以驱动显示面板中的像素电路进行显示。

另外，需要说明的是的，图2仅是示意的，以显示面板PNL在周边区的单侧设置栅极驱动电路01，从单侧逐行依次驱动各栅线GL，即单侧驱动为例进行说明的。在另一些实施例中，显示面板PNL可以在周边区中沿栅线GL的延伸方向上的两个侧边分别设置栅极驱动电路，通过两个栅极驱动电路同时从两侧逐行依次驱动各栅线GL，即双侧驱动。在另一些实施例中，显示面板PNL可以在周边区中沿栅线GL的延伸方向上的两个侧边，分别设置栅极驱动电路，通过两个栅极驱动电路交替从两侧，逐行依次驱动各栅线GL，即交叉驱动。本发明以下实施例均是以单侧驱动为例进行说明的。

本发明的一些实施例中，如图2所示，栅极驱动电路01中包括N级级联的移位寄存器(RS1、RS2……RS(N))，在此情况下，显示面板PNL中包括N级级联的移位寄存器(RS1、RS2……RS(N))分别一一对应连接的N条栅线(G1、G2……G(N))，其中，N为正整数。

本发明的栅极驱动电路中，为了避免通过同一信号输出端作为扫描信号输出端向显示面板PLN中与其连接的栅线输出栅极扫描信号，同时又作为级联信号输出端向其他移位寄存器输出级联信号(例如输入信号、复位信号等)，以保证栅极驱动电路01的稳定输出，如图2所示，本发明栅极驱动电路01的移位寄存器(RS1、RS2……RS(N))中，独立设置扫描信号输出端Out_o和级联信号输出端Out_c，从而通过扫描信号输出端Out_o向与其连接的栅线GL输出栅极扫描信号，通过级联信号输出端Out_c输出级联信号。

另外，在一些实施例中，如图2所示，本发明栅极驱动电路01的移位寄存器(RS1、RS2……RS(N))中还设置有信号输入端INPUT(附图以及下文均简写为Iput)，复位信号端RESET(附图以及下文均简写为RST)。

示例的，对于上述N级级联的移位寄存器而言，在一些实施例中，如图2所示，其具体级联结构可以为：第一级移位寄存器RS1的信号输入端Iput与起始信号端STV连接，除第一级移位寄存器RS1以外，任一级移位寄存器的信号输入端Iput与该级移位寄存器的上一级移位寄存器的级联信号输出端Out_c连接；除了最后一级移位寄存器RS(N)以外，任一级移位寄存器的复位信号端RST与该级移位寄存器的下一级移位寄存器的级联信号输出端Out_c连接；最后一级移位寄存器RS(N)的复位信号端，可以与上述起始信号端STV连接，也可以单独设置。

也即，级联信号输出端Out_c输出的级联信号，作为与其连接的后级移位寄存器的信号输入端Iput的输入信号，并作为与其连接的前级移位寄存器的复位信号端RST的复位信号。

在此基础上，对于栅极驱动电路01中的移位寄存器(RS1、RS2……RS(N))而言，在独立设置扫描信号输出端Out_o和级联信号输出端Out_c的情况下，示例的，如图3所示，移位寄存器RS中设置有与扫描信号输出端Out_o连接的扫描输出子电路100，以及与级联信号输出端Out_c连接的级联输出子电路200。同时，扫描输出子电路100还与扫描时钟信号端CLKo连接，级联输出子电路200还与级联时钟信号端CLKc连接。扫描输出子电路100配置为将扫描时钟信号端CLKo的电压作为栅极扫描信号CLKc输出至扫描信号输出端Out_o；级联输出子电路200配置为将级联时钟信号端CLKc的电压作为级联信号输出至级联信号输出端Out_c。其中，图3仅是示例的一种移位寄存器，本发明并不限制于此。

本领域的技术人员可以理解的是，对于栅极驱动电路01中的移位寄存器RS而言，如图3所示，其还与多个其他的控制信号端(例如VGL、LVGL、VDD_E、VDD_O、TRST)连接，并且在其内部设置有上拉节点PU和下拉节点PD(可以是图3中的两个下拉节点PD和PD’)，通过在各信号端的控制下，实现对上拉节点PU和下拉节点PD的电位控制，进而实现对扫描信号输出端Out_o和级联信号输出端Out_c的输出信号的控制。其中，在移位寄存器的工作过程中，上拉节点PU和下拉节点PD的电位始终互为一组反相的电位。在上拉节点PU为高电位时，下拉节点PD为低电位；在第一上拉节点PU为低电位，下拉节点PD为高电位。

示例的，参考图3，在一些实施例中，上述扫描输出子电路100和级联输出子电路200还分别与上拉节点PU连接，通过在上拉节点PU的电压的控制下，扫描输出子电路100将扫描时钟信号端CLKo的电压作为栅极扫描信号CLKc输出至扫描信号输出端Out_o；级联输出子电路200将级联时钟信号端CLKc的电压作为级联信号输出至级联信号输出端Out_c。

在此基础上，如图3所示，移位寄存器RS中设置有与信号输入端Iput连接的输入子电路300，输入子电路300中设置有晶体管(M1)。示例的，晶体管(M1)的第一极和栅极均与信号输入端Iput连接，也即与其前级移位寄存器的级联信号输出端Out_c连接。前级移位寄存器的级联输出子电路200，将级联时钟信号端CLKc的电压，通过级联信号输出端Out_c输出至与后级位寄存器的输入子电路300连接的信号输入端Iput作为输入信号(开启信号)。

在此基础上，本发明的实施例中，通过加宽级联时钟信号端CLKc的时钟信号的占空比n2，即，设置级联时钟信号端CLKc的时钟信号的占空比n2大于扫描时钟信号端CLKo的时钟信号的占空比n1(n2＞n1)，以减小输入子电路300的漏电，降低栅关闭时间(gatefalling time)。

另外，在本发明的N级级联的移位寄存器中，如图4所示，依次级联的m级移位寄存器构成一个移位控制单元U，不同的移位控制单元U由不同级的移位寄存器构成。每一移位控制单元U中，依次设置的m个扫描时钟信号端CLKo，与依次设置的m个系统时钟信号端一一对应连接；依次设置的m个级联时钟信号端CLKc与依次设置的m个转换时钟信号端一一对应连接；其中，m为正整数；示例的，m可以为大于或等于6的偶数；例如，可以等于6、8、10等。

以m＝10为例，本发明中对于由N级级联的移位寄存器的级联方式不做限定。

示例的，在一些实施例中，如图4所示，前五级移位寄存器(RS1、RS2、RS3、RS4、RS5)的信号输入端与起始信号端STV(可以同一起始信号端STV，也可以是不同的起始信号端STV)连接，除了前五级移位寄存器(RS1、RS2、RS3、RS4、RS5)以外，第x级移位寄存器RSx的信号输入端Iput与第x-5级移位寄存器RS(x-5)的级联信号输出端Out_c连接，其中6≤x≤N，且x为正整数的变量；最后五级移位寄存器的复位信号端RST与起始信号端STV连接，或者单独设置；除了最后五级移位寄存器以外，第y级移位寄存器RSy的复位信号端RST与第y+6级移位寄存器RS(y+6)的级联信号输出端Out_c连接，其中1≤y≤N-5，且y为正整数的变量。

示例的，在另一些实施例中，也可以是前四级移位寄存器(RS1、RS2、RS3、RS4)的信号输入端与起始信号端STV(可以同一起始信号端STV，也可以是不同的起始信号端STV)连接，除了前四级移位寄存器(RS1、RS2、RS3、RS4)以外，第x级移位寄存器RSx的信号输入端Iput与第x-4级移位寄存器RS(x-4)的级联信号输出端Out_c连接；此时5≤x≤N，且x为正整数的变量；最后四级移位寄存器的复位信号端RST与起始信号端STV连接，或者单独设置；除了最后四级移位寄存器以外，第y级移位寄存器RSy的复位信号端RST与第y+5级移位寄存器RS(y+5)的级联信号输出端Out_c连接；此时，1≤y≤N-4，且y为正整数的变量。

在此基础上，在栅极驱动电路01中，依次级联的10级移位寄存器构成一个移位控制单元U。依次设置的10个系统时钟信号端分别为：第一系统时钟信号端CK1、第二系统时钟信号端CK2、第三系统时钟信号端CK3、第四系统时钟信号端CK4、第五系统时钟信号端CK5、第六系统时钟信号端CK6、第七系统时钟信号端CK7、第八系统时钟信号端CK8、第九系统时钟信号端CK8、第十系统时钟信号端CK10。

依次设置的10个转换时钟信号端分别为：第一转换时钟信号端ck1、第二转换时钟信号端ck2、第三转换时钟信号端ck3、第四转换时钟信号端ck4、第五转换时钟信号端ck5、第六转换时钟信号端ck6、第七转换时钟信号端ck7、第八转换时钟信号端ck8、第九转换时钟信号端ck9、第十转换时钟信号端ck10。

在此情况下，参考图4，第10i+1级移位寄存器(即RS1、RS11、RS21……)中，扫描时钟信号端CLKo与第一系统时钟信号端CK1，级联时钟信号端CLKc与第一转换时钟信号端ck1。第10i+2级移位寄存器(即RS2、RS12、RS22……)中，扫描时钟信号端CLKo与第二系统时钟信号端CK2，级联时钟信号端CLKc与第二转换时钟信号端ck2。第10i+3级移位寄存器(即RS3、RS13、RS23……)中，扫描时钟信号端CLKo与第三系统时钟信号端CK3，级联时钟信号端CLKc与第三转换时钟信号端ck3。第10i+4级移位寄存器(即RS4、RS14、RS24……)中，扫描时钟信号端CLKo与第四系统时钟信号端CK4，级联时钟信号端CLKc与第四转换时钟信号端ck4。第10i+5级移位寄存器(即RS5、RS15、RS25……)中，扫描时钟信号端CLKo与第五系统时钟信号端CK5，级联时钟信号端CLKc与第五转换时钟信号端ck5。第10i+6级移位寄存器(即RS6、RS16、RS26……)中，扫描时钟信号端CLKo与第六系统时钟信号端CK6，级联时钟信号端CLKc与第六转换时钟信号端ck6。第10i+7级移位寄存器(即RS7、RS17、RS27……)中，扫描时钟信号端CLKo与第七系统时钟信号端CK7，级联时钟信号端CLKc与第七转换时钟信号端ck7。第10i+8级移位寄存器(即RS8、RS18、RS28……)中，扫描时钟信号端CLKo与第八系统时钟信号端CK2，级联时钟信号端CLKc与第八转换时钟信号端ck8。第10i+9级移位寄存器(即RS9、RS19、RS29……)中，扫描时钟信号端CLKo与第九系统时钟信号端CK9，级联时钟信号端CLKc与第九转换时钟信号端ck9。第10i+10级移位寄存器(即RS10、RS20、RS30……)中，扫描时钟信号端CLKo与第十系统时钟信号端CK10，级联时钟信号端CLKc与第十转换时钟信号端ck10。i为自然数，10i+10≤N。本发明中均是以N为10的整数倍为例进行说明的，但本发明并不限制于此，以下实施例均是依次为例进行说明的。

在此基础上，如图5所示(图5中的级联关系可以参考图4)，本发明的栅极驱动电路01还包括：时钟转换电路10。该时钟转换电路10与前述的10(m)个系统时钟信号端(CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10)、第一电压端VGL、第二电压端VDD、前述的10(m)个转换时钟信号端(ck1、ck2、ck3、ck4、ck5、ck6、ck7、ck8、ck9、ck10)连接。

上述时钟转换电路10配置为：在上述的10(m)个系统时钟信号端(CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10)的系统时钟信号、第一电压端VDD和第二电压端VSS的电压的控制下，通过10(m)个转换时钟信号端(ck1、ck2、ck3、ck4、ck5、ck6、ck7、ck8、ck9、ck10)分别输出10(m)个转换时钟信号；其中，转换时钟信号的占空比大于系统时钟信号的占空比，以便于减小输入子电路300的漏电，降低栅关闭时间(gate falling time)。

综上所述，对于采用本发明的栅极驱动电路01的显示装置而言，可以通过显示驱动IC向栅极驱动电路提供m个系统时钟信号，无需提供m个转换时钟信号；栅极驱动电路01通过其内部设置的时钟转换电路10，根据m个系统时钟信号端的系统时钟信号、第一电压端VDD、第二电压端VSS的电压，直接生成m个占空比大于系统时钟信号的转换时钟信号，并通过m个转换时钟信号端将该m个转换时钟信号分别输出至对应连接的移位寄存器中。也就是说，显示驱动IC仅需要对应系统时钟信号端设置(PIN)引脚，无需针对转换时钟信号另设(PIN)引脚，同样可以实现系统时钟信号端和转换时钟信号端的不同占空比的时钟信号的输入；也即，降低移位寄存器中输入子电路发生漏电(减小gata falling time)的前提，不增加显示驱动IC的(PIN)引脚，从而更有利于显示面板的窄边框设计等。

综上可以理解的是，对于上述栅极驱动电路01的显示面板PNL而言，至少应将时钟转换电路10集成在显示面板PLN的阵列基板中对应周边区的位置。对于栅极驱动电路01中，N级级联的移位寄存器而言，其可以设置为IC，也可以集成在显示面板PNL的阵列基板中对应周边区的位置。

示例的，在一些实施例中，为了最大程度的降低显示面板的制作成本以及窄化显示面板的边框，可以将本发明的栅极驱动电路(包括N级级联的移位寄存器和时钟转换电路10)整体集成在显示面板PNL的阵列基板中对应周边区的位置。

以下实施例对本发明的栅极驱动电路01中的时钟转换电路10的具体设置作进一步的说明。

在一些实施例中，如图6所示(图6中的级联关系可以参考图4)，上述时钟转换电路10可以包括：与依次设置的10(m)个转换时钟信号端(ck1、ck2、ck3、ck4、ck5、ck6、ck7、ck8、ck9、ck10)一一对应连接的10(m)个转换子电路：第一转换子电路101、第二转换子电路102、第三转换子电路103、第四转换子电路104、第五转换子电路105、第六转换子电路106、第七转换子电路107、第八转换子电路108、第九转换子电路109、第十转换子电路110。

在一些实施例中，10个转换子电路(101、102、103、104、105、106、107、108、109、110)的电路结构可以相同，参考图7(示例的，以第一转换子电路101为例)，各转换子电路除了与10个转换时钟信号端(ck1、ck2、ck3、ck4、ck5、ck6、ck7、ck8、ck9、ck10)中的一个连接以外，还与第一控制时钟信号端CK_1、第二控制时钟信号端CK_2、第三控制时钟信号端CK_3、第四控制时钟信号端CK_4、第一电压端VDD、第二电压端VGL连接。其中，第一控制时钟信号端CK_1、第二控制时钟信号端CK_2、第三控制时钟信号端CK_3、第四控制时钟信号端CK_4分别与10个系统时钟信号端(CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10)中的4个不同的系统时钟信号端连接。

参考图7，上述各转换子电路(以第一转换子电路101为例)配置为在第一控制时钟信号端CK_1的电压的控制下，将第一电压端VDD的电压输出至转换时钟信号端(ck1)；在第二控制时钟信号端CK_2的电压的控制下，将第一电压端VDD的电压输出至转换时钟信号端(ck1)；在第三控制时钟信号端CK_3的电压的控制下，将第二电压端VSS的电压输出至转换时钟信号端(ck1)；在第四控制时钟信号端CK_4的电压的控制下，将第二电压端VSS的电压输出至转换时钟信号端(ck1)。

另外，对于10个转换子电路的各控制时钟信号端(第一控制时钟信号端CK_1、第二控制时钟信号端CK_2、第三控制时钟信号端CK_3、第四控制时钟信号端CK_4)连接的系统时钟信号端而言：

首先，人为将依次设置的10(m)个系统时钟信号端定义为一个循环单元，将两个循环单元定义为设定循环周期。也即，依次设置的10(m)个系统时钟信号端中，第1、2、…10、1、2、…10个系统时钟信号(CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10、CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10)组成设定循环周期。此处可以理解的是，系统时钟信号端仍然为10(m)个，此处仅是为了清楚的对各转换子电路与各系统时钟信号端的连接关系进行说明，而人为的设定循环周期。

在此情况下，与依次设置的10(m)个转换子电路中的第一控制时钟信号端CK_1分别连接的10(m)个系统时钟信号端为上述设定循环周期内20(2m)个系统时钟信号端(CK1、CK2…CK10、CK1…CK10)中依次设置的10(m)个系统时钟信号端；例如，可以是依次设置的CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10。

与依次设置的10(m)个转换子电路中的第二控制时钟信号端CK_2分别连接的10(m)个系统时钟信号端为上述设定循环周期内20(2m)个系统时钟信号端(CK1、CK2…CK10、CK1…CK10)中依次设置的10(m)个系统时钟信号端。例如，可以是依次设置的CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10、CK1。

与依次设置的10(m)个转换子电路中的第三控制时钟信号端CK_3分别连接的10(m)个系统时钟信号端为上述设定循环周期内20(2m)个系统时钟信号端(CK1、CK2…CK10、CK1…CK10)中依次设置的10(m)个系统时钟信号端。例如，可以是依次设置的CK6、CK7、CK8、CK9、CK10、CK1、CK2、CK3、CK4、CK5。

与依次设置的10(m)个转换子电路中的第四控制时钟信号端CK_4分别连接的10(m)个系统时钟信号端为上述设定循环周期内20(2m)个系统时钟信号端(CK1、CK2…CK10、CK1…CK10)中依次设置的10(m)个系统时钟信号端。例如，可以是依次设置的CK7、CK8、CK9、CK10、CK1、CK2、CK3、CK4、CK5、CK6。

示例的，在一些实施例中，如图7所示(以第一转换子电路101为例)，各转换子电路均包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4。

在此基础上，在10个转换子电路中的第i个转换子电路中，以图7中示出的第一转换子电路101为例，第一晶体管T1的栅极与第一控制时钟信号端CK_1连接，第一晶体管T1的第一极与第一电压端VDD连接，第一晶体管T1的第二极与第i个转换时钟信号端(ck1)连接。

第二晶体管T2的栅极与第二控制时钟信号端CK_2连接，第二晶体管T2的第一极与第一电压端VDD连接，第二晶体管T2的第二极与第i个转换时钟信号端(ck1)连接。

第三晶体管T3的栅极与第三控制时钟信号端CK_3连接，第三晶体管T3的第一极与第二电压端VSS连接，第三晶体管T3的第二极与第i个转换时钟信号端(ck1)连接。

第四晶体管T4的栅极与第四控制时钟信号端CK_4连接，第四晶体管T4的第一极与第二电压端VSS连接，第四晶体管T4的第二极与第i个转换时钟信号端(ck1)连接。

在此基础上，示例的，在一些实施例中，10(m)个转换子电路中第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4的栅极(第一控制时钟信号端CK_1、第二控制时钟信号端CK_2、第三控制时钟信号端CK_3、第四控制时钟信号端CK_4)，与10个系统时钟信号端(CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10)中的4个不同的系统时钟信号端的连接关系可以如下：

参考图7，在第一转换子电路101中，第一控制时钟信号端CK_1(第一晶体管T1的栅极)、第二控制时钟信号端CK_2(第二晶体管T2的栅极)、第三控制时钟信号端CK_3(第三晶体管T3的栅极)、第四控制时钟信号端CK_4(第四晶体管T4的栅极)依次分别与第一系统时钟信号端CK1、第二系统时钟信号端CK2、第六系统时钟信号端CK6、第七系统时钟信号端CK7一一对应连接。

参考图8中(a)，在第二转换子电路102中，第一控制时钟信号端CK_1(第一晶体管T1的栅极)、第二控制时钟信号端CK_2(第二晶体管T2的栅极)、第三控制时钟信号端CK_3(第三晶体管T3的栅极)、第四控制时钟信号端CK_4(第四晶体管T4的栅极)依次分别与第二系统时钟信号端CK2、第三系统时钟信号端CK3、第七系统时钟信号端CK7、第八系统时钟信号端CK8一一对应连接。

参考图8中(b)，在第三转换子电路103中，第一控制时钟信号端CK_1(第一晶体管T1的栅极)、第二控制时钟信号端CK_2(第二晶体管T2的栅极)、第三控制时钟信号端CK_3(第三晶体管T3的栅极)、第四控制时钟信号端CK_4(第四晶体管T4的栅极)依次分别与第三系统时钟信号端CK3、第四系统时钟信号端CK4、第八系统时钟信号端CK8、第九系统时钟信号端CK9一一对应连接。

参考图8中(c)，在第四转换子电路104中，第一控制时钟信号端CK_1(第一晶体管T1的栅极)、第二控制时钟信号端CK_2(第二晶体管T2的栅极)、第三控制时钟信号端CK_3(第三晶体管T3的栅极)、第四控制时钟信号端CK_4(第四晶体管T4的栅极)依次分别与第四系统时钟信号端CK4、第五系统时钟信号端CK5、第九系统时钟信号端CK9、第十系统时钟信号端CK10一一对应连接。

参考图8中(d)，第五转换子电路105中，第一控制时钟信号端CK_1(第一晶体管T1的栅极)、第二控制时钟信号端CK_2(第二晶体管T2的栅极)、第三控制时钟信号端CK_3(第三晶体管T3的栅极)、第四控制时钟信号端CK_4(第四晶体管T4的栅极)依次分别与第五系统时钟信号端CK5、第六系统时钟信号端CK6、第十系统时钟信号端CK10、第一系统时钟信号端CK1一一对应连接。

参考图8中(e)，第六转换子电路106中，第一控制时钟信号端CK_1(第一晶体管T1的栅极)、第二控制时钟信号端CK_2(第二晶体管T2的栅极)、第三控制时钟信号端CK_3(第三晶体管T3的栅极)、第四控制时钟信号端CK_4(第四晶体管T4的栅极)依次分别与第六系统时钟信号端CK6、第七系统时钟信号端CK7、第一系统时钟信号端CK1、第二系统时钟信号端CK2一一对应连接。

参考图8中(f)，第七转换子电路107中，第一控制时钟信号端CK_1(第一晶体管T1的栅极)、第二控制时钟信号端CK_2(第二晶体管T2的栅极)、第三控制时钟信号端CK_3(第三晶体管T3的栅极)、第四控制时钟信号端CK_4(第四晶体管T4的栅极)依次分别与第七系统时钟信号端CK7、第八系统时钟信号端CK8、第二系统时钟信号端CK2、第三系统时钟信号端CK3一一对应连接。

参考图8中(g)，在第八转换子电路108中，第一控制时钟信号端CK_1(第一晶体管T1的栅极)、第二控制时钟信号端CK_2(第二晶体管T2的栅极)、第三控制时钟信号端CK_3(第三晶体管T3的栅极)、第四控制时钟信号端CK_4(第四晶体管T4的栅极)依次分别与第八系统时钟信号端CK8、第九系统时钟信号端CK9、第三系统时钟信号端CK3、第四系统时钟信号端CK4一一对应连接。

参考图8中(h)，在第九转换子电路109中，第一控制时钟信号端CK_1(第一晶体管T1的栅极)、第二控制时钟信号端CK_2(第二晶体管T2的栅极)、第三控制时钟信号端CK_3(第三晶体管T3的栅极)、第四控制时钟信号端CK_4(第四晶体管T4的栅极)依次分别与第九系统时钟信号端CK9、第十系统时钟信号端CK10、第四系统时钟信号端CK4、第五系统时钟信号端CK5一一对应连接。

参考图8中(i)，在第十转换子电路110中，第一控制时钟信号端CK_1(第一晶体管T1的栅极)、第二控制时钟信号端CK_2(第二晶体管T2的栅极)、第三控制时钟信号端CK_3(第三晶体管T3的栅极)、第四控制时钟信号端CK_4(第四晶体管T4的栅极)依次分别与第十系统时钟信号端CK10、第一系统时钟信号端CK1、第五系统时钟信号端CK5、第六系统时钟信号端CK6一一对应连接。

另外，本发明实施例相关技术中提供的一种栅极驱动电路，其通过在每一级移位寄存器中设置时钟转换子电路，并根据系统时钟信号生成占空比大于系统时钟的转换时钟信号，但是由于在每一级移位寄存器中分别设置时钟转换子电路，会导致系统时钟信号的负载增加，从而不利于栅关闭时间(gate falling time)的减小。相比之下，本发明实施例中提供的栅极驱动电路针对所有级联的移位寄存器整体设置时钟转换子电路，从而降低了系统时钟信号的负载，进而有效的减小了栅关闭时间(gate falling time)；示例的，在一些实施例中，可以减小栅关闭时间(gate falling time)达到11.3％左右。

在此基础上，在一些实施例中，为了减小显示面板PNL的边框，如图9所示，在制作显示面板PLN时，可以将上述的10(m)个转换子电路在沿第一方向D上分布于两行；其中，第一方向D为：在显示面板PLN中，从周边区指向AA区(有效显示区)的方向。示例的，两行可以各自分布5(m/2)个转换子电路。

在一些实施例中，为了便于走线，如图9所示，可以设置10(m)个转换子电路中，第一转换子电路101、第三转换子电路103、第五转换子电路105、第七转换子电路107、第九转换子电路109分布于一行，第二转换子电路102、第四转换子电路104、第六转换子电路106、第八转换子电路108、第十转换子电路1010分布于另一行。

以下以图6中示出的栅极驱动电路01为例，并结合图7、图8中给出的各转换子电路的连接关系为例，对栅极驱动电路01通过10个转换子电路，根据10个系统时钟信号端(CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10)的系统时钟信号、第一电压端VDD和第二电压端VSS的电压，转换生成10个转换时钟信号端(ck1、ck2、ck3、ck4、ck5、ck6、ck7、ck8、ck9、ck10)的转换时钟信号进行说明。

示例的，在一些实施例中，如图10所示，10个系统时钟信号端(CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10)输入的系统时钟信号为：周期为10H、占空比n1＝40％(脉宽为4H)、且依次延迟1H的一组时钟信号；第一电压端VDD输入高电平电压，第二电压端VSS输入低电平电压；其中，H等于显示面板在驱动过程中的最小像素数据写入时间。

在此情况下，如图11所示，本发明栅极驱动电路01通过上述10个转换子电路生成的10个转换时钟信号端(ck1、ck2、ck3、ck4、ck5、ck6、ck7、ck8、ck9、ck10)的转换时钟信号为：周期为10H、占空比n2＝50％(脉宽为5H，且n2大于n1)、且依次延迟1H的一组时钟信号。

示例的，参考图7，以第一转换子电路10通过第一转换时钟信号端ck1生成第一转换时钟信号(参考图12)为例，对各转换子电路的驱动过程进行示意的说明。

如图7所示，第一转换子电路10通过第一控制时钟信号端CK_1(第一晶体管T1的栅极)连接到第一系统时钟信号端CK1，通过第二控制时钟信号端CK_2(第二晶体管T2的栅极)连接到第二系统时钟信号端CK2、通过第三控制时钟信号端CK_3(第三晶体管T3的栅极)连接到第六系统时钟信号端CK6，通过第四控制时钟信号端CK_4连接到第七系统时钟信号端CK7(第四晶体管T4的栅极)，第一电压端VDD连接高电平电压端、第二电压端VSS连接低电平电压端。

参考图12的时序控制图，第一转换子电路10在一个驱动周期t内的驱动过程包括：

第一阶段S1，在第一控制时钟信号端CK_1接收的第一系统时钟信号端CK1的高电平(4H)的控制下，第一晶体管T1导通，将第一电压端VDD的高电平输出至第一转换时钟信号端ck1。

第二阶段S2，在第二控制时钟信号端CK_2的接收第二系统时钟信号端CK2的高电平(4H)的控制下，第二晶体管T2导通，将第一电压端VDD的高电平输出至第一转换时钟信号端ck1。

此处可以理解的是，第二系统时钟信号端CK2的高电平(4H)相对于第一系统时钟信号端CK1的高电平延迟1H(即第二晶体管T2在第一晶体管T1导通的1H后开始导通，并维持至第一晶体管T1截止后的1H)，因此，在第一转换时钟信号端ck1在第一阶段S1输出4H的高电平后，会在第二阶段S2继续输出1H的高电平。

第三阶段S3，在第三控制时钟信号端CK_3接收的第六系统时钟信号端CK6的高电平(4H)的控制下，第三晶体管T3导通，将第二电压端VSS的低电平输出至第一转换时钟信号端ck1。

第四阶段S4，在第四控制时钟信号端CK_4接收的第七系统时钟信号端CK7的高电平(4H)的控制下，第四晶体管T4导通，将第二电压端VSS的低电平输出至第一转换时钟信号端ck1。

此处可以理解的是，第七系统时钟信号端CK6的高电平(4H)相对于第六系统时钟信号端CK7的高电平延迟1H(即第四晶体管T4在第三晶体管T3导通的1H后开始导通，并维持至第三晶体管T3截止后的1H)，因此，在第一转换时钟信号端ck1在第三阶段S3输出4H的低电平后，会在第四阶段S4继续输出1H的低电平。

综上所述，参考图12，第一转换子电路10在上述各系统时钟信号的周期性(S1、S2、S3、S4)的驱动下，通过第一转换时钟信号端ck1输出周期为10H、占空比n2＝50％(脉宽为5H)的时钟信号。

需要说明的是，本发明中的晶体管可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

本发明上述实施例中晶体管的开启、关闭(通、断)过程均是以所有晶体管为N型晶体管；本发明实施例中晶体管也可以为P型，当所有晶体管均为P型时，需要对各个控制信号进行翻转即可。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括时钟转换电路和N级级联的移位寄存器；

所述移位寄存器包括：扫描输出子电路和级联输出子电路；

所述扫描输出子电路与扫描时钟信号端、扫描信号输出端连接，所述扫描输出子电路配置为将所述扫描时钟信号端的电压作为栅极扫描信号输出至所述扫描信号输出端；

所述级联输出子电路与级联时钟信号端、级联信号输出端连接；所述级联输出子电路配置为：将所述级联时钟信号端的电压作为级联信号输出至所述级联信号输出端；

在所述N级级联的移位寄存器中，依次级联的m级移位寄存器的扫描时钟信号端与依次设置的m个系统时钟信号端一一对应连接；所述依次级联的m级移位寄存器的级联时钟信号端与依次设置的m个转换时钟信号端一一对应连接；

所述时钟转换电路与所述m个系统时钟信号端、第一电压端、第二电压端、所述m个转换时钟信号端连接；

所述时钟转换电路配置为：在所述m个系统时钟信号端的系统时钟信号、所述第一电压端和所述第二电压端的电压的控制下，通过所述m个转换时钟信号端分别输出m个转换时钟信号；其中，所述转换时钟信号的占空比大于所述系统时钟信号的占空比；

N、m均为正整数，且N大于m。

2.根据权利要求1所述栅极驱动电路，其特征在于，

所述时钟转换电路包括：与所述依次设置的m个转换时钟信号端一一对应连接的m个转换子电路；

所述转换子电路还与第一控制时钟信号端、第二控制时钟信号端、第三控制时钟信号端、第四控制时钟信号端、所述第一电压端、所述第二电压端连接；

所述转换子电路配置为：在所述第一控制时钟信号端的电压的控制下，将所述第一电压端的电压输出至与所述转换时钟信号端；在所述第二控制时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述转换时钟信号端；在所述第三控制时钟信号端的电压的控制下，将所述第二电压端的电压输出至所述转换时钟信号端；在所述第四控制时钟信号端的电压的控制下，将所述第二电压端的电压输出至所述转换时钟信号端；

其中，与所述转换子电路连接的第一控制时钟信号端、第二控制时钟信号端、第三控制时钟信号端、第四控制时钟信号端，分别与所述m个系统时钟信号端中的4个不同的系统时钟信号端连接；

依次设置的m个系统时钟信号构成一个循环单元，两个所述循环单元组成设定循环周期；

与依次设置的m个转换子电路中的第一控制时钟信号端、第二控制时钟信号端、第三控制时钟信号端、第四控制时钟信号端分别连接的m个系统时钟信号端为所述设定循环周期内2m个系统时钟信号中依次设置的m个系统时钟信号。

3.根据权利要求2所述栅极驱动电路，其特征在于，

所述转换子电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管；

在第i个转换子电路中，

第一晶体管的栅极与所述第一控制时钟信号端连接，第一极与所述第一电压端连接，第二极与第i个转换时钟信号端连接；

第二晶体管的栅极与所述第二控制时钟信号端连接，第一极与所述第一电压端连接，第二极与所述第i个转换时钟信号端连接；

第三晶体管的栅极与所述第三控制时钟信号端连接，第一极与所述第二电压端连接，第二极与所述第i个转换时钟信号端连接；

第四晶体管的栅极与所述第四控制时钟信号端连接，第一极与所述第二电压端连接，第二极与所述第i个转换时钟信号端连接。

4.根据权利要求1-3任一项所述的栅极驱动电路，其特征在于，

m＝10；

依次设置的10个系统时钟信号端依次分别为：第一、二、三、四、五、六、七、八、九、十系统时钟信号端；

在所述N级级联的移位寄存器中，

第10i+1级移位寄存器的扫描时钟信号端与第一系统时钟信号端连接；第10i+2级移位寄存器的扫描时钟信号端与第二系统时钟信号端连接；第10i+3级移位寄存器的扫描时钟信号端与第三系统时钟信号端连接；第10i+4级移位寄存器的扫描时钟信号端与第四系统时钟信号端连接；第10i+5级移位寄存器的扫描时钟信号端与第五系统时钟信号端连接；第10i+6级移位寄存器的扫描时钟信号端与第六系统时钟信号端连接；第10i+7级移位寄存器的扫描时钟信号端与第七系统时钟信号端连接；第10i+8级移位寄存器的扫描时钟信号端与第八系统时钟信号端连接；第10i+9级移位寄存器的扫描时钟信号端与第九系统时钟信号端连接；第10i+10级移位寄存器的扫描时钟信号端与第十系统时钟信号端连接；其中，i为自然数，10i+10≤N。

5.根据权利要求4所述的栅极驱动电路，其特征在于，

10个转换子电路分别为：第一、二、三、四、五、六、七、八、九、十转换子电路；所述第一、二、三、四、五、六、七、八、九、十转换子电路中的第一控制时钟信号端依次与第一、二、三、四、五、六、七、八、九、十系统时钟信号端一一对应连接；

所述第一、二、三、四、五、六、七、八、九、十转换子电路中的第二控制时钟信号端依次与第二、三、四、五、六、七、八、九、十、一系统时钟信号端一一对应连接；

所述第一、二、三、四、五、六、七、八、九、十转换子电路中的第三控制时钟信号端依次与第六、七、八、九、十、一、二、三、四、五系统时钟信号端一一对应连接；

所述第一、二、三、四、五、六、七、八、九、十转换子电路中的第四控制时钟信号端依次与第七、八、九、十、一、二、三、四、五、六系统时钟信号端一一对应连接。

6.根据权利要求1所述的栅极驱动电路，其特征在于，所述移位寄存器还与信号输入端、复位信号端连接；

在所述N级级联的移位寄存器中：

前一级或多级移位寄存器的信号输入端与起始信号端连接；

除所述前一级或多级移位寄存器以外，任一级移位寄存器的信号输入端与该级移位寄存器的前级移位寄存器的级联信号输出端连接；

最后一级或多级移位寄存器的复位信号端与所述起始信号端连接，或者单独设置；

除了最后一级或多级移位寄存器以外，任一级移位寄存器的复位信号端与该级移位寄存器的后级移位寄存器的级联信号输出端连接。

7.一种显示面板，其特征在于，包括权利要求1-6任一项所述的栅极驱动电路；

所述显示面板划分为有效显示区和围绕所述有效显示区一圈设置的周边区；所述栅极驱动电路中至少时钟转换电路集成在所述显示面板的阵列基板中对应所述周边区的位置。

8.根据权利要求7所述的显示面板，其特征在于，所述栅极驱动电路整体集成在所述显示面板的阵列基板中对应所述周边区的位置。

9.根据权利要求7所述的显示面板，其特征在于，

在所述时钟转换电路包括m个转换子电路的情况下，

所述m个转换子电路沿第一方向分布于两行；所述第一方向为所述周边区指向所述有效显示区的方向。

10.一种显示装置，其特征在于，包括权利要求7-9任一项所述的显示面板。