CN109712557A - 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能降低信号输出端在高电位和低电位之间切换而产生的噪音；该移位寄存器中输入子电路将信号输入端的电压输出至第一控制节点；第一输出控制子电路将第一时钟信号端的电压输出至第二控制节点；第二输出控制子电路在第二时钟信号端和第三时钟信号端的控制下，将第二电压端的中间电压输出至第二控制节点；输出子电路在第一控制节点的控制下，将第二控制节点输出至信号输出端；复位子电路在复位信号端和第二时钟信号端控制下，将第一电压端的电压输出至第一控制节点；下拉子电路在复位信号端和第二时钟信号端的控制下，将第一电压端的电压输出至信号输出端。

Description

一种移位寄存器及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术

GOA(Gate Driver on Array，阵列基板行驱动)是一种将栅极驱动电路集成于阵列基板上的技术，其中，GOA电路由多级级联的移位寄存器构成，每一级移位寄存器的输出端与阵列基板(显示面板)中的一条栅线相连接，用于向该栅线输出栅极扫描信号，以在显示面板进行显示时，通过该GOA电路驱动多条栅线进行逐行扫描。

其中，GOA电路在工作过程中，每一移位寄存器的输出端的电位会在高电平和低电平之间进行切换，例如，从充电节点到输出阶段，输出端从低电平切换至高电平；从而会在显示面板上激发出幅值较高的噪音(noise)，从而会对显示面板造成一定的负面影响；尤其是针对采用主动笔的显示面板，上述噪音会严重干扰主动笔的功能效果。

发明内容

本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能降低因移位寄存器的信号输出端在高电位和低电位之间切换而产生的噪音。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例提供一种移位寄存器，包括：输入子电路、输出子电路、复位子电路、下拉子电路、第一输出控制子电路、第二输出控制子电路、第一储能子电路；所述输入子电路与信号输入端、第二时钟信号端、第一控制节点连接，用于在所述第二时钟信号端的电压的控制下，将所述信号输入端的电压输出至所述第一控制节点；所述第一输出控制子电路与第一时钟信号端、第二控制节点连接，用于在所述第一时钟信号端的电压的控制下，将所述第一时钟信号端的电压输出至第二控制节点；所述第二输出控制子电路与所述第二时钟信号端、第三时钟信号端、所述第二控制节点、第二电压端连接，用于在所述第二时钟信号端和所述第三时钟信号端的电压的控制下，将所述第二电压端的中间电压输出至所述第二控制节点；其中，所述第二电压端的中间电压大于各时钟信号端的低电平电压，且小于各时钟信号端的高电平电压；所述输出子电路与所述第一控制节点、所述第二控制节点、信号输出端连接，用于在所述第一控制节点的电压的控制下，将所述第二控制节点的电压输出至所述信号输出端；所述复位子电路与复位信号端、所述第二时钟信号端、所述第一控制节点、第一电压端连接，用于在所述复位信号端和所述第二时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述第一控制节点；所述下拉子电路与所述复位信号端、所述第二时钟信号端、所述信号输出端、所述第一电压端连接，用于在所述复位信号端和所述第二时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述信号输出端；所述第一储能子电路与所述第一控制节点和所述信号输出端连接，用于将所述第一控制节点的电压进行存储，还用于对所述第一控制节点进行放电。

在一些实施例中，所述输入子电路包括第一晶体管；所述第一晶体管的栅极与所述第二时钟信号端连接，第一极与所述信号输入端连接，第二极与所述第一控制节点连接。

在一些实施例中，所述第一储能子电路包括第一电容；所述第一电容的第一端与所述第一控制节点连接，第二极与所述信号输出端连接。

在一些实施例中，所述输出子电路包括第二晶体管；所述第二晶体管的栅极与所述第一控制节点连接，第一极与所述第二控制节点，第二极与所述信号输出端连接。

在一些实施例中，所述第一输出控制子电路包括第三晶体管；所述第三晶体管的栅极和第一极与所述第一时钟信号端连接，第二极与所述第二控制节点连接。

在一些实施例中，所述第二输出控制子电路包括第四晶体管和第五晶体管；所述第四晶体管的栅极与所述第三时钟信号端连接，第一极与所述第二电压端连接，第二极与所述第五晶体管的第一极连接；所述第五晶体管的栅极与所述第二时钟信号端连接，第二极与所述第二控制节点连接。

在一些实施例中，所述复位子电路包括第六晶体管和第七晶体管；所述第六晶体管的栅极与所述复位信号端连接，第一极与所述第一控制节点连接，第二极与所述第七晶体管的第一极连接；所述第七晶体管的栅极与所述第二时钟信号端连接，第二极与所述第一电压端连接。

在一些实施例中，所述下拉子电路包括第八晶体管和第九晶体管；所述第八晶体管的栅极与所述复位信号端连接，第一极与所述信号输出端连接，第二极与所述第九晶体管的第一极连接；所述第九晶体管的栅极与所述第二时钟信号端连接，第二极与所述第一电压端连接。

在一些实施例中，所述第二电压端为AVDD电压端。

本发明实施例还提供一种栅极驱动电路，包括由位于奇数级、且依次级联的如前述的移位寄存器构成的第一驱动单元，以及由位于偶数级、且依次级联的如前述的移位寄存器构成的第二驱动单元。

在所述第一驱动单元中，第一奇数级移位寄存器的信号输入端连接第一起始信号端，除了所述第一奇数级移位寄存器以外，任一奇数级移位寄存器的信号输入端与该奇数级移位寄存器的上一奇数级移位寄存器的信号输出端相连接；除了最后一奇数级移位寄存器以外，任一奇数级移位寄存器的复位信号端与该奇数级移位寄存器的上一奇数级移位寄存器的信号输出端相连接；所述最后一奇数级移位寄存器单独设置复位信号端，或者与所述第一起始信号端连接；在所述第二驱动单元中，第一偶数级移位寄存器的信号输入端连接第二起始信号端，除了所述第一偶数级移位寄存器以外，任一偶数级移位寄存器的信号输入端与该偶数级移位寄存器的上一偶数级移位寄存器的信号输出端相连接；除了最后一偶数级移位寄存器以外，任一偶数级移位寄存器的复位信号端与该偶数级移位寄存器的上一偶数级移位寄存器的信号输出端相连接；所述最后一偶数级移位寄存器单独设置复位信号端，或者与所述第二起始信号端连接；在该栅极驱动电路中，依次排列的四级移位寄存器构成一个移位寄存单元，不同的移位寄存单元由不同的四级移位寄存器构成。

在每一移位寄存单元中：第一级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与第一系统时钟信号端、第三系统时钟信号端、第四系统时钟信号端连接。第二级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与第二系统时钟信号端、第四系统时钟信号端、第一系统时钟信号端连接；第三级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与第三系统时钟信号端、第一系统时钟信号端、第二系统时钟信号端连接；第四级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与第四系统时钟信号端、第二系统时钟信号端、第三系统时钟信号端连接。

本发明实施例还提供一种显示装置，包括前述的栅极驱动电路。

本发明实施例还提供一种如前述的移位寄存器的驱动方法，包括：

充电阶段：在来自所述第二时钟信号端的电压的控制下，所述输入子电路开启，将所述信号输入端的电压输出至所述第一控制节点，并存储至第一存储子电路中。

中间输出阶段：在来自所述第二时钟信号端的电压的控制下，所述输入子电路保持开启，将所述信号输入端的电压输出至所述第一控制节点；在所述第一控制节点的电压的控制下，所述输出子电路开启；并且，在来自所述第二时钟信号端和所述第三时钟信号端的电压的控制下，所述第二输出控制子电路开启，将来自所述第二电压端的中间电压输出至所述信号输出端。

第一输出阶段：所述第一储能子电路向所述第一控制节点放电，在所述第一控制节点的电压的控制下，所述输出子电路开启，并在所述第一时钟信号端的电压的控制下所述第一输出控制子电路开启，以将来自所述第一时钟信号端的电压通过所述输出子电路输出至所述信号输出端。

第二输出阶段：所述第一储能子电路向所述第一控制节点放电，在所述第一控制节点的电压的控制下，所述输出子电路保持开启，在所述第一时钟信号端的电压的控制下所述第一输出控制子电路保持开启，以将来自所述第一时钟信号端的电压持续输出至所述信号输出端。

复位阶段：在来自所述复位信号端和所述第二时钟信号端的电压的控制下，所述复位子电路开启，将来自所述第一电压端的电压输出至所述第一控制节点进行复位；在来自所述复位信号端和所述第二时钟信号端的电压的控制下，所述下拉子电路开启，将来自所述第一电压端的电压输出至所述信号输出端进行复位。

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，该移位寄存器包括：输入子电路、输出子电路、复位子电路、下拉子电路、第一输出控制子电路、第二输出控制子电路、第一储能子电路；输入子电路与信号输入端、第二时钟信号端、第一控制节点连接，用于在第二时钟信号端的电压的控制下，将信号输入端的电压输出至第一控制节点；第一输出控制子电路与第一时钟信号端、第二控制节点连接，用于在第一时钟信号端的电压的控制下，将第一时钟信号端的电压输出至第二控制节点；第二输出控制子电路与所述第二时钟信号端、第三时钟信号端、所述第二控制节点、第二电压端连接，用于在第二时钟信号端和第三时钟信号端的电压的控制下，将第二电压端的中间电压输出至第二控制节点；其中，第二电压端的中间电压大于各时钟信号端的低电平电压，且小于各时钟信号端的高电平电压；输出子电路与第一控制节点、第二控制节点、信号输出端连接，用于在第一控制节点的电压的控制下，将第二控制节点的电压输出至信号输出端；复位子电路与复位信号端、第二时钟信号端、第一控制节点、第一电压端连接，用于在复位信号端和第二时钟信号端的电压的控制下，将第一电压端的电压输出至第一控制节点；下拉子电路与复位信号端、第二时钟信号端、信号输出端、第一电压端连接，用于在复位信号端和第二时钟信号端的电压的控制下，将第一电压端的电压输出至信号输出端；第一储能子电路与第一控制节点和信号输出端连接，用于将第一控制节点的电压进行存储，还用于对第一控制节点进行放电。

综上所述，相比于相关技术中的移位寄存器在工作时，因信号输出端会在高电位和低电位之间切换而产生噪音而言，采用本发明实施例提供的移位寄存器能够在充电阶段和正常的输出阶段(第一输出阶段、第二输出阶段)之间，通过第二输出控制子电路和输出子电路，将第二电压端的中间电压(位于高电位和低电位之间的电位)输出至信号输出端；也就是说，本发明中的移位寄存器的信号输出端在输出信号在低电位和高电位之间具有一个中间电位的过渡阶段，从而降低了因信号输出端直接在高电位和低电位之间切换而产生的噪音。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明相关技术提供的一种移位寄存器的结构示意图；

图2为本发明实施例提供的一种移位寄存器的结构示意图；

图3为本发明实施例提供的一种栅极驱动电路的结构示意图；

图4为本发明实施例提供的一种移位寄存器的时序控制示意图；

图5为本发明实施例提供的一种移位寄存器的驱动方法流程示意图；

图6为本发明实施例提供的一种移位寄存器的驱动过程示意图之一；

图7为本发明实施例提供的一种移位寄存器的驱动过程示意图之一；

图8为本发明实施例提供的一种移位寄存器的驱动过程示意图之一；

图9为本发明实施例提供的一种移位寄存器的驱动过程示意图之一；

图10为本发明实施例提供的一种移位寄存器的驱动过程示意图之一。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本发明实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

本发明相关技术提供一种移位寄存器，如图1所示，该移位寄存器采用4T1C(4个晶体管和1个电容)，当然本领域的技术人员可以理解到，实际中，还存在有以该4T1C的移位寄存器为模型进行改进的多种类型的其他移位寄存器，例如12T1C的移位寄存器等等；然而，由这些移位寄存器构成的GOA电路在工作时(也即进行逐行扫描时)，信号输出端Output在不同的时刻电压会在高电平和低电平之间切换(例如从充电阶段到输出阶段)，从而导致在显示面板上激发出幅值较高的噪音，进而对显示造成不良影响。

基于此，本发明实施例提供一种移位寄存器，如图2所示，该移位寄存器包括：输入子电路101、输出子电路102、第一输出控制子电路1031、第二输出控制子电路1032、复位子电路104、下拉子电路105、第一储能子电路106。

其中，输入子电路101与信号输入端Input、第二时钟信号端CK2、第一控制节点A连接。该输入子电路101用于在第二时钟信号端CK2的电压的控制下，将信号输入端Input的电压输出至第一控制节点A。

第一输出控制子电路1031与第一时钟信号端CK1、第二控制节点B连接。该第一输出控制子电路1031用于在第一时钟信号端CK1的电压的控制下，将第一时钟信号端CK1的电压输出至第二控制节点B。

第二输出控制子电路1032与第二时钟信号端CK2、第三时钟信号端CK2、第二控制节点B、第二电压端V2连接。该第二输出控制子电路1032用于在第二时钟信号端CK2和第三时钟信号端CK3的电压的控制下，将第二电压端V2的中间电压输出至第二控制节点B；其中，第二电压端V2的中间电压大于各时钟信号端的低电平电压，且小于各时钟信号端的高电平电压。

当然，本领域的技术人员可以理解的是，对于同一移位寄存器中连接的各时钟信号端，例如第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3中的时钟信号而言，各时钟信号中的高电平电压(高电位)是相同的，低电平电压(低电位)也是相同的；其区别仅在于，高、低电平脉冲的先后时序不同。

实际中，为了避免单独设置电路结构来生成上述中间电压，优选了，可以设置该第二电压端V2为AVDD电压端。

当然，本领域的技术人可以理解到，对于显示面板而言，本身设置有通过升压转换器来产生AVDD电压以驱动源极驱动IC，并且该AVDD电压正好满足上述第二电压端V2对电压(中间电压)的大小要求；因此，优选的，可以直接将AVDD电压端作为上述第二电压端，从而可以简化电路结构，降低制作成本。示意的，在显示面板中时钟信号的高电平电压为25V，低电平电压为-10V，AVDD电压为9V。

输出子电路102与第一控制节点A、第二控制节点B、信号输出端Output连接。该输出子电路102用于在第一控制节点A的电压的控制下，将第二控制节点B的电压输出至信号输出端Output。

复位子电路104与复位信号端Reset、第二时钟信号端CK2、第一控制节点A、第一电压端VSS连接。该复位子电路104用于在复位信号端Reset和第二时钟信号端CK2的电压的控制下，将第一电压端CK2的电压输出至第一控制节点A。

下拉子电路105与复位信号端Reset、第二时钟信号端CK2、信号输出端Output、第一电压端VSS连接。该下拉子电路105用于在复位信号端Reset和第二时钟信号端CK2的电压的控制下，将第一电压端VSS的电压输出至信号输出端Output。

第一储能子电路106与第一控制节点A和信号输出端Output连接。该第一储能子电路106用于将第一控制节点A的电压进行存储；该第一储能子电路106还用于对第一控制节点A进行放电。

综上所述，相比于相关技术中的移位寄存器在工作时，因信号输出端会在高电位和低电位之间切换而产生噪音而言，采用本发明实施例提供的移位寄存器能够在充电阶段和正常的输出阶段(第一输出阶段、第二输出阶段)之间，通过第二输出控制子电路和输出子电路，将第二电压端的中间电压(位于高电位和低电位之间的电位)输出至信号输出端；也就是说，本发明中的移位寄存器的信号输出端在输出信号在低电位和高电位之间具有一个中间电位的过渡阶段，从而降低了因信号输出端直接在高电位和低电位之间切换而产生的噪音。

以下对上述各子电路的具体设置结构做进一步的说明，但各子电路的设置结构并不限制于此。

在一些实施例中，如图2所示，输入子电路101可以包括第一晶体管M1。其中，第一晶体管M1的栅极与第二时钟信号端CK2连接，第一晶体管M1的第一极与信号输入端Input连接，第一晶体管M1的第二极与第一控制节点A连接。

在一些实施例中，如图2所示，第一储能子电路106可以包括第一电容C1。其中，第一电容C1的第一端与第一控制节点A连接，第一电容C1的第二极与信号输出端Output连接。

在一些实施例中，如图2所示，输出子电路102可以包括第二晶体管M2。其中，第二晶体管M2的栅极与第一控制节点A连接，第二晶体管M2的第一极与第二控制节点B，第二晶体管M2的第二极与信号输出端Output连接。

在一些实施例中，如图2所示，第一输出控制子电路1031可以包括第三晶体管M3。其中，第三晶体管M3的栅极和第一极与第一时钟信号端CK1连接，第三晶体管M3的第二极与第二控制节点B连接。

在一些实施例中，如图2所示，第二输出控制子电路1032可以包括第四晶体管M4和第五晶体管M5。

其中，第四晶体管M4的栅极与第三时钟信号端CK3连接，第四晶体管M4的第一极与第二电压端V2连接，第四晶体管M4的第二极与第五晶体管M5的第一极连接；第五晶体管M5的栅极与第二时钟信号端CK2连接，第五晶体管M5的第二极与第二控制节点B连接。

在一些实施例中，如图2所示，所述复位子电路104可以包括第六晶体管M6和第七晶体管M7。

其中，第六晶体管M6的栅极与复位信号端Reset连接，第六晶体管M6的第一极与第一控制节点A连接，第六晶体管M6的第二极与第七晶体管M7的第一极连接；第七晶体管M7的栅极与第二时钟信号端CK2连接，第七晶体管M7的第二极与第一电压端VSS连接。

在一些实施例中，如图2所示，下拉子电路105可以包括第八晶体管M8和第九晶体管M9。

其中，第八晶体管M8的栅极与复位信号端Reset连接，第八晶体管M8的第一极与信号输出端Output连接，第八晶体管M8的第二极与第九晶体管M9的第一极连接；第九晶体管M9的栅极与第二时钟信号端CK2连接，第九晶体管M9的第二极与第一电压端VSS连接。

需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管(本发明中优选的采用N型晶体管)；可以为增强型晶体管，也可以为耗尽型晶体管；可以采用非晶硅薄膜晶体管、多晶硅薄膜晶体管或非晶-氧化铟镓锌薄膜晶体管；并且，上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此均不作限定。

本发明实施例提供一种栅极驱动电路，如图3所示，该栅极驱动电路包括由位于奇数级、且依次级联的如前述的移位寄存器构成的第一驱动单元01(对应实线部分)，以及由位于偶数级、且依次级联的如前述的移位寄存器构成的第二驱动单元02(对应虚线部分)。

其中，在第一驱动单元01中：

第一奇数级移位寄存器RS1的信号输入端Input连接第一起始信号端STV1，除了第一奇数级移位寄存器RS1以外，任一奇数级移位寄存器的信号输入端Input与该奇数级移位寄存器的上一奇数级移位寄存器的信号输出端Output相连接；除了最后一奇数级移位寄存器以外，任一奇数级移位寄存器的复位信号端Reset与该奇数级移位寄存器的上一奇数级移位寄存器的信号输出端Output相连接；最后一奇数级移位寄存器单独设置复位信号端Reset，或者与第一起始信号端STV1连接。

在第二驱动单元02中：

第一偶数级移位寄存器RS2的信号输入端Input连接第二起始信号端STV2，除了第一偶数级移位寄存器RS2以外，任一偶数级移位寄存器的信号输入端Input与该偶数级移位寄存器的上一偶数级移位寄存器的信号输出端Output相连接(例如，第二奇数级移位寄存器RS3与其上一奇数级移位寄存器RS1的信号输出端Output相连接)；除了最后一偶数级移位寄存器以外，任一偶数级移位寄存器的复位信号端Reset与该偶数级移位寄存器的上一偶数级移位寄存器的信号输出端Output相连接(例如，第二偶数级移位寄存器RS4与其上一偶数级移位寄存器RS2的信号输出端Output相连接)；最后一偶数级移位寄存器单独设置复位信号端Reset，或者与第二起始信号端STV2连接。

在此基础上，如图3所示，在该栅极驱动电路中，依次排列的四级移位寄存器构成一个移位寄存单元10(例如第一、二、三、四级移位寄存器构成一个移位寄存单元)，不同的移位寄存单元10由不同的四级移位寄存器构成。

在每一移位寄存单元10中：

第一级移位寄存器(RS1、RS5……)的第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3分别依次与第一系统时钟信号端ck1、第三系统时钟信号端ck3、第四系统时钟信号端ck4连接。

第二级移位寄存器(RS2、RS6……)的第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3分别依次与第二系统时钟信号端ck2、第四系统时钟信号端ck4、第一系统时钟信号端ck1连接。

第三级移位寄存器(RS3、RS7……)的第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3分别依次与第三系统时钟信号端ck3、第一系统时钟信号端ck1、第二系统时钟信号端ck2连接。

第四级移位寄存器(RS4、RS8……)的第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3分别依次与第四系统时钟信号端ck4、第二系统时钟信号端ck2、第三系统时钟信号端ck3连接。

由于该栅极驱动电路包括如上所述的移位寄存器，具有与前述实施例提供的移位寄存器相同的结构和有益效果。由于前述实施例已经对移位寄存器的结构和有益效果进行了详细的描述，此处不再赘述。

本发明实施例还提供一种显示装置，包括前述栅极驱动电路，同样包括前述的移位寄存器，具有与前述实施例提供的移位寄存器相同的结构和有益效果。由于前述实施例已经对移位寄存器的结构和有益效果进行了详细的描述，此处不再赘述。

需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示面板和有机发光二极管显示面板，所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本发明实施例还提供一种如前述的移位寄存器的驱动方法。

示意的，以下以图2的移位寄存器结合图3的栅极驱动电路，对应图4时序图(示意的，以图2中的移位寄存器为图3的栅极驱动电路中的第五级移位寄存器RS5，即图4中的N＝5为例，以下文字部分以及附图将Output(N)、Input(N)、Reset(N)、PU(N)分别简写为Output、Input、Reset、PU)；另外，以下结合晶体管的通断(参考图6、图7、图8、图9、图10，其中晶体管上的“X”表示该晶体管处于截止状态，晶体管上没有“X”表示该晶体管处于导通状态)，对该驱动方法做进一步的说明。

具体的，如图5所示，该驱动方法可以包括：

充电阶段S1：

参考图6，在来自第二时钟信号端CK2的电压的控制下，输入子电路101开启，将信号输入端Input的电压输出至第一控制节点A，并存储至第一存储子电路102中；同时，在第一控制节点A的电压的控制下输出子电路102开启。

具体的，参考图6和图4，在该充电阶段S1，在来自第二时钟信号端CK2的高电平信号的控制下，第一晶体管M1导通，将信号输入端Input的高电平信号输出至第一控制节点A，并存储至第一电容C1中；另外，在第一控制节点A的高电平信号的控制下，第二晶体管M2导通。

另外，在该充电阶段S1，第五晶体管M5、第七晶体管M7、第九晶体管M9均处于导通状态；第三晶体管M3、第四晶体管M4、第六晶体管M6、第八晶体管M8均处于截止状态。

中间输出阶段S2：

参考图7，在来自第二时钟信号端CK2的电压的控制下，输入子电路101保持开启，将信号输入端Input的电压输出至第一控制节点A；在第一控制节点A的电压的控制下，输出子电路102开启；并且，在来自第二时钟信号端CK2和第三时钟信号端CK3的电压的控制下，第二输出控制子电路1032开启，将来自第二电压端V2的中间电压通过输出子电路102输出至信号输出端Output。

具体的，参考图7和图4，在该中间输出阶段S2，在来自第二时钟信号端CK2的高电平信号的控制下，第一晶体管M1保持导通，将信号输入端Input的高电平信号输出至第一控制节点A；在第一控制节点A的高电平信号的控制下，第二晶体管M2保持导通；并且，在来自第二时钟信号端CK2和第三时钟信号端CK3的高电平信号的控制下，第四晶体管M4和第五晶体管M5导通，从而将来自第二电压端V2的中间电压输出至信号输出端Output。

另外，在该中间输出阶段S2，第三晶体管M3、第六晶体管M6、第八晶体管M8均处于截止状态，第七晶体管M7和第九晶体管M9均处于导通状态。

第一输出阶段S3：

参考图8，第一储能子电路107向第一控制节点A放电，在第一控制节点A的电压的控制下，输出子电路102开启，并在第一时钟信号端CK1的电压的控制下，第一输出控制子电路1031开启，以将来自第一时钟信号端CK1的电压通过输出子电路102输出至信号输出端Output。

具体的，参考图8和图4，在该第一输出阶段S3，第一电容C1将在充电阶段S1和中间输出阶段S2中存储的高电平信号向第一控制节点A放电(也即第一控制节点A进行充电)；从而在第一控制节点A的高电平信号的控制下，第二晶体管M2导通；并且在来自第一时钟信号端CK1的高电平信号的控制下，第三晶体管M3导通，从而将来自第一时钟信号端CK1的高电平信号(作为扫描信号)输出至信号输出端Output。

另外，在该第一输出阶段S3，第一晶体管M1、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9均处于截止状态；第四晶体管M4处于导通状态。

第二输出阶段S4：

参考图9，第一储能子电路107持续向第一控制节点A放电，在第一控制节点A的电压的控制下，第一输出控制子电路1031和输出子电路102保持开启；并在第一时钟信号端CK1的电压的控制下第一输出控制子电路1031保持开启，以将来自第一时钟信号端CK1的电压持续输出至信号输出端Output。

具体的，参考图9和图4，在该第二输出阶段S4，第六晶体管M6和第八晶体管M8由第一输出阶段S3的截止状态切换为导通或半导通状态；第四晶体管M4由第一输出阶段S3的导通状态切换为截止状态；其余晶体管与在第一输出阶段S3的状态一致，此处不再赘述。

复位阶段S5：

参考图10和图4，在来自复位信号端Reset和第二时钟信号端CK2的电压的控制下，复位子电路104开启，将来自第一电压端VSS的电压输出至第一控制节点A进行复位；同时，在来自复位信号端Reset和第二时钟信号端CK2的电压的控制下，下拉子电路105开启，将来自第一电压端VSS的电压输出至信号输出端Output进行复位。

具体的，参考图10和图4，在该复位阶段S5，在来自复位信号端Reset和第二时钟信号端CK2的高电平信号的控制下，第六晶体管M6和第七晶体管M7导通，将来自第一电压端VSS的低电平信号输出至第一控制节点A进行复位；同时，在来自复位信号端Reset和第二时钟信号端CK2的高电平信号的控制下，第八晶体管M8和第九晶体管M9导通，将来自第一电压端VSS的低电平信号输出至信号输出端Output进行复位。

另外，在该复位阶段S5，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4均处于截止状态，第五晶体管M5处于导通状态。

以上实施例中晶体管的通、断过程均是以所有晶体管为N型晶体管，第一电压端VSS为低电平电压端为例进行的说明。当所有晶体管均为P型时，需要对第一电压端以及图4中各个控制信号进行翻转即可。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入子电路、输出子电路、复位子电路、下拉子电路、第一输出控制子电路、第二输出控制子电路、第一储能子电路；

所述输入子电路与信号输入端、第二时钟信号端、第一控制节点连接，用于在所述第二时钟信号端的电压的控制下，将所述信号输入端的电压输出至所述第一控制节点；

所述第一输出控制子电路与第一时钟信号端、第二控制节点连接，用于在所述第一时钟信号端的电压的控制下，将所述第一时钟信号端的电压输出至第二控制节点；

所述第二输出控制子电路与所述第二时钟信号端、第三时钟信号端、所述第二控制节点、第二电压端连接，用于在所述第二时钟信号端和所述第三时钟信号端的电压的控制下，将所述第二电压端的中间电压输出至所述第二控制节点；其中，所述第二电压端的中间电压大于各时钟信号端的低电平电压，且小于各时钟信号端的高电平电压；

所述输出子电路与所述第一控制节点、所述第二控制节点、信号输出端连接，用于在所述第一控制节点的电压的控制下，将所述第二控制节点的电压输出至所述信号输出端；

所述复位子电路与复位信号端、所述第二时钟信号端、所述第一控制节点、第一电压端连接，用于在所述复位信号端和所述第二时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述第一控制节点；

所述下拉子电路与所述复位信号端、所述第二时钟信号端、所述信号输出端、所述第一电压端连接，用于在所述复位信号端和所述第二时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述信号输出端；

所述第一储能子电路与所述第一控制节点和所述信号输出端连接，用于将所述第一控制节点的电压进行存储，还用于对所述第一控制节点进行放电。

2.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括第一晶体管；所述第一晶体管的栅极与所述第二时钟信号端连接，第一极与所述信号输入端连接，第二极与所述第一控制节点连接；

所述第一储能子电路包括第一电容；所述第一电容的第一端与所述第一控制节点连接，第二极与所述信号输出端连接。

3.根据权利要求1或2所述的移位寄存器，其特征在于，

所述输出子电路包括第二晶体管；所述第二晶体管的栅极与所述第一控制节点连接，第一极与所述第二控制节点，第二极与所述信号输出端连接。

4.根据权利要求1或2所述的移位寄存器，其特征在于，

所述第一输出控制子电路包括第三晶体管；所述第三晶体管的栅极和第一极与所述第一时钟信号端连接，第二极与所述第二控制节点连接；

所述第二输出控制子电路包括第四晶体管和第五晶体管；所述第四晶体管的栅极与所述第三时钟信号端连接，第一极与所述第二电压端连接，第二极与所述第五晶体管的第一极连接；所述第五晶体管的栅极与所述第二时钟信号端连接，第二极与所述第二控制节点连接。

5.根据权利要求1或2所述的移位寄存器，其特征在于，

所述复位子电路包括第六晶体管和第七晶体管；

所述第六晶体管的栅极与所述复位信号端连接，第一极与所述第一控制节点连接，第二极与所述第七晶体管的第一极连接；所述第七晶体管的栅极与所述第二时钟信号端连接，第二极与所述第一电压端连接。

6.根据权利要求1或2所述的移位寄存器，其特征在于，

所述下拉子电路包括第八晶体管和第九晶体管；

所述第八晶体管的栅极与所述复位信号端连接，第一极与所述信号输出端连接，第二极与所述第九晶体管的第一极连接；所述第九晶体管的栅极与所述第二时钟信号端连接，第二极与所述第一电压端连接。

7.根据权利要求1所述的移位寄存器，其特征在于，所述第二电压端为AVDD电压端。

8.一种栅极驱动电路，其特征在于，包括由位于奇数级、且依次级联的如权利要求1-7任一项所述的移位寄存器构成的第一驱动单元，以及由位于偶数级、且依次级联的如权利要求1-7任一项所述的移位寄存器构成的第二驱动单元；

在所述第一驱动单元中，第一奇数级移位寄存器的信号输入端连接第一起始信号端，除了所述第一奇数级移位寄存器以外，任一奇数级移位寄存器的信号输入端与该奇数级移位寄存器的上一奇数级移位寄存器的信号输出端相连接；除了最后一奇数级移位寄存器以外，任一奇数级移位寄存器的复位信号端与该奇数级移位寄存器的上一奇数级移位寄存器的信号输出端相连接；所述最后一奇数级移位寄存器单独设置复位信号端，或者与所述第一起始信号端连接；

在所述第二驱动单元中，第一偶数级移位寄存器的信号输入端连接第二起始信号端，除了所述第一偶数级移位寄存器以外，任一偶数级移位寄存器的信号输入端与该偶数级移位寄存器的上一偶数级移位寄存器的信号输出端相连接；除了最后一偶数级移位寄存器以外，任一偶数级移位寄存器的复位信号端与该偶数级移位寄存器的上一偶数级移位寄存器的信号输出端相连接；所述最后一偶数级移位寄存器单独设置复位信号端，或者与所述第二起始信号端连接；

在该栅极驱动电路中，依次排列的四级移位寄存器构成一个移位寄存单元，不同的移位寄存单元由不同的四级移位寄存器构成；

在每一移位寄存单元中：

第一级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与第一系统时钟信号端、第三系统时钟信号端、第四系统时钟信号端连接；

第二级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与第二系统时钟信号端、第四系统时钟信号端、第一系统时钟信号端连接；

第三级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与第三系统时钟信号端、第一系统时钟信号端、第二系统时钟信号端连接；

第四级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与第四系统时钟信号端、第二系统时钟信号端、第三系统时钟信号端连接。

9.一种显示装置，其特征在于，包括权利要求8所述的栅极驱动电路。

10.一种如权利要求1-7任一项所述的移位寄存器的驱动方法，其特征在于，包括：

充电阶段：

在来自所述第二时钟信号端的电压的控制下，所述输入子电路开启，将所述信号输入端的电压输出至所述第一控制节点，并存储至第一存储子电路中；

中间输出阶段：

在来自所述第二时钟信号端的电压的控制下，所述输入子电路保持开启，将所述信号输入端的电压输出至所述第一控制节点；在所述第一控制节点的电压的控制下，所述输出子电路开启；并且，在来自所述第二时钟信号端和所述第三时钟信号端的电压的控制下，所述第二输出控制子电路开启，将来自所述第二电压端的中间电压通过所述输出子电路输出至所述信号输出端；

第一输出阶段：

所述第一储能子电路向所述第一控制节点放电，在所述第一控制节点的电压的控制下，所述输出子电路开启，并在所述第一时钟信号端的电压的控制下所述第一输出控制子电路开启，以将来自所述第一时钟信号端的电压通过所述输出子电路输出至所述信号输出端；

第二输出阶段：

所述第一储能子电路向所述第一控制节点放电，在所述第一控制节点的电压的控制下，所述输出子电路保持开启，在所述第一时钟信号端的电压的控制下所述第一输出控制子电路保持开启，以将来自所述第一时钟信号端的电压持续输出至所述信号输出端；

复位阶段：

在来自所述复位信号端和所述第二时钟信号端的电压的控制下，所述复位子电路开启，将来自所述第一电压端的电压输出至所述第一控制节点进行复位；

在来自所述复位信号端和所述第二时钟信号端的电压的控制下，所述下拉子电路开启，将来自所述第一电压端的电压输出至所述信号输出端进行复位。