Nothing Special   »   [go: up one dir, main page]

CN117673004A - 半导体封装组件 - Google Patents

半导体封装组件 Download PDF

Info

Publication number
CN117673004A
CN117673004A CN202311136720.6A CN202311136720A CN117673004A CN 117673004 A CN117673004 A CN 117673004A CN 202311136720 A CN202311136720 A CN 202311136720A CN 117673004 A CN117673004 A CN 117673004A
Authority
CN
China
Prior art keywords
semiconductor die
semiconductor
edge
interface
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311136720.6A
Other languages
English (en)
Inventor
郭哲宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US18/365,259 external-priority patent/US20240079308A1/en
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN117673004A publication Critical patent/CN117673004A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开一种半导体封装组件，包括：并排布置的第一半导体晶粒和第二半导体晶粒，其中所述第一半导体晶粒包括：第一接口；以及第二接口；以及第三半导体晶粒；其中所述第三半导体晶粒通过所述第一接口电连接到所述第一半导体晶粒，并且其中所述第一半导体晶粒通过所述第二接口电连接到所述第二半导体晶粒。本发明可以让第一半导体晶粒以更短的路径连接到第三半导体晶粒，从而减少不同组件之间的走线长度，提供更好的电气性能、更快的信号传播，并减少噪声和串扰缺陷，并且提高半导体封装组件的通道设计的灵活性。

Description

半导体封装组件
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体封装组件。
背景技术
随着对具有更多功能的更小装置的需求不断增加，叠层封装(package-on-package，PoP)技术已经变得越来越流行。PoP技术垂直堆叠两个或多个封装，并最大限度地减少不同组件(例如控制器和存储设备)之间的走线长度。这提供了更好的电气性能，因为更短的互连布线可以产生更快的信号传播并减少噪声和串扰缺陷。
尽管现有的半导体封装组件通常是足够的，但它们并非在各个方面都令人满意。例如，满足将不同组件集成到封装中的通道要求(channel requirement)是一项挑战。因此，需要进一步改进半导体封装组件以提供通道设计的灵活性。
发明内容
为解决上述问题，本发明提供了一种半导体封装组件，以解决上述问题。
根据本发明的第一方面，公开一种半导体封装组件，包括：
并排布置的第一半导体晶粒和第二半导体晶粒，其中所述第一半导体晶粒包括：
第一接口，布置在所述第一半导体晶粒的第一边缘上；以及
第二接口，布置在所述第一半导体晶粒的靠近所述第二半导体晶粒的第二边缘上，并且所述第二边缘连接到所述第一边缘；以及
第三半导体晶粒，堆叠在所述第一半导体晶粒和所述第二半导体晶粒上，其中所述第三半导体晶粒通过所述第一接口电连接到所述第一半导体晶粒，并且其中所述第一半导体晶粒通过所述第二接口电连接到所述第二半导体晶粒。
进一步的，所述第一半导体晶粒具有第一关键尺寸并且所述第二半导体晶粒具有第二关键尺寸，其中所述第一关键尺寸比所述第二关键尺寸窄。由此以更先进的第一半导体晶粒来作为控制第三半导体晶粒及其对应封装的晶粒，从而可以应用于更高速的场景，使半导体封装组件具有更高效的处理能力。
进一步的，所述第三半导体晶粒通过所述第一接口和所述第二接口电连接到所述第二半导体晶粒。由此可以让晶粒之间互连。
进一步的，所述第一半导体晶粒包括布置在连接到所述第一边缘且与所述第二边缘相对的第三边缘上的第三接口，其中所述第三半导体晶粒通过所述第三接口电连接到所述第一半导体晶粒和所述第二半导体晶粒。由此具有更多的接口来与第三半导体晶粒进行连接，从而具有更高效的处理速度。
进一步的，所述第一半导体晶粒包括布置在连接到所述第二边缘并且与所述第一边缘相对的第四边缘上的第四接口，其中所述第三半导体晶粒通过所述第四接口电连接到所述第一半导体晶粒和所述第二半导体晶粒。由此具有更多的接口来与第三半导体晶粒进行连接，从而具有更高效的处理速度。
进一步的，还包括：
前侧重分布层(RDL)结构，电连接到所述第一半导体芯片的所述第一接口和所述第二接口，其中所述第一半导体芯片和所述第二半导体芯片设置在所述前侧RDL结构上；以及
通孔(TV)互连，设置在所述第一半导体晶粒和所述第二半导体晶粒旁边并且电连接到所述前侧RDL结构。
进一步的，所述通孔互连通过所述前侧重分布层结构而不是通过所述第二接口电连接到所述第一接口。由此将不同功用的接口区别开以降低传输干扰并高效传输信号。
进一步的，还包括：
模塑料，围绕所述第一半导体晶粒和所述第二半导体晶粒的，其中所述通孔互连穿过所述模塑料并且布置在所述模塑料的与所述第一半导体晶粒的所述第一边缘相对应的第五边缘上。从而将第一接口与通孔互连的位置设置为对应且紧邻，这样可以最大限度地减少不同组件之间的走线长度，提供更好的电气性能、更快的信号传播，并减少噪声和串扰缺陷，并且提高半导体封装组件的通道设计的灵活性。
进一步的，所述TV互连被布置为延伸至所述模塑料的第六边缘并且靠近所述第一半导体晶粒。这样可以进一步的减少走线长度。
进一步的，所述TV互连的分布区域在平面图中呈L形。这样可以让第一接口以更短的路径连接到TV互连，以进一步的减少走线长度。
进一步的，还包括：
后侧重分布层(RDL)结构，设置在所述前侧RDL结构和所述第三半导体晶粒之间，其中上述后侧RDL结构通过所述TV互连和所述前侧RDL结构电连接到所述第一半导体芯片的所述第一接口。
进一步的，还包括：
扇出封装，包括所述第一半导体晶粒、所述第二半导体晶粒、所述前侧RDL结构和所述后侧RDL结构；以及
存储器封装，包括所述第三半导体晶粒并且堆叠在所述扇出封装上，其中所述存储器封装包括成组布置并且设置在所述存储器封装的与所述第一半导体晶粒的第一边缘相对应的第七边缘上的导电结构。
进一步的，所述导电结构组中的一个设置在所述存储器封装的区域中，其中，在平面图中，所述区域具有比所述第二半导体晶粒更靠近所述第一半导体晶粒的几何中心。这样可以让第一接口以更短的路径连接到TV互连，以进一步的减少走线长度。
根据本发明的第二方面，公开一种半导体封装组件，包括：
扇出封装，包括：
并排布置的第一半导体晶粒和第二半导体晶粒，其中所述第一半导体晶粒包括：布置在所述第一半导体晶粒的第一边缘上的第一接口；以及第二接口，布置在所述第一半导体晶粒的靠近所述第二半导体晶粒并且邻近所述第一边缘的第二边缘上；以及
通孔(TV)互连，设置在所述第一半导体晶粒和所述第二半导体晶粒旁边并且布置在所述扇出封装的与所述第一半导体晶粒的所述第一边缘相对应的扇出封装边缘上；以及
存储器封装，堆叠在所述扇出封装上并且通过所述TV互连和所述第二接口电连接到所述第二半导体晶粒。这样可以让第一接口以更短的路径连接到TV互连，以进一步的减少走线长度。
进一步的，所述第一半导体晶粒具有第一关键尺寸并且所述第二半导体晶粒具有第二关键尺寸，其中所述第一关键尺寸比所述第二关键尺寸窄。由此以更先进的第一半导体晶粒来作为控制第三半导体晶粒及其对应封装的晶粒，从而可以应用于更高速的场景，使半导体封装组件具有更高效的处理能力。
进一步的，所述第一半导体晶粒包括布置在与所述第一边缘相邻且与所述第二边缘相对的第三边缘上的第三接口，其中所述存储器封装通过所述TV互连、所述第二接口和所述第三接口电连接到所述第二半导体晶粒。
进一步的，所述第一半导体晶粒包括布置在与所述第二边缘相邻且与所述第一边缘相对的第四边缘上的第四接口，其中所述存储器封装通过所述TV互连、所述第二接口和所述第四接口电连接到所述第一半导体晶粒和所述第二半导体晶粒。
进一步的，还包括：
前侧重分布层(RDL)结构，电连接到所述第一半导体芯片的第一接口和第二接口，其中所述第一半导体晶粒和所述第二半导体晶粒设置在前侧RDL结构上；以及
后侧重分布层(RDL)结构，设置在上述前侧RDL结构和所述存储器封装之间，其中所述后侧RDL结构通过所述TV互连和所述前侧RDL结构电连接到所述第一半导体晶粒的所述第一接口而不是所述第二接口。由此将不同功用的接口区别开以降低传输干扰并高效传输信号
进一步的，所述TV互连的分布区域在平面图中具有包括I形或L形的形状。
进一步的，所述存储器封装包括布置在所述存储器封装的区域中的导电结构，其中在平面图中该区域具有比所述第二半导体晶粒更靠近所述第一半导体晶粒的几何中心。
根据本发明的第三方面，公开一种半导体封装组件，包括：
底部封装，包括：
并排布置的第一半导体晶粒和第二半导体晶粒，其中第一半导体晶粒包括：布置在所述第一半导体晶粒的第一边缘上的第一接口；所述第二接口，布置在所述第一半导体晶粒的靠近所述第二半导体晶粒的第二边缘上并且连接到所述第一边缘；第三接口，设置在与所述第一边缘连接且与所述第二边缘相对的第三边缘上；以及通孔(TV)互连，设置在所述第一半导体晶粒和所述第二半导体晶粒旁边并且布置在与所述第一半导体晶粒的第一边缘相对应的底部封装边缘上；以及
顶部封装，堆叠在所述底部封装上并且通过所述TV互连和所述第一接口而不是所述第二接口电连接到所述第一半导体晶粒。
进一步的，所述顶部封装通过所述TV互连、所述第二接口和所述第三接口电连接到所述第二半导体晶粒。
进一步的，所述底部封装还包括：
为所述第一半导体晶粒提供的前侧重分布层(RDL)结构和设置在所述前侧RDL结构上的第二半导体晶粒，
其中所述第一半导体晶粒的所述第二接口通过所述前侧RDL结构而不是所述第一接口电连接到所述第二半导体晶粒的第四接口。
进一步的，所述TV互连的分布区域在平面图中具有包括I形或L形的形状。这样可以让第一接口以更短的路径连接到TV互连，以进一步的减少走线长度。
进一步的，所述顶部封装包括布置在所述存储器封装的区域中的导电结构，其中，在平面图中，该区域具有比所述第二半导体芯片更靠近所述第一半导体芯片的几何中心。这样可以让第一接口以更短的路径连接到TV互连，以进一步的减少走线长度。
本发明的半导体封装组件由于包括：并排布置的第一半导体晶粒和第二半导体晶粒，其中所述第一半导体晶粒包括：第一接口，布置在所述第一半导体晶粒的第一边缘上；以及第二接口，布置在所述第一半导体晶粒的靠近所述第二半导体晶粒的第二边缘上，并且所述第二边缘连接到所述第一边缘；以及第三半导体晶粒，堆叠在所述第一半导体晶粒和所述第二半导体晶粒上，其中所述第三半导体晶粒通过所述第一接口电连接到所述第一半导体晶粒，并且其中所述第一半导体晶粒通过所述第二接口电连接到所述第二半导体晶粒。本发明的上述设置可以让第一半导体晶粒以更短的路径连接到第三半导体晶粒，从而减少不同组件之间的走线长度，提供更好的电气性能、更快的信号传播，并减少噪声和串扰缺陷，并且提高半导体封装组件的通道设计的灵活性。
附图说明
图1A是根据本发明的一些实施例的半导体封装组件的剖视图；
图1B是根据本发明的一些实施例的半导体封装组件的剖视图；
图2和图3是根据本发明的一些实施例的半导体封装组件的透视底视图，示出了半导体晶粒的接口和底部封装的通孔(through via，TV)互连的布置以及堆叠在底部封装上的顶部封装的导电结构的布置；
图4和图5是根据本发明的一些实施例的半导体封装组件的透视底视图，示出了底部封装的半导体晶粒的接口和通孔(TV)互连的布置以及堆叠在底部封装上的顶部封装的导电结构的布置；
图6和图7是根据本发明的一些实施例的半导体封装组件的透视底视图，示出了底部封装的半导体芯片接口和通孔(TV)互连的排列以及堆叠在底部封装上的顶部封装的导电结构的排列；以及
图8和图9是根据本发明的一些实施例的半导体封装组件的透视底视图，示出了底部封装的半导体芯片接口和通孔(TV)互连的排列以及堆叠在底部封装上的顶部封装的导电结构的排列。
具体实施方式
在下面对根据本发明的一个实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且根据本发明的一个实施例的范围仅由所附权利要求限定。所描述的附图仅是示意性的而非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被放大而不是按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。
将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、组件、区域、层和/或部分，但是这些组件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、组件、区域、层或部分可以称为第二或次要组件、组件、区域、层或部分。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或运行中的不同方位。该装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。
将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。
注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。
图1A和图1B是根据本公开的一些实施例的半导体封装组件500(包括图2-9所示的半导体封装组件500A-500H)沿着与半导体封装组件的基本上平行的正交边缘的方向100和110的截面图。在一些实施例中，半导体封装组件500是三维(three-dimensional，3D)叠层封装(POP)半导体封装组件。半导体封装组件500可以包括安装在基底200上的至少两个垂直堆叠的晶圆级(wafer-level)半导体封装。如图1所示，在一些实施例中，半导体封装组件500包括垂直堆叠的底部封装300和在底部封装300上的顶部封装400。在一些实施例中，底部封装300包括扇出(fan-out)封装，例如系统单芯片(system-on-chip，SOC)封装。顶部封装400包括存储器封装，例如动态随机存取存储器(dynamic random access memory，DRAM)封装。
如图1A和1B所示，基底(base)200，例如印刷电路板(printed circuit board，PCB)，可以由聚丙烯(polypropylene，PP)、预浸料(Pre-preg)、FR-4和/或其他环氧层压材料形成。还需要说明的是，基底200可以为单层或多层结构。基底200上设置有多个焊盘202和/或导电迹线(未示出)。在一个实施例中，导电迹线可以包括信号迹线段或接地迹线段，导电迹线用于底部封装300和顶部封装400的输入/输出(input/output，I/O)连接。而且，底部封装300直接安装在导电迹线上。在一些其他实施例中，焊盘202设置在基底200上，连接至导电迹线的不同端子。焊盘202用于直接安装在其上的底部封装300。
如图1A和图1B所示，底部封装300通过接合工艺(bonding process)安装在基座200上。底部封装300使用导电结构322安装在基座200上。底部封装300是三维(3D)半导体封装，底部封装300包括第一半导体晶粒102、第二半导体晶粒132、前侧(front-side)重分布层(redistribution layer，RDL)结构316、后侧(back-side)重分布层(RDL)结构366、通孔(TV)互连314和导电结构322。导电结构322与前侧RDL结构316接触并电连接。另外，导电结构322电连接至基底200。在一些实施例中，导电结构322包括诸如铜球的导电球结构、诸如铜凸块或焊料凸块结构的导电凸块结构、或导电柱结构，例如铜柱结构。
在一些实施例中，底部封装300使用小芯片(chiplet，可称为小芯片或芯粒)架构来将大的单个半导体晶粒分成在不同技术节点中制造的多个更小的功能半导体晶粒(称为小芯片)。每个小芯片可以具有改进的器件性能和制造良率。另外，底部封装300可以具有降低的制造成本。如图1A所示，底部封装300包括至少两个半导体晶粒，例如，沿方向100并排布置的第一半导体晶粒102和第二半导体晶粒132(也称为小芯片(或芯粒)102和132)。因此，在沿方向110的剖视图中只能看到一个半导体晶粒。例如，在如图1B所示的剖视图中只能看到一个半导体晶粒102。第一半导体晶粒102和第二半导体晶粒132设置在前侧RDL结构316和后侧RDL结构366之间。第一半导体晶粒102具有有源表面102a和与有源表面102a相对的后侧表面102b。第二半导体晶粒132具有有源表面132a和与有源表面112a相对的背侧表面132b。在一些实施例中，第一半导体晶粒102和第二半导体晶粒132通过倒装芯片(flip-chip)技术制造。第一半导体晶粒102和第二半导体晶粒132可以被翻转(flipped)以设置在与导电结构322相对的前侧RDL结构316上。在一些实施例中，第一半导体晶粒102和第二半导体晶粒132各自独立地包括系统单芯片(system-on-chip，SoC)晶粒、逻辑器件、存储器器件、射频(radio frequency，RF)器件等或其任意组合。例如，第一半导体晶粒102和第二半导体晶粒132可以各自独立地包括微控制单元(micro control unit，MCU)晶粒、微处理器单元(microprocessor unit，MPU)晶粒、电源管理集成电路(power managementintegrated circuit，PMIC)晶粒、全球定位系统(global positioning system，GPS)设备、中央处理单元(central processing unit，CPU)芯片、图形处理单元(GPU)芯片、输入输出(IO)芯片诸如动态随机存取存储器(dynamic random access memory，DRAM)IP核、静态随机存取存储器(static random-access memory，SRAM)、高带宽存储器(high bandwidthmemory，HBM)等或其任意组合。在一些实施例中，第一半导体晶粒102和第二半导体晶粒132具有不同的功能。
第一半导体晶粒102和第二半导体晶粒132可以在不同的技术节点中制造。在一些实施例中，第一半导体晶粒102具有第一关键尺寸(critical dimension，CD)并且第二半导体晶粒132具有与第一关键尺寸不同的第二关键尺寸，以便以降低的成本提供不同的功能。也就是说，第一半导体晶粒102和第二半导体晶粒132具有不同的晶圆制造节点。在一个实施例中，例如，第一关键尺寸比第二关键尺寸窄。作为一个示例而非限制，例如第一关键尺寸比如是5nm，第二关键尺寸是7nm；又例如，第一关键尺寸比如是7nm，第二关键尺寸是12nm；等等。因此，第一半导体晶粒102和第二半导体晶粒132可以分别布置各种接口以满足底部封装300的内部和外部信号传输的要求。
前侧RDL结构316设置在第一半导体晶粒102的有源表面102a和第二半导体晶粒132的有源表面122a上。换言之，第一半导体晶粒102和第二半导体晶粒132设置在前侧RDL结构316上。另外，前侧RDL结构316设置在第一半导体晶粒102、第二半导体晶粒132和基底200之间。第一半导体晶粒102和第二半导体晶粒132的有源表面102a和132a的焊盘104和134与前侧RDL结构316接触。在一些实施例中，第一半导体晶粒102电连接到第二半导体晶粒132仅使用前侧RDL结构316内部的通孔318和导电迹线320。如图1A和图1B所示，前侧RDL结构316可以包括设置在一层或多层介电层317中的一根或多根导电迹线320和一根或多根通孔318。在一些实施例中，导电迹线320和通孔318包括导电材料，例如包括铜、金、银或其他适用金属的金属。介电层317可以包括超低K(extra-low K，ELK)电介质和/或超低K(ultra-low K，ULK)电介质。另外，介电层317可以包括环氧树脂。第一半导体晶粒102和第二半导体晶粒132使用前侧RDL结构316的通孔318和导电迹线320以及相应的导电结构322电连接到基底200。应当注意的是，图1A和图1B所示的通孔318、导电迹线320的数量以及介电层317的数量仅是示例，并非对本发明的限制。
通孔(through via，TV)互连314设置在RDL结构316上并且在第一半导体晶粒102和第二半导体晶粒132旁边(图2-7)。如图1B所示，TV互连件(互连)314电连接至前侧RDL结构316的通孔318和导电迹线320。在一些实施例中，TV互连件314仅使用前侧RDL结构316内的通孔318和导电迹线320电连接到第一半导体晶粒102。在一些实施例中，TV互连314通过前侧RDL结构316和第一半导体晶粒102电连接到第二半导体晶粒132。
如图1A和图1B所示，底部封装300还包括设置在前侧RDL结构316上并与前侧RDL结构316接触的模塑料312。模塑料312围绕第一半导体晶粒102、第二半导体晶粒132和TV互连314，并与第一半导体晶粒102、第二半导体晶粒132和TV互连314接触。另外，TV互连314穿过模塑料312。第一半导体晶粒102的背面表面102b和第二半导体晶粒132的背面表面132b可以从模塑料312暴露。在一些实施例中，模塑料312可以由非导电材料形成，例如环氧树脂、树脂、可模制聚合物等。模塑料312可以在基本为液体时被施加，然后可以通过化学反应被固化，例如在环氧树脂或树脂中被固化。在一些其他实施例中，模塑料312可以是作为凝胶或可延展固体施加的紫外线(UV)或热固化聚合物，能够设置在第一半导体晶粒102和第二半导体晶粒132周围，然后可以使用UV或热固化工艺来固化。模塑料312可以用模具固化。
底部封装300还包括设置在第一半导体晶粒102的后侧表面102b上、第二半导体晶粒102的后侧表面132b上、TV互连314上的后侧重分布层(RDL)结构366，后侧RDL结构366与前侧RDL结构316位于相对侧设置。后侧RDL结构366与模塑料312接触。后侧RDL结构366电连接到并接触到底部封装300和顶部封装400的TV互连314。前侧RDL结构316和后侧RDL结构366分别与TV互连314的相对两端接触。换句话说，第一半导体晶粒102、第二半导体晶粒132和TV互连314夹在前侧RDL结构316和后侧RDL结构366之间。在一些实施例中，后侧RDL结构366通过TV互连314和前侧RDL结构316电连接到第一半导体晶粒102。在一些实施例中，后侧RDL结构366通过TV互连314、前侧RDL结构316和第一半导体晶粒102电连接到第二半导体晶粒132。
在一些实施例中，后侧RDL结构366包括设置在一层或多层电介质层367中的一根或多根导电迹线370和一根或多根通孔368。在一些实施例中，导电迹线370的材料可以与导电迹线320的材料类似。通孔368的材料可以与通孔318的材料类似。此外，介电层367的材料可以与介电层317的材料类似。需注意的是，图1A及图1B中所示的通孔368的数量、导电迹线370的数量以及介电层367的数量仅是示例而非对本发明的限制。在一些实施例中，模塑料312的边缘312E与前侧RDL结构316的对应边缘316E和后侧RDL结构366的对应边缘366E齐平。因此，模塑料312的边缘312、前侧RDL结构316的边缘316E和后侧RDL结构366的边缘366E可以共同用作底部封装300的封装边缘。
如图1A所示，底部封装300还包括安装在与第一半导体晶粒102和第二半导体晶粒132相对的前侧RDL结构316上的电子部件(electronic component)330。在一些实施例中，电子元件330上具有焊盘332并且焊盘332电连接至前侧RDL结构316的导电迹线320。在一些实施例中，电子部件330布置在导电结构322之间。电子部件330可以不被模塑料覆盖。在一些实施例中，电子组件330包括集成无源器件(integrated passive device，IPD)，其包括电容器、电感器、电阻器或其组合。在一些实施例中，电子部件330包括DRAM晶粒。
如图1A和图1B所示，顶部封装400通过接合工艺(bonding process)堆叠在底部封装300上。在一些实施例中，顶部封装400包括存储器封装，例如动态随机存取存储器(dynamic random access memory，DRAM)封装或另一适用的存储器封装。在一些实施例中，顶部封装400包括衬底(substrate)418、至少一个半导体晶粒(例如，堆叠在衬底418上的两个半导体晶粒402和404)、以及导电结构422。在一些实施例中，在一些实施例中，半导体晶粒402和404中的每一个包括动态随机存取存储器(dynamic random access memory，DRAM)晶粒(例如，双倍数据速率4(doubledata rate 4，DDR4)DRAM晶粒、低功率DDR4(low-powerDDR4，LPDDR4)DRAM晶粒、双倍数据速率(doubledata rate，DDR)同步动态随机存取存储器(synchronous dynamic random access memory，SDRAM)晶粒等)或另一适用的存储器晶粒。在一些其他实施例中，半导体晶粒402和404可以包括相同或不同的器件。在一些实施例中，顶部封装400还包括一个或多个无源元件(未示出)，例如电阻器、电容器、电感器等或其组合。
在该实施例中，如图1A和图1B所示，两个半导体晶粒402和404通过膏状物(paste)(未示出)安装在基板418上。半导体晶粒402和404上分别具有对应的焊盘408和410。半导体晶粒402和404的焊盘408和410可以分别使用接合引线(bonding wire)414和416电连接到衬底418。然而，堆叠的存储器晶粒的数量不限于所公开的实施例。或者，如图1A和图1B所示的半导体晶粒402和404可以并排布置并通过膏状物(未示出)安装在基板418上。
如图1A和1B所示，衬底418可以包括设置在一个或多个超低K(extra-low K，ELK)和/或超低K(ultra-low K，ULK)电介质层(未示出)。接触焊盘420设置在电路428的顶部上，靠近基板418的顶表面(晶粒附接表面)。此外，接合引线414和416电连接到相应的接触焊盘420。接触焊盘430设置在电路428的底部上，靠近基板418的底表面(凸块附接表面)。接触焊盘430电连接到对应的接触焊盘420。在一些实施例中，接合线414和416、接触焊盘420和430以及电路428包括导电材料，例如包括铜、金、银或其他适用金属的金属。
如图1A和1B所示，导电结构422设置在与半导体晶粒402和404相对的衬底418的底表面上。导电结构422可以被布置为阵列并且沿着方向100靠近顶部封装400的边缘400E1和400E3。因此，导电结构422只能在沿方向110(图1B)的截面图中看到，而在沿方向100(如图1A所示，使用虚线示出导电结构422)的截面图中看不到。导电结构422使用虚线示出，如图1A)所示。导电结构422电连接到(或接触)基板418的相应接触焊盘430和底部封装300的相应TV互连314。在一些实施例中，导电结构422包括诸如铜球的导电球结构、诸如铜凸块或焊料凸块结构的导电凸块结构、或者诸如铜柱结构的导电柱结构。
在一些实施例中，如图1A和图1B所示，顶部封装400还包括覆盖衬底418、封装半导体晶粒402和404以及接合引线414和416的模塑料412。模塑料412可以用作顶部封装400的顶表面400T。在一些实施例中，模塑料312和412可以包括相同或相似的材料和制造工艺。
图2-9是根据本发明的一些实施例的半导体封装组件500A-500F的透视底视图(或仰视图)(平面图)，示出了半导体晶粒102和132以及通孔(TV)底部封装300的互连314以及堆叠在底部封装300上的顶部封装400的导电结构422的布置。需要注意的是，为了方便由透视底视图(平面图)查看到于本发明实施例相关的主要部件，图2-9中进行了一些处理，例如为了方便查看到TV互连将底部封装及模塑料312等绘示的较大(大于顶部封装)；又例如，为了方便查看导电结构422而将顶部封装绘示的较大，从而看到有些导电结构422是以实线绘示，有些导电结构422是以虚线绘示。再例如，为方便展示连接而将TV互连绘示在模塑料边缘位置处，实际上TV互连的设置不仅是这些，还可以设有多排等。因此图2-7的显示可能会与图1A-1B有不同，但是应当理解这可以代表本发明实施例的不同实施方式，以及为了方便展示于本发明实施例相关的主要部件和内容而进行的调整，以便于展示和读者的理解。在一些实施例中，底部封装的尺寸大于顶部封装的尺寸，也即图2-9所示的底部封装及模塑料312等较大(大于顶部封装)为更常用的结构。在一些实施例中，本文使用的底部封装300的接口(interface)可以包括设置在第一半导体晶粒102的有源表面102a上和第二半导体晶粒132的有源表面132a上的电路和输入/输出连接(例如，焊盘104和134)。在一些实施例中，半导体晶粒102和132的接口用于同一底部封装件300的不同半导体晶粒102和132之间或底部封装件300和顶部封装件400之间的信号传输(数据传输)。注意，图2-7仅示出了底部封装件300的半导体晶粒102和132、模塑料312、TV互连314以及顶部封装件400的导电结构422以用于说明，其余特征可在图1A和图1B的示意性剖视图中示出。应当理解，虽然一些特征在一些实施例中示出但在其他实施例中未示出，但是只要有可能，这些特征就可以(或可以不)存在于其他实施例中。例如，虽然示出的示例实施例中的每一个示出了半导体晶粒102的接口、顶部封装400的TV互连和导电结构的具体布置，但是半导体晶粒102的接口的布置的任何其他组合，只要适用，也可以使用顶部封装400的TV互连和导电结构。
如图2所示，半导体晶粒102和132可以具有矩形平面图形状。半导体晶粒102可以具有基本上沿着方向100延伸的相对边缘102E1和102E3以及基本上沿着方向110延伸的相对边缘102E2和102E4。半导体晶粒132可以具有基本上沿着方向100延伸的相对边缘132E1和132E3以及基本上沿着方向110延伸的相对边缘132E2和132E4。半导体晶粒102的相对边缘102E1和102E3分别位于半导体晶粒132的相对边缘132E1和132E3旁边并且靠近半导体晶粒132的相对边缘132E1和132E3。连接在边缘102E1和102E3之间(或邻近)的半导体晶粒102的边缘102E2靠近连接在边缘132E1和132E3之间的半导体晶粒132的边缘132E2。连接在边缘102E1和102E3之间的半导体晶粒102的边缘102E4远离连接在边缘132E1和132E3之间的半导体晶粒132的边缘132E4。
如图1A、1B和2所示，半导体封装组件500A的底部封装300的半导体晶粒102和半导体晶粒132可以包括布置在半导体晶粒102和132的边缘上的接口(或芯片接口、晶粒接口)。在一些实施例中，以较窄的关键尺寸制造的半导体晶粒(例如半导体晶粒102)可以用于控制顶部封装并且包括用于同一底部封装300的不同半导体晶粒之间的内部电连接以及底部封装300和顶部封装400之间的外部电连接的各种接口。以更宽的关键尺寸制造的半导体晶粒(例如半导体晶粒132)可以仅包括用于同一底部封装300的不同半导体晶粒之间的内部电连接的接口，例如半导体晶粒132不用于控制顶部封装或顶部封装的晶粒，半导体晶粒132例如可以用于电源控制，外部信号的控制等等。
例如，以较窄的关键尺寸制造的半导体晶粒102可以包括接口102DDR1、102DDR2、102DDR3、102DDR4和102DTD。另外，以更宽的关键尺寸制造的半导体晶粒132可以包括单个接口132DTD。当底部封装300是SOC封装时，顶部封装400包括双倍数据速率4(DDR4)DRAM封装、低功率DDR4(LPDDR4)DRAM封装、双倍数据速率5(DDR5)DRAM封装、低功率DDR5(LPDDR5)DRAM封装或其他适用的DRAM封装。接口102DDR1、102DDR2、102DDR3、102DDR4可以包括双倍数据速率4(DDR4)接口、功率DDR4(LPDDR4)DRAM接口、双倍数据速率5(DDR5)DRAM接口、低功耗DDR5(LPDDR5)DRAM接口或其他适用的内存接口。接口102DDR1、102DDR2、102DDR3、102DDR4可以用于控制顶部封装400(例如，将数据传输至半导体晶粒102中的存储器控制器/从半导体晶粒102中的存储器控制器传输数据)。另外，半导体晶粒102的接口102DTD和半导体晶粒132的接口132DTD可以是晶粒到晶粒(die-to-die，DTD)接口，DTD接口包括两个不同半导体晶粒102和132之间用于数据传输的任何合适的直接传导电耦接。在一些实施例中，半导体晶粒102的接口102DTD通过前侧RDL结构316电连接到半导体晶粒132的接口132DTD(例如位于接口102DTD中的晶粒焊盘(或焊盘)与位于接口132DTD中的晶粒焊盘(或焊盘)相互电连接)，而不是接口102DDR1、102DDR2、102DDR3和102DDR4。
在一些实施例中，顶部封装400(例如，DDR4 DRAM封装)的导电结构422根据给定布置来布置。例如，如图2所示，顶部封装件400的导电结构422沿方向100排列在顶部封装件400的相对边缘400E1和400E3上的两组422G1和422G2(包括单列或多列导电结构422)。导电结构422的每个组422G1和422G2可以为导电结构422提供两个数据通道。为了减少顶部封装400和底部封装300之间的路由路径的长度，底部封装300的接口102DDR1、102DDR2、102DDR3、102DDR4和TV互连314可以对应于顶部封装400的导电结构422的布置来布置。在一些其他实施例中，顶部封装400还可以包括布置在顶部封装400的边缘400E2和400E4上的附加导电结构422(包括单列或多列导电结构422)，用于电力传输和接地。另外，附加导电结构422可以根据DDR的数据速率的标准来布置。在一些其他实施例中，导电结构422(包括附加导电结构422)的分布区域可以具有空心方形形状。
如图1A和图2所示，半导体晶粒102和132可以在与导电结构422的组422G1和422G2的延伸方向平行的方向100上并排布置。在一些实施例中，半导体晶粒102的接口102DDR1和102DDR2可以并排布置在与导电结构422的组422G1相对应的边缘102E1上。半导体晶粒102的接口102DDR3和102DDR4接口102可以并排布置在对应于导电结构422的组422G2的边缘102E3上，如图1B和图2所示。在一些实施例中，半导体晶粒102的接口102DDR1、102DDR2、102DDR3和接口102DDR4在平面图方向上与导电结构422的对应组422G1和422G2部分重叠或完全重叠，如图2所示。另外，半导体晶粒102的接口102DTD可以布置在连接到边缘102E1和102E3的边缘102E2上。半导体晶粒132的接口132DTD布置在边缘132E2上并且靠近半导体晶粒102的接口102DTD。在一些实施例中，没有接口布置在以更宽的临界尺寸制造的半导体晶粒132的边缘132E1、132E3和132E4上。
在一些实施例中，TV互连314以单列或多列布置在模塑料312的对应于边缘102E1和102E3的相对边缘312E1和312E3上，其中接口102DDR1、102DDR2、102DDR3和102DDR4排列在一起。模塑料312的边缘312E1和312E3还可以用作底部封装300的封装边缘312E1和312E3。在一些实施例中，TV互连314的分布区域314A在平面图中是I形的，如图2所示。TV互连314被布置为靠近半导体晶粒102的接口102DDR1、102DDR2、102DDR3和102DDR4，以缩短前侧RDL结构316的路由路径316P的长度和后侧RDL结构366的路由路径366P的长度。半导体晶粒102的接口102DDR1、102DDR2、102DDR3和102DDR4与对应的TV互连314之间的路由路径316P由前侧RDL结构316的导电迹线320和通孔318组成。另外，导电结构422和对应的TV互连314之间的路由路径(routing path)366P由导电迹线370和背面RDL结构366的通孔368组成。在一些实施例中，没有TV互连314布置在对应于半导体晶粒102的边缘102E4和132E4的模塑料312的边缘312E2和312E4上，并且半导体晶粒102的边缘102E4和132E4上没有布置任何接口，如图1A和图2所示。在一些实施例中，TV互连314通过前侧RDL结构316而不是接口102DTD电连接到接口102DDR1、102DDR2、102DDR3和102DDR4。在一个实施例中，路由路径316P可以是从接口102DDR1、102DDR2、102DDR3和102DDR4中的至少一个(例如位于这些接口区域中的焊盘，例如焊盘104)经过前侧RDL结构316，到TV互连314。当然也可以是反向的。路由路径366P可以是从TV互连314，经过后侧RDL结构366，连接到导电结构422。当然也可以是反向的。导电结构422再进一步连接到顶部封装的半导体晶粒(例如半导体晶粒402、404)，从而让半导体晶粒102与顶部封装的半导体晶粒进行电性连接。在一个实施例中，半导体晶粒102具有边缘102E1、102E2、102E3、102E4，其中边缘102E2为紧邻半导体晶粒132的边缘，边缘102E4与边缘102E2分别位于半导体晶粒102的相对的两侧；边缘102E1与边缘102E3分别位于半导体晶粒102另外的相对的两侧，边缘102E1连接到边缘102E4与边缘102E2，边缘102E3连接到边缘102E4与边缘102E2。在一个实施例中，半导体晶粒132具有边缘132E1、132E2、132E3、132E4，其中边缘132E2为紧邻半导体晶粒102的边缘，边缘132E4与边缘132E2分别位于半导体晶粒102的相对的两侧；边缘132E1与边缘132E3分别位于半导体晶粒102另外的相对的两侧，边缘132E1连接到边缘132E4与边缘132E2，边缘132E3连接到边缘132E4与边缘132E2。顶部封装400包括边缘400E1、400E2、400E3、400E4；其中，边缘400E1与边缘102E1和132E1紧邻及对应，边缘400E2与边缘132E4紧邻及对应(边缘400E2不紧邻边缘102E2)，边缘400E3与边缘102E3和132E3紧邻及对应，边缘400E4与边缘102E4紧邻及对应(边缘400E4不紧邻边缘132E2)。模塑料312包括边缘312E1、312E2、312E3、312E4；其中，边缘312E1与边缘400E1(边缘102E1和132E1)紧邻及对应，边缘312E2与边缘400E2(边缘132E4)紧邻及对应，边缘312E3与边缘400E3(边缘102E3和132E3)紧邻及对应，边缘312E4与边缘400E4(边缘102E4)紧邻及对应。其中一组导电结构422G1设置在靠近边缘102E1的位置处，并且也可以设置在靠近边缘132E1的位置处，以及设置在紧邻或靠近边缘400E1的位置处；并且，TV互连314的分布区域314A(或者一组TV互连314)可以设置在靠近或紧邻边缘400E1的位置处，并且也可以设置在靠近或紧邻边缘312E1的位置处，以及设置在紧邻或靠近边缘102E1和132E1的位置处。本发明一个实施例中，半导体晶粒102的用于与顶部封装(及其晶粒)通信的接口(例如接口102DDR1和/或102DDR2)可以设置在边缘102E1(或者紧邻或靠近边缘102E1)。由此，可以缩短路由路径316P和366P的长度。此外，位于边缘102E3的接口(例如接口102DDR3和/或102DDR4)、另一组导电结构422G2、另一组或另一分布区域的TV互连314等等，可以参考上述边缘102E1的接口、导电结构422G1、靠近边缘312E1的TV互连314而采用与之对称或相似的布置方式，以缩短路由路径316P和366P的长度；如图2-9所示，在此不再赘述。
根据接口102DDR1、102DDR2、102DDR3和102DDR4、通孔(TV)互连314和导电结构422的布置，顶部封装400的半导体晶粒402和404通过顶部封装400的导电结构422和背面RDL结构366、TV互连314和正面RDL结构316以及底部封装300电连接到半导体晶粒102。另外，顶部封装400的半导体晶粒402和404电连接到底部封装300的接口102DDR1、102DDR2、102DDR3和102DDR4。底部封装300的接口102DDR1、102DDR2、102DDR3和102DDR4。另外，顶部封装400的半导体晶粒402和404电连接到底部封装300的接口102DDR1、102DDR2、102DDR3和102DDR4。顶部封装400的半导体晶粒402和404通过顶部封装400的导电结构422和背面RDL结构366、TV互连314和正面RDL结构316以及底部封装300的接口102DDR1、102DDR2、102DDR3、102DDR4、102DTD和132DTD电连接到半导体晶粒102。前侧重分布层(RDL)结构316电连接到半导体晶粒102的接口102DDR1、102DDR2、102DDR3、102DDR4和102DTD。后侧RDL结构366通过TV互连314和前侧RDL结构316而不是接口102DTD电连接到半导体晶粒102的接口102DDR1、102DDR2、102DDR3、102DDR4。本发明一个实施例中，底部封装的半导体晶粒中以较窄的关键尺寸制造的半导体晶粒(例如半导体晶粒102)上，将至少一个用于与顶部封装(或顶部封装的半导体晶粒)进行通信的接口设置在边缘102E1和/或边缘102E3(边缘102E1和边缘102E3为不紧邻底部封装的另一个半导体晶粒(例如半导体晶粒132)的边缘，并且边缘102E1和边缘102E3位于半导体晶粒102的相对两侧)，并且用于连接底部封装和顶部封装的导电结构(例如导电结构422)的至少一部分或至少一组邻近于该用于通信的接口设置(或邻近于该用于通信的接口的边缘设置)，以及设置在底部封装中的TV互连的至少一部分或至少一组邻近于用于通信的接口布置(或邻近于该用于通信的接口的边缘布置)；因此可以让底部封装的半导体晶粒连接到TV互连的路由路径更短，以及可以让TV互连连接到导电结构的路由路径更短。从而最大限度地减少不同组件之间的走线长度，提供更好的电气性能、更快的信号传播，并减少噪声和串扰缺陷，并且提高半导体封装组件的通道设计的灵活性。
图3是根据本发明的一些实施例的半导体封装组件500B的透视底视图。为了简洁起见，下文实施例中与先前参考图1A、图1B和图2描述的元件相同或相似的元件不再重复。如图3所示，半导体封装组件500A与半导体封装组件500B之间的差异在于，半导体封装组件500B包括从模塑料312的边缘312E1(或边缘312E3)延伸到边缘312E4的底部封装300的TV互连314。边缘312E4连接在边缘312E1和312E3之间并且靠近半导体晶粒102而不是半导体晶粒132。在一些实施例中，TV互连314的分布区域314B是L形的，如图3所示的平面图。根据TV互连314的布置，可以进一步减小路由路径316P的长度。本发明一个实施例中，底部封装的半导体晶粒中以较窄的关键尺寸制造的半导体晶粒(例如半导体晶粒102)上，将至少一个用于与顶部封装(或顶部封装的半导体晶粒)进行通信的接口设置在边缘102E1和/或边缘102E3(边缘102E1和边缘102E3为不紧邻底部封装的另一个半导体晶粒(例如半导体晶粒132)的边缘，并且边缘102E1和边缘102E3位于半导体晶粒102的相对两侧)，并且用于连接底部封装和顶部封装的导电结构(例如导电结构422)的至少一部分或至少一组邻近于该用于通信的接口设置(或邻近于该用于通信的接口的边缘设置)，以及设置在底部封装中的TV互连的至少一部分或至少一组邻近于用于通信的接口布置(例如布置在边缘312E1位置处)，并且还设置在边缘312E4(或邻近于该用于通信的接口的边缘布置，包括布置在边缘312E1和312E4)；因此可以让底部封装的半导体晶粒连接到TV互连的路由路径更短，以及可以让TV互连连接到导电结构的路由路径更短。从而最大限度地减少不同组件之间的走线长度，提供更好的电气性能、更快的信号传播，并减少噪声和串扰缺陷，并且提高半导体封装组件的通道设计的灵活性。
图4是根据本发明的一些实施例的半导体封装组件500C的透视底视图。为了简洁起见，下文实施例中与先前参考图1A、图1B和图2-3描述的元件相同或相似的元件不再重复。如图4所示，半导体封装组件的区别半导体封装组件500A和半导体封装组件500C的不同之处在于，半导体封装组件500C的半导体晶粒102可以具有布置在连接到边缘102E1和102E3并且与边缘102E2相对的边缘102E4上的至少一个接口102DDR2’。因此，如图4所示，接口102DDR1和102DDR2'的分布区域102DDR-A在平面图中是L形的。此外，顶部封装400的半导体晶粒402和404可以通过接口102DDR2'电连接至半导体晶粒102和132。在一些实施例中，接口102DDR3和102DDR4的分布区域(未示出)可以保持为I形。或者，接口102DDR3和102DDR4的布置可以类似于接口102DDR1和102DDR2’的布置。例如，接口102DDR4可以布置在边缘102E4上并且与102DDR2’分离。因此，如图4所示，接口102DDR3和102DDR4的分布区域(未示出)在平面图中可以是L形的。在一些实施例中，半导体封装组件500C可以具有接口102DDR1、102DDR2’和接口102DDR3、102DDR4的I形和L形分布区域的任意组合。根据接口102DDR2’(或者在替代实施例中布置在边缘102E4上的接口102DDR4)的布置，可以增加半导体封装组件500C的布局设计(包括接口和/或布线设计)对于存储器封装的通道布置的灵活性。本发明一个实施例中，底部封装的半导体晶粒中以较窄的关键尺寸制造的半导体晶粒(例如半导体晶粒102)上，将至少一个用于与顶部封装(或顶部封装的半导体晶粒)进行通信的接口设置在边缘102E1和/或边缘102E3(边缘102E1和边缘102E3为不紧邻底部封装的另一个半导体晶粒(例如半导体晶粒132)的边缘，并且边缘102E1和边缘102E3位于半导体晶粒102的相对两侧)，并将至少一个用于与顶部封装(或顶部封装的半导体晶粒)进行通信的接口设置在边缘102E4(边缘102E2即为紧邻底部封装的另一个半导体晶粒(例如半导体晶粒132)的边缘，边缘102E4与边缘102E2位于半导体晶粒102的相对两侧)，并且用于连接底部封装和顶部封装的导电结构(例如导电结构422)的至少一部分或至少一组邻近于该用于通信的接口设置(或邻近于该用于通信的接口的边缘设置)，以及设置在底部封装中的TV互连的至少一部分或至少一组邻近于用于通信的接口布置(或邻近于该用于通信的接口的边缘布置，例如设置在边缘312E1)；因此可以让底部封装的半导体晶粒连接到TV互连的路由路径更短，以及可以让TV互连连接到导电结构的路由路径更短。从而最大限度地减少不同组件之间的走线长度，提供更好的电气性能、更快的信号传播，并减少噪声和串扰缺陷，并且提高半导体封装组件的通道设计的灵活性。
图5是根据本发明的一些实施例的半导体封装组件500D的透视底视图。为了简洁起见，下文实施例中与先前参考图1A、图1B和图2-4描述的元件相同或相似的元件不再重复。如图5所示，半导体封装组件500D与半导体封装组件500C之间的差异在于，半导体封装组件500D布置从模塑料312的边缘312E1延伸到边缘312E4的TV互连314以对应于接口102DDR1和102DDR2’。接口102DDR1和102DDR2'的分布区域102DDR-A在平面图中是L形的。TV互连314的分布区域314B在平面图中为L形，如图5所示。在一些实施例中，接口102DDR3和102DDR4的分布区域(未示出)可以为I形。值得注意的是，与接口102DDR3和102DDR4相对应的TV互连314的分布区域314A在平面图中可以保持为I形，如图5所示。或者，接口102DDR3和102DDR4的布置可以类似于接口102DDR1和102DDR2’的布置。例如，接口102DDR4可以布置在边缘102E4上并且与102DDR2’分离。因此，接口102DDR3和102DDR4的分布区域(未示出)在平面图中也可以是L形的，如图5所示。在一些实施例中，半导体封装组件500D可以具有接口102DDR1、102DDR2’和接口102DDR3、102DDR4的I形和L形分布区域的任意组合。根据对应于接口102DDR1和102DDR2’(或者对应于接口102DDR3和接口102DDR4，在替代实施例中，接口102DDR4布置在边缘102E4上)的TV互连314的布置，可以进一步减少路由路径316P(在接口102DDR1和102DDR2’与TV互连312之间)的长度。本发明一个实施例中，底部封装的半导体晶粒中以较窄的关键尺寸制造的半导体晶粒(例如半导体晶粒102)上，将至少一个用于与顶部封装(或顶部封装的半导体晶粒)进行通信的接口设置在边缘102E1和/或边缘102E3(边缘102E1和边缘102E3为不紧邻底部封装的另一个半导体晶粒(例如半导体晶粒132)的边缘，并且边缘102E1和边缘102E3位于半导体晶粒102的相对两侧)，并将至少一个用于与顶部封装(或顶部封装的半导体晶粒)进行通信的接口设置在边缘102E4(边缘102E2即为紧邻底部封装的另一个半导体晶粒(例如半导体晶粒132)的边缘，边缘102E4与边缘102E2位于半导体晶粒102的相对两侧)，并且用于连接底部封装和顶部封装的导电结构(例如导电结构422)的至少一部分或至少一组邻近于该用于通信的接口设置(或邻近于该用于通信的接口的边缘设置)，以及设置在底部封装中的TV互连的至少一部分或至少一组邻近于用于通信的接口布置(或邻近于该用于通信的接口的边缘布置，例如设置在边缘312E1)，并且还设置在边缘312E4(或邻近于该用于通信的接口的边缘布置，包括布置在边缘312E1和312E4)；因此可以让底部封装的半导体晶粒连接到TV互连的路由路径更短，以及可以让TV互连连接到导电结构的路由路径更短。从而最大限度地减少不同组件之间的走线长度，提供更好的电气性能、更快的信号传播，并减少噪声和串扰缺陷，并且提高半导体封装组件的通道设计的灵活性。
图6是根据本发明的一些实施例的半导体封装组件500E的透视底视图。为了简洁起见，下文实施例中与先前参考图1A、图1B和图2-5描述的元件相同或相似的元件不再重复。如图6所示，半导体封装组件500E与半导体封装组件500C之间的差异在于，半导体封装组件500E的顶部封装400的几何中心(或中心)400GC在方向100上偏离底部封装件300的几何中心(或中心)300GC。在一些实施例中，导电结构422的组422G1和422G2设置在顶部封装400的区域422A1和422A2中。区域422A1可以具有比第二半导体晶粒更靠近半导体晶粒102的几何中心422C1。如图6所示的平面图中的区域422A2a可以具有与第二半导体晶粒132相比更靠近半导体晶粒102的几何中心422C2。换言之，区域422A2a可以具有在如图6所示的平面图中比第二半导体晶粒132更靠近半导体晶粒102的几何中心422C2。导电结构422的组422G1靠近对应的接口102DDR1与102DDR2设置，而导电结构422的组422G2靠近对应的接口102DDR3与102DDR4设置。在平面图方向上(垂直于图6的纸面)，半导体晶粒102的接口102DDR1和102DDR2的垂直投影(与接口102DDR1和102DDR2形状相同)可以位于导电结构422的组422G1的垂直投影内。另外，半导体晶粒102的接口102DDR3和102DDR4的垂直投影(与102DDR3和102DDR4接口形状相同)可以位于导电结构422的组422G2的垂直投影内。在一些其他实施例中，接口102DDR2'(图4)可以集成在半导体封装组件500E的半导体晶粒102中。在集成有接口102DDR2’的半导体封装组件500E的平面图方向上，偏移导电结构422的组422G1(图6)与对应的接口102DDR1和102DDR2'之间的重叠区域(或面积)可以是大于导电结构422的组422G1与半导体封装组件500C(其中底部封装300和顶部封装400同心)的对应接口102DDR1和102DDR2之间的重叠区域(或面积)。根据半导体封装组件500E的底部封装300和顶部封装400之间的相对位置，可以进一步减小路由路径366P(在TV互连312和导电结构422之间)的长度。
图7是根据本发明的一些实施例的半导体封装组件500F的透视底视图。为了简洁起见，下文实施例中与先前参考图1A、图1B和图2-6描述的元件相同或相似的元件不再重复。如图7所示，半导体封装组件500F与半导体封装组件500E之间的差异在于，半导体封装组件500F布置从模塑料312的边缘312E1(或边缘312E4)延伸到边缘312E4的TV互连314以对应于接口102DDR1和102DDR2(或接口102DDR3和102DDR4)。在一些实施例中，TV互连件(互连)314的分布区域314B在平面图中为L形，如图7所示。根据底部封装300和顶部封装400之间的相对位置以及接口102DDR1、102DDR2、102DDR3和102DDR4对应的TV互连314的排列，可以进一步减少路由路径316P和路由路径366P的长度。
图8是根据本发明的一些实施例的半导体封装组件500G的透视底视图。为了简洁起见，下文实施例中与先前参考图1A、图1B和图2-7描述的元件相同或相似的元件不再重复。如图8所示，半导体封装组件500G与半导体封装组件500E之间的差异在于，半导体封装组件500G的半导体晶粒102可以具有布置在连接到边缘102E1和102E3并且与边缘102E2相对的边缘102E4上的至少一个接口102DDR2’。因此，如图8所示，接口102DDR1和102DDR2’的分布区域102DDR-A在平面图中为L形。另外，顶部封装400的半导体晶粒402和404可以通过接口102DDR2’电连接到半导体晶粒102和132。在一些实施例中，接口102DDR3和102DDR4的分布区域(未示出)可以保持为I形。或者，接口102DDR3和102DDR4的布置可以类似于接口102DDR1和102DDR2’的布置。例如，接口102DDR4可以布置在边缘102E4上并且与102DDR2’分离。因此，接口102DDR3和102DDR4的分布区域(未示出)在平面图中可以是L形的，如图8所示。在一些实施例中，半导体封装组件500G可以具有接口102DDR1、102DDR2’和接口102DDR3、102DDR4的I形和L形分布区域的任意组合。根据接口102DDR2’(或者在替代实施例中布置在边缘102E4上的接口102DDR4)的布置，可以增加半导体封装组件500G对于存储器封装的通道布置的布局设计(包括接口和/或布线设计)的灵活性。根据底部封装300和顶部封装400之间的相对位置以及接口102DDR1、102DDR-2102DDR2’、102DDR3和102DDR4对应的TV互连314的排列，路由路径316P的长度和路由路径366P的长度可以进一步减小。
图9为透视图图4是根据本发明的一些实施例的半导体封装组件500H的仰视图。为了简洁起见，下文实施例中与先前参考图1A、图1B和图2-8描述的元件相同或相似的元件不再重复。如图9所示，半导体封装组件500H与半导体封装组件500G之间的差异在于，半导体封装组件500H布置从模塑料312的边缘312E1延伸到边缘312E4的TV互连314以对应于接口102DDR1和102DDR2’。在一些实施例中，TV互连314的分布区域314B在平面图中是L形的，如图9所示。在一些实施例中，接口102DDR3和102DDR4的分布区域(未示出)可以是I形的。注意，对应于接口102DDR3和102DDR4的TV互连314的分布区域314A在平面图中可以保持为I形，如图9所示。或者，接口102DDR3和102DDR4的布置可以类似于接口102DDR1和102DDR2’的布置。例如，接口102DDR4可以布置在边缘102E4上并且与102DDR2’分离。因此，接口102DDR3和102DDR4的分布区域(未示出)在平面图中也可以是L形的，如图9所示。在一些实施例中，半导体封装组件500H可以具有接口102DDR1、102DDR2’和接口102DDR3、102DDR4的I形和L形分布区域的任意组合。根据接口102DDR2’(或者在替代实施例中布置在边缘102E4上的接口102DDR4)的布置，可以增加半导体封装组件500H的布局设计(包括接口和/或布线设计)对于存储器封装的通道布置的灵活性。根据底部封装300和顶部封装400之间的相对位置以及接口102DDR1、102DDR2’、102DDR3和102DDR4对应的TV互连314的排列，路由路径316P的长度和路由路径366P的长度可以进一步减小。
本发明一个实施例提供一种半导体封装组件，该半导体封装组件包括底部封装(例如，SOC封装)和堆叠在底部封装上的顶部封装(例如，存储器封装)。底部封装包括以不同关键尺寸制造的两个半导体晶粒(例如，逻辑晶粒)。具有较窄关键尺寸的第一半导体晶粒用于控制顶部封装，并且包括用于同一底部封装的不同半导体晶粒之间的内部电连接以及底部封装和顶部封装之间的外部电连接的内部和外部接口。以更宽的关键尺寸制造的第二半导体晶粒可以仅包括用于同一底部封装的不同半导体晶粒之间的内部电连接的内部接口。在一些实施例中，底部封装的半导体晶粒在与顶部封装的导电结构组的延伸方向平行的方向(例如，方向100)上并排布置。用于顶部封装和底部封装之间的数据传输的外部接口被布置在与顶部封装的导电结构组相对应的第一半导体晶粒的相对边缘上。在一些实施例中，用于两个半导体晶粒之间的数据传输的第一半导体晶粒的内部接口被布置在连接在第一半导体晶粒的相对边缘之间并且靠近第二半导体晶粒的内部接口的另一边缘上。与外部接口布置在底部封装的每个半导体晶粒上的传统半导体封装相比，可以减少底部封装和顶部封装之间的路由路径。此外，还可以改善信号延迟问题。在一些实施例中，TV互连件布置在与外部接口对应的封装边缘上并且在平面图中具有I形或L形。在一些实施例中，相邻的内部接口布置在相邻的边缘上并且具有L形布置，以便增加平面布置设计的灵活性。在一些实施例中，顶部封装的几何中心偏离底部封装的几何中心，使得导电结构可以定位成更靠近第一半导体晶粒的外部接口。底部封装和顶部封装之间的路由路径的长度可以进一步减小。
虽然本发明已通过示例的方式并根据优选实施例进行了描述，但应理解本发明不限于所公开的实施例。相反，它旨在涵盖各种修改和类似的布置(如本领域技术人员显而易见的那样)。因此，所附权利要求的范围应给予最宽泛的解释，以涵盖所有此类修改和类似布置。

Claims (25)

1.一种半导体封装组件，其特征在于，包括：
并排布置的第一半导体晶粒和第二半导体晶粒，其中所述第一半导体晶粒包括：
第一接口，布置在所述第一半导体晶粒的第一边缘上；以及
第二接口，布置在所述第一半导体晶粒的靠近所述第二半导体晶粒的第二边缘上，并且所述第二边缘连接到所述第一边缘；以及
第三半导体晶粒，堆叠在所述第一半导体晶粒和所述第二半导体晶粒上，其中所述第三半导体晶粒通过所述第一接口电连接到所述第一半导体晶粒，并且其中所述第一半导体晶粒通过所述第二接口电连接到所述第二半导体晶粒。
2.根据权利要求1所述的半导体封装组件，其特征在于，所述第一半导体晶粒具有第一关键尺寸并且所述第二半导体晶粒具有第二关键尺寸，其中所述第一关键尺寸比所述第二关键尺寸窄。
3.根据权利要求1所述的半导体封装组件，其特征在于，所述第三半导体晶粒通过所述第一接口和所述第二接口电连接到所述第二半导体晶粒。
4.根据权利要求1所述的半导体封装组件，其特征在于，所述第一半导体晶粒包括布置在连接到所述第一边缘且与所述第二边缘相对的第三边缘上的第三接口，其中所述第三半导体晶粒通过所述第三接口电连接到所述第一半导体晶粒和所述第二半导体晶粒。
5.根据权利要求1所述的半导体封装组件，其特征在于，所述第一半导体晶粒包括布置在连接到所述第二边缘并且与所述第一边缘相对的第四边缘上的第四接口，其中所述第三半导体晶粒通过所述第四接口电连接到所述第一半导体晶粒和所述第二半导体晶粒。
6.根据权利要求1所述的半导体封装组件，其特征在于，还包括：
前侧重分布层(RDL)结构，电连接到所述第一半导体芯片的所述第一接口和所述第二接口，其中所述第一半导体芯片和所述第二半导体芯片设置在所述前侧RDL结构上；以及
通孔(TV)互连，设置在所述第一半导体晶粒和所述第二半导体晶粒旁边并且电连接到所述前侧RDL结构。
7.根据权利要求6所述的半导体封装组件，其特征在于，所述通孔互连通过所述前侧重分布层结构而不是通过所述第二接口电连接到所述第一接口。
8.根据权利要求6所述的半导体封装组件，其特征在于，还包括：
模塑料，围绕所述第一半导体晶粒和所述第二半导体晶粒的，其中所述通孔互连穿过所述模塑料并且布置在所述模塑料的与所述第一半导体晶粒的所述第一边缘相对应的第五边缘上。
9.根据权利要求8所述的半导体封装组件，其特征在于，所述TV互连被布置为延伸至所述模塑料的第六边缘并且靠近所述第一半导体晶粒。
10.根据权利要求9所述的半导体封装组件，其特征在于，所述TV互连的分布区域在平面图中呈L形。
11.根据权利要求6所述的半导体封装组件，其特征在于，还包括：
后侧重分布层(RDL)结构，设置在所述前侧RDL结构和所述第三半导体晶粒之间，其中上述后侧RDL结构通过所述TV互连和所述前侧RDL结构电连接到所述第一半导体芯片的所述第一接口。
12.根据权利要求11所述的半导体封装组件，其特征在于，还包括：
扇出封装，包括所述第一半导体晶粒、所述第二半导体晶粒、所述前侧RDL结构和所述后侧RDL结构；以及
存储器封装，包括所述第三半导体晶粒并且堆叠在所述扇出封装上，其中所述存储器封装包括成组布置并且设置在所述存储器封装的与所述第一半导体晶粒的第一边缘相对应的第七边缘上的导电结构。
13.根据权利要求12所述的半导体封装组件，其特征在于，所述导电结构组中的一个设置在所述存储器封装的区域中，其中，在平面图中，所述区域具有比所述第二半导体晶粒更靠近所述第一半导体晶粒的几何中心。
14.一种半导体封装组件，其特征在于，包括：
扇出封装，包括：
并排布置的第一半导体晶粒和第二半导体晶粒，其中所述第一半导体晶粒包括：布置在所述第一半导体晶粒的第一边缘上的第一接口；以及第二接口，布置在所述第一半导体晶粒的靠近所述第二半导体晶粒并且邻近所述第一边缘的第二边缘上；以及
通孔(TV)互连，设置在所述第一半导体晶粒和所述第二半导体晶粒旁边并且布置在所述扇出封装的与所述第一半导体晶粒的所述第一边缘相对应的扇出封装边缘上；以及
存储器封装，堆叠在所述扇出封装上并且通过所述TV互连和所述第二接口电连接到所述第二半导体晶粒。
15.根据权利要求14所述的半导体封装组件，其特征在于，所述第一半导体晶粒具有第一关键尺寸并且所述第二半导体晶粒具有第二关键尺寸，其中所述第一关键尺寸比所述第二关键尺寸窄。
16.根据权利要求14所述的半导体封装组件，其特征在于，所述第一半导体晶粒包括布置在与所述第一边缘相邻且与所述第二边缘相对的第三边缘上的第三接口，其中所述存储器封装通过所述TV互连、所述第二接口和所述第三接口电连接到所述第二半导体晶粒。
17.根据权利要求14所述的半导体封装组件，其特征在于，所述第一半导体晶粒包括布置在与所述第二边缘相邻且与所述第一边缘相对的第四边缘上的第四接口，其中所述存储器封装通过所述TV互连、所述第二接口和所述第四接口电连接到所述第一半导体晶粒和所述第二半导体晶粒。
18.根据权利要求14所述的半导体封装组件，其特征在于，还包括：
前侧重分布层(RDL)结构，电连接到所述第一半导体芯片的第一接口和第二接口，其中所述第一半导体晶粒和所述第二半导体晶粒设置在前侧RDL结构上；以及
后侧重分布层(RDL)结构，设置在上述前侧RDL结构和所述存储器封装之间，其中所述后侧RDL结构通过所述TV互连和所述前侧RDL结构电连接到所述第一半导体晶粒的所述第一接口而不是所述第二接口。
19.根据权利要求14所述的半导体封装组件，其特征在于，所述TV互连的分布区域在平面图中具有包括I形或L形的形状。
20.根据权利要求14所述的半导体封装组件，其特征在于，所述存储器封装包括布置在所述存储器封装的区域中的导电结构，其中在平面图中该区域具有比所述第二半导体晶粒更靠近所述第一半导体晶粒的几何中心。
21.一种半导体封装组件，其特征在于，包括：
底部封装，包括：
并排布置的第一半导体晶粒和第二半导体晶粒，其中第一半导体晶粒包括：布置在所述第一半导体晶粒的第一边缘上的第一接口；所述第二接口，布置在所述第一半导体晶粒的靠近所述第二半导体晶粒的第二边缘上并且连接到所述第一边缘；第三接口，设置在与所述第一边缘连接且与所述第二边缘相对的第三边缘上；以及通孔(TV)互连，设置在所述第一半导体晶粒和所述第二半导体晶粒旁边并且布置在与所述第一半导体晶粒的第一边缘相对应的底部封装边缘上；以及
顶部封装，堆叠在所述底部封装上并且通过所述TV互连和所述第一接口而不是所述第二接口电连接到所述第一半导体晶粒。
22.根据权利要求21所述的半导体封装组件，其特征在于，所述顶部封装通过所述TV互连、所述第二接口和所述第三接口电连接到所述第二半导体晶粒。
23.根据权利要求21所述的半导体封装组件，其特征在于，所述底部封装还包括：
为所述第一半导体晶粒提供的前侧重分布层(RDL)结构和设置在所述前侧RDL结构上的第二半导体晶粒，
其中所述第一半导体晶粒的所述第二接口通过所述前侧RDL结构而不是所述第一接口电连接到所述第二半导体晶粒的第四接口。
24.根据权利要求21所述的半导体封装组件，其特征在于，所述TV互连的分布区域在平面图中具有包括I形或L形的形状。
25.根据权利要求21所述的半导体封装组件，其特征在于，所述顶部封装包括布置在所述存储器封装的区域中的导电结构，其中，在平面图中，该区域具有比所述第二半导体芯片更靠近所述第一半导体芯片的几何中心。
CN202311136720.6A 2022-09-06 2023-09-05 半导体封装组件 Pending CN117673004A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US63/374,608 2022-09-06
US18/365,259 2023-08-04
US18/365,259 US20240079308A1 (en) 2022-09-06 2023-08-04 Semiconductor package assembly

Publications (1)

Publication Number Publication Date
CN117673004A true CN117673004A (zh) 2024-03-08

Family

ID=90062958

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311136720.6A Pending CN117673004A (zh) 2022-09-06 2023-09-05 半导体封装组件

Country Status (1)

Country Link
CN (1) CN117673004A (zh)

Similar Documents

Publication Publication Date Title
JP7574001B2 (ja) 集積回路パッケージのための高密度相互接続
US9461015B2 (en) Enhanced stacked microelectronic assemblies with central contacts
US8987896B2 (en) High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
USRE42332E1 (en) Integrated circuit package, ball-grid array integrated circuit package
US8338929B2 (en) Stacked-type chip package structure and fabrication method thereof
KR20210032892A (ko) 집적 회로 패키지를 위한 유기 인터포저
CN112310061A (zh) 半导体封装结构
CN111384020A (zh) 具有直通时钟迹线的半导体封装和相关联的装置、系统及方法
US20240355796A1 (en) Semiconductor package
EP1113497A2 (en) Semiconductor package with conductor impedance selected during assembly
US10497655B2 (en) Methods, circuits and systems for a package structure having wireless lateral connections
CN117673004A (zh) 半导体封装组件
CN115706087A (zh) 半导体封装
CN115966563A (zh) 电子装置
US20240079308A1 (en) Semiconductor package assembly
US20240096861A1 (en) Semiconductor package assembly
CN113192946A (zh) 一种三维堆叠芯片封装结构及封装方法
CN117747593A (zh) 半导体封装组件
US20240371781A1 (en) Electronic device
EP4439666A2 (en) Semiconductor device
US20240314920A1 (en) Electronic system
CN113497022B (zh) 电子系统、晶粒组件及元件晶粒
CN215220719U (zh) 一种双面封装结构
KR101811738B1 (ko) 중앙 콘택을 구비한 적층형 마이크로전자 조립체
CN118712142A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination