CN117747593A - 半导体封装组件 - Google Patents

Abstract

本发明公开一种半导体封装组件，包括：并排布置的第一半导体晶粒和第二半导体晶粒，其中所述第一半导体晶粒包括：第一接口；以及第二接口，布置在所述第一半导体晶粒的靠近所述第二半导体晶粒的第二边缘上，并且所述第二边缘连接到所述第一边缘；以及第三半导体晶粒，堆叠在所述第一半导体晶粒和所述第二半导体晶粒上，其中所述第三半导体晶粒通过所述第一接口电连接到所述第一半导体晶粒，并且其中所述第一半导体晶粒通过所述第二接口电连接到所述第二半导体晶粒。本发明可以以路径更短的方式由第一半导体晶粒电性连接到存储器封装，从而最大限度地减少不同组件之间的走线长度，提高半导体封装组件的通道设计的灵活性。

Description

半导体封装组件

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体封装组件。

背景技术

随着对具有更多功能的更小装置的需求不断增加，叠层封装(package-on-package，PoP)技术已经变得越来越流行。PoP技术垂直堆叠两个或多个封装，并最大限度地减少不同组件(例如控制器和存储设备)之间的走线长度。这提供了更好的电气性能，因为更短的互连布线可以产生更快的信号传播并减少噪声和串扰缺陷。

尽管现有的半导体封装组件通常是足够的，但它们并非在各个方面都令人满意。例如，满足将不同组件集成到封装中的通道要求(channel requirement)是一项挑战。因此，需要进一步改进半导体封装组件以提供通道设计的灵活性。

发明内容

为解决上述问题，本发明提供了一种半导体封装组件，以解决上述问题。

根据本发明的第一方面，公开一种半导体封装组件，包括：

彼此堆叠的第一半导体晶粒和第二半导体晶粒，其中所述第一半导体晶粒包括：第一接口，与布置在所述第二半导体晶粒上的第二接口重叠并电连接所述第二接口；以及第三接口，布置在所述第一半导体晶粒的第一边缘上；以及

存储器封装，位于所述第一半导体晶粒旁边，其中所述存储器封装通过所述第三接口电连接到所述第一半导体晶粒。

进一步的，所述第一半导体晶粒具有第一关键尺寸并且所述第二半导体晶粒具有第二关键尺寸，其中所述第一关键尺寸比所述第二关键尺寸窄。由此以更先进的第一半导体晶粒来作为控制第三半导体晶粒及其对应封装的晶粒，从而可以应用于更高速的场景，使半导体封装组件具有更高效的处理能力。

进一步的，所述第一半导体晶粒包括布置在所述第一半导体晶粒的第二边缘上并连接到所述第一边缘的第四接口，其中所述存储器封装通过所述第四接口电连接到所述第一半导体晶粒和所述第二半导体晶粒。从而可以具有更多的连接路径，使连接通道更具灵活性。

进一步的，所述第一半导体晶粒和所述存储器封装沿第一方向并排布置，并且其中所述第一半导体晶粒沿着与所述第一方向不同的第二方向堆叠在所述第二半导体晶粒上。由此，可以在例如水平方向上第一半导体晶粒和所述存储器封装并排设置，而在竖直方向上第一半导体晶粒堆叠在第二半导体晶粒之上。

进一步的，所述第三接口布置为邻近于所述第一接口并且沿所述第一方向位于所述第一接口与所述存储器封装之间。由此形成的接口设计可以让第一半导体晶粒与第二半导体晶粒之间、第一半导体晶粒与存储器封装之间、第二半导体晶粒与存储器封装之间的连接路径更短。

进一步的，所述第二半导体晶粒包括：

第一通孔(TV)互连，设置在第二半导体晶粒中，并与所述第一半导体晶粒的所述第三接口重叠并电连接；以及

第二TV互连，设置在所述第二接口内并且电连接到所述第一半导体晶粒的第一接口。从而使第一半导体晶粒与存储器封装通过第一TV互连进行电性连接，第一半导体晶粒与第二半导体晶粒通过第二TV互连进行电性连接，并且还可以将第一半导体晶粒、第二半导体晶粒、存储器封装三者电性连接。

进一步的，所述第二半导体晶粒包括嵌入在所述第二半导体晶粒中并且通过所述第一半导体晶粒的第三接口电连接到所述存储器封装的沟槽电容器。从而以更加节省空间的方式来增加半导体封装组件的电容值。

根据本发明的第二方面，公开一种半导体封装组件，包括：

彼此堆叠的第一半导体晶粒和第二半导体晶粒，其中所述第一半导体晶粒包括：第一接口，与布置在所述第二半导体晶粒上的第二接口重叠并电连接所述第二接口；第三接口，布置在所述第一半导体晶粒的第一边缘上；以及

存储器封装，位于所述第二半导体晶粒旁边，其中所述存储器封装通过所述第三接口电连接到所述第一半导体晶粒；

所述第二半导体晶粒和所述存储器封装沿第一方向并排布置，并且其中所述第二半导体晶粒和所述存储器封装沿着与所述第一方向不同的第二方向堆叠在所述第一半导体晶粒上。采用这种方式可以使用位于下方的第一半导体晶粒来控制存储器封装，第一半导体晶粒与存储器封装之间的电性连接路径较短，从而最大限度地减少不同组件之间的走线长度，提供更好的电气性能、更快的信号传播，并减少噪声和串扰缺陷，并且提高半导体封装组件的通道设计的灵活性；并且由于第二半导体晶粒与存储器封装并排设置，第二半导体晶粒的厚度可以较大，从而提高第二半导体晶粒的热性能。

进一步的，所述第三接口被布置为沿所述第二方向与所述存储器封装件重叠。从而使得第一半导体晶粒与存储器封装之间的电性连接路径更短。

进一步的，所述第一接口布置在所述第一半导体晶粒的第三边缘上并且所述第三边缘与所述第一边缘相对。从而让第一半导体晶粒分别在两个相对的边缘来设置不同功能的接口，同时满足对第二半导体晶粒和存储器封装的较短的通信路径。

进一步的，所述第一半导体晶粒包括：

第一通孔(TV)互连，设置在所述第三接口内并电连接到所述存储器封装；以及

第二TV互连，设置在所述第一接口内并且电连接到所述第二半导体晶粒的第二接口。从而使第一半导体晶粒分别连接到存储器封装和第二半导体晶粒。

进一步的，所述存储器封装包括排列成组并具有第一分布区域的第一导电结构，所述第一TV互连具有与所述第一分布区域对应且至少部分重叠的第二分布区域。这样可以让第一半导体晶粒以更短的电性或通信路径连接到存储器封装及存储器封装的导电结构。

进一步的，所述第一TV互连布置在第一列和与所述第一列相邻的第二列中，并且包括：

接地TV互连，仅布置在所述第一列；以及

信号TV互连，布置在所述第一列和所述第二列中，其中所述第一列中的信号TV互连与接地TV互连交错，并且第二列中的信号TV互连与地TV互连相邻。从而减少相邻信号TV互连之间的串扰。

进一步的，所述第一半导体晶粒包括嵌入在所述第三接口内并且电连接到所述存储器封装的沟槽电容器。从而在几乎不增加封装的平面面积的情况下增加半导体封装组件的整体电容值。

进一步的，还包括：

扇出封装，包括所述第一半导体晶粒、所述第二半导体晶粒和所述存储器封装，其中扇出封装还包括：

第一重分布层(RDL)结构，设置在所述第一半导体晶粒和所述第二半导体晶粒之间，其中所述第一RDL结构电连接到所述第一接口、所述第二接口、所述第三接口和所述存储器封装；

第二重分布层(RDL)结构，电连接到所述第一RDL结构并通过所述第一RDL结构与所述存储器封装分离；

第一模塑料，覆盖所述第一RDL结构与所述存储器封装；

第二模塑料，填充所述第一RDL结构和所述第二RDL结构之间的空间；

第三TV互连，穿过所述第二模塑料并电连接至所述第一RDL结构和所述第二RDL结构；以及

第二导电结构，与所述第二RDL结构接触并电连接。第三TV互连可以是穿过模塑料的通孔，从而进行例如电源或接地的连接。

进一步的，所述第一半导体晶粒包括第五接口，所述第五接口被布置为邻近于所述第三接口并且比所述第三接口更靠近所述第一边缘。第五接口可以为输入/输出接口，从而将不同功能的接口进行配置以满足需求。

进一步的，所述第五接口通过所述第二RDL结构而非所述第一RDL结构电连接到所述第一边缘之外的所述第二导电结构。从而输入/输出接口以更短的通信或电性连接路径连接到外部或基底等部件，通信效率更高，受干扰更少。

根据本发明的第三方面，公开一种半导体封装组件，包括：

扇出封装，包括：

存储器封装；

第一半导体晶粒，沿第一方向布置在所述存储器封装旁边；以及

第二半导体晶粒，沿第二方向布置在所述存储器封装件旁边，其中所述第一半导体晶粒包括：第一接口，与布置在所述第二半导体晶粒上的第二接口重叠并电连接所述第二接口；以及第三接口，靠近所述存储器封装设置并电连接至所述存储器封装。采用这种方式可以使第二半导体晶粒与存储器封装之间的电性连接路径较短，从而最大限度地减少不同组件之间的走线长度，提供更好的电气性能、更快的信号传播，并减少噪声和串扰缺陷，并且提高半导体封装组件的通道设计的灵活性；并且由于第一半导体晶粒与存储器封装并排设置，第一半导体晶粒的厚度可以较大，从而提高第一半导体晶粒的热性能。

进一步的，所述第一半导体晶粒包括第四接口，其中所述第三接口和所述第四接口布置在所述第一半导体晶粒的相邻边缘上，其中所述存储器封装通过的第一半导体晶粒的第四接口电连接到所述第一半导体晶粒。从而使第一半导体晶粒具有更多样及不同的与存储器封装的通信或电性连接路径，设计灵活性更高。

进一步的，还包括：

第一重分布层(RDL)结构，设置在所述第一半导体晶粒和所述第二半导体晶粒之间，其中所述第一RDL结构电连接到所述第一接口、所述第二接口、所述第三接口和所述存储器封装；以及

第二重分布层(RDL)结构，电连接到所述第一RDL结构并通过所述第一RDL结构与所述存储器封装分隔开。以满足封装中及封装与其他部件之间的通信及电性连接。

进一步的，所述第一半导体晶粒设置在所述第一RDL结构和所述第二RDL结构之间并且包括设置在所述第一接口和所述第三接口内的通孔(TV)互连。以进行第一RDL结构和所述第二RDL结构之间的电性连接。

进一步的，所述存储器封装包括布置成组并具有第一分布区域的第一导电结构；并且布置在所述第三接口内的TV互连具有第二分布区域，所述第二分布区域对应于所述第一分布区域并且至少部分地重叠。从而缩短半导体晶粒与存储器封装之间的电性连接路径。

进一步的，设置在所述第三接口内的所述TV互连布置在第一列和与所述第一列相邻的第二列中，并且包括：

接地TV互连，仅布置在所述第一列；以及

信号TV互连，布置在所述第一列和所述第二列中，其中所述第一列中的信号TV互连与接地TV互连交错，并且第二列中的信号TV互连与地TV互连相邻。从而减少相邻信号TV互连之间的串扰。

进一步的，所述第一半导体晶粒包括与所述第三接口相邻并且在所述第一半导体晶粒的第一边缘上布置的所述第五接口，使得所述第三接口沿着所述第二方向布置在所述第一接口和所述第五接口之间。从而使得接口布置更加灵活。

进一步的，所述第五接口电连接至所述第二导电结构，所述第二导电结构接触并通过第二RDL结构而不是第一RDL结构电连接至第二重布层结构，且所述第二导电结构位于第一边缘之外。从而以更短的路径连接到存储器封装及其导电结构。

进一步的，所述第一半导体晶粒包括嵌入在所述第三接口内并通过所述第一RDL结构电连接到所述存储器封装的沟槽电容器。以尽量不增加封装的横向面积的情况下增加电容值。

进一步的，所述第二半导体晶粒设置在所述第一RDL结构和所述第二RDL结构之间并且包括与所述第一半导体晶粒的所述第一接口和所述第三接口重叠的通孔(TV)互连。以便进行第一RDL结构和所述第二RDL结构的电连接。

进一步的，所述第二半导体晶粒包括嵌入在所述第二半导体晶粒中的沟槽电容器，其中所述沟槽电容器与所述第三接口重叠并且电连接到所述存储器封装。以尽量不增加封装的横向面积的情况下增加电容值。

根据本发明的第四方面，公开一种半导体封装组件，包括：

扇出封装，包括：

彼此堆叠的第一重分布层(RDL)结构与第二RDL结构；

顶部半导体晶粒和存储器封装，设置在第一重分布层(RDL)结构上，其中所述顶部半导体晶粒包括第一接口；以及

底部半导体晶粒，设置在所述第一RDL结构和所述第二RDL结构之间，其中所述底部半导体晶粒包括：第二接口，与所述第一接口重叠；以及第一通孔(TV)互连，布置在所述第二接口内并通过所述第一RDL结构电连接到所述第一接口，以及

其中所述存储器封装通过所述第一RDL结构而不是所述第二RDL结构电连接到所述顶部半导体晶粒和所述底部半导体晶粒。可以以路径更短的方式由顶部半导体晶粒电性连接到存储器封装，从而最大限度地减少不同组件之间的走线长度，提供更好的电气性能、更快的信号传播，并减少噪声和串扰缺陷，并且提高半导体封装组件的通道设计的灵活性；并且由于顶部半导体晶粒与存储器封装并排设置，顶部半导体晶粒的厚度可以较大，从而提高顶部半导体晶粒的热性能。

进一步的，所述顶部半导体晶粒包括第三接口，位于所述第一接口旁边并靠近所述存储器封装，其中所述存储器封装通过所述第三接口电连接到所述顶部半导体晶粒。从而增加与存储器封装的连接路径和通道，设计更加灵活。

进一步的，所述底部半导体晶粒包括与所述第三接口重叠并且通过所述第一RDL结构电连接到所述第三接口的第二通孔(TV)互连。从而通过通孔(TV)互连的进行电性连接。

进一步的，所述底部半导体晶粒包括与所述存储器封装重叠的第四接口，其中所述存储器封装通过所述第四接口电连接到所述底部半导体晶粒。从而使得底部半导体晶粒与所述存储器封装以更短的路径连接。

进一步的，所述底部半导体晶粒包括布置为邻近于所述第四接口并且位于所述底部半导体晶粒的第一边缘上的第五接口，使得所述第四接口设置在所述第二接口和所述第五接口之间。从而使得接口配置更加灵活和全面。

进一步的，所述底部半导体晶粒包括布置在所述第四接口内并且电连接到所述存储器封装的第三通孔(TV)互连。从而缩短电性连接路径。

进一步的，所述第三TV互连布置在第一列和与所述第一列相邻的第二列中，并且包括：

接地TV互连，仅布置在所述第一列；以及

信号TV互连，布置在所述第一列和所述第二列中，其中所述第一列中的信号TV互连与接地TV互连交错，并且第二列中的信号TV互连与地TV互连相邻。从而减少相邻信号TV互连之间的串扰。

进一步的，所述底部半导体晶粒包括嵌入在所述底部半导体晶粒中并且电连接到所述存储器封装的沟槽电容器。以尽量不增加封装的横向面积的情况下增加电容值。

本发明的半导体封装组件由于包括：彼此堆叠的第一半导体晶粒和第二半导体晶粒，其中所述第一半导体晶粒包括：第一接口，与布置在所述第二半导体晶粒上的第二接口重叠并电连接所述第二接口；以及第三接口，布置在所述第一半导体晶粒的第一边缘上；以及存储器封装，位于所述第一半导体晶粒旁边，其中所述存储器封装通过所述第三接口电连接到所述第一半导体晶粒。采用本发明的上述方案，可以以路径更短的方式由第一半导体晶粒电性连接到存储器封装，从而最大限度地减少不同组件之间的走线长度，提供更好的电气性能、更快的信号传播，并减少噪声和串扰缺陷，并且提高半导体封装组件的通道设计的灵活性；并且由于第一半导体晶粒与存储器封装并排设置，第一半导体晶粒的厚度可以较大，从而提高第一半导体晶粒的热性能。

附图说明

图1A是根据本说明书一些实施例的半导体封装组件的横截面视图；

图1B和1C是根据本说明书一些实施例的半导体封装组件中扇出封装(fan-outpackage)的底部透视视图，显示了顶部和底部半导体芯片的接口排列以及底部半导体芯片的通孔(through via，TV)互连；

图2A是根据本说明书一些实施例的半导体封装组件的横截面视图；

图2B、2C和2D是根据本说明书一些实施例的半导体封装组件中扇出封装的底部透视视图，显示了顶部和底部半导体芯片的接口排列以及底部半导体芯片的通孔(TV)互连；

图2E是根据本说明书一些实施例的半导体封装组件中扇出封装的底部半导体芯片的放大平面视图，显示了底部半导体芯片的通孔(TV)互连的排列；

图3A是根据本说明书一些实施例的半导体封装组件的横截面视图；

图3B是根据本说明书一些实施例的半导体封装组件中扇出封装的底部透视视图，显示了顶部和底部半导体芯片的接口排列、底部半导体芯片的通孔(TV)互连以及半导体封装组件的导电结构；

图4是根据本说明书一些实施例的半导体封装组件的横截面视图；

图5是根据本说明书一些实施例的半导体封装组件的横截面视图；

图6是根据本说明书一些实施例的半导体封装组件的放大横截面视图，显示嵌入在扇出封装的底部半导体芯片中的沟槽电容器(trench capacitor)。

具体实施方式

在下面对根据本发明的一个实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且根据本发明的一个实施例的范围仅由所附权利要求限定。所描述的附图仅是示意性的而非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被放大而不是按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。

将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、组件、区域、层和/或部分，但是这些组件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、组件、区域、层或部分可以称为第二或次要组件、组件、区域、层或部分。

此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或运行中的不同方位。该装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。

术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。

将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。

注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。

图1A是根据本发明的一些实施例的半导体封装组件500A的截面图。图1B和图1C是根据本发明的一些实施例的图1A的半导体封装组件500A的扇出封装300A的透视底视图(平面图)，示出了半导体晶粒102A和132A的接口以及半导体晶粒132A的通孔(TV)互连132TV1和132TV2的布置。在一些实施例中，半导体封装组件500A是三维(three-dimensional，3D)小芯片或芯粒(chiplet)封装组件。半导体封装组件500A可以包括晶圆级(wafer-level)半导体封装，例如包括至少两个垂直堆叠的半导体晶粒102A和132A的扇出封装300A以及安装在基底200上的存储器封装400。

如图1A所示，基底200，例如印刷电路板(printed circuit board，PCB)，可以由聚丙烯(polypropylene，PP)、预浸料(Pre-preg)、FR-4和/或其他环氧层压材料形成。还需要说明的是，基底200可以为单层或多层结构。基底200上设置有多个焊盘202和/或导电迹线(未示出)。在一个实施例中，导电迹线可以包括信号迹线段或/和接地迹线段，导电迹线用于扇出封装300A的输入/输出(input/output，I/O)连接。而且，扇出封装300A直接安装在导电迹线上。在一些其他实施例中，焊盘202设置在基底200上，连接至导电迹线的不同端子。焊盘202用于直接安装在焊盘202上的扇出封装300A。

如图1A所示，扇出封装300A通过接合工艺(bonding process)安装在基底200上。扇出封装300A使用导电结构322安装在基底200上。扇出封装300A是三维(3D)半导体封装，扇出封装300A包括半导体晶粒102A和132A、重分布层(redistribution layer，RDL)结构316和366、模塑料312和362、通孔(TV)互连314和导电结构322。导电结构322与RDL结构316接触并电连接到RDL结构316。此外，导电结构322电连接到基底200。在一些实施例中，导电结构322包括诸如铜球的导电球结构、诸如铜凸块或焊料凸块结构的导电凸块结构、或者诸如铜柱结构的导电柱结构。

在一些实施例中，扇出封装300A使用小芯片(chiplet，可称为小芯片或芯粒)架构来将大的单个半导体晶粒分成在不同技术节点中制造的多个更小的功能半导体晶粒(称为小芯片或芯粒)。每个小芯片(或芯粒)可以具有改进的器件性能和制造良率。另外，扇出封装300A可以具有降低的制造成本。如图1A所示，扇出封装300A包括至少两个半导体晶粒，例如，沿着方向120(例如，竖直方向)彼此堆叠的半导体晶粒102A和132A(也称为小芯片102A和132A)。半导体晶粒102A设置在RDL结构366上并且沿着与方向120不同的方向100(例如横向方向)与存储器封装400并排设置。半导体晶粒132A设置在RDL结构316和366之间，并且沿方向120与半导体晶粒102和存储器封装400部分重叠。由于半导体晶粒102A和半导体晶粒132A分别靠近扇出封装300A的顶表面300TS和底表面300BS，因此半导体晶粒102A和半导体晶粒132A也可以被称为顶部半导体晶粒102A和底部半导体晶粒132A。

半导体晶粒102A具有有源表面102as和与有源表面102as相对的后侧表面102bs。半导体晶粒132A具有有源表面132as和与有源表面132as相对的后侧表面132bs。在一些实施例中，半导体晶粒102A和半导体晶粒132A通过倒装芯片(flip-chip)技术制造。半导体晶粒132A可以被翻转以设置在与导电结构322相对的RDL结构316上。另外，半导体晶粒132A可以被翻转(flipped)以设置在与导电结构322相对的RDL结构316上。在一些实施例中，半导体晶粒102A和132A各自独立地包括系统单芯片(system-on-chip，SoC)晶粒、逻辑器件、存储器器件、射频(radio frequency，RF)器件等或其任意组合。例如，第一半导体晶粒102和第二半导体晶粒132可以各自独立地包括微控制单元(micro control unit，MCU)晶粒、微处理器单元(microprocessor unit，MPU)晶粒、电源管理集成电路(power managementintegrated circuit，PMIC)晶粒、全球定位系统(global positioning system，GPS)设备、中央处理单元(central processing unit，CPU)芯片、图形处理单元(GPU)芯片、输入输出(IO)芯片诸如动态随机存取存储器(dynamic random access memory，DRAM)IP核、静态随机存取存储器(static random-access memory，SRAM)、高带宽存储器(high bandwidthmemory，HBM)等或其任意组合。在一些实施例中，半导体晶粒102A和132A具有不同的功能。

在一些实施例中，半导体晶粒132A还包括穿过半导体晶粒132A形成的通孔(TV)互连132TV1和132TV2。因此，半导体晶粒132A也可以被称为TV晶粒132A。TV互连132TV1和132TV2可以从半导体晶粒132A的后侧表面132bs暴露。另外，TV互连132TV1和132TV2具有基本上垂直的侧壁并且从半导体晶粒132A的有源表面132as和后侧表面132bs的顶表面延伸，但是本发明不限于此。半导体晶粒132A中的TV互连132TV1和132TV2可以具有其他配置和数量。在一些实施例中，TV互连132TV1和132TV2可以由诸如金属的导电材料形成。例如，TV互连132TV1和132TV2可以由铜形成。

半导体晶粒102A和132A可以在不同的技术节点中制造。在一些实施例中，半导体晶粒102A具有第一关键尺寸(critical dimension，CD)并且半导体晶粒132A具有与第一关键尺寸不同的第二关键尺寸，以便以降低的成本提供不同的功能。也就是说，第一半导体晶粒102A和第二半导体晶粒132A具有不同的晶圆制造节点。例如，第一临界尺寸比第二临界尺寸窄。作为一个示例而非限制，例如第一关键尺寸比如是5nm，第二关键尺寸是7nm；又例如，第一关键尺寸比如是7nm，第二关键尺寸是12nm；等等。因此，半导体晶粒102A和132A可以分别布置各种接口以满足扇出封装300A的内部和外部信号传输的要求。

RDL结构316设置在半导体晶粒132A的有源表面132as上。换言之，半导体晶粒132A设置在RDL结构316上。另外，RDL结构316沿着方向120设置在半导体晶粒132A和基底200之间。半导体晶粒132A的有源表面132as上的焊盘134使用导电结构142电连接到RDL结构316。在一些实施例中，导电结构142包括导电材料，例如金属。导电结构142可以包括微凸块、受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、球栅阵列(ball gridarray，BGA)球等或它们的组合。如图1A所示，RDL结构316可以包括设置在一层或多层介电层317中的一根或多根导电迹线320和一个或多个通孔318。在一些实施例中，导电迹线320和通孔318包括导电材料，例如包括铜、金、银或其他适用金属的金属。介电层317可以包括包括超低K(extra-low K，ELK)电介质和/或超低K(ultra-low K，ULK)电介质。另外，介电层317可以包括环氧树脂。半导体晶粒132A使用RDL结构316的通孔318和导电迹线320以及对应的导电结构322电连接到基底200。应当注意，图1A所示的通孔318的数量、导电线路320的数量以及介电层317的数量仅为示例，并非对本发明的限制。

通孔(TV)互连314设置在RDL结构316上并且在半导体晶粒132A旁边。如图1A所示，TV互连314电连接至通孔318和RDL结构316的导电迹线320。在一些实施例中，TV互连314使用RDL结构316内的通孔318和导电迹线320电连接到半导体晶粒132A。TV互连314可以是穿过模塑料312的通孔连接结构，用于电源、接地的连接。

如图1A所示，模塑料312设置在RDL结构316上并与RDL结构316接触。模塑料312围绕半导体晶粒132A和TV互连314并与半导体晶粒132A和TV互连314接触。此外，TV互连314穿过模塑料312。第二半导体晶粒132A的后侧表面132bs可以从模塑料312暴露。在一些实施例中，模塑料312可以由非导电材料形成，例如环氧树脂、环氧树脂、环氧树脂等。树脂、可模制聚合物等。模塑料312可以在基本为液体时被施加，然后可以通过化学反应被固化，例如在环氧树脂或树脂中。在一些其他实施例中，模塑料312可以是作为能够设置在半导体晶粒132A周围的凝胶或可延展固体而施加的紫外线(ultraviolet，UV)或热固化聚合物，并且然后可以使用UV或热固化工艺来固化。模塑料312可以用模具来固化。

RDL结构366设置在半导体晶粒102A的有源表面102as上。另外，RDL结构366沿着方向120设置在半导体晶粒102A的有源表面102as和第二半导体晶粒132A的背侧表面132bs之间并且电连接到TV互连314。如图1A所示，半导体晶粒132A通过RDL结构366与存储器封装400分隔开。模塑料312填充RDL结构316和366之间的空间(未示出)并且邻接半导体晶粒132A的侧壁以及RDL结构316和366的相邻表面。RDL结构316和366分别与TV互连314的相对的两端接触。换句话说，半导体晶粒132A和TV互连314夹在RDL结构316和366之间。半导体晶粒102A的有源表面102as上的焊盘104使用导电结构112电连接到RDL结构366。在实施例中，导电结构112和142可以包括相同或相似的材料和结构。在一些实施例中，RDL结构366通过半导体晶粒132A的TV互连132TV1和132TV2、TV互连314和RDL结构316电连接到半导体晶粒132A。由于RDL结构366和RDL结构316分别靠近扇出封装300A的顶表面300TS和底表面300BS，因此RDL结构366和RDL结构316也可以被称为顶部RDL结构366和底部RDL结构316。

在一些实施例中，RDL结构366包括设置在一层或多层介电层367中的一个或多个导电迹线370和一个或多个通孔368。在一些实施例中，导电迹线370的材料可以与导电迹线320的材料类似。通孔368的材料可以类似于通孔318的材料。此外，介电层367的材料可以类似于介电层317的材料。应当注意的是，图1A中所示的通孔368的数量、导电迹线370的数量和介电层367的数量仅是示例，并非对本发明的限制。

如图1A所示，存储器封装400通过接合工艺设置在RDL结构366上。在一些实施例中，存储器封装400包括动态随机存取存储器(dynamic random access memory，DRAM)封装或另一适用的存储器封装。在一些实施例中，存储器封装400包括衬底418、至少一个半导体晶粒(例如，堆叠在衬底418上的两个半导体晶粒402和404)、以及导电结构422。在一些实施例中，半导体晶粒402和404中的每一个包括动态随机存取存储器(dynamic random accessmemory，DRAM)晶粒(例如，双倍数据速率4(doubledata rate 4，DDR4)DRAM晶粒、低功率DDR4(low-power DDR4，LPDDR4)DRAM晶粒、双倍数据速率(doubledata rate，DDR)同步动态随机存取存储器(synchronous dynamic random access memory，SDRAM)晶粒等)或另一适用的存储器晶粒。在一些其他实施例中，半导体晶粒402和404可以包括相同或不同的器件。在一些实施例中，顶部封装400还包括一个或多个无源元件(未示出)，例如电阻器、电容器、电感器等或其组合。

在该实施例中，如图1A所示，有两个半导体晶粒402和404通过膏状物(paste)(未示出)安装在基板418上。半导体晶粒402和404上分别具有对应的焊盘408和410。半导体晶粒402和404的焊盘408和410可以分别使用接合引线(bonding wire)414和416电连接到衬底418。然而，堆叠的存储器晶粒的数量不限于所公开的实施例。或者，如图1A所示的半导体晶粒402和404可以并排布置并通过膏状物(未示出)安装在基板418上。或者，半导体晶粒402和404可以通过倒装芯片技术制造并且电连接到衬底418，而不使用接合引线414和416。

如图1A所示，衬底418可以包括设置在一个或多个超低K(ELK)和/或超低K(ULK)电介质层(未示出)中的电路428以及接触焊盘420和430。接触焊盘420设置在电路428的顶部上，靠近基板418的顶面(晶粒附着表面)。此外，接合引线414和416电连接到对应的接触焊盘420。焊盘430设置在电路428的底部上，靠近衬底418的底表面(凸块附接表面)。接触焊盘430电连接到相应的接触焊盘420。在一些实施例中，接合引线414和416、接触焊盘420和430以及电路428包括导电材料，例如包括铜、金、银或其他适用金属的金属。

如图1A所示，导电结构422设置在与半导体晶粒402和404相对的衬底418的底表面上。导电结构422与基板418的相应接触焊盘430和RDL结构366电连接(或接触)。在一些实施例中，导电结构422包括诸如铜球的导电球结构、诸如铜凸块或焊料凸块结构的导电凸块结构、或者诸如铜柱结构的导电柱结构。

在一些实施例中，如图1A所示，模塑料412覆盖衬底418，以封装半导体晶粒402和404以及接合引线414和416。模塑料412的顶表面可以用作存储器封装400的顶表面400T。在一些实施例中，模塑料312和412可以包括相同或相似的材料和制造工艺。

如图1A所示，模塑料362覆盖RDL结构366、半导体晶粒102A和存储器封装400。模塑料362围绕半导体晶粒102A和存储器封装400。模塑料362与半导体晶粒102A的后侧表面102bs和侧壁(未示出)以及存储器封装400的顶表面400TS和侧壁(未示出)相接触。另外，模塑料362的顶表面形成半导体封装组件500A的扇出封装300A的顶表面300TS。此外，存储器封装400的顶表面400TS靠近半导体封装组件500A的顶表面300TS。在一些实施例中，模塑料312、362和412可以包括相同或相似的材料和制造工艺。在一些实施例中，模塑料312的边缘312E与RDL结构316的对应边缘316E和RDL结构366的对应边缘366E齐平。模塑料362的边缘362E与RDL结构366的相应边缘366E齐平。因此，模塑料312的边缘312、模塑料362的边缘362E、RDL结构316的边缘316E以及RDL结构366的边缘366E可以共同用作扇出封装300A的封装边缘。

如图1A所示，扇出封装300A还可以包括填充在RDL结构316和半导体晶粒132A之间的间隙(未示出)、在RDL结构336和半导体晶粒102A之间的间隙(未示出)、以及在RDL结构336和存储器封装400之间的间隙(未示出)。在一些实施例中，底部填充物围绕导电结构112、142和422的部分并且与导电结构112、142和422的部分接触。RDL结构316和336以进一步减小从半导体晶粒132A到RDL结构316以及从半导体晶粒102A和存储器封装400到RDL结构366的热阻(thermal resistance)。另外，可以设置底部填充物以补偿半导体晶粒102A和132A、RDL结构316和366以及导电结构112、142和422之间的不同热膨胀系数(coefficientsof thermal expansion，CTE)。在一些实施例中，底部填充物包括毛细管底部填充物(capillary underfill，CUF)、模制底部填充物(molded underfill，MUF)或其组合。

由于半导体晶粒102A和存储器封装400并排在扇出封装300A的顶部RDL结构366上，因此模塑料362的厚度362T(从扇出封装300A的顶表面300TS到模塑料362和顶部RDL结构366之间的接口处的厚度)可能主要取决于存储器封装400的厚度400T。因此，半导体晶粒102A的厚度102T可以增加到与存储器封装400的厚度400T相同或相似，以提高热性能(例如，主要由硅形成的更厚的半导体晶粒102A的厚度可以提高散热能力，并且可以改善半导体封装组件500A中半导体晶粒102A和不同材料之间的热膨胀系数(CTE)不匹配问题)。在一个实施例中，半导体晶粒102A的厚度大于半导体晶粒132A的厚度，从而提高半导体晶粒102A的热性能，使得半导体晶粒102A的储热能力增加，从而使得半导体晶粒102A不容易达到较高的温度，从而避免半导体晶粒102A较快的因温度升高而降低性能，保证半导体晶粒102A可以较长时间的处于高性能运行状态。

如图1A所示，扇出封装300A还包括安装在与半导体晶粒132A相对的RDL结构316上的电子部件330。在一些实施例中，电子部件330在电子部件330上具有焊盘332并且焊盘332电连接到RDL结构316的导电迹线320。在一些实施例中，电子部件330布置在(多个)导电结构322之间。电子部件330可以不被模塑料覆盖。在一些实施例中，电子元件330包括集成无源器件(integrated passive device，IPD)，其包括电容器、电感器、电阻器或它们的组合。在一些实施例中，电子部件330包括DRAM晶粒。

如图1A-1C所示，半导体封装组件500A的扇出封装300A中的半导体晶粒102A和半导体晶粒132A可以包括位于半导体晶粒102A和132A边缘的接口。在一些实施例中，此处所用的扇出封装300A的接口可以包括布置在半导体晶粒102A的有源表面102as和半导体晶粒132A的有源表面132as上的电路和输入/输出连接(例如，焊盘104和134)。在一些实施例中，半导体晶粒102A和132A的接口用于在不同的半导体晶粒102A和132A之间、半导体晶粒102A和存储器封装400之间、以及半导体晶粒132A和存储器封装400之间的信号(数据)和电源传输以及接地路径。需要注意的是，图1B和1C仅示出了存储器封装400的半导体晶粒102A和132A、模塑材料312/362和导电结构422以供说明，剩余的特征可以在图1A的剖面示意图中显示。应当理解，虽然一些特征在一些实施例中示出但在其他实施例中未示出，但是只要有可能，这些特征就可以(或可以不)存在于其他实施例中。例如，尽管每个图示的实施例都显示了半导体晶粒102A和132A的接口和存储器封装400的导电结构422的特定排列，但是半导体晶粒102A和132A的接口的布置的任何其他组合并且只要适用，也可以使用存储器封装400的导电结构422。

如图1B所示，半导体晶粒102A和132A可以具有矩形平面图形状。半导体晶粒102A可以具有基本上沿着方向110延伸的相对边缘102E1和102E3以及基本上沿着方向100延伸的相对边缘102E2和102E4。半导体晶粒132A可以具有基本上沿着方向110延伸的相对边缘132E1和132E3以及基本上沿着方向100的边缘132E4和132E4。半导体晶粒102A的边缘102E1靠近半导体晶粒132A的边缘132E3。连接在(或邻近)边缘102E1和102E3之间的半导体晶粒102A的边缘102E2靠近(或紧邻)连接在边缘132E1和132E3之间的半导体晶粒132A的边缘132E2。连接在(或邻近)边缘102E1和102E3之间的半导体晶粒102A的边缘102E4靠近(或紧邻)连接在边缘132E1和132E3之间的半导体晶粒132A的边缘132E4。连接在边缘102E2和102E4之间的半导体晶粒102A的边缘102E3远离连接在边缘132E2和132E4之间的半导体晶粒132A的边缘132E1。

在一些实施例中，顶部半导体晶粒可以用于控制存储器封装并且包括用于与底部半导体晶粒和扇出封装内部的存储器封装电连接的各种接口。制造有TV互连的底部半导体晶粒可以仅包括用于与扇出封装的顶部半导体晶粒电连接的接口。例如，半导体晶粒(顶部半导体晶粒)102A可以包括沿着方向110延伸的接口102DDR(包括接口102DDR-1、102DDR-2、102DDR-3、102DDR-4，例如至少其中之一为第一半导体晶粒的第三接口)和102DTD，并沿100方向并排排列。接口102DDR布置在靠近存储器封装400的边缘102E1上。接口102DTD(例如第一半导体晶粒的第一接口)布置为与接口102DDR相邻，并相对于边缘102E1，使得接口102DDR沿方向100布置在接口102DTD与存储器封装400之间。另外，具有TV互连132TV1和132TV2的半导体晶粒(底部半导体晶粒)132A可以包括布置在边缘132E3上并且沿着方向120与接口102DTD重叠的单个接口132DTD(例如第二半导体晶粒的第二接口)。当半导体晶粒102A是SOC晶粒时，存储器封装400是双倍数据速率4(DDR4)DRAM封装，接口102DDR-1、102DDR-2、102DDR-3、102DDR-4可以是用于控制存储器封装400的双数据速率4(DDR4)接口(例如，将数据传输至半导体晶粒102A中的存储器控制器/从半导体晶粒102A中的存储器控制器传输数据)。在一些实施例中，接口102DDR-1、102DDR-2、102DDR-3、102DDR-4通过RDL结构366而不是RDL结构316电连接到存储器封装400。另外，半导体晶粒102A的接口102DTD和半导体晶粒132A的接口132DTD可以是晶粒到晶粒(die to die，DTD)接口，包括两个不同半导体晶粒102A和132A之间用于数据传输的任何合适的直接导电电耦接。在一些实施例中，TV互连132TV1设置在布置在半导体晶粒132A上的接口132DTD内，并且通过RDL结构366而不是接口102DDR-1、102DDR-2、102DDR-3、102DDR-4电连接到布置在半导体晶粒102A上的接口102DTD。在一些实施例中，TV互连132TV2可以设置在半导体晶粒132A的与半导体晶粒102A的接口102DDR重叠的其他接口(未示出)内。TV互连132TV2通过RDL结构366电连接到半导体晶粒102A的接口102DDR，以提供从接口102DDR到基座(基底)200的附加电力(电源)传输和接地路径。

在一些实施例中，存储器封装400(例如，DDR4 DRAM封装)的导电结构422根据给定布置来布置。例如，存储器封装件400的导电结构422沿方向100排列成两组422G1和422G2(包括单列或多列导电结构422)，如图1B所示。导电结构422的每个组422G1和422G2可以为导电结构422提供两个数据通道。为了减少顶部封装400和底部封装300之间的布线路径的长度，半导体晶粒102A的接口102DDR-1、102DDR-2、102DDR-3、102DDR-4可以对应于存储器封装400的导电结构422的布置来布置。由于包括接口102DDR的半导体晶粒102A和存储器封装400处于并排布置，其间没有插入任何RDL结构，半导体晶粒102A的接口102DDR-1、102DDR-2可以被布置为靠近导电结构422的组422G1。半导体晶粒102A的接口102DDR-3和102DDR-4可以被布置为靠近导电结构422的组422G2，如图1B所示。在一个实施例中，在平面图中，TV互连132TV1和TV互连132TV2位于半导体晶粒102A的边缘102E1与半导体晶粒132A的边缘132E3之间，从而使半导体晶粒102A以较短的路径连接(电性连接、通信连接)到半导体晶粒132A，并且较短的路径连接半导体晶粒102A、半导体晶粒132A和存储器封装400三者。

根据半导体晶粒102A的接口102DDR和102DTD以及半导体晶粒132A的接口132DTD和TV互连132TVl和132TV2的布置，存储器封装400通过导电结构422、接口102DDR和RDL结构366而不是TV互连314和RDL结构316电连接到半导体晶粒102A以用于信号传输。另外，接口102DTD与132DTD通过导电结构422、接口102DDR、RDL结构316与366以及TV互连132TV2电连接至基底200，以用于电力(电源)传输和接地。RDL结构366电连接到接口102DDR、102DTD和132DTD以及TV互连132TV1和132TV2。因此，存储器封装400可以通过导电结构422、接口102DDR、102DTD和132DTD、RDL结构366和TV互连132TV1而不是TV互连314和RDL结构316电连接到半导体晶粒132A。在图1B的实施例中，半导体晶粒102A的接口102DDR-1、102DDR-2、102DDR-3、102DDR-4(例如其中的至少一个)可以电性连接到存储器封装400(或半导体晶粒402、404)。在一个实施例中，可以通过位于接口102DDR-1、102DDR-2、102DDR-3、102DDR-4内的输入/输出连接(例如焊盘)连接到存储器封装400(或半导体晶粒402、404)。在一个实施例中，接口102DDR-1、102DDR-2、102DDR-3、102DDR-4位于最靠近存储器封装400的边缘(边缘102E1)，因此可以采用更加直接且路径更短的方式由半导体晶粒102A电性连接(通信连接)到存储器封装400(或半导体晶粒402、404)，从而最大限度地减少不同组件之间的走线长度，提供更好的电气性能、更快的信号传播，并减少噪声和串扰缺陷，并且提高半导体封装组件的通道设计的灵活性。

在一些实施例中，接口102DDR可以布置在半导体晶粒102A的三个相邻边缘上。如图1C所示，图1C示出了本发明实施例的另一种实施方式，半导体晶粒102A的接口102DDR-1’可以布置在连接到边缘102E1和102E3并且与边缘102E2相对的边缘102E4上。另外，半导体晶粒102A的接口102DDR-4’可以布置在连接到边缘102E1和102E3并且与边缘102E4相对的边缘102E2上。在一些实施例中，例如，半导体晶粒102A的接口102DDR-2和接口102DDR-3其中的至少一个可以为半导体晶粒102A的第三接口。在一些实施例中，例如，半导体晶粒102A的接口102DDR-1’和接口102DDR-4’其中的至少一个可以为半导体晶粒102A的第四接口。存储器封装400通过接口102DDR-1’、102DDR-2、102DDR-3和102DDR-4’电连接到半导体晶粒102A。根据接口102DDR-1’和102DDR-4’的布置，可以增加半导体晶粒102A的布局设计(包括接口和/或布线设计)对于存储器封装400的通道布置的灵活性。在本发明一个实施例中，半导体晶粒102A可以通过接口102DDR-2和/或接口102DDR-3(以及RDL结构366)与存储器封装400(或半导体晶粒402、404)进行电性连接，也可以通过接口102DDR-1’和/或接口102DDR-4’(以及RDL结构366)与存储器封装400(或半导体晶粒402、404)进行电性连接，因此半导体晶粒102A与存储器封装400(或半导体晶粒402、404)之间的连接路径或连接通道的布置更加灵活和多样，具有更加广泛的通用性。在一个实施例中，可以通过位于接口102DDR-2、接口102DDR-3、接口102DDR-1’、接口102DDR-4’内的输入/输出连接(例如焊盘)连接到存储器封装400(或半导体晶粒402、404)。

在一些实施例中，用TV互连制造的底部半导体晶粒可以包括用于与顶部半导体晶粒和扇出封装内部的存储器封装电连接的各种接口。顶部半导体晶粒可以仅包括用于与扇出封装的顶部半导体晶粒电连接的接口。因此，顶部半导体晶粒可以通过底部半导体晶粒控制存储器封装，或者，底部半导体晶粒可以用于控制存储器封装。图2A是根据本发明的一些实施例的半导体封装组件500B的截面图。图2B、图2C和图2D是根据本发明的一些实施例的图2A的半导体封装组件500B的扇出封装300B的透视底视图(平面图)，图1示出了半导体晶粒102B和132B的接口以及半导体晶粒132B的通孔(TV)互连132TV1和132TV3的布置。为了简洁起见，下文实施例中与先前参考图1A-1C描述的元件相同或相似的元件不再重复。

如图2A和2B所示，扇出封装300B可以包括一个或多个半导体晶粒102B。例如，扇出封装300B可以包括半导体晶粒102B-1和102B-2，每个半导体晶粒仅包括一种类型的接口，例如接口102DTD。半导体晶粒102B-1(或半导体晶粒102B-2)和存储器封装400沿着方向100并排布置。半导体晶粒102B-1和102B-2以及存储器封装400沿着与方向100不同的方向120堆叠在包括各种接口132DDR(包括图2B所示的接口132DDR-1、132DDR-2、132DDR-3和132DDR-4)和132DTD以及TV互连132TV1和132TV3的半导体晶粒132B上。换句话说，半导体晶粒132B沿着方向120布置在半导体晶粒102B-1和102B-2以及存储器封装400旁边。在一些实施例中，接口132DDR被布置在半导体晶粒132B的边缘132E1上并且沿着方向120与存储器封装400重叠。存储器封装400通过接口132DDR和RDL结构366电连接到半导体晶粒132B。接口132DTD布置在与半导体晶粒132B的边缘132E1相对的边缘132E3上。另外，接口132DTD被布置为沿方向120与半导体晶粒102B-1和102B-2的相应接口102DTD重叠。

如图2A和图2B所示，半导体晶粒132B的TV互连132TV1设置在接口132DTD内并且电连接到半导体晶粒102B-1和102B-2的接口102DTD。另外，半导体晶粒132B还可以包括设置在接口132DDR内并且电连接到存储器封装400的TV互连132TV3。在一些实施例中，TV互连132TV1、132TV2(图1A)和132TV3可以包括相同或相似的材料和结构。

由于包括接口132DDR的半导体晶粒132B和存储器封装件400处于重叠布置，并且RDL结构366插入在其间，所以半导体晶粒132B的接口132DDR-1和132DDR-2可以被布置为与导电结构422的组422G1重叠。另外，半导体晶粒132B的接口132DDR-3和132DDR-4可以被布置为与导电结构422的组422G2重叠，如图2B所示。

根据半导体晶粒132B的接口132DDR和TV互连132TV3的布置，存储器封装400利用用于数据传输的较短路由路径电连接到半导体晶粒132B。另外，接口132DDR内的TV互连132TV3可以通过导电结构142电连接到导电结构322，用于电力传输和接地，而不经过半导体晶粒132B上的其他接口。

在一些实施例中，接口132DDR可以布置在半导体晶粒132B的三个相邻边缘上。如图2C所示，半导体晶粒132B的接口132DDR-1’可以布置在连接到边缘132E1和132E3并且与边缘132E2相对的边缘132E4上。另外，半导体晶粒132B的接口132DDR-4’可以布置在连接到边缘132E1和132E3并且与边缘132E4相对的边缘132E2上。存储器封装400通过接口132DDR-1’、132DDR-2、132DDR-3和132DDR-4’电连接到半导体晶粒132B。根据接口132DDR-1’和132DDR-4’的布置，可以增加用于存储器封装400的通道布置的半导体晶粒132B的布局设计(包括接口和/或布线设计)的灵活性。

在一些实施例中，半导体晶粒132B的接口132DDR内的TV互连132TV3的分布区域的取向和形状以及引脚分配的顺序可以与那些半导体晶粒132B的导电结构422与接口132DDR重叠相同或相似，以缩短数据传输的路由路径(接口132DDR与导电结构422之间)。在如图2D所示的平面图中，设置在接口132DDR-1、132DDR-2、132DDR-3和132DDR-4内的TV互连132TV3可以具有分布区域132DDR-1A、132DDR-2A、132DDR-3A和132DDR-4A。布置在组422G1的两个数据通道中的导电结构422可以具有分布区域422C1A和422C2A。另外，布置在组422G2的两个数据通道中的导电结构422可以具有分布区域422C3A和422C4A。在一些实施例中，TV互连132TV3的分布区域132DDR-1A、132DDR-2A、132DDR-3A和132DDR-4A对应于导电结构422的分布区域422C1A、422C2A、422C3A和422C4A并且至少部分地重叠。

在一些实施例中，DDR接口内的接地TV互连和信号TV互连可以具有交错布置。每个接地TV互连插入在两个相邻信号TV互连之间，以便减少来自相邻信号TV互连的串扰噪声。图2E是根据本发明的一些实施例的图2A的半导体封装组件500B的扇出封装500B的半导体晶粒132B的放大平面图，示出了半导体晶粒(底部半导体晶粒)132B的接口132DDR-1、132DDR-2、132DDR-3和132DDR-4内的TV互连的布置。为了简洁起见，下文实施例中与先前参考图1A-1C和2A-2D描述的元件相同或相似的元件不再重复。值得注意的是，图2E仅示出了接口132DDR-1、132DDR-2、132DDR-3和132DDR-4内的接地TV互连132TVG和信号TV互连132TVS以供说明，电源TV互连隐藏在图中。如图2E所示，接口132DDR-1、132DDR-2、132DDR-3和132DDR-4内的TV互连(诸如图2A-2B所示的TV互连TV3)可以包括信号TV互连132TVS和接地TV互连132TVG。信号TV互连132TVS和接地TV互连132TVG布置成多列，例如布置成两列C1和C2。在一些实施例中，接地TV互连132TVG被设计为仅布置在列C1中。信号TV互连132TVS布置在列C1和C2中。在一些实施例中，列(column)C1中的信号TV互连132TVS被设计为与接地TV互连132TVG交错。另外，列(column)C2中的信号TV互连被设计为与列C1中的接地TV互连132TVG相邻。采用图2E的方式，在列C2中，信号TV互连132TVS与接地TV互连132TVG相互间隔排列，可以减少信号TV互连132TVS相互之间的串扰。在列C1中，信号TV互连132TVS以较大的间隔排列(例如相邻的信号TV互连132TVS之间间隔着至少一个信号TV互连132TVS/接地TV互连132TVG的距离)，可以减少信号TV互连132TVS相互之间的串扰。

在一些实施例中，底部半导体晶粒还可以包括附加接口(也称为数字输入/输出(I/O)接口)以传输数字输入/输出(I/O)信号以控制连接到基座(基底)的其他外部集成电路(IC)。数字I/O接口可以布置为邻近DDR4接口并且靠近底部半导体晶粒的边缘，以促进DDR4接口和扇出封装的相应封装边缘之间的导电结构的利用。图3A是根据本发明的一些实施例的半导体封装组件500C的截面图。图3B是根据本发明的一些实施例的图3A的半导体封装组件500C的扇出封装300C的透视平面图(底视图)，示出了半导体晶粒132C的接口132IO和除了接口132DDR-1、132DDR-2、132DDR-3以及132DDR-4和132DTD之外的导电结构322的布置。注意，为了说明，图3B仅示出了接口132DTD和132DTD内的TV互连132TV1以及接口132DDR-1、132DDR-2、132DDR-3和132DDR-4内的TV互连132TV3，102B400和422隐藏在图中。为了简洁起见，下文实施例中与先前参考图1A-1C和2A-2E描述的元件相同或相似的元件不再重复。

如图3A和图3B所示，半导体封装组件500B和半导体封装组件500C之间的差异在于，半导体封装组件500C的扇出封装300C的半导体晶粒132C还可以包括接口132IO，以传输数字输入/输出(I/O)信号以控制连接到基座200的其他外部IC(未示出)。接口132IO可以布置为与接口132DDR-1、132DDR-2、132DDR-3和132DDR-4相邻，并且比接口132DDR-1、132DDR-2、132DDR-3和132DDR-4更靠近边缘132E1。换句话说，接口132DDR-1、132DDR-2、132DDR-3和132DDR-4被布置为靠近边缘132E1，并且沿着方向100位于接口132DTD和接口132IO之间。在一些实施例中，接口132I0通过RDL结构316而不是RDL结构366电连接到沿着方向100的边缘132E1外部的区域380中的导电结构322，如图3B所示。另外，区域380位于边缘132E1和RDL结构316的对应边缘316E(也称为半导体封装组件500C的封装边缘316E)之间。因此，提高了接口132DDR-1、132DDR-2、132DDR-3和132DDR-4外部的导电结构322的利用率。采用本发明实施例的方式，可以让接口132DDR-1、132DDR-2、132DDR-3和132DDR-4与接口132IO相邻设置，并且接口132IO相对更加靠近边缘132E1，这样可以让布线的布局更加合理，更加实用。此外，在一个实施例中，接口132IO的布置也可以应用到图1A～1C的实施例中。例如可以将接口132IO布置在靠近边缘132E1(图1B、1C)的位置处。

在一些实施例中，底部半导体晶粒还可以包括嵌入式沟槽电容器(诸如深沟槽电容器(deep trench capacitor，DTC))，以为存储器封装400提供比传统晶粒上电容器更高的电容(值)。图4是根据本发明的一些实施例的半导体封装组件500D的剖视图。图5是根据本发明的一些实施例的半导体封装组件500E的剖视图。图6是根据本发明的一些实施例的半导体封装组件500D或500E的放大剖视图，示出了嵌入在半导体的扇出封装300D或300E的半导体晶粒132D或132E中的沟槽电容器132DTC。参照图4和图5的封装组件500D或500E。为了简洁起见，下文实施例中与先前参考图1A-1C、2A-2E和3A-3B描述的元件相同或相似的元件不再重复。

如图4所示，半导体封装组件500A的半导体晶粒132A与半导体封装组件500D的半导体晶粒132D之间的差异在于，半导体晶粒132D包括嵌入在半导体晶粒132D中的沟槽电容器132DTC。在一些实施例中，沟槽电容器132DTC设置在半导体晶粒132D的与半导体晶粒102A的接口102DDR重叠的区域内。另外，沟槽电容器132DTC可以布置为邻近TV互连132TV2。在一些实施例中，沟槽电容器132DTC可以通过RDL结构(顶部RDL结构)366和半导体晶粒(顶部半导体晶粒)102A的接口102DDR-1、102DDR-2、102DDR-3和102DDR-4电连接到存储器封装400。

如图5所示，半导体封装组件500B的半导体晶粒132B与半导体封装组件500E的半导体晶粒132E之间的差异在于，半导体晶粒132E包括嵌入在半导体晶粒132E中的沟槽电容器132DTC。在一些实施例中，沟槽电容器132DTC设置在接口132DDR-1、132DDR-2、132DDR-3和132DDR-4中的至少一者内，并且通过RDL结构366电连接到存储器封装400。另外，沟槽电容器132DTC可以布置为邻近TV互连132TV3。

如图6所示，沟槽电容器132DTC可以由半导体晶粒132D(或半导体晶粒132E)的硅衬底132S形成并且通过半导体工艺(例如半导体晶圆制造工艺)形成。沟槽电容器132DTC可以形成在硅衬底132S的掺杂区132DR中的沟槽(未示出)中，并且通过用于隔离的电介质层DTC-1D与硅衬底132S分开。另外，掺杂区132DR的电导率可以不同于掺杂区132DR的电导率。在一些实施例中，沟槽电容器132DTC可以包括第一电极DTC-1E、介电层DTC-2D、第二电极DTC-2E、第一电极接触DTC-1C和第二电极接触DTC-2C。由掺杂硅、多晶硅或导电材料形成的第一电极DTC-1E和第二电极DTC-2E共形地形成在沟槽中。另外，介电层DTC-2D夹在第一电极DTC-1E和第二电极DTC-2E之间。第一电极接触件DTC-1C设置在第一电极DTC-1E上并电连接到第一电极DTC-1E。第二电极接触件DTC-2C设置在第二电极DTC-2E上并电连接到第二电极DTC-2E。在一些实施例中，第二电极接触DTC-2C还可以电连接到掺杂区132DR以增加电容。在一些实施例中，第一电极接触DTC-1C和第二电极接触DTC-2C可以是RDL结构366的一部分并且由导电迹线370和通孔368组成(如图4和图5所示)。

本发明一个实施例提供一种半导体封装组件，该半导体封装组件包括扇出封装件，该扇出封装件包括彼此堆叠并安装在基底上的顶部半导体晶粒(例如，SoC晶粒)、底部半导体晶粒和存储器封装。顶部半导体晶粒和存储器封装沿着横向方向(例如，方向100)并排布置，并且两者沿着竖直方向(例如，方向120)堆叠在具有通孔(TV)互连的底部半导体晶粒上。因此，顶部半导体晶粒可以被制造为较厚的厚度(例如，顶部半导体晶粒的厚度可以与存储器封装的厚度相似)以改善热性能。在一些实施例中，顶部半导体晶粒包括与布置在底部半导体晶粒上的第二接口(例如，DTD接口)重叠并电连接的第一接口(例如，晶粒到晶粒(DTD)接口)和用于控制存储器封装的第三接口(例如DDR4接口)。第三接口被布置为邻近于第一接口并且位于靠近存储器封装的顶部半导体晶粒的一个或多个相邻边缘上。第三接口通过位于顶部半导体晶粒和底部半导体晶粒之间的顶部RDL结构垂直地电连接至存储器封装，以用于信号传输。另外，顶部半导体晶粒的第三接口可以通过穿过底部半导体晶粒的其他接口的TV互连来电连接至基底，以用于电力传输和接地。在一些实施例中，用于控制存储器封装的第三接口布置在底部半导体晶粒上。因此，底部半导体晶粒的第三接口可以沿着竖直方向与存储器封装件重叠。另外，底部半导体晶粒的第三接口可以包括设置在其中用于数据和电力传输以及接地的TV互连。因此，可以进一步减小底部半导体晶粒存储器封装的第三接口与半导体封装组件的尺寸之间的布线路径的长度。在一些实施例中，第三接口内的接地和信号TV互连可以具有交错布置。每个接地TV互连可以充当两个相邻信号TV互连之间的屏蔽，使得诸如串扰噪声和延迟不确定性之类的信号完整性问题可以得到改善。在一些实施例中，底部半导体晶粒的第三接口内的分布区域的取向和形状以及TV互连的引脚分配的顺序可以与存储器封装的重叠导电结构的取向和形状相同或相似，以缩短数据传输的布线路径(第三接口与存储器封装的导电结构之间)。在一些实施例中，底部半导体晶粒还可以包括与第三接口相邻的附加数字输入/输出(I/O)接口，以传输数字输入/输出(I/O)信号以通过基底控制其他外部IC。如此一来，可进一步提高扇出封装体在第三接口以外区域的导电结构的利用率。在一些实施例中，底部半导体晶粒还可以包括沟槽电容器，以为存储器封装提供比传统晶粒上电容器更高的电容(值)。

虽然本发明已通过示例的方式并根据优选实施例进行了描述，但应理解本发明不限于所公开的实施例。相反，它旨在涵盖各种修改和类似的布置(如本领域技术人员显而易见的那样)。因此，所附权利要求的范围应给予最宽泛的解释，以涵盖所有此类修改和类似布置。

Claims (36)

1.一种半导体封装组件，其特征在于，包括：

彼此堆叠的第一半导体晶粒和第二半导体晶粒，其中所述第一半导体晶粒包括：第一接口，与布置在所述第二半导体晶粒上的第二接口重叠并电连接所述第二接口；以及第三接口，布置在所述第一半导体晶粒的第一边缘上；以及

存储器封装，位于所述第一半导体晶粒旁边，其中所述存储器封装通过所述第三接口电连接到所述第一半导体晶粒。

2.根据权利要求1所述的半导体封装组件，其特征在于，所述第一半导体晶粒具有第一关键尺寸并且所述第二半导体晶粒具有第二关键尺寸，其中所述第一关键尺寸比所述第二关键尺寸窄。

3.根据权利要求1所述的半导体封装组件，其特征在于，所述第一半导体晶粒包括布置在所述第一半导体晶粒的第二边缘上并连接到所述第一边缘的第四接口，其中所述存储器封装通过所述第四接口电连接到所述第一半导体晶粒和所述第二半导体晶粒。

4.根据权利要求1所述的半导体封装组件，其特征在于，所述第一半导体晶粒和所述存储器封装沿第一方向并排布置，并且其中所述第一半导体晶粒沿着与所述第一方向不同的第二方向堆叠在所述第二半导体晶粒上。

5.根据权利要求4所述的半导体封装组件，其特征在于，所述第三接口布置为邻近于所述第一接口并且沿所述第一方向位于所述第一接口与所述存储器封装之间。

6.根据权利要求4所述的半导体封装组件，其特征在于，所述第二半导体晶粒包括：

第一通孔(TV)互连，设置在第二半导体晶粒中，并与所述第一半导体晶粒的所述第三接口重叠并电连接；以及

第二TV互连，设置在所述第二接口内并且电连接到所述第一半导体晶粒的第一接口。

7.根据权利要求6所述的半导体封装组件，其特征在于，所述第二半导体晶粒包括嵌入在所述第二半导体晶粒中并且通过所述第一半导体晶粒的第三接口电连接到所述存储器封装的沟槽电容器。

8.一种半导体封装组件，其特征在于，包括：

彼此堆叠的第一半导体晶粒和第二半导体晶粒，其中所述第一半导体晶粒包括：第一接口，与布置在所述第二半导体晶粒上的第二接口重叠并电连接所述第二接口；第三接口，布置在所述第一半导体晶粒的第一边缘上；以及

存储器封装，位于所述第二半导体晶粒旁边，其中所述存储器封装通过所述第三接口电连接到所述第一半导体晶粒；

所述第二半导体晶粒和所述存储器封装沿第一方向并排布置，并且其中所述第二半导体晶粒和所述存储器封装沿着与所述第一方向不同的第二方向堆叠在所述第一半导体晶粒上。

9.根据权利要求8所述的半导体封装组件，其特征在于，所述第三接口被布置为沿所述第二方向与所述存储器封装件重叠。

10.根据权利要求8所述的半导体封装组件，其特征在于，所述第一接口布置在所述第一半导体晶粒的第三边缘上并且所述第三边缘与所述第一边缘相对。

11.根据权利要求8所述的半导体封装组件，其特征在于，所述第一半导体晶粒包括：

第一通孔(TV)互连，设置在所述第三接口内并电连接到所述存储器封装；以及

第二TV互连，设置在所述第一接口内并且电连接到所述第二半导体晶粒的第二接口。

12.根据权利要求11所述的半导体封装组件，其特征在于，所述存储器封装包括排列成组并具有第一分布区域的第一导电结构，所述第三TV互连具有与所述第一分布区域对应且至少部分重叠的第二分布区域。

13.根据权利要求8所述的半导体封装组件，其特征在于，所述第三TV互连布置在第一列和与所述第一列相邻的第二列中，并且包括：

接地TV互连，仅布置在所述第一列；以及

信号TV互连，布置在所述第一列和所述第二列中，其中所述第一列中的信号TV互连与接地TV互连交错，并且第二列中的信号TV互连与接地TV互连相邻。

14.根据权利要求8所述的半导体封装组件，其特征在于，所述第一半导体晶粒包括嵌入在所述第三接口内并且电连接到所述存储器封装的沟槽电容器。

15.根据权利要求8所述的半导体封装组件，其特征在于，还包括：

扇出封装，包括所述第一半导体晶粒、所述第二半导体晶粒和所述存储器封装，其中扇出封装还包括：

第一重分布层(RDL)结构，设置在所述第一半导体晶粒和所述第二半导体晶粒之间，其中所述第一RDL结构电连接到所述第一接口、所述第二接口、所述第三接口和所述存储器封装；

第二重分布层(RDL)结构，电连接到所述第一RDL结构并通过所述第一RDL结构与所述存储器封装分离；

第一模塑料，覆盖所述第一RDL结构与所述存储器封装；

第二模塑料，填充所述第一RDL结构和所述第二RDL结构之间的空间；

第三TV互连，穿过所述第二模塑料并电连接至所述第一RDL结构和所述第二RDL结构；以及

第二导电结构，与所述第二RDL结构接触并电连接。

16.根据权利要求15所述的半导体封装组件，其特征在于，所述第一半导体晶粒包括第五接口，所述第五接口被布置为邻近于所述第三接口并且比所述第三接口更靠近所述第一边缘。

17.根据权利要求16所述的半导体封装组件，其特征在于，所述第五接口通过所述第二RDL结构而非所述第一RDL结构电连接到所述第一边缘之外的所述第二导电结构。

18.一种半导体封装组件，其特征在于，包括：

扇出封装，包括：

存储器封装；

第一半导体晶粒，沿第一方向布置在所述存储器封装旁边；以及

第二半导体晶粒，沿第二方向布置在所述存储器封装件旁边，其中所述第一半导体晶粒包括：第一接口，与布置在所述第二半导体晶粒上的第二接口重叠并电连接所述第二接口；以及第三接口，靠近所述存储器封装设置并电连接至所述存储器封装。

19.根据权利要求18所述的半导体封装组件，其特征在于，所述第一半导体晶粒包括第四接口，其中所述第三接口和所述第四接口布置在所述第一半导体晶粒的相邻边缘上，其中所述存储器封装通过的第一半导体晶粒的第四接口电连接到所述第一半导体晶粒。

20.根据权利要求18所述的半导体封装组件，其特征在于，还包括：

第一重分布层(RDL)结构，设置在所述第一半导体晶粒和所述第二半导体晶粒之间，其中所述第一RDL结构电连接到所述第一接口、所述第二接口、所述第三接口和所述存储器封装；以及

第二重分布层(RDL)结构，电连接到所述第一RDL结构并通过所述第一RDL结构与所述存储器封装分隔开。

21.根据权利要求20所述的半导体封装组件，其特征在于，所述第一半导体晶粒设置在所述第一RDL结构和所述第二RDL结构之间并且包括设置在所述第一接口和所述第三接口内的通孔(TV)互连。

22.根据权利要求21所述的半导体封装组件，其特征在于，所述存储器封装包括布置成组并具有第一分布区域的第一导电结构；并且布置在所述第三接口内的TV互连具有第二分布区域，所述第二分布区域对应于所述第一分布区域并且至少部分地重叠。

23.根据权利要求21所述的半导体封装组件，其特征在于，设置在所述第三接口内的所述TV互连布置在第一列和与所述第一列相邻的第二列中，并且包括：

接地TV互连，仅布置在所述第一列；以及

信号TV互连，布置在所述第一列和所述第二列中，其中所述第一列中的信号TV互连与接地TV互连交错，并且第二列中的信号TV互连与地TV互连相邻。

24.根据权利要求21所述的半导体封装组件，其特征在于，所述第一半导体晶粒包括与所述第三接口相邻并且在所述第一半导体晶粒的第一边缘上布置的所述第五接口，使得所述第三接口沿着所述第二方向布置在所述第一接口和所述第五接口之间。

25.根据权利要求24所述的半导体封装组件，其特征在于，所述第五接口电连接至所述第二导电结构，所述第二导电结构接触并通过第二RDL结构而不是第一RDL结构电连接至第二重布层结构，且所述第二导电结构位于第一边缘之外。

26.根据权利要求21所述的半导体封装组件，其特征在于，所述第一半导体晶粒包括嵌入在所述第三接口内并通过所述第一RDL结构电连接到所述存储器封装的沟槽电容器。

27.根据权利要求18所述的半导体封装组件，其特征在于，所述第二半导体晶粒设置在所述第一RDL结构和所述第二RDL结构之间并且包括与所述第一半导体晶粒的所述第一接口和所述第三接口重叠的通孔(TV)互连。

28.根据权利要求27所述的半导体封装组件，其特征在于，所述第二半导体晶粒包括嵌入在所述第二半导体晶粒中的沟槽电容器，其中所述沟槽电容器与所述第三接口重叠并且电连接到所述存储器封装。

29.一种半导体封装组件，其特征在于，包括：

扇出封装，包括：

彼此堆叠的第一重分布层(RDL)结构与第二RDL结构；

顶部半导体晶粒和存储器封装，设置在第一重分布层(RDL)结构上，其中所述顶部半导体晶粒包括第一接口；以及

底部半导体晶粒，设置在所述第一RDL结构和所述第二RDL结构之间，其中所述底部半导体晶粒包括：第二接口，与所述第一接口重叠；以及第一通孔(TV)互连，布置在所述第二接口内并通过所述第一RDL结构电连接到所述第一接口，以及

其中所述存储器封装通过所述第一RDL结构而不是所述第二RDL结构电连接到所述顶部半导体晶粒和所述底部半导体晶粒。

30.根据权利要求29所述的半导体封装组件，其特征在于，所述顶部半导体晶粒包括第三接口，位于所述第一接口旁边并靠近所述存储器封装，其中所述存储器封装通过所述第三接口电连接到所述顶部半导体晶粒。

31.根据权利要求30所述的半导体封装组件，其特征在于，所述底部半导体晶粒包括与所述第三接口重叠并且通过所述第一RDL结构电连接到所述第三接口的第二通孔(TV)互连。

32.根据权利要求29所述的半导体封装组件，其特征在于，所述底部半导体晶粒包括与所述存储器封装重叠的第四接口，其中所述存储器封装通过所述第四接口电连接到所述底部半导体晶粒。

33.根据权利要求32所述的半导体封装组件，其特征在于，所述底部半导体晶粒包括布置为邻近于所述第四接口并且位于所述底部半导体晶粒的第一边缘上的第五接口，使得所述第四接口设置在所述第二接口和所述第五接口之间。

34.根据权利要求32所述的半导体封装组件，其特征在于，所述底部半导体晶粒包括布置在所述第四接口内并且电连接到所述存储器封装的第三通孔(TV)互连。

35.根据权利要求34所述的半导体封装组件，其特征在于，所述第三TV互连布置在第一列和与所述第一列相邻的第二列中，并且包括：

接地TV互连，仅布置在所述第一列；以及

信号TV互连，布置在所述第一列和所述第二列中，其中所述第一列中的信号TV互连与接地TV互连交错，并且第二列中的信号TV互连与地TV互连相邻。

36.根据权利要求29所述的半导体封装组件，其特征在于，所述底部半导体晶粒包括嵌入在所述底部半导体晶粒中并且电连接到所述存储器封装的沟槽电容器。