CN118712142A - 半导体装置 - Google Patents

Abstract

本发明公开一种半导体装置，包括：底部封装；以及顶部封装，安装在该底部封装上；其中，该顶部封装的至少一部分从该底部封装的侧壁突出。本发明的方案可以保持底部封装的小尺寸并提高设计灵活性。并且不必为了较大尺寸的顶部封装而特意更换较大尺寸的底部封装，因此，底部封装的成本可以降低。此外本发明的方案使顶部封装和底部封装的搭配具有更加灵活的选择和配置。

Description

半导体装置

技术领域

本发明涉及一种半导体装置，特别是一种封装上封装(package-on-package，简称PoP)半导体封装。

背景技术

随着对更小型且功能更多的装置需求增加，封装上封装(PoP)技术变得越来越受欢迎。PoP技术垂直堆叠两个或更多封装，并将不同元件(例如控制器和存储器装置)之间的跟踪长度最小化。这提供了更好的电气性能，因为较短的互连路由导致信号传播更快，并减少了噪声和串扰缺陷。

尽管现有的半导体封装通常是足够的，但它们在各方面并不令人满意。例如，满足高速存储器封装要求的同时，保持逻辑封装的尺寸和制造成本是一个挑战。因此，有必要进一步改进半导体封装，以提供结构设计的灵活性。

发明内容

为解决上述问题，本发明提供了半导体装置。由于如本发明提供的半导体装置，可以保持底部封装的小尺寸并提高设计灵活性。

本发明的一个实施例提供了一种半导体装置。该半导体装置包括底部封装和顶部封装。顶部封装安装在底部封装上。顶部封装的至少一部分从底部封装的侧壁突出。

在一些实施例中，顶部封装使用第一导电元件安装在底部封装上。在一些实施例中，第一导电元件与底部封装重叠。在一些实施例中，从底部封装的侧壁突出的部分的距离大于0毫米且小于或等于5毫米。在一些实施例中，顶部封装在俯视图中完全覆盖底部封装。在一些实施例中，顶部封装的一个边与相应的底部封装侧壁齐平。在一些实施例中，顶部封装的两个或三个边与相应的底部封装侧壁齐平。在一些实施例中，顶部封装在俯视图中部分覆盖底部封装。在一些实施例中，底部封装的第一部分在俯视图中从顶部封装露出。

在一些实施例中，半导体装置进一步包括安装在顶部封装的部分的突出区域上的被动元件。在一些实施例中，被动元件和底部封装并排排列且设置在顶部封装的同一侧。在一些实施例中，被动元件和底部封装通过不同的导电元件与顶部封装电连接。在一些实施例中，在俯视图中，底部封装具有第一面积并且顶部封装具有大于第一面积的第二面积，其中，第一面积与第二面积之差值与第一面积的比值大于0且小于或等于0.56。在一些实施例中，底部封装包括多晶粒封装。在一些实施例中，底部封装包括位于底部封装的第一半导体晶粒和顶部封装之间的路由结构。在一些实施例中，半导体装置是高带宽封装上封装(highbandwidth package-on-package，简称HBPoP)封装或扇出封装上封装(扇出package-on-package，简称扇出PoP)封装。在一些实施例中，顶部封装通过导电元件安装在底部封装上。导电元件与路由结构接触。在一些实施例中，底部封装包括围绕底部封装的至少一个第一半导体晶粒的导电互连件。导电元件分别与第一导电互连件接触。在一些实施例中，底部封装包括覆盖第一半导体晶粒的第一模塑料，导电互连件穿过第一模塑料。在一些实施例中，顶部封装包括第二半导体晶粒和第二模塑料。

第二模塑料覆盖第一半导体晶粒并且与第一模塑料由导电元件分隔。

本发明的另一个实施例提供了一种半导体装置。该半导体装置包括底部封装和顶部封装。顶部封装安装在底部封装上。顶部封装的至少一个边缘向外延伸超出底部封装的相应侧壁。

在一些实施例中，顶部封装的至少一个边缘向外延伸超出底部封装的相应侧壁一距离，其中该距离大于0毫米且小于或等于5毫米。在一些实施例中，顶部封装部分覆盖底部封装，或顶部封装完全覆盖底部封装。在一些实施例中，底部封装具有第一面积并且顶部封装具有大于第一面积的第二面积，其中，第一面积与第二面积之差值与第一面积的比值大于0且小于或等于0.56。在一些实施例中，半导体装置进一步包括安装在顶部封装的延伸部分上的被动元件，其中被动元件设置在底部封装的相应侧壁旁边。

本发明的半导体装置由于包括：底部封装和顶部封装。顶部封装安装在底部封装上。顶部封装的至少一部分从底部封装的侧壁突出。本发明的方案可以保持底部封装的小尺寸并提高设计灵活性。并且不必为了较大尺寸的顶部封装而特意更换较大尺寸的底部封装，因此，底部封装的成本可以降低。此外本发明的方案使顶部封装和底部封装的搭配具有更加灵活的选择和配置。

附图说明

图1是根据本发明一些实施例的半导体装置的横截面视图；

图2是根据本发明一些实施例的图1中半导体装置的顶部封装的透视底视图，显示顶部封装堆叠在底部封装上的导电结构的位置；

图3、4、5和6是根据本发明一些实施例的图1中半导体装置的平面视图，显示顶部封装堆叠在底部封装上的相对位置；

图7是根据本发明一些实施例的半导体装置的横截面视图；

图8和9是根据本发明一些实施例的图7中半导体装置的平面视图，显示顶部封装堆叠在底部封装上的相对位置；

图10是根据本发明一些实施例的半导体装置的横截面视图；

图11是根据本发明一些实施例的半导体装置的横截面视图；

图12是根据本发明一些实施例的半导体装置的横截面视图；以及

图13是根据本发明一些实施例的半导体装置的横截面视图。

具体实施方式

在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且本发明的实施例的范围仅由所附权利要求限定。所描述的附图仅是示意性的而非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被放大而不是按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。

将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、组件、区域、层和/或部分，但是这些组件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、组件、区域、层或部分可以称为第二或次要组件、组件、区域、层或部分。

此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或运行中的不同方位。该设备可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。

术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。

将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。

注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。

本发明的以下描述旨在说明本发明的一般原则，不应以限制性的方式理解。本发明的范围最好通过参考所附的权利要求来确定。

在先进的封装技术中，高端产品通常采用封装上封装(package-on-package，PoP)结构(例如，动态随机存取存储器(dynamic random access memory，DRAM)封装堆叠在系统单芯片(system-on-chip，SOC)封装之上)以满足高速双倍数据速率(doubledata rate，DDR)的性能要求。通常，底部封装(例如，SOC封装)的尺寸大于或等于顶部封装(例如，DRAM封装)。为了满足高速DRAM的要求，DRAM封装的尺寸可以大于当前SOC封装的尺寸。随着DRAM封装尺寸的增加，底部封装(例如，SOC封装)的尺寸和制造成本可以相应增加，以遵循传统的封装堆叠规则(底部封装尺寸≥顶部封装尺寸)。因此，一种新型的封装上封装(PoP)结构是可取的。

图1是根据本发明一些实施例的半导体装置500A的横截面视图。在一些实施例中，半导体装置500A是一种三维(three-dimensional，3D)封装上封装(PoP)半导体封装，包含高带宽封装上封装(high bandwidth package-on-package，HBPoP)封装或扇出封装上封装(fan-out PoP，扇出PoP)封装。例如，半导体装置500A可以是一种高带宽封装上封装(HBPoP)封装。图2是根据本发明一些实施例的图1中半导体装置500A的顶部封装400的透视底视图。半导体装置500A可以包括至少两个垂直堆叠的半导体封装，安装在基座200上。如图1所示，在一些实施例中，半导体装置500A包括底部封装300A和垂直堆叠在底部封装300A上的顶部封装400。在一些实施例中，底部封装300A包括一种扇出封装，例如系统单芯片(system-on-chip，SOC)封装。或者，底部封装300A可以包括堆叠芯片封装。顶部封装400包括一种存储器封装，例如动态随机存取存储器(DRAM)封装。

如图1所示，基座200，例如印刷电路板(PCB)，可以由聚丙烯(polypropylene，PP)、预浸料(Pre-preg)、FR-4和/或其他环氧层压材料制成。还应该注意，基座200可以是单层或多层结构。多个焊垫(pad)202和/或导电线路(未显示)设置在基座200上。在一个实施例中，导电线路可以包括信号线路段或接地线路段，用于底部封装300和顶部封装400的输入/输出(input/output，I/O)连接。此外，底部封装300A直接安装在导电线路上。在其他一些实施例中，焊垫202设置在基座200上，并且焊垫202连接到导电线路的不同端子。焊垫202用于直接安装在其上的底部封装300A。

如图1所示，底部封装300A通过接合工艺安装在基座200上。底部封装300A使用导电元件322安装在基座200上。在一些实施例中，底部封装300A是一种三维(3D)半导体封装，包含至少一个半导体晶粒102、前侧路由结构316、背侧路由结构366、导电互连件314和导电元件322。

半导体晶粒102具有主动表面102as和与主动表面102as相对的背侧表面102bs。在一些实施例中，半导体晶粒102是通过倒装芯片技术制造的。半导体晶粒102可以被翻转以置于与导电元件322相对的前侧路由结构316上。在一些实施例中，半导体晶粒102包括系统单芯片(SOC)晶粒、逻辑设备、存储器装置、射频(radio frequency，RF)装置、类似装置或其任何组合。例如，半导体晶粒102可以包括微控制单元(micro control unit，MCU)晶粒、微处理器单元(microprocessor unit，MPU)晶粒、功率管理集成电路(power managementintegrated circuit，PMIC)晶粒、全球定位系统(global positioning system，GPS)装置、中央处理单元(central processing unit，CPU)晶粒、图形处理单元(graphicsprocessing unit，GPU)晶粒、输入输出(input-output，IO)晶粒、动态随机存取存储器(dynamic random access memory，DRAM)IP核心、静态随机存取存储器(static random-access memory，SRAM)、高带宽存储器(high bandwidth memory，HBM)、类似装置或其任何组合。

前侧路由结构316设置在半导体晶粒102的主动表面102as上。此外，前侧路由结构316沿方向120设置在半导体晶粒102和基座200之间。主动表面102as上的焊垫104通过导电元件112电连接到前侧路由结构316。在一些实施例中，导电元件112包括导电材料，例如金属。导电元件112可以包括微凸块、控制塌陷芯片连接(controlled collapse chipconnection，C4)凸块、球栅阵列(ball grid array，BGA)球、类似装置或其组合。在一些实施例中，前侧路由结构316包括中介层、重分布层(redistribution layer，RDL)结构或基板。例如，前侧路由结构316可以是中介层316。如图1所示，前侧路由结构316可以包括一个或多个导电线路319、设置在一个或多个介电层317中的一个或多个通孔318和接触焊垫320。导电线路319电连接到相应的接触焊垫320。接触焊垫320暴露于阻焊层(solder masklayer)(未显示)的开口处并靠近基座200。导电元件322设置在并与相应的接触焊垫320接触。因此，导电元件322在半导体封装300A的接触焊垫320和基座200的焊垫202之间电连接。半导体晶粒102通过前侧路由结构316的通孔318、导电线路319和接触焊垫320以及相应的导电元件322电连接到基座200。在一些实施例中，通孔318、导电线路319和接触焊垫320包括导电材料，例如包括铜、金、银或其他适用金属。介电层317可以包括超低K(extra-low K，ELK)介电材料和/或超低K(ultra-low K，ULK)介电材料。此外，介电层317可以包括环氧树脂。然而，应该注意的是，图1中显示的介电层317的数量、通孔318的数量、导电线路319的数量和接触焊垫320的数量仅仅是一个例子，并不限制本发明。

导电互连件314，例如通孔(through via，TV)、中介层柱(interposer pillar)或导电球结构，设置在前侧路由结构316上并位于半导体晶粒102旁边。如图1所示，导电互连件314电连接到前侧路由结构316的通孔318、导电线路319和接触焊垫320。导电互连件314可以围绕底部封装300A的半导体晶粒102。此外，导电互连件314可以通过前侧路由结构316内的通孔318和导电线路319电连接到半导体晶粒102。

如图1所示，底部封装300进一步包括模塑料312，设置在并接触前侧路由结构316上。模塑料312覆盖并接触半导体晶粒102。此外，模塑料312围绕并接触导电互连件314。导电互连件314可以穿过模塑料312。半导体晶粒102的背侧表面102bs可以被模塑料312覆盖或从模塑料312露出。在一些实施例中，模塑料312可以由非导电材料制成，例如环氧树脂、树脂、可模塑聚合物或类似物。模塑料312可以在基本上是液态时应用，然后可以通过化学反应固化，例如在环氧树脂或树脂中。在其他实施例中，模塑料312可以是作为凝胶或可塑固体应用的紫外线(ultraviolet，UV)或热固化聚合物，能够被设置在半导体晶粒102周围，然后使用UV或热固化工艺固化。模塑料312可以使用模具固化。

背侧路由结构366设置在半导体晶粒102的背侧表面102bs上。此外，背侧路由结构366沿着方向120位于半导体晶粒102和顶部封装400之间，并且背侧路由结构366与导电互连件314电连接。如图1所示，半导体晶粒102通过背侧路由结构366与顶部封装400分隔。模塑料312填充前侧路由结构316和背侧路由结构366之间的空间(未显示)，并且模塑料312与半导体晶粒102的侧壁相邻，模塑料312也与前侧路由结构316的表面和背侧路由结构366的表面相邻。前侧路由结构316和背侧路由结构366与导电互连件314的相对应的相对端接触。换句话说，半导体晶粒102和导电互连件314被前侧路由结构316和背侧路由结构366夹持。在一些实施例中，背侧路由结构366通过导电互连件314和前侧路由结构316与半导体晶粒102电连接。在一些实施例中，模塑料312的侧壁312E与前侧路由结构316的相应侧壁316E和背侧路由结构366的相应侧壁366E齐平。因此，模塑料312的侧壁312E、前侧路由结构316的侧壁316E和背侧路由结构366的侧壁366E可以共同作为底部封装300A的封装侧壁(例如，如图1所示的底部封装300A的对面侧壁300S1和300S3)。

导电元件322与前侧路由结构316接触并电连接。此外，导电元件322与基座200电连接。在一些实施例中，导电元件322包括导电球结构，例如铜球，导电凸块结构，例如铜凸块或焊料凸块结构，或导电柱结构，例如铜柱结构。例如，导电元件322可以是由导电柱结构和导电凸块结构组成的控制塌陷芯片连接(controlled collapse chip connection，简称C4)结构。

在一些实施例中，背侧路由结构366包括重分布层(redistribution layer，简称RDL)结构或中介层。例如，背侧路由结构366可以是中介层366。在一些实施例中，背侧路由结构366包括一个或多个导电迹线369，一个或多个设置在一个或多个介电层367中的通孔368和接触焊垫370。在一些实施例中，导电迹线369和接触焊垫370的材料可以与导电迹线319和接触焊垫320的材料相似。通孔368的材料可以与通孔318的材料相似。此外，介电层367的材料可以与介电层317的材料相似。应该注意的是，如图1所示的介电层367的数量、通孔368的数量、导电迹线369的数量和接触焊垫370的数量仅是一个例子，并不限制本发明。

如图1所示，顶部封装400通过导电元件422使用接合工艺安装在底部封装300A上。此外，导电元件422与背侧路由结构366接触。如图2所示，顶部封装400可以具有矩形平面视图形状。顶部封装400可以具有沿方向100基本上相对的边缘(或侧壁)400S1和400S3以及沿方向110基本上相对的边缘(或侧壁)400S2和400S4。在一些实施例中，顶部封装400包括存储器封装。例如，顶部封装400包括动态随机存取存储器(dynamic random access memory，简称DRAM)封装或其他适用的存储器封装。在一些实施例中，顶部封装400包括基板418，至少一个半导体晶粒，例如两个堆叠在基板418上的半导体晶粒402和404，以及导电元件422。在一些实施例中，每个半导体晶粒402和404包括动态随机存取存储器(DRAM)晶粒(例如，双数据速率4(doubledata rate 4，DDR4)DRAM晶粒，低功耗DDR4(low-power DDR4，LPDDR4)DRAM晶粒)，同步动态随机存取存储器(synchronous dynamic random access memory，简称SDRAM)晶粒或类似物)或其他适用的存储器晶粒。在其他实施例中，半导体晶粒402和404可以包括相同或不同的装置。在一些实施例中，顶部封装400还包括一个或多个被动元件(未显示)，例如电阻、电容、电感、类似物或其组合。

在此实施例中，如图1所示，有两个半导体晶粒402和404通过焊膏(未显示)安装在基板418上。半导体晶粒402和404具有相应的焊垫408和410。半导体晶粒402和404的焊垫408和410可以使用相应的接合引线414和416与基板418电连接。然而，堆叠半导体晶粒的数量不限于揭露的实施例。或者，如图1所示的半导体晶粒402和404可以并排排列并通过焊膏(未显示)安装在基板418上。或者，半导体晶粒402和404可以通过倒装芯片(flip-chip)技术制造并且不使用接合引线414和416与基板418电连接。

如图1所示，基板418可以包括通孔428和设置在一个或多个超低K(extra-low K，简称ELK)和/或超低K(ultra-low K，简称ULK)介电层(未显示)中的接触焊垫420和430。接触焊垫420设置在靠近基板418的顶表面(晶粒附接表面)418T的通孔428的顶部。此外，接合引线414和416与相应的接触焊垫420电连接。接触焊垫430设置在靠近基板418的底表面(凸块附接表面)418B的通孔428的底部。接触焊垫430可以位于通孔428的正下方或不正下方。接触焊垫430与相应的接触焊垫420电连接。在一些实施例中，接合引线414和416、接触焊垫420和430以及通孔428包括导电材料，例如金属包括铜、金、银或其他适用金属。

在一些实施例中，如图1所示，存储器封装400进一步包括覆盖基板418的顶表面(晶粒附接表面)418T和半导体晶粒402和404的模塑料412。此外，模塑料412可以封装半导体晶粒402和404以及接合引线414和416。模塑料412的顶表面可以作为顶部封装400的顶表面400T。如图1所示，顶部封装400的模塑料412可以通过导电元件422与底部封装300A的模塑料312分隔。在一些实施例中，模塑料312和412可以包括相同或类似的材料和制造工艺。

图2同时显示了顶部封装400的导电结构422堆叠在底部封装300A上的位置。为了说明，虚线用来显示底部封装300A的位置。如图1所示，导电结构422设置在基板418的底表面418B上，与半导体晶粒402和404相对。导电结构422与基板418的相应接触焊垫430以及背侧路由结构366电连接(或接触)。在一些实施例中，顶部封装400的导电结构422(例如DRAM封装)根据给定的排列方式排列。如图2所示，顶部封装400的导电结构422沿着方向100和110以多列排列。在一些实施例中，导电结构422可以根据DDR的数据速率标准排列。例如，导电结构422的分布区域可以具有空心正方形形状。

如图2所示，导电结构422的位置可以保持在顶部封装400和底部封装300A的中心区域。在一些实施例中，导电结构422与底部封装300A重叠。在一些实施例中，导电结构422包括导电球结构，如铜球，导电凸块结构，如铜凸块或焊锡凸块结构，或导电柱结构，如铜柱结构。

图3、4、5和6是根据本发明的一些实施例，显示顶部封装400堆叠在底部封装300A上的半导体装置500A的平面图，显示顶部封装400堆叠在底部封装300A上的相对位置。请注意，图3、4、5和6仅为了说明而显示顶部封装400的边缘400S1至400S4和底部封装300A的侧壁，其余特征可以显示在图1的示意性剖面图中。此外，图1也可以作为显示在图3、4、5和6中的半导体装置500A的沿着线A-A'的剖面图。在一些实施例中，顶部封装400至少有一部分400-EP从底部封装300A的侧壁300S(包括侧壁300S1、300S2、300S3和300S4)突出。如图3、4、5和6所示，底部封装300A可以具有矩形平面图形状。底部封装300A可以具有相对的侧壁300S1和300S3沿着方向100延伸，以及相对的侧壁300S2和300S4沿着方向110延伸。在一些实施例中，如图3所示，顶部封装400的边缘400S1在方向110上向外延伸超出底部封装300A的侧壁300S1距离D1，边缘400S2在方向100上向外延伸超出底部封装300A的侧壁300S2距离D2，边缘400S3在方向110上向外延伸超出底部封装300A的侧壁300S3距离D3，以及边缘400S4在方向100上向外延伸超出底部封装300A的侧壁300S4距离D4。在一些实施例中，距离D1、D2、D3和D4可以都不相等，或者至少有两个是相等的。在一些实施例中，如图4所示，顶部封装400的边缘400S1在方向110上向外延伸超出底部封装300A的侧壁300S1距离D1，边缘400S2可以与底部封装300A的侧壁300S2在方向100上齐平，边缘400S3在方向110上向外延伸超出底部封装300A的侧壁300S3距离D3，以及边缘400S4在方向100上向外延伸超出底部封装300A的侧壁300S4距离D4。在一些实施例中，距离D1、D3和D4可以都不相等，或者至少有两个是相等的。上述设计可以增强灵活性并提供更多选择以适应不同的应用场景。

在一些实施例中，顶部封装400可以在俯视图中完全覆盖底部封装300A，如图3和4所示。因此，如图3和4所示的半导体装置500A也可以称为全悬垂(fully-overhang)型半导体装置500A，且顶部封装400完全遮挡底部封装300A，在俯视图中底部封装300A的任何部分都不会从顶部封装400露出。例如，如图1和3所示，部分400-EP可以从底部封装300A的四个侧壁300S1、300S2、300S3和300S4突出。例如，如图1和4所示，部分400-EP可以从底部封装300A的三个侧壁300S1、300S3和300S4突出。在一些实施例中，全悬垂型半导体装置500A可以保持较小的底部封装尺寸并提高设计灵活性。因此，底部封装300A的制造成本可以降低。此外，基座200可以提供额外的区域200R用于元件放置，如图1所示。

如图3和4所示，底部封装300A可以具有第一面积A1，顶部封装400具有大于第一面积A1的第二面积A2。在一些实施例中，第一面积A1与第二面积A2之差与第一面积A1的比值大于0且小于或等于0.56。如果该比值大于0.56，顶部封装400的质心(重心)的垂直投影(沿着方向120)可能会位于俯视图中底部封装300A的外侧。半导体装置500A可以具有不平衡的质量分布，并受到顶部封装400的安装稳定性影响。

在一些实施例中，顶部封装400可以部分覆盖底部封装300A，并且在俯视图中至少有一部分400-EP从底部封装300A的侧壁300S突出，如图5或图6所示。因此，如图5和图6所示的半导体装置500A也可以称为部分悬垂(partial-overhang)型半导体装置500A。例如，如图1、图5和图6所示，部分400-EP可以从底部封装300A的两个侧壁300S1和300S3突出并且围绕底部封装300A的两个侧壁300S1和300S3。在一些实施例中，在俯视图中，底部封装300A可以有从顶部封装400露出的一个或多个部分P1。例如，如图5所示，底部封装300A有两个部分P1分别靠近侧壁300S2和300S4，并在俯视图中从顶部封装400露出。例如，如图6所示，底部封装300A有一个部分P1靠近侧壁300S2，并在俯视图中从顶部封装400露出。需要注意的是，底部封装300A从顶部封装400露出的部分P1的数量和位置不限于公开的实施例。在一些实施例中，如图5所示，顶部封装400的边缘400S1在方向110上向外延伸超出底部封装300A的侧壁300S1距离D1，底部封装300A的侧壁300S2在方向100上向外延伸超出顶部封装400的边缘400S2，顶部封装400的边缘400S3在方向110上向外延伸超出底部封装300A的侧壁300S3距离D3，底部封装300A的侧壁300S4在方向100上向外延伸超出顶部封装400的边缘400S4。在一些实施例中，距离D1和D3可以相等或不等。在一些实施例中，如图6所示，顶部封装400的边缘400S1在方向110上向外延伸超出底部封装300A的侧壁300S1距离D1，底部封装300A的侧壁300S2在方向100上向外延伸超出顶部封装400的边缘400S2，顶部封装400的边缘400S3在方向110上向外延伸超出底部封装300A的侧壁300S3距离D3，顶部封装400的边缘400S4可以与底部封装300A的侧壁300S4在方向100上齐平。在一些实施例中，距离D1和D3可以相等或不等。上述设计可以增强灵活性，提供更多选择以适应不同的应用场景。

在一些实施例中，部分悬垂型半导体装置500A可以适用于不同尺寸的顶部封装400，并提高设计灵活性。例如，顶部封装400的第二面积A2可以大于、等于或小于底部封装300A的第一面积A1。

如图3、图4、图5和图6所示，在一些实施例中，从底部封装300A的侧壁300S突出的部分400-EP的每个距离D1、D2、D3、D4都大于0且小于或等于5毫米。如果距离D1、D2、D3、D4大于5毫米，顶部封装400可以有较差的安装稳定性。

在一些实施例中，完全悬垂型半导体装置500A的顶部封装400可以至少有一个边与相应的底部封装侧壁齐平。图7是根据一些实施例的半导体装置500A的横截面图。图8和图9是根据一些实施例的图7中的半导体装置500A的透视底视图，显示堆叠在底部封装300A上的顶部封装400的相对位置。图4也可以作为图7中的半导体装置500A的透视底视图。此外，图7也可以作为沿着图8和图9中显示的半导体装置500A的线A-A’的横截面图，以及沿着图4中显示的半导体装置500A的线B-B’的横截面图。为了简洁起见，此后的实施例中与前面参照图1至图6描述的相同或相似的元素不再重复。

例如，如图4和图7所示，顶部封装400的边缘400S2可以与底部封装300A的相应侧壁300S2齐平。例如，如图4和图8所示，顶部封装400的两个边缘400S1和400S2可以与底部封装300A的相应侧壁300S1和300S2齐平。例如，如图4和图9所示，顶部封装400的三个边缘400S1、400S2和400S3可以与底部封装300A的相应侧壁300S1、300S2和300S3齐平。

同样地，在一些实施例中，如图8和图9所示，第一面积A1与第二面积A2之差与第一面积A1的比值大于0且小于或等于0.56。此外，从底部封装300A的侧壁300S突出的部分400-EP的距离D3和D4可以大于0且小于或等于5毫米。

在一些实施例中，从底部封装的侧壁突出的顶部封装的部分可以提供额外的区域供电子元件放置。图10是根据一些实施例的半导体装置500B的横截面图。为了简洁起见，此后的实施例中与前面参照图1至图9描述的相同或相似的元素不再重复。

半导体装置500A与半导体装置500B之间的一个区别是，半导体装置500B进一步包括至少一个被动元件450。在一些实施例中，被动元件450可以安装在顶部封装400的部分400-EP的突出区域400PR上。此外，突出区域400PR可以位于顶部封装400的基板418的底表面418B的一部分上。在一些实施例中，被动元件450和底部封装300A并排排列且设置在顶部封装400的同一侧。例如，被动元件450和底部封装300A并排排列且设置在顶部封装400的基板418的底表面418B上，并且被动元件450设置在邻近底部封装300A的相应侧壁(例如侧壁300S3/300S4)旁。此外，被动元件450和底部封装300A彼此分开。进一步地，被动元件450和底部封装300A通过不同的导电元件与顶部封装400电连接。例如，底部封装300A通过导电元件422与顶部封装400电连接。被动元件450通过与导电元件422不同的导电元件452与顶部封装400电连接。此外，被动元件450可以设置在导电结构422的分布区域之外。例如，被动元件450可以安装在靠近任何边缘400S1、400S2、400S3和400S4的突出区域400PR上。此外，被动元件450不必被模塑料覆盖。在一些实施例中，被动元件450包括电容器、电感器、电阻器或其组合。例如，被动元件450可以是陆地侧电容器(land-side capacitor，LSC)包含多层陶瓷电容器(multilayer ceramic capacitor，MLCC)、硅电容器或其他适用的电容器。

在一些实施例中，导电元件422和452可以包括相同或类似的材料和结构。此外，导电元件452的尺寸和间距可以与导电元件422相同或不同。例如，导电元件452的尺寸和间距可以小于导电元件422的尺寸和间距。

在一些实施例中，半导体装置的底部封装可以包括各种类型以提高设计灵活性，如下文更详细描述。图11是根据本发明的一些实施例的半导体装置500C的横截面视图。为了简洁起见，以下实施例中与先前参照图1至10所描述的相同或类似的元素不再重复描述。在一些实施例中，半导体装置500C包括顶部封装400和底部封装300B。此外，底部封装300B可以包括多晶粒(multi-die)封装。

如图11所示，底部封装300B包括至少两个半导体晶粒，例如，沿着方向100并排排列的半导体晶粒102和132。半导体晶粒102和132设置在前侧路由结构316和背侧路由结构366之间。半导体晶粒132具有主动表面132as和与主动表面132as相对的背侧表面132bs。在一些实施例中，半导体晶粒102和132是使用倒装芯片技术制造的。半导体晶粒102和132可以被翻转以设置在与导电结构322相对的前侧路由结构316上。半导体晶粒102的主动表面102as上的焊垫104和半导体晶粒132的主动表面132as上的焊垫134通过导电元件112和142与前侧路由结构316电连接。半导体晶粒102和132通过前侧路由结构316的通孔318、导电迹线319和接触焊垫320以及相应的导电元件322与基座200电连接。在一些实施例中，半导体晶粒132仅通过前侧路由结构316内的通孔318和导电迹线319与半导体晶粒102电连接。在一些实施例中，半导体晶粒102和132各自独立包括系统单芯片(SOC)晶粒、逻辑设备、存储器装置、无线频率(RF)装置、类似装置或其任何组合。例如，半导体晶粒102和132可以各自独立包括微控制单元(MCU)晶粒、微处理器单元(MPU)晶粒、电源管理集成电路(PMIC)晶粒、全球定位系统(GPS)装置、中央处理单元(CPU)晶粒、图形处理单元(GPU)晶粒、输入输出(IO)晶粒、动态随机存取存储器(DRAM)IP核心、静态随机存取存储器(SRAM)、高带宽存储器(HBM)、类似装置或其任何组合。在一些实施例中，半导体晶粒102和132具有不同的功能。在一些实施例中，半导体晶粒102和132是在不同的技术节点制造的。

图12是根据本发明的一些实施例的半导体装置500D的横截面视图。为了简洁起见，以下实施例中与先前参照图1至11所描述的相同或类似的元素不再重复描述。在一些实施例中，半导体装置500D可以是扇出封装上封装(扇出POP)。半导体装置500D包括顶部封装400和底部封装300C。此外，底部封装300C可以包括设置在半导体晶粒102的主动表面102as和背侧表面102bs上的前侧路由结构316C和背侧路由结构366C。在一些实施例中，前侧路由结构316C是前侧RDL结构316C，背侧路由结构366C是背侧RDL结构366C。在一些实施例中，前侧RDL结构316C和背侧RDL结构366C可以包括一个或多个导电迹线(未显示)、设置在一个或多个介电层(未显示)中的一个或多个通孔(未显示)。在一些实施例中，导电元件322与前侧RDL结构316C电连接并接触，导电元件422与背侧RDL结构366C电连接并接触。

如图12所示，底部封装300C可以进一步包括安装在与半导体晶粒102相对的前侧路由结构316C上的电子元件330。在一些实施例中，电子元件330具有焊垫332并通过导电迹线319与前侧路由结构316C电连接。在一些实施例中，电子元件330设置在导电结构322之间。电子元件330不必被模塑料覆盖。在一些实施例中，电子元件330包括集成被动元件(integrated passive device，IPD)包含电容器、电感器、电阻器或其组合。例如，电子元件330可以是陆地侧电容器(LSC)包含多层陶瓷电容器(MLCC)、硅电容器或其他适用的电容器。

图13是根据本发明的一些实施例的半导体装置500D的横截面视图。为了简洁起见，以下实施例中与先前参照图1至12所描述的相同或类似的元素不再重复描述。半导体装置500B和半导体装置500E之间的差异之一是，半导体装置500E的底部封装300D是没有背侧路由结构366制造的。因此，模塑料312的顶表面312T可以作为底部封装300D的顶表面312T。此外，靠近顶部封装400的导电互连件314的端部可以暴露于模塑料312的顶表面312T。在一些实施例中，导电元件422与相应的导电互连件314接触。

值得注意的是，图10至13仅显示了半导体装置500B、500C、500D和500E的横截面视图以供说明。应该理解的是，尽管一些特征在一些实施例中显示但在其他实施例中未显示，这些特征可以(或可以不)在其他实施例中存在，只要可以。例如，尽管图3-6、8和9的示例实施例中显示了顶部封装400和半导体装置500A的底部封装300A之间的相对位置的特定排列，但图10-13的半导体装置500B/500C/500D/500E的顶部封装400和底部封装300B/300C/300D之间的相对位置的任何其他组合的排列也可以适用。

本发明实施例提供了一种半导体装置，例如封装上封装(PoP)半导体封装。半导体装置包括底部封装和顶部封装。底部封装安装在基座上。顶部封装安装在底部封装上。在一些实施例中，顶部封装的至少一部分从底部封装的侧壁突出。换句话说，顶部封装可以具有至少一个悬垂部分。在一些实施例中，顶部封装完全覆盖底部封装的半导体装置可以被称为全悬垂型半导体装置。全悬垂型半导体装置可以保持底部封装的小尺寸并提高设计灵活性。因此，底部封装的制造成本可以降低。此外，基座可以有更多可用的元件放置区域。在一些实施例中，顶部封装可以部分覆盖底部封装。因此，顶部封装部分覆盖底部封装的半导体装置可以被称为部分悬垂型半导体装置。部分悬垂型半导体装置可以适应不同尺寸的顶部封装并提高设计灵活性。在一些实施例中，顶部封装的悬垂部分可以提供额外的被动元件放置区域。在一些实施例中，底部封装可以具有各种类型。因此，制造的半导体装置可以具有不同的类型，例如高带宽封装上封装(HBPoP)封装或扇出封装上封装(扇出PoP)封装，以提高设计灵活性。

虽然本发明已通过示例的方式并根据优选实施例进行了描述，但应理解本发明不限于所公开的实施例。相反，它旨在涵盖各种修改和类似的布置(如本领域技术人员显而易见的那样)。因此，所附权利要求的范围应给予最宽泛的解释，以涵盖所有此类修改和类似布置。

Claims (16)

1.一种半导体装置，其特征在于，包括：

底部封装；以及

顶部封装，安装在该底部封装上；

其中，该顶部封装的至少一部分从该底部封装的侧壁突出。

2.如权利要求1所述的半导体装置，其特征在于，该至少一部分从该侧壁突出的距离大于0毫米且小于或等于5毫米。

3.如权利要求2所述的半导体装置，其特征在于，该顶部封装在俯视图中完全覆盖该底部封装。

4.如权利要求1所述的半导体装置，其特征在于，该顶部封装的至少一个边与该相对应的侧壁与该底部封装齐平。

5.如权利要求4所述的半导体装置，其特征在于，该顶部封装在俯视图中部分覆盖该底部封装。

6.如权利要求5所述的半导体装置，其特征在于，该底部封装的第一部分在俯视图中从该顶部封装露出。

7.如权利要求6所述的半导体装置，其特征在于，进一步包括：

被动元件，安装在该顶部封装的该至少一部分的突出区域上。

8.如权利要求6所述的半导体装置，其特征在于，该被动元件和该底部封装并排排列且设置在该顶部封装的同一侧。

9.如权利要求1所述的半导体装置，其特征在于，该被动元件和该底部封装通过不同的导电元件与该顶部封装电连接。

10.如权利要求1所述的半导体装置，其特征在于，在俯视图中，该底部封装具有第一面积并且该顶部封装具有大于该第一面积的第二面积，其中，该第一面积与该第二面积之差值与该第一面积的比值大于0且小于或等于0.56。

11.如权利要求10所述的半导体装置，其特征在于，该底部封装包括位于该顶部封装件和该底部封装的第一半导体晶粒之间的路由结构。

12.如权利要求11所述的半导体装置，其特征在于，该半导体装置是高带宽封装对封装(HBPOP)封装或扇出封装对封装(扇出POP)封装。

13.如权利要求11所述的半导体装置，其特征在于，该顶部封装使用第一导电元件安装在该底部封装上，且该第一导电元件与该路由结构接触。

14.如权利要求11所述的半导体装置，其特征在于，该顶部封装使用第一导电元件安装在该底部封装上，其中该底部封装包括围绕该底部封装的至少一个第一半导体芯片的导电互连件，且其中该第一导电元件与该相应的导电互连件接触。

15.如权利要求11所述的半导体装置，其特征在于，该底部封装包括覆盖该第一半导体芯片的第一模塑料，其中该导电互连件穿过该第一模塑料。

16.一种半导体装置，其特征在于，包括：

底部封装；以及

顶部封装，安装在该底部封装上；

其中，该顶部封装的至少一个边缘向外延伸超出该底部封装的相应侧壁。