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CN115705884A - 反熔丝型一次编程存储单元及其相关的存储单元阵列结构 - Google Patents

反熔丝型一次编程存储单元及其相关的存储单元阵列结构 Download PDF

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CN115705884A
CN115705884A CN202210285441.5A CN202210285441A CN115705884A CN 115705884 A CN115705884 A CN 115705884A CN 202210285441 A CN202210285441 A CN 202210285441A CN 115705884 A CN115705884 A CN 115705884A
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CN
China
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voltage
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antifuse
memory cell
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陈稐寯
陈俊任
何秉隆
陈信铭
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eMemory Technology Inc
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Abstract

本发明公开一种反熔丝型一次编程存储单元及其相关的存储单元阵列结构，其中反熔丝型一次编程存储单元包括：一第一选择元件、一第一跟随元件与一第一反熔丝晶体管。该第一选择元件的一第一端连接至一第一位线。该第一选择元件的一第二端连接至一第一节点。该第一选择元件的一选择端连接至一第一字线。该第一跟随元件的一第一端连接至该第一节点。该第一跟随元件的一第二端连接至一第二节点。该第一跟随元件的一第一控制端连接至一第一跟随控制线。该第一反熔丝晶体管的一第一漏/源端连接至该第二节点。该第一反熔丝晶体管的一栅极端连接至一第一反熔丝控制线。该第一反熔丝晶体管的一第二漏/源端为浮接。

Description

反熔丝型一次编程存储单元及其相关的存储单元阵列结构
技术领域
本发明涉及一种非易失性存储器(Non-volatile memory)，且特别涉及一种反熔丝型一次编程存储单元(antifuse-type one time programming memory cell)及其相关的存储单元阵列结构(cell array structure)。
背景技术
众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非易失性存储器制造完成并出厂后，使用者即可以编程(program)非易失性存储器，进而将数据记录在非易失性存储器中。
而根据编程的次数，非易失性存储器可进一步区分为：多次编程的存储器(multi-time programming memory，简称MTP存储器)、一次编程的存储器(one time programmingmemory，简称OTP存储器)或者光掩模式只读存储器(Mask ROM存储器)。
基本上，使用者可以对MTP存储器进行多次的编程，用以多次修改存储数据。而使用者仅可以编程一次OTP存储器，一旦OTP存储器编程完成之后，其存储数据将无法修改。而Mask ROM存储器于出厂之后，所有的存储数据已经记录在其中，使用者仅能够读取MaskROM存储器中的存储数据，而无法进行编程。
再者，OTP存储器根据其特性可区分为熔丝型(fuse-type)OTP存储器与反熔丝型(antifuse-type)OTP存储器。熔丝型OTP存储器的存储单元(memory cell)尚未进行编程(program)时，其为低电阻值的存储状态；而进行编程之后的存储单元，其具备高电阻值的存储状态。
相反地，反熔丝型OTP存储器的存储单元尚未进行编程(program)时，其具备高电阻值的存储状态；而进行编程之后的存储单元，其具备低电阻值的存储状态。
请参照图1A，其所绘示为现有反熔丝OTP存储单元。反熔丝OTP存储单元100包括一选择晶体管(select transistor)MS与一反熔丝晶体管(antifuse transistor)MAF。选择晶体管MS的第一漏/源端(drain/source terminal)连接至位线BL，选择晶体管MS的栅极端连接至字线WL，选择晶体管MS的第二漏/源端连接至反熔丝晶体管MAF的第一漏/源端，反熔丝晶体管MAF的栅极端连接至反熔丝控制线(antifuse control line)AF，反熔丝晶体管MAF的第二漏/源端为浮接(floating)。
由于反熔丝晶体管MAF的第二漏/源端为浮接，所以反熔丝晶体管MAF可视为一电容器(capacitor)。也就是说，反熔丝OTP存储单元100为一晶体管与一电容器存储单元(1T1Ccell)。
请参照图1B与图1C，其所绘示为现有反熔丝OTP存储单元进行编程动作(programaction)与编程抑制动作(program inhibit action)的偏压示意图。
如图1B所示，在编程动作时，位线BL接收接地电压(0V)，反熔丝控制线AF接收编程电压(program voltage)VPP，字线WL接收开启电压(turn on voltage)VON。举例来说，编程电压VPP为5V，开启电压VON为2.5V。
在编程动作时，选择晶体管MS开启(turn on)，位线BL的接地电压(0V)传递至反熔丝晶体管MAF的第一漏/源端，使得反熔丝晶体管MAF的栅极端与第一漏/源端之间承受的电压应力(voltage stress)为编程电压VPP，造成反熔丝晶体管MAF的栅极氧化层(gate oxidelayer)破裂(rupture)，反熔丝晶体管MAF的栅极端与第一漏/源端之间呈现低电阻值。亦即，反熔丝OTP存储单元100为低电阻值的存储状态。
如图1C所示，在编程抑制动作时，位线BL接收接地电压(0V)，反熔丝控制线AF接收编程电压(program voltage)VPP，字线WL接收关闭电压(turn off voltage)VOFF。举例来说，关闭电压VOFF为0V。
在编程抑制动作时，选择晶体管MS关闭(turn off)，位线BL的接地电压(0V)无法传递至反熔丝晶体管MAF的第一漏/源端，使得反熔丝晶体管MAF的栅极端与第一漏/源端之间承受的电压应力很小，反熔丝晶体管MAF的栅极氧化层(gate oxide layer)未破裂(rupture)，反熔丝晶体管MAF的栅极端与第一漏/源端之间仍维持在高电阻值。亦即，反熔丝OTP存储单元100为高电阻值的存储状态。
另外，如图1C所示，在编程抑制动作时，选择晶体管MS关闭。此时，选择晶体管MS会产生漏电流(leakage current)。例如，冲击电流(punch current)IPunch以及栅极诱导漏极漏电流(gate induced drain leakage current，简称GIDL)IGIDL。
如图1C所示，当选择晶体管MS关闭时，选择晶体管MS第二漏/源端的电压约为(VPP-VtAF)。其中，VtAF为反熔丝晶体管MAF的临限电压(threshold voltage)，约为1V，所以选择晶体管MS第二漏/源端的电压约为4V(5V-1V)。
再者，选择晶体管MS关闭时，第一漏/源端与第二漏/源端的之间的电压差(voltage difference)，会造成冲击电流IPunch的产生，而电压差越大冲击电流IPunch也越大。以图1C为例，选择晶体管MS第一漏/源端与第二漏/源端的之间的电压差约为4V，会产生较大的冲击电流IPunch，且冲击电流IPunch由选择晶体管Ms的第二漏/源端流向与第一漏/源端。
另外，选择晶体管MS第二漏/源端与栅极端之间的电压差(voltage difference)会造成栅极诱导漏极漏电流IGIDL的产生，电压差越大栅极诱导漏极漏电流IGIDL也越大。以图1C为例，选择晶体管MS第二漏/源端与栅极端之间的电压差约为4V，会产生较大的栅极诱导漏极漏电流IGIDL，且栅极诱导漏极漏电流IGIDL由选择晶体管MS的第二漏/源端流向选择晶体管MS的体极端(body terminal)。
请参照图2A，其所绘示为现有另一反熔丝OTP存储单元。反熔丝OTP存储单元200包括一选择晶体管MS、一跟随晶体管(following transistor)MFL与一反熔丝晶体管MAF。选择晶体管MS的第一漏/源端连接至位线BL，选择晶体管MS的栅极端连接至字线WL，选择晶体管MS的第二漏/源端连接至跟随晶体管(follow transistor)MFL的第一漏/源端，跟随晶体管MFL的栅极端连接至跟随控制线(following control line)FL，跟随晶体管MFL的第二漏/源端连接至反熔丝晶体管MAF的第一漏/源端，反熔丝晶体管MAF的栅极端连接至反熔丝控制线AF，反熔丝晶体管MAF的第二漏/源端为浮接(floating)。
由于反熔丝晶体管MAF的第二漏/源端为浮接，所以反熔丝晶体管MAF可视为一电容器(capacitor)。也就是说，反熔丝OTP存储单元200为二晶体管与一电容器存储单元(2T1Ccell)。
请参照图2B与图2C，其所绘示为现有反熔丝OTP存储单元进行编程动作与编程抑制动作的偏压示意图。
如图2B所示，在编程动作时，位线BL接收接地电压(0V)，反熔丝控制线AF接收编程电压(program voltage)VPP，字线WL接收开启电压(turn on voltage)VON，跟随控制线FL接收一控制电压VFL。举例来说，编程电压VPP为5V，开启电压VON为1.8V，控制电压VFL为1.8V。基本上，控制电压VFL控制跟随晶体管MFL处于导通状态(conducting state)。
因此，当选择晶体管MS开启(turn on)且跟随晶体管MFL处于导通状态时，位线BL的接地电压(0V)传递至反熔丝晶体管MAF的第一漏/源端，使得反熔丝晶体管MAF的栅极端与第一漏/源端之间承受的电压应力(voltage stress)为编程电压VPP，造成反熔丝晶体管MAF的栅极氧化层(gate oxide layer)破裂(rupture)，反熔丝晶体管MAF的栅极端与第一漏/源端之间呈现低电阻值。亦即，反熔丝OTP存储单元200为低电阻值的存储状态。
如图2C所示，在编程抑制动作时，位线BL接收接地电压(0V)，反熔丝控制线AF接收编程电压(program voltage)VPP，字线WL接收关闭电压(turn off voltage)VOFF，跟随控制线FL接收一控制电压VFL。举例来说，关闭电压VOFF为接地电压(0V)。
因此，当选择晶体管MS关闭(turn off)且跟随晶体管MFL处于导通状态时，位线BL的接地电压(0V)无法传递至反熔丝晶体管MAF的第一漏/源端，使得反熔丝晶体管MAF的栅极端与第一漏/源端之间承受的电压应力很小，反熔丝晶体管MAF的栅极氧化层(gate oxidelayer)未破裂(rupture)，反熔丝晶体管MAF的栅极端与第一漏/源端之间仍维持在高电阻值。亦即，反熔丝OTP存储单元200为高电阻值的存储状态。
另外，如图2C所示，在编程抑制动作时，选择晶体管MS关闭。此时，选择晶体管MS的第二漏/源端电压约为(VFL-VtFL)，选择晶体管MS会产生漏电流。例如，冲击电流IPunch以及栅极诱导漏极漏电流IGIDL1。另外，跟随晶体管MFL的第二漏/源端电压约为(VPP-VtAF)，跟随晶体管MFL会产生漏电流。例如，栅极诱导漏极漏电流IGIDL2。举例来说，VtFL为跟随晶体管MFL的临限电压，VtAF为反熔丝晶体管MAF的临限电压，VtFL约为1V，VtAF约为0.7V。因此，选择晶体管MS的第二漏/源端电压约为1.1V(1.8V-0.7V)，跟随晶体管MFL的第二漏/源端电压约为4V(5V-1V)。
再者，选择晶体管MS的第二漏/源端与第一源极端之间的电压差1.1V会导致冲击电流IPunch的产生。选择晶体管MS的第二漏/源端与栅极端之间的电压差1.1V会导致栅极诱导漏极漏电流IGIDL1产生。另外，跟随晶体管MFL的第二漏/源端与栅极端之间的电压差2.2V(4V-1.8V)会导致栅极诱导漏极漏电流IGIDL2产生。
在现有反熔丝OTP存储单元200中，调整控制电压VFL可以进一步的调整漏电流大小。请参照图2D，其所绘示为现有反熔丝OTP存储单元200于编程抑制动作时，控制电压VFL与漏电流之间的关系。举例来说，反熔丝OTP存储单元200中，选择晶体管MS、跟随晶体管MFL与反熔丝晶体管MAF的沟道长度(channel length)为36nm。
由图2D可知，当控制电压VFL降低时，选择晶体管MS所产生的冲击电流IPunch以及栅极诱导漏极漏电流IGIDL1会降低，但是跟随晶体管MFL产生的栅极诱导漏极漏电流IGIDL2会升高。反之，当控制电压VFL升高时，跟随晶体管MFL产生的栅极诱导漏极漏电流IGIDL2会降低，但是选择晶体管MS产生的冲击电流IPunch以及栅极诱导漏极漏电流IGIDL1会升高。
因此，如图2D所示，当控制电压VFL调整到约2.0V时，将使得反熔丝OTP存储单元200产生相对较小的总漏电流。其中，选择晶体管MS的冲击电流IPunch约为50pA，选择晶体管MS的栅极诱导漏极漏电流IGIDL1约为7nA，跟随晶体管MFL的栅极诱导漏极漏电流IGIDL2约为7nA。
然而，随着半导体制作工艺的演进，当晶体管的尺寸越来越小时，现有OTP存储器200的漏电流会急剧上升。举例来说，当反熔丝OTP存储单元200中晶体管的沟道长度小于16nm时，漏电流的情况将会更糟。
发明内容
本发明有关于一种存储单元阵列结构。该存储单元阵列结构包括一第一反熔丝型一次编程存储单元。该第一反熔丝型一次编程存储单元包括：一第一选择元件，该第一选择元件的一第一端连接至一第一位线，该第一选择元件的一第二端连接至一第一节点，且该第一选择元件的一选择端连接至一第一字线；一第一跟随元件，该第一跟随元件的一第一端连接至该第一节点，该第一跟随元件的一第二端连接至一第二节点，且该第一跟随元件的一第一控制端连接至一第一跟随控制线；以及，一第一反熔丝晶体管，该第一反熔丝晶体管的一第一漏/源端连接至该第二节点，该第一反熔丝晶体管的一栅极端连接至一第一反熔丝控制线，该第一反熔丝晶体管的一第二漏/源端为浮接；其中，该第一选择元件，包括一第一选择晶体管与一第二选择晶体管，该第一选择晶体管的一第一漏/源端连接至该第一位线，该第一选择晶体管的一栅极端连接至该第一字线，该第一选择晶体管的一第二漏/源端连接至该第二选择晶体管的一第一漏/源端，该第二选择晶体管的一栅极端连接至该第一字线，该第二选择晶体管的一第二漏/源端连接至该第一节点。
本发明有关于一种存储单元阵列结构。该存储单元阵列结构包括一第一反熔丝型一次编程存储单元。该第一反熔丝型一次编程存储单元包括：一第一选择元件，该第一选择元件的一第一端连接至一第一位线，该第一选择元件的一第二端连接至一第一节点，且该第一选择元件的一选择端连接至一第一字线；一第一跟随元件，该第一跟随元件的一第一端连接至该第一节点，该第一跟随元件的一第二端连接至一第二节点，该第一跟随元件的一第一控制端连接至一第一跟随控制线，且该第一跟随元件的一第二控制端连接至一第二跟随控制线；以及，一第一反熔丝晶体管，该第一反熔丝晶体管的一第一漏/源端连接至该第二节点，该第一反熔丝晶体管的一栅极端连接至一第一反熔丝控制线，该第一反熔丝晶体管的一第二漏/源端为浮接；其中，该第一跟随元件包括一第一跟随晶体管与一第二跟随晶体管，该第一跟随晶体管的一第一漏/源端连接至该第一节点，该第一跟随晶体管的一栅极端连接至该第一跟随控制线，该第一跟随晶体管的一第二漏/源端连接至该第二跟随晶体管的一第一漏/源端，该第二跟随晶体管的一栅极端连接至该第二跟随控制线，该第二跟随晶体管的一第二漏/源端连接至该第二节点。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附的附图，作详细说明如下：
附图说明
图1A、图1B与图1C为现有反熔丝OTP存储单元及其进行编程动作与编程抑制动作的偏压示意图；
图2A、图2B与图2C为现有另一反熔丝OTP存储单元及其进行编程动作与编程抑制动作的偏压示意图；
图2D为现有反熔丝OTP存储单元于编程抑制动作时，控制电压VFL与漏电流之间的关系的示意图；
图3A、图3B与图3C为本发明反熔丝OTP存储单元的第一实施例及其进行编程动作与编程抑制动作的偏压示意图；
图4A、图4B与图4C为本发明反熔丝OTP存储单元的第二实施例及其进行编程动作与编程抑制动作的偏压示意图；
图5为本发明第二实施例反熔丝OTP存储单元所组成的存储单元阵列结构及其偏压示意图；
图6A、图6B与图6C为本发明反熔丝OTP存储单元的第三实施例及其进行编程动作与编程抑制动作的偏压示意图；以及
图7为本发明第三实施例反熔丝OTP存储单元所组成的存储单元阵列结构及其偏压示意图。
符号说明
100,200,300,400,500:反熔丝OTP存储单元
310,410,451,510,551:选择元件
320,420,452,520,552:跟随元件
450,550:存储单元阵列结构
具体实施方式
请参照图3A，其所绘示为本发明反熔丝OTP存储单元的第一实施例。反熔丝OTP存储单元300包括一选择元件(select device)310、一跟随元件(following device)320与一反熔丝晶体管MAF。
反熔丝OTP存储单元300中，选择元件310的第一端连接至位线BL，选择元件310的选择端连接至字线WL，选择元件310的第二端连接至节点y，跟随元件320的第一端连接至节点y，跟随元件320的多个控制端连接至多条跟随控制线FL1、FL2，跟随元件320的第二端连接至节点z，反熔丝晶体管MAF的第一漏/源端连接至节点z，反熔丝晶体管MAF的栅极端连接至反熔丝控制线AF，反熔丝晶体管MAF的第二漏/源端为浮接。
根据本发明的第一实施例选择元件310由两个选择晶体管MS1、MS2组成，跟随元件320由两个跟随晶体管MFL1、MFL2组成。在选择元件310中，选择晶体管MS1的第一漏/源端连接至位线BL，选择晶体管MS1的栅极端连接至字线WL，选择晶体管M S1的第二漏/源端连接至选择晶体管MS2的第一漏/源端，选择晶体管MS2的栅极端连接至字线WL，选择晶体管MS2的第二漏/源端连接至节点y。在跟随元件320中，跟随晶体管MFL1的第一漏/源端连接至节点y，跟随晶体管MFL1的栅极端连接至跟随控制线FL1，跟随晶体管MFL1的第二漏/源端连接至跟随晶体管MFL2的第一漏/源端，跟随晶体管MFL2的栅极端连接至跟随控制线FL2，跟随晶体管MFL2的第二漏/源端连接至节点z。
由于反熔丝晶体管MAF的第二漏/源端为浮接，所以反熔丝晶体管MAF可视为一电容器(capacitor)。也就是说，第一实施例反熔丝OTP存储单元300为四晶体管与一电容器存储单元(4T1C cell)。再者，反熔丝OTP存储单元300也可以选择性地进行编程动作与编程抑制动作。其中，在进行编程动作时，两个选择晶体管MS1、MS2将同时被开启。在进行编程抑制动作时，两个选择晶体管MS1、MS2将同时被关闭。两个跟随晶体管MFL1、MFL2在进行编程动作与编程抑制动作时都会处于导通状态。以下是以晶体管沟道长度为16nm为例来说明反熔丝OTP存储单元300于编程动作与编程抑制动作时的偏压。
请参照图3B与图3C，其所绘示为第一实施例反熔丝OTP存储单元进行编程动作与编程抑制动作的偏压示意图。
如图3B所示，在编程动作时，位线BL接收接地电压(0V)，反熔丝控制线AF接收编程电压(program voltage)VPP，字线WL接收开启电压(turn on voltage)VON，跟随控制线FL1接收第一控制电压VFL1，跟随控制线FL2接收第二控制电压VFL2。举例来说，编程电压VPP为5V，开启电压VON为1V，第一控制电压VFL1为1.5V，第二控制电压VFL2为2V。其中，开启电压VON可开启(turn on)选择晶体管MS1、MS2，亦即开启选择元件310。另外，两个控制电压VFL1、VFL2可控制跟随晶体管MFL1、MFL2处于导通状态，亦即跟随元件320处于导通状态，使得节点y与节点z之间导通。根据本发明的第一实施例，编程电压VPP大于第二控制电压VFL2，第二控制电压VFL2大于等于第一控制电压VFL1，第一控制电压VFL1大于开启电压VON。
当选择元件310开启(turn on)且跟随元件320处于导通状态时，位线BL的接地电压(0V)传递至反熔丝晶体管MAF的第一漏/源端，使得反熔丝晶体管MAF的栅极端与第一漏/源端之间承受的电压应力(voltage stress)为编程电压VPP，造成反熔丝晶体管MAF的栅极氧化层(gate oxide layer)破裂(rupture)，反熔丝晶体管MAF的栅极端与第一漏/源端之间呈现低电阻值。亦即，反熔丝OTP存储单元300为低电阻值的存储状态。
如图3C所示，在编程抑制动作时，位线BL接收接地电压(0V)，反熔丝控制线AF接收编程电压VPP，字线WL接收关闭电压(turn off voltage)VOFF，跟随控制线FL1接收第一控制电压VFL1，跟随控制线FL2接收第二控制电压VFL2。举例来说，编程电压VPP为5V，关闭电压VOFF为0V，第一控制电压VFL1为1.5V，第二控制电压VFL2为2V。其中，关闭电压VOFF可关闭(turnoff)选择晶体管MS1、MS2，亦即关闭选择元件310。
当选择元件310关闭(turn off)且跟随元件320处于导通状态(亦即跟随晶体管MFL1、MFL2处于导通状态)时，位线BL的接地电压(0V)无法传递至反熔丝晶体管MAF的第一漏/源端，使得反熔丝晶体管MAF的栅极端与第一漏/源端之间承受的电压应力很小，反熔丝晶体管MAF的栅极氧化层(gate oxide layer)未破裂(rupture)，反熔丝晶体管MAF的栅极端与第一漏/源端之间仍维持在高电阻值。亦即，反熔丝OTP存储单元300为高电阻值的存储状态。
另外，如图3C所示，在编程抑制动作时，选择元件310关闭。此时，节点y的电压Vy＝(VFL1-VtFL1)，选择元件310会产生漏电流。例如，冲击电流IPunch以及栅极诱导漏极漏电流IGIDL1。另外，节点z的电压Vz＝(VPP-VtAF)，跟随电元件320中的跟随晶体管MFL2会产生漏电流。例如，栅极诱导漏极漏电流IGIDL2。其中，VtFL1为跟随晶体管MFL1的临限电压，VtAF为反熔丝晶体管MAF的临限电压，VtFL1约为0.7V，VtAF约为1V。
由以上的说明可知，调整第一控制电压VFL1可以改变节点y的电压Vy，并进一步调整冲击电流IPunch以及栅极诱导漏极漏电流IGIDL1。因此，当第一控制电压VFL1为1.5V时，节点y的电压Vy约为0.8V(1.5V-0.7V)，使得选择元件310几乎不会产生冲击电流IPunch，且栅极诱导漏极漏电流IGIDL1非常低，约为1nA。
同理，调整第二控制电压VFL2可以改变跟随晶体管MFL2第二漏/源端(节点z)与栅极端之间的电压差，并进一步调整栅极诱导漏极漏电流IGIDL2。因此，当第二控制电压VFL2为2V时，节点z的电压Vz约为4V(5V-1V)，跟随晶体管MFL2第二漏/源端与栅极端之间的电压差约为2V(4V-2V)，栅极诱导漏极漏电流IGIDL2非常低，约为3nA。
在本实施例中，选择元件310中包括两个选择晶体管MS1、MS2，而串接的选择晶体管MS1、MS2可使得选择元件310的有效沟道长度增长，使得漏电流Ipunch降低。
再者，由于半导体制作工艺变异，选择元件310可能接收关闭电压VOFF但是无法完全关闭的情况发生，造成漏电流增加。由于选择元件310中包括两个串接的选择晶体管MS1、MS2，只要任一个选择晶体管MS1、MS2接收关闭电压VOFF而完全关闭，即可以完全关闭选择元件310并阻断漏电流路径。也就是说，在编程抑制动作时，反熔丝OTP存储单元300会产生较小的漏电流。
在本发明的第一实施例中，选择元件310以及跟随元件320中都以两个晶体管串接为例来说明。当然，本发明并不限定于此。当晶体管的沟道长度更短时，选择元件310或者跟随元件320中可以串接两个以上的晶体管。举例来说，反熔丝OTP存储单元中，选择元件包括三个选择晶体管串接于位线BL与节点y之间，且跟随元件包括两个跟随晶体管串接于节点y与节点z之间，并组成5T1C存储单元。其中，三个选择晶体管的栅极连接至字线，两个跟随晶体管的栅极连接至不同的二条跟随控制线。
或者，选择元件包括两个选择晶体管串接于位线BL与节点y之间，且跟随元件包括三个跟随晶体管串接于节点y与节点z之间，并组成5T1C存储单元。其中，两个选择晶体管的栅极连接至字线，三个跟随晶体管的栅极连接至不同的三条跟随控制线。
或者，选择元件包括三个选择晶体管串接于位线BL与节点y之间，且跟随元件包括三个跟随晶体管串接于节点y与节点z之间，并组成6T1C存储单元。其中，三个选择晶体管的栅极连接至字线，三个跟随晶体管的栅极连接至不同的三条跟随控制线。
另外，考虑反熔丝OTP存储单元的漏电流在可接受的范围之内时，本发明的反熔丝OTP存储单元也可以是3T1C存储单元。以下说明之。
请参照图4A，其所绘示为本发明反熔丝OTP存储单元的第二实施例。反熔丝OTP存储单元400包括一选择元件410、一跟随元件420与一反熔丝晶体管MAF。
反熔丝OTP存储单元400中，选择元件410的第一端连接至位线BL，选择元件410的选择端连接至字线WL，选择元件410的第二端连接至节点y，跟随元件420的第一端连接至节点y，跟随元件420的控制端连接至跟随控制线FL1，跟随元件420的第二端连接至节点z，反熔丝晶体管MAF的第一漏/源端连接至节点z，反熔丝晶体管MAF的栅极端连接至反熔丝控制线AF，反熔丝晶体管MAF的第二漏/源端为浮接。
根据本发明的第二实施例选择元件410由两个选择晶体管MS1、MS2组成，跟随元件420由一个跟随晶体管MFL1组成。在选择元件410中，选择晶体管MS1的第一漏/源端连接至位线BL，选择晶体管MS1的栅极端连接至字线WL，选择晶体管M S1的第二漏/源端连接至选择晶体管MS2的第一漏/源端，选择晶体管MS2的栅极端连接至字线WL，选择晶体管MS2的第二漏/源端连接至节点y。在跟随元件420中，跟随晶体管MFL1的第一漏/源端连接至节点y，跟随晶体管MFL1的栅极端连接至跟随控制线FL1，跟随晶体管MFL1的第二漏/源端连接至节点z。
由于反熔丝晶体管MAF的第二漏/源端为浮接，所以反熔丝晶体管MAF可视为一电容器(capacitor)。也就是说，第二实施例反熔丝OTP存储单元400为三晶体管与一电容器存储单元(3T1C cell)。
请参照图4B与图4C，其所绘示为第二实施例反熔丝OTP存储单元进行编程动作与编程抑制动作的偏压示意图。
如图4B所示，在编程动作时，位线BL接收接地电压(0V)，反熔丝控制线AF接收编程电压(program voltage)VPP，字线WL接收开启电压(turn on voltage)VON，跟随控制线FL1接收第一控制电压VFL1。举例来说，编程电压VPP为5V，开启电压VON为1.2V，第一控制电压VFL1为2V。其中，开启电压VON可开启(turn on)选择晶体管MS1、MS2，亦即开启选择元件410。另外，第一控制电压VFL1可控制跟随晶体管MFL1处于导通状态，亦即跟随元件420处于导通状态，使得节点y与节点z之间导通。根据本发明的第二实施例，编程电压VPP大于第一控制电压VFL1，第一控制电压VFL1大于开启电压VON。
当选择元件410开启(turn on)且跟随元件420处于导通状态时，位线BL的接地电压(0V)传递至反熔丝晶体管MAF的第一漏/源端，使得反熔丝晶体管MAF的栅极端与第一漏/源端之间承受的电压应力(voltage stress)为编程电压VPP，造成反熔丝晶体管MAF的栅极氧化层(gate oxide layer)破裂(rupture)，反熔丝晶体管MAF的栅极端与第一漏/源端之间呈现低电阻值。亦即，反熔丝OTP存储单元400为低电阻值的存储状态。
如图4C所示，在编程抑制动作时，位线BL接收接地电压(0V)，反熔丝控制线AF接收编程电压VPP，字线WL接收关闭电压(turn off voltage)VOFF，跟随控制线FL1接收第一控制电压VFL1举例来说，编程电压VPP为5V，关闭电压VOFF为0V，第一控制电压VFL1为2V。其中，关闭电压VOFF可关闭(turn off)选择晶体管MS1、MS2，亦即关闭选择元件410。
当选择元件410关闭(turn off)且跟随元件420处于导通状态时，位线BL的接地电压(0V)无法传递至反熔丝晶体管MAF的第一漏/源端，使得反熔丝晶体管MAF的栅极端与第一漏/源端之间承受的电压应力很小，反熔丝晶体管MAF的栅极氧化层(gate oxide layer)未破裂(rupture)，反熔丝晶体管MAF的栅极端与第一漏/源端之间仍维持在高电阻值。亦即，反熔丝OTP存储单元400为高电阻值的存储状态。
另外，如图4C所示，在编程抑制动作时，选择元件410关闭。此时，节点y的电压Vy＝(VFL1-VtFL1)，选择元件410会产生漏电流。例如，冲击电流IPunch以及栅极诱导漏极漏电流IGIDL1。另外，节点z的电压Vz＝(VPP-VtAF)，跟随电元件420中的跟随晶体管MFL2会产生漏电流。例如，栅极诱导漏极漏电流IGIDL2。其中，VtFL1为跟随晶体管MFL1的临限电压，VtAF为反熔丝晶体管MAF的临限电压，VtFL1约为0.7V，VtAF约为1V。
由以上的说明可知，调整第一控制电压VFL1可以改变节点y的电压Vy，并进一步调整冲击电流IPunch以及栅极诱导漏极漏电流IGIDL1。因此，当第一控制电压VFL1为2V时，节点y的电压Vy约为1.3V(2V-0.7V)，使得选择元件410产生的冲击电流IPunch约为50pA，且栅极诱导漏极漏电流IGIDL1约为7nA。
同理，调整第一控制电压VFL1可以改变跟随晶体管MFL1第二漏/源端(节点z)与栅极端之间的电压差，并进一步调整栅极诱导漏极漏电流IGIDL2。因此，当第二控制电压VFL1为2V时，节点z的电压Vz约为4V(5V-1V)，跟随晶体管MFL1第二漏/源端与栅极端之间的电压差约为2V(4V-2V)，栅极诱导漏极漏电流IGIDL2约为3nA。
请参照图5，其所绘示为本发明第二实施例反熔丝OTP存储单元所组成的存储单元阵列结构及其偏压示意图。存储单元阵列结构450由2×2个反熔丝OTP存储单元c11～c22所组成。当然，本发明并不限定于2×2个反熔丝OTP存储单元c11～c22的存储单元阵列结构450，在此领域的技术人员可以根据本发明的说明来组成m×n个反熔丝OTP存储单元的存储单元阵列结构，且m与n为正整数。举例来说，反熔丝OTP存储单元c11包括一选择元件451、一跟随元件452与一反熔丝晶体管MAF。再者，反熔丝OTP存储单元c11～c22的结构相同于图4A，其详细结构不再赘述。
在存储单元阵列结构450中，第一列的两个反熔丝OTP存储单元c11～c12连接至字线WL1、跟随线控制线FL1与反熔丝控制线AF1，第一列的两个反熔丝OTP存储单元c11～c12连接至对应的位线BL1、BL2。再者，第二列的两个反熔丝OTP存储单元c21～c22连接至字线WL2、跟随线控制线FL2与反熔丝控制线AF2，第二列的两个反熔丝OTP存储单元c21～c22连接至对应的位线BL1、BL2。
如图5所示，反熔丝控制线AF1、AF2接收编程电压VPP，跟随线控制线FL1、FL2接收第一控制电压VFL1，位线BL1接收接地电压(0V)，位线BL2接收抑制电压(inhibit voltage)VINH，字线WL1接收开启电压VON，字线WL2接收关闭电压VOFF。举例来说，编程电压VPP为5V，第一控制电压VFL1为2V，开启电压VON为1.2V，关闭电压VOFF为0V，抑制电压VINH为1.2V。
此时，连接于字线WL1的第一列为选定列(selected row)，连接于字线WL2的第二列为非选定列(unselected row)，且第二列的两个存储单元c21～c22为非选定存储单元(unselected cell)。另外，位线BL1接收接地电压(0V)且位线BL2接收抑制电压(inhibitvoltage)VINH，所以反熔丝OTP存储单元c11为选定存储单元(selected cell)，反熔丝OTP存储单元c12为非选定存储单元。再者，存储单元阵列结构450中的选定存储单元c11即进行编程动作，非选定存储单元则进行编程抑制动作。
请参照图6A，其所绘示为本发明反熔丝OTP存储单元的第三实施例。反熔丝OTP存储单元500包括一选择元件510、一跟随元件520与一反熔丝晶体管MAF。
反熔丝OTP存储单元500中，选择元件510的第一端连接至位线BL，选择元件510的选择端连接至字线WL，选择元件510的第二端连接至节点y，跟随元件520的第一端连接至节点y，跟随元件520的多个控制端连接至多条跟随控制线FL1、FL2，跟随元件520的第二端连接至节点z，反熔丝晶体管MAF的第一漏/源端连接至节点z，反熔丝晶体管MAF的栅极端连接至反熔丝控制线AF，反熔丝晶体管MAF的第二漏/源端为浮接。
根据本发明的第三实施例选择元件510由一个选择晶体管MS1组成，跟随元件520由两个跟随晶体管MFL1、MFL2组成。在选择元件510中，选择晶体管MS1的第一漏/源端连接至位线BL，选择晶体管MS1的栅极端连接至字线WL，选择晶体管M S1的第二漏/源端连接至节点y。在跟随元件520中，跟随晶体管MFL1的第一漏/源端连接至节点y，跟随晶体管MFL1的栅极端连接至跟随控制线FL1，跟随晶体管MFL1的第二漏/源端连接至跟随晶体管MFL2的第一漏/源端，跟随晶体管MFL2的栅极端连接至跟随控制线FL2，跟随晶体管MFL2的第二漏/源端连接至节点z。
由于反熔丝晶体管MAF的第二漏/源端为浮接，所以反熔丝晶体管MAF可视为一电容器(capacitor)。也就是说，第三实施例反熔丝OTP存储单元500为三晶体管与一电容器存储单元(3T1C cell)。
请参照图6B与图6C，其所绘示为第三实施例反熔丝OTP存储单元进行编程动作与编程抑制动作的偏压示意图。
如图6B所示，在编程动作时，位线BL接收接地电压(0V)，反熔丝控制线AF接收编程电压(program voltage)VPP，字线WL接收开启电压(turn on voltage)VON，跟随控制线FL1接收第一控制电压VFL1，跟随控制线FL2接收第二控制电压VFL2。举例来说，编程电压VPP为5V，开启电压VON为1V，第一控制电压VFL1为1.5V，第二控制电压VFL2为2V。其中，开启电压VON可开启(turn on)选择晶体管MS1，亦即开启选择元件510。另外，两个控制电压VFL1、VFL2可控制跟随晶体管MFL1、MFL2处于导通状态，亦即跟随元件520处于导通状态，使得节点y与节点z之间导通。根据本发明的第三实施例，编程电压VPP大于第二控制电压VFL2，第二控制电压VFL2大于等于第一控制电压VFL1，第一控制电压VFL1大于开启电压VON。
当选择元件510开启(turn on)且跟随元件520处于导通状态时，位线BL的接地电压(0V)传递至反熔丝晶体管MAF的第一漏/源端，使得反熔丝晶体管MAF的栅极端与第一漏/源端之间承受的电压应力(voltage stress)为编程电压VPP，造成反熔丝晶体管MAF的栅极氧化层(gate oxide layer)破裂(rupture)，反熔丝晶体管MAF的栅极端与第一漏/源端之间呈现低电阻值。亦即，反熔丝OTP存储单元500为低电阻值的存储状态。
如图6C所示，在编程抑制动作时，位线BL接收接地电压(0V)，反熔丝控制线AF接收编程电压VPP，字线WL接收关闭电压(turn off voltage)VOFF，跟随控制线FL1接收第一控制电压VFL1，跟随控制线FL2接收第二控制电压VFL2。举例来说，编程电压VPP为5V，关闭电压VOFF为0V，第一控制电压VFL1为1.5V，第二控制电压VFL2为2V。其中，关闭电压VOFF可关闭(turnoff)选择晶体管MS1、MS2，亦即关闭选择元件510。
当选择元件510关闭(turn off)且跟随元件520处于导通状态时，位线BL的接地电压(0V)无法传递至反熔丝晶体管MAF的第一漏/源端，使得反熔丝晶体管MAF的栅极端与第一漏/源端之间承受的电压应力很小，反熔丝晶体管MAF的栅极氧化层(gate oxide layer)未破裂(rupture)，反熔丝晶体管MAF的栅极端与第一漏/源端之间仍维持在高电阻值。亦即，反熔丝OTP存储单元500为高电阻值的存储状态。
另外，如图6C所示，在编程抑制动作时，选择元件510关闭。此时，节点y的电压Vy＝(VFL1-VtFL1)，选择元件510会产生漏电流。例如，冲击电流IPunch以及栅极诱导漏极漏电流IGIDL1。另外，节点z的电压Vz＝(VPP-VtAF)，跟随电元件520中的跟随晶体管MFL2会产生漏电流。例如，栅极诱导漏极漏电流IGIDL2。其中，VtFL1为跟随晶体管MFL1的临限电压，VtAF为反熔丝晶体管MAF的临限电压，VtFL1约为0.7V，VtAF约为1V。
由以上的说明可知，调整第一控制电压VFL1可以改变节点y的电压Vy，并进一步调整冲击电流IPunch以及栅极诱导漏极漏电流IGIDL1。因此，当第一控制电压VFL1为1.5V时，节点y的电压Vy约为0.8V(1.5V-0.7V)，使得选择元件510几乎不会产生冲击电流IPunch，且栅极诱导漏极漏电流IGIDL1非常低，约为1nA。
同理，调整第二控制电压VFL2可以改变跟随晶体管MFL2第二漏/源端(节点z)与栅极端之间的电压差，并进一步调整栅极诱导漏极漏电流IGIDL2。因此，当第二控制电压VFL2为2V时，节点z的电压Vz约为4V(5V-1V)，跟随晶体管MFL2第二漏/源端与栅极端之间的电压差约为2V(4V-2V)，栅极诱导漏极漏电流IGIDL2非常低，约为3nA。
请参照图7，其所绘示为本发明第三实施例反熔丝OTP存储单元所组成的存储单元阵列结构及其偏压示意图。存储单元阵列结构550由2×2个反熔丝OTP存储单元c11～c22所组成。当然，本发明并不限定于2×2个反熔丝OTP存储单元c11～c22的存储单元阵列结构550，在此领域的技术人员可以根据本发明的说明来组成m×n个反熔丝OTP存储单元的存储单元阵列结构，且m与n为正整数。举例来说，反熔丝OTP存储单元c11包括一选择元件551、一跟随元件552与一反熔丝晶体管MAF。再者，反熔丝OTP存储单元c11～c22的结构相同于图6A，其详细结构不再赘述。
在存储单元阵列结构550中，第一列的两个反熔丝OTP存储单元c11～c12连接至字线WL1、跟随线控制线FL1、FL2与反熔丝控制线AF1，第一列的两个反熔丝OTP存储单元c11～c12连接至对应的位线BL1、BL2。再者，第二列的两个反熔丝OTP存储单元c21～c22连接至字线WL2、跟随线控制线FL3、FL4与反熔丝控制线AF2，第二列的两个反熔丝OTP存储单元c21～c22连接至对应的位线BL1、BL2。
如图7所示，反熔丝控制线AF1、AF2接收编程电压VPP，跟随线控制线FL1、FL3接收第一控制电压VFL1，跟随线控制线FL2、FL4接收第二控制电压VFL2，位线BL1接收接地电压(0V)，位线BL2接收抑制电压(inhibit voltage)VINH，字线WL1接收开启电压VON，字线WL2接收关闭电压VOFF。举例来说，编程电压VPP为5V，第一控制电压VFL1为1.5V，第二控制电压VFL2为2V，开启电压VON为1V，关闭电压VOFF为0V，抑制电压VINH为1.2V。
此时，连接于字线WL1的第一列为选定列(selected row)，连接于字线WL2的第二列为非选定列(unselected row)，且第二列的两个存储单元c21～c22为非选定存储单元(unselected cell)。另外，位线BL1接收接地电压(0V)且位线BL2接收抑制电压(inhibitvoltage)VINH，所以反熔丝OTP存储单元c11为选定存储单元(selected cell)，反熔丝OTP存储单元c12为非选定存储单元。再者，存储单元阵列结构550中的选定存储单元c11即进行编程动作，非选定存储单元则进行编程抑制动作。
相同地，第一实施例反熔丝OTP存储单元也可以组成存储单元阵列，并提供适当的偏压至存储单元阵列，使得存储单元阵列的存储单元进行编程动作或者编程抑制动作。另外，本发明反熔丝OTP存储单元中，编程动作以及编程抑制动作中所揭露的各种偏压并非用以限定本发明。在此领域的技术人员也可以适当地修改编程动作以及编程抑制动作的偏压，并运用于本发明的反熔丝OTP存储单元。
综上所述，虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以所附的权利要求所界定的为准。

Claims (18)

1.一种存储单元阵列结构，该存储单元阵列结构包括第一反熔丝型一次编程存储单元，且该第一反熔丝型一次编程存储单元包括：
第一选择元件，该第一选择元件的第一端连接至第一位线，该第一选择元件的第二端连接至第一节点，且该第一选择元件的选择端连接至第一字线；
第一跟随元件，该第一跟随元件的第一端连接至该第一节点，该第一跟随元件的第二端连接至第二节点，且该第一跟随元件的第一控制端连接至第一跟随控制线；以及
第一反熔丝晶体管，该第一反熔丝晶体管的第一漏/源端连接至该第二节点，该第一反熔丝晶体管的栅极端连接至第一反熔丝控制线，该第一反熔丝晶体管的第二漏/源端为浮接；
其中，该第一选择元件，包括第一选择晶体管与第二选择晶体管，该第一选择晶体管的第一漏/源端连接至该第一位线，该第一选择晶体管的栅极端连接至该第一字线，该第一选择晶体管的第二漏/源端连接至该第二选择晶体管的第一漏/源端，该第二选择晶体管的栅极端连接至该第一字线，该第二选择晶体管的第二漏/源端连接至该第一节点。
2.如权利要求1所述的存储单元阵列结构，还包括第二反熔丝型一次编程存储单元，且该第二反熔丝型一次编程存储单元：
第二选择元件，该第二选择元件的第一端连接至第二位线，该第二选择元件的第二端连接至第三节点，且该第二选择元件的选择端连接至该第一字线；
第二跟随元件，该第二跟随元件的第一端连接至该第三节点，该第二跟随元件的第二端连接至第四节点，且该第二跟随元件的第一控制端连接至该第一跟随控制线；以及
第二反熔丝晶体管，该第二反熔丝晶体管的第一漏/源端连接至该第四节点，该第二反熔丝晶体管的栅极端连接至该第一反熔丝控制线，该第二反熔丝晶体管的第二漏/源端为浮接。
3.如权利要求2所述的存储单元阵列结构，还包括第三反熔丝型一次编程存储单元，且该第三反熔丝型一次编程存储单元：
第三选择元件，该第三选择元件的第一端连接至该第一位线，该第三选择元件的第二端连接至第五节点，且该第三选择元件的选择端连接至第二字线；
第三跟随元件，该第三跟随元件的第一端连接至该第五节点，该第三跟随元件的第二端连接至第六节点，且该第三跟随元件的第一控制端连接至第二跟随控制线；以及
第三反熔丝晶体管，该第三反熔丝晶体管的第一漏/源端连接至该第六节点，该第三反熔丝晶体管的栅极端连接至第二反熔丝控制线，该第三反熔丝晶体管的第二漏/源端为浮接。
4.如权利要求1所述的存储单元阵列结构，其中该第一跟随元件包括第一跟随晶体管，该第一跟随晶体管的第一漏/源端连接至该第一节点，该第一跟随晶体管的栅极端连接至该第一跟随控制线，该第一跟随晶体管的第二漏/源端连接至该第二节点。
5.如权利要求1所述的存储单元阵列结构，其中在编程动作时，该第一位线接收接地电压，该第一字线接收开启电压，该第一跟随控制线接收第一控制电压，该第一反熔丝控制线接收编程电压，该第一选择元件开启，该第一跟随元件为导通状态，该第一反熔丝晶体管的栅极氧化层破裂，并呈现低电阻值的存储状态。
6.如权利要求5所述的存储单元阵列结构，其中该编程电压大于该第一控制电压，该第一控制电压大于该开启电压。
7.如权利要求1所述的存储单元阵列结构，其中在编程抑制动作时，该第一位线接收接地电压，该第一字线接收关闭电压，该第一跟随控制线接收第一控制电压，该第一反熔丝控制线接收编程电压，该第一选择元件关闭，该第一跟随元件为导通状态，该第一反熔丝晶体管的栅极氧化层未破裂，并呈现高电阻值的存储状态。
8.如权利要求1所述的存储单元阵列结构，其中该第一跟随元件包括第一跟随晶体管与第二跟随晶体管，该第一跟随晶体管的第一漏/源端连接至该第一节点，该第一跟随晶体管的栅极端连接至该第一跟随控制线，该第一跟随晶体管的第二漏/源端连接至该第二跟随晶体管的第二漏/源端，该第二跟随晶体管的栅极端连接至第二跟随控制线，该第二跟随晶体管的第二漏/源端连接至该第二节点。
9.如权利要求8所述的存储单元阵列结构，其中在编程动作时，该第一位线接收接地电压，该第一字线接收开启电压，该第一跟随控制线接收第一控制电压，该第二跟随控制线接收第二控制电压，该第一反熔丝控制线接收编程电压，该第一选择元件开启，该第一跟随元件为导通状态，该第一反熔丝晶体管的栅极氧化层破裂，并呈现低电阻值的存储状态。
10.如权利要求9所述的存储单元阵列结构，其中该编程电压大于该第二控制电压，该第二控制电压大于等于该第一控制电压，该第一控制电压大于该开启电压。
11.如权利要求8所述的存储单元阵列结构，其中在编程抑制动作时，该第一位线接收接地电压，该第一字线接收关闭电压，该第一跟随控制线接收第一控制电压，该第二跟随控制线接收第二控制电压，该第一反熔丝控制线接收编程电压，该第一选择元件关闭，该第一跟随元件为导通状态，该第一反熔丝晶体管的栅极氧化层未破裂，并呈现高电阻值的存储状态。
12.一种存储单元阵列结构，该存储单元阵列结构包括第一反熔丝型一次编程存储单元，且该第一反熔丝型一次编程存储单元包括：
第一选择元件，该第一选择元件的第一端连接至第一位线，该第一选择元件的第二端连接至第一节点，且该第一选择元件的选择端连接至第一字线；
第一跟随元件，该第一跟随元件的第一端连接至该第一节点，该第一跟随元件的第二端连接至第二节点，该第一跟随元件的第一控制端连接至第一跟随控制线，且该第一跟随元件的第二控制端连接至第二跟随控制线；以及
第一反熔丝晶体管，该第一反熔丝晶体管的第一漏/源端连接至该第二节点，该第一反熔丝晶体管的栅极端连接至第一反熔丝控制线，该第一反熔丝晶体管的第二漏/源端为浮接；
其中，该第一跟随元件包括第一跟随晶体管与第二跟随晶体管，该第一跟随晶体管的第一漏/源端连接至该第一节点，该第一跟随晶体管的栅极端连接至该第一跟随控制线，该第一跟随晶体管的第二漏/源端连接至该第二跟随晶体管的第一漏/源端，该第二跟随晶体管的栅极端连接至该第二跟随控制线，该第二跟随晶体管的第二漏/源端连接至该第二节点。
13.如权利要求12所述的存储单元阵列结构，还包括第二反熔丝型一次编程存储单元，且该第二反熔丝型一次编程存储单元：
第二选择元件，该第二选择元件的第一端连接至第二位线，该第二选择元件的第二端连接至第三节点，且该第二选择元件的选择端连接至该第一字线；
第二跟随元件，该第二跟随元件的第一端连接至该第三节点，该第二跟随元件的第二端连接至第四节点，该第二跟随元件的第一控制端连接至该第一跟随控制线，且该第二跟随元件的第二控制端连接至该第二跟随控制线；以及
第二反熔丝晶体管，该第二反熔丝晶体管的第一漏/源端连接至该第四节点，该第二反熔丝晶体管的栅极端连接至该第一反熔丝控制线，该第二反熔丝晶体管的第二漏/源端为浮接。
14.如权利要求13所述的存储单元阵列结构，还包括第三反熔丝型一次编程存储单元，且该第三反熔丝型一次编程存储单元：
第三选择元件，该第三选择元件的第一端连接至该第一位线，该第三选择元件的第二端连接至第五节点，且该第三选择元件的选择端连接至第二字线；
第三跟随元件，该第三跟随元件的第一端连接至该第五节点，该第三跟随元件的第二端连接至第六节点，该第三跟随元件的第一控制端连接至第三跟随控制线，且该第三跟随元件的第二控制端连接至第四跟随控制线；以及
第三反熔丝晶体管，该第三反熔丝晶体管的第一漏/源端连接至该第六节点，该第三反熔丝晶体管的栅极端连接至第二反熔丝控制线，该第三反熔丝晶体管的第二漏/源端为浮接。
15.如权利要求12所述的存储单元阵列结构，其中该第一选择元件包括第一选择晶体管，该第一选择晶体管的第一漏/源端连接至该第一位线，该第一选择晶体管的栅极端连接至该第一字线，该第一选择晶体管的第二漏/源端连接至该第一节点。
16.如权利要求12所述的存储单元阵列结构，其中在编程动作时，该第一位线接收接地电压，该第一字线接收开启电压，该第一跟随控制线接收第一控制电压，该第二跟随控制线接收第二控制电压，该第一反熔丝控制线接收编程电压，该第一选择元件开启，该第一跟随元件为导通状态，该第一反熔丝晶体管的栅极氧化层破裂，并呈现低电阻值的存储状态。
17.如权利要求16所述的存储单元阵列结构，其中该编程电压大于该第二控制电压，该第二控制电压大于等于该第一控制电压，该第一控制电压大于该开启电压。
18.如权利要求12所述的存储单元阵列结构，其中在编程抑制动作时，该第一位线接收接地电压，该第一字线接收关闭电压，该第一跟随控制线接收第一控制电压，该第二跟随控制线接收第二控制电压，该第一反熔丝控制线接收编程电压，该第一选择元件关闭，该第一跟随元件为导通状态，该第一反熔丝晶体管的栅极氧化层未破裂，并呈现高电阻值的存储状态。
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