KR20090009111A

KR20090009111A - 반도체 기억 장치

Info

Publication number: KR20090009111A
Application number: KR1020080067061A
Authority: KR
Inventors: 가즈오 오노; 리이찌로 다께무라; 도모노리 세끼구찌
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2007-07-19
Filing date: 2008-07-10
Publication date: 2009-01-22
Also published as: TW200917246A; US20110044092A1; US20090262568A1; US7835171B2; JP2009026382A; KR100944058B1

Abstract

저항 변화형 메모리에서, 프로그램 후의 저항값의 변동을 저감하고, 그에 의해 고속의 메모리 셀의 재기입 기술을 제공한다. 저항 변화형 메모리 셀과 직렬로 레퍼런스 저항을 접속하고, 메모리 셀과 레퍼런스 저항의 중간 노드의 전위가 임계 전압을 초과하여 상승했을 때, 이를 센스 앰프를 이용하여 검지하여, 기입 동작을 정지시킨다.

고체 전해질 메모리 디바이스, 메모리 칩, 메모리 뱅크, 제어 회로

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 저항 변화형 메모리 셀을 갖는 반도체 기억 장치에 관한 것으로, 고속이면서 확실하게 정보의 기입을 행하는 기술에 관한 것이다.

다이내믹형 랜덤 액세스 메모리(DRAM)는 고집적화하기 위해 제조 룰의 미세화가 진행되고 있지만, 충분한 신호량을 확보하는 캐패시터의 제조가 곤란해지고 있다. 캐패시터를 대신하여, 저항 변화 소자를 이용하여 메모리 셀을 구성하고, 저항값의 대소를 논리 정보 0, 1에 대응시키는 저항 변화형 메모리가 고안되어 있다. 저항 변화형 메모리의 예로서 마그네틱 RAM(MRAM), 상변화 메모리(Phase Change Memory; PCM), Resistive RAM(ReRAM), 고체 전해질 메모리(Solid electrolyte memory)(예를 들면, 비특허 문헌 1, 2를 참조)가 고안되어 있다. MRAM은 자성 재료를 이용하여, 터널 전류의 대소를 기록에 이용하는 메모리이다. 상변화 메모리는 기억층이 아몰퍼스 상태의 경우와 결정 상태의 경우에서 저항값이 서로 다른 것을 기록에 이용하는 메모리이다. ReRAM은 예를 들면 페로브스카이트형 망간 산화물 등을 이용하여 전압을 인가하는 방향에 대응하여 저항값이 크게 변화되는 것을 기록에 이용하는 메모리이다. 고체 전해질 메모리는 산소(O), 황(S), 셀레늄(Se), 텔루륨(Te)의 화합물인 고체 전해질막을 상하 전극에 의해 사이에 둔 구조를 갖고, 고체 전해질 내에 금속의 도전 패스를 형성함으로써 저저항 상태를 실현하고, 상기 도전 패스를 소실시킴으로써 고저항 상태를 실현함으로써 정보를 기록하는 메모리이다.

또한, 상기 저항 변화형 메모리를 이용한 반도체 기억 장치에서, 상기 저저항 상태에서의 기입 동작과, 상기 고저항 상태에서의 기입 동작은, 서로 별개로 설치된 회로를 이용하여 행해지고 있다. 또한, 기입 동작 시의 전위 판정에 이용하는 레퍼런스 회로는, 비트선 드라이버와 메모리 셀에 대하여 병렬 접속되어 있다(예를 들면, 특허 문헌 1을 참조).

[특허 문헌 1] 일본 특허 공개 2004-234707호 공보

[비특허 문헌 1] Michael N. Kozicki, et al.,"Non-Volatile Memory Based on Solid Electrolytes", Non-Volatile Memory Technology Symposium 2004, 15-17 Nov. 2004, p. 10-17

[비특허 문헌 2] T. Sakamoto et al., "A Nonvolatile Programming Solid Electrolyte Nanometer Switch", Solid-State Circuits Conference 2004, Digest of Technical Papers. ISSCC 2004 IEEE International, 15-19 Feb. 2004, Vol.1, p.290-529

전류를 흘림으로써 재기입을 행하는 저항 변화형 메모리에서는 기록되어 있 는 정보와 동일한 정보를 기록하는 동작(오버라이트)이 소자를 불안정화시키는 것이 문제로 되고 있다.

도 4에는 본 발명이 해결하고자 하는 과제를 나타낸다. 도 4의 (a)에서, 횡축은 도 4의 (b)에 도시하는 1개의 MOS 트랜지스터와 1개의 저항 변화형 메모리 소자에 의해 구성되는 메모리 셀에 인가되는 전압 V이며, 종축은 상기 메모리 셀의 저항값이다. 도 4의 (a)에 도시되어 있는 4개의 곡선은, 각각 ON 동작 및 OFF 동작을 동일 셀로 반복한 경우의 특성을 예로서 나타내는 것이다. 도 4의 (b)에 도시되어 있는 메모리 셀 회로도 중 화살표의 방향은, 저저항 상태로 변화될 때의 소자를 흐르는 전류의 방향을 나타내고 있다. 상기 메모리 셀은 MOS 트랜지스터를 ON시킨 상태에서 전압 V가 플러스인 임계 전압을 초과하면 메모리 셀의 저항값이 내려가 "1"이 프로그램되고, 전압 V가 마이너스인 임계 전압보다도 내려가면 메모리 셀의 저항값이 올라가 "0"이 프로그램되는 특성을 갖는다. 메모리 셀에 인가되는 전압 V는, 도 4의 (b)에 횡축이 시간, 종축이 전압으로 나타내어지는 바와 같이, 시간과 함께 상승하는 삼각파 형상 혹은 계단 형상의 파형을 가정하고 있다.

예를 들면, 논리값 "1"을 메모리 셀의 저항값 30㏀ 정도, 논리값 "0"을 메모리 셀의 저항값 1㏁ 정도라고 정의한다. 메모리 셀의 저항값이 30㏀으로부터 1㏁으로 변화될 때의 인가 전압을 OFF 전압이라고 정의하고, 메모리 셀의 저항값이 1㏁으로부터 30㏀으로 변화될 때의 인가 전압을 ON 전압이라고 정의하면, 본 도 4의 (a)는 4회의 재기입 동작마다 ON 전압과 OFF 전압이 일정하지 않은 것을 나타내고 있다. 상기 현상은 1개의 메모리 셀의 재기입에서, "1" 상태의 저항값이 변동되고 있는 경우에는 "0"에의 재기입 전압이 변동되고, "0" 상태의 저항값이 변동되고 있는 경우에는 "1"에의 재기입 전압이 변동된다고 하는 바와 같이, 직전의 메모리 셀의 저항값에 ON 전압 및 OFF 전압이 영향을 받는 것이 원인이라고 생각된다. 또한, 메모리 셀의 미세화에 수반하여, 복수의 메모리 셀 간에서, 메모리 소자의 특성이 변동되는 것에 기인하여, ON 전압 및 OFF 전압의 변동이 커지는 것이 예상된다. 상기 이유에 의해, 모든 메모리 셀에서 공통의 ON 전압 및 OFF 전압에서 메모리 셀을 재기입하는 방식은, 재기입 후의 저항값이 변동되기 때문에, 고체 전해질 메모리에는 적용이 곤란하다.

도 5에는 본 발명이 해결하고자 하는 또 하나의 과제를 나타낸다. 도 5의 (a)는 횡축이 ON 전압 및 OFF 전압의 인가 시간, 종축이 메모리 셀의 저항값이며, 메모리 셀이 ON 및 OFF로 프로그램되는 모습을 도시하는 도면이다. 도 5의 (b)는 상기 특성을 나타내는 상기 메모리 셀의 구성예를 나타내고 있고, 1개의 MOS 트랜지스터와 1개의 저항 변화형 메모리 소자에 의해 구성된다. 도 5의 (b)의 회로도에서, 화살표의 방향은 메모리 셀이 저저항 상태로 변화될 때의 메모리 셀을 흐르는 전류의 방향을 나타내고 있다. 메모리 셀에 인가되는 전압 V는 도 5의 (b)에 횡축 시간, 종축 전압으로 나타내어지는 바와 같이, 일정한 재기입 전압 Vwrite를 메모리 셀에 계속해서 인가한다고 가정한다. 논리값 "1"을 저항값 30㏀ 정도라고 가정하고, 논리값 "0"을 저항값 1㏁ 정도라고 가정하여, 메모리 셀의 저항값이 기입 전압 인가 시간에 비례하여 변화되는 메모리 셀에 대하여 생각했을 때, 도 5의 (a)는, 재기입 완료까지의 시간이 셀마다, 혹은 재기입 시마다 변동되는 것을, C1 로부터 C4의 직선으로서 나타내고 있다. 일반적인 DRAM에 채용되고 있는 기입 회로는, 기입 전압의 인가 시간이 일정하기 때문에, 도 5에 도시한 바와 같은 소자의 경우, 프로그램 후의 저항값이 크게 변동되게 된다고 하는 문제가 있다. 또한, 확실한 재기입을 실현하기 위해서는 베리파이 동작이 불가결하게 된다.

상기 과제를 해결하기 위해서, 본 발명의 반도체 기억 장치의 기입 회로는 메모리 셀의 재기입 동작 시에, 메모리 셀과 레퍼런스 부하 회로의 중간 노드의 전위가 임계 전압을 초과하여 증대하는 것을 검지하여 재기입 동작을 정지하는 것을 특징으로 한다.

또한, 중간 노드의 전위 증대를 검지하여 기입 동작을 정지하는 회로는, 메모리 셀의 저항값이 "1" 상태와 "0" 상태에서 크게 변화되는 것을 이용하여 간이한 구성으로 할 수 있는 것을 특징으로 한다.

메모리 셀의 저항값이 논리값 "1"과 "0" 사이에서 크게 변화되는 저항 변화형 메모리에서, 재기입과 동시에 베리파이함으로써 정보의 확실한 재기입을 고속으로 실현함과 함께, 메모리 셀의 프로그램 전압이 변동되고 있어도, 동작 시의 메모리 셀 저항의 변동을 저감한다.

이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙으로서 동일한 부 호를 붙이고, 그 반복된 설명은 생략한다.

도 25는, 본 발명의 구체적 회로 및 재기입 시에서의 메모리 셀 MC의 저항값의 변화를 나타낸 것이다. 상기 메모리 셀은 도 3에 도시한 바와 같은 전류 전압 특성을 나타내는 저항 변화형 메모리 소자를 이용하여 구성된다. 상기 메모리 셀은 비트선 BL로부터 소스선 SL에 전류를 흘려, 비트선 BL과 소스선 SL의 전위차가 플러스인 임계 전압을 초과한 경우에 고저항화하고, 소스선 SL로부터 비트선 BL에 전류를 흘려, 비트선 BL과 소스선 SL의 전위차가 마이너스인 임계 전압을 초과한 경우에 저저항화하는 것을 특징으로 한다. 또한 상기 메모리 셀은 도 5에 도시한 바와 같이 프로그램 전압 Vwrite가 인가되는 시간의 길이에 의해 프로그램 후의 저항값이 변화되는 특징을 갖는 것도 포함된다.

도 25의 (b)와 (c)에서, 메모리 셀 MC가 저저항인 경우를 "1"이라고 정의하고, 고저항인 경우를 "0"이라고 정의한다. 비트선 셀렉터 BLS는 복수의 비트선 BL로부터 1개를 선택하고, 메인 비트선 MBL에 접속한다. 소스선 셀렉터 SLS는 복수의 소스선 SL로부터 1개를 선택하고, 메인 소스선 MSL에 접속한다. 재기입 전압 Vwrite는 예를 들면 1V의 일정 전압이어도 되고, 임의의 전위로부터 스타트하여 계단 형상으로 증대하는 파형이어도 되고, 삼각파와 같이 단조 증대하는 파형이어도 된다. 상기 파형은, 예를 들면 도 4의 (b)나 도 5의 (b)에 도시한 바와 같은 것이어도 된다. 메모리 셀 MC의 특성에 따른 임의의 전압 파형이 기입 전압 Vwrite에 적응 가능하다. 회로를 제어하는 신호는 프리차지 신호 PC0B와 WEB이며, 모두 액티브 Low의 신호이다. 레퍼런스 부하 회로 REF는 MOS 트랜지스터로 구성되고, 게 이트 전압에 의해 저항값이 제어 가능하다.

본 회로에 의한 프로그램 동작을 설명한다. 대기 시에, 프리차지 신호 PC0B는 Low이며, 베리파이 노드 VND는 VDD로 충전되어 있다. PC0B를 High로 하고, VND를 플로팅으로 한 후, WEB를 단시간 Low하면, WCTL이 High로 된다. 그 후, WEB가 High로 되돌아간 후에도, 래치 회로 LCH에 의해 WCTL은 High 상태가 유지된다. WCTL이 High로 되면 MOS 트랜지스터 M이 ON하고, Vwrite가 비트선 컨트롤 BLC에 인가되어, 기입이 개시된다.

우선, MC의 상태가 저저항이었던 경우에 고저항에 재기입하는 경우의 시퀀스에 대하여 설명한다. 트랜지스터 M이 ON한 직후에는 MC가 저저항 상태이기 때문에, MC와 REF의 저항 분할로 결정하는 MBL의 전위 VMBL은, 센스용 MOS인 MS의 임계 전압 Vt보다 낮다. 따라서 MS는 OFF한 상태이다.

재기입 전압을 계속 인가하여, MC가 고저항으로 재기입되면 MC의 큰 저항 변화에 대응하여 VMBL이 증대하고, VMBL>Vt로 되었을 때 MS가 ON한다. MS가 ON하면 베리파이 노드 VND의 전위가 0으로 되어 WCTL이 Low로 된다. WCTL이 Low로 되면 트랜지스터 M이 OFF하고, 재기입 전압 Vwrite의 공급이 정지하기 때문에, 이 이상의 재기입이 일어나지 않는다. 이와 같이 MC가 고저항으로 재기입된 것을 메모리 셀 MC와 레퍼런스 부하 회로 REF의 중간 노드 VND의 전위로부터 검지하여 기입을 자동적으로 정지한다. 또한, 충분한 기입을 행하기 위해서는, VMBL과 Vt의 관계를 최적화하기 위해, 레퍼런스 부하 회로 REF를 게이트 전압에 의해 적합한 저항값으로 설정해 둔다.

본 재기입 방식에 의하면, 메모리 셀 고유의 재기입 임계 전압이나, 재기입에 필요한 임계 시간에 변동이 있는 경우에도, 프로그램 후의 저항값을 Vt와 REF에 의해 결정하는 저항값 부근의 값에 가깝게 할 수 있다. 필요 이상으로 장시간, 재기입 전압을 인가하는 것을 방지할 수 있기 때문에, 메모리 소자의 특성의 변화나 열화를 일으키기 어렵다고 하는 이점도 있다. 또한, 재기입과 동시에 베리파이가 완료되기 때문에, 종래와 같이 재기입과 베리파이를 교대로 반복하는 재기입 방식과 비교하여 재기입에 요하는 시간을 단축하는 것이 가능하게 된다.

도 25의 (b)는, 저저항으로부터 고저항에의 재기입 시에서의, MC의 저항 변화의 모습이다. 횡축은 전위, 종축은 MC에 흐르는 전류를 나타내고 있다. 직선 "1"은 MC의 상태가 저저항일 때를 나타내고, 직선 "0"은 MC의 상태가 고저항인 것을 나타내고 있다. 직선 Rref는 레퍼런스 부하 회로 REF의 저항값에 의해 결정되는 직선이다. 도 25의 (a)에서는 REF로서 MOS 트랜지스터를 이용하고 있기 때문에 정확하게는 직선은 아니다. REF에 이용하는 부하 소자에 대해서는 그 외에도 다이오드나 저항 소자 등과 같은 것이 생각되지만, 그들의 경우에도 마찬가지의 논의가 성립한다. 직선 "1"과 직선 Rref의 교점이 MBL의 재기입 개시 시의 전위이며, 직선 "0"과 직선 Rref의 교점이 재기입 후의 MBL의 전위이다. 기입 시간의 경과에 수반하여 X축 상의 화살표 방향으로 MBL의 전위가 변화되어 가는 것을 알 수 있다. 또한, 고저항으로부터 저저항으로의 재기입은 스위치에 의해 전류를 반대로 흘림으로써 마찬가지로 행한다.

다음으로 도 25에서 MC에 기억된 상태가 고저항이었던 경우에 고저항을 기입 할 때의 시퀀스에 대하여 설명한다. 우선 PC0B가 Low하고, 베리파이 노드 VND를 충전한 후 PC0B를 High하여 VND를 플로팅으로 한다. WEB가 Low하면 WCTL이 High로 된다. WEB는 그 후 High하여도, LCH에 의해 WCTL의 상태는 High 그대로이다. WCTL이 High일 때, M은 ON하여, 재기입 전압 Vwrite가 BLC에 제공된다. MC가 고저항인 경우, 노드 MBL의 전위는 기입이 개시된 직후에 Vt를 초과하기 때문에, M이 ON한 직후에 MS가 ON한다. 그 결과 WCTL이 Low로 되어 M이 OFF한다. 재기입 전류가 흐르는 시간은 최소한으로 억제되기 때문에 "0" 상태인 MC에 다시 "0"을 기입하는 오버라이트를 회피할 수 있다. 저항 변화형의 메모리에서는 오버라이트의 회피가 중요한 과제이며, 상기 기입 방법에 의해, 상기 과제를 해결할 수 있다.

도 25의 (c)에는 "0"에 "0"을 기입하는 경우의 MC의 저항의 모습이다. 기입 개시 직후부터 "0" 상태로 되어 있기 때문에, MC는 그 이상의 저항 변화를 일으키지 않는다. 저저항으로부터 저저항에의 재기입에서도, 상기와 마찬가지의 동작이 실현된다.

도 1에 본 발명을 구성하는 고체 전해질 메모리의 메모리 셀 MC의 단면도의 일례를 나타낸다. 상부 전극 UL은 텅스텐(W)이나 텅스텐 티탄 합금(WTi) 등과 같은 통상의 배선에 사용되는 금속이다. 고체 전해질층 EL은 황(S), 셀레늄(Se), 텔루륨(Te)의 화합물이다. 하부 전극 LL은 은(Ag)이나 구리(Cu) 등의 금속으로 이루어지지만, 이들 금속에 한정될 필요는 없고, 동작 전압이나 이용하는 고체 전해질에 의해 적당한 금속을 선택하는 것이 가능하다. 제조 시에 자외선의 조사나 열을 가함으로써 하부 전극 LL로부터 금속 이온을 고체 전해질층 내 EL에 확산시켜, 금 속 이온이 고체 전해질층 내에 포함되도록 한다.

도 1의 (a)는 디바이스의 상부 전극 UL에 마이너스의 전압을 인가하고, 하부 전극 LL에 플러스의 전압을 인가함으로써 금속 이온이 환원되고, 고체 전해질층 내에 금속의 전도 패스를 형성하여 저저항 상태로 된 모습을 모식적으로 나타내고 있다. 도 1의 (b)는 인가 전압의 방향을 역전하고, 전도 패스를 형성하는 금속이 산화됨으로써 이온화하고, 전도 패스가 소실됨으로써 고저항 상태로 된 모습을 모식적으로 나타내고 있다. 이와 같이 고체 전해질 메모리는 금속 이온의 산화 환원 반응을 이용하여 메모리 소자의 저항 상태를 제어한다고 할 수 있다.

도 2는 기록층이 2층 구조로 되어 있는 고체 전해질 메모리의 단면도의 일례를 나타낸다. 상부 전극 UL은 W나 WTi 등과 같은 통상의 배선에 사용되는 금속을 사용한다. 고체 전해질층 EL1과 고체 전해질층 EL2는 조성이 서로 다르고, EL1은 전도 패스를 형성하는 금속 이온의 공급원으로 되고, EL2는 절연성의 막이다. 이온 공급원으로 되는 고체 전해질층 EL1로부터 금속 이온이 확산되고, 상부 전극 UL과 하부 전극 LL 사이에 프로그래밍에 필요한 전위가 공급되면 전도 패스를 형성한다. 하부 전극은 전도 패스가 형성되는 면적을 제한하기 위해 플러그 형상으로 되어 있는 예를 나타내고 있지만, 이는 플러그에 한정할 필요는 없다.

도 3의 (a)는, 도 3의 (b)에 일례로서 나타내는 상부 전극 UL과 하부 전극 LL 사이에 고체 전해질층 EL을 사이에 둔 고체 전해질 메모리에서, 상부 전극 UL과 하부 전극 LL의 양단 전압 V1과, UL로부터 LL에 흐르는 전류 I1의 관계를 나타낸 것이다. 도 3의 (b)의 회로도에서, 화살표는 I1의 플러스의 방향, V1의 플러스의 방향, 저항 변화형 메모리 소자의 화살표는 저저항화할 때의 전류의 방향으로 한다. 도 3의 (a)에 도시하는 바와 같은 특성을 나타내는 디바이스는, 저저항 상태를 논리값 '1', 고저항 상태를 논리값 '0', 고저항 상태로부터 저저항 상태로 변화되는 전압을 ON 전압, 저저항 상태로부터 고저항 상태로 변화되는 전압을 OFF 전압이라고 정의하면, 예를 들면 판독 전압을 충분히 ON 및 OFF 전압에 비하여 작은 0.3V 정도로 설정한 경우, 저저항 상태와 고저항 상태의 저항비를 2자리 이상 확보할 수 있다.

본 발명은 상기한 바와 같은 특성을 나타내는 고체 전해질 메모리에서, 저저항 상태와 고저항 상태의 저항비가 1자리 이상이고, 재기입이 행해졌을 때에, 메모리 소자를 흐르는 전류가 크게 변화되는 것을 이용하고 있다. 따라서 본 발명은 저항 변화형 메모리 중에서도 저항값이 1자리 정도의 큰 변화를 나타내는 메모리 셀에 적응 가능한 기술이다.

도 6은, 본 발명의 일 실시 형태에 따른 반도체 기억 장치에서, 그 칩 구성의 일례를 도시하는 평면도로서, (a)는 칩 전체의 구성예, (b)는 (a)에서의 메모리 뱅크의 구성예를 나타내는 것이다.

도 6에 도시하는 반도체 기억 장치는 고체 전해질 메모리로 되어 있다. 그 메모리 칩 CHIP 전체의 구성은, 예를 들면 도 6의 (b)에 도시한 바와 같이, 제어 회로 CNTL과, 입출력 회로 DQC와, 메모리 뱅크 BANK로 크게 나뉘어진다. 제어 회로 CNTL에는, 클럭, 어드레스, 제어 신호가 메모리 칩 CHIP 외로부터 입력되고, 메모리 칩 CHIP의 동작 모드의 결정이나 어드레스의 프리 디코드 등이 행해진다. 입 출력 회로 DQC는, 입출력 버퍼 등을 구비하고, 메모리 칩 CHIP 외부로부터 라이트 데이터가 입력되고, 메모리 칩 CHIP 외부에 리드 데이터를 출력한다.

메모리 뱅크 BANK에는, 예를 들면 도 6의 (b)에 도시한 바와 같이, 복수의 어레이 형상으로 배치된 메모리 어레이 MCA가 배치되고, 그 주위에는 서브 워드 드라이버열 SWDA, 비트선 셀렉터 BLS, 비트선 디코더 BDEC, 소스선 셀렉터 SLS, 소스선 디코더 SDEC, 기입 회로열 WCTA가 배치된다. 또한, 메모리 뱅크 BANK의 외주에는, 재기입 회로열 WCTA와 평행하게 열 디코더 YDEC 및 메인 앰프열 MAA가 배치되고, 서브 워드 드라이버열 SWDA와 평행하게 행 디코더 XDEC 및 어레이 제어 회로 ACC가 배치된다.

도 7에 본 발명을 실시하는 전체 회로예를 나타낸다. 메모리 셀 어레이 MCA에 서브 워드 드라이버열 SWDA, 비트선 선택 회로 BLS, 소스선 선택 회로 SLS가 접속된다. WL0, WL1, WL2, …, WLm은 워드선, BL0, BL1, BL2, …, BLn은 비트선, SL0, SL1, SL2, …, SLn은 소스선을 나타내고 있다. 비트선 셀렉터 BLS와 소스선 셀렉터 SLS는 MCA로부터 재기입 대상 메모리 셀을 선택하고, 메인 비트선 MBL0, MBL1, …, MBLk와 메인 소스선 MSL0, MSL1, …, MSLk를 풀어서 베리파이 재기입 회로 WCT0, WCT1, …, WCTk에 접속하는 회로이다. 예를 들면 WCT0에는 BL0∼BL7이, WCT1에는 BL8∼BL15가 접속된다고 하는 바와 같이, BLS에 의해 몇개의 BL이 WCT에 접속된다. 상기에서 m, n, k는 각각 정수이며, MCA에 포함되는 메모리 셀의 수나 WCT의 수에 따라 다른 값이다. BLS는 비트선 디코더 BDEC와 비트선 셀렉트 BLS를 통하여 접속되고, SLS는 소스선 디코더 SDEC와 소스선 셀렉트 SLS를 통하여 접속된 다. XXDEC에서 디코드된 X 어드레스 신호는 서브 워드 드라이버열 SWDA에 들어가고, 지정된 워드선 WL을 구동한다. Y 디코더 YDEC에서 디코드된 Y 어드레스는 비트선 디코더 BDEC와 소스선 디코더 SDEC에 들어가서, 각각 구동하는 비트선 셀렉트 BLS와 소스선 셀렉트 SLS를 선택한다.

베리파이 재기입 회로 WCT는, 예를 들면, 프리차지 회로 PC, 센스 앰프 SA, 레퍼런스 부하 회로 REF, 비트선 드라이버 BD, 소스선 드라이버 SD, 데이터 래치 회로 DLCH로 구성된다. PC는 MBL에 접속되고, 프리차지 컨트롤 신호 PC1에 의해 제어된다. SA는 MBL과 BD, SD에 접속되고, 프리차지 컨트롤 신호 PC0, 라이트 인에이블 신호 WEB에 의해 제어된다. REF는 예를 들면 MOS 저항을 가정하면 게이트 전압에 의해 저항값을 변화시키는 것이 가능한 가변 저항으로 된다. REF는 MBL과 메인 비트선 컨트롤 MBLC 사이에 삽입되고, 메모리 셀과 기입 전류를 흘리는 패스 사이에, 직렬로 삽입되게 된다.

센스 앰프 SA는, 도 24에서 설명한 바와 같이, 메모리 셀과 REF의 중간 노드의 전위가 임계 전압을 초과한 것을 검지하여, 기입 컨트롤 노드 WCTL을 통하여 BD 및 SD를 제어하는 역할을 갖는다. DLCH는 기입 중에 데이터를 래치해 두기 위한 회로이며, 기입 데이터는 DATA로부터 입력되고, Y 어드레스 인에이블 YE에 의해 제어된다. 기입 데이터는 DATAT_IN으로부터 입력되고, 반전 재기입 데이터는 DATAB_IN으로부터 입력된다. 래치된 데이터는 DATAT_IN에 의해 BD로 보내지고, 래치된 반전 데이터는 DATAB_IN에 의해 SD로 보내진다. 기입 정보가 "1"인 경우, 메모리 셀을 저저항 상태로 하기 때문에, SL에 VSS, BL에 기입 전압 Vwrite가 인가된 다. 기입 정보가 "0"인 경우, 메모리 셀을 고저항 상태로 하기 때문에, SL에 Vwrite, BL에 VSS가 인가된다.

도 8은 본 발명에서의 제2 실시예이다. 도 7과의 상위는 기입 회로 WCT'의 구성이며, PC와 SA가 MSL에 접속되고, REF가 MSL과 메인 소스선 컨트롤 MSLC 사이에 접속되고, DLCH와 BD가 DATAB_IN에 의해 접속되고, DLCH와 SD가 DATAT_IN에 의해 접속되어 있는 점이 도 7과 다르다.

도 9에 메모리 셀 어레이 MCA의 구성의 일례를 나타낸다. 메모리 셀 MC는, 워드선 WL과 비트선 BL의 교점에 1개씩 배치되어, m행 n열의 행렬을 형성한다. 1개의 MC는 1개의 MOS 트랜지스터와 1개의 저항 변화형 메모리 소자로 구성된다. MOS 트랜지스터의 게이트는 WL에 접속되고, 소스는 저항 변화형 메모리 소자에 접속되고, 드레인은 BL에 접속된다. 도 3, 도 4, 도 5에서 정의해 온 바와 같이, 회로도 중의 화살표의 방향은, 메모리 셀을 저저항 상태로 재기입할 때의 메모리 셀을 흐르는 전류의 방향을 나타내고 있다.

도 10에는 MC의 예를 (a)∼(d)를 열거한다. 트랜지스터의 게이트를 G, 소스를 S, 드레인을 D로 한다. (a)는 게이트가 WL, 드레인이 BL, 소스가 저항 변화형 메모리 소자에 각각 접속되고, 메모리 소자는 BL로부터 SL에 전류가 흐르면 저저항화하도록 배치된다. (b)는 게이트가 WL, 소스가 SL, 드레인이 저항 변화형 메모리 소자에 접속되고, 메모리 소자는 BL로부터 SL에 전류가 흐르면 저저항화하도록 배치된다. (c)는 게이트가 WL, 소스가 저항 변화형 메모리 소자, 드레인이 BL에 접속되고, 메모리 소자는 SL로부터 BL에 전류를 흘리면 저저항화하도록 배치된다. (d)는 게이트가 WL, 소스가 SL, 드레인이 저항 변화형 메모리 소자에 접속되고, 메모리 소자는 SL로부터 BL에 전류가 흐르면 저저항화하도록 배치되어 있다.

도 11에는 기입 회로 WCT 및 WCT'를 구성하는 회로의 일례를 나타낸다. 도 11의 (a)는 SA의 일례를 나타낸다. 베리파이 노드 VND를 VDD로 충전하기 위한 PMOS가 있고, 프리차지 신호 PC0B에 의해 제어된다. PC0B는 액티브 로우의 신호이다. VND와 0V 사이에는 메인 비트선의 전위에 따라서 스위칭을 행하는 NMOS가 배치된다. VND는 기입 상태를 래치하는 회로인 LCH에 접속된다. LCH는 기입 인에이블 신호 WEB에 의해 제어된다. WEB는 액티브 로우의 신호이다. LCH의 출력은 기입 컨트롤 노드 WCTL이며, 이는 그대로 SA의 출력으로 된다. 본 발명에서는 메모리 셀 MC의 저항값이 1자리 이상 변화되기 때문에, MBL의 전위는 재기입 완료 시에 크게 증대한다.

도 11의 (b)는, LCH의 일례를 나타낸다. NAND 게이트를 2개 이용한 표준적인 SR 래치 회로이다. 입력 1을 VND로 하고, 입력 2를 WEB로 하고, 출력 2를 WCTL로 한다. WEB가 OFF 상태이며 VND가 VDD일 때 WCTL=High를 래치하고, VND가 0으로 변화되면 WCTL의 출력을 반전시키는 기능을 실현하는 회로이면, 도 11의 (b)에 도시하는 회로로 한정할 필요는 없다.

도 11의 (c), (d)에는 레퍼런스 저항 REF의 예를 나타낸다. (c)는 부하로서 MOS 트랜지스터를 사용한 예이며, (d)는 폴리실리콘에 의한 고정 저항을 사용한 예이다. MOS 트랜지스터를 이용하는 경우에는 게이트 전압에 의해 저항값을 제어 가능한 점이 이점이다. 폴리실리콘에 의한 고정 저항을 사용한 경우에는 저항값이 안정되기 때문에, 고신뢰 회로를 작성 가능하게 된다.

도 11의 (e)는 비트선의 접지 회로이다. 재기입 종료 후, 비트선의 기생 용량에 축적된 전하를 제거하는 효과가 있다.

도 12의 (a)에 도시하는 예에서는 메모리 셀 어레이의 편측에 배치된 서브 워드 드라이버열로부터 모든 워드선을 구동하지만, 메모리 셀 어레이의 양편에 배치된 SWDA로부터 절반씩의 워드선을 구동하도록 서브 워드 드라이버 SWD를 WL개수의 1/2개씩 배치하는 예도 생각된다. 상기한 바와 같은 서브 워드 드라이버열 SWDA의 경우, SWD의 피치를 널리 취할 수 있어, 레이아웃의 자유도가 증가한다고 하는 이점이 있다.

도 12의 (b)에는 도 7에 기재된 비트선 드라이버 BD의 예를 나타낸다. 데이터 래치 회로 DLCH에 의해 래치된 데이터는 DATAT_IN에 의해 BD에 입력된다. "0"을 기입하는 경우, 메모리 셀을 고저항으로 하기 때문에, 재기입 전압 생성 회로 WVGEN에 의해 재기입 전압 Vwrite가 메인 비트선 컨트롤 BLC에 인가된다. Vwrite는, 메모리 셀에 배치되는 저항 변화형 메모리 소자의 특성에 따라 서로 다르다. "1"을 기입하는 경우, 메모리 셀을 저저항으로 하기 때문에, VSS가 메인 비트선 컨트롤 MBLC에 인가된다. 메인 비트선 컨트롤 MBLC의 전위는, 도 11의 (a)에 예로서 나타낸 SA로부터 발행되는 재기입 컨트롤 신호 WCTL에 의해 제어된다.

도 12의 (c)에는 도 7에 기재된 소스선 드라이버 SD의 예를 나타낸다. 데이터 래치 회로 DLCH에 의해 래치된 데이터는 DATAB_IN에 의해 SD에 입력된다. "0"을 기입하는 경우, 메모리 셀을 고저항으로 하기 때문에, VSS가 메인 소스선 MSL에 인가된다. "1"을 기입하는 경우, 메모리 셀을 저저항으로 하기 때문에, 재기입 전압 생성 회로 WVGEN에 의해 재기입 전압 Vwrite가 메인 소스선 MSL에 인가된다. Vwrite는, 메모리 셀에 배치되는 저항 변화형 메모리 소자의 특성에 따라 서로 다르다. 메인 소스선 MSL의 전위는, 도 11의 (a)에 예로서 나타낸 SA로부터 발행되는 재기입 컨트롤 신호 WCTL에 의해 제어된다.

도 12의 (d)에는 데이터 래치 회로 DLCH의 예를 나타낸다. 재기입 데이터는 DATAT에 의해, 반전 재기입 데이터는 DATAB에 의해 DLCH에 입력된다. Y 디코더에 의해 Y 어드레스가 결정되면 YE가 High로 되어 기입 데이터가 래치되는 구성이다.

도 13은, 서브 워드 드라이버열 SWDA의 예를 나타낸다. 도 6의 (b)에 도시한 바와 같이, SWDA는 메모리 셀 어레이 MCA의 주변에 배치되고, 메모리 셀 어레이 MCA의 워드선 WL을 좌우 중 어느 하나의 서브 워드 드라이버열 SWDA로부터 구동하기 때문에, 한쪽의 서브 워드 드라이버열 SWDA에 포함되는 서브 워드 드라이버 SWD의 수는, 메모리 셀 어레이 MCA에 포함되는 워드선 WL의 수의 절반수이어도 된다. 서브 워드 드라이버 SWD는 1개의 PMOS와 2개의 NMON으로 구성된다. 상기 PMOS는, 게이트가 메인 워드선 MWLB에 접속되고, 소스가 서브 워드 드라이버 선택선 FX에 접속되고, 드레인이 워드선 WL에 접속된다. 상기 NMOS 중 한쪽은, 게이트가 메인 워드선, 소스가 VSS와 동일하거나 그보다 낮은 마이너스 전압 VKK, 드레인이 워드선 WL에 접속된다. 상기 NMOS의 다른 한쪽은, 게이트가 반전 서브 워드 드라이버 선택선 FXB, 소스가 VKK, 드레인이 워드선 WL에 접속된다.

도 14의 (a)는, 도 7에 기재된 비트선 셀렉터 회로 BLS의 구성예를 나타낸 다. 비트선 디코더 BDEC에 의해 비트선 셀렉트 BLS가 선택되면, 대응하는 서브 비트선 셀렉터 SBLS에 접속된 비트선 BL이 선택되고, 메인 비트선 MBL에 접속되는 구성이다. 본 도면의 예에서는 8개의 비트선 BL에 대하여 1개의 메인 비트선 MBL을 선택하는 구성이지만, 8개에 구애받지 않고, 4개, 2개, 16개와 같은 다양한 예가 생각된다. 상기한 바와 같은 구성으로 함으로써, 다비트 동시 재기입에 대응한다.

도 14의 (b)는, 도 7에 기재된 소스선 셀렉터 회로 SLS의 구성예를 나타낸다. 소스선 디코더 SDEC에 의해 소스선 셀렉트 SLS가 선택되면, 대응하는 서브 소스선 셀렉터 SSLS에 접속된 소스선 SL이 선택되고, 메인 소스선 MSL에 접속되는 구성이다. 본 도면의 예에서는 8개의 소스선 SL에 대하여 1개의 메인 소스선 MSL을 선택하는 구성이지만, 8개에 구애받지 않고, 4개, 2개, 16개와 같은 다양한 예가 생각된다. 상기한 바와 같은 구성으로 함으로써, 다비트 동시 재기입에 대응한다.

도 15에는 도 7에 도시하는 회로에서, 메모리 셀에 기억되어 있는 정보가 "1"일 때 "0"의 정보를 기입하는 경우의 동작 파형의 일례를 나타낸다.

우선, 스탠바이 시의 설명을 한다. PCB0B는 액티브 Low의 신호이며, PCB0B가 Low인 동안, 센스 앰프 내의 베리파이 노드 VND는 VDD로 드라이브되어 있다. VND가 VDD로 드라이브되어 있는 기간, 기입 컨트롤 신호 WCTL에는 VSS가 유지된다. "0"의 기입 시에는 DATAT는 주변의 제어 회로에 의해 VSS로 드라이브되어 있다. DATAT가 VSS로 드라이브될 때까지의 동작 파형은, 통상의 DRAM에서의 동작 파형과 유사한 것이며, 여기에서는 생략한다.

다음으로 동작 시의 설명을 한다. Y 디코더에 의해 Y 어드레스가 확정되어 YE 신호가 High로 되면, DATAT_IN은 "0"에 대응하는 전압 VSS로 드라이브된다. 데이터 래치 회로 DLCH에 의해 기입 정보는 유지되므로, YE는 기입 동작 중 항상 High일 필요는 없다. DATAB 및 DATAB_IN은 각각 DATAT 및 DATAT_IN의 반전 신호이며, 파형 및 전압 레벨은 명백하기 때문에, 여기서는 생략한다. YE가 High로 되는 타이밍과 동기하여 프리차지 신호 PC0B를 Low로부터 High로 한다. PC0B가 High로 되면, VND는 플로팅 노드로 되어, VDD 프리차지가 완료된다. 워드선 WL도 YE가 High로 되는 타이밍과 동기하여 VSS보다 낮은 마이너스의 전압 VKK로부터, VDD보다도 높은 플러스의 전압 VPP로 된다.

액티브 Low의 신호 WEB가 Low로 되면, 래치 회로 LCT의 출력 노드인 WCTL의 전위가 High로 되고, WEB가 High로 된 후에도 WCRL은 High인 채로 유지된다. WCTL이 High인 동안, 비트선 드라이버 BD와 소스선 드라이버 SD의 스위치가 들어가서, 메인 비트선 컨트롤 MBLC에는 기입 전압 Vwrite가 BD에 의해 인가되고, 메인 소스선 MSL에는 VSS가 SD에 의해 인가되어, 기입 동작이 계속된다.

메모리 셀에 "1"이 기억되어 있는 경우, 메모리 셀의 저항값은 레퍼런스 부하 회로 REF의 저항값보다도 훨씬 작기 때문에, 메모리 셀과 REF의 저항 분할에 의해 결정하는 MBL의 전위는 VSS에 가까운 값으로 되고, 센스 앰프 SA의 ON 전압인 Vt보다 작다. 따라서 Vwrite는 BLC에 계속해서 공급되어 기입이 계속된다.

다음으로, 메모리 소자가 고저항화하여, 기입 종료 시의 동작에 대하여 설명한다. 메모리 소자의 저항이 1자리 이상 증대하면, 메모리 셀과 레퍼런스 부하 회로의 저항 분할에 의해 결정하는 MBL의 전위가 Vt를 초과하여 커진다. 이 때 SA의 스위치가 들어가서, 베리파이 노드 VND의 전위가 VSS로 된다. VND의 전위가 VSS로 되면 WCTL이 VSS로 되고, 이에 따라 BLC의 전위가 VSS로 된다. BLC가 VSS로 되면 MBL의 전위가 VSS로 되고, 기입 동작이 정지한다. 프리차지 신호 PC1은 기입 동작이 종료되고, 충분히 시간이 경과한 후에 ON하여, MBL과 MSL에 잔류한 전하를 제거한다. 메모리 셀의 재기입에 필요로 하는 실시간은 화살표로 나타내어진 기간으로 된다.

도 16에는 도 7에 도시하는 회로에서, 메모리 셀에 기억되어 있는 정보가 "0"일 때 "0"의 정보를 기입하는 경우의 동작 파형의 일례를 나타낸다.

다음으로 동작 시의 설명을 한다. Y 디코더에 의해 Y 어드레스가 확정되어 YE 신호가 High로 되면, DATAT_IN은 "0"에 대응하는 전압 VSS로 드라이브된다. 데이터 래치 회로 DLCH에 의해 기입 정보는 유지되므로, YE는 기입 동작 중 항상 High일 필요는 없다. DATAB 및 DATAB_IN은 각각 DATAT 및 DATAT_IN의 반전 신호이며, 파형 및 전압 레벨은 분명하기 때문에, 여기서는 생략한다. YE가 High로 되는 타이밍과 동기하여 프리차지 신호 PC0B를 Low로부터 High로 한다. PC0B가 High로 되면, VND는 플로팅 노드로 되어, VDD 프리차지가 완료된다. 워드선 WL도 YE가 High로 되는 타이밍과 동기하여 VSS보다 낮은 마이너스의 전압 VKK로부터, VDD보다도 높은 플러스의 전압 VPP로 된다. 액티브 Low의 신호 WEB가 Low로 되면, 래치 회로 LCT의 출력 노드인 WCTL의 전위가 High로 되고, WEB가 High로 된 후에도 WCRL은 High인 채로 유지된다. WCTL이 High인 동안, 비트선 드라이버 BD와 소스선 드라이버 SD의 스위치가 들어가서, 메인 비트선 컨트롤 MBLC에는 기입 전압 Vwrite가 BD에 의해 인가되고, 메인 소스선 MSL에는 VSS가 SD에 의해 인가되어, 기입 동작이 계속된다.

메모리 셀에 "0"이 기억되어 있는 경우, 메모리 셀의 저항값은 레퍼런스 부하 회로 REF의 저항값보다도 훨씬 크기 때문에, 메모리 셀과 REF의 저항 분할에 의해 결정하는 MBL의 전위는 재기입 동작 개시 직후부터 센스 앰프 SA의 ON 전압인 Vt보다 크다. 이 때문에, BLC에의 Vwrite 극히 짧은 시간으로 멈추어지고, SA의 스위치가 들어간다. 이 결과, 베리파이 노드 VND의 전위가 VSS로 된다. VND의 전위가 VSS로 되면 WCTL이 VSS로 되고, 이에 따라 BLC에의 Vwrite의 공급이 정지한다. 이를 받아, 기입 동작이 정지한다. 프리차지 신호 PC1은 기입 동작이 종료되고, 충분히 시간이 경과한 후에 ON하여, MBL과 MSL에 잔류한 전하를 제거한다. 재기입에 요하는 실시간은 화살표로 나타내어져 있으며, 오버라이트가 회피되기 때문에 매우 짧아진다.

도 17에는 도 7에 도시하는 회로에서, 메모리 셀에 기억되어 있는 정보가 "0"일 때 "1"의 정보를 기입하는 경우의 동작 파형의 일례를 나타낸다.

우선, 스탠바이 시의 설명을 한다. PCB0B는 액티브 Low의 신호이며, PCB0B가 Low인 동안, 센스 앰프 내의 베리파이 노드 VND는 VDD로 드라이브되어 있다. VND가 VDD로 드라이브되어 있는 기간, 기입 컨트롤 신호 WCTL에는 VSS가 유지된다. "1"의 기입 시에는 DATAT는 주변의 제어 회로에 의해 VDD로 드라이브되어 있다. DATAT가 VDD로 드라이브될 때까지의 동작 파형은, 통상의 DRAM에서의 동작 파형과 유사한 것이며, 여기에서는 생략한다.

다음으로 동작 시의 설명을 한다. Y 디코더에 의해 Y 어드레스가 확정되어 YE 신호가 High로 되면, DATAT_IN은 "1"에 대응하는 전압 VDD로 드라이브된다. 데이터 래치 회로 DLCH에 의해 기입 정보는 유지되므로, YE는 기입 동작 중 항상 High일 필요는 없다. DATAB 및 DATAB_IN은 각각 DATAT 및 DATAT_IN의 반전 신호이며, 파형 및 전압 레벨은 분명하기 때문에, 여기서는 생략한다. YE가 High로 되는 타이밍과 동기하여 프리차지 신호 PC0B를 Low로부터 High로 한다. PC0B가 High로 되면, VND는 플로팅 노드로 되어, VDD 프리차지가 완료된다. 워드선 WL도 YE가 High로 되는 타이밍과 동기하여 VSS보다 낮은 마이너스의 전압 VKK로부터, VDD보다도 높은 플러스의 전압 VPP로 된다. 액티브 Low의 신호 WEB가 Low로 되면, 래치 회로 LCT의 출력 노드인 WCTL의 전위가 High로 되고, WEB가 High로 된 후에도 WCRL은 High인 채로 유지된다. WCTL이 High인 동안, 비트선 드라이버 BD와 소스선 드라이버 SD의 스위치가 들어가서, 메인 비트선 컨트롤 MBLC에는 VSS가 BD에 의해 인가되고, 메인 소스선 MSL에는 기입 전압 Vwrite가 SD에 의해 인가되어, 기입 동작이 계속된다.

메모리 셀에 "0"이 기억되어 있는 경우, 메모리 셀의 저항값은 레퍼런스 부하 회로 REF의 저항값보다도 훨씬 크기 때문에, 메모리 셀과 REF의 저항 분할에 의해 결정하는 MBL의 전위는 VSS에 가까운 값으로 되고, 센스 앰프 SA의 ON 전압인 Vt보다 작다. 따라서 Vwrite는 SL에 계속해서 공급되어 기입이 계속된다.

메모리 소자의 기입이 완료되면, 메모리 소자의 저항이 1자리 이상 감소한다. 그 결과 메모리 셀과 레퍼런스 부하 회로의 저항 분할에 의해 결정하는 MBL의 전위가 Vt를 초과하여 커진다. 이 때 SA의 스위치가 들어가서, 베리파이 노드 VND의 전위가 VSS로 된다. VND의 전위가 VSS로 되면 WCTL이 VSS로 되고, 이에 따라MSL에의 Vwrite의 공급이 정지한다. 이를 받아서 기입 동작이 정지한다. 프리차지 신호 PC1은 기입 동작이 종료되고, 충분히 시간이 경과한 후에 ON하여, MBL과 MSL에 잔류한 전하를 제거한다.

도 18에는 도 7에 도시하는 회로에서, 메모리 셀에 기억되어 있는 정보가 "1"일 때 "1"의 정보를 기입하는 경우의 동작 파형의 일례를 나타낸다.

메모리 셀에 "1"이 기억되어 있는 경우, 메모리 셀의 저항값은 레퍼런스 부하 회로 REF의 저항값보다도 훨씬 작기 때문에, 메모리 셀과 REF의 저항 분할에 의해 결정하는 MBL의 전위는 재기입 동작 개시 직후부터 센스 앰프 SA의 ON 전압인 Vt보다 크다. 이 때문에, SL에의 Vwrite 극히 짧은 시간으로 멈추어지고, SA의 스위치가 들어간다. 이 결과, 베리파이 노드 VND의 전위가 VSS로 된다. VND의 전위가 VSS로 되면 WCTL이 VSS로 되고, 이에 따라 SL에의 Vwrite 공급이 정지한다. 이를 받아, 기입 동작이 정지한다. 프리차지 신호 PC1은 기입 동작이 종료되고, 충 분히 시간이 경과한 후에 ON하여, MBL과 MSL에 잔류한 전하를 제거한다. 재기입에 요하는 실시간은 화살표로 나타내어져 있으며, 오버라이트가 회피되기 때문에 매우 짧아진다.

도 19의 (a)는 도 15 및 도 16에 도시한 "0" 기입 동작 시의 요소 회로이다. 전류의 방향은 도면 중 화살표로 나타낸 방향이다.

도 19의 (b)는, 도 19의 (a)에 도시되는 회로에서, 메모리 셀을 "1" 상태로부터 "0" 상태로 재기입하는 경우, 노드 MBL의 전위 VMBL이 변화되는 모습을 도시하는 도면이다. Rref0은 "0"을 기입하는 경우의 REF의 저항값, VMSL은 MSL의 전위, VBLC는 BLC의 전위, Vt는 SA에 포함되는 MS의 임계 전압이다. "0"을 기입하는 경우에는, VMSL=VSS, VBLC=Vwrite가 각각 SD 및 BD로부터 인가된다. "1"로부터 "0" 재기입 개시 직후, VMBL은 직선 "1"과 직선 Rref0의 교점에서 결정되는 전위로 된다. 메모리 셀의 재기입이 완료되면, VMBL은 직선 "0"과 직선 Rref0의 교점에서 결정되는 전위로 된다. 이 과정에서 VMBL은 Vt의 레벨을 가로지르므로 MS가 ON하여, 기입이 정지된다.

도 19의 (c)는, 도 19의 (a)에 도시되는 회로에서, "0" 상태의 메모리 셀에 "0"을 기입하는 경우, 노드 MBL의 전위 VMBL이 어느 레벨로 올지를 도시하는 도면이다. 기입 개시 직후부터 Vt를 초과하고 있기 때문에, 즉석에서의 MS가 ON하여, 기입이 정지된다.

도 20의 (a)는, 도 17 및 도 18에 도시한 "1" 기입 동작 시의 요소 회로이다. 전류의 방향은 도면 중 화살표로 나타낸 방향이다.

도 20의 (b)는, 도 20의 (a)에 도시되는 회로에서, 메모리 셀을 "0" 상태로부터 "1" 상태로 재기입하는 경우, 노드 MBL의 전위 VMBL이 변화되는 모습을 도시하는 도면이다. Rref1은 "1"을 기입하는 경우의 REF의 저항값, VMSL은 MSL의 전위, VBLC는 BLC의 전위, Vt는 SA에 포함되는 MS의 임계 전압이다. "1"을 기입하는 경우에는, VMSL=Vwrite, VBLC=VSS가 각각 SD 및 BD로부터 인가된다. "0"으로부터 "1" 재기입 개시 직후, VMBL은 직선 "0"과 직선 Rref1의 교점에서 결정되는 전위로 된다. 메모리 셀의 재기입이 완료되면, VMBL은 직선 "1"과 직선 Rref1의 교점에서 결정되는 전위로 된다. 이 과정에서 VMBL은 Vt의 레벨을 가로지르므로 MS가 ON하여, 기입이 정지된다.

도 19의 (c)는, 도 19의 (a)에 도시되는 회로에서, "1" 상태의 메모리 셀에 "1"을 기입하는 경우, 노드 MBL의 전위 VMBL이 어느 레벨로 올지를 도시하는 도면이다. 기입 개시 직후부터 Vt를 초과하고 있기 때문에, 즉석에서의 MS가 ON하여, 기입이 정지된다.

도 21은, REF의 부하를 고정 저항으로 한 부분이 도 19와 다르다. 이 때문에 도 19의 (b) 및 (c)에서, Rref0=Rref1=Rref로 치환한 경우에 상당한다.

도 22는, REF의 부하를 고정 저항으로 한 부분이 도 20과 다르다. 이 때문에 도 20의 (b) 및 (c)에서, Rref0=Rref1=Rref로 치환한 경우에 상당한다.

도 23은 메모리 어레이 MCA의 레이아웃 예이며, 도 9에 도시하는 메모리 셀 어레이의 회로도에 상당한다. 워드선 WL 2개마다 더미 워드선 DWL을 설치한다. 이에 따라 확산층 N+의 마스크를 간략하게 하는 것이 가능하다. 비트선 컨택트 BLC는 워드선 WL과 더미 워드선 DWL을 공유하지 않는 인접 메모리 셀과 공유한다. 비트선 BL과 소스선 SL은 평행하게 작성되지만, 레이어의 높이가 서로 다르다. 점선의 사각으로 둘러싸여진 부분은 1비트의 메모리 셀 MC를 나타내고 있고, 그 면적은 프로세스 노드를 F로 하면 6F2로 된다. 최신의 DRAM에서도, 셀 면적은 6F2로, 동등하다. 그러나, 저항 변화형 메모리 소자는 DRAM의 캐패시터에 비교하여 제조가 용이하며, 1T1C형 DRAM이 제조 곤란한 미세 프로세스에서도 1T1R형 메모리는 제조가 가능하다.

도 24는 메모리 어레이 MCA의 단면도의 예를 나타낸다. 도 23에서의 A로부터 A'의 직선을 따라 절단했을 때의 단면도를 나타낸 것이다. 도 24의 (a)는 비트선 BL이 소스선 SL보다도 위인 레이어로 되어 있고, 도 24의 (b)는 비트선 BL이 소스선 SL보다도 아래인 레이어이며, 또한 저항 변화형 메모리 소자가 비트선 BL보다도 위인 레이어에 배치되는 예이다. 도 24의 (c)는 비트선 BL이 소스선 SL보다도 아래인 레이어이며, 또한 저항 변화형 메모리 소자가 비트선보다도 아래인 레이어에 배치되는 예이다. 도 24의 (b)에 도시하는 구조는 저항 변화형 메모리 소자보다도 위인 레이어에서의 제조 프로세스가 적기 때문에, 수율이 향상된다고 생각된다.

본 발명의 반도체 기억 장치는, 고체 전해질 메모리에 적용하기에 특히 유익한 기술이며, 이에 한하지 않고, 마이크로프로세서나 DSP(Digital Signal Processor) 등의 로직 칩에 내장되는 온칩 메모리 등에 대해서도 적용 가능하다.

도 1의 (a), (b)는 각각 기억층이 1층으로 이루어지는 고체 전해질 메모리의 ON 동작 시, 및 OFF 동작 시의 단면도.

도 2의 (a), (b)는 각각 기억층이 2층으로 이루어지는 고체 전해질 메모리의 ON 동작 시, 및 OFF 동작 시의 단면도.

도 3의 (a), (b)는 각각 고체 전해질 메모리의 직류 전류 전압 특성의 실험 데이터, 및 실험 배치예를 도시하는 도면.

도 4의 (a), (b)는 각각 고체 전해질 메모리의 스위칭 전압의 변동, 및 인가 전압 파형의 예를 도시하는 도면.

도 5의 (a), (b)는 각각 고체 전해질 메모리의 스위칭에 요하는 시간의 변동, 및 인가 전압 파형의 예를 도시하는 도면.

도 6의 (a), (b)는 각각 본 발명이 제공하는 메모리 칩, 및 본 발명이 제공하는 메모리 칩의 BANK의 구성예를 도시하는 도면.

도 7은 본 발명을 구성하는 회로 일식을 도시하는 도면.

도 8은 본 발명을 구성하는 회로 일식의 다른 구성을 도시하는 도면.

도 9는 메모리 어레이의 구성예를 도시하는 도면.

도 10의 (a)∼(d)는 각각 메모리 셀을 도시하는 도면.

도 11의 (a)∼(e)는 각각 본 발명을 구성하는 센스 앰프의 일례, 래치 회로의 일례, 레퍼런스 저항 회로, 및 비트선 접지 회로를 도시하는 도면.

도 12의 (a)∼(c)는 각각 비트선 드라이버 회로, 소스선 드라이버 회로, 및 데이터 래치 회로를 도시하는 도면.

도 13은 서브 워드 드라이버열 회로를 도시하는 도면.

도 14의 (a)∼(b)는 각각 비트선 셀렉터 회로, 및 소스선 셀렉터 회로를 도시하는 도면.

도 15는 도 7의 회로에서, 정보 "0"을 정보 "1"이 기억된 메모리 셀에 기입하는 경우의 타이밍차트.

도 16은 도 7의 회로에서, 정보 "0"을 정보 "0"이 기억된 메모리 셀에 기입하는 경우의 타이밍차트.

도 17은 도 7의 회로에서, 정보 "1"을 정보 "0"이 기억된 메모리 셀에 기입하는 경우의 타이밍차트.

도 18은 도 7의 회로에서, 정보 "1"을 정보 "1"이 기억된 메모리 셀에 기입하는 경우의 타이밍차트.

도 19의 (a)∼(c)는 각각 0 상태를 기입하는 경우의 동작 설명도.

도 20의 (a)∼(c)는 각각 1 상태를 기입하는 경우의 동작 설명도.

도 21은 도 7의 회로에서 REF의 구성이 도 11의 (d)로 된 경우에, "0" 상태를 기입할 때의 동작 설명도.

도 22는 도 7의 회로에서 REF의 구성이 도 11의 (d)로 된 경우에, "1" 상태를 기입할 때의 동작 설명도.

도 23은 메모리 어레이의 레이아웃예를 도시하는 도면.

도 24의 (a)∼(c)는 각각, 비트선이 소스선보다도 위인 레이어, 및 아래인 레이어에 설치된 메모리 어레이의 단면 구조예(도 23의 직선 AA')를 도시하는 도면.

도 25의 (a)∼(c)는 각각, 본 발명의 일례를 도시하는 회로도, 및 기입 동작설명도.

<도면의 주요 부분에 대한 부호의 설명>

SEMD: 고체 전해질 메모리 디바이스

UL: 상부 전극

EL: 고체 전해질

LL: 하부 전극

Metal: 금속 원자

CHIP: 메모리 칩

BANK: 메모리 뱅크

CNTL: 제어 회로

DQC: 입출력 회로

MCA: 메모리 셀 어레이

SDEC: 소스선 디코더

ACC: 어레이 제어 회로

SLS: 소스선 셀렉터

BLS: 비트선 셀렉터

BDEC: 비트선 디코더

WCTA: 기입 회로열

MAA: 메인 앰프열

XDEC: X 디코더

YDEC: Y 디코더

SWDA: 서브 워드 드라이버 어레이

SL: 소스선

BL: 비트선

MBL: 메인 비트선

MSL: 메인 소스선

MBLC: 메인 비트선 컨트롤

WCT: 베리파이 재기입 회로

PC: 프리차지 회로

SA: 센스 앰프

REF: 레퍼런스 부하 회로

SD: 소스선 드라이버

BD: 비트선 드라이버

DLCH: 데이터 래치

PC: 프리차지 제어 신호

WEB: 기입 인에이블 신호

REFC: 레퍼런스 부하 회로 컨트롤 신호

DATAT: 데이터 신호

DATAB: 반전 데이터 신호

DATA_IN: 기입 데이터 입력 신호

DATAB_IN: 반전 기입 데이터 입력 신호

WCTL: 기입 컨트롤 신호

YE: Y 어드레스 인에이블 신호

VND: 베리파이 노드

WVGEN: 기입 전압 생성 회로

Vwrite: 기입 전압

FX: 서브 워드 드라이버 선택 신호

FXB: 반전 서브 워드 드라이버 선택 신호

SBLS: 서브 비트선 셀렉트

SSLS: 서브 소스선 셀렉트

BLC: 비트선 컨택트

DWL: 더미 워드선

N+: 확산층

CONT: 확산층 컨택트

STI: 소자 분리

SUB: Si 기판

Claims

복수의 비트선과, 복수의 워드선과, 복수의 소스선과,

상기 복수의 워드선과 상기 복수의 비트선의 각각의 교점에 배치되는 메모리 셀로 이루어지는 메모리 어레이와,

상기 복수의 비트선에 접속된 비트선 선택 회로와,

상기 비트선 선택 회로에 접속된 센스 앰프와,

상기 비트선 선택 회로에 접속된 프리차지 회로와,

상기 비트선 선택 회로에 접속된 비트선 드라이버 회로와,

상기 비트선 선택 회로에 접속되고, 상기 비트선 선택 회로와 상기 비트선 드라이버 회로 사이에 직렬로 접속된 레퍼런스 부하 회로와,

상기 복수의 소스선에 접속된 소스선 선택 회로와,

상기 소스선 선택 회로에 접속된 소스선 드라이버 회로

를 갖는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀에 반전 정보를 기입하는 경우, 상기 반전 정보를 다 기입했을 때에 상기 메모리 셀과 상기 레퍼런스 부하 회로의 중간 노드의 전위가 상승하는 것을 상기 센스 앰프가 검지하여, 상기 비트선 드라이버 회로와 상기 소스선 드라이버 회로의 구동을 정지하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 메모리 셀과 상기 레퍼런스 부하 회로의 중간 노드의 전위가 상승하는 것을 검지하는 수단으로서 NMOS 트랜지스터의 임계 전압을 레퍼런스로 하고,

상기 임계 전압이 상기 비트선 드라이버 회로의 전압과 상기 소스선 드라이버 회로의 전압 사이의 레벨로 설정되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀에 흐르는 전류의 방향에 의해 저저항 상태와 고저항 상태를 기입하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 메모리 셀과 상기 레퍼런스 부하 회로의 중간 노드의 전위가 상승하는 것을 검지하는 수단으로서 NMOS 트랜지스터의 임계 전압을 레퍼런스로 하고,

상기 임계 전압이 상기 비트선 드라이버 회로의 전압과 상기 소스선 드라이버 회로의 전압 사이의 레벨로 설정되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀에 이미 기입되어 있는 정보와 동일한 정보를 오버라이트(overwrite)하는 경우, 오버라이트하기 전에 상기 메모리 셀과 상기 레퍼런스 부하 회로의 중간 노드의 전위가 상승하는 것을 센스 앰프가 검지하여, 상기 비트선 드라이버 회로와 상기 소스선 드라이버 회로의 구동을 정지하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀은, 저항 변화에 의해 정보를 기록하고, 상기 메모리 셀의 저항값이 작은 상태를 저저항 상태, 상기 메모리 셀의 저항값이 큰 상태를 고저항 상태라고 정의했을 때, 상기 저저항 상태와 상기 고저항 상태의 저항값의 차가, 적어도 1자리 이상인 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 비트선 드라이버 회로와 상기 소스선 드라이버 회로에 접속되는 데이터 래치 회로를, 더 갖는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 센스 앰프는, 기입 상태를 유지하기 위한 래치 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

전압에 의해 제어 가능한 레퍼런스 부하 회로를 이용하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 프리차지 회로에 의해 재기입 종료 후에 비트선에 축적한 전하를 제거하는 것을 특징으로 하는 반도체 기억 장치.
복수의 비트선과, 복수의 워드선과, 복수의 소스선과,

상기 복수의 워드선과 상기 복수의 비트선의 각각의 교점에 배치되는 메모리 셀로 이루어지는 메모리 어레이와,

상기 소스선에 접속된 소스선 선택 회로와,

상기 소스선 선택 회로에 접속된 센스 앰프와,

상기 소스선 선택 회로에 접속된 프리차지 회로와,

상기 소스선 선택 회로에 접속된 소스선 드라이버 회로와,

상기 소스선 선택 회로에 접속되고, 상기 소스선 선택 회로와 상기 소스선 드라이버 회로 사이에 직렬로 접속된 레퍼런스 부하 회로와,

상기 복수의 비트선에 접속된 비트선 선택 회로와,

상기 비트선 선택 회로에 접속된 비트선 드라이버 회로

를 갖는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 메모리 셀에 반전 정보를 기입하는 경우, 상기 반전 정보를 다 기입했을 때에 상기 메모리 셀과 상기 레퍼런스 부하 회로의 중간 노드의 전위가 상승하는 것을 상기 센스 앰프가 검지하여 상기 비트선 드라이버 회로와 상기 소스선 드라이버 회로의 구동을 정지하는 것을 특징으로 하는 반도체 기억 장치.
제13항에 있어서,

상기 메모리 셀과 상기 레퍼런스 부하 회로의 중간 노드의 전위가 상승하는 것을 검지하는 수단으로서 NMOS 트랜지스터의 임계 전압을 레퍼런스로 하고,

상기 임계 전압이 상기 비트선 드라이버 회로의 전압과 상기 소스선 드라이버 회로의 전압 사이의 레벨로 설정되어 있는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 메모리 셀에 흐르는 전류의 방향에 의해 저저항 상태와 고저항 상태를 기입하는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서,

상기 메모리 셀과 상기 레퍼런스 부하 회로의 중간 노드의 전위가 상승하는 것을 검지하는 수단으로서 NMOS 트랜지스터의 임계 전압을 레퍼런스로 하고,

상기 임계 전압이 상기 비트선 드라이버 회로의 전압과 상기 소스선 드라이버 회로의 전압 사이의 레벨로 설정되어 있는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 메모리 셀에 이미 기입되어 있는 정보와 동일한 정보를 오버라이트하는 경우, 오버라이트하기 전에 상기 메모리 셀과 상기 레퍼런스 부하 회로의 중간 노드의 전위가 상승하는 것을 센스 앰프가 검지하여, 상기 비트선 드라이버 회로와 상기 소스선 드라이버 회로의 구동을 정지하는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 비트선 드라이버 회로와 상기 소스선 드라이버 회로에 접속되는 데이터 래치 회로를, 더 갖는 것을 특징으로 하는 반도체 기억 장치.