JP3103163B2 - 不揮発性半導体記憶回路 - Google Patents
不揮発性半導体記憶回路Info
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- JP3103163B2 JP3103163B2 JP03281313A JP28131391A JP3103163B2 JP 3103163 B2 JP3103163 B2 JP 3103163B2 JP 03281313 A JP03281313 A JP 03281313A JP 28131391 A JP28131391 A JP 28131391A JP 3103163 B2 JP3103163 B2 JP 3103163B2
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Description
【０００１】
【産業上の利用分野】本発明は、ヒューズ及びフリップ
フロップを備え、ヒューズの切断／非切断に情報を対応
させて冗長メモリセル使用／不使用等を記憶する不揮発
性半導体記憶回路に関する。
フロップを備え、ヒューズの切断／非切断に情報を対応
させて冗長メモリセル使用／不使用等を記憶する不揮発
性半導体記憶回路に関する。
【０００２】
【従来の技術】図２は、ＲＡＭの要部概略構成を示す。
【０００３】このＲＡＭのメモリセルアレイ１０は、本
来のメモリセルアレイ１１と、冗長メモリセル行１２
と、冗長メモリセル列１３とを備えている。アドレスＡ
０Ａ１Ａ２は、アドレスバッファレジスタ１４に保持さ
れた後、ロウデコーダ１５でデコードされ、メモリセル
アレイ１１の１行が選択される。
来のメモリセルアレイ１１と、冗長メモリセル行１２
と、冗長メモリセル列１３とを備えている。アドレスＡ
０Ａ１Ａ２は、アドレスバッファレジスタ１４に保持さ
れた後、ロウデコーダ１５でデコードされ、メモリセル
アレイ１１の１行が選択される。
【０００４】１１に不良がある場合に使用される冗長メ
モリセル行１２の置換回路は、次のように構成されてい
る。
モリセル行１２の置換回路は、次のように構成されてい
る。
【０００５】すなわち、不揮発性の切換ロウアドレス記
憶回路１６には、冗長メモリセル行１２で置換されるメ
モリセルアレイ１１のロウアドレスＢ０Ｂ１Ｂ２が保持
されている。アドレスバッファレジスタ１４に保持され
たアドレスのビットＡ０、Ａ１及びＡ２は、それぞれイ
クスクルーシブノアゲート１７、１８及び１９の一方の
入力端子に供給され、イクスクルーシブノアゲート１
７、１８及び１９の他方の入力端子には、それぞれ切換
ロウアドレス記憶回路１６に保持されたロウアドレスの
ビットＢ０、Ｂ１及びＢ２が供給される。イクスクルー
シブノアゲート１７、１８及び１９の出力はアンドゲー
ト２０に供給され、アンドゲート２０の出力は、Ａ０＝
Ｂ０、Ａ１＝Ｂ１かつＡ２＝Ｂ２が成立するときに高レ
ベルとなり、アンドゲート２１が開かれているとき、ア
ンドゲート２１を通ってロウデコーダ１５及び冗長メモ
リセル行１２に供給される。
憶回路１６には、冗長メモリセル行１２で置換されるメ
モリセルアレイ１１のロウアドレスＢ０Ｂ１Ｂ２が保持
されている。アドレスバッファレジスタ１４に保持され
たアドレスのビットＡ０、Ａ１及びＡ２は、それぞれイ
クスクルーシブノアゲート１７、１８及び１９の一方の
入力端子に供給され、イクスクルーシブノアゲート１
７、１８及び１９の他方の入力端子には、それぞれ切換
ロウアドレス記憶回路１６に保持されたロウアドレスの
ビットＢ０、Ｂ１及びＢ２が供給される。イクスクルー
シブノアゲート１７、１８及び１９の出力はアンドゲー
ト２０に供給され、アンドゲート２０の出力は、Ａ０＝
Ｂ０、Ａ１＝Ｂ１かつＡ２＝Ｂ２が成立するときに高レ
ベルとなり、アンドゲート２１が開かれているとき、ア
ンドゲート２１を通ってロウデコーダ１５及び冗長メモ
リセル行１２に供給される。
【０００６】これにより、ロウデコーダ１５が非選択状
態となり、かつ、冗長メモリセル行１２が選択されて、
メモリセルアレイ１１のロウアドレスＢ０Ｂ１Ｂ２の１
行が冗長メモリセル行１２で置換される。
態となり、かつ、冗長メモリセル行１２が選択されて、
メモリセルアレイ１１のロウアドレスＢ０Ｂ１Ｂ２の１
行が冗長メモリセル行１２で置換される。
【０００７】冗長メモリセル行１２を使用するか否かの
情報は、不揮発性の冗長メモリセル使用／不使用記憶回
路３０に保持されており、その保持値がアンドゲート２
１に供給されてアンドゲート２１が開閉される。冗長メ
モリセル使用／不使用記憶回路３０は、書込みパルス発
生回路２２から１個の書込みパルスφが供給されると、
その記憶内容が確定する。書込みパルス発生回路２２
は、パワーオン信号を受け取った後、ロウアドレススト
ローブ信号＊ＲＡＳが最初に立ち下がった時点で、１個
の書込みパルスφを生成し出力する。
情報は、不揮発性の冗長メモリセル使用／不使用記憶回
路３０に保持されており、その保持値がアンドゲート２
１に供給されてアンドゲート２１が開閉される。冗長メ
モリセル使用／不使用記憶回路３０は、書込みパルス発
生回路２２から１個の書込みパルスφが供給されると、
その記憶内容が確定する。書込みパルス発生回路２２
は、パワーオン信号を受け取った後、ロウアドレススト
ローブ信号＊ＲＡＳが最初に立ち下がった時点で、１個
の書込みパルスφを生成し出力する。
【０００８】冗長メモリセル使用／不使用記憶回路３０
は、図３に示す如く、フリップフロップ３１と、ヒュー
ズ切断／非切断に対応した情報をこのフリップフロップ
３１に書き込むフューズ情報書込み回路３２とからな
る。
は、図３に示す如く、フリップフロップ３１と、ヒュー
ズ切断／非切断に対応した情報をこのフリップフロップ
３１に書き込むフューズ情報書込み回路３２とからな
る。
【０００９】フリップフロップ３１は、２個のインバー
タを環状接続した構成であり、ＣＭＯＳインバータ３３
の出力端がｎＭＯＳトランジスタ３４のゲートに接続さ
れ、ｎＭＯＳトランジスタ３４のドレインがＣＭＯＳイ
ンバータ３３の入力端に接続され、ｎＭＯＳトランジス
タ３４のソースがグランド線に接続されている。
タを環状接続した構成であり、ＣＭＯＳインバータ３３
の出力端がｎＭＯＳトランジスタ３４のゲートに接続さ
れ、ｎＭＯＳトランジスタ３４のドレインがＣＭＯＳイ
ンバータ３３の入力端に接続され、ｎＭＯＳトランジス
タ３４のソースがグランド線に接続されている。
【００１０】フューズ情報書込み回路３２は、情報ヒュ
ーズ３５の一端が電源供給線ＶＣＣに接続され、情報ヒ
ューズ３５の他端がｎＭＯＳトランジスタ３６のドレイ
ンに接続され、ｎＭＯＳトランジスタ３６のソースがｎ
ＭＯＳトランジスタ３７のドレインに接続され、ｎＭＯ
Ｓトランジスタ３７のソースがグランド線に接続され、
ｎＭＯＳトランジスタ３７のゲートが電源供給線ＶＣＣ
に接続されている。また、ｎＭＯＳトランジスタ３６の
ドレインがＣＭＯＳインバータ３３の入力端に接続さ
れ、ｎＭＯＳトランジスタ３６のゲートに書込みパルス
φが供給され、ＣＭＯＳインバータ３３の出力端から冗
長メモリセル使用／不使用信号ＦＳが取り出される。
ーズ３５の一端が電源供給線ＶＣＣに接続され、情報ヒ
ューズ３５の他端がｎＭＯＳトランジスタ３６のドレイ
ンに接続され、ｎＭＯＳトランジスタ３６のソースがｎ
ＭＯＳトランジスタ３７のドレインに接続され、ｎＭＯ
Ｓトランジスタ３７のソースがグランド線に接続され、
ｎＭＯＳトランジスタ３７のゲートが電源供給線ＶＣＣ
に接続されている。また、ｎＭＯＳトランジスタ３６の
ドレインがＣＭＯＳインバータ３３の入力端に接続さ
れ、ｎＭＯＳトランジスタ３６のゲートに書込みパルス
φが供給され、ＣＭＯＳインバータ３３の出力端から冗
長メモリセル使用／不使用信号ＦＳが取り出される。
【００１１】図２において、冗長メモリセル行１２の上
記置換回路と同様の不図示の回路が冗長メモリセル列１
３に対しても備えられている。
記置換回路と同様の不図示の回路が冗長メモリセル列１
３に対しても備えられている。
【００１２】上記構成において、冗長メモリセル行１２
を使用する場合には、情報ヒューズ３５が例えばレーザ
で熔断される。この場合、冗長メモリセル使用／不使用
記憶回路３０に図４（Ａ）に示すような書込みパルスφ
を供給すると、ＣＭＯＳインバータ３３は、入力電圧
（＊ＦＳ）が低レベル、出力電圧が高レベルとなり、こ
の状態がパワーオフまで保持される。
を使用する場合には、情報ヒューズ３５が例えばレーザ
で熔断される。この場合、冗長メモリセル使用／不使用
記憶回路３０に図４（Ａ）に示すような書込みパルスφ
を供給すると、ＣＭＯＳインバータ３３は、入力電圧
（＊ＦＳ）が低レベル、出力電圧が高レベルとなり、こ
の状態がパワーオフまで保持される。
【００１３】これに対し、冗長メモリセル行１２を使用
しない場合には、情報ヒューズ３５が切断されず、図４
（Ｂ）に示すようにＣＭＯＳインバータ３３は最初、入
力電圧が高レベル、出力電圧が低レベルとなっている。
書込みパルスφが高レベルになると、電源供給線ＶＣＣ
から情報ヒューズ３５を通ってｎＭＯＳトランジスタ３
６側に電流が流れ、ＣＭＯＳインバータ３３の入力電圧
（＊ＦＳ）が少し低下するが、ＣＭＯＳインバータ３３
の出力電圧は高レベルのままであり、この状態がパワー
オフまで保持される。
しない場合には、情報ヒューズ３５が切断されず、図４
（Ｂ）に示すようにＣＭＯＳインバータ３３は最初、入
力電圧が高レベル、出力電圧が低レベルとなっている。
書込みパルスφが高レベルになると、電源供給線ＶＣＣ
から情報ヒューズ３５を通ってｎＭＯＳトランジスタ３
６側に電流が流れ、ＣＭＯＳインバータ３３の入力電圧
（＊ＦＳ）が少し低下するが、ＣＭＯＳインバータ３３
の出力電圧は高レベルのままであり、この状態がパワー
オフまで保持される。
【００１４】情報ヒューズ３５は、ポリシリコンにイオ
ンを注入して形成される。
ンを注入して形成される。
【００１５】
【発明が解決しようとする課題】しかしながら、ポリシ
リコンへのイオン注入量のばらつきにより、情報ヒュー
ズ３５の抵抗値にばらつきが生じ、また、ｎＭＯＳトラ
ンジスタ３６及び３７のオン抵抗値にもばらつきがある
ので、図４（Ｂ）中に点線で示す如く、情報ヒューズ３
５での電圧降下によりＣＭＯＳインバータ３３の入力電
圧がＣＭＯＳインバータ３３のしきい電圧以下となっ
て、ＣＭＯＳインバータ３３の出力電圧が高レベルにな
る場合がある。この場合、ｎＭＯＳトランジスタ３４が
オン状態となって、書込みパルスφが低レベルに遷移し
ても、情報ヒューズ３５を流れる電流はｎＭＯＳトラン
ジスタ３４を通ってグランド線に流れ、ＣＭＯＳインバ
ータ３３は入力電圧が低レベル、出力電圧がが高レベル
のままとなり、この状態が保持される。
リコンへのイオン注入量のばらつきにより、情報ヒュー
ズ３５の抵抗値にばらつきが生じ、また、ｎＭＯＳトラ
ンジスタ３６及び３７のオン抵抗値にもばらつきがある
ので、図４（Ｂ）中に点線で示す如く、情報ヒューズ３
５での電圧降下によりＣＭＯＳインバータ３３の入力電
圧がＣＭＯＳインバータ３３のしきい電圧以下となっ
て、ＣＭＯＳインバータ３３の出力電圧が高レベルにな
る場合がある。この場合、ｎＭＯＳトランジスタ３４が
オン状態となって、書込みパルスφが低レベルに遷移し
ても、情報ヒューズ３５を流れる電流はｎＭＯＳトラン
ジスタ３４を通ってグランド線に流れ、ＣＭＯＳインバ
ータ３３は入力電圧が低レベル、出力電圧がが高レベル
のままとなり、この状態が保持される。
【００１６】本発明の目的は、このような問題点に鑑
み、情報ヒューズの抵抗値及びスイッチ素子のオン抵抗
値にばらつきがあっても誤動作することがない不揮発性
半導体記憶回路を提供することにある。
み、情報ヒューズの抵抗値及びスイッチ素子のオン抵抗
値にばらつきがあっても誤動作することがない不揮発性
半導体記憶回路を提供することにある。
【００１７】
【課題を解決するための手段及びその作用】本発明に係
る不揮発性半導体記憶回路を、実施例図中の対応する構
成要素の符号を引用して説明する。
る不揮発性半導体記憶回路を、実施例図中の対応する構
成要素の符号を引用して説明する。
【００１８】この不揮発性半導体記憶回路は、例えば図
１に示す如く、ヒューズ情報書き込み回路３２Ａとフリ
ップフロップ３１Ａとを備えている。ヒューズ情報書き
込み回路３２Ａは、切断したか否かで２値を表す情報ヒ
ューズ３５と切断されないダミーヒューズ３８とオン抵
抗をもつスイッチ素子３６とがこの順に直列接続され、
両端間に電源電圧が印加される。この情報ヒューズ３５
とダミーヒューズ３８は、互いに同一条件の下で形成さ
れる。フリップフロップ３１Ａのデータ入力端には、情
報ヒューズ３５とダミーヒューズ３８の接続部分が接続
されている。そして、書き込みパルスφに応答してスイ
ッチ素子３６がオンし、情報ヒューズ３５の切断／非切
断に応じた２値がフリップフロップ３１Ａに保持され、
保持内容が出力される。
１に示す如く、ヒューズ情報書き込み回路３２Ａとフリ
ップフロップ３１Ａとを備えている。ヒューズ情報書き
込み回路３２Ａは、切断したか否かで２値を表す情報ヒ
ューズ３５と切断されないダミーヒューズ３８とオン抵
抗をもつスイッチ素子３６とがこの順に直列接続され、
両端間に電源電圧が印加される。この情報ヒューズ３５
とダミーヒューズ３８は、互いに同一条件の下で形成さ
れる。フリップフロップ３１Ａのデータ入力端には、情
報ヒューズ３５とダミーヒューズ３８の接続部分が接続
されている。そして、書き込みパルスφに応答してスイ
ッチ素子３６がオンし、情報ヒューズ３５の切断／非切
断に応じた２値がフリップフロップ３１Ａに保持され、
保持内容が出力される。
【００１９】情報ヒューズ３５が切断されていない場
合、情報ヒューズ３５及びダミーヒューズ３８の抵抗値
は、製造プロセス条件の変動によりばらつきがあるが、
情報ヒューズ３５とダミーヒューズ３８は、互いに同一
条件の下で形成されるので、両ばらつきの影響は同一に
なり、例えば、情報ヒューズ３５及びダミーヒューズ３
８の形状及び寸法を同一にすれば、両ヒューズの抵抗値
は互いに等しくなる。したがって、スイッチ素子３６を
オン状態にしたとき、スイッチ素子３６のオン抵抗値と
ダミーヒューズ３８の抵抗値の和を必ず情報ヒューズ３
５の抵抗値よりも大きくすることができる。これによ
り、情報ヒューズ３５を切断しないときと切断したとき
とで異なる論理レベルの電圧をフリップフロップ３１Ａ
に供給して保持させることができ、情報ヒューズの抵抗
にばらつきがあっても、不揮発性半導体記憶回路が誤動
作することがない。
合、情報ヒューズ３５及びダミーヒューズ３８の抵抗値
は、製造プロセス条件の変動によりばらつきがあるが、
情報ヒューズ３５とダミーヒューズ３８は、互いに同一
条件の下で形成されるので、両ばらつきの影響は同一に
なり、例えば、情報ヒューズ３５及びダミーヒューズ３
８の形状及び寸法を同一にすれば、両ヒューズの抵抗値
は互いに等しくなる。したがって、スイッチ素子３６を
オン状態にしたとき、スイッチ素子３６のオン抵抗値と
ダミーヒューズ３８の抵抗値の和を必ず情報ヒューズ３
５の抵抗値よりも大きくすることができる。これによ
り、情報ヒューズ３５を切断しないときと切断したとき
とで異なる論理レベルの電圧をフリップフロップ３１Ａ
に供給して保持させることができ、情報ヒューズの抵抗
にばらつきがあっても、不揮発性半導体記憶回路が誤動
作することがない。
【００２０】本発明の第１態様では、フリップフロップ
３１Ａは、入力端が情報ヒューズ３５とダミーヒューズ
３８の接続部分に接続された第１インバータ３３と、入
力端が第１インバータ３３の出力端に接続され、出力端
がダミーヒューズ３８とスイッチ素子３６との接続部分
に接続された第２インバータ３４とを有する。
３１Ａは、入力端が情報ヒューズ３５とダミーヒューズ
３８の接続部分に接続された第１インバータ３３と、入
力端が第１インバータ３３の出力端に接続され、出力端
がダミーヒューズ３８とスイッチ素子３６との接続部分
に接続された第２インバータ３４とを有する。
【００２１】この構成の場合、情報ヒューズ３５を切断
せず、かつ、第１インバータ３３の出力電圧が高レベル
のとき、第２インバータ３４に流れる電流を低減でき、
第２インバータ３４をより微細化することができる。
せず、かつ、第１インバータ３３の出力電圧が高レベル
のとき、第２インバータ３４に流れる電流を低減でき、
第２インバータ３４をより微細化することができる。
【００２２】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。
明する。
【００２３】図１は、図３に対応した冗長メモリセル使
用／不使用記憶回路３０Ａを示す。この冗長メモリセル
使用／不使用記憶回路３０Ａは、フリップフロップ３１
Ａとフューズ情報書込み回路３２Ａとからなる。
用／不使用記憶回路３０Ａを示す。この冗長メモリセル
使用／不使用記憶回路３０Ａは、フリップフロップ３１
Ａとフューズ情報書込み回路３２Ａとからなる。
【００２４】フリップフロップ３１Ａは、ＣＭＯＳイン
バータ３３の出力端がｎＭＯＳトランジスタ３４のゲー
トに接続され、ｎＭＯＳトランジスタ３４のドレインが
ダミーヒューズ３８を介しＣＭＯＳインバータ３３の入
力端に接続され、ｎＭＯＳトランジスタ３４のソースが
グランド線に接続されており、ＣＭＯＳインバータ３３
の出力端から冗長メモリセル使用／不使用信号ＦＳが取
り出される。
バータ３３の出力端がｎＭＯＳトランジスタ３４のゲー
トに接続され、ｎＭＯＳトランジスタ３４のドレインが
ダミーヒューズ３８を介しＣＭＯＳインバータ３３の入
力端に接続され、ｎＭＯＳトランジスタ３４のソースが
グランド線に接続されており、ＣＭＯＳインバータ３３
の出力端から冗長メモリセル使用／不使用信号ＦＳが取
り出される。
【００２５】フューズ情報書込み回路３２Ａは、情報ヒ
ューズ３５の一端が電源供給線ＶＣＣに接続され、情報
ヒューズ３５の他端がダミーヒューズ３８の一端に接続
され、ダミーヒューズ３８の他端がｎＭＯＳトランジス
タ３６のドレインに接続され、ｎＭＯＳトランジスタ３
６のソースがｎＭＯＳトランジスタ３７のドレインに接
続され、ｎＭＯＳトランジスタ３７のソースがグランド
線に接続されている。そして、ｎＭＯＳトランジスタ３
７のゲートが電源供給線ＶＣＣに接続され、ｎＭＯＳト
ランジスタ３６のゲートに書込みパルスφが供給され
る。
ューズ３５の一端が電源供給線ＶＣＣに接続され、情報
ヒューズ３５の他端がダミーヒューズ３８の一端に接続
され、ダミーヒューズ３８の他端がｎＭＯＳトランジス
タ３６のドレインに接続され、ｎＭＯＳトランジスタ３
６のソースがｎＭＯＳトランジスタ３７のドレインに接
続され、ｎＭＯＳトランジスタ３７のソースがグランド
線に接続されている。そして、ｎＭＯＳトランジスタ３
７のゲートが電源供給線ＶＣＣに接続され、ｎＭＯＳト
ランジスタ３６のゲートに書込みパルスφが供給され
る。
【００２６】ｎＭＯＳトランジスタ３７は、回路素子の
微細化に伴いｎＭＯＳトランジスタ３６の端子間印加電
圧を緩和するために用いられたものであり、必須ではな
く、回路素子のサイズやＶＣＣの電圧に応じて用いられ
る。
微細化に伴いｎＭＯＳトランジスタ３６の端子間印加電
圧を緩和するために用いられたものであり、必須ではな
く、回路素子のサイズやＶＣＣの電圧に応じて用いられ
る。
【００２７】情報ヒューズ３５とダミーヒューズ３８と
は、互いに同一構成であり、ポリシリコンにイオンを注
入して形成される。プロセス条件の変動によりこのイオ
ン注入量が変動し、情報ヒューズ３５及びダミーヒュー
ズ３８の抵抗値にばらつきが生じても、情報ヒューズ３
５及びダミーヒューズ３８は互いに同一条件の下で形成
されるので、情報ヒューズ３５の抵抗値とダミーヒュー
ズ３８の抵抗値は同一になっている。
は、互いに同一構成であり、ポリシリコンにイオンを注
入して形成される。プロセス条件の変動によりこのイオ
ン注入量が変動し、情報ヒューズ３５及びダミーヒュー
ズ３８の抵抗値にばらつきが生じても、情報ヒューズ３
５及びダミーヒューズ３８は互いに同一条件の下で形成
されるので、情報ヒューズ３５の抵抗値とダミーヒュー
ズ３８の抵抗値は同一になっている。
【００２８】次に、上記の如く構成された本実施例の動
作を、図２の冗長メモリセル行１２を使用しない場合、
すなわち、情報ヒューズ３５が切断されていない場合を
説明する。情報ヒューズ３５が切断されている場合の動
作は、上記従来技術で説明したのと同一である。
作を、図２の冗長メモリセル行１２を使用しない場合、
すなわち、情報ヒューズ３５が切断されていない場合を
説明する。情報ヒューズ３５が切断されている場合の動
作は、上記従来技術で説明したのと同一である。
【００２９】パワーオンでＣＭＯＳインバータ３３の出
力電圧が高レベルとなっているとき、ｎＭＯＳトランジ
スタ３４がオン状態となり、電流は情報ヒューズ３５及
びダミーヒューズ３８を通ってｎＭＯＳトランジスタ３
４側に流れる。情報ヒューズ３５の抵抗値とダミーヒュ
ーズ３８の抵抗値とは互いに等しいので、ｎＭＯＳトラ
ンジスタ３４のオン抵抗値とダミーヒューズ３８の抵抗
値との和は、必ず情報ヒューズ３５の抵抗値よりも大き
くなり、ＣＭＯＳインバータ３３の入力端の電圧は必ず
ＶＣＣ／２以上となって、ＣＭＯＳインバータ３３は入
力電圧が高レベル、出力電圧が低レベルとなり、ｎＭＯ
Ｓトランジスタ３４がオフ状態になる。
力電圧が高レベルとなっているとき、ｎＭＯＳトランジ
スタ３４がオン状態となり、電流は情報ヒューズ３５及
びダミーヒューズ３８を通ってｎＭＯＳトランジスタ３
４側に流れる。情報ヒューズ３５の抵抗値とダミーヒュ
ーズ３８の抵抗値とは互いに等しいので、ｎＭＯＳトラ
ンジスタ３４のオン抵抗値とダミーヒューズ３８の抵抗
値との和は、必ず情報ヒューズ３５の抵抗値よりも大き
くなり、ＣＭＯＳインバータ３３の入力端の電圧は必ず
ＶＣＣ／２以上となって、ＣＭＯＳインバータ３３は入
力電圧が高レベル、出力電圧が低レベルとなり、ｎＭＯ
Ｓトランジスタ３４がオフ状態になる。
【００３０】書込みパルスφが高レベルに遷移すると、
ｎＭＯＳトランジスタ３６がオン状態となり、電流は情
報ヒューズ３５及びダミーヒューズ３８を通ってｎＭＯ
Ｓトランジスタ３６側に流れる。ｎＭＯＳトランジスタ
３６及び３７のオン抵抗値とダミーヒューズ３８の抵抗
値との和は、必ず情報ヒューズ３５の抵抗値よりも大き
いので、ＣＭＯＳインバータ３３の入力端の電圧は必ず
ＶＣＣ／２以上となり、図４（Ｂ）中に点線で示すよう
にはならない。したがって、冗長メモリセル使用／不使
用記憶回路３０Ａが誤動作することがない。１ なお、本発明には外にも種々の変形例が含まれる。例え
ば、上記実施例では記憶回路３０Ａを冗長メモリセル使
用／不使用の情報記憶に適用した場合を説明したが、他
の固定情報の記憶に適用できることは勿論である。
ｎＭＯＳトランジスタ３６がオン状態となり、電流は情
報ヒューズ３５及びダミーヒューズ３８を通ってｎＭＯ
Ｓトランジスタ３６側に流れる。ｎＭＯＳトランジスタ
３６及び３７のオン抵抗値とダミーヒューズ３８の抵抗
値との和は、必ず情報ヒューズ３５の抵抗値よりも大き
いので、ＣＭＯＳインバータ３３の入力端の電圧は必ず
ＶＣＣ／２以上となり、図４（Ｂ）中に点線で示すよう
にはならない。したがって、冗長メモリセル使用／不使
用記憶回路３０Ａが誤動作することがない。１ なお、本発明には外にも種々の変形例が含まれる。例え
ば、上記実施例では記憶回路３０Ａを冗長メモリセル使
用／不使用の情報記憶に適用した場合を説明したが、他
の固定情報の記憶に適用できることは勿論である。
【００３１】
【発明の効果】以上説明した如く、本発明に係る不揮発
性半導体記憶回路では、ダミーヒューズが情報ヒューズ
に直列接続され、情報ヒューズとダミーヒューズが互い
に同一条件の下で形成されており、製造プロセス条件が
変動しても、情報ヒューズの抵抗値及びダミーヒューズ
の抵抗値へのばらつきの影響は互いに同一になるので、
スイッチ素子をオン状態にしたとき、スイッチ素子のオ
ン抵抗値とダミーヒューズの抵抗値の和を必ず情報ヒュ
ーズの抵抗値よりも大きくすることができ、これによ
り、情報ヒューズを切断しないときと切断したときとで
異なる論理レベルの電圧をフリップフロップに供給して
保持させることができ、情報ヒューズの抵抗値及びスイ
ッチ素子のオン抵抗値にばらつきがあっても不揮発性半
導体記憶回路が誤動作することがないという優れた効果
を奏し、半導体装置の信頼性向上に寄与するところが大
きい。
性半導体記憶回路では、ダミーヒューズが情報ヒューズ
に直列接続され、情報ヒューズとダミーヒューズが互い
に同一条件の下で形成されており、製造プロセス条件が
変動しても、情報ヒューズの抵抗値及びダミーヒューズ
の抵抗値へのばらつきの影響は互いに同一になるので、
スイッチ素子をオン状態にしたとき、スイッチ素子のオ
ン抵抗値とダミーヒューズの抵抗値の和を必ず情報ヒュ
ーズの抵抗値よりも大きくすることができ、これによ
り、情報ヒューズを切断しないときと切断したときとで
異なる論理レベルの電圧をフリップフロップに供給して
保持させることができ、情報ヒューズの抵抗値及びスイ
ッチ素子のオン抵抗値にばらつきがあっても不揮発性半
導体記憶回路が誤動作することがないという優れた効果
を奏し、半導体装置の信頼性向上に寄与するところが大
きい。
【００３２】本発明の第１態様では、フリップフロップ
を、第１インバータ、第２インバータ及びダミーヒュー
ズを環状接続して構成しているので、情報ヒューズを切
断せず、かつ、第１インバータの出力電圧が高レベルの
とき、第２インバータに流れる電流を低減でき、第２イ
ンバータをより微細化することができるという効果を奏
する。
を、第１インバータ、第２インバータ及びダミーヒュー
ズを環状接続して構成しているので、情報ヒューズを切
断せず、かつ、第１インバータの出力電圧が高レベルの
とき、第２インバータに流れる電流を低減でき、第２イ
ンバータをより微細化することができるという効果を奏
する。
【図１】本発明の一実施例の冗長メモリセル使用／不使
用記憶回路図である。
用記憶回路図である。
【図２】冗長メモリセル使用／不使用記憶回路が適用さ
れたＲＡＭの要部概略構成図である。
れたＲＡＭの要部概略構成図である。
【図３】従来の冗長メモリセル使用／不使用記憶回路図
である。
である。
【図４】冗長メモリセル使用／不使用記憶回路の信号波
形図である。
形図である。
１０ メモリセルアレイ １２ 冗長メモリセル行 １３ 冗長メモリセル列 １６ 切換ロウアドレス記憶回路 １７、１８、１９ イクスクルーシブノアゲート ２０、２１ アンドゲート ３０、３０Ａ 冗長メモリセル使用／不使用記憶回路 ３１、３１Ａ フリップフロップ ３２、３２Ａ フューズ情報書込み回路 ３３ ＣＭＯＳインバータ ３４、３６、３７ ｎＭＯＳトランジスタ ３５ 情報ヒューズ ３８ ダミーヒューズ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00
Claims (2)
- 【請求項１】 切断したか否かで２値を表す情報ヒュー
ズ（３５）と切断されないダミーヒューズ（３８）とオ
ン抵抗をもつスイッチ素子（３６）とがこの順に直列接
続され、該情報ヒューズと該ダミーヒューズとが互いに
同一条件の下で形成され、両端間に電源電圧が印加され
たヒューズ情報書き込み回路（３２Ａ）と、 該情報ヒューズと該ダミーヒューズの接続部分がデータ
入力端に接続されたフリップフロップ（３１Ａ）とを有
し、 書き込みパルス（φ）に応答して該スイッチ素子がオン
し、該情報ヒューズの切断／非切断に応じた２値が該フ
リップフロップに保持され、保持内容が出力されること
を特徴とする不揮発性半導体記憶回路。 - 【請求項２】 前記フリップフロップ（３１Ａ）は、 入力端が前記情報ヒューズ（３５）と前記ダミーヒュー
ズ（３８）の接続部分に接続された第１インバータ（３
３）と、 入力端が該第１インバータの出力端に接続され、出力端
が該ダミーヒューズと前記スイッチ素子（３６）との接
続部分に接続された第２インバータ（３４）と、 を有することを特徴とする請求項１記載の不揮発性半導
体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03281313A JP3103163B2 (ja) | 1991-10-28 | 1991-10-28 | 不揮発性半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03281313A JP3103163B2 (ja) | 1991-10-28 | 1991-10-28 | 不揮発性半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05120894A JPH05120894A (ja) | 1993-05-18 |
| JP3103163B2 true JP3103163B2 (ja) | 2000-10-23 |
Family
ID=17637356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03281313A Expired - Lifetime JP3103163B2 (ja) | 1991-10-28 | 1991-10-28 | 不揮発性半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3103163B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11589857B2 (en) | 2012-03-29 | 2023-02-28 | Depuy Ireland Unlimited Company | Orthopedic surgical instrument for knee surgery |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100255963B1 (ko) * | 1996-10-25 | 2000-05-01 | 윤종용 | 리던던트 프리디코더 |
| JP3638757B2 (ja) * | 1997-06-24 | 2005-04-13 | 株式会社 沖マイクロデザイン | 半導体集積回路 |
-
1991
- 1991-10-28 JP JP03281313A patent/JP3103163B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11589857B2 (en) | 2012-03-29 | 2023-02-28 | Depuy Ireland Unlimited Company | Orthopedic surgical instrument for knee surgery |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05120894A (ja) | 1993-05-18 |
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