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CN114695340A - 半导体装置 - Google Patents

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CN114695340A
CN114695340A CN202111339834.1A CN202111339834A CN114695340A CN 114695340 A CN114695340 A CN 114695340A CN 202111339834 A CN202111339834 A CN 202111339834A CN 114695340 A CN114695340 A CN 114695340A
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cathode
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崔秀明
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

实施方式的半导体装置具有：第一导电型的半导体层；第一电极，设置于所述半导体层上；第二电极，设置于所述半导体层上；第三电极，设置于所述半导体层上，在所述第一电极与所述第二电极之间分离地设置；第二导电型的第一半导体区域，设置于所述半导体层中；第一导电型的第一阴极区域；第二导电型的第一阳极区域；第一导电型的第二阴极区域；第二导电型的第二阳极区域；第二导电型的第三阳极区域；第一导电型的第三阴极区域；第二导电型的第二半导体区域；第二导电型的第四阳极区域；以及第一导电型的第四阴极区域。

Description

半导体装置
相关申请
本申请享受以日本专利申请2020-216800号(申请日：2020年12月25日)及日本专利申请2021-137447号(申请日：2021年08月25日)为基础申请的优先权。本申请通过参照这些基础申请包括基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
在电子电路中设置有用于保护电子电路免受静电放电(ElectrostaticDischarge；ESD)的ESD保护二极管。
作为ESD保护二极管所要求的特性，可列举出动作时电压或动作时内部电阻(动态电阻)的降低等。
发明内容
本发明的实施方式提供一种能够降低动作时的电压和内部电阻的半导体装置。
实施方式的半导体装置具有：第一导电型的半导体层；第一电极，设置于半导体层上；第二电极，设置于半导体层上；以及第三电极，设置于半导体层上，在第一电极与第二电极之间分离地设置。具有：第二导电型的第一半导体区域，设置于半导体层中；第一导电型的第一阴极区域，设置于第一半导体区域中，与第一电极连接；第二导电型的第一阳极区域，设置于第一半导体区域中，与第三电极连接；第一导电型的第二阴极区域，在从第一电极朝向第二电极的第一方向上与第一半导体区域分离地设置于半导体层中，与第三电极连接；以及第二导电型的第二阳极区域，设置于半导体层中，与第二电极连接。具有：第二导电型的第三阳极区域，设置于半导体层中，与第一电极连接；第一导电型的第三阴极区域，设置于半导体层中，与第三电极连接；第二导电型的第二半导体区域，在第一方向上与第一阴极区域分离，且与第一半导体区域分离地设置于半导体层中；第二导电型的第四阳极区域，设置于第二半导体区域中，与第三电极连接；以及第一导电型的第四阴极区域，设置于第二半导体区域中，与第二电极连接。
附图说明
图1是表示第一实施方式的半导体装置100的使用例的电路图。
图2A是第一实施方式的半导体装置100的俯视图。图2B是图2A所示的A-A’线的剖视图。图2C是图2A所示的B-B’线的剖视图。
图3是第一实施方式的半导体装置的等效电路200。
图4是比较例的半导体装置的等效电路300。
图5A是第一实施方式的变形例的半导体装置101的俯视图。图5B是图5A所示的C-C’线的剖视图。图5C是图5A所示的D-D’线的剖视图。
图6A是第二实施方式的半导体装置102的俯视图。图6B是图6A所示的E-E’线的剖视图。图6C是图6A所示的F-F’线的剖视图。
图7A是第三实施方式的半导体装置103的俯视图。图7B是图7A所示的G-G’线的剖视图。图7C是图7A所示的H-H’线的剖视图。
图8A是第三实施方式的变形例的半导体装置104的俯视图。图8B是图8A所示的I-I’线的剖视图。图8C是图8A所示的J-J’线的剖视图。
图9A是第四实施方式的半导体装置105的俯视图。图9B是图9A所示的K-K’线的剖视图。
图10是第四实施方式的半导体装置105的等效电路201。
图11A是第五实施方式的半导体装置106的俯视图。图11B是图11A所示的L-L’线的剖视图。
图12A是对图11A中的仅半导体层110和电极进行表示的俯视图。图12B是省略了图11A中的电极的俯视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。在该说明时，在全部附图中，对共通的部分标注共通的附图标记。另外，附图的尺寸比率并不限定于图示的比率。另外，本实施方式并不限定本发明。
[第一实施方式]
第一实施方式的半导体装置100例如被用作保护电子电路400免受ESD的保护电路。参照图1对半导体装置100的使用例进行说明。图1是表示第一实施方式的半导体装置100的使用例的电路图。半导体装置100的一端连接在电子电路400与外部端子401之间。另外，半导体装置100的另一端与接地电位GND连接。在对外部端子401施加了超过向电子电路400通常施加的电压的过大的正电压的情况下，电流从外部端子401经由半导体装置100流向接地电位GND。另一方面，在对外部端子401施加过大的负电压的情况下，电流从接地电位GND经由半导体装置100流向外部端子401。如以那样，半导体装置100具有保护电子电路400免受输入到外部端子401的ESD等的噪声引起的过大电压的功能。
(半导体装置100的结构)
参照图2对第一实施方式的半导体装置100的详细结构进行说明。图2A是第一实施方式的半导体装置100的俯视图，图2B是图2A所示的A-A’线的剖视图，图2C是图2A所示的B-B’线的剖视图。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。另外，在以下的说明中，n+、n、n-以及p+、p、p-的标记表示各导电型中的杂质浓度的相对的高低。即，n+表示与n相比n型的杂质浓度相对较高，n-表示与n相比n型的杂质浓度相对较低。另外，p+表示与p相比p型的杂质浓度相对较高，p-表示与p相比p型的杂质浓度相对较低。另外，有时将n+型、n-型简单记载为n型、将p+型、p-型简单记载为p型。
半导体装置100具有n-型的半导体层110、第一电极121、第二电极122、第三电极123、绝缘层124、p-型的第一半导体区域131、p-型的第二半导体区域132、n+型的第一阴极区域141、n+型的第二阴极区域142、n+型的第三阴极区域143、n+型的第四阴极区域144、p+型的第一阳极区域151、p+型的第二阳极区域152、p+型的第三阳极区域153、p+型的第四阳极区域154。
另外，在图2A中，第一电极121和第二电极122以及第三电极123分别用虚线表示，省略了绝缘层124。
作为一个例子，n-型的半导体层110通过使例如硅(Si)在未图示的基板上外延生长而形成。
第一电极121、第二电极122和第三电极123设置于n-型半导体层110上。
将从第一电极121朝向第二电极122的方向设为X方向(第一方向)。另外，将与X方向正交的方向设为Y方向(第二方向)，将与X方向及Y方向正交的方向设为Z方向(第三方向)。图2A所示的半导体装置100是X-Y平面的俯视图，图2B所示的半导体装置100表示X-Z平面的剖视图。此外，X方向、Y方向以及Z方向在本实施方式中以正交关系示出，但并不限定于正交，只要是相互交叉的关系即可。
第三电极123在X方向上位于第一电极121与第二电极122之间，并与第一电极121与第二电极122分别分离地设置。
第一电极121、第二电极122以及第三电极123例如能够由铝(Al)构成。第一电极121、第二电极122以及第三电极123通过Al的溅射以及蚀刻而形成。
p-型的第一半导体区域131和p-型的第二半导体区域132设置于n-型的半导体层110中。第一半导体区域131与第一电极121和第三电极123连接。第二半导体区域132与第二电极122和第三电极123连接。第一半导体区域131和第二半导体区域132在X-Y平面上相互分离。
n+型的第一阴极区域141和p+型的第一阳极区域151设置于第一半导体区域131中，在X方向上相邻。第一阴极区域141在Z方向上与第一电极121电连接。第一阳极区域151在Z方向上与第三电极123电连接。
n+型的第二阴极区域142和p+型的第二阳极区域152设置于n-型的半导体层110中，在X方向上相邻。第二阴极区域142在X方向上与第一半导体区域131分离，在Z方向上与第三电极123电连接。第二阳极区域152在Z方向上与第二电极122电连接。
如上所述，第一阴极区域141、第一阳极区域151、第二阴极区域142、第二阳极区域152依次在X方向上排列设置。另外，第一阳极区域151和第二阴极区域142经由第三电极123电连接。
p+型的第三阳极区域153和n+型的第三阴极区域143设置于n-型的半导体层110中，在X方向上相邻。另外，第三阳极区域153和第三阴极区域143与第一阴极区域141及第一阳极区域151在Y方向上分离且并排设置。第三阳极区域153在Z方向上与第一电极121电连接。第三阴极区域143在X方向上与第二半导体区域132分离，在Z方向上与第三电极123电连接。
p-型的第四阳极区域154和n-型的第四阴极区域144设置于第二半导体区域132中，在X方向上相邻。第四阳极区域154在Z方向上与第三电极123电连接。第四阴极区域144在Z方向上与第二电极122电连接。
如上所述，第三阳极区域153、第三阴极区域143、第四阳极区域154、第四阴极区域144依次在X方向上排列设置。另外，第三阴极区域143和第四阳极区域154经由第三电极123电连接。
第一阴极区域141、第一阳极区域151、第二阴极区域142、第二阳极区域152、第三阴极区域143、第三阳极区域153、第四阴极区域144以及第四阳极区域154例如通过埋入杂质扩散层而形成。
在半导体装置100中使用的n型杂质例如是磷(P)。另外，在半导体装置100中使用的p型杂质例如是硼(B)。另外，“n型杂质”是指，在被形成半导体层110的半导体材料例如硅(Si)所包含时成为施主的杂质。“p型杂质”是指被形成半导体层110的半导体材料所包含时成为受主的杂质。
绝缘层124设置于第一电极121与第一半导体区域131之间的一部分、第一电极121与第一阴极区域141之间的一部分、第三电极123与第一阳极区域151之间的一部分、第三电极123与n-型的半导体层110之间的一部分、第三电极123与第二阴极区域142之间的一部分、第二电极122与第二阳极区域152之间的一部分、第一电极121与第三阳极区域153之间的一部分、第三电极123与第三阴极区域143之间的一部分、第三电极123与第二半导体区域132之间的一部分、第三电极123与第四阳极区域154之间的一部分、第二电极122与第四阴极区域144之间的一部分。绝缘层124使上述各电极与各半导体区域之间、以及第三电极与各半导体区域之间电绝缘。
(半导体装置100的动作)
使用图3对第一实施方式的等效电路进行说明。图3示出了根据第一实施方式的半导体器件100的等效电路200。
半导体装置100通过具有如上所述的结构，形成由n+型的第一阴极区域141和p-型的第一半导体区域131(包含p+型的第一阳极区域151)构成的二极管D1。同样地，形成由p+型的第二阳极区域152和n-型的半导体层110(包含n+型的第二阴极区域142)构成的二极管D2。另外，形成由第三阳极区域153和n-型的半导体层110(包括n+型的第三阴极区域143)构成的二极管D3。进而，形成由n+型的第四阴极区域144和p-型的第二半导体区域132(包含n+型的第四阳极区域154)构成的二极管D4。因此，作为等效电路，半导体装置100具有电流从如图3所示的第一电极121经由二极管D3以及D4流向第二电极122的电路、以及电流从第二电极122经由二极管D2以及D1流向第一电极121的双向的电路。
具体而言，输入到第一电极121的电流按照第三阳极区域153、n-型的半导体层110的顺序在X方向上流动后，到达第三阴极区域143，流向第三电极123。在第三电极123中通过了的电流向第四阳极区域154流动，在沿X方向通过了第二半导体区域132之后到达第四阴极区域144，向第二电极122输出。
另一方面，输入到第二电极122的电流按照第二阳极区域152、n-型的半导体层110的顺序在X方向上流动后，到达第二阴极区域142，流向第三电极123。在第三电极123中通过了的电流向第一阳极区域151流动，在沿X方向通过了第一半导体区域131之后到达第一阴极区域141，向第一电极121输出。
因此，在图3所示的半导体装置100的等效电路中，输入到第一电极121的电流按照二极管D3(正向)、二极管D4(正向)的顺序通过，并输出到第二电极122。另一方面，输入到第二电极122的电流按照二极管D2(正向)、二极管D1(正向)的顺序通过，向第一电极121输出
(第一实施方式的效果)
使用比较例的半导体装置中的等效电路300对第一实施方式的半导体装置100的效果进行说明。图4示出比较例的半导体装置中的等效电路300。对与第一实施方式的半导体装置100相同的部分标注相同的附图标记。
对比较例的半导体装置的结构进行说明。在第一电极121上连接有二极管D7的阳极。二极管D8与二极管D7串联连接，二极管D7的阴极与二极管D8的阴极连接。二极管D8的阳极与第二电极122连接。
另外，在第一电极121上连接有二极管D5的阴极。二极管D6与二极管D5串联连接，二极管D5的阳极与二极管D6的阳极连接。二极管D6的阴极与第二电极122连接。
并且，在二极管D7的阴极和二极管D8的阴极上连接有作为齐纳二极管的二极管D9的阴极。另外，在二极管D5的阴极和二极管D6的阳极上连接有二极管D9的阳极。
在比较例的半导体装置中的等效电路300中，输入到第一电极121的电流按照二极管D7(正向)、二极管D9(反向)、二极管D6(正向)的顺序通过，向第二电极122输出。另一方面，输入到第二电极122的电流按照二极管D8(正向)、二极管D9(反向)、二极管D5(正向)的顺序通过，向第一电极121输出。无论是在电流从第一电极121流动到第二电极122的情况下，还是在电流从第二电极122流动到第一电极121的情况下，无论哪一个路径都必定通过二极管D9(反向)。
在此，通过二极管时的反向电压比正向电压大。例如，正向电压为0.75V，反向电压为2V。因此，在比较例的半导体装置中，在电流按照二极管D7(正向：0.75V)、二极管D9(反向：2V)、二极管D6(正向：0.75V)的顺序流动的情况下，合计施加3.5V的电压。同样地，在比较例的半导体装置中，在电流按照二极管D8(正向：0.75V)、二极管D9(反向；2V)、二极管D5(正向；0.75V)的顺序流动的情况下，合计施加3.5V的电压。
比较例的半导体装置以及第一实施方式的半导体装置如使用图1所说明的那样，作为保护电子电路400免受ESD影响的保护电路而使用。在电子电路400的通常动作时施加的电压例如有时如1V以下那样较小。在该情况下，ESD保护电路所要求的工作电压也变小，因此如比较例的半导体装置那样的阈值可能为3.5V以上的结构并不适合。例如，在施加了3V的ESD的情况下，比较例的半导体装置不导通，电子电路400有可能受到损伤。
另一方面，在第一实施方式的半导体装置100中，即使在通过任一路径的情况下也不通过反向二极管，因此不施加反向电压。例如，在二极管的正向电压为0.75V、反向电压为2V的情况下，即使在通过任一路径的情况下，合计为1.5V，与比较例的半导体装置相比，能够实现低电压化。例如，在施加了3V的ESD的情况下，第一实施方式的半导体装置100导通，能够保护电子电路400。另一方面，即使在电子电路400的通常动作时施加的电压(例如1V以下)被施加于半导体装置100，半导体装置100也不导通，因此不会对电子电路400的动作造成影响。
通过能够实现上述的低电压化，ESD保护二极管能够适应要求低电压化的用途、例如信号线。
另外，在第一实施方式的半导体装置100中，二极管D1和二极管D2、二极管D3和二极管D4分别串联连接，因此能够减小二极管的寄生电容。
进而，第一实施方式的半导体装置100中，第一阴极区域141与第一阳极区域151、第二阴极区域142与第二阳极区域152、第三阴极区域143与第三阳极区域153、第四阴极区域144与第四阳极区域154分别沿X方向平行地设置，因此电流沿X方向流动，几乎不向Z方向流动。因此，与在Z方向上设置阳极区域和阴极区域、在Z方向上流动电流的以往的半导体装置相比，电流路径变短，能够降低半导体装置动作时的内部电阻(动态电阻)。
[第一实施方式的变形例]
参照图5对第一实施方式的变形例的半导体装置101进行说明。图5A表示第一实施方式的变形例的半导体装置101的俯视图，图5B表示图5A所示的C-C’线的剖视图，图5C表示图5A所示的D-D’线的剖视图。对与第一实施方式的半导体装置100相同的部分，标注相同的附图标记。
第一实施方式的变形例的半导体装置101，与第一实施方式的半导体装置100的不同点在于，在第一半导体区域131中设置有第二阴极区域142以及第二阳极区域152，在第二半导体区域132中设置有第三阴极区域143以及第三阳极区域153。第一阴极区域141与第一阳极区域151、第四阴极区域144与第四阳极区域154设置于n-型的半导体层110中。若将本变形例的半导体装置101与第一实施方式的半导体装置100进行比较，则仅第一半导体区域131与第二半导体区域132的位置变化，第一阴极区域141、第一阳极区域151、第二阴极区域142、第二阳极区域152、第三阴极区域143、第三阳极区域153、第四阴极区域144、第四阳极区域154、第一电极121、第二电极122、第三电极123的位置关系不变化。
关于第一实施方式的变形例，也能够得到与第一实施方式的半导体装置100同样的效果。
此外，在上述的第一实施方式及其变形例中，将第一导电型设为n型，将第二导电型设为p型进行了说明，但即使将第一导电型设为p型，将第二导电型设为n型也能够得到同样的效果。
[第二实施方式]
参照图6对第二实施方式的半导体装置102进行说明。图6A是第二实施方式的半导体装置102的俯视图，图6B是图6A所示的E-E’线的剖视图，图6C是图6A所示的F-F’线的剖视图。对与第一实施方式的半导体装置100相同的部分标注相同的附图标记。
第二实施方式的半导体装置102与第一实施方式的半导体装置100的不同点在于，第一阴极区域141与第一阳极区域151的界面、第二阴极区域142与第二阳极区域152的界面、第三阴极区域143与第三阳极区域153的界面、第四阴极区域144与第二阳极区域154的界面分别形成为梳状。
若详细地进行说明，则在俯视半导体装置102时，在Y方向上，第一阴极区域141的一部分被第一阳极区域151的一部分夹着，第一阳极区域151的一部分被第一阴极区域141的一部分夹着。同样地，在Y方向上，第二阴极区域142的一部分被第二阳极区域152的一部分夹着，第二阳极区域152的一部分被第二阴极区域142的一部分夹着。另外，第三阴极区域143的一部分被第三阳极区域153的一部分夹着，第三阳极区域153的一部分被第三阴极区域143的一部分夹着。而且，第四阴极区域144的一部分被第四阳极区域154的一部分夹着，第四阳极区域154的一部分被第四阴极区域144的一部分夹着。
由此，与前述的第一实施方式的半导体装置100相比，半导体装置102中，形成有二极管D1、二极管D2、二极管D3、二极管D4的阴极区域与阳极区域的界面的接合面积增加。其结果，能够流过电流的面积与半导体装置100相比增加，因此能够进一步减少动态电阻。
另外，在上述的第二实施方式中，也将第一导电型设为n型，将第二导电型设为p型进行了说明，但即使将第一导电型设为p型，将第二导电型设为n型也能够得到同样的效果。进而，在第二实施方式中，也如第一实施方式的变形例那样，通过在第一半导体区域131中设置第二阴极区域142以及第二阳极区域152，并在第二半导体区域132中设置第三阴极区域143以及第三阳极区域153，由此能够得到与第二实施方式同样的效果。
[第三实施方式]
参照图7对第三实施方式的半导体装置103进行说明。图7A是第三实施方式的半导体装置103的俯视图，图7B是图7A所示的G-G’线的剖视图，图7C是图7A所示的H-H’线的剖视图。对与第一实施方式的半导体装置100相同的部分标注相同的附图标记。
如图7A～图7C所示，在本实施方式的半导体装置103中，除了第一实施方式的半导体装置100的结构以外，还设置有p+型的半导体基板111以及元件分离绝缘体161。n-型的半导体层110设置于p+型的半导体基板111上，与半导体基板111接触。元件分离绝缘体161是在深沟槽内埋入氧化硅等绝缘性材料而形成的。元件分离绝缘体161的上端与绝缘层124接触，下端位于半导体基板111内。
从Z方向观察，元件分离绝缘体161的形状为格子状，分别包围构成各二极管的区域。即，从Z方向观察，元件分离绝缘体161包围构成二极管D1的第一阴极区域141、第一半导体区域131以及第一阳极区域151。同样地，元件分离绝缘体161包围构成二极管D2的第二阴极区域142及第二阳极区域152。此外，元件分离绝缘体161包围构成二极管D3的第三阴极区域143及第三阳极区域153。此外，元件分离绝缘体161包围构成二极管D4的第四阴极区域144、第二半导体区132及第四阳极区域154。此外，元件分离绝缘体161只要设置于二极管D1与二极管D2之间、以及二极管D3与二极管D4之间即可，也可以不必包围各二极管。
接着，对第三实施方式的效果进行说明。
根据本实施方式，通过在构成各二极管的区域间设置元件分离绝缘体161，由此能够抑制在n-型的半导体层110内流动的漏电流。即，如图7C中作为虚拟的电流路径I1所示那样，输入到第一电极121的电流经由第三阳极区域153流入到半导体层110内之后，不在第三阴极区域143及第四阳极区域154中流动而在半导体层110内流动，并从半导体层110经由第二半导体区域132及第四阴极区域144流向第二电极122的情况得到抑制。由此，如图7C中作为电流路径I2所示，输入到第一电极121的电流容易经由第三阳极区域153、半导体层110、第三阴极区域143、第三电极123、第四阳极区域154、第二半导体区域132、第四阴极区域144流向第二电极122。
同样地，如图7B中作为虚拟的电流路径I3所示那样，输入到第二电极122的电流经由第二阳极区域152流入半导体层110内之后，不在第二阴极区域142及第一阳极区域151中流动而在半导体层110内流动，并从半导体层110经由第一半导体区域131及第一阴极区域141流向第一电极121的情况得到抑制。由此，如图7B中作为电流路径I4所示那样，输入到第二电极122的电流容易经由第二阳极区域152、半导体层110、第二阴极区域142、第三电极123、第一阳极区域151、第一半导体区域131、第一阴极区域141流向第一电极121。
这样，根据本实施方式，能够降低半导体装置103的漏电流。其结果，能够抑制半导体装置103的耐压比设计值低。
[第三实施方式的变形例]
参照图8对第三实施方式的变形例的半导体装置104进行说明。图8A是第三实施方式的变形例的半导体装置104的俯视图，图8B是图8A所示的I-I’线的剖视图，图8C是图8A所示的J-J’线的剖视图。对与第三实施方式的半导体装置103相同的部分标注相同的附图标记。
如图8A～图8C所示，在本变形例的半导体装置104中，除了第三实施方式的半导体装置103的结构以外，还设置有n+型的埋入扩散层112。埋入扩散层112配置在p+型的半导体基板111与n-型的半导体层110之间，与半导体基板111及半导体层110接触。因此，半导体层110隔着埋入扩散层112而与半导体基板111隔离。元件分离绝缘体161沿Z方向贯穿埋入扩散层112。
根据本变形例，由于在p+型的半导体基板111与n+型的埋入扩散层112之间形成pn界面，因此抑制从第一电极121或第二电极122输入的电流流入半导体基板111内，而能够抑制在半导体基板111内流动的漏电流。由此，能够进一步减少漏电流。
[第四实施方式]
参照图9以及图10对第四实施方式的半导体装置105进行说明。图9A是第四实施方式的半导体装置105的俯视图，图9B是图9A所示的K-K’线的剖视图。图10是表示第四实施方式的半导体器件105的等效电路201的等效电路图。对于与第一实施方式的半导体装置100相同的部分，标注相同的附图标记。
如图9A、图9B及图10所示，第四实施方式是相对于第一实施方式而言增加了串联连接的二极管的数量的例子。在第四实施方式的半导体装置105中，在n-型的半导体层110的上层部分内，除了第一半导体区域131以及第二半导体区域132之外，还设置有p-型的第三半导体区域133、p-型的第四半导体区域134、p-型的第五半导体区域135以及p-型的第六半导体区域136。另外，除了第一阴极区域141～第四阴极区域144之外，还设置有n+型的第五阴极区域145及n+型的第六阴极区域146。同样地，除了第一阳极区域151～第四阳极区域154之外，还设置有p+型的第五阳极区域155以及p+型的第六阳极区域156。在半导体层110上，除了第一电极121、第二电极122及第三电极123以外，还设置有第四电极125。
以下，对各部分的位置关系进行说明。
第一半导体区域131、第三半导体区域133以及第四半导体区域134沿着X方向依次相互分离地排列。第五半导体区域135、第六半导体区域136以及第二半导体区域132也沿着X方向依次相互分离地排列。第五半导体区域135及第一半导体区域131沿着Y方向相互分离地排列。第六半导体区域136以及第三半导体区域133沿着Y方向相互分离地排列。第二半导体区域132以及第四半导体区域134沿着Y方向相互分离地排列。这样，第一～第六半导体区域排列成沿着Y方向为2行、沿着X方向为3列的矩阵状。
第一阴极区域141及第一阳极区域151配置在第一半导体区域131的上层部分内，构成二极管D1。第二阴极区域142及第二阳极区域152配置在第四半导体区域134的上层部分内，构成二极管D2。第三阴极区域143及第三阳极区域153配置在第五半导体区域135的上层部分内，构成二极管D3。第四阴极区域144及第四阳极区域154配置在第二半导体区域132的上层部分内，构成二极管D4。第五阴极区域145及第五阳极区域155配置在第三半导体区域133的上层部分内，构成二极管D5。第六阴极区域146及第六阳极区域156配置在第六半导体区域136的上层部分内，构成二极管D6。
第四电极125配置在第二电极122与第三电极123之间。由此，在半导体层110上，第一电极121、第三电极123、第四电极125以及第二电极122沿着X方向依次相互分离地排列。第一电极121与第一阴极区域141及第三阳极区域153连接。第三电极123与第一阳极区域151、第三阴极区域143、第五阴极区域145以及第六阳极区域156连接。第四电极125与第五阳极区域155、第六阴极区域146、第二阴极区域142及第四阳极区域154连接。第二电极122与第二阳极区域152及第四阴极区域144连接。
由此，如图10所示，从第二电极122朝向第一电极121地、二极管D2、二极管D5以及二极管D1依次串联地在正向上连接。另外，从第一电极121朝向第二电极122地、二极管D3、二极管D6以及二极管D4依次串联地在正向上连接。这样，在半导体装置105中，在第一电极121与第二电极122之间，在正向以及反向上分别串联连接有3级的二极管。
接着，对第四实施方式的效果进行说明。
根据第四实施方式的半导体装置105，与第一实施方式的半导体装置100相比，能够将在第一电极121与第二电极122之间串联连接的二极管的数量从2增加到3。由此，与第一实施方式相比，能够提高半导体装置105整体的耐压。
这样，能够根据半导体装置所需的耐压，而任意地选择串联连接的二极管的数量。因此，能够提高半导体装置的设计自由度。若更一般地表现，则在将串联连接的二极管的数量设为N(N为2以上的整数)时，将电极的数量设为(N+1)，将p-型的半导体区域的数量设为(2×N)，在各半导体区域内各设置1个阳极区域以及阴极区域即可。
另外，在第四实施方式中，也可以将p型和n型对调。另外，也可以与第三实施方式同样地设置元件分离绝缘体161。进而，也可以与第三实施方式的变形例同样地设置埋入扩散层112。
[第五实施方式]
参照图11对第五实施方式的半导体装置106进行说明。图11A是第五实施方式的半导体装置106的俯视图，图11B是图11A所示的L-L’线的剖视图。图12A是对图11A中的仅半导体层110和电极进行表示的俯视图，图12B是省略了图11A中的电极的俯视图。对与第四实施方式的半导体装置105相同的部分标注相同的附图标记。
如图11A～图12B所示，第五实施方式的半导体装置106与第四实施方式的半导体装置105相比，不同点在于，第一电极121及第二电极122的形状为梳状，第三电极123及第四电极125分别设置有多个并在Y方向上排列，构成各二极管的阳极区域和阴极区域在Y方向上排列。
在第一电极121中，设置有在Y方向上延伸的基部121_0和从基部121_0朝向第二电极122在X方向上延伸的M条(M为2以上的整数)凸部121_k(k为1～M的整数)。同样地，在第二电极122中，设置有在Y方向上延伸的基部122_0和从基部122_0朝向第一电极121在X方向的相反方向上延伸的M条凸部122_k。第三电极123设置有M个，沿着Y方向排列。以下，也将第三电极123称为第三电极123_k。第四电极125也设置有M个，沿着Y方向排列。以下，也将第四电极125称为第四电极125_k。在图11A及图11B所示的例子中，M为5。
第一电极121的凸部121_k和第四电极125_k沿着X方向排列。第三电极123_k和第二电极122的凸部122_k沿着X方向排列。第一电极121的凸部及第三电极123的第一电极121侧的部分，沿着Y方向交替排列。第三电极123的第二电极122侧的部分和第四电极125的第一电极121侧的部分，沿着Y方向交替地排列。第四电极125的第二电极122侧的部分和第二电极122的凸部沿着Y方向交替排列。
与第四实施方式同样地，在n-型的半导体层110的上层部分，分别以2行3列的矩阵状排列有p-型的第一半导体区域131、第二半导体区域132、第三半导体区域133、第四半导体区域134、第五半导体区域135以及第六半导体区域136。
在第一半导体区域131的上层部分内，且在第一电极121的凸部121_k的正下方区域，分别配置有第一阴极区域141。在图11A及图11B所示的例子中，在凸部121_1、凸部121_2的正下方区域，分别配置有第一阴极区域141。另外，在第五半导体区域135的上层部分内，在第一电极121的凸部121_k的正下方区域，分别配置有第三阳极区域153。在图11A及图11B所示的例子中，在凸部121_3、凸部121_4、凸部121_5的正下方区域，分别配置有第三阳极区域153。
在第一半导体区域131的上层部分内，在第三电极123_k的正下方区域，分别配置有第一阳极区域151。在图11A及图11B所示的例子中，在第三电极123_1、第三电极123_2、第三电极123_3的正下方区域，分别配置有第一阳极区域151。另外，在第五半导体区域135的上层部分内，在第三电极123_k的正下方区域，分别配置有第三阴极区域143。在图11A及图11B所示的例子中，在第三电极123_4、第三电极123_5的正下方区域，分别配置有第三阴极区域143。
在第三半导体区域133的上层部分内，在第三电极123_k的正下方区域，分别配置有第五阴极区域145。在图11A及图11B所示的例子中，在第三电极123_1、第三电极123_2、第三电极123_3的正下方区域，分别配置有第五阴极区域145。另外，在第六半导体区域136的上层部分内，在第三电极123_k的正下方区域，分别配置有第六阳极区域156。在图11A及图11B所示的例子中，在第三电极123_4、第三电极123_5的正下方区域，分别配置有第六阳极区域156。
在第三半导体区域133的上层部分内，在第四电极125_k的正下方区域，分别配置有第五阳极区域155。在图11A及图11B所示的例子中，在第四电极125_1、第四电极125_2的正下方区域，分别配置有第五阳极区域155。另外，在第六半导体区域136的上层部分内，在第四电极125_k的正下方区域，分别配置有第六阴极区域146。在图11A及图11B所示的例子中，在第四电极125_3、第四电极125_4、第四电极125_5的正下方区域，分别配置有第六阴极区域146。
在第四半导体区域134的上层部分内，在第四电极125_k的正下方区域，分别配置有第二阴极区域142。在图11A及图11B所示的例子中，在第四电极125_1、第四电极125_2的正下方区域，分别配置有第二阴极区域142。另外，在第二半导体区域132的上层部分内，在第四电极125_k的正下方区域，分别配置有第四阳极区域154。在图11A及图11B所示的例子中，在第四电极125_3、第四电极125_4、第四电极125_5的正下方区域，分别配置有第四阳极区域154。
在第四半导体区域134的上层部分内，在第二电极122的凸部122_k的正下方区域，分别配置有第二阳极区域152。在图11A及图11B所示的例子中，在凸部122_1、凸部122_2、凸部122_3的正下方区域，分别配置有第二阳极区域152。另外，在第二半导体区域132的上层部分内，在第二电极122的凸部122_k的正下方区域，分别配置有第四阴极区域144。在图11A及图11B所示的例子中，在凸部122_4、凸部122_5的正下方区域，分别配置有第四阴极区域144。
从Z方向观察，元件分离绝缘体161的形状为格子状，分别包围第一半导体区域131、第二半导体区域132、第三半导体区域133、第四半导体区域134、第五半导体区域135以及第六半导体区域136。
由此，在各半导体区域中，通过在Y方向上相邻的阳极区域和阴极区域，形成二极管。其结果，在半导体装置106内实现与图10所示的等效电路相同的等效电路。
根据本实施方式的半导体装置106，能够将构成各二极管的阳极区域和阴极区域沿着Y方向排列，因此能够缩短半导体装置106的X方向上的长度。在想要增加半导体装置106的耐压时，使第三电极123以及第四电极125那样的中间电极沿着X方向排列，使半导体装置106的X方向上的长度变长。另一方面，在想要降低半导体装置106的电阻时，增加上述的M的值，使半导体装置106的Y方向上的长度变长。
根据实施方式，能够提供能够降低动作时的电压和内部电阻的半导体装置。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (17)

1.一种半导体装置，具备：
第一导电型的半导体层；
第一电极，设置于所述半导体层上；
第二电极，设置于所述半导体层上；
第三电极，设置于所述半导体层上，在所述第一电极与所述第二电极之间分离地设置；
第二导电型的第一半导体区域，设置于所述半导体层中；
第一导电型的第一阴极区域，设置于所述第一半导体区域中，与所述第一电极连接；
第二导电型的第一阳极区域，设置于所述第一半导体区域中，与所述第三电极连接；
第一导电型的第二阴极区域，在从所述第一电极朝向所述第二电极的第一方向上与所述第一半导体区域分离地设置于所述半导体层中，与所述第三电极连接；
第二导电型的第二阳极区域，设置于所述半导体层中，与所述第二电极连接；
第二导电型的第三阳极区域，设置于所述半导体层中，与所述第一电极连接；
第一导电型的第三阴极区域，设置于所述半导体层中，与所述第三电极连接；
第二导电型的第二半导体区域，在所述第一方向上与所述第一阴极区域分离且与所述第一半导体区域分离地设置于所述半导体层中；
第二导电型的第四阳极区域，设置于所述第二半导体区域，与所述第三电极连接；以及
第一导电型的第四阴极区域，设置于所述第二半导体区域中，与所述第二电极连接。
2.根据权利要求1所述的半导体装置，其中，
所述半导体层的杂质浓度比所述第一阴极区域、所述第二阴极区域、所述第三阴极区域和所述第四阴极区域的杂质浓度低，所述第一半导体区域和所述第二半导体区域的杂质浓度比所述第一阳极区域、所述第二阳极区域、所述第三阳极区域和所述第四阳极区域的杂质浓度低。
3.根据权利要求1所述的半导体装置，其中，
所述第一阳极区域的一部分和所述第一阴极区域的一部分、所述第二阳极区域的一部分和所述第二阴极区域的一部分、所述第三阳极区域的一部分和所述第三阴极区域的一部分、或者所述第四阳极区域的一部分和所述第四阴极区域的一部分，在与所述第一方向相交的第二方向上交替地配置。
4.根据权利要求1所述的半导体装置，其中，
还具备元件分离绝缘体，该元件分离绝缘体配置在所述第二阴极区域与所述第一阳极区域之间、以及所述第三阴极区域与所述第四阳极区域之间。
5.根据权利要求4所述的半导体装置，其中，
还具备第二导电型的半导体基板，
所述半导体层配置在所述半导体基板上，
所述元件分离绝缘体的下端配置在所述半导体基板内。
6.根据权利要求5所述的半导体装置，其中，
还具备埋入扩散层，该埋入扩散层配置在所述半导体基板与所述半导体层之间，是第一导电型，该埋入扩散层的杂质浓度比所述半导体层的杂质浓度高。
7.一种半导体装置，具备：
第一导电型的半导体层；
第一电极，设置于所述半导体层上；
第二电极，设置于所述半导体层上；
第三电极，设置于所述半导体层上，在所述第一电极与所述第二电极之间分离地设置；
第一导电型的第一阴极区域，设置于所述半导体层中，与所述第一电极连接；
第二导电型的第一阳极区域，设置于所述半导体层中，与所述第三电极连接；
第二导电型的第一半导体区域，在从所述第一电极朝向所述第二电极的第一方向上与所述第一阴极区域分离地设置于所述半导体层中；
第一导电型的第二阴极区域，设置于所述第一半导体区域中，与所述第三电极连接；
第二导电型的第二阳极区域，设置于所述第一半导体区域中，与所述第二电极连接；
第二导电型的第二半导体区域，与所述第一半导体区域分离、且与所述第一阴极区域和所述第一阳极区域分离地设置于所述半导体层中；
第三阳极区域，设置于所述第二半导体区域中，与所述第一电极连接；
第三阴极区域，设置于所述第二半导体区域中，与所述第三电极连接；
第四阳极区域，在所述第一方向上与所述第二半导体区域分离，设置于所述半导体层中，与所述第三电极连接；以及
第四阴极区域，设置于所述半导体层中，与所述第二电极连接。
8.根据权利要求7所述的半导体装置，其中，
所述半导体层的杂质浓度比所述第一阴极区域、所述第二阴极区域、所述第三阴极区域和所述第四阴极区域的杂质浓度低，所述第一半导体区域和所述第二半导体区域的杂质浓度比所述第一阳极区域、所述第二阳极区域、所述第三阳极区域和所述第四阳极区域的杂质浓度低。
9.根据权利要求7所述的半导体装置，其中，
所述第一阳极区域的一部分和所述第一阴极区域的一部分、所述第二阳极区域的一部分和所述第二阴极区域的一部分、所述第三阳极区域的一部分和所述第三阴极区域的一部分、或者所述第四阳极区域的一部分和所述第四阴极区域的一部分，在与所述第一方向相交的第二方向上交替地配置。
10.根据权利要求7所述的半导体装置，其中，
还具备元件分离绝缘体，该元件分离绝缘体配置在所述第二阴极区域与所述第一阳极区域之间、以及所述第三阴极区域与所述第四阳极区域之间。
11.根据权利要求10所述的半导体装置，其中，
还具备第二导电型的半导体基板，
所述半导体层配置在所述半导体基板上，
所述元件分离绝缘体的下端配置在所述半导体基板内。
12.根据权利要求11所述的半导体装置，其中，
还具备埋入扩散层，该埋入扩散层配置在所述半导体基板与所述半导体层之间，是第一导电型，该埋入扩散层的杂质浓度比所述半导体层的杂质浓度高。
13.一种半导体装置，具备：
第一导电型的半导体层；
第一电极，设置于所述半导体层上；
第二电极，设置于所述半导体层上；
第三电极，设置于所述半导体层上，在所述第一电极与所述第二电极之间分离地设置；
第四电极，设置于所述半导体层上，在所述第二电极与所述第三电极之间分离地设置，
第二导电型的第一半导体区域，设置于所述半导体层中；
第二导电型的第二半导体区域，在从所述第一电极朝向所述第二电极的第一方向以及与所述第一方向相交的第二方向上，与所述第一半导体区域分离地设置于所述半导体层中；
第二导电型的第三半导体区域，在所述第一方向上与所述第一半导体区域分离地设置于所述半导体层中；
第二导电型的第四半导体区域，在所述第一方向上与所述第三半导体区域分离地设置于所述半导体层中；
第二导电型的第五半导体区域，在所述第二方向上与所述第一半导体区域分离地设置于所述半导体层中；
第二导电型的第六半导体区域，在所述第五半导体区域与所述第二半导体区域之间分离地设置于所述半导体层中；
第一导电型的第一阴极区域，设置于所述第一半导体区域中，与所述第一电极连接；
第二导电型的第一阳极区域，设置于所述第一半导体区域中，与所述第三电极连接；
第二导电型的第二阳极区域，设置于所述第四半导体区域中，与所述第二电极连接；
第一导电型的第二阴极区域，设置于所述第四半导体区域中，与所述第四电极连接；
第二导电型的第三阳极区域，设置于所述第五半导体区域中，与所述第一电极连接；
第一导电型的第三阴极区域，设置于所述第五半导体区域中，与所述第三电极连接；
第一导电型的第四阴极区域，设置于所述第二半导体区域中，与所述第二电极连接；
第二导电型的第四阳极区域，设置于所述第二半导体区域中，与所述第四电极连接；
第一导电型的第五阴极区域，设置于所述第三半导体区域中，与所述第三电极连接；
第二导电型的第五阳极区域，设置于所述第三半导体区域中，与所述第四电极连接；
第二导电型的第六阳极区域，设置于所述第六半导体区域中，与所述第三电极连接；以及
第一导电型的第六阴极区域，设置于所述第六半导体区域中，与所述第四电极连接。
14.根据权利要求13所述的半导体装置，其中，
所述第一电极具有：第一基部；和从所述第一基部朝向所述第二电极延伸的多条第一凸部，
所述第二电极具有：第二基部；和从所述第二基部朝向所述第一电极延伸的多条第二凸部，
所述第三电极设置有多个，并沿着所述第二方向排列，
所述第四电极设置有多个，并沿着所述第二方向排列，
所述第一阴极区域设置有多个，并沿着所述第二方向排列，
所述第一阳极区域设置有多个，并沿着所述第二方向排列。
15.根据权利要求13所述的半导体装置，其中，
具备元件分离绝缘体，该元件分离绝缘体配置在所述第二阴极区域与所述第一阳极区域之间、以及所述第三阴极区域与所述第四阳极区域之间。
16.根据权利要求15所述的半导体装置，其中，
还具备第二导电型的半导体基板，
所述半导体层配置在所述半导体基板上，
所述元件分离绝缘体的下端配置在所述半导体基板内。
17.根据权利要求16所述的半导体装置，其中，
还具备埋入扩散层，该埋入扩散层配置在所述半导体基板与所述半导体层之间，是第一导电型，该埋入扩散层的杂质浓度比所述半导体层的杂质浓度高。
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