JP2003060059A

JP2003060059A - 保護回路および保護素子

Info

Publication number: JP2003060059A
Application number: JP2001249568A
Authority: JP
Inventors: Mamoru Sato; 守佐藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2001-08-20
Filing date: 2001-08-20
Publication date: 2003-02-28

Abstract

(57)【要約】【課題】静電気耐量の高い保護回路を提供する。【解決手段】パッドと集積回路の入力端との間の配線
に第１のダイオード１１のカソードを接続する。第１の
ダイオード１１のアノードは抵抗１４を介して接地され
ている。また、パッドに接続されたコレクタと、第１の
ダイオード１１と抵抗１４とのノードに接続されたベー
スと、接地されたコレクタと、から構成されたトランジ
スタ１３を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、静電気耐量の高い
保護回路および保護素子に関する。

【０００２】

【従来の技術】通常、電子機器の入力端には、静電気等
による過電圧から機器を保護するための保護回路が設け
られている。このような保護回路としては、例えば、特
開平５−４８００７号公報に開示されているものがあ
る。図９に、上記公報に開示の保護回路の回路図を示
す。

【０００３】図９に示す保護回路は、集積回路の外部電
極接続パッドを過電圧から保護するものである。図９に
示すように、この保護回路は、パッドに接続されたコレ
クタ、接地されたエミッタおよび抵抗を通してパッドに
接続されたベースからなるＰＮＰトランジスタ１と、ベ
ースとエミッタの間に接続されたツェナーダイオード２
と、を備える。

【０００４】上記保護回路において、パッドに過電圧が
印加されると、ＰＮＰトランジスタ１は常にオンとな
り、電流はＰＮＰトランジスタ１を通って、接地側へ流
れる。過電圧がツェナーダイオード２の降伏電圧以上と
なると、ツェナーダイオード２の降伏が起こり、ツェナ
ーダイオード２を介して放電される。これにより、集積
回路を過電圧から保護することができる。

【０００５】

【発明が解決しようとする課題】上記のように、保護素
子としてツェナーダイオードを用いた場合、保護回路全
体の静電気耐量は、主としてツェナーダイオードの耐量
に従う。しかし、ツェナーダイオードの耐量はダイオー
ドを用いた場合ほど高くすることはできない。被保護回
路の耐圧等から、クランプ電圧を低くしたい場合には、
ツェナーダイオードを用いた構成が好ましいが、そうで
ない場合には、保護素子としてダイオードを用いる構成
が好ましい。

【０００６】保護素子としてダイオードを用いた場合、
高耐量を得るには、ダイオードの大きい素子サイズが必
要とされる。しかし、これは回路素子全体のサイズの増
大をもたらし、近年の素子の微細化の要求に反する。こ
のように、従来の保護回路は、素子サイズを増大させる
こと無く静電気耐量を高めることは困難であった。

【０００７】上記事情を鑑みて、本発明は、静電気耐量
の高い保護回路および保護素子を提供することを目的と
する。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかる保護回路は、被保護回
路の入力端にカソードが接続されたダイオードと、前記
ダイオードのアノードにベースが接続され、エミッタお
よびコレクタの一方が前記被保護回路の入力端に接続さ
れ、他方が共通電位に設定されたトランジスタと、を有
することを特徴とする。

【０００９】上記構成において、例えば、前記トランジ
スタの一端は、抵抗を介して共通電位に設定されてい
る。

【００１０】上記目的を達成するため、本発明の第２の
観点にかかる保護回路は、被保護回路の入力端にカソー
ドが接続されたダイオードと、前記ダイオードのアノー
ドにベースが接続され、エミッタおよびコレクタの一方
が前記被保護回路の入力端に接続され、他方が共通電位
に設定された第１のトランジスタと、前記第１のトラン
ジスタにダーリントン接続され、その一端が共通電位に
設定された第２のトランジスタと、を有することを特徴
とする。

【００１１】上記構成において、例えば、前記第１のト
ランジスタおよび前記第２のトランジスタの一端は、抵
抗を介して共通電位に設定されている。

【００１２】上記目的を達成するため、本発明の第３の
観点にかかる保護回路は、被保護回路の入力端にカソー
ドが接続されたダイオードと、前記ダイオードのアノー
ドにゲートが接続され、ソースおよびドレインの一方が
前記被保護回路の入力端に接続され、他方が共通電位に
設定されたトランジスタと、を有することを特徴とす
る。

【００１３】上記目的を達成するため、本発明の第４の
観点にかかる保護素子は、被保護回路の入力端に接続さ
れ、前記被保護回路を過電圧から保護する保護素子であ
って、第１導電型の第１半導体領域内に設けられ、前記
入力端に第１の電極を介して接続された第２導電型の第
２半導体領域と、前記第１半導体領域の表面領域に第２
の電極と接続するように設けられ、前記第１半導体領域
よりも不純物濃度の高い第１導電型の第３半導体領域
と、前記第３半導体領域内に島状に設けられ、前記入力
端と第３の電極を介して接続され、前記第３半導体領域
とダイオードを形成する第２導電型の第４半導体領域
と、前記第１半導体領域の表面領域に前記第２半導体領
域と隣接して設けられ、前記第２の電極に接続された第
４の電極に接続されるとともに、第５の電極により共通
電極に接続され、前記第４の電極と前記第５の電極との
間に抵抗を形成する、前記第１半導体領域よりも不純物
濃度の高い第１導電型の第５半導体領域と、前記第５半
導体領域の表面領域に設けられ、第６の電極により共通
電極に接続され、前記第２半導体領域と前記第１半導体
領域とともにトランジスタを形成するとともに、前記第
２半導体領域とダイオードを形成する第２導電型の第６
半導体領域と、を備えたことを特徴とする。

【００１４】

【発明の実施の形態】本発明の実施の形態にかかる保護
回路について、以下図面を参照して説明する。（第１の実施の形態）第１の実施の形態にかかる本発明
は、パッドと集積回路の入力端との間に設けられ、静電
気等による過電圧から集積回路を保護する保護回路であ
る。図１は、本発明の第１の実施の形態にかかる保護回
路の回路図を示す。

【００１５】図１に示すように、第１の実施の形態の保
護回路は、第１及び第２のダイオード１１、１２と、Ｎ
ＰＮ型トランジスタ１３と、抵抗１４と、から構成され
る。保護回路は、パッド（ＰＡＤ）と、集積回路（Ｉ
Ｃ）の入力端との間に配置されている。

【００１６】第１のダイオード１１は、そのカソードが
パッドから集積回路の入力端につながる配線に接続され
ている。また、第１のダイオード１１のアノードは、抵
抗１４に接続されている。第１のダイオード１１に接続
された抵抗１４の他端は接地されて共通電位とされてい
る。

【００１７】トランジスタ１３は、パッド（ＰＡＤ）に
接続されたコレクタと、第１のダイオード１１と抵抗１
４とのノードに接続されたベースと、接地されたコレク
タと、から構成されている。

【００１８】第２のダイオード１２は、そのカソード
が、パッドから集積回路の入力端につながる配線に接続
されている。第２のダイオード１２は、トランジスタ１
３のコレクタよりも集積回路側に接続されている。

【００１９】図２に、本実施の形態の保護回路が形成さ
れた半導体素子２１の素子構造例を示す。図２に示すよ
うに、半導体素子２１は半導体基板２２を備える。半導
体基板２２上には、Ｐ形不純物が比較的低い濃度で拡散
されたＰ⁻形拡散層（Ｐ⁻層）２３を備える。Ｐ⁻層２
３の上には、Ｐ⁻層２３と不純物濃度がほぼ等しいＰ⁻
層２５が、Ｎ形分離領域２４に挟まれて形成されてい
る。また、Ｐ⁻層２３と、Ｐ ⁻層２５との界面にはＮ形
の不純物が導入された埋め込み層２６が配置されてい
る。埋め込み層２６は、分離領域２４に挟まれたＰ⁻層
２５の底部のほぼ全体に設けられている。

【００２０】分離領域２４に挟まれたＰ⁻層２５の一端
（図２の左側）には、Ｎ形の埋め込み層２６に接続され
たＮ形のプラグ領域２７が設けられている。Ｎ形のプラ
グ領域２７の表面領域には、より高濃度のＮ^＋形のコン
タクト領域２８が形成されている。Ｎ^＋形のコンタクト
領域２８は、電極２９を介してパッドに電気的に接続さ
れている。

【００２１】Ｐ⁻層２５の表面領域には、プラグ領域２
７に隣接して、Ｐ⁻層２５よりも不純物濃度の高いＰ形
の拡散領域（Ｐ領域）３０が形成されている。Ｐ領域３
０の表面領域には、Ｎ形のコンタクト領域３１が設けら
れている。コンタクト領域３１は、電極３２を介してパ
ッド（ＰＡＤ）に電気的に接続されている。

【００２２】Ｐ⁻層２５の表面領域には、Ｐ領域３０に
隣接して、Ｐ⁻層より高濃度のＰ形のベース領域３３が
設けられている。Ｐ形のベース領域（Ｐベース領域）３
３は、電極３４、３５を介して隣接するＰ領域３０と電
気的に接続されている。また、Ｐベース領域３３には、
コンタクト領域３７を挟んで電極３５の反対側に電極３
６が設けられ、接地されている。Ｐベース領域３３の表
面領域には、Ｎ形のコンタクト領域３７が島状に形成さ
れている。Ｎ形のコンタクト領域３７は、電極３８を介
して接地されている。

【００２３】図２に示す構成の半導体素子２１におい
て、Ｐ形の拡散領域３０とＮ形のコンタクト領域３１と
は、ＰＮ接合ダイオード（第１のダイオード１１）を構
成する。また、Ｎ形の埋め込み層２６と、Ｐ形のベース
領域３３と、Ｎ形のコンタクト領域３７とは、ＮＰＮト
ランジスタ（トランジスタ１３）を構成する。また、Ｐ
ベース領域３３には、２つの電極３５、３６の間に抵抗
（抵抗１４）が形成される。さらに、接地された電極３
６と接続するＰ形のベース領域３３とＮ形の埋め込み層
２６との間には、ＰＮ接合ダイオード（第２のダイオー
ド１２）が形成される。

【００２４】以下、図１に示す保護回路の、過電圧印加
時の動作を説明する。静電気等により、パッド（ＰＡ
Ｄ）から集積回路の入力端に、第１のダイオード１１の
降伏電圧以上の（正の）過電圧が印加されると、第１の
ダイオード１１と抵抗１４を通って電流が流れる。そし
て、第１の抵抗１４による電圧降下が所定電圧（約０．
７Ｖ）以上となると、トランジスタ１３がオンとなる。
これにより、トランジスタ１３を通るバイパスが形成さ
れ、接地側に電流が流れる。

【００２５】上記のように、トランジスタ１３を備えた
保護回路を用いると、過電圧印加時に第１のダイオード
１１に流れる電流は、トランジスタ１３の電流増幅効果
により、第１のダイオード１１に流れる電流のほぼ電流
増幅率（ｈ_ＦＥ）分の１となる。これにより、第１のダ
イオード１１にかかる負荷は低減され、第１のダイオー
ド１１の破壊等は防がれる。従って、素子、特に、第１
のダイオード１１のサイズを大きくすることなく、静電
気耐量の向上をはかることができる。

【００２６】一方、静電気等により、パッドに負の過電
圧が印加された際には、第２のダイオード１２の接地端
から電流が流れ補償するため、パッドは保護される。

【００２７】以上説明したように、第１の実施の形態に
よれば、過電圧の印加時に過電圧保護用ダイオード１１
に流れる電流量は、トランジスタ１３の電流増幅効果お
よびバイパス機能により、所定量以下に抑えることがで
きる。これにより、ダイオード１１の素子破壊を防ぐこ
とができ、第１のダイオード１１の素子サイズを大きく
することなく、静電気耐量の高い保護回路を構成するこ
とができる。

【００２８】（第２の実施の形態）以下、本発明の第２
の実施の形態について、図面を参照して説明する。第２
の実施の形態は、パッドと集積回路の入力端との間に設
けられ、静電気等による過電圧から集積回路を保護する
保護回路である。

【００２９】図３に示すように、第２の実施の形態にか
かる保護回路は、第１の実施の形態の保護回路に、第２
のトランジスタ１５と、抵抗１６と、を加えて構成され
ている。

【００３０】第２のトランジスタ１５は、そのコレクタ
が、パッドと集積回路の入力端とを結ぶ配線の、第２の
ダイオード１２とトランジスタ１３のコレクタとの間に
接続されている。また、そのベースは、トランジスタ１
３のエミッタに接続されている。すなわち、第２の実施
の形態にかかる保護回路は、エミッタ同士が接続され、
コレクタとベースとが接続された、２つのトランジスタ
からなるダーリントン回路を備える。

【００３１】第２のトランジスタ１５のエミッタは接地
されて共通電位に設定されている。また、トランジスタ
１３のエミッタと第２のトランジスタ１５のベースとの
ノードは、抵抗１６を介して接地されている。

【００３２】図４に素子構造例を示す。図４に示す素子
構造は、図２に示す第１の実施の形態の素子構造に、第
２のトランジスタ１５及び第２の抵抗１６の素子構造を
組み込んだものである。

【００３３】図４に示すように、Ｐ⁻層２５の表面領域
には、Ｐベース領域３３に隣接する第２のＰベース領域
３９が形成されている。第２のベース領域３９は、ベー
ス領域３３と実質的に同一のＰ型不純物濃度を有する。
ベース領域３３と第２のベース領域３９とは、同一の不
純物拡散工程で形成することができる。

【００３４】ベース領域３３に接続された電極３６は、
第１の実施の形態とは異なり、第２のベース領域３９に
接続された電極４０に接続されている。

【００３５】第２のベース領域３９の表面領域には、Ｎ
形の第２のコンタクト領域４１が島状に形成されてい
る。第２のコンタクト領域４１は、コンタクト領域３７
と実質的に同一のＮ形の不純物濃度を有する。コンタク
ト領域３７と第２のコンタクト領域４１は、同一の不純
物拡散工程で形成することができる。第２のコンタクト
領域４１は電極４２を介して接地されている。

【００３６】第２のベース領域３９の、第２のコンタク
ト領域４１を挟んだ電極４０の反対側には、電極４３が
設けられ、接地されている。電極４０と、電極４３との
間には、第２の抵抗１６が形成される。

【００３７】以下、図３に示す保護回路の、過電圧印加
時の動作を説明する。静電気等により、パッドから集積
回路の入力端に、第１のダイオード１１の降伏電圧以上
の（正の）過電圧が印加されると、第１のダイオード１
１および第１の抵抗１４を通って電流が流れる。そし
て、第１の抵抗１４による電圧降下が所定電圧（約０．
７Ｖ）以上となると、トランジスタ１３がオンとなる。
これにより、トランジスタ１３を通るバイパスが形成さ
れ、トランジスタ１３のコレクタからエミッタへ電流が
流れる。

【００３８】エミッタから流れる電流は第２の抵抗１６
へと流れる。第２の抵抗１６による電圧降下が所定電圧
（約０．７Ｖ）以上となると、第２のトランジスタ１５
がオンとなる。これにより、第２のトランジスタ１５を
通るバイパスが形成され、第２のトランジスタ１５のコ
レクタからエミッタへ電流が流れる。

【００３９】ダーリントン接続された２つのトランジス
タの合成電流増幅率は、それぞれの電流増幅率
（ｈ_ＦＥ）を掛け合わせたもの（ｈ_ＦＥ ^２）となる。従
って、ダーリントン回路を備えた保護回路においては、
過電圧印加時に第１のダイオード１１に流れる電流は、
２つのトランジスタ１３、１５に流れる電流の合成電流
増幅率（ｈ_ＦＥ ^２）分の１となる。これにより、第１の
ダイオード１１への負荷は低減され、素子破壊等は防止
される。よって、第１のダイオード１１の素子サイズを
大きくすることなく、保護回路全体の高い静電気耐量が
得られる。

【００４０】以上説明したように、第２の実施の形態の
保護回路は、過電圧保護用の第１のダイオード１１に、
ダーリントン接続された２つのトランジスタ１３、１５
を備える。これにより、第１のダイオード１１の通過電
流が過大である場合には、トランジスタ１３、１５によ
るバイパスが形成され、また、ダーリントン接続による
高い電流増幅率から、ダイオードにかかる負荷を大幅に
減少させることができる。従って、静電気耐量の高い保
護回路が提供される。

【００４１】上記第２の実施の形態では、２つのトラン
ジスタ１３、１５からなるダーリントン回路を用いるも
のとした。しかし、用いるトランジスタの数は、これに
限られず、３つ以上のトランジスタをダーリントン接続
したものを用いてもよい。

【００４２】上記第１および第２の実施の形態では、過
電圧保護用の第１のダイオード１１を１つ用いる構成と
した。しかし、保護用のダイオードを複数設けて、耐圧
バリエーションを変化させる構成としてもよい。

【００４３】図５に、２つのダイオード１１、１２を備
えた保護回路の回路図を示し、図６に図５に示す回路の
素子構造例を示す。図６に示すように、この保護回路
は、ダイオードを構成するＮ形のコンタクト領域３１を
備えるＰ形の拡散領域３０を、２つ設けることにより、
形成可能である。このようなダイオード構成部分は、保
護回路素子の製造プロセスを変更することなく、容易に
形成することができる。従って、このようにダイオード
の数を変更して、種々の耐圧バリエーションが容易に得
られる。

【００４４】上記第１および第２の実施の形態では、Ｎ
ＰＮトランジスタ１３、１５のコレクタをパッドと集積
回路の間の配線に接続し、エミッタを接地側に接続する
構成とした。しかし、これに限らず、図７に示すよう
に、エミッタをパッド側に、コレクタを接地側に接続す
る構成も可能である。

【００４５】上記第１及び第２の実施の形態では、バイ
ポーラトランジスタ１３、１５を用いた。しかし、図８
に示すように、ＭＯＳトランジスタ４０を用いてもよ
い。この場合も、上記第２の実施の形態と同様に、複数
のＭＯＳトランジスタをダーリントン接続させることに
より、高い静電気耐量が実現できる。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
耐量の高い保護回路および保護素子が提供される。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる保護回路の
回路図である。

【図２】図１に示す保護回路を備えた素子の断面図であ
る。

【図３】本発明の第２の実施の形態にかかる保護回路の
回路図である。

【図４】図３に示す保護回路を備えた素子の断面図であ
る。

【図５】本発明の他の実施の形態にかかる保護回路の回
路図である。

【図６】図５に示す保護回路を備えた素子の断面図であ
る。

【図７】本発明の他の実施の形態にかかる保護回路の回
路図である。

【図８】本発明の他の実施の形態にかかる保護回路の回
路図である。

【図９】従来の保護回路の回路図である。

【符号の説明】

１１、１２ダイオード１３、１５トランジスタ１４、１６抵抗２１半導体素子

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F038 BH02 BH04 BH06 EZ20 5F048 AA00 AA01 AA02 AC10 BA02 BA06 BA12 BH02 CC01 CC06 CC10 5F082 AA33 BC03 BC11 BC16 FA02 FA16 GA04

Claims

【特許請求の範囲】

【請求項１】被保護回路の入力端にカソードが接続され
たダイオードと、前記ダイオードのアノードにベースが接続され、エミッ
タおよびコレクタの一方が前記被保護回路の入力端に接
続され、他方が共通電位に設定されたトランジスタと、を有することを特徴とする保護回路。
【請求項２】前記トランジスタの一端は、抵抗を介して
共通電位に設定されている、ことを特徴とする請求項１
に記載の保護回路。
【請求項３】被保護回路の入力端にカソードが接続され
たダイオードと、前記ダイオードのアノードにベースが接続され、エミッ
タおよびコレクタの一方が前記被保護回路の入力端に接
続され、他方が共通電位に設定された第１のトランジス
タと、前記第１のトランジスタにダーリントン接続され、その
一端が共通電位に設定された第２のトランジスタと、を有することを特徴とする保護回路。
【請求項４】前記第１のトランジスタおよび前記第２の
トランジスタの一端は、抵抗を介して共通電位に設定さ
れている、ことを特徴とする請求項１に記載の保護回
路。
【請求項５】被保護回路の入力端にカソードが接続され
たダイオードと、前記ダイオードのアノードにゲートが接続され、ソース
およびドレインの一方が前記被保護回路の入力端に接続
され、他方が共通電位に設定されたトランジスタと、を有することを特徴とする保護回路。
【請求項６】被保護回路の入力端に接続され、前記被保
護回路を過電圧から保護する保護素子であって、第１導電型の第１半導体領域内に設けられ、前記入力端
に第１の電極を介して接続された第２導電型の第２半導
体領域と、前記第１半導体領域の表面領域に第２の電極と接続する
ように設けられ、前記第１半導体領域よりも不純物濃度
の高い第１導電型の第３半導体領域と、前記第３半導体領域内に島状に設けられ、前記入力端と
第３の電極を介して接続され、前記第３半導体領域とダ
イオードを形成する第２導電型の第４半導体領域と、前記第１半導体領域の表面領域に前記第２半導体領域と
隣接して設けられ、前記第２の電極に接続された第４の
電極に接続されるとともに、第５の電極により共通電極
に接続され、前記第４の電極と前記第５の電極との間に
抵抗を形成する、前記第１半導体領域よりも不純物濃度
の高い第１導電型の第５半導体領域と、前記第５半導体領域の表面領域に設けられ、第６の電極
により共通電極に接続され、前記第２半導体領域と前記
第１半導体領域とともにトランジスタを形成するととも
に、前記第２半導体領域とダイオードを形成する第２導
電型の第６半導体領域と、を備えたことを特徴とする保護素子。