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CN114068396B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，子器件区的基底上形成有多个叠层结构，第二方向垂直于第一方向，沿第一方向叠层结构之间形成有覆盖叠层结构侧壁的介电墙；形成横跨叠层结构和介电墙的伪栅；在子器件区的伪栅两侧的叠层结构中形成凹槽，露出介电墙的侧壁；沿第一方向，对凹槽露出的介电墙的侧壁进行减薄处理；在减薄处理后，在凹槽中形成源漏掺杂层，源漏掺杂层与介电墙的侧壁之间具有间隔；在形成所有子器件区的源漏掺杂层之后，形成覆盖源漏掺杂层的顶面和侧壁，且填充于源漏掺杂层与介电墙之间的接触孔插塞。本发明实施例有利于减小接触孔插塞与源漏掺杂层之间的接触电阻，进而有利于提升半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)、全包围栅极(Gate-all-around，GAA)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
此外，在半导体领域中，为增大接触孔插塞与源漏掺杂层的接触面积，在FinFET和GAA器件中，通常还采用全包围接触孔插塞(All Around Contact)工艺。全包围接触孔插塞工艺中，接触孔插塞与源漏掺杂层的顶面和侧壁相接触，接触孔插塞与源漏掺杂层的接触面积较大，有利于减小接触孔插塞与源漏掺杂层的接触电阻。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，能够减小接触孔插塞与源漏掺杂层之间的接触电阻，有利于提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括分立的器件单元区，所述器件单元区包括多个沿第一方向间隔排布的子器件区，所述子器件区的基底上形成有多个沿第二方向延伸且沿第一方向间隔排列的叠层结构，第二方向垂直于第一方向，所述叠层结构包括一个或多个堆叠的沟道叠层，沿第一方向所述叠层结构之间形成有覆盖叠层结构侧壁的介电墙；形成横跨叠层结构和介电墙的伪栅；在所述子器件区的伪栅两侧的叠层结构中形成凹槽，露出所述介电墙的侧壁；沿第一方向，对所述凹槽露出的介电墙的侧壁进行减薄处理；在所述减薄处理后，在所述凹槽中形成源漏掺杂层，源漏掺杂层与介电墙的侧壁之间具有间隔；在形成所有子器件区的源漏掺杂层之后，形成覆盖所述源漏掺杂层的顶面和侧壁，且填充于所述源漏掺杂层与介电墙之间的接触孔插塞。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括分立的器件单元区，所述器件单元区包括多个沿第一方向间隔排布的子器件区；多个沿第二方向延伸且沿第一方向间隔排列的沟道结构层，位于所述子器件区的基底上且与基底间隔设置，第二方向垂直于第一方向，所述沟道结构层包括一个或多个间隔设置的沟道层；介电墙，包括主介电墙，沿第一方向位于相邻的沟道结构层之间的基底上，且覆盖所述沟道结构层的侧壁；以及次介电墙，与所述主介电墙相连、且沿第二方向向所述主介电墙两侧延伸，沿所述第一方向所述次介电墙的侧壁相对于主介电墙的侧壁缩进；位于所述子器件区的器件栅极，覆盖所述子器件区的沟道结构层的顶部和侧壁且包围子器件区的沟道层，所述器件栅极位于相邻所述沟道层之间、以及位于沟道层与基底之间的部分为第一部分，相邻所述子器件区的第一部分由所述主介电墙隔离；源漏掺杂层，位于所述子器件区的器件栅极两侧且覆盖所述沟道结构层的侧壁，沿所述第一方向，所述源漏掺杂层的侧壁与所述次介电墙的侧壁相间隔；接触孔插塞，覆盖所述源漏掺杂层的顶面和侧壁，且填充于源漏掺杂层与所述次介电墙之间。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，在伪栅两侧的叠层结构中形成凹槽后，通过沿第一方向，对所述凹槽露出的介电墙的侧壁进行减薄处理，从而减小所述伪栅两侧的介电墙的宽度，在形成源漏掺杂层的过程中，源漏掺杂层能够与介电墙的侧壁之间具有间隔，从而能够暴露出源漏掺杂层与介电墙相对的侧壁，在形成接触孔插塞的过程中，接触孔插塞覆盖源漏掺杂层的顶面和侧壁，且能够填充于介电墙和源漏掺杂层之间，使接触孔插塞还能够覆盖源漏掺杂层与介电墙相对的侧壁，从而能够为叉型栅极晶体管(Forksheet)形成全包围接触孔插塞(All Around Contact)，有利于增大接触孔插塞与源漏掺杂层的接触面积，相应有利于减小接触孔插塞与源漏掺杂层之间的接触电阻，进而有利于提升叉型栅极晶体管的性能。
附图说明
图1至图2是一种半导体结构的结构示意图；
图3至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，在FinFET器件和GAA器件中，通常采用全包围接触孔插塞工艺，以增大接触孔插塞与源漏掺杂层的接触面积。具体地，在全包围接触孔插塞工艺中，接触孔插塞与源漏掺杂层的顶面和侧壁相接触，接触孔插塞与源漏掺杂层的接触面积较大，有利于减小接触孔插塞与源漏掺杂层之间的接触电阻。
但是，在叉型栅极晶体管(Forksheet)中，接触孔插塞与源漏掺杂层之间的接触电阻较大，导致形成的器件性能不佳。现以一种半导体结构为示例，分析器件性能不佳的原因。
参考图1至图2，示出了一种半导体结构的结构示意图。其中，图1为俯视图，图2包括图2中a和图2中b，图2中a为图1在a-a位置处的剖面图，图2中b为图1在b-b位置处的剖面图。
所述半导体结构包括：基底1，包括分立的器件单元区(未标示)，器件单元区包括沿第二方向间隔排列的第一子器件区I和第二子器件区II，第一子器件区I用于形成第一型晶体管，第二子器件区II用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同；沿第一方向延伸、沿第二方向间隔排列的多个沟道结构层2，位于第一子器件区I和第二子器件区II的基底1上且与基底1间隔设置，沟道结构层2包括一个或多个间隔设置的沟道层3；介电墙4，沿第二方向位于沟道结构层2之间的基底1上且与沟道结构层2的侧壁相接触；器件栅极5，覆盖沟道结构层2的部分顶部和部分侧壁，且包围介电墙4露出的沟道层3；源漏掺杂层6，位于器件栅极5两侧的沟道结构层2中，第一子器件区I的源漏掺杂层6和第二子器件区II的源漏掺杂层5由介电墙4隔离，且第一子器件区I的源漏掺杂层6与介电墙4的侧壁相接触，第二子器件区II的源漏掺杂层6与介电墙4的侧壁相接触；接触孔插塞7，覆盖源漏掺杂层6的顶面、以及介电墙4露出的源漏掺杂层6侧面。
上述半导体结构中，介电墙4位于第一子器件区I的源漏掺杂层5和第二子器件区II的源漏掺杂层5之间，源漏掺杂层5与介电墙4相对的侧壁被介电墙4覆盖，导致接触孔插塞7仅覆盖源漏掺杂层5的顶面、以及介电墙4露出的源漏掺杂层5侧面，接触孔插塞7与源漏掺杂层5的接触面积小，这导致接触孔插塞7与源漏掺杂层5的接触电阻较大，容易导致器件的性能不佳。
为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，在伪栅两侧的叠层结构中形成凹槽后，通过沿第一方向，对所述凹槽露出的介电墙的侧壁进行减薄处理，从而减小所述伪栅两侧的介电墙的宽度，在形成源漏掺杂层的过程中，源漏掺杂层能够与介电墙的侧壁之间具有间隔，从而能够暴露出源漏掺杂层与介电墙相对的侧壁，在形成接触孔插塞的过程中，接触孔插塞覆盖源漏掺杂层的顶面和侧壁，且能够填充于介电墙和源漏掺杂层之间，使接触孔插塞还能够覆盖源漏掺杂层与介电墙相对的侧壁，从而能够为叉型栅极晶体管(Forksheet)形成全包围接触孔插塞(All Around Contact)，有利于增大接触孔插塞与源漏掺杂层的接触面积，相应有利于减小接触孔插塞与源漏掺杂层之间的接触电阻，进而有利于提升叉型栅极晶体管的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3至图4，提供基底10，包括分立的器件单元区，器件单元区包括多个沿第一方向间隔排布的子器件区，子器件区的基底10上形成有多个沿第二方向(如图4中a中x方向所示)延伸且沿第一方向(如图4中a中y方向所示)间隔排列的叠层结构(未标示)，第二方向垂直于第一方向，所述叠层结构包括一个或多个堆叠的沟道叠层120，沿第一方向叠层结构之间形成有覆盖所述叠层结构侧壁的介电墙140。
基底10用于为工艺制程提供平台。基底10还用于为形成叉型栅极晶体管(Forksheet)提供平台。本实施例中，器件单元区包括两个子器件区，器件单元区包括沿第一方向间隔排布的第一子器件区I和第二子器件区II，第一子器件区I的基底10用于形成第一型晶体管，第二子器件区II的基底10用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同。
其中，第一型或第二型指的是晶体管的掺杂类型，也就是指晶体管中源漏掺杂层的掺杂类型。作为一种示例，第一型晶体管为PMOS晶体管，第二型晶体管为NMOS晶体管。在其他实施例中，第二型晶体管为NMOS晶体管，第一型晶体管为PMOS晶体管。
在另一些实施例中，器件单元区还能够包括其他数量的子器件区，每个子器件区用于形成的器件的类型可以相同或不同，本发明在此不做限定。
作为一种示例，基底10为立体型结构，基底10包括衬底100、以及分立于子器件区的衬底100上的鳍部110。具体地，鳍部110分立于第一子器件区I和第二子器件区II的衬底100上。其他实施例中，基底还可以为平面型基底。
本实施例中，衬底100为硅衬底，鳍部110与衬底100的材料相同，鳍部110的材料为硅。相应地，本实施例中，沟道叠层120形成在鳍部110上，沟道叠层120与鳍部110的延伸方向相同。
每一个沟道叠层120包括牺牲层11和位于牺牲层11上的沟道层12。
一个或多个堆叠的沟道叠层120的堆叠方向垂直于衬底100表面。沟道叠层120为后续形成悬空间隔设置的沟道层12提供工艺基础。具体地，牺牲层11支撑沟道层12，从而后续去除牺牲层11后能够实现沟道层12的间隔悬空设置，牺牲层11还为形成器件栅极占据空间。在器件工作时，沟道层12用于提供导电沟道。本实施例中，叠层结构位于鳍部110上。
本实施例中，第一子器件区I和第二子器件区II的沟道层12的材料相同，第一子器件区I和第二子器件区II的牺牲层11的材料也相同。作为一种示例，沟道层12的材料为Si，牺牲层11的材料为SiGe。在后续去除牺牲层11的过程中，SiGe和Si的刻蚀选择比较高，所以通过将牺牲层11的材料设置为SiGe、将沟道层12的材料设置为Si的做法，能够有效降低牺牲层11的去除工艺对沟道层12的影响，从而提高沟道层12的质量，进而有利于改善器件性能。
其他实施例中，沟道层和牺牲层的材料还可以为其他类型的材料，例如：沟道层的材料为SiGe，牺牲层的材料为Si。在另一些实施例中，第一子器件区和第二子器件区的沟道层的材料还能够不同，第一子器件区和第二子器件区的牺牲层的材料也能够不同。本实施例中，沟道叠层120的数量为四个。在其他实施例中，沟道叠层还可以为其他数量。
本实施例中，介电墙140形成在第一子器件区I的沟道叠层120和第二子器件区II的沟道叠层120之间。
沿第一方向，介电墙140能够对相邻子器件区的沟道叠层120之间起到隔离的作用，且在后续通过栅极开口去除牺牲层11以形成通槽的过程中，沿第一方向，相邻子器件区的通槽之间由介电墙140相隔离，相邻的沟道层11之间由介电墙140相隔离，从而通过形成介电墙140，有利于防止在不同子器件区上形成对应的器件栅极的过程互相影响，例如：器件栅极包括功函数层，当不同区域用于形成不同类型的器件时，不同子器件区对应的器件栅极中的功函数层的材料不同，因此半导体结构的形成过程还包括去除一子器件区上的功函数层的步骤，通过形成介电墙140，从而将相邻子器件区的通槽隔离、将相邻子器件区的沟道层隔离，有利于降低在去除一子器件区上的功函数层的工艺对另一子器件区的沟道层或功函数层造成损伤的概率，相应有利于保证不同器件栅极的完整性，进而有利于提高半导体结构的性能和工艺制程良率；而且，介电墙140用于隔离相邻的子器件区，还有利于使相邻的子器件之间实现更小的间隔。
具体地，介电墙140能够对第一子器件区I和第二子器件区II的沟道叠层120之间起到隔离的作用，且在后续通过栅极开口去除牺牲层11以形成通槽的过程中，第一子器件区I的通槽和第二子器件区II的通槽由介电墙140相隔离，第一子器件区I的沟道层12和第二子器件区II的沟道层12由介电墙140相隔离。而且，介电墙140用于隔离第一型晶体管和第二型晶体管，还有利于使第一型晶体管和第二型晶体管之间实现更小的间隔。
为此，介电墙140的材料为介电材料，例如：氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种，从而保证介电墙140能够起到隔离的作用。本实施例中，介电墙140的材料为氮化硅。
本实施例中，介电墙140顶面高于沟道叠层120顶面。例如：当沟道叠层的顶部还形成有顶部牺牲层时，形成介电墙的步骤中，介电墙还形成于相邻子器件区的顶部牺牲层之间。相应地，在该实施例中，介电墙的顶面与顶部牺牲层的顶面相齐平。又例如：在提供基底的步骤中，沟道叠层的顶部上形成有硬掩膜层；形成介电墙的步骤中，介电墙还形成于相邻子器件区的硬掩膜层之间；形成方法还包括：在形成介电墙后，形成伪栅之前，去除硬掩膜层。
本实施例中，提供基底10的步骤中，沿第一方向介电墙140的宽度为第一尺寸。
作为一种示例，提供基底10、以及形成叠层结构和介电墙140的步骤包括：
如图3所示，提供衬底100、分立于衬底100上的鳍部110、以及位于鳍部110上的叠层结构。
具体地，提供衬底100、鳍部110以及叠层结构的步骤包括：提供初始基底(图未示)、位于初始基底上的一个或多个堆叠的初始沟道叠层(图未示)；图形化初始沟道叠层和初始基底，形成一个或多个堆叠的沟道叠层120、以及衬底100和凸出于衬底100的鳍部110。其中，一个或多个堆叠的沟道叠层120用于构成叠层结构。
如图4所示，图4中a为俯视图，图4中b为图4中a在AA位置处的剖面图，在叠层结构之间形成介电墙140。
本实施例中，形成方法还包括：在提供衬底100、鳍部110以及叠层结构之后，形成介电墙140之前，在衬底100上形成隔离结构130，隔离结构130覆盖鳍部110的部分侧壁。相应地，形成介电墙140的步骤中，介电墙140形成在相邻鳍部110之间的隔离结构130上。
隔离结构130用于隔离相邻鳍部110，隔离结构130还用于隔离衬底100与后续的器件栅极。作为一种示例，隔离结构130的材料为氧化硅。
本实施例以在形成介电墙140之前，形成隔离结构130作为一种示例。在其他实施例中，还能够在形成介电墙之后，形成隔离结构。具体地，形成介电墙的步骤中，介电墙还形成于相邻的鳍部之间；半导体结构的形成方法还包括：在形成介电墙之后，形成伪栅之前，在衬底上形成隔离结构，隔离结构覆盖鳍部和介电墙的部分侧壁。
本实施例中，鳍部110的侧壁与隔离结构130之间、衬底100与隔离结构130之间、以及叠层结构的顶面和侧壁上还形成有保护层(未标示)，用于对鳍部110、衬底100以及叠层结构起到保护作用。保护层的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮氧化硅。
参考图5至图6，图5为俯视图，图6包括图6中a和图6中b，图6中a为图5在AA位置处的剖面图，图6中b为图5在BB位置处的局部剖面图，形成横跨叠层结构和介电墙140的伪栅145。
伪栅145用于为后续形成器件栅极占据空间位置。
本实施例中，伪栅145横跨叠层结构和介电墙140，也就是说，伪栅145覆盖叠层结构和介电墙140的部分顶部，介电墙140的部分侧壁，以及沟道叠层120与介电墙140相背的部分侧壁。
本实施例中，伪栅145包括伪栅层。伪栅层的材料包括多晶硅。
伪栅145为条型结构，伪栅145沿第一方向(如图5中y方向所示)延伸。
本实施例中，形成伪栅145的步骤包括：在叠层结构上形成栅极材料层(图未示)；在栅极材料层上形成栅极掩膜层146；以栅极掩膜层146为掩膜，图形化栅极材料层，位于叠层结构的部分顶部和部分侧壁上的剩余栅极材料层作为伪栅145。其中，栅极掩膜层146用于作为图形化栅极材料层的掩膜。本实施例中，栅极掩膜层146的材料为氮化硅。
本实施例中，形成方法还包括：在伪栅145的侧壁形成侧墙150。侧墙150用于定义源漏掺杂层的形成区域，侧墙150还用于保护伪栅145的侧壁。作为一种示例，侧墙150为单层结构，侧墙150的材料为氮化硅。
参考图7，图7中a为俯视图，图7中b为图7中a在CC位置处的剖面图，在子器件区的伪栅145两侧的叠层结构中形成凹槽，露出介电墙140的侧壁。凹槽露出介电墙140的侧壁，为后续对介电墙140的侧壁进行减薄处理做准备。此外，凹槽还用于为形成源漏掺杂层提供空间位置。
本实施例中，凹槽的底部暴露出鳍部110。
作为一种示例，采用各向异性的干法刻蚀工艺，刻蚀子器件区的伪栅145两侧的叠层结构，形成凹槽。
参考图8，沿第一方向(如图8中y方向所示)，对凹槽露出的介电墙140的侧壁进行减薄处理。本实施例中，对凹槽露出的介电墙140的侧壁进行减薄处理后，露出部分的隔离结构180。
通过沿第一方向，对凹槽露出的介电墙140的侧壁进行减薄处理，从而减小伪栅145两侧的介电墙140的宽度，后续在凹槽中形成源漏掺杂层的过程中，源漏掺杂层能够与介电墙140的侧壁之间具有间隔，从而能够暴露出源漏掺杂层与介电墙140相对的侧壁，相应地，在形成接触孔插塞的过程中，接触孔插塞覆盖源漏掺杂层的顶面和侧壁，且能够填充于介电墙140和源漏掺杂层之间，使接触孔插塞还能够覆盖源漏掺杂层与介电墙140相对的侧壁，从而能够为叉型栅极晶体管(Forksheet)形成全包围接触孔插塞(All AroundContact)，有利于增大接触孔插塞与源漏掺杂层的接触面积，相应有利于减小接触孔插塞与源漏掺杂层之间的接触电阻，进而有利于提升叉型栅极晶体管的性能。
本实施例中，在形成凹槽之后，在凹槽中形成源漏掺杂层之前，沿第一方向，对凹槽侧壁露出的介电墙140进行减薄处理，还有利于将进行减薄处理的过程与形成源漏掺杂层的步骤相整合，有利于提高工艺整合度和工艺兼容性。
在进行减薄处理的过程中，沿第一方向对介电墙140侧壁减薄的厚度不宜过小，也不宜过大。如果对介电墙140侧壁减薄的厚度过小，则后续在凹槽中形成源漏掺杂层之后，源漏掺杂层140与介电墙140侧壁之间的距离过小，容易增加后续接触孔插塞在源漏掺杂层140与介电墙140之间的填充难度；如果对介电墙140侧壁减薄的厚度过大，则容易导致介电墙140的剩余宽度过小，容易降低介电墙140的绝缘性能。为此，本实施例中，进行减薄处理的过程中，沿第一方向对介电墙140单侧侧壁的减薄厚度为第二尺寸，第二尺寸大于或等于第一尺寸的5％，且小于第一尺寸的50％。
作为一种示例，进行减薄处理的过程中，沿第一方向对介电墙140单侧侧壁的减薄厚度为1nm至10nm。
本实施例中，进行减薄处理的工艺包括干法刻蚀工艺。具体地，干法刻蚀工艺为各向同性的干法刻蚀工艺，从而能够在第一方向上，实现对介电墙140的侧壁的减薄。而且，干法刻蚀工艺的剖面控制性和刻蚀控制性较高，有利于对介电墙140侧壁的减薄厚度进行精确控制。
在其他实施例中，根据实际的工艺，还能够采用湿法刻蚀工艺，对凹槽露出的介电墙的侧壁进行减薄处理。湿法刻蚀工艺易于实现各向同性的刻蚀。
本实施例中，进行减薄处理的过程中，干法刻蚀工艺的刻蚀气体包括碳氟气体。本实施例中，干法刻蚀工艺的参数包括：工艺压强为2mtorr至100mtorr，气体流量为10sccm至1000sccm。
在进行减薄处理的过程中，干法刻蚀工艺的压强不宜过小，也不宜过大。如果干法刻蚀工艺的压强过小，容易降低刻蚀速率；如果干法刻蚀工艺的压强过大，容易降低工艺稳定性。为此，本实施例中，干法刻蚀工艺的工艺压强为2mtorr至100mtorr。
在进行减薄处理的过程中，干法刻蚀工艺的气体流量不宜过小，也不宜过大。如果气体流量过小，容易降低刻蚀速率；如果气体流量过大，容易降低工艺稳定性，还容易增加过刻蚀的概率。为此，本实施例中，干法刻蚀工艺的刻蚀气体包括碳氟气体，气体流量为10sccm至1000sccm。
参考图9，图9中a为俯视图，图9中b为图9中a在CC位置处的剖面图，在减薄处理后，在凹槽中形成源漏掺杂层，源漏掺杂层与介电墙140的侧壁之间具有间隔。
源漏掺杂层用于在器件工作时为沟道提供应力，从而提高载流子的迁移率。源漏掺杂层与介电墙140的侧壁之间具有间隔，从而使得后续接触孔插塞能够形成于源漏掺杂层与介电墙140之间。
当形成PMOS晶体管时，源漏掺杂层包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe；当形成NMOS晶体管时，源漏掺杂层包括掺杂有N型离子的应力层，应力层的材料为Si或SiC。
需要说明的是，本实施例中，器件单元区包括第一子器件区I和第二子器件区II，因此，以下结合附图，对本发明实施例形成凹槽、进行减薄处理以及形成源漏掺杂层的具体步骤进行详细说明。
如图7所示，图7中a为俯视图，图7中b为图7中a在CC位置处的剖面图，在第一子器件区I伪栅145两侧的叠层结构中形成第一凹槽20；如图8所示，沿第一方向，对第一凹槽20露出的介电墙140侧壁进行减薄处理；如图9所示，图9中a为俯视图，图9中b为图9中a在CC位置处的剖面图，在减薄处理后，在第一凹槽20中形成第一源漏掺杂层160，第一源漏掺杂层160与介电墙140侧壁之间具有间隔。
第一凹槽20为对第一凹槽20露出的介电墙140侧壁进行减薄处理做准备，而且，第一凹槽20还为形成第一源漏掺杂层提供空间。
本实施例中，形成第一凹槽20的步骤包括：在第二子器件区II上形成第一掩膜层151；以第一掩膜层151和伪栅145为掩膜，刻蚀第一子器件区I的叠层结构，形成第一凹槽20。
第一掩膜层151用于保护第二子器件区II的叠层结构。
第一掩膜层151的材料包括光刻胶、旋涂碳等有机材料。形成第一掩膜层151的工艺包括曝光、显影等光刻工艺。
对第一凹槽20露出的介电墙140侧壁进行减薄处理，从而减薄介电墙140位于第一子器件区I的侧壁，使得后续第一源漏掺杂层能够与介电墙140的侧壁之间具有间隔。
以第一掩膜层151为掩膜，沿第一方向，对第一凹槽20露出的介电墙140侧壁进行减薄处理。
作为示例，第一子器件区I的基底10用于形成PMOS晶体管，第一源漏掺杂层160的材料包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。
本实施例中，在形成第一源漏掺杂层160之后，形成方法还包括：去除第一掩膜层151。去除第一掩膜层151的工艺包括灰化工艺和湿法去胶工艺中的一种或两种。
本实施例中，在形成第一凹槽20之后，形成第一源漏掺杂层160之前，半导体结构的形成方法还包括：沿沟道层12长度的方向，刻蚀牺牲层11，形成由相邻的沟道层12与剩余牺牲层11、或由沟道层12与鳍部110以及剩余牺牲层11围成的第一沟槽(图未示)；在第一沟槽中填充第一内壁层155。
具体地，刻蚀牺牲层11的工艺包括湿法刻蚀工艺。
后续在第一子器件区I的伪栅145和牺牲层11位置处形成第一器件栅极后，第一内壁层155作为内侧墙(Inner spacer)，增大了位于沟道层12之间的第一器件栅极与第一源漏掺杂层160之间的距离，从而有利于减小第一器件栅极和第一源漏掺杂层160之间的寄生电容。
第一内壁层155的材料可以为氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。本实施例中，第一内壁层155的材料为氮化硅。
具体地，在形成第一凹槽20之后，对第一凹槽20露出的介电墙140侧壁进行减薄处理之前，形成第一沟槽以及在第一沟槽中填充第一内壁层155；或者，在对第一凹槽20露出的介电墙140侧壁进行减薄处理之后，形成第一源漏掺杂层160之前，形成第一沟槽以及在第一沟槽中填充第一内壁层155。
如图10所示，图10中a为俯视图，图10中b为图10中a在DD位置处的剖面图，在第二子器件区II的伪栅145两侧的叠层结构中形成第二凹槽30；如图11所示，沿第一方向，对第二凹槽30露出的介电墙140侧壁进行减薄处理；如图12所示，图12中a为俯视图，图12中b为图12中a在DD位置处的剖面图，在减薄处理后，在第二凹槽30中形成第二源漏掺杂层170，第二源漏掺杂层170与介电墙140的侧壁之间具有间隔。
第二凹槽30为对第二凹槽30露出的介电墙140侧壁进行减薄处理做准备，而且，第二凹槽30还为形成第二源漏掺杂层提供空间。
作为一种示例，在形成第一源漏掺杂层160后，在第二子器件区II的伪栅145两侧的叠层结构中形成第二凹槽30。
本实施例中，形成第二凹槽30的步骤包括：在第一子器件区I上形成第二掩膜层152；以第二掩膜层152和伪栅145为掩膜，刻蚀第二子器件区II的叠层结构，形成第二凹槽30。
第二掩膜层152用于保护第一子器件区I的叠层结构。
第二掩膜层152的材料包括光刻胶、旋涂碳等有机材料。形成第二掩膜层152的工艺包括曝光、显影等光刻工艺。
对第二凹槽30露出的介电墙140侧壁进行减薄处理，从而减薄介电墙140位于第二子器件区II的侧壁，使得第二源漏掺杂层能够与介电墙140侧壁之间具有间隔。以第二掩膜层152为掩膜，沿第一方向，对第二凹槽30露出的介电墙140侧壁进行减薄处理。
作为一种示例，第二子器件区II的基底10用于形成NMOS晶体管。因此，第二源漏掺杂层170的材料包括掺杂有N型离子的应力层，应力层的材料为Si。
本实施例中，在形成第二源漏掺杂层170之后，形成方法还包括：去除第二掩膜层152。去除第二掩膜层152的工艺包括灰化工艺和湿法去胶工艺中的一种或两种。
本实施例中，在形成第二凹槽30之后，形成第二源漏掺杂层170之前，半导体结构的形成方法还包括：沿沟道层12长度的方向，刻蚀牺牲层11，形成由相邻的沟道层12与剩余牺牲层11、或者由沟道层12与鳍部110以及剩余牺牲层11围成的第二沟槽(图未示)；在第二沟槽中填充第二内壁层165。
具体地，刻蚀牺牲层11的工艺包括湿法刻蚀工艺。
后续在第二子器件区II的伪栅145和牺牲层11位置处形成第二器件栅极后，第二内壁层165作为内侧墙，增大了位于沟道层12之间的第二器件栅极与第二源漏掺杂层170之间的距离，从而有利于减小第二器件栅极和第二源漏掺杂层170之间的寄生电容。
第二内壁层165的材料可以为氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。本实施例中，第二内壁层165的材料为氮化硅。
具体地，在形成第二凹槽30之后，对第二凹槽30露出的介电墙140侧壁进行减薄处理之前，形成第二沟槽以及在第二沟槽中填充第二内壁层165；或者，在对第二凹槽30露出的介电墙140侧壁进行减薄处理后，形成第二源漏掺杂层170之前，形成第二沟槽以及在第二沟槽中填充第二内壁层165。
本实施例中，第一子器件区I和第二子器件区II用于形成不同掺杂类型的晶体管，第一子器件区I和第二子器件区II的源漏掺杂层的材料、掺杂离子类型均不同，因此，本实施例以先形成第一凹槽20、对第一凹槽20露出的介电墙140侧壁进行减薄处理、以及形成第一源漏掺杂层160之后，再形成第二凹槽30、对第二凹槽30露出的介电墙140侧壁进行减薄处理、以及形成第二源漏掺杂层170作为一种示例。
但是，本发明形成第一凹槽、第二凹槽、减薄处理、以及形成第一源漏掺杂层和第二源漏掺杂层的步骤不仅限于此。例如：在其他实施例中，还能够在同一步骤中形成第一凹槽和第二凹槽，在形成第一凹槽和第二凹槽之后，在同一步骤中，沿第一方向对第一凹槽和第二凹槽露出的介电墙侧壁进行减薄处理，之后再分别在不同步骤中形成第一源漏掺杂层和第二源漏掺杂层。
结合参考图13至图14，图13为俯视图，图14包括图14中a和图14中b，图14中a为图13在AA位置处的剖面图，图14中b为图13在EE位置处的剖面图，在形成源漏掺杂层后，形成接触孔插塞之前，形成方法还包括：在伪栅145侧部的基底10上形成覆盖源漏掺杂层的层间介质层180，层间介质层180还填充于源漏掺杂层与介电墙140之间。
具体地，层间介质层180覆盖侧墙150的侧壁、第一源漏掺杂层160和第二源漏掺杂层170。层间介质层180填充于第一源漏掺杂层160与介电墙140之间，以及第二源漏掺杂层170与介电墙140之间。
层间介质层180用于实现相邻器件之间的电隔离。
本实施例中，层间介质层180的材料为氧化硅。
本实施例中，形成层间介质层180的步骤包括：在伪栅145侧部的基底上形成介质材料层(图未示)，介质材料层还覆盖栅极掩膜层146(如图12所示)的顶部；去除高于伪栅145顶部的介质材料层，形成层间介质层180。其中，在去除高于伪栅145顶部的介质材料层的步骤中，还去除栅极掩膜层146，从而暴露出伪栅145的顶部，为后续去除伪栅145做准备。
结合参考图15至图16，图15中a为俯视图，图15中b为图15中a在AA位置处的剖面图，图16中a为俯视图，图16中b为图16中a在AA位置处的剖面图，在形成层间介质层180后，形成接触孔插塞之前，形成方法还包括：去除伪栅145，形成栅极开口40，并通过栅极开口40去除牺牲层11，形成通槽50；在通槽50和栅极开口40中形成器件栅极190，器件栅极190包围介电墙140露出的沟道层12。栅极开口40和通槽50用于为后续形成器件栅极提供空间位置。相邻子器件区的通槽50由介电墙140相隔离。
本实施例中，形成通槽50后，第一子器件区I的通槽50和第二子器件区II的通槽50由介电墙140相隔离，第一子器件区I的沟道层12和第二子器件区II的沟道层12由介电墙140相隔离。后续形成位于第一子器件区I的第一器件栅极和位于第二子器件区II的第二器件栅极，通过形成介电墙140，有利于防止形成第一器件栅极和形成第二器件栅极的过程互相影响。
去除伪栅145的工艺包括干法刻蚀和湿法刻蚀中的一种或两种工艺。
通槽50由相邻的沟道层12与介电墙140的侧壁围成，或者，通槽50由鳍部110、介电墙140的侧壁和与鳍部110相邻的沟道层12围成。
通槽50与栅极开口40相连通。本实施例中，采用湿法刻蚀工艺去除牺牲层11。具体的，沟道层12的材料为Si，牺牲层11的材料为SiGe，因此通过HCl蒸汽去除栅极开口40露出的牺牲层11，湿法刻蚀工艺对牺牲层11的刻蚀速率远大于对沟道层12和鳍部110的刻蚀速率。
牺牲层11在形成源漏掺杂层之后去除，去除牺牲层11后，沿沟道层12的延伸方向，沟道层12的两端与源漏掺杂层相连且悬空于栅极开口40内，为器件栅极能够包围沟道层12提供基础。去除牺牲层11后，沟道层12间隔设置，一个或多个间隔设置的沟道层12构成沟道结构层122，沟道结构层122位于基底10上且与基底10间隔设置。具体地，沟道结构层122位于鳍部110上且与鳍部110间隔设置。相邻子器件区的沟道结构层122由介电墙140隔离。
本实施例中，介电墙140的顶面高于沟道结构层122的顶面。
其他实施例中，当沟道叠层顶部上还形成有顶部牺牲层时，在去除牺牲层的步骤中，还去除顶部牺牲层。去除顶部牺牲层后，介电墙的顶部高于沟道结构层的顶部，介电墙高于沟道结构层的部分用于隔离相邻子器件区的器件栅极。另一些实施例中，当第一子器件区和第二子器件区的牺牲层材料不同时，相应在不同步骤中，分别去除第一子器件区的牺牲层和第二子器件区的牺牲层。
本实施例中，沿第一方向，介电墙140位于相邻子器件区的通槽40之间、以及相邻子器件区的沟道层12之间，有利于防止在不同子器件区上形成对应的器件栅极190的过程互相影响，例如：器件栅极包括功函数层，当不同子器件区用于形成不同类型的器件时，不同子器件区对应的器件栅极中的功函数层的材料不同，因此半导体结构的形成过程还包括去除一子器件区上的功函数层的步骤，通过形成介电墙，从而将相邻子器件区的通槽隔离、以及将相邻器件区的沟道层隔离，有利于降低在去除一子器件区上的功函数层的工艺对另一子器件区的沟道层或功函数层造成损伤的概率，相应有利于保证不同器件栅极的完整性，进而有利于提高半导体结构的性能和工艺制程良率；而且，介电墙140用于隔离相邻的子器件区，还有利于使相邻的子器件之间实现更小的间隔。
在器件工作时，器件栅极190用于控制对应器件的导电沟道的开启或关断。
本实施例中，位于第一子器件区I上且包围介电墙140露出的沟道层12的器件栅极190为第一器件栅极(未标示)，位于第二子器件区II上且包围介电墙140露出的沟道层12的器件栅极190为第二器件栅极(未标示)。
本实施例中，器件栅极190为金属栅极。
作为一种示例，第一器件栅极包括位于栅极开口40的底部和侧壁、以及包围介电墙140露出的沟道层12的高k栅介质层(图未示)、位于第一子器件区I的高k栅介质层上的第一功函数层(图未示)、以及位于第一功函数层上且填充于第一子器件区I的栅极开口40和通槽50的栅电极层(图未示)；第二器件栅极包括位于栅极开口40的底部和侧壁、以及包围介电墙140露出的沟道层12的高k栅介质层、位于第二子器件区II的高k栅介质层上的第二功函数层(图未示)、以及位于第二功函数层上且填充于第二子器件区II的栅极开口40和通槽50的栅电极层(图未示)。
第一子器件区I的高k栅介质层用于电隔离第一子器件区I的沟道层12与第一功函数层、以及电隔离第一子器件区I的基底10与第一功函数层；第二子器件区II的高k栅介质层用于电隔离第二子器件区I的沟道层12与第二功函数层、以及电隔离第二子器件区II的基底10与第二功函数层。
本实施例中，高k栅介质层的材料包括高k介质材料，例如：HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3。
第一功函数层用于调节第一型晶体管的功函数，第二功函数层用于调节第二型晶体管的功函数。本实施例中，第一型晶体管为PMOS晶体管，第二型晶体管为NMOS晶体管。因此，第一功函数层材料为P型功函数材料，包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种，第二功函数层的材料为N型功函数材料，包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。
栅电极层作为电极，用于实现第一器件栅极与外部电路或其他互连结构之间的电连接，以及实现第二器件栅极与外部电路或其他互连结构之间的电连接。栅电极层的材料包括W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，介电墙140顶面高于沟道结构层122顶面，器件栅极190覆盖高于沟道结构层122顶面的介电墙140侧壁，且相邻子器件区的器件栅极190之间由介电墙140隔离。具体地，相邻的子器件区的栅电极层覆盖高于沟道结构层122顶面的介电墙140侧壁，且相邻的子器件区的栅电极层由介电墙140隔离。
参考图17和图18，图17为俯视图，图18中a为图17在AA位置处的剖面图，图18中b为图17在EE位置处的剖面图，在形成所有子器件区的源漏掺杂层之后，形成覆盖源漏掺杂层的顶面和侧壁，且填充于源漏掺杂层与介电墙140之间的接触孔插塞200。
本发明实施例中，在形成接触孔插塞200的过程中，接触孔插塞200覆盖源漏掺杂层的顶面和侧壁，且能够填充于介电墙140和源漏掺杂层之间，使接触孔插塞200还能够覆盖源漏掺杂层与介电墙140相对的侧壁，从而能够为叉型栅极晶体管(Forksheet)形成全包围接触孔插塞(All Around Contact)，有利于增大接触孔插塞200与源漏掺杂层的接触面积，相应有利于减小接触孔插塞200与源漏掺杂层之间的接触电阻，进而有利于提升叉型栅极晶体管的性能。
本实施例中，为方便示意和说明，仅在图18中示意出了层间介质层180。
本实施例中，由于对第一凹槽20露出的介电墙140侧壁进行减薄处理、以及对第二凹槽30露出的介电墙140侧壁进行减薄处理，因此，介电墙140包括：主介电墙41，沿第一方向位于相邻的沟道结构层122之间的基底10上，且覆盖沟道结构层122的侧壁；以及次介电墙42，与主介电墙41相连、且沿第二方向向主介电墙41两侧延伸，沿第一方向次介电墙42的侧壁相对于主介电墙41的侧壁缩进。因此，接触孔插塞200填充于源漏掺杂层与次介电墙42之间。
接触孔插塞200用于实现源漏掺杂层与外部电路或其他互连结构之间的电连接。接触孔插塞200的材料为导电材料，例如：Cu、Co、Ru、RuN、W和Al中的一种或多种。
本实施例中，形成接触孔插塞200的步骤包括：刻蚀位于源漏掺杂层上方、位于源漏掺杂层侧壁、以及位于源漏掺杂层和介电墙140之间的层间介质层180，形成露出源漏掺杂层的顶面和侧壁的接触孔(图未示)；在接触孔中形成接触孔插塞200。
本实施例中，采用干法刻蚀工艺，刻蚀位于源漏掺杂层上方、位于源漏掺杂层侧壁、以及位于源漏掺杂层和介电墙140之间的层间介质层140。
本实施例中，形成接触孔插塞200的工艺包括原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺和电化学镀工艺中的一种或几种。
本实施例中，示意出的是第一子器件区I的接触孔插塞200和第二子器件区II的接触孔插塞200被所述介电墙140隔离，也就是被所述次介电墙42隔离。在其他位置处，或者，在其他实施例中，根据设计需求，第一子器件区和第二子器件区的接触孔插塞还能够位于介电墙上方，且在介电墙上方相接触。在其他位置处。
需要说明的是，在具体工艺中，在形成接触孔插塞200之前，形成方法还能够包括：在所述层间介质层180上形成覆盖器件栅极190和介电墙140的金属层间介质层(图未示)。相应地，在形成接触孔插塞200的过程中，接触孔插塞200还贯穿所述源漏掺杂层上方的金属层间介质层。
相应的，本发明还提供一种半导体结构。参考图17和图18，其中，图17为俯视图，图18中a为图17在AA位置处的剖面图，图18中b为图17在EE位置处的剖面图，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底10，包括分立的器件单元区，器件单元区包括多个沿第一方向(如图17中y方向所示)间隔排布的子器件区；多个沿第二方向(如图17中x方向所示)延伸且沿第一方向间隔排列的沟道结构层122，位于子器件区的基底10上且与基底10间隔设置，第二方向垂直于第一方向，沟道结构层122包括一个或多个间隔设置的沟道层12；介电墙140，包括主介电墙41，沿第一方向位于相邻的沟道结构层122之间的基底10上，且覆盖沟道结构层122的侧壁；以及次介电墙42，与主介电墙41相连、且沿第二方向向主介电墙41两侧延伸，沿第一方向次介电墙42的侧壁相对于主介电墙41的侧壁缩进；位于子器件区的器件栅极190，覆盖子器件区的沟道结构层122的顶部和侧壁且包围子器件区的沟道层12，器件栅极190位于相邻沟道层12之间、以及位于沟道层12与基底10之间的部分为第一部分，相邻子器件区的第一部分由主介电墙41隔离；源漏掺杂层，位于子器件区的器件栅极190两侧且覆盖沟道结构层120的侧壁，沿第一方向，源漏掺杂层的侧壁与次介电墙42的侧壁相间隔；接触孔插塞200，覆盖源漏掺杂层的顶面和侧壁，且填充于源漏掺杂层与次介电墙42之间。
本发明实施例提供的半导体结构中，介电墙140包括主介电墙41和次介电墙42，次介电墙42与所述主介电墙41相连、且沿第二方向向所述主介电墙41两侧延伸，沿所述第一方向所述次介电墙42的侧壁相对于主介电墙41的侧壁缩进，源漏掺杂层与次介电墙42的侧壁之间具有间隔，从而使得接触孔插塞200覆盖源漏掺杂层的顶面和侧壁，且能够填充于次介电墙42和源漏掺杂层之间，使接触孔插塞200还能够覆盖源漏掺杂层与次介电墙42相对的侧壁，因此，本发明实施例提供的半导体结构中的接触孔插塞200为全包围接触孔插塞(All Around Contact)，有利于增大接触孔插塞200与源漏掺杂层的接触面积，相应有利于减小接触孔插塞200与源漏掺杂层之间的接触电阻，进而有利于提升叉型栅极晶体管(Forksheet)的性能。
本实施例中，器件单元区包括两个子器件区，即沿第一方向间隔排布的第一子器件区I和第二子器件区II，第一子器件区I的基底10用于形成第一型晶体管，第二子器件区II的基底10用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同。
作为一种示例，第一型晶体管为PMOS晶体管，第二型晶体管为NMOS晶体管。本实施例中，基底10包括衬底100、以及分立于子器件区的衬底100上的鳍部110。具体地，鳍部110分立于第一子器件区I和第二子器件区II的衬底100上。其他实施例中，基底还可以为平面型基底。
本实施例中，衬底100为硅衬底，鳍部110与衬底100的材料相同。
本实施例中，沟道结构层122位于鳍部110上且与鳍部110间隔设置。沟道层12用于提供全包围栅极晶体管的导电沟道。作为一种示例，第一子器件区I和第二子器件区II的沟道层12的材料相同，沟道层12的材料为Si。本实施例中，沟道层12的数量为四个。在其他实施例中，沟道层还可以为其他数量。
半导体结构还包括：隔离结构130，位于鳍部110侧部的衬底100上，隔离结构130露出沟道结构层122。隔离结构130用于对相邻鳍部110起到隔离作用。隔离结构130还用于隔离器件栅极190与衬底100。
本实施例中，介电墙140用于隔离第一型晶体管和第二型晶体管，有利于使第一型晶体管和第二型晶体管之间实现更小的间隔。
主介电墙41隔离相邻子器件区的沟道层12。具体地，主介电墙41位于第一子器件区I的沟道结构层122和第二子器件区II的沟道结构层122之间。本实施例中，介电墙41能够对第一子器件区I和第二子器件区II的沟道结构层122之间起到隔离的作用。
次介电墙42用于隔离相邻子器件区的源漏掺杂层。沿所述第一方向所述次介电墙42的侧壁相对于主介电墙41的侧壁缩进，是由于在半导体结构的形成过程包括沿第一方向对伪栅两侧的介电墙42进行减薄处理的步骤，以使形成的源漏掺杂层能够和介电墙42的侧壁之间具有间隔，进而使得接触孔插塞200能够形成在源漏掺杂层与介电墙42之间。
因此，本实施例中，所述主介电墙41和次介电墙42为一体型结构，有利于提高介电墙140对相邻晶体管之间的隔离作用。
介电墙140的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种。本实施例中，介电墙140的材料为氮化硅。
本实施例中，介电墙140位于相邻子器件区的沟道结构层122之间、以及相邻子器件区的源漏掺杂层之间的隔离结构130上。
作为一种示例，介电墙140高于沟道结构层122的部分位于相邻的器件栅极190之间，从而隔离相邻子器件区的器件栅极190。其他实施例中，介电墙的顶面还能够与沟道结构层的顶面相齐平。
沿第一方向，主介电墙41的宽度为第一尺寸。本实施例中，沿第一方向次介电墙42侧壁相对于主介电墙41同一侧的侧壁缩进的尺寸为第二尺寸，第二尺寸大于或等于第一尺寸的5％，且小于第一尺寸的50％。作为一种示例，沿第一方向次介电墙42的侧壁相对于主介电墙41的侧壁缩进1nm至10nm。
在器件工作时，器件栅极190用于控制对应器件的导电沟道的开启或关断。
本实施例中，位于第一子器件区I上且包围介电墙140露出的沟道层12的器件栅极为190第一器件栅极(未标示)，位于第二子器件区II上且包围介电墙140露出的沟道层12的器件栅极190为第二器件栅极(未标示)。
本实施例中，器件栅极190为金属栅极。
作为一种示例，第一器件栅极包括位于第一子器件区I的基底10上、以及包围沟道层12的高k栅介质层(图未示)、位于第一子器件区I的高k栅介质层上的第一功函数层(图未示)、以及位于第一功函数层上的栅电极层(图未示)；第二器件栅极包括位于第二子器件区II的基底10上、以及包围沟道层12的高k栅介质层、位于第二子器件区II的高k栅介质层上的第二功函数层(图未示)、以及位于第二功函数层上的栅电极层(图未示)。
第一子器件区I的高k栅介质层用于电隔离第一子器件区I的沟道层12与第一功函数层、以及电隔离第一子器件区I的基底10与第一功函数层；第二子器件区II的高k栅介质层用于电隔离第二子器件区I的沟道层12与第二功函数层、以及电隔离第二子器件区II的基底10与第二功函数层。
第一功函数层用于调节第一型晶体管的功函数，第二功函数层用于调节第二型晶体管的功函数。本实施例中，第一型晶体管为PMOS晶体管，第二型晶体管为NMOS晶体管。因此，第一功函数层材料为P型功函数材料，第二功函数层的材料为N型功函数材料。
本实施例中，第一器件栅极和第二器件栅极用于形成不同类型的晶体管，第一功函数层和第二功函数层的材料不同，通过设置介电墙140，有利于降低在形成第一器件栅极和第二器件栅极的过程中，第一功函数层和第二功函数层的形成步骤互相影响的概率，有利于提高第一器件栅极和第二器件栅极的完整性，进而提高半导体结构的性能。
栅电极层作为电极，用于实现第一器件栅极与外部电路或其他互连结构之间的电连接，以及实现第二器件栅极与外部电路或其他互连结构之间的电连接。
本实施例中，介电墙140顶面高于沟道结构层122顶面，器件栅极190覆盖高于沟道结构层122顶面的介电墙140侧壁，且相邻子器件区的器件栅极190之间由介电墙140隔离。具体地，相邻的子器件区的栅电极层覆盖高于沟道结构层122顶面的介电墙140侧壁，且相邻的子器件区的栅电极层由介电墙140隔离。
源漏掺杂层用于在器件工作时为沟道提供应力，从而提高载流子的迁移率。
源漏掺杂层与次介电墙42的侧壁相间隔，从而使得接触孔插塞200能够形成于源漏掺杂层与次介电墙42之间。当形成PMOS晶体管时，源漏掺杂层包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe；当形成NMOS晶体管时，源漏掺杂层包括掺杂有N型离子的应力层，应力层的材料为Si或SiC。
位于所述第一子器件区I的源漏掺杂层为第一源漏掺杂层160，沿第一方向，第一源漏掺杂层160与次介电墙42的侧壁相间隔；位于所述第二子器件区II的源漏掺杂层为第二源漏掺杂层170，沿第一方向，第二源漏掺杂层170与次介电墙42的侧壁相间隔。
作为一种示例，第一子器件区I的基底10用于形成PMOS晶体管，所述第一源漏掺杂层160的材料包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe；，第二子器件区II的基底10用于形成NMOS晶体管，所述第二源漏掺杂层170的材料包括掺杂有N型离子的应力层，应力层的材料为Si。
本实施例中，所述半导体结构还包括：第一内壁层155(如图9所示)，位于所述第一器件栅极的第一部分与第一源漏掺杂层160之间；第二内壁层165(如图12所示)，位于所述第二器件栅极的第二部分与第二源漏掺杂层170之间。
第一内壁层155作为内侧墙，增大了位于沟道层12之间的第一器件栅极的第一部分与第一源漏掺杂层160之间的距离，有利于减小第一器件栅极和第一源漏掺杂层160之间的寄生电容；第二内壁层165作为内侧墙，增大了位于第二器件栅极的第一部分与第二源漏掺杂层170之间的距离，有利于减小第二器件栅极和第二源漏掺杂层170之间的寄生电容。
本实施例中，第一内壁层155和第二内壁层165的材料为氮化硅。
所述半导体结构还包括：层间介质层180，位于器件栅极190侧部的基底10上且覆盖所述源漏掺杂层。层间介质层180用于实现相邻器件之间的电隔离。
本实施例中，层间介质层180的材料为氧化硅。本实施例中，为方便示意和说明，仅在图18中a和图18中b中示意出了层间介质层180。
接触孔插塞200用于实现源漏掺杂层与外部电路或其他互连结构之间的电连接。接触孔插塞200覆盖源漏掺杂层的顶面和侧壁，且填充于介电墙140和源漏掺杂层之间，使接触孔插塞200还能够覆盖源漏掺杂层与介电墙140相对的侧壁，因此，本实施例提供的接触孔插塞200为全包围接触孔插塞(All Around Contact)，接触孔插塞200与源漏掺杂层的接触面积较大，相应有利于减小接触孔插塞200与源漏掺杂层之间的接触电阻。
接触孔插塞200贯穿源漏掺杂层的顶面和侧壁的层间介质层180。接触孔插塞200的材料为导电材料，例如：Cu、Co、Ru、RuN、W和Al中的一种或多种。
需要说明的是，本实施例中，示意出的是第一子器件区I的接触孔插塞200和第二子器件区II的接触孔插塞200由所述介电墙140相隔离。在其他位置处，或者，在其他实施例中，根据设计需求，在其他实施例中，相邻子器件区的接触孔插塞还能够位于所述介电墙上方，且在介电墙上方相接触。
还需要说明的是，在具体工艺中，半导体结构还包括：金属层间介质层(图未示)，位于所述层间介质层180上且覆盖器件栅极190和介电墙140。相应地，接触孔插塞200还贯穿所述源漏掺杂层上方的金属层间介质层。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括分立的器件单元区，所述器件单元区包括多个沿第一方向间隔排布的子器件区，所述子器件区的基底上形成有多个沿第二方向延伸且沿第一方向间隔排列的叠层结构，所述第二方向垂直于第一方向，所述叠层结构包括一个或多个堆叠的沟道叠层，沿所述第一方向所述叠层结构之间形成有覆盖所述叠层结构侧壁的介电墙；
形成横跨所述叠层结构和介电墙的伪栅；
在所述子器件区的伪栅两侧的叠层结构中形成凹槽，露出所述介电墙的侧壁；
沿第一方向，对所述凹槽露出的介电墙的侧壁进行减薄处理；
在所述减薄处理后，在所述凹槽中形成源漏掺杂层，所述源漏掺杂层与介电墙的侧壁之间具有间隔；
在形成所有子器件区的源漏掺杂层之后，形成覆盖所述源漏掺杂层的顶面和侧壁，且填充于所述源漏掺杂层与介电墙之间的接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述器件单元区包括沿第一方向间隔排列的第一子器件区和第二子器件区，所述第一子器件区用于形成第一型晶体管，所述第二子器件区用于形成第二型晶体管，所述第一型晶体管和第二型晶体管的掺杂类型不同；所述介电墙形成在第一子器件区的沟道叠层和第二子器件区的沟道叠层之间；
在所述第一子器件区的伪栅两侧的叠层结构中形成第一凹槽；沿第一方向，对第一凹槽露出的介电墙侧壁进行减薄处理；在对第一凹槽露出的介电墙侧壁进行减薄处理后，在所述第一凹槽中形成第一源漏掺杂层，第一源漏掺杂层与介电墙侧壁之间具有间隔；
在所述第二子器件区的伪栅两侧的叠层结构中形成第二凹槽；沿第一方向，对第二凹槽露出的介电墙侧壁进行减薄处理；在对第二凹槽露出的介电墙侧壁进行减薄处理后，在所述第二凹槽中形成第二源漏掺杂层，第二源漏掺杂层与介电墙侧壁之间具有间隔。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，进行减薄处理的工艺包括干法刻蚀工艺。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在提供基底的步骤中，沿所述第一方向，所述介电墙的宽度为第一尺寸；
进行减薄处理的过程中，沿第一方向对介电墙单侧侧壁的减薄厚度为第二尺寸，所述第二尺寸大于或等于第一尺寸的5％，且小于第一尺寸的50％。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，进行减薄处理的过程中，沿第一方向对介电墙的单侧侧壁的减薄厚度为1nm至10nm。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成第一源漏掺杂层之后，形成所述第二凹槽；
形成所述第一凹槽的步骤包括：在所述第二子器件区上形成第一掩膜层；以所述第一掩膜层和伪栅为掩膜，刻蚀所述第一子器件区的叠层结构，形成所述第一凹槽；
以所述第一掩膜层为掩膜，沿所述第一方向，对所述第一凹槽露出的介电墙侧壁进行减薄处理；
在对第一凹槽露出的介电墙侧壁进行减薄处理后，在所述第一凹槽中形成所述第一源漏掺杂层。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，进行减薄处理的过程中，所述干法刻蚀工艺的刻蚀气体包括碳氟气体，干法刻蚀工艺的参数包括：工艺压强为2mtorr至100mtorr，气体流量为10sccm至1000sccm。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成源漏掺杂层后，形成接触孔插塞之前，所述半导体结构的形成方法还包括：在所述伪栅侧部的基底上形成覆盖源漏掺杂层的层间介质层，所述层间介质层还填充于源漏掺杂层与所述介电墙之间；
形成所述接触孔插塞的步骤包括：刻蚀位于所述源漏掺杂层上方、位于源漏掺杂层侧壁、以及位于所述源漏掺杂层和介电墙之间的层间介质层，形成露出所述源漏掺杂层的顶面和侧壁的接触孔；在所述接触孔中形成接触孔插塞。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述接触孔插塞的工艺包括原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺和电化学镀工艺中的一种或几种。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，刻蚀位于所述源漏掺杂层上方、位于源漏掺杂层侧壁、以及位于所述源漏掺杂层和介电墙之间的层间介质层。
11.如权利要求8所述的半导体结构的形成方法，其特征在于，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；
在形成层间介质层后，形成所述接触孔插塞之前，所述半导体结构的形成方法还包括：去除所述伪栅，形成栅极开口，并通过栅极开口去除所述牺牲层，形成通槽；在所述通槽和栅极开口中形成器件栅极，器件栅极包围所述介电墙露出的沟道层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括衬底以及分立于子器件区的衬底上的鳍部；所述叠层结构位于所述鳍部上；
提供基底、以及形成叠层结构和介电墙的步骤包括：提供衬底、鳍部、以及所述叠层结构；在所述叠层结构之间的衬底上形成所述介电墙。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在提供衬底、鳍部以及所述叠层结构之后，形成所述介电墙之前，在所述衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁；形成所述介电墙的步骤中，所述介电墙形成在相邻所述鳍部之间的隔离结构上；
或者，形成所述介电墙的步骤中，所述介电墙还形成于相邻的所述鳍部之间；所述半导体结构的形成方法还包括：在形成所述介电墙之后，形成所述伪栅之前，在所述衬底上形成隔离结构，所述隔离结构覆盖所述鳍部和介电墙的部分侧壁。
14.一种半导体结构，其特征在于，包括：
基底，包括分立的器件单元区，所述器件单元区包括多个沿第一方向间隔排布的子器件区；
多个沿第二方向延伸且沿第一方向间隔排列的沟道结构层，位于所述子器件区的基底上且与基底间隔设置，所述第二方向垂直于第一方向，所述沟道结构层包括一个或多个间隔设置的沟道层；
介电墙，包括主介电墙，沿第一方向位于相邻的沟道结构层之间的基底上，且覆盖所述沟道结构层的侧壁；以及次介电墙，与所述主介电墙相连、且沿所述第二方向向所述主介电墙两侧延伸，沿所述第一方向所述次介电墙的侧壁相对于主介电墙的侧壁缩进；
位于所述子器件区的器件栅极，覆盖所述子器件区的沟道结构层的顶部和侧壁且包围子器件区的沟道层，所述器件栅极位于相邻所述沟道层之间、以及位于沟道层与基底之间的部分为第一部分，相邻所述子器件区的第一部分由所述主介电墙隔离；
源漏掺杂层，位于所述子器件区的器件栅极两侧且覆盖所述沟道结构层的侧壁，沿所述第一方向，所述源漏掺杂层的侧壁与所述次介电墙的侧壁相间隔；
接触孔插塞，覆盖所述源漏掺杂层的顶面和侧壁，且填充于源漏掺杂层与所述次介电墙之间。
15.如权利要求14所述的半导体结构，其特征在于，所述器件单元区包括沿第一方向间隔排列的第一子器件区和第二子器件区，所述第一子器件区用于形成第一型晶体管，所述第二子器件区用于形成第二型晶体管，所述第一型晶体管和第二型晶体管的掺杂类型不同；
所述介电墙位于所述第一子器件区的沟道结构层和第二子器件区的沟道结构层之间；
位于所述第一子器件区的源漏掺杂层为第一源漏掺杂层，沿第一方向，所述第一源漏掺杂层与次介电墙的侧壁相间隔；
位于所述第二子器件区的源漏掺杂层为第二源漏掺杂层，沿第一方向，所述第二源漏掺杂层与次介电墙的侧壁相间隔。
16.如权利要求14所述的半导体结构，其特征在于，沿所述第一方向，所述主介电墙的宽度为第一尺寸；
沿所述第一方向所述次介电墙侧壁相对于主介电墙同一侧的侧壁缩进的尺寸为第二尺寸，所述第二尺寸大于或等于第一尺寸的5％，且小于第一尺寸的50％。
17.如权利要求14所述的半导体结构，其特征在于，沿所述第一方向所述次介电墙的侧壁相对于主介电墙的侧壁缩进1nm至10nm。
18.如权利要求14所述的半导体结构，其特征在于，所述主介电墙和次介电墙为一体型结构。
19.如权利要求14所述的半导体结构，其特征在于，所述介电墙的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅一种或多种。
20.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述器件栅极侧部的基底上且覆盖所述源漏掺杂层；
所述接触孔插塞贯穿所述源漏掺杂层的顶面和侧壁的层间介质层。
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