CN109273407B - 半导体器件及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 101
- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 238000002955 isolation Methods 0.000 claims abstract description 79
- 238000005530 etching Methods 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000010410 layer Substances 0.000 claims description 400
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 31
- 239000011229 interlayer Substances 0.000 claims description 20
- 150000002500 ions Chemical class 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 230000000149 penetrating effect Effects 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 12
- 125000006850 spacer group Chemical group 0.000 claims description 9
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 229910003697 SiBN Inorganic materials 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000005669 field effect Effects 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
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Abstract
一种半导体器件及其形成方法，其中方法包括：提供半导体衬底，半导体衬底上具有若干第一鳍部和覆盖第一鳍部部分侧壁的隔离层，所述隔离层暴露出的第一鳍部包括第一置换区；在第一鳍部第一置换区的侧壁形成位于隔离层表面的第一鳍侧墙；去除第一鳍侧墙覆盖的第一置换区，形成由第一鳍侧墙包围的第一槽；刻蚀第一槽内壁的第一鳍侧墙以增大第一槽的开口，形成第二槽；在第二槽中形成第一掺杂层；形成第一掺杂层后，去除第一鳍侧墙。所述方法使得半导体器件的性能提高。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
然而，现有技术中鳍式场效应晶体管构成的半导体器件的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上具有若干第一鳍部和覆盖第一鳍部部分侧壁的隔离层，所述隔离层暴露出的第一鳍部包括第一置换区；在第一鳍部第一置换区的侧壁形成位于隔离层表面的第一鳍侧墙；去除第一鳍侧墙覆盖的第一置换区，形成由第一鳍侧墙包围的第一槽；刻蚀第一槽内壁的第一鳍侧墙以增大第一槽的开口，形成第二槽；在第二槽中形成第一掺杂层；形成第一掺杂层后，去除第一鳍侧墙。
可选的，去除第一鳍侧墙覆盖的第一置换区以形成第一槽的工艺为干刻工艺。
可选的，刻蚀第一鳍侧墙的内壁以增大第一槽的开口的工艺为湿刻工艺。
可选的，在刻蚀第一槽内壁的第一鳍侧墙之前，所述第一鳍侧墙具有第一厚度，第一厚度为3nm～10nm；在刻蚀第一槽内壁的第一鳍侧墙之后，所述第一鳍侧墙具有第二厚度，第二厚度为第一厚度的50％～99％。
可选的，所述隔离层暴露出的第一鳍部还包括第一非置换区，第一置换区与第一非置换区邻接且位于第一非置换区两侧，自第一置换区至第一非置换区的方向平行于第一鳍部的延伸方向；所述半导体器件的形成方法还包括：在形成所述第一鳍侧墙之前，在半导体衬底和隔离层上形成第一栅极结构，第一栅极结构横跨第一鳍部的第一非置换区、覆盖第一鳍部第一非置换区的顶部表面和侧壁表面；形成所述第一掺杂层后，第一掺杂层分别位于第一栅极结构两侧的第一鳍部中。
可选的，所述半导体衬底包括第一区和第二区，第一鳍部位于半导体衬底第一区上，半导体衬底第二区上具有若干第二鳍部；所述隔离层位于半导体衬底第一区和第二区上，隔离层还覆盖第二鳍部的部分侧壁，隔离层暴露出的第二鳍部包括第二置换区；所述半导体器件的形成方法还包括：在形成第一鳍侧墙之前，在第一区和第二区的隔离层表面、第一鳍部第一置换区表面、以及第二鳍部第二置换区表面形成第一侧墙膜；刻蚀第一区的第一侧墙膜直至暴露出第一区隔离层和第一鳍部的顶部表面，形成所述第一鳍侧墙；形成所述第一掺杂层后，在第一区的隔离层表面、第一鳍侧墙和第一掺杂层的表面、以及第二区的第一侧墙膜表面形成第二侧墙膜；刻蚀第二区的第二侧墙膜和第一侧墙膜直至暴露出第二区的隔离层和第二鳍部的顶部表面，形成第二鳍侧墙，第二鳍侧墙位于第二置换区的侧壁且位于第二区隔离层表面；去除第二鳍侧墙覆盖的第二置换区，形成由第二鳍侧墙包围的第三槽；刻蚀第三槽内壁的第二鳍侧墙以增大第三槽的开口，形成第四槽；在第四槽中形成第二掺杂层；形成第二掺杂层后，去除第一鳍侧墙和第二鳍侧墙。
可选的，还包括：刻蚀第一区的第一侧墙膜之前，在第二区上形成第一掩膜层，第一掩膜层覆盖第二区的第一侧墙膜；以第一掩膜层为掩膜刻蚀第一区的第一侧墙膜直至暴露出第一区隔离层和第一鳍部的顶部表面，形成所述第一鳍侧墙；以第一掩膜层为掩膜刻蚀第一区的第一侧墙膜后，以第一掩膜层为掩膜刻蚀去除第一鳍侧墙覆盖的第一置换区以形成所述第一槽；形成第一槽后，去除第一掩膜层；去除第一掩膜层后，刻蚀第一槽内壁的第一鳍侧墙以形成所述第二槽；以第二区的第一侧墙膜、第一鳍侧墙为掩膜，在第二槽中形成所述第一掺杂层。
可选的，还包括：在刻蚀第二区的第二侧墙膜和第一侧墙膜之前，在第一区上形成第二掩膜层，第二掩膜层覆盖第一区的第二侧墙膜；以所述第二掩膜层为掩膜刻蚀第二区的第二侧墙膜和第一侧墙膜直至暴露出第二区的隔离层和第二鳍部的顶部表面，形成所述第二鳍侧墙；以第二掩膜层为掩膜刻蚀第二区的第二侧墙膜和第一侧墙膜后，以第二掩膜层为掩膜刻蚀去除第二鳍侧墙覆盖的第二置换区以形成所述第三槽；形成第三槽后，去除第二掩膜层；去除第二掩膜层后，刻蚀第三槽内壁的第二鳍侧墙以形成所述第四槽；以第一区的第二侧墙膜、第二鳍侧墙为掩膜，在第四槽中形成所述第二掺杂层。
可选的，所述隔离层暴露出的第二鳍部还包括第二非置换区，第二置换区与第二非置换区邻接且位于第二非置换区两侧，自第二置换区至第二非置换区的方向平行于第二鳍部的延伸方向；所述半导体器件的形成方法还包括：在形成所述第一鳍侧膜之前，在半导体衬底和隔离层上形成第二栅极结构，第二栅极结构横跨第二鳍部的第二非置换区、覆盖第二鳍部第二非置换区的顶部表面和侧壁表面；第二掺杂层分别位于第二栅极结构两侧的第二鳍部中。
可选的，在刻蚀第三槽内壁的第二鳍侧墙之前，所述第二鳍侧墙具有第三厚度，第三厚度为5nm～12nm；在刻蚀第三槽内壁的第二鳍侧墙之后，所述第二鳍侧墙具有第四厚度，第四厚度为第三厚度的50％～99％。
可选的，还包括：在形成所述第二掺杂层后，形成第一介质层，第一介质层位于第一区隔离层、第一鳍侧墙和第一掺杂层上，第一介质层还位于第二区隔离层、第二鳍侧墙和第二掺杂层上；在第一介质层中形成贯穿第一介质层的第一介质开口，所述第一掺杂层和第一鳍侧墙位于第一介质开口底部；形成第一介质开口后，去除第一鳍侧墙；在第一介质层中形成贯穿第一介质层的第二介质开口，所述第二掺杂层和第二鳍侧墙位于第二介质开口底部；形成第二介质开口后，去除第二鳍侧墙。
可选的，去除所述第一鳍侧墙和第二鳍侧墙后，还包括：在第一介质开口中形成第一插塞，第一插塞和第一掺杂层电学连接；在第二介质开口中形成第二插塞，第二插塞和第二掺杂层电学连接。
可选的，去除所述第一鳍侧墙和第二鳍侧墙后，且在形成第一插塞和第二插塞之前，还包括：在所述第一掺杂层的侧壁表面和顶部表面形成第一金属硅化物层，第一插塞和第一金属硅化物层表面接触；在所述第二掺杂层的侧壁表面和顶部表面形成第二金属硅化物层，第二插塞和第二金属硅化物层表面接触。
可选的，还包括：形成第一鳍侧墙后，在第一区的隔离层上形成底层介质层，底层介质层覆盖第一鳍侧墙侧壁且暴露出第一鳍部第一置换区的顶部表面；形成底层介质层后，去除第一鳍侧墙覆盖的第一置换区，形成所述第一槽；形成第一掺杂层后，在第一掺杂层和底层介质层上形成顶层介质层，顶层介质层和底层介质层构成层间介质层；形成贯穿层间介质层的第一沟槽，第一掺杂层和第一鳍侧墙位于第一沟槽的底部；形成第一沟槽后，去除第一鳍侧墙，暴露出第一掺杂层的侧壁表面和顶部表面。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，第一槽由去除第一鳍侧墙覆盖的第一置换区而形成，第二槽为扩大第一槽的开口而形成，第一掺杂层形成在第二槽中。因此在第一鳍部宽度方向上，第一掺杂层的尺寸大于第一置换区的宽度，这样使得第一掺杂层的表面积增大。去除第一鳍侧墙后，暴露出的第一掺杂层的表面积较大。由于在第一掺杂层在形成的过程中，第一鳍侧墙限制第一掺杂层的形成空间，因此避免第一掺杂层沿第一鳍部宽度方向向外突出，进而避免在第一鳍部宽度方向上相邻第一掺杂层的边缘之间的距离过小。所述第一掺杂层用于和第一插塞电学连接。虽然第一掺杂层的表面积增大，但是能够避免在第一鳍部宽度方向上相邻第一掺杂层的边缘之间的距离过小，进而避免阻挡第一插塞的材料层填充于相邻第一掺杂层之间的区域，第一插塞和第一掺杂层相对的面积较大，降低了第一插塞和第一掺杂层之间的接触电阻。综上，提高了半导体器件的性能。
附图说明
图1是一种半导体器件的结构示意图；
图2至图29是一种半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
一种半导体器件的形成方法，请参考图1，包括：提供半导体衬底100，半导体衬底100上具有若干鳍部110和覆盖鳍部110部分侧壁的隔离层101；形成栅极结构、源漏掺杂区120和层间介质层150，栅极结构横跨所述若干鳍部110、覆盖鳍部110的部分侧壁表面和部分顶部表面，源漏掺杂区120分别位于栅极结构两侧的鳍部110中，层间介质层150覆盖栅极结构、鳍部110、源漏掺杂区120和隔离层101；在栅极结构两侧的层间介质层150中分别形成贯穿层间介质层150的介质开口，所述介质开口暴露出所述源漏掺杂区120；在所述介质开口中形成插塞130。
然而，上述方法形成的半导体器件的性能较差，经研究发现，原因在于：
所述源漏掺杂区120的材料层采用外延生长工艺形成，且源漏掺杂区120在各个方向上的生长速率具有差异，最终使源漏掺杂区120在鳍部110宽度方向上向外凸出，具体的，在鳍部110宽度方向上，源漏掺杂区120两侧具有尖端。其次，半导体器件的特征尺寸的不断减小。综上，使得在鳍部110宽度方向上，位于相邻源漏掺杂区120中的相邻尖端之间的距离过小，相邻源漏掺杂区120之间的空间过小。插塞130的材料层难以填充于尖端以下的区域。导致插塞130和源漏掺杂区120相对的面积较小，插塞130和源漏掺杂区120之间的接触电阻较大。
为了解决上述问题，本发明提供一种半导体器件的形成方法，去除第一鳍侧墙覆盖的第一置换区，形成贯穿第一鳍侧墙的第一槽，第一槽位于隔离层覆盖的第一鳍部上；刻蚀第一槽内壁的第一鳍侧墙以增大第一槽的开口，形成第二槽；在第二槽中形成第一掺杂层；之后去除第一鳍侧墙。所述方法使半导体器件的性能提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图29是一种半导体器件形成过程的结构示意图。
结合参考图2和图3，图3中对应第一区的示图为沿图2中切割线M-M1的剖面示意图，图3中对应第二区的示图为沿图2中切割线M2-M3的剖面示意图，提供半导体衬底200，半导体衬底200上具有若干第一鳍部211和覆盖第一鳍部211部分侧壁的隔离层203，隔离层203暴露出的第一鳍部211包括第一置换区。
本实施例中，以半导体器件为鳍式场效应晶体管作为示例。在其它实施例中，半导体器件为三极管或二极管。所述半导体衬底200可以是单晶硅、多晶硅或非晶硅。半导体衬底200也可以是硅、锗、锗化硅等半导体材料。本实施例中，半导体衬底200的材料为单晶硅。
所述半导体衬底200包括第一区A，第一鳍部211位于半导体衬底200第一区A上。半导体衬底200还包括第二区B。在其它实施例中，半导体衬底不包括第二区。半导体衬底200第二区B上具有若干第二鳍部212。所述隔离层203位于半导体衬底200第一区A和第二区B上，隔离层203还覆盖第二鳍部212的部分侧壁。所述隔离层203的顶部表面低于第一鳍部211的顶部表面以及第二鳍部212的顶部表面。所述隔离层203的材料包括氧化硅。
所述第一鳍部211和第二鳍部212的材料为单晶硅或单晶锗硅。
所述第一区A用于形成N型鳍式场效应晶体管，第二区B用于形成P型鳍式场效应晶体管；或者，第一区A用于形成P型鳍式场效应晶体管，第二区B用于形成N型鳍式场效应晶体管。
所述隔离层203暴露出的第一鳍部211还包括第一非置换区，第一置换区与第一非置换区邻接且位于第一非置换区两侧，自第一置换区至第一非置换区的方向平行于第一鳍部211的延伸方向。所述隔离层暴203露出的第二鳍部212包括第二置换区和第二非置换区，第二置换区与第二非置换区邻接且位于第二非置换区两侧，自第二置换区至第二非置换区的方向平行于第二鳍部212的延伸方向。
继续参考图2和图3，在半导体衬底200和隔离层203上形成第一栅极结构221，第一栅极结构221横跨第一鳍部211的第一非置换区、覆盖第一鳍部211第一非置换区的顶部表面和侧壁表面；在半导体衬底200和隔离层203上形成第二栅极结构222，第二栅极结构222横跨第二鳍部212的第二非置换区、覆盖第二鳍部212第二非置换区的顶部表面和侧壁表面。
第一栅极结构221和第二栅极结构222相互分立。
第一栅极结构221包括横跨第一鳍部211的第一栅介质层和第一栅介质层上的第一栅电极层。第二栅极结构222包括横跨第二鳍部212的第二栅介质层和第二栅介质层上的第二栅电极层。第一栅介质层位于第一区A隔离层203部分表面、覆盖第一鳍部211第一非置换区的顶部表面和侧壁表面。第二栅介质层位于第二区B隔离层203部分表面、覆盖第二鳍部212第二非置换区的顶部表面和侧壁表面。本实施例中，第一栅介质层和第二栅介质层的材料为氧化硅。在其它实施例中，第一栅介质层和第二栅介质层的材料为高K介质材料(K大于3.9)。第一栅电极层和第二栅电极层的材料为多晶硅。
本实施例中，第一栅极结构221的顶部表面还具有第一栅保护层231，所述第二栅极结构222的顶部表面具有第二栅保护层232。所述第一栅保护层231和第二栅保护层232的材料为SiN、SiCN、SiBN或SiON。
接着，在第一鳍部211第一置换区的侧壁形成位于隔离层203表面的第一鳍侧墙。
所述半导体器件的形成方法还包括：在形成第一鳍侧墙之前，在第一区A和第二区B的隔离层203表面、第一鳍部211第一置换区表面、以及第二鳍部212第二置换区表面形成第一侧墙膜；刻蚀第一区A的第一侧墙膜直至暴露出第一区A隔离层203和第一鳍部211的顶部表面，形成所述第一鳍侧墙。
本实施例中，还包括：在形成第一鳍侧墙的过程中在第一栅极结构221侧壁形成第一栅侧墙。
结合参考图4和图5，图4为在图2基础上的示意图，图5为在图3基础上的示意图，在第一区A和第二区B的隔离层203表面、第一鳍部211第一置换区表面、第一栅极结构221和第一栅保护层231的侧壁、第一栅保护层231的顶部、第二鳍部212第二置换区表面、第二栅极结构222和第二栅保护层232的侧壁、以及第二栅保护层232的顶部形成第一侧墙膜240；在第二区B上形成第一掩膜层250，第一掩膜层250覆盖第二区B的第一侧墙膜240。
第一侧墙膜240的材料为SiN、SiCN、SiBN或SiON。形成第一侧墙膜240的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。
所述第一掩膜层250的材料包括光刻胶。
结合参考图6和图7，图6为在图4基础上的示意图，图7为在图5基础上的示意图，以第一掩膜层250为掩膜刻蚀第一区A的第一侧墙膜240直至暴露出第一区A隔离层203、第一栅保护层231和第一鳍部211的顶部表面，形成第一鳍侧墙241和第一栅侧墙242，第一鳍侧墙241位于第一鳍部211第一置换区的侧壁且位于隔离层203表面，第一栅侧墙242位于第一栅极结构221侧壁。
以第一掩膜层250为掩膜刻蚀第一侧墙膜240的工艺包括各向异性干刻工艺。
结合参考图8和图9，图8为在图6基础上的示意图，图9为在图7基础上的示意图，去除第一鳍侧墙241覆盖的第一置换区，形成由第一鳍侧墙241包围的第一槽261。
具体的，以第一掩膜层250为掩膜刻蚀第一区A的第一侧墙膜240后，以第一掩膜层250为掩膜刻蚀去除第一鳍侧墙241覆盖的第一置换区，形成第一槽261。去除第一鳍侧墙241覆盖的第一置换区以形成第一槽261的工艺为干刻工艺，参数包括：采用的气体包括碳氟基气体。
结合参考图10和图11，图10为在图8基础上的示意图，图11为在图9基础上的示意图，去除第一掩膜层250(参考图8和图9)。
以第一掩膜层250为掩膜刻蚀去除第一鳍侧墙241覆盖的第一置换区后，去除第一掩膜层250。
继续结合参考图10和图11，刻蚀第一槽261内壁的第一鳍侧墙241以增大第一槽261的开口，形成第二槽271。
去除第一掩膜层250后，刻蚀第一槽261内壁的第一鳍侧墙241以形成第二槽271。刻蚀第一槽261内壁的第一鳍侧墙241以增大第一槽261的开口的工艺为湿刻工艺。本实施例中，刻蚀第一槽261内壁的第一鳍侧墙241采用的湿刻工艺的参数包括：采用的溶液为磷酸溶液。
在一个实施例中，在刻蚀第一槽261内壁的第一鳍侧墙241之前，所述第一鳍侧墙241具有第一厚度，第一厚度为3nm～10nm；在刻蚀第一槽261内壁的第一鳍侧墙241之后，所述第一鳍侧墙241具有第二厚度，第二厚度为第一厚度的50％～99％，如60％、70％、80％、85％、90％或95％。
当第一厚度为3nm～10nm，第二厚度为第一厚度的50％～99％时，好处包括：为后续第一掺杂层提供较大的生长空间，同时，为后续金属层、阻挡层和插塞材料层的填充提供较为充分的空间。
结合参考图12和图13，图12为在图10基础上的示意图，图13为在图11基础上的示意图，在第二槽271中形成第一掺杂层281。
以第二区B的第一侧墙膜240、第一栅保护层231、第一栅侧墙242和第一鳍侧墙241为掩膜，在第二槽271中形成第一掺杂层281。形成所述第一掺杂层281的工艺包括外延生长工艺。形成所述第一掺杂层281后，第一掺杂层281分别位于第一栅极结构221两侧的第一鳍部211中。
当第一区A用于形成N型鳍式场效应晶体管时，所述第一掺杂层281的材料为掺杂第一离子的硅，第一离子的导电类型为N型。当第一区A用于形成P型鳍式场效应晶体管时，所述第一掺杂层281的材料为掺杂第一离子的锗硅，第一离子的导电类型为P型。
所述半导体器件的形成方法还包括：形成所述第一掺杂层281后，在第一区A的隔离层203表面、第一鳍侧墙241和第一掺杂层281的表面、以及第二区B的第一侧墙膜240表面形成第二侧墙膜；刻蚀第二区B的第二侧墙膜和第一侧墙膜240直至暴露出第二区B的隔离层203和第二鳍部212的顶部表面，形成第二鳍侧墙，第二鳍侧墙位于第二置换区的侧壁且位于第二区B隔离层表面；去除第二鳍侧墙覆盖的第二置换区，形成由第二鳍侧墙包围的第三槽；刻蚀第三槽内壁的第二鳍侧墙以增大第三槽的开口，形成第四槽；在第四槽中形成第二掺杂层；形成第二掺杂层后，去除第一鳍侧墙和第二鳍侧墙。
继续结合参考图12和图13，形成第一掺杂层281后，在第一区A的隔离层203表面、第一鳍侧墙241和第一掺杂层281的表面、第一栅保护层231的顶部、第一栅侧墙242表面、以及第二区B的第一侧墙膜240表面形成第二侧墙膜290；在第一区A上形成第二掩膜层300，第二掩膜层300覆盖第一区A的第二侧墙膜290。
所述第二掩膜层300未形成在第二区B。
所述第二侧墙膜290的材料和形成方法参照第一侧墙膜240的材料和形成方法。第二掩膜层300的材料参照第一掩膜层250的材料。
结合参考图14和图15，图14为在图12基础上的示意图，图15为在图13基础上的示意图，以第二掩膜层300为掩膜刻蚀第二区B的第二侧墙膜290和第一侧墙膜240直至暴露出第二区B的隔离层203、第二栅保护层232和第二鳍部212的顶部表面，形成第二鳍侧墙291和第二栅侧墙292，第二鳍侧墙291位于第二置换区的侧壁且位于第二区B隔离层203表面，第二栅侧墙292位于第二栅极结构222的侧壁。
结合参考图16和图17，图16为在图14基础上的示意图，图17为在图15基础上的示意图，以第二掩膜层300为掩膜刻蚀第二区B的第二侧墙膜290和第一侧墙膜240后，以第二掩膜层300为掩膜刻蚀去除第二鳍侧墙291覆盖的第二置换区，形成由第二鳍侧墙291包围的第三槽262。
刻蚀去除第二鳍侧墙291覆盖的第二置换区的工艺参照刻蚀去除第一鳍侧墙241覆盖的第一置换区的工艺。
结合参考图18和图19，图18为在图16基础上的示意图，图19为在图17基础上的示意图，形成第三槽262后，去除第二掩膜层300(参考图16和图17)；去除第二掩膜层300后，刻蚀第三槽262内壁的第二鳍侧墙291以增大第三槽262的开口，形成第四槽272。
刻蚀第三槽262内壁的第二鳍侧墙291以增大第三槽262的开口的工艺为湿刻工艺，参数包括：采用的溶液为磷酸溶液。
在刻蚀第三槽262内壁的第二鳍侧墙291之前，所述第二鳍侧墙291具有第三厚度，第三厚度为5nm～12nm；在刻蚀第三槽262内壁的第二鳍侧墙291之后，所述第二鳍侧墙291具有第四厚度，第四厚度为第三厚度的50％～99％，如60％、70％、80％、85％、90％或95％。
结合参考图20和图21，图20为在图18基础上的示意图，图21为在图19基础上的示意图，以第一区A的第二侧墙膜290、第二鳍侧墙291、第二栅侧墙292和第二栅保护层232为掩膜，在第四槽272中形成第二掺杂层282，第二掺杂层282分别位于第二栅极结构222两侧的第二鳍部212中。
形成第二掺杂层282的工艺包括外延生长工艺。当第二区B用于形成P型鳍式场效应晶体管时，第二掺杂层282的材料为掺杂第二离子的锗硅，第二离子的导电类型为P型。当第二区B用于形成N型鳍式场效应晶体管时，第二掺杂层282的材料为掺杂第二离子的硅，第二离子的导电类型为N型。
形成第二掺杂层282后，去除第一鳍侧墙和第二鳍侧墙。
本实施例中，还包括：在形成所述第二掺杂层282后，形成第一介质层，第一介质层位于第一区A隔离层203、第一鳍侧墙241和第一掺杂层281上，第一介质层还位于第二区B隔离层203、第二鳍侧墙291和第二掺杂层282上；在第一介质层中形成贯穿第一介质层的第一介质开口，所述第一掺杂层281和第一鳍侧墙241位于第一介质开口底部；形成第一介质开口后，去除第一鳍侧墙241；在第一介质层中形成贯穿第一介质层的第二介质开口，所述第二掺杂层282和第二鳍侧墙291位于第二介质开口底部；形成第二介质开口后，去除第二鳍侧墙。
结合参考图22和图23，图22为在图20基础上的示意图，图23为在图21基础上的示意图，在形成所述第二掺杂层282后，形成第一介质层311，第一介质层311位于第一区A隔离层203、第一鳍侧墙241和第一掺杂层281上、以及第一栅侧墙242的侧壁，第一介质层311还位于第二区B隔离层203、第二鳍侧墙291和第二掺杂层282上、以及第二栅侧墙292的侧壁；在形成第一介质层311的过程中去除第一栅保护层231和第二栅保护层232，暴露出第一栅极结构221的顶部表面和第二栅极结构222的顶部表面；形成第一介质层311后，去除第一栅极结构221，在第一区A第一介质层311中形成第一栅开口，去除第二栅极结构222，在第二区B第一介质层311中形成第二栅开口；在第一栅开口中形成第一金属栅极结构321，在第二栅开口中形成第二金属栅极结构322；在第一金属栅极结构321、第一栅侧墙242、第二金属栅极结构322、第二栅侧墙292和第一介质层311上形成第二介质层312，第二介质层311和第一介质层312构成层间介质层310。
结合参考图24和图25，图24为在图22基础上的示意图，图25为在图23基础上的示意图，在第一金属栅极结构321两侧的层间介质层310中形成贯穿层间介质层310的第一介质开口331，所述第一掺杂层281和第一鳍侧墙241位于第一介质开口331底部；在第二金属栅极结构322两侧的层间介质层310中形成贯穿层间介质层310的第二介质开口332，所述第二掺杂层282和第二鳍侧墙291位于第二介质开口332底部；形成第一介质开口331后，去除第一鳍侧墙241(参考图22和图23)；形成第二介质开口332后，去除第二鳍侧墙291(参考图22和图23)。
所述第一介质开口331分别位于第一金属栅极结构321两侧，第二介质开口332分别位于第二金属栅极结构322两侧。第一介质开口331的底部还暴露出第一区A的隔离层203，第二金属栅极结构322的底部还暴露出第二区B的隔离层203。本实施例中，在形成第一介质开口331的同时形成第二介质开口332，简化了工艺。在其它实施例中，分别形成第一介质开口和第二介质开口。
本实施例中，去除第一鳍侧墙241的同时去除第二鳍侧墙291，简化了工艺。在其它实施例中，分别去除第一鳍侧墙和第二鳍侧墙。
本实施例中，还包括：去除所述第一鳍侧墙241和第二鳍侧墙291后，在第一介质开口331中形成第一插塞，第一插塞和第一掺杂层281电学连接；在第二介质开口332中形成第二插塞，第二插塞和第二掺杂层282电学连接。
本实施例中，去除第一鳍侧墙241和第二鳍侧墙291后，且在形成第一插塞和第二插塞之前，还包括：在第一掺杂层281的侧壁表面和顶部表面形成第一金属硅化物层；在第二掺杂层282的侧壁表面和顶部表面形成第二金属硅化物层。
下面具体介绍形成第一插塞、第二插塞、第一金属硅化物层和第二金属硅化物层的步骤。
参考图26，图26为在图25基础上的示意图，在第一介质开口331的侧壁和底部、第一掺杂层281的侧壁表面和顶部表面、第二介质开口332的侧壁和底部、第二掺杂层282的侧壁表面和顶部表面、以及层间介质层310的顶部表面形成金属层340。
所述金属层340的材料为Ti、Co或Ni。本实施例中，金属层340的材料为Ti。形成所述金属层340的工艺为沉积工艺，如溅射工艺。本实施例中，还包括：在金属层340的表面形成阻挡层350。所述阻挡层350的材料为氮化钛或氮化钽。形成所述阻挡层350的工艺为沉积工艺，如化学气相沉积工艺。
参考图27，进行退火工艺，使第一掺杂层281的侧壁表面和顶部表面的金属层340和第一掺杂层281表面材料反应形成第一金属硅化物层361，使第二掺杂层282侧壁表面和顶部表面的金属层340和第二掺杂层282表面材料反应形成第二金属硅化物层362。
本实施例中，阻挡层350在进行退火工艺之前形成，在退火工艺的过程中，阻挡层350能够保护金属层340，避免金属层340被氧化。
参考图28，形成第一金属硅化物层361和第二金属硅化物层362后，在第一介质开口331和第二介质开口332中、以及层间介质层310上形成插塞材料层370。
所述插塞材料层370的材料为金属，如钨。形成所述插塞材料层370的工艺为沉积工艺。本实施例中，所述插塞材料层370位于阻挡层350表面。
参考图29，平坦化所述插塞材料层370直至暴露出层间介质层310的顶部表面，使第一介质开口331中的插塞材料层370形成第一插塞371，使第二介质开口332中的插塞材料层370形成第二插塞372。
所述第一插塞371和第一金属硅化物层361之间、第一插塞371和层间介质层310之间、以及第一插塞371和第一区A隔离层203之间具有阻挡层350。第一区A的阻挡层350用于阻挡第一插塞371的原子扩散。所述第二插塞372和第二金属硅化物层362之间、第二插塞372和层间介质层310之间、以及第二插塞372和第二区B隔离层203之间具有阻挡层350。第二区B的阻挡层350用于阻挡第二插塞372的原子扩散。
需要说明的是，在其它实施例中，形成第一鳍侧墙后，在第一区的隔离层上形成底层介质层，底层介质层覆盖第一鳍侧墙侧壁且暴露出第一鳍部第一置换区的顶部表面；形成底层介质层后，去除第一鳍侧墙覆盖的第一置换区，形成由第一鳍侧墙包围的第一槽；刻蚀第一槽内壁的第一鳍侧墙以增大第一槽的开口，形成第二槽；在第二槽中形成第一掺杂层；形成第一掺杂层后，在第一掺杂层和底层介质层上形成顶层介质层，顶层介质层和底层介质层构成层间介质层；形成贯穿层间介质层的第一沟槽，第一掺杂层和第一鳍侧墙位于第一沟槽的底部；形成第一沟槽后，去除第一鳍侧墙，暴露出第一掺杂层的侧壁表面和顶部表面。在此情况下，去除第一鳍侧墙覆盖的第一置换区的过程中，以及刻蚀第一槽内壁的第一鳍侧墙以增大第一槽的开口的过程中，底层介质层保护第一鳍侧墙的外壁，避免第一鳍侧墙的外壁受到刻蚀损伤。其次，在形成第一掺杂层的过程中，底层介质层和第一鳍侧墙共同限制第一掺杂层的生长空间，避免第一鳍侧墙受到第一掺杂层的应力而变形。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，半导体衬底上具有若干第一鳍部和覆盖第一鳍部部分侧壁的隔离层，所述隔离层暴露出的第一鳍部包括第一置换区；
在第一鳍部第一置换区的侧壁形成位于隔离层表面的第一鳍侧墙；
形成第一鳍侧墙后，在第一区的隔离层上形成第一介质层，第一介质层覆盖第一鳍侧墙侧壁且暴露出第一鳍部第一置换区的顶部表面；
形成第一介质层后，去除第一鳍侧墙覆盖的第一置换区，形成由第一鳍侧墙包围的第一槽；
刻蚀第一槽内壁的第一鳍侧墙以增大第一槽的开口，形成第二槽；
在第二槽中形成第一掺杂层；
形成第一掺杂层后，在第一掺杂层和底层介质层上形成第二介质层，第二介质层和第一介质层构成层间介质层；
形成贯穿层间介质层的第一沟槽，第一掺杂层和第一鳍侧墙位于第一沟槽的底部；
形成第一沟槽后，去除第一鳍侧墙，暴露出第一掺杂层的侧壁表面和顶部表面；
去除所述第一鳍侧墙后，在所述第一沟槽及第一掺杂层的侧壁表面和顶部表面形成金属层；
在所述金属层的表面形成阻挡层；
进行退火工艺，使所述第一掺杂层的侧壁表面和顶部表面的金属层和所述第一掺杂层表面材料反应形成第一金属硅化物层；
在所述第一沟槽中形成第一插塞，所述第一插塞和第一掺杂层电学连接。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除第一鳍侧墙覆盖的第一置换区以形成第一槽的工艺为干刻工艺。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀第一鳍侧墙的内壁以增大第一槽的开口的工艺为湿刻工艺。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，在刻蚀第一槽内壁的第一鳍侧墙之前，所述第一鳍侧墙具有第一厚度，第一厚度为3nm～10nm；在刻蚀第一槽内壁的第一鳍侧墙之后，所述第一鳍侧墙具有第二厚度，第二厚度为第一厚度的50％～99％。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一鳍侧墙的材料为SiN、SiCN、SiBN或SiON；所述第一鳍部的材料为单晶硅或单晶锗硅。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一掺杂层的工艺包括外延生长工艺。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离层暴露出的第一鳍部还包括第一非置换区，第一置换区与第一非置换区邻接且位于第一非置换区两侧，自第一置换区至第一非置换区的方向平行于第一鳍部的延伸方向；所述半导体器件的形成方法还包括：在形成所述第一鳍侧墙之前，在半导体衬底和隔离层上形成第一栅极结构，第一栅极结构横跨第一鳍部的第一非置换区、覆盖第一鳍部第一非置换区的顶部表面和侧壁表面；形成所述第一掺杂层后，第一掺杂层分别位于第一栅极结构两侧的第一鳍部中。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，第一栅极结构的顶部表面还具有第一栅保护层；所述半导体器件的形成方法还包括：在形成第一鳍侧墙的过程中在第一栅极结构侧壁形成第一栅侧墙；以第一栅保护层、第一栅侧墙和第一鳍侧墙为掩膜在第二槽中形成第一掺杂层。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底包括第一区和第二区，第一鳍部位于半导体衬底第一区上，半导体衬底第二区上具有若干第二鳍部；所述隔离层位于半导体衬底第一区和第二区上，隔离层还覆盖第二鳍部的部分侧壁，隔离层暴露出的第二鳍部包括第二置换区；所述半导体器件的形成方法还包括：在形成第一鳍侧墙之前，在第一区和第二区的隔离层表面、第一鳍部第一置换区表面、以及第二鳍部第二置换区表面形成第一侧墙膜；刻蚀第一区的第一侧墙膜直至暴露出第一区隔离层和第一鳍部的顶部表面，形成所述第一鳍侧墙；形成所述第一掺杂层后，在第一区的隔离层表面、第一鳍侧墙和第一掺杂层的表面、以及第二区的第一侧墙膜表面形成第二侧墙膜；刻蚀第二区的第二侧墙膜和第一侧墙膜直至暴露出第二区的隔离层和第二鳍部的顶部表面，形成第二鳍侧墙，第二鳍侧墙位于第二置换区的侧壁且位于第二区隔离层表面；去除第二鳍侧墙覆盖的第二置换区，形成由第二鳍侧墙包围的第三槽；刻蚀第三槽内壁的第二鳍侧墙以增大第三槽的开口，形成第四槽；在第四槽中形成第二掺杂层；形成第二掺杂层后，去除第一鳍侧墙和第二鳍侧墙。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，还包括：刻蚀第一区的第一侧墙膜之前，在第二区上形成第一掩膜层，第一掩膜层覆盖第二区的第一侧墙膜；以第一掩膜层为掩膜刻蚀第一区的第一侧墙膜直至暴露出第一区隔离层和第一鳍部的顶部表面，形成所述第一鳍侧墙；以第一掩膜层为掩膜刻蚀第一区的第一侧墙膜后，以第一掩膜层为掩膜刻蚀去除第一鳍侧墙覆盖的第一置换区以形成所述第一槽；形成第一槽后，去除第一掩膜层；去除第一掩膜层后，刻蚀第一槽内壁的第一鳍侧墙以形成所述第二槽；以第二区的第一侧墙膜、第一鳍侧墙为掩膜，在第二槽中形成所述第一掺杂层。
11.根据权利要求9所述的半导体器件的形成方法，其特征在于，还包括：在刻蚀第二区的第二侧墙膜和第一侧墙膜之前，在第一区上形成第二掩膜层，第二掩膜层覆盖第一区的第二侧墙膜；以所述第二掩膜层为掩膜刻蚀第二区的第二侧墙膜和第一侧墙膜直至暴露出第二区的隔离层和第二鳍部的顶部表面，形成所述第二鳍侧墙；以第二掩膜层为掩膜刻蚀第二区的第二侧墙膜和第一侧墙膜后，以第二掩膜层为掩膜刻蚀去除第二鳍侧墙覆盖的第二置换区以形成所述第三槽；形成第三槽后，去除第二掩膜层；去除第二掩膜层后，刻蚀第三槽内壁的第二鳍侧墙以形成所述第四槽；以第一区的第二侧墙膜、第二鳍侧墙为掩膜，在第四槽中形成所述第二掺杂层。
12.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述隔离层暴露出的第二鳍部还包括第二非置换区，第二置换区与第二非置换区邻接且位于第二非置换区两侧，自第二置换区至第二非置换区的方向平行于第二鳍部的延伸方向；所述半导体器件的形成方法还包括：在形成所述第一鳍侧墙 之前，在半导体衬底和隔离层上形成第二栅极结构，第二栅极结构横跨第二鳍部的第二非置换区、覆盖第二鳍部第二非置换区的顶部表面和侧壁表面；第二掺杂层分别位于第二栅极结构两侧的第二鳍部中。
13.根据权利要求9所述的半导体器件的形成方法，其特征在于，在刻蚀第三槽内壁的第二鳍侧墙之前，所述第二鳍侧墙具有第三厚度，第三厚度为5nm～12nm；在刻蚀第三槽内壁的第二鳍侧墙之后，所述第二鳍侧墙具有第四厚度，第四厚度为第三厚度的50％～99％。
14.根据权利要求9所述的半导体器件的形成方法，其特征在于，第一区用于形成N型鳍式场效应晶体管，第二区用于形成P型鳍式场效应晶体管；第一掺杂层的材料为掺杂第一离子的硅，第一离子的导电类型为N型；第二掺杂层的材料为掺杂第二离子的锗硅，第二离子的导电类型为P型。
15.根据权利要求9所述的半导体器件的形成方法，其特征在于，第一区用于形成P型鳍式场效应晶体管，第二区用于形成N型鳍式场效应晶体管；所述第一掺杂层的材料为掺杂第一离子的锗硅，第一离子的导电类型为P型；所述第二掺杂层的材料为掺杂第二离子的硅，第二离子的导电类型为N型。
16.根据权利要求9所述的半导体器件的形成方法，其特征在于，还包括：在形成所述第二掺杂层后，形成所述第一介质层，第一介质层位于第一区隔离层、第一鳍侧墙和第一掺杂层上，第一介质层还位于第二区隔离层、第二鳍侧墙和第二掺杂层上；在第一介质层中形成贯穿第一介质层的第一介质开口，所述第一掺杂层和第一鳍侧墙位于第一介质开口底部；形成第一介质开口后，去除第一鳍侧墙；在第一介质层中形成贯穿第一介质层的第二介质开口，所述第二掺杂层和第二鳍侧墙位于第二介质开口底部；形成第二介质开口后，去除第二鳍侧墙。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，去除所述第二鳍侧墙后，还包括：在第二介质开口中形成第二插塞，第二插塞和第二掺杂层电学连接。
18.根据权利要求17所述的半导体器件的形成方法，其特征在于，去除所述第二鳍侧墙后，且在形成第二插塞之前，还包括：在所述第二掺杂层的侧壁表面和顶部表面形成第二金属硅化物层，第二插塞和第二金属硅化物层表面接触。
19.一种根据权利要求1至18任意一项所述方法所形成的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710585614.4A CN109273407B (zh) | 2017-07-18 | 2017-07-18 | 半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710585614.4A CN109273407B (zh) | 2017-07-18 | 2017-07-18 | 半导体器件及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109273407A CN109273407A (zh) | 2019-01-25 |
| CN109273407B true CN109273407B (zh) | 2021-05-04 |
Family
ID=65152498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710585614.4A Active CN109273407B (zh) | 2017-07-18 | 2017-07-18 | 半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109273407B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113594134A (zh) * | 2020-04-30 | 2021-11-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101414621A (zh) * | 2007-10-15 | 2009-04-22 | 台湾积体电路制造股份有限公司 | 半导体装置 |
| CN101414632A (zh) * | 2007-10-16 | 2009-04-22 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管 |
| CN103299427A (zh) * | 2010-12-30 | 2013-09-11 | 英特尔公司 | 通过使用源极和漏极中的iii-v 族半导体中间层来减小n 沟道晶体管的接触电阻的方法 |
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| US9577096B2 (en) * | 2015-05-19 | 2017-02-21 | International Business Machines Corporation | Salicide formation on replacement metal gate finFet devices |
| CN106684087A (zh) * | 2015-11-11 | 2017-05-17 | 台湾积体电路制造股份有限公司 | 半导体器件及其静态随机存取存储器单元和制造方法 |
-
2017
- 2017-07-18 CN CN201710585614.4A patent/CN109273407B/zh active Active
Patent Citations (6)
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| Publication number | Publication date |
|---|---|
| CN109273407A (zh) | 2019-01-25 |
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| PB01 | Publication | ||
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| GR01 | Patent grant |