CN113745113B - 半导体器件及其形成方法 - Google Patents
半导体器件及其形成方法 Download PDFInfo
- Publication number
- CN113745113B CN113745113B CN202010469293.3A CN202010469293A CN113745113B CN 113745113 B CN113745113 B CN 113745113B CN 202010469293 A CN202010469293 A CN 202010469293A CN 113745113 B CN113745113 B CN 113745113B
- Authority
- CN
- China
- Prior art keywords
- layer
- forming
- channel
- substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 138
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 238000002955 isolation Methods 0.000 claims description 106
- 239000000463 material Substances 0.000 claims description 57
- 238000005530 etching Methods 0.000 claims description 19
- 238000000059 patterning Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 2
- 230000005669 field effect Effects 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 348
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 238000005240 physical vapour deposition Methods 0.000 description 10
- 229910010271 silicon carbide Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 7
- -1 silicon carbide nitride Chemical class 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000009969 flowable effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000505 Al2TiO5 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GEIAQOFPUVMAGM-UHFFFAOYSA-N Oxozirconium Chemical compound [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- AABBHSMFGKYLKE-SNAWJCMRSA-N propan-2-yl (e)-but-2-enoate Chemical compound C\C=C\C(=O)OC(C)C AABBHSMFGKYLKE-SNAWJCMRSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium(II) oxide Chemical compound [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体器件及其形成方法，包括：提供基底，基底上具有若干分立排布的沟道柱，沟道柱包括真沟道柱与伪沟道柱；在基底表面、沟道柱的侧壁和顶部上形成牺牲层；在牺牲层上形成图形化层，暴露出伪沟道柱侧壁和顶部的牺牲层以及位于真沟道柱与伪沟道柱之间的基底上的部分牺牲层；形成图形化层之后，去除暴露出的牺牲层以及位于牺牲层底部的伪沟道柱，至暴露出基底表面。本发明的形成方法可以提升沟道栅极环绕结构鳍式场效应晶体管的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。在传统平面式的金属-氧化物半导体场效应晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构；而在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路两侧控制电路的接通与断开。这种设计使得鳍式场效应晶体管具有更强的短沟道抑制能力，可以改善电路控制并减少漏电流，缩短晶体管的栅长，具有更强的工作电流及对沟道更好的电学控制。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管(GAA FinFET)，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提升沟道栅极环绕结构鳍式场效应晶体管的性能。
为解决上述技术问题，本发明技术方案提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有若干分立排布的沟道柱，所述沟道柱包括真沟道柱以及伪沟道柱；在所述基底表面、所述沟道柱的侧壁和顶部形成牺牲层；在所述牺牲层上形成图形化层，所述图形化层暴露出所述伪沟道柱侧壁和顶部的所述牺牲层以及位于所述真沟道柱与所述伪沟道柱之间的所述基底上的部分所述牺牲层；形成所述图形化层之后，去除暴露出的所述牺牲层以及位于所述牺牲层底部的所述伪沟道柱，暴露出所述基底表面。
可选的，所述牺牲层材料为SiN、SiOCN或SiBCN中的至少一种。
可选的，在形成所述牺牲层之前，还包括：在所述基底上形成隔离层，所述隔离层覆盖所述沟道柱的部分侧壁，所述隔离层的顶部表面低于所述沟道柱的顶部表面。
可选的，形成所述隔离层的方法包括：在所述基底上形成初始隔离层，所述初始隔离层覆盖所述真沟道柱与所述伪沟道柱；对所述初始隔离层进行平坦化处理，直至暴露出所述真沟道柱与所述伪沟道柱的顶部表面为止；在平坦化处理之后，回刻蚀部分所述初始隔离层，形成所述隔离层。
可选的，在去除暴露出的所述牺牲层以及位于所述牺牲层底部的所述伪沟道柱，至暴露出所述基底表面之后，还包括：去除所述图形化层。
可选的，在去除所述图形化层之后，还包括：在剩余且处于所述隔离层中且表面低于所述隔离层表面的所述伪沟道柱的顶部表面形成绝缘层，所述绝缘层的顶部表面与所述隔离层的顶部表面齐平。
可选的，在形成所述绝缘层之后，还包括：去除所述真沟道柱顶部和侧壁上的所述牺牲层、以及所述基底表面的所述牺牲层。
可选的，在去除所述真沟道柱顶部和侧壁上的所述牺牲层、以及所述基底表面的所述牺牲层之后，还包括：在所述真沟道侧壁表面形成栅极结构，所述栅极结构包括第一部分和第二部分，所述第一部分包围所述真沟道柱，所述第二部分位于所述真沟道柱一侧的所述基底的表面。
可选的，所述栅极结构的第一部分包括：位于所述真沟道柱侧壁的栅介质层，位于所述栅介质层表面的功函数层，位于所述功函数层表面的栅极层；所述栅极结构的第二部分包括：位于所述基底表面的功函数层，位于功函数层表面的栅极层。
可选的，在所述真沟道柱的侧壁表面形成栅极结构之后，还包括：在所述隔离层以及所述绝缘层上形成介质层，所述介质层覆盖所述栅极结构与所述真沟道柱；在所述介质层内形成导电结构。
相应的，本发明还提供一种半导体器件，包括：基底；真沟道柱，位于所述基底上；隔离层，位于所述基底上，且覆盖所述真沟道柱的部分侧壁；部分伪沟道柱，位于所述基底上且位于所述隔离层内，且顶部表面低于所述隔离层的顶部表面。
可选的，还包括：绝缘层，所述绝缘层位于所述部分伪沟道柱的顶部表面，且顶部表面与所述隔离层的顶部表面齐平。
可选的，还包括：栅极结构，所述栅极结构包括第一部分和第二部分，所述第一部分包围所述真沟道柱，所述第二部分位于所述真沟道柱一侧的所述隔离层的表面。
可选的，还包括：介质层，所述介质层位于所述隔离层上，所述介质层覆盖所述栅极结构与所述真沟道柱。
可选的，所述基底包括：衬底和位于所述衬底上的源掺杂层。
与现有技术相比，本发明的技术方案具有以下有益效果：
在基底上形成若干分立排布的沟道柱，其中沟道柱包括真沟道柱以及与所述真沟道柱相邻的伪沟道柱，在基底以及沟道柱的侧壁和顶部上形成牺牲层，在牺牲层上形成图形化层，利用图形化层将伪沟道柱侧壁和顶部上的牺牲层以及真沟道柱与伪沟道柱之间的部分基底上的牺牲层给暴露出来，将暴露出来的牺牲层以及位于牺牲层底部的伪沟道柱去除掉，使得真沟道柱周围的工艺空间变大，这样在真沟道柱侧壁上形成栅极结构的时候，可以更好的控制栅极结构的形成高度，提高栅极结构高度的均匀性，且为后续的连线提供空间，减小工艺难度；同时在形成图形化层之前，在基底以及沟道柱的侧壁和顶部上形成牺牲层，图形化层只是将伪沟道柱侧壁和顶部的牺牲层以及位于真沟道柱与伪沟道柱之间的所述基底上的部分所述牺牲层暴露出来，这样在去除暴露出来的牺牲层以及位于牺牲层底部的伪沟道柱的过程中，牺牲层能够保护真沟道柱的顶部和侧壁表面以及真沟道柱周围的部分基底的表面不受到损伤，从而使得形成的半导体器件的性能和质量得到提高。
进一步，形成所述隔离层的方法包括：在所述源掺杂层上形成初始隔离层，所述初始隔离层覆盖所述真沟道柱与伪沟道柱；对所述初始隔离层进行平坦化处理，直至暴露出所述真沟道柱与所述伪沟道柱的顶部表面；在平坦化处理之后，刻蚀部分初始隔离层，形成隔离层，由于所述基底上具有伪沟道柱，在刻蚀部分初始隔离层形成所述隔离层时，所述隔离层的厚度均匀性更好，这是因为由于所述伪沟道柱的存在，所述伪沟道和所述真沟道柱周围的工艺环境相近，从而工艺环境对隔离层的影响作用大致相同，这样更便于形成厚度均匀的所述隔离层，从而使得器件性能的均匀度得到提高。
附图说明
图1至图4是一实施例中半导体器件的剖面结构示意图；
图5至16是本发明实施例中半导体器件形成过程的剖面结构示意图。
具体实施方式
现有的沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。现结合具体的实施例进行分析说明。
请参考图1，提供基底100，所述基底100包括衬底101和位于所述衬底101上的源掺杂层102。
请参考图2，在所述源掺杂层102上形成若干分立排布的沟道柱103。
请参考图3，在所述源掺杂层102上形成隔离层104，所述隔离层104覆盖所述沟道柱103的部分侧壁，且所述隔离层104的顶部表面低于所述沟道柱103的顶部表面。
请参考图4，在所述沟道柱103的侧壁表面形成栅极结构105，形成栅极结构105后形成介质层106，在介质层106内形成导电结构107。
发明人发现，利用这种方法形成的栅极结构具有较差的高度均匀性，栅极结构在形成的时候，高度不好控制，栅极结构的高度均匀性差；同时，隔离层的厚度也不好控制，从而降低了半导体器件的性能，也限制了半导体器件的使用范围。
发明人研究发现：在基底上形成沟道柱，其中沟道柱包括真沟道柱以及与真沟道柱相邻的伪沟道柱，在基底表面以及沟道柱的侧壁和顶部上形成牺牲层，在牺牲层上形成图形化层，利用图形化层暴露出伪沟道柱侧壁和顶部的牺牲层以及位于真沟道柱与伪沟道柱之间的基底上的部分牺牲层，这样在去除暴露出来的牺牲层时，真沟道柱的侧壁以及顶部表面，以及真沟道柱周围的部分基底表面，在牺牲层的保护下，不会遭到损伤，同时将伪沟道柱去除，使得真沟道柱周围的工艺空间变大，这样在真沟道柱侧壁形成栅极结构的时候，更容易控制栅极结构的高度，使得栅极结构的高度均匀性得到提高，从而提高形成的半导体器件的质量和性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图5至16是本发明实施例中半导体器件形成过程的剖面结构示意图。
请参考图5，提供基底200。
所述基底200包括衬底201和位于所述衬底201上的源掺杂层202。
所述源掺杂层202内具有掺杂离子。所述掺杂离子的类型为N型或P型；所述N型离子包括磷(P)离子、砷(As)离子、锑(Sb)离子等，但不限于此；所述P型离子包括硼(B)离子、铟(In)离子、镓(Ga)离子等，但不限于此。
在本实施例中，所述源掺杂层202的形成工艺包括离子注入工艺。在其他实施例中，所述源掺杂层的形成工艺包括原位掺杂工艺、高温扩散工艺等。
在本实施例中，所述衬底201的材料为单晶硅；在其他实施例中，所述衬底还可以是多晶硅、锗、锗化硅(SiGe)、砷化镓(GaAs)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等半导体材料。
请参考图6，所述基底200上具有若干分立排布的沟道柱300，所述沟道柱300包括真沟道柱301以及与所述真沟道柱301相邻的伪沟道柱302。
在本实施例中，所述伪沟道柱302是后续用来去除的沟道柱；所述真沟道柱301是后续作为半导体器件的沟道使用的。
在本实施例中，所述真沟道柱301的数量为一个；在其他实施例中，所述真沟道柱301的数量还可为多个。
所述真沟道柱301和所述伪沟道柱302的数量及其分布是根据实际的版图设计来设定的。
在本实施例中，所述伪沟道柱302的数量为两个，分别位于所述真沟道柱301的两侧。
在本实施例中，在所述源掺杂层202上形成若干沟道柱300。
所述沟道柱300的形成方法包括：在所述衬底201上形成沟道材料层(未图示)；在所述沟道材料层表面形成图形化的掩膜层(未图示)，所述图形化的掩膜层暴露出部分所述沟道材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述沟道材料层，直至暴露出所述源掺杂层202表面，在所述源掺杂层202上形成所述沟道柱300。
在本实施例中，所述沟道柱300的材料包括硅。在其他实施例中，所述沟道柱300的材料包括锗、锗化硅、砷化镓等半导体材料。
刻蚀所述沟道材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺；形成所述沟道材料层的工艺包括物理气相沉积工艺、外延生长工艺或原子层沉积工艺。
在本实施例中，刻蚀所述沟道材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的沟道柱300；形成所述沟道材料层的工艺包括物理气相沉积工艺，所述物理气相沉积工艺能够形成结构致密且厚度较厚的沟道材料层。
在本实施例中，所述图形化的掩膜层的材料包括光刻胶；形成所述图形化的掩膜层的工艺包括旋涂工艺。
在其他实施例中，所述图形化的掩膜层包括硬掩膜层和位于硬掩膜层上的光刻胶层，所述硬掩膜层的材料包括无定型碳(a-C)、氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、氮碳化硅(SiCN)、多晶硅(Poly-Si)等材料中的一种或几种的组合。
在本实施例中，没有在所述沟道柱300顶部表面形成保护层。
在其他实施例中，还可以在所述沟道柱300顶部表面形成保护层，所述保护层用于保护所述沟道柱300的顶部在后续的工艺中不受损伤。所述保护层的材料包括氮化硅、氧化硅(SiO2)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、氮碳化硅(SiCN)、多晶硅(Poly-Si)等材料中的一种或几种的组合。
在形成所述沟道柱300之后，去除所述图形化的掩膜层。在本实施例中，去除所述图形化的掩膜层的工艺包括灰化工艺。
请参考图7，在所述源掺杂层202表面形成隔离层203，所述隔离层203位于所述沟道柱300部分侧壁表面，且所述隔离层203顶部表面低于所述沟道柱300顶部表面。
所述隔离层203用于对器件进行电隔离。
所述隔离层203的形成方法包括：在所述衬底201上形成初始隔离层(图中未示出)，所述初始隔离层覆盖所述真沟道柱301与所述伪沟道柱302；对所述初始隔离层进行平坦化处理，直至暴露出所述真沟道柱301与所述伪沟道柱302的顶部表面为止；在平坦化处理之后，回刻蚀部分所述初始隔离层，形成所述隔离层203。
所述隔离层203的材料包括氧化硅、氮化硅、碳化硅、氮氧化硅、氮碳化硅、多晶硅(Poly-Si)等材料中的一种或几种的组合；形成所述初始隔离层的工艺包括化学气相沉积工艺、溅射工艺、原子层沉积工艺或物理气相沉积工艺。
在本实施例中，所述隔离层203的材料包括氧化硅；形成所述初始隔离材料层的工艺包括化学气相沉积工艺具体为可流动的化学气相沉积工艺(FCVD)，所述可流动的化学气相沉积工艺配以后续的热处理工艺，能够形成填充性能好且结构致密好的所述初始隔离层。
在本实施例中，由于所述基底200上具有所述伪沟道柱302，这样在回刻蚀部分所述初始隔离层，形成所述隔离层203的过程中，所述隔离层203的厚度均匀性更好，更好地控制所述隔离层203的厚度，这是因为所述伪沟道柱302和所述真沟道柱301周围的工艺环境相近，从而工艺环境对所述隔离层203的形成影响作用大致相同，这样更便于形成密度一致且厚度均匀的所述隔离层203，从而使得器件性能的均匀度得到提高。
请参考图8，在所述基底表面、所述沟道柱300的侧壁和所述沟道柱300的顶部上形成牺牲层204。
在本实施例中，在所述隔离层203的表面、所述沟道柱300的侧壁以及所述沟道柱300的顶部上形成所述牺牲层204。
在本实施例中，所述牺牲层204材料为氮化硅；在其他实施例中，所述牺牲层204的材料还可以是SiOCN、SiBCN、SiC或SiCN等材料中的一种或几种的组合。
在本实施例中，所述牺牲层204与所述隔离层203具有较大的刻蚀选择比，这样能够保证后续在去除牺牲层204的过程中，对所述隔离层203的表面不产生损伤或者很少的损伤，从而有助于保证所述隔离层203的表面质量，使得形成的半导体器件的质量和性能得到提高。
在本实施例中，在所述沟道柱300的侧壁和所述沟道柱300的顶部上形成所述牺牲层204，具体地，分别在所述真沟道柱301的侧壁和顶部上形成所述牺牲层204、在所述伪沟道柱302的侧壁和顶部上形成所述牺牲层204。其中，在所述真沟道柱301的顶部和侧壁上形成所述牺牲层204的目的在于，后续的刻蚀工艺中能够保证所述真沟道柱301的侧壁和顶部不遭到损伤。
形成所述牺牲层204层的方法为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
在本实施例中，形成所述牺牲层204的工艺为原子层沉积工艺，具体的工艺参数包括：采用SiH2Cl2或NH3作为反应气体，反应温度为200℃～600℃、反应压强为1mTorr～100mTorr、气体的流量为1500sccm～4000sccm、反应周期为20次～100次。
在本实施例中，所述牺牲层204的厚度范围为当所述牺牲层204的厚度小于/>由于所述牺牲层204的厚度太薄，不能起到保护所述真沟道柱201的表面；当所述牺牲层204的厚度大于/>所述牺牲层204的厚度太厚，使得沟道柱300之间的空间变小，后续制程的工艺窗口变小，增加工艺难度。
请参考图9，在所述牺牲层204上形成图形化层205，所述图形化层205暴露出伪沟道柱302侧壁和顶部的牺牲层204以及位于真沟道柱301与伪沟道柱302之间的基底200上的部分牺牲层204。
在本实施例中，所述图形化层205暴露出所述伪沟道柱302侧壁和顶部的所述牺牲层204以及位于所述真沟道柱301与所述伪沟道柱302之间的所述隔离层203上的部分所述牺牲层204。
在本实施例中，所述图形化层205采用光刻胶；在其它实施例中，所述图形化层205还可以是无定型碳(a-C)、无定型硅(a-Si)、多晶硅(Poly-Si)等一些与所述牺牲层204有高的刻蚀选择比的材料中的一种或几种的组合。
请参考图10，形成所述图形化层205之后，去除暴露出的所述牺牲层204以及去除被所述牺牲层204覆盖的伪沟道柱302，直至暴露出所述基底表面。
在本实施例中，由于所述牺牲层204的刻蚀速率远大于所述隔离层203的刻蚀速率，即：具有高的刻蚀选择比，这样在去除所述隔离层203上的暴露出的所述牺牲层204的时候，对所述隔离层203的表面造成损伤很少或者几乎没有，从而保证所述隔离层203表面具有良好的形貌及平整度。
在本实施例中，去除所述牺牲层204以及被所述牺牲层204覆盖的所伪沟道柱302的工艺为干法刻蚀工艺；具体的参数包括：采用的反应气体包括CF4、H2、O2、CH3F；其中CF4的气体流量为10sccm～500sccm,H2的气体流量为20sccm～300sccm、O2的气体流量为5sccm～200sccm、CH3F的气体流量为60sccm～800sccm、反应压强为5mTorr～200mTorr。
在本实施例中，将所述伪沟道柱302去除，为后续在所述真沟道柱301上形成栅极结构和导电结构提供较大的工艺空间，这样在所述真沟道柱301上形成栅极结构时，可以更好地控制形成的栅极结构的高度，从而能够提高栅极结构高度的均匀性，使得形成的半导体器件的性能得到提高。
在本实施例中，由于所述伪沟道柱302的部分侧壁是被所述隔离层203覆盖，在去除所述伪沟道柱302时，低于所述隔离层203表面的部分所述伪沟道柱是不能被完全去除的，以避免过刻蚀造成对所述源掺杂层202的表面损伤。特此，将被低于所述隔离层203表面的部分所述伪沟道柱用303表示。
在本实施例中，由于所述真沟道柱301的顶部和侧壁上都有牺牲层204保护，这样在去除所述伪沟道柱302的过程中，所述真沟道柱301的表面不会遭到损伤，有助于提高形成的半导体器件的质量。
请参考图11，在去除暴露出的所述牺牲层204以及被所述牺牲层204覆盖的部分所述伪沟道柱302，直至暴露出所述基底表面之后，去除所述图形化层205。
在本实施例中，采用灰化工艺去除所述图形化层205；在其他实施例中，还可采用刻蚀工艺(例如：干法刻蚀工艺、湿法刻蚀工艺等)去除所述图形化层205。
请参考图12，在剩余且处于所述隔离层203中且表面低于所述隔离层203表面的所述伪沟道柱303的顶部表面形成绝缘层206，所述绝缘层206的顶部表面与所述隔离层203的顶部表面齐平。
在本实施例中，所述绝缘层206的材料为氧化硅；在其他实施例中，所述绝缘层206的材料还可为碳化硅、氮化硅、氮氧化硅或氮碳化硅等绝缘材料中的一种或多种。
在本实施例中，形成所述绝缘层206的目的在于实现将剩余的所述伪沟道柱303进行电学隔离，使得剩余的所述伪沟道柱303不能导电。
在本实施例中，形成所述绝缘层206的工艺为化学气相沉积工艺；在其他实施例中，还可采用物理气相沉积工艺、选择性生长工艺、热处理工艺、溅射工艺等形成所述绝缘层206；在其他实施例中，还可配合以图案化过程，诸如：沉积掩膜层、光刻胶层、光刻、刻蚀等工艺，从而仅在剩余的所述隔离层303表面形成所述绝缘层206，且所述绝缘层206的顶部表面与所述隔离层203的顶部表面齐平。
请参考图13，形成所述绝缘层206之后，去除所述真沟道柱301顶部和侧壁上的所述牺牲层204以及所述基底上的所述牺牲层204。
在本实施例中，将所述真沟道柱301顶部和侧壁上的所述牺牲层204去掉，同时去除所述真沟道柱301周围的所述隔离层203上的所述牺牲层204。
在本实施例中，去除所述真沟道柱301顶部和侧壁上的所述牺牲层204以及所述隔离层203上的所述牺牲层204的工艺为干法刻蚀工艺，具体的参数包括：采用的反应气体包括CH3F、N2和O2，其中CH3F的气体流量为10sccm～200sccm、N2的气体流量为50sccm～300sccm、O2的气体流量为10sccm～80sccm、反应压强为5mTorr～300mTorr。
请参考图14，在所述真沟道301侧壁表面形成栅极结构400，所述栅极结构400包括第一部分410和第二部分420，所述第一部分410包围所述真沟道柱301，所述第二部分420位于所述真沟道柱301一侧的所述隔离层203的表面。
在本实施例中，所述栅极结构400的第一部分410包括：位于所述真沟道柱301侧壁的栅介质层401，位于所述栅介质层401表面的功函数层402，位于所述功函数层402表面的栅极层403；所述栅极结构400的第二部分420包括：位于所述衬底201表面的所述栅介质层401，位于所述栅介质层401表面的功函数层402，位于功函数层402表面的栅极层403。
所述栅介质层401的形成方法包括：在所述衬底201表面以及所述真沟道柱301的侧壁表面和顶部表面形成栅介质材料层(未图示)；在所述栅介质材料层表面形成掩膜层(未图示)，所述掩膜层暴露出部分所述栅介质材料层表面；以所述掩膜层为掩膜刻蚀所述栅介质材料层，直至暴露出所述隔离层203表面，在所述真沟道柱301侧壁形成所述栅介质层401。
在本实施例中，所述栅介质层401的材料包括高介电常数(High-K)材料，所述高介电常数材料的介电常数大于3.9；所述高介电常数材料包括氧化铪或氧化铝。
在其他实施例中，所述栅介质层401的材料包括氧化硅(SiO2)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)等高介电常数中的一种或几种的组合。
在本实施例中，形成所述栅介质材料层的工艺包括化学气相沉积工艺。在其他实施例中，形成所述栅介质材料层的工艺包括原子层沉积工艺、热氧化工艺等。
在本实施例中，所述掩膜层的材料包括光刻胶；在其他实施例中，所述掩膜层的材料包括硬掩膜材料，所述硬掩膜材料包括氧化硅、氮化硅、碳化硅(SiC)、碳氧化硅(SiOC)、无定型碳(a-C)、氮氧化硅(SiON)、多晶硅(Poly-Si)等与所述栅介质层401有高的刻蚀选择比的材料中的一种或几种的组合。
在本实施例中，形成所述掩膜层的工艺包括旋涂工艺；在其他实施例中，形成所述掩膜层的工艺还包括化学气相沉积、原子层沉积、物理气相沉积等。
在形成所述栅介质层401之后，去除所述掩膜层。在本实施例中，去除所述掩膜层的工艺包括灰化工艺。
所述功函数层402和所述栅极层403的形成方法包括：在所述衬底201表面以及所述栅介质层401表面形成功函数材料层(未图示)；在所述功函数材料层表面形成栅极材料层(未图示)；在所述栅极材料层表面形成掩膜层(未图示)，所述掩膜层暴露出部分所述栅极材料层表面；以所述掩膜层为掩膜刻蚀所述栅极材料层和所述功函数材料层，直至暴露出所述隔离层203表面，在所述真沟道柱301侧壁和所述衬底201表面形成所述功函数层402和位于所述功函数层402上的栅极层403。
所述功函数层402的材料包括钛(Ti)、氮化钛(TiN)、钛化铝(TiAl)或氮化钽(TaN)等。
所述栅极层403的材料包括多晶硅(Poly-Si)、金属(如：钨、钴、镍等)、硅金属(如：钛硅(TiSi)，钨硅(WSi)，钴硅(CoSi)等)。在本实施例中，所述栅极层的材料包括金属，所述金属包括钨。
在本实施例中，形成所述功函数材料层的工艺包括化学气相沉积工艺或物理气相沉积工艺。
在本实施例中，形成所述栅极材料层的工艺包括物理气相沉积工艺或电镀工艺。
在本实施例中，刻蚀所述栅极材料层和所述功函数材料层的工艺包括干法刻蚀工艺。
请参考图15，形成所述栅极结构400之后，在所述隔离层203上形成介质层，所述介质层包括第一介质层207，在所述第一介质层207上形成第二介质层208。
所述第一介质层207暴露出所述真沟道柱301顶部和部分侧壁的栅介质层401。
在本实施例中，形成所述第一介质层207的方法包括：在所述隔离层203上形成初始第一介质层(图中未示出)，所述栅极结构400位于所述初始第一介质层内，回刻蚀所述初始第一介质层和所述真沟道柱301顶部的栅极层401和功函数层402，直至暴露出所述真沟道柱301顶部的栅介质层401和所述真沟道柱301部分侧壁的栅介质层401，形成所述第一介质层207。
在本实施例中，所述第一介质层207的材料为氧化硅；在其他实施例中，所述第一介质层207的材料包括碳化硅、氮化硅、氮氧化硅、碳氧化硅或氮碳化硅等介电材料中的一种或多种的组合。
形成所述第一介质层207之后，在所述栅极结构400上和所述第一介质层207上形成第二介质层208。
所述第二介质层208的顶部表面高于所述栅极结构400的顶部表面。
在本实施例中，所述第二介质层208的材料包括氧化硅；在其他实施例中，所述第二介质层208的材料包括氮化硅或氮碳化硅。
在本实施例中，形成所述第二介质层208的工艺包括化学气相沉积工艺。在其他实施例中，形成所述第二介质层208的工艺包括原子层沉积工艺或热氧化工艺。
请参考图16，在所述介质层内形成导电结构。
所述导电结构包括第一导电结构501、第二导电结构502以及第三导电结构503。
在本实施例中，所述第一导电结构501与所述源掺杂层202连接；所述第一导电结构501的材料包括金属或金属硅化物，所述金属包括铜、钨或铝。
形成所述第一导电结构501的工艺包括化学气相沉积工艺、物理气相沉积工艺或电镀工艺等。
在本实施例中，形成所述第一导电结构501的工艺为电镀工艺。
在本实施例中，所述第二导电结构502与所述栅极结构400连接；所述第二导电结构502的材料包括金属，所述金属包括铜、钨或铝。
形成所述第二导电结构502的工艺包括化学气相沉积工艺、物理气相沉积工艺或电镀工艺等。
在本实施例中，所述第三导电结构503与所述栅极结构400的第二部分420连接。
所述第三导电结构503的材料包括金属，所述金属包括铜、钨或铝。
请参考图15，本发明还提供一种半导体器件，包括：基底200；真沟道柱301，位于所述基底200上；隔离层203，位于所述基底200上，且覆盖所述真沟道柱301的部分侧壁；部分伪沟道柱303，位于所述基底200上且位于所述隔离层203内，且顶部表面低于所述隔离层203的顶部表面。
在本实施例中，形成所述半导体器件的过程中，将所述基底200的上伪沟道柱进行刻蚀去除，仅仅在所述基底200上形成所述部分伪沟道柱303，且位于所述隔离层203内，且顶部表面低于所述隔离层203的顶部表面，这种结构的半导体器件在形成的过程中，能够形成密度一致且厚度均匀的所述隔离层203，这是因为所述部分伪沟道柱303是预先在所述基底200上形成伪沟道柱，然后对伪沟道柱进行刻蚀形成的，这样开始形成的伪沟道柱和所述真沟道柱301周围的工艺环境相近，从而工艺环境对所述隔离层203的形成影响作用大致相同，从而提高形成的所述隔离层203质量，另外，这种结构的半导体器件在后续所述真沟道柱301上形成的栅极结构的高度更好控制，形成的栅极结构高度均匀性好，这是因为所述真沟道柱301周围是所述部分伪沟道柱303，所述部分伪沟道柱303的高度低于所述真沟道柱301的高度，从而使得所述真沟道柱301周围具有较大的工艺窗口，从而便于控制在所述真沟道柱301上形成的栅极结构高度，控制栅极结构形成的质量，得到质量好的栅极结构。
在本实施例中，还包括：绝缘层206，所述绝缘层206位于所述部分伪沟道柱303的顶部表面，且顶部表面与所述隔离层203的顶部表面齐平。
在本实施例中，还包括：栅极结构400，所述栅极结构400包括第一部分410和第二部分420，所述第一部分410包围所述真沟道柱301，所述第二部分420位于所述真沟道柱301一侧的所述隔离层203的表面。
在本实施例中，所述栅极结构400的第一部分410包括：位于所述真沟道柱301侧壁的栅介质层401，位于所述栅介质层401表面的功函数层402，位于所述功函数层402表面的栅极层403；所述栅极结构400的第二部分420包括：位于所述衬底201表面的所述栅介质层401，位于所述栅介质层401表面的功函数层402，位于功函数层402表面的栅极层403。
在本实施例中，还包括：介质层，所述介质层位于所述隔离层203上，所述介质层覆盖所述栅极结构400与所述真沟道柱301。
在本实施例中，所述介质层包括第一介质层207，在所述第一介质层207上形成第二介质层208。
所述第一介质层207暴露出所述真沟道柱301顶部和部分侧壁的栅介质层401。
所述第二介质层208的顶部表面高于所述栅极结构400的顶部表面。
在本实施例中，所述基底200包括：衬底201和位于所述衬底201上的源掺杂层202。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底上具有若干分立排布的沟道柱，所述沟道柱包括真沟道柱以及与所述真沟道柱相邻的伪沟道柱；
在所述基底表面、所述沟道柱的侧壁和顶部形成牺牲层；
在所述牺牲层上形成图形化层，所述图形化层暴露出所述伪沟道柱侧壁和顶部的所述牺牲层以及位于所述真沟道柱与所述伪沟道柱之间的所述基底上的部分所述牺牲层；
形成所述图形化层之后，去除暴露出的所述牺牲层以及位于所述牺牲层底部的所述伪沟道柱，暴露出所述基底表面。
2.如权利要求1所述半导体器件的形成方法，其特征在于，所述牺牲层材料为SiN、SiOCN或SiBCN中的至少一种。
3.如权利要求1所述半导体器件的形成方法，其特征在于，在形成所述牺牲层之前，还包括：在所述基底上形成隔离层，所述隔离层覆盖所述沟道柱的部分侧壁，所述隔离层的顶部表面低于所述沟道柱的顶部表面。
4.如权利要求3所述半导体器件的形成方法，其特征在于，形成所述隔离层的方法包括：在所述基底上形成初始隔离层，所述初始隔离层覆盖所述真沟道柱与所述伪沟道柱；对所述初始隔离层进行平坦化处理，直至暴露出所述真沟道柱与所述伪沟道柱的顶部表面为止；在平坦化处理之后，回刻蚀部分所述初始隔离层，形成所述隔离层。
5.如权利要求3所述半导体器件的形成方法，其特征在于，在去除暴露出的所述牺牲层以及位于所述牺牲层底部的所述伪沟道柱，至暴露出所述基底表面之后，还包括：去除所述图形化层。
6.如权利要求5所述半导体器件的形成方法，其特征在于，在去除所述图形化层之后，还包括：在剩余且处于所述隔离层中且表面低于所述隔离层表面的所述伪沟道柱的顶部表面形成绝缘层，所述绝缘层的顶部表面与所述隔离层的顶部表面齐平。
7.如权利要求6所述半导体器件的形成方法，其特征在于，在形成所述绝缘层之后，还包括：去除所述真沟道柱顶部和侧壁上的所述牺牲层、以及所述基底表面的所述牺牲层。
8.如权利要求7所述半导体器件的形成方法，其特征在于，在去除所述真沟道柱顶部和侧壁上的所述牺牲层、以及所述基底表面的所述牺牲层之后，还包括：在所述真沟道柱侧壁表面形成栅极结构，所述栅极结构包括第一部分和第二部分，所述第一部分包围所述真沟道柱，所述第二部分位于所述真沟道柱一侧的所述基底的表面。
9.如权利要求8所述半导体器件的形成方法，其特征在于，所述栅极结构的第一部分包括：位于所述真沟道柱侧壁的栅介质层，位于所述栅介质层表面的功函数层，位于所述功函数层表面的栅极层；所述栅极结构的第二部分包括：位于所述基底表面的功函数层，位于功函数层表面的栅极层。
10.如权利要求8所述半导体器件的形成方法，其特征在于，在所述真沟道柱的侧壁表面形成栅极结构之后，还包括：在所述隔离层以及所述绝缘层上形成介质层，所述介质层覆盖所述栅极结构与所述真沟道柱；在所述介质层内形成导电结构。
11.一种半导体器件，其特征在于，包括：
基底；
真沟道柱，位于所述基底上；
隔离层，位于所述基底上，且覆盖所述真沟道柱的部分侧壁；
与所述真沟道柱相邻的部分伪沟道柱，位于所述基底上且位于所述隔离层内，且顶部表面低于所述隔离层的顶部表面。
12.如权利要求11所述半导体器件，其特征在于，还包括：绝缘层，所述绝缘层位于所述部分伪沟道柱的顶部表面上，且顶部表面与所述隔离层的顶部表面齐平。
13.如权利要求11所述半导体器件，其特征在于，还包括：栅极结构，所述栅极结构包括第一部分和第二部分，所述第一部分包围所述真沟道柱，所述第二部分位于所述真沟道柱一侧的所述隔离层的表面。
14.如权利要求13所述半导体器件，其特征在于，还包括：介质层，所述介质层位于所述隔离层上，所述介质层覆盖所述栅极结构与所述真沟道柱。
15.如权利要求11所述半导体器件，其特征在于，所述基底包括：衬底和位于所述衬底上的源掺杂层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010469293.3A CN113745113B (zh) | 2020-05-28 | 2020-05-28 | 半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010469293.3A CN113745113B (zh) | 2020-05-28 | 2020-05-28 | 半导体器件及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113745113A CN113745113A (zh) | 2021-12-03 |
| CN113745113B true CN113745113B (zh) | 2023-12-22 |
Family
ID=78724203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010469293.3A Active CN113745113B (zh) | 2020-05-28 | 2020-05-28 | 半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113745113B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160094827A (ko) * | 2015-01-30 | 2016-08-10 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| US9947793B1 (en) * | 2017-02-08 | 2018-04-17 | Globalfoundries Inc. | Vertical pillar-type field effect transistor and method |
| US10115895B1 (en) * | 2017-09-26 | 2018-10-30 | Sandisk Technologies Llc | Vertical field effect transisitors having a rectangular surround gate and method of making the same |
| CN208796999U (zh) * | 2018-09-28 | 2019-04-26 | 长江存储科技有限责任公司 | 3d存储器件 |
| CN109712987A (zh) * | 2018-11-29 | 2019-05-03 | 长江存储科技有限责任公司 | 3d存储器件的制造方法及3d存储器件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013102136A (ja) * | 2011-10-14 | 2013-05-23 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US8987796B2 (en) * | 2012-08-17 | 2015-03-24 | Ps4 Luxco S.A.R.L. | Semiconductor device having semiconductor pillar |
| JP2015053336A (ja) * | 2013-09-05 | 2015-03-19 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR102191215B1 (ko) * | 2013-12-20 | 2020-12-16 | 삼성전자주식회사 | 에스램 셀 및 그 제조 방법 |
-
2020
- 2020-05-28 CN CN202010469293.3A patent/CN113745113B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160094827A (ko) * | 2015-01-30 | 2016-08-10 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| US9947793B1 (en) * | 2017-02-08 | 2018-04-17 | Globalfoundries Inc. | Vertical pillar-type field effect transistor and method |
| US10115895B1 (en) * | 2017-09-26 | 2018-10-30 | Sandisk Technologies Llc | Vertical field effect transisitors having a rectangular surround gate and method of making the same |
| CN208796999U (zh) * | 2018-09-28 | 2019-04-26 | 长江存储科技有限责任公司 | 3d存储器件 |
| CN109712987A (zh) * | 2018-11-29 | 2019-05-03 | 长江存储科技有限责任公司 | 3d存储器件的制造方法及3d存储器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113745113A (zh) | 2021-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10297511B2 (en) | Fin-FET device and fabrication method thereof | |
| US11721763B2 (en) | Semiconductor device and manufacturing method thereof | |
| US10615078B2 (en) | Method to recess cobalt for gate metal application | |
| US9647087B2 (en) | Doped protection layer for contact formation | |
| CN109979880B (zh) | 半导体结构及其形成方法 | |
| US12119231B2 (en) | Semiconductor device and method | |
| US11916124B2 (en) | Transistor gates and methods of forming | |
| US11600618B2 (en) | Integrated circuit structure and manufacturing method thereof | |
| US11145746B2 (en) | Semiconductor device and method | |
| EP3176828A1 (en) | Semiconductor device and fabrication method thereof | |
| US20230369428A1 (en) | Under epitaxy isolation structure | |
| CN108630610B (zh) | 鳍式场效应管及其形成方法 | |
| CN113745113B (zh) | 半导体器件及其形成方法 | |
| CN113314605B (zh) | 半导体结构及半导体结构的形成方法 | |
| CN112951765B (zh) | 半导体结构及其形成方法 | |
| CN113745111B (zh) | 半导体器件及其形成方法 | |
| CN112151605A (zh) | 半导体结构及其形成方法 | |
| CN113745112B (zh) | 半导体器件的形成方法 | |
| US20240113164A1 (en) | Film modification for gate cut process | |
| CN114068396B (zh) | 半导体结构及其形成方法 | |
| US20230268403A1 (en) | Semiconductor device having front side and back side source/drain contacts | |
| US20230420455A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20230411219A1 (en) | Semiconductor structure and method for manufacturing the same | |
| CN113903805B (zh) | 半导体结构及其形成方法 | |
| CN113903807B (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |