CN103414464B - 一种基于相位选择插值型的半速率时钟数据恢复电路 - Google Patents
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Abstract
本发明公开了一种基于相位选择插值型的半速率时钟数据恢复电路，目的在于解决目前现有结构中产生一对可调节正交时钟信号的相位选择插值电路过于繁杂的问题，提出了一种新型的相位选择插值电路的组合方法。所述基于相位选择/插值型的半速率时钟数据恢复电路包括半速率Bang‑Bang型鉴相器、相位选择器、相位插值器、数字滤波器、数字控制器以及外环参考时钟，本相位选择插值电路比原先结构少用了一组相位选择电路，在保证产生一对可调节正交时钟信号的同时，减小了电路的规模，进而减小了后续版图的面积，降低了整体电路的功耗。
Description
技术领域
本发明属于半导体集成电路设计技术领域，涉及用于高速串行通信的时钟数据恢复电路，具体指的是一种基于相位选择/插值型的半速率时钟数据恢复电路。
背景技术
时钟数据恢复电路是实现高速串行通信的关键模块。在很多传输系统中，数据流并没有与之相关的时钟信号，因此时钟数据恢复电路需要从接收到的串行数据中恢复出时钟信号，并通过恢复的时钟将接收到的数据重定时，采样含噪声的数据，从而消除数据在传输过程中引入的抖动。
传统的基于相位选择/插值型的半速率时钟数据恢复电路结构如图1所示。该电路由半速率Bang-Bang型鉴相器、数字滤波器、数字控制器、相位选择器、相位插值器、控制器以及外环参考时钟组成。其中外环参考时钟提供4相差分时钟Clk0°、Clk180°、Clk90°和Clk270°分别给相位选择器1、3和相位选择器2、4，各个相位选择器根据对应的控制信号C_PS1、C_PS2、C_PS3和C_PS4分别进行2选1的操作生成4个差分时钟信号Clk_1、Clk_2、Clk_3和Clk_4；相位插值器1、相位插值器2根据控制信号C_PI分别对Clk_1、Clk_2和Clk_3、Clk_4做相位插值的操作生成一对正交差分时钟信号Clk_I和Clk_Q；半速率Bang-Bang鉴相器比较输入数据和Clk_Q的相位关系生成相应的超前UP和滞后DN信号；数字滤波器对UP和DN信号滤波后生成UPF和DNF信号；数字控制器接收UPF和DNF信号生成控制四个相位选择器和两个相位插值器的控制信号C_PS1、C_PS2、C_PS3、C_PS4和C_PI。整个时钟数据恢复环路如同锁相环，直到Clk_Q和输入数据的相位对准即达到环路锁定，锁定后从半速率Bang-Bang鉴相器中恢复出两路分接后的数据Re_Data1和Re_Data2。这种传统的电路结构，在相位选择/插值电路部分较为冗杂，为了产生一对正交时钟信号采用了一对相同的电路组合，即两个相位选择器加一个相位插值器，另外数字控制器需要产生四个相位选择控制信号和一个相位插值控制信号，增加了数字控制器的设计难度。
发明内容
技术问题：本发明针对现有技术中存在的不足，提出一种基于相位选择插值型时钟数据恢复电路。
技术方案：本发明为解决上述技术问题，采用如下技术方案：
所述半速率时钟数据恢复电路包括半速率Bang-Bang型鉴相器、数字滤波器、数字控制器、第一相位选择器、第二相位选择器、第一相位插值器、第二相位插值器以及外环参考时钟；
所述第一相位选择器接收外环参考时钟输出的相位分别为0°和180°的2路差分时钟信号，在第一相位选择控制信号控制下，进行2选1的操作生成第一差分时钟信号Clk_1；
所述第二相位选择器接收外环参考时钟输出的相位分别为90°和270°的2路差分时钟信号，在第二相位选择控制信号控制下，进行2选1的操作生成第二差分时钟信号Clk_2；
所述第一相位插值器接收第一差分时钟信号Clk_1和第二差分时钟信号Clk_2，在第三相位插值器控制信号C_PI控制下，对第一差分时钟信号和第二差分时钟信号做相位插值生成第一恢复时钟信号Clk_I；
所述第二相位插值器接收第二差分时钟信号Clk_2的反相信号和第一差分时钟信号Clk_1，在第三相位插值器控制信号C_PI控制下，对第二差分时钟信号的反相信号和第一差分时钟信号做相位插值生成第二恢复时钟信号Clk_Q；
所述半速率Bang-Bang型鉴相器接收输入数据和相位插值器输出的恢复时钟信号，比较二者的相位关系生成第一超前信号和第二滞后信号；
所述数字滤波器接收半速率Bang-Bang型鉴相器输出的第一超前信号UP和第二滞后信号DN，生成并输出第一滤波后超前信号UPF和第二滤波后滞后信号DNF；
所述数字控制器在分频时钟信号控制下，接收第一滤波后超前信号UPF和第二滤波后滞后信号DNF，输出第一相位选择控制信号C_PS1、第二相位选择控制信号C_PS1和第三相位插值器控制信号C_PI，前两者分别控制第一相位选择器、第二相位选择器，第三者同时控制第一相位插值器和第二相位插值器；
所述半速率时钟数据恢复电路直到第二恢复时钟信号和输入数据的相位对准即达到环路锁定，同时从半速率Bang-Bang型鉴相器中恢复出两路分接后的数据。
有益效果：本发明提出了一种基于相位选择/插值型的半速率时钟数据恢复电路。相较于传统的电路结构，本发明在相位选择/插值电路部分更加精简，仅仅使用了一对相位选择器和一对相位插值器，另外数字控制器产生的控制信号也相应减少了两个，总之减小了整体电路的规模，降低了数字控制器的设计难度。
附图说明
图1为传统基于相位选择/插值型的半速率时钟数据恢复电路示意图。
图2为本发明的基于相位选择/插值型的半速率时钟数据恢复电路示意图。
图3为本发明中相位选择器的电路示意图。
图4为本发明中相位插值器的电路示意图。
图5为以电流形式表现的相位插值权重系数的变化示意图。
图6为锁定后恢复的分接后数据Re_Data1的眼图。
图7为锁定后恢复的分接后数据Re_Data2的眼图。
具体实施方式
为了进一步说明本发明的优势所在以及具体采取的技术手段，以下结合附图对本发明一种基于相位选择插值型的半速率时钟数据恢复电路的具体实施方式作进一步详细的描述。
本发明的基于相位选择插值型的半速率时钟数据恢复电路，所述时钟数据恢复电路包括半速率Bang-Bang型鉴相器、数字滤波器、数字控制器、相位选择器、相位插值器、以及外环参考时钟；
所述半速率Bang-Bang型鉴相器接收输入数据和相位插值器I、Q输出的时钟信号Clk_I和Clk_Q，比较输入数据和Clk_Q的相位关系生成第一超前信号UP和第二滞后信号DN；第一超前信号UP和第二滞后信号DN输入到数字滤波器；
所述数字滤波器接收第一超前信号UP和第二滞后信号DN，生成第一滤波后超前信号UPF和第二滤波后滞后信号DNF；
所述数字控制器接收第一滤波后超前信号UPF和第二滤波后滞后信号DNF，输出第一相位选择控制信号C_PS1(1位数字控制信号)、第二相位选择控制信号C_PS2(1位数字控制信号)和第三相位插值器控制信号C_PI(15位数字控制信号)，前两者分别控制相位选择器1、相位选择器2，第三者同时控制相位插值器I和相位插值器Q；
所述相位选择器1如图3所示，接收外环参考时钟输出的2路差分信号Clk0°、Clk180°，在第一相位选择控制信号C_PS1控制下，进行2选1的操作生成第一差分时钟信号Clk_1；
所述相位选择器2接收外环参考时钟输出的2路差分信号Clk90°、Clk270°，在第二相位选择控制信号C_PS2控制下，进行2选1的操作生成第二差分时钟信号Clk_2；
所述相位插值器I如图4所示，接收第一差分时钟信号Clk_1和第二差分时钟信号Clk_2，在控制信号C_PI控制下，对Clk_1和Clk_2做相位插值生成恢复时钟信号Clk_I；
所述相位插值器Q接收第二差分时钟信号Clk_2的反相信号和第一差分时钟信号Clk_1，在控制信号C_PI控制下，对Clk_2的反相信号和Clk_1做相位插值生成恢复时钟信号Clk_Q；
上述生成一对正交时钟信号Clk_I和Clk_Q的方法基于如下公式：
Vout＝αCLKI+βCLKQ，Vout,90＝βCLKI-αCLKQ
其中α、β由相位插值控制信号C_PI生成，且β为α的互补信号(即β＝/α)，因为本发明中相位插值器I、Q同受C_PI控制，所以对上面公式的基础上进行改进：
Vout＝αCLKI+βCLKQ，Vout,90＝α(-CLKQ)+βCLKI
即α、β所代表的C_PI保持不变，通过对两个插值输入信号的重新组合实现一对正交时钟信号的生成。在本发明中上述改进过的公式具体为：
Clk_I＝αClk_1+βClk_2，Clk_Q＝α(-Clk_2)+βClk_1
所述时钟数据恢复电路直到时钟信号Clk_Q和输入数据的相位对准即达到环路锁定，同时从半速率Bang-Bang型鉴相器中恢复出两路分接后的数据Re_Data1和Re_Data2。
在本发明实例仿真过程中，输入数据为2.5Gbps的伪随机序列，仿真时长为3us，整体时钟数据恢复环路在约1.2us左右锁定，即数据与相位插值器Q输出的时钟信号Clk_Q边沿对齐。图5所示为以电流形式表现的相位插值权重系数，两个系数为互补关系，在锁定前单调增加或减少。图6、7为锁定后的两路分接数据的眼图，同样质量很好，说明整体电路的正确性。
综上所述，本发明的特征提出了一种新型的相位选择插值电路的组合方法，比原先结构少用了一组相位选择电路，在保证产生一对正交时钟信号的同时，减小了电路的规模，进而减小了后续版图的面积，降低了整体电路的功耗。
对该技术领域的普通技术人员而言，根据以上实施类可以很容易联想其他的优点和变形。因此，本发明并不局限于上述具体实例，其仅仅作为例子对本发明的一种形态进行详细、示范性的说明。在不背离本发明宗旨的范围内，本领域普通技术人员根据上述具体实例通过各种等同替换所得到的技术方案，均应包含在本发明的权利要求范围及其等同范围之内。
Claims (1)
1.一种基于相位选择插值型的半速率时钟数据恢复电路，其特征在于，所述半速率时钟数据恢复电路包括半速率Bang-Bang型鉴相器、数字滤波器、数字控制器、第一相位选择器、第二相位选择器、第一相位插值器、第二相位插值器以及外环参考时钟；
所述第一相位选择器接收外环参考时钟输出的相位分别为0°和180°的2路差分时钟信号，在第一相位选择控制信号控制下，进行2选1的操作生成第一差分时钟信号Clk_1；
所述第二相位选择器接收外环参考时钟输出的相位分别为90°和270°的2路差分时钟信号，在第二相位选择控制信号控制下，进行2选1的操作生成第二差分时钟信号Clk_2；
所述第一相位插值器接收第一差分时钟信号Clk_1和第二差分时钟信号Clk_2，在第三相位插值器控制信号C_PI控制下，对第一差分时钟信号和第二差分时钟信号做相位插值生成第一恢复时钟信号Clk_I；
所述第二相位插值器接收第二差分时钟信号Clk_2的反相信号和第一差分时钟信号Clk_1，在第三相位插值器控制信号C_PI控制下，对第二差分时钟信号的反相信号和第一差分时钟信号做相位插值生成第二恢复时钟信号Clk_Q；
所述半速率Bang-Bang型鉴相器接收输入数据和相位插值器输出的恢复时钟信号，比较二者的相位关系生成第一超前信号和第二滞后信号；
所述数字滤波器接收半速率Bang-Bang型鉴相器输出的第一超前信号UP和第二滞后信号DN，生成并输出第一滤波后超前信号UPF和第二滤波后滞后信号DNF；
所述数字控制器在分频时钟信号控制下，接收第一滤波后超前信号UPF和第二滤波后滞后信号DNF，输出第一相位选择控制信号C_PS1、第二相位选择控制信号C_PS1和第三相位插值器控制信号C_PI，前两者分别控制第一相位选择器、第二相位选择器，第三者同时控制第一相位插值器和第二相位插值器；
所述半速率时钟数据恢复电路直到第二恢复时钟信号和输入数据的相位对准即达到环路锁定，同时从半速率Bang-Bang型鉴相器中恢复出两路分接后的数据。
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