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CN101300665A - 基于隐藏式沟道负微分电阻的存储器单元 - Google Patents

基于隐藏式沟道负微分电阻的存储器单元 Download PDF

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CN101300665A CNA2006800408921A CN200680040892A CN101300665A CN 101300665 A CN101300665 A CN 101300665A CN A2006800408921 A CNA2006800408921 A CN A2006800408921A CN 200680040892 A CN200680040892 A CN 200680040892A CN 101300665 A CN101300665 A CN 101300665A
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Abstract

本发明揭示一种经改善的基于隐藏式晶闸管的存储器单元。在一个实施例中，所述所揭示单元包含隐藏在衬底的体中的导电插塞，所述导电插塞耦合到或包含所述单元的启用栅极。垂直设置在所述隐藏式栅极周围的是晶闸管，其阳极(源极；p型区)连接到位线，且阴极(漏极；n型区)连接到字线。除隐藏式启用栅极以外，所述所揭示单元不再包含例如存取晶体管等其它栅极，且因此其实质上是一个晶体管装置。因此，并且由于晶闸管的垂直设置所提供的便利，当与传统DRAM单元比较时，所述所揭示单元在集成电路上占据少量面积。此外，在其各实施例中，所述所揭示单元制造简单，并易于配置成一单元阵列。尽管并非在所有有用的实施例中都需要，但在所述单元下面进行隔离有助于改善所述单元的数据保持，并延长单元刷新之间所需的时间。

Description

基于隐藏式沟道负微分电阻的存储器单元
技术领域
本发明涉及用于集成电路的基于隐藏式晶闸管的存储器单元设计。
背景技术
在集成电路技术领域中存在许多不同类型的存储器单元设计，每一类型的存储器单元设计具有其自身的优点和缺点。举例来说，传统的动态随机存取存储器(DRAM)单元包含：电容器，其用于存储代表逻辑“0”或“1”状态的电荷；及存取晶体管，其用于存取此种电荷并经由位线将其发送到感测电路。此种单元设计是有益的，因为其可做得相对较密集，并因此可在既定集成电路上布置许多此种单元，总计得到大容量的存储器。
话虽如此，传统DRAM单元不是最优的。如刚才所述，此种单元的每个单元需要两个元件-电容器和存取晶体管。尽管在减小此种单元在集成电路表面上占据的面积的目的下，存在许多不同的DRAM单元设计，但现实是每个单元容纳两个元件构成了一个显著的尺寸问题。
在一种制作较小存储器单元的方法中，已建议使用晶闸管作为存储器单元中的存储元件。晶闸管实质上包含两个串联的二极管，或有时称为PNPN结构，其反映装置是由交替极性(P和N)掺杂来形成的。如在现有技术中已说明，基于晶闸管的单元可用来选择性地存储电荷，并因此这种单元可用作存储器单元。举例来说，可通过使所述结构中的结变得反向偏置来存储电荷，且通过选通所述晶闸管可促进此种选择性存储。
然而，即使是基于晶闸管的存储器单元设计也不是最优的。除晶闸管栅极外，一些人还要求或使用额外的存取晶体管栅极，用于选择性地允许在位线与晶闸管之间进行电荷转移。此种单元设计因此存在与传统DRAM单元相同的缺陷，因为其需要两个装置-存取晶体管和经选通的晶闸管。在不具有存取晶体管的基于晶闸管的单元中，前述结构通常仍占据集成电路表面上的过多面积，例如，因为所述晶闸管要在集成电路的衬底中建成平面的(即，水平)。此外，不具有存取晶体管的所述基于晶闸管的单元已被吹捧为传统SRAM单元的替代物，且人们不相信所述单元已设计成DRAM单元，所述DRAM单元在许多应用中均优于SRAM单元。其它晶闸管设计仍要求装置的衬底应与体衬底隔离，例如，通过使用隐埋氧化物(Box)或通过使用SOI(绝缘体上硅)衬底。使用这种特殊衬底增加了制造基于晶闸管的单元的复杂性和成本。
简言之，存储器单元技术领域将受益于功能类似于DRAM单元的改善晶闸管单元设计，且所述单元设计将较小、将不需要诸如存取晶体管等额外装置、以及将可容易并廉价地制造。本文揭示了所述单元设计的各实施例。
发明内容
本发明涉及一种改善的基于隐藏式晶闸管的存储器单元。在一个实施例中，所述所揭示单元包含隐藏在衬底的体中的导电插塞，所述导电插塞耦合到或包含所述单元的启用栅极。垂直设置在所述隐藏式栅极周围的是晶闸管，其阳极(源极；p型区)连接到位线，且阴极(漏极；n型区)连接到字线。除隐藏式启用栅极以外，所述所揭示单元不再包含诸如存取晶体管等其它栅极，且因此其实质上是一个晶体管装置。因此，并由于晶闸管的垂直设置所提供的便利，当与传统DRAM单元比较时，所述所揭示单元在集成电路上占据少量面积。此外，在其各实施例中，所述所揭示单元制造简单，并易于配置成一单元阵列。尽管并非在所有有用的实施例中都需要，但在所述单元下面进行隔离有助于改善所述单元的数据保持，并延长单元刷新之间所需的时间。
附图说明
当结合附图来阅读时，参考以下详细说明将能最好地理解本发明各发明性方面的实施例，其中：
图1绘示所揭示基于隐藏式晶闸管的单元的示意图。
图2绘示所揭示基于隐藏式晶闸管的单元的截面的实施例。
图3绘示所揭示单元中晶闸管的电流-电压特性。
图4绘示所揭示基于隐藏式晶闸管的单元的阵列，其包括阵列驱动电路和感测电路。
图5绘示用于向所揭示单元写入逻辑“0”或“1”、读取所揭示单元、以及在所揭示单元中保持电压的实例性电压情况。
图6A-6D绘示用于制作所揭示基于隐藏式晶闸管的单元的实例性工艺。
图7A-7C绘示用于使用外延生长硅来形成晶闸管区以制作所揭示基于隐藏式晶闸管的单元的实例性工艺。
图8A-8B绘示用于在单元下面使用结隔离来制作所揭示基于隐藏式晶闸管的单元的实例性工艺。
图9绘示用于在单元下面使用隐埋氧化物层或SOI衬底来制作所揭示基于隐藏式晶闸管单元的实例性工艺。
图10绘示用于使用单元部分下面的隔离底切来制作所揭示基于隐藏式晶闸管的单元的实例性工艺。
具体实施方式
图1中示意性显示了改善的基于晶闸管的存储器单元10。可以看出单元10包含晶闸管20，如前文所述，所述晶闸管20是PNPN结构，并且为便于绘示，因此表示为2个串联连接的二极管。晶闸管20的阳极或源极(外P区)耦合到位线14。晶闸管20的阴极或漏极(外N区)耦合到字线12。晶闸管20由启用栅极16来选通。
根据图1的示意图应已易知，单元10的设计是简单的。其仅需要单个栅极(16)，并因此包含一个晶体管单元，与传统DRAM单元的存取晶体管有点类似，但没有分立的存储电容器。此外，并在后续图中将看到，单元的晶闸管20部分可以紧凑方式实现在传统半导体衬底(p掺杂衬底)中。如将参考图8-10加以论述，尽管单元10无需在单元下进行衬底隔离，但如果使用这种隔离，那么可进一步改善单元的性能，并可增加单元刷新之间所需的时间。
优选地，单元10隐藏在衬底25中，如图2中一实施例中所示。具体而言，启用栅极16接触形成在沟槽中进入P衬底25中的导电插塞22。栅极氧化物27将插塞22与衬底25分离，以允许选通晶闸管20。在虚线箭头处可看出，晶闸管20不是平面的，而是呈“U”形垂直形成在沟槽周围。此非平面配置进一步减少了单元10在衬底25上所占面积的量。
在论述基于隐藏式晶闸管的单元10可采用的各种替代形式之前，以及在论述可制作所述单元的各种方式之前，参考图3到图5简单论述了单元的运行。图3参考电流-电压曲线显示了基于晶闸管的单元10的运行原理。由于此原理已为人所熟知，所以仅对其进行简单论述。如图所示，当晶闸管两端的电压(Vthy)超过某一阈值(Vblock)时，少数载流子被注入晶闸管的基极(即，衬底25)中，且晶闸管进入负微分电阻周期，此后电压Vthy下降，且流经晶闸管的电流(Ithy)剧增。因此，当Vthy超过Vblcok时，可以说所述单元将被编程为逻辑“1”状态，并将汲取可观的电流。如果Vthy不超过Vblcok，那么不触发晶闸管，且电流仍保持较低，即，逻辑“0”状态。
一旦从装置除去电压，则单元10将保留其电荷一较短的时间周期，可能约为若干毫秒。其发生的原因是在单元的PN结处形成的耗尽区。因此，当通过电荷注入进行编程时，由于存储的少量注入电荷，会使PN结进入反向偏置，加重了耗尽区及其电容。此耗尽区电容存储少量注入电荷，至少直到这些少量载流子在衬底25中重新组合为止。由于所述重新组合作用，当用作单元时，晶闸管与标准的DRAM单元一样，可能需要进行刷新。
在任何情况中，在所述编程之后，可在晶闸管两端布置运行电压(Vop)，并对其电流进行监视，以确定所述单元是已编程为逻辑“1”(高电流)状态还是已编程为逻辑“0”(低电流)状态。所属技术领域的技术人员应了解，即使在施加小的栅极电压(Vgate)(例如启用栅极16)时，也仍保留了晶闸管20的此种表现，即电流/电压特性。当然，因为更高的正栅极电压将在P衬底25中提供额外的少数载流子，编程所需的电压(Vblcok)和感测所需的电压(Vop)将相应地降低，同时栅极电压增加。
图4显示了所揭示单元10可如何位于存储器阵列50中，而图5绘示了可用来写入逻辑“1”或“0”、读取所述单元、并将数据保持在所述单元中的各种电压。在一实施例中，阵列50包含与启用栅极16正交运行的位线14以及字线12，但这只是任意的。此外，在阵列的边缘处，并如存储器装置中的典型情况，驱动器30、32和34用来分别给位线、启用栅极以及字线驱送所需电压。此外，位线驱动器30包含读出放大器，所述读出放大器在探测工作位线上的电流/电压时是工作的。所述驱动电路和感测电路在存储器芯片设计技术领域中已为人所熟知，并可包含任何数目的适宜电路。图5绘示了可用来在单元10中写入、读取以及保持所编程数据的实例性电压，并因此包含在合适而典型的控制电路(未示出)的控制下驱动器30、32、34将产生的电压。可以看出，当向所述单元写入时，启用栅极16优选地保持为接地，但在其它情况下，保持在负电势(例如-1.0V)，在晶闸管20的P沟道部分中的累积条件。当启用栅极在写入期间接地时，晶闸管20中的P沟道区往往会倒置，存在可能或可能不超过Vblcok的可能性(参见图3)。是否超过Vblcok取决于阳极处的位线电压相对于阴极上的已接地字线电压：如果位线电压也接地，那么就没有超过Vblcok，并写入逻辑“0”状态；如果位线电压较高，例如Vcc＝1.5V，那么已超过Vblcok，且晶闸管20开启(即闭锁)以写入逻辑“1”状态。一经写入，可通过感测位线14上的电流/电压来读取单元10中的逻辑状态。当启用栅极16处于负电势(例如-1.0V)且字线接地时，可发生读取。其中单元未充电的逻辑“0”不能干扰位线电压，并因此，位线读出放大器将识别单元为逻辑“0”。相反，当读取逻辑“1”时，存储的电荷使位线电压波动，从而读出放大器30检测为逻辑“1”。在单元10既不写入也不读取的周期期间，可通过将字线和位线保持在Vcc(例如1.5V)下来将数据保持在单元中。
在了解所揭示的基于隐藏式晶闸管的单元10的运行和架构之后，应将注意力转向基于隐藏式晶闸管的单元10的制作方式，以图6A-6D中所示第一实施例开始。图6A显示处于中间制造阶段的两个相邻单元10的截面。在此阶段，已执行了若干标准加工步骤，并因此仅进行简要总结。第一，在P衬底25中已蚀刻出沟槽40。在生长或沉积栅极氧化物27之后，为所述导电插塞22沉积材料，如上文所述，所述导电插塞22将最终连接启用栅极16。在一优选实施例中，导电插塞22可包含掺杂的多晶硅、但可包含也用于衬底插塞的其它导电材料，例如钨、钛、硅化物、金属硅化物等。在沉积导电插塞22材料之后，可对衬底25表面进行平面化，例如通过化学机械平面化(CMP)或其它已知的平面化技术。
在另一工艺步骤中，在每一单元周围形成沟槽隔离结构24，以防止相邻单元之间发生串扰。众所周知，沟槽隔离的形成包含在硅中形成沟槽41、用电介质(例如氧化物或氮化物)填充所述沟槽、以及将所得到的结构平面化。所属技术领域的技术人员应了解，沟槽隔离结构24的形成还可先于隐藏式导电插塞22的形成，或可部分与插塞的形成同时进行，例如，同时形成插塞沟槽40和隔离沟槽41。在任何情况中，目前为止所揭示的制作步骤可使用熟知工艺按不同方式进行。
然后，并如图6B中所示，形成晶闸管20的N区。形成所述区可包含在所述阵列中毯覆式离子植入适宜的N型掺杂剂(例如，磷或砷)。所属技术领域的技术人员应了解，植入到导电插塞22以及隔离结构24中不会影响这些结构。
此后，沉积、图案化(例如，使用光致抗蚀剂；未示出)并蚀刻硬掩膜43，以覆盖晶闸管20的阴极(即，位线)部分。硬掩膜43可包含任何适宜作为例子植入掩膜的材料，例如氮化物。导电插塞22顶部的横向尺寸为硬掩膜43的找正提供了方便，并因此可不按照严格的公差来执行这个掩盖步骤。
在硬掩膜43形成之后，执行另一离子植入步骤，以形成装置的P阳极(即，位线)。如图6C中所示，在形成硬掩膜43之后，可在阵列中使用毯覆式离子植入适宜P型掺杂剂(例如，硼)来形成P区，通过硬掩膜保护阴极的N区。此实例中的所述P掺杂是在原先掺杂的N区中进行的。然而，如图6C中的箭头所绘示，新植入的P区下的N区由“射极推挤效应”向下驱挤到衬底中，所述“射极推挤效应”已为人们所熟知，且因此不作进一步论述。或者，如果N区形成地足够深，那么可在较浅深度植入新植入的P阳极区，而无需依赖射极推挤效应。
此后，去除硬掩膜43，且可使用标准加工将启用栅极16、字线12、及位线14形成在电介质层26(例如，氧化物)中，如图6D中所示。然而，在去除硬掩膜43之后，可视情况将晶闸管20的阳极区和阴极区的暴露顶部进行硅化，如图6D中所示。这种硅化31建立了肖特基势垒，即，在金属硅化物与掺杂的半导体区之间接口处建立了电势垒。通过改变硅化工艺，例如，温度、材料、相变换条件等，可改变此势垒的电气性能。因为注入源极和漏极的电荷取决于此电势垒，所以硅化为设计晶闸管特性提供了额外选项。
可能存在基于隐藏式晶闸管的单元10的结构和制造的其它实施例，在后续图中绘示了一些实施例。第一，图7A-7C揭示了用于制作隐藏式单元10的工艺，其中部分使用外延生长硅来形成晶闸管。从图7A开始，垫台材料50(例如氮化物)沉积在衬底25表面上。此后，在垫台50和衬底中钻出沟槽40。然后，如前文所述，可用栅极氧化物27和导电插塞22来填充沟槽。此后，在图7B中，去除垫台50。此时，晶闸管20的N区形成在衬底25表面上，如图7C中所示。这可通过离子植入来实现，或可外延生长N区。在形成N区后，在晶闸管20的阴极(即，位线)部分上形成硬掩膜52。这允许P阳极(即，字线)外延生长在暴露的N区上，此时，晶闸管20已完全形成。在此之后，去除硬掩膜52，并继续加工以如上文所述形成字线、启用栅极以及位线。所属技术领域的技术人员将认识到，适宜外延生长工艺在所属技术领域中众所周知，并因此不进行进一步论述。
如前文所述，在基于隐藏式晶闸管的单元10下方进行隔离可改善其性能，且明确地说可改善其数据保持并加长刷新之间所需的时间。因此，后续实施例揭示了可实行所述隔离的方式。举例来说，在图8A中，在N衬底62内形成了晶闸管(25)的P掺杂基极。在此实施例中，优选的是，将N衬底62偏置成高电压(例如，偏置成电源电压，Vcc)以确保在晶闸管基极25与N衬底62之间形成的二极管将不会被正向偏置，并因此将被隔离。所属技术领域的技术人员应了解，可使用到N衬底62的接触来提供合适的偏置，不过在截面中未示出。在图8B中所示的另一实施例中，使用了P衬底66，但通过形成N阱64在基极下面形成了隔离，并且在所述阱64中形成了P基极25。同样，优选地会将N阱64偏置成高压来提供相对于P衬底66(通常接地)以及晶闸管20的P基极25的隔离，不过建立所述偏置的接触同样未示出。
图9中显示了用于改善晶闸管隔离的另一方式，其中使用隐埋氧化物层(Box 70)形成单元10。尽管没有要求，优选地，Box层70应富含P掺杂剂(例如硼)，以使来自基极25的P掺杂剂不会扩散到Box层70，且不会对晶闸管20性能造成负面影响。所属技术领域的技术人员应了解，在所属技术领域中存在许多用于形成具有Box层70的起始衬底25的技术，并因此不对此作进一步论述。此外，应了解，Box层70类似于使用SOI(绝缘硅片)的体绝缘体，其具有与图9中所示实施例类似的性能，且其还包含所揭示单元的另一实施例。
图10绘示了基于隐藏式晶闸管的单元10的另一实施例，所述基于隐藏式晶闸管的单元10在单元下具有改善的隔离。在此实施例中，隔离结构75包括底切76，如其名称所表明，将晶闸管20底切掉一显著部分，并有助于其隔离。可通过首先建立各向异性的沟槽(例如，图6A的沟槽41)来形成底切76，并然后在已形成沟槽之后，对沟槽进行湿蚀刻。举例来说，可使用TMAH(氢氧化四甲基铵)湿蚀刻溶液来形成底切76。此后，可使用低压氧化物气相沉积工艺来填充沟槽和底切76，众所周知，以形成如图10中所示的底切隔离结构75。
无论是否在晶闸管20下面使用隔离，应了解，基于隐藏式晶闸管的单元10得到了一种紧凑、易于制造、并易于形成为一单元阵列的单元设计。因此，与传统DRAM单元相比，所揭示单元可呈现改善的单元密度。具体而言，相信所揭示单元10将在嵌入式DRAM应用中具有特定的应用性，其中易失性单元(需要刷新)被并入到其它标准半导体芯片(例如微处理器或微控制器)中。在所述嵌入式应用中，可以较高频率进行刷新，并因此即使假如所揭示单元10需要比传统DRAM单元更高的刷新频率，也预期不会造成显著的设计制约。然而，还应注意，所揭示单元也可应用于传统的非嵌入式集成电路中。
尽管所揭示单元10中所使用的晶闸管20揭示为具有PNPN结构，但所属技术领域的技术人员应了解，也可使用NPNP结构。在所述结构中，电子(而不是空穴)将包含多数载流子，但若假设呈送给单元节点的电势是相反极性，则单元将同样工作得很好。使用不同极性晶闸管的能力提供了设计的灵活性，尤其是在考虑将所揭示单元10用于嵌入式应用中时。
应了解，术语“阳极”和“阴极”仅指晶闸管的端部节点端子，并因此其与这些端子中的哪些端子实际吸收电流还是发出电流无关。因此，这些术语应理解为在此整个揭示内容和权利要求书中是可互换的。
应了解，本文所揭示的发明概念能够进行许多修改。如果所述修改属于随附权利要求书及其等效物的范围之内，那么所述修改应涵盖在本专利之内。

Claims (36)

1、一种存储器单元，其包含：
一导电插塞，其形成到衬底中；及
一晶闸管，其设置在所述衬底中，并垂直形成在所述导电插塞的周围且通过电介质与所述导电插塞隔离。
2、如权利要求1所述的存储器单元，其中所述晶闸管的第一节点直接耦合到阵列中的位线，其中所述晶闸管的第二节点直接耦合到所述阵列中的字线，且其中所述导电插塞直接耦合到所述阵列中的使能栅极。
3、如权利要求1所述的存储器单元，其进一步包含隔离构件，所述隔离构件用于隔离形成在所述晶闸管下面的所述单元。
4、如权利要求1所述的存储器单元，其进一步包含形成在所述单元周围的沟槽隔离。
5、如权利要求1所述的存储器单元，其进一步包含形成在所述晶闸管下面并接触所述沟槽隔离的隔离结构。
6、如权利要求5所述的存储器单元，其中所述隔离结构包含隐埋氧化物层。
7、如权利要求5所述的存储器单元，其中所述隔离结构包含SOI衬底的体绝缘体。
8、如权利要求5所述的存储器单元，其中所述隔离结构包含反向偏置二极管。
9、如权利要求5所述的存储器单元，其中所述隔离结构包含电介质底切。
10、一种存储器单元，其包含：
一导电插塞，其形成到衬底中；及
一晶闸管，其设置在所述衬底中，并呈U形形成在所述导电插塞的周围。
11、如权利要求10所述的存储器单元，其中所述晶闸管的第一节点直接耦合到阵列中的位线，其中所述晶闸管的第二节点直接耦合到所述阵列中的字线，且其中所述导电插塞直接耦合到所述阵列中的使能栅极。
12、如权利要求10所述的存储器单元，其进一步包含隔离构件，所述隔离构件用于隔离形成在所述晶闸管下面的所述单元。
13、如权利要求10所述的存储器单元，其进一步包含形成在所述单元周围的沟槽隔离。
14、如权利要求10所述的存储器单元，其进一步包含形成在所述晶闸管下面并接触所述沟槽隔离的隔离结构。
15、如权利要求14所述的存储器单元，其中所述隔离结构包含隐埋氧化物层。
16、如权利要求14所述的存储器单元，其中所述隔离结构包含SOI衬底的体绝缘体。
17、如权利要求14所述的存储器单元，其中所述隔离结构包含反向偏置的二极管。
18、如权利要求14所述的存储器单元，其中所述隔离结构包含电介质底切。
19、一种存储器单元，其包含：
一导电插塞，其形成到被掺杂为第一极性的衬底中的沟槽中，其中所述导电插塞通过电介质层与所述衬底绝缘；
第一掺杂区，其沿着所述沟槽的侧面，其中所述掺杂区经掺杂具有与所述第一极性相反的第二极性；及
第二掺杂区，其仅沿着所述沟槽的一个侧面，其中所述第二掺杂区在所述第一掺杂区中的一者之上且被掺杂为所述第一极性。
20、如权利要求19所述的存储器单元，其中所述第一掺杂区中的一者直接耦合到阵列中的位线，其中所述第二掺杂区直接耦合到所述阵列中的字线，且其中所述导电插塞直接耦合到所述阵列中的使能栅极。
21、如权利要求19所述的存储器单元，其进一步包含隔离构件，所述隔离构件用于隔离形成在所述晶闸管下面的所述单元。
22、如权利要求19所述的存储器单元，其进一步包含形成在所述单元周围的沟槽隔离。
23、如权利要求19所述的存储器单元，其进一步包含形成在所述存储器单元下面并接触所述沟槽隔离的隔离结构。
24、如权利要求23所述的存储器单元，其中所述隔离结构包含隐埋氧化物层。
25、如权利要求23所述的存储器单元，其中所述隔离结构包含SOI衬底的体绝缘体。
26、如权利要求23所述的存储器单元，其中所述隔离结构包含反向偏置的二极管。
27、如权利要求23所述的存储器单元，其中所述隔离结构包含电介质底切。
28、一种用于形成存储器单元的方法，其包含不按以下特定顺序的步骤：
在被掺杂为第一极性的衬底中形成沟槽；
在所述具有侧面的沟槽中形成导电插塞，其中通过电介质将所述导电插塞与所述衬底隔离；
沿所述沟槽的所述侧面形成第一掺杂区，其中所述掺杂区经掺杂具有与所述第一极性相反的第二极性；及
仅沿所述沟槽的一个侧面形成第二掺杂区，其中所述第二掺杂区在所述第一掺杂区中的一者之上。
29、如权利要求28所述的方法，其中所述第一掺杂区中的一者直接耦合到阵列中的位线，其中所述第二掺杂区直接耦合到所述阵列中的字线，且其中所述导电插塞直接耦合到所述阵列中的使能栅极。
30、如权利要求28所述的方法，其进一步包含形成隔离构件，所述隔离构件用于隔离形成在所述存储器单元下面的所述单元。
31、如权利要求28所述的方法，其进一步包含在所述单元周围形成沟槽隔离。
32、如权利要求28所述的方法，其进一步包含形成在所述存储器单元下面并接触所述沟槽隔离的隔离结构。
33、如权利要求28所述的方法，其中通过外延工艺来形成所述第一区或所述第二区中的至少一者。
34、一种存储器单元阵列，其包含：
一存储器单元矩阵，所述存储器单元的每一者包含
一导电插塞，其形成到所述衬底中，及
一晶闸管，其设置在所述衬底中，并垂直形成在所述导电插塞的周围且通过电介质与所述导电插塞隔离，所述晶闸管包含第一节点和第二节点；
至少一个使能栅极，其耦合到沿第一线的多个所述存储器单元的多个的所述导电插塞；
至少一个位线，其耦合到沿第二线的多个所述存储器单元的所述第一节点；及
至少一个字线，其耦合到沿第三线的多个所述存储器单元的所述第二节点。
35、一种存储器单元阵列，其包含：
一存储器单元矩阵，所述存储器单元的每一者包含
一导电插塞，其形成到所述衬底中，及
一晶闸管，其设置在所述衬底中，并呈U形形成在所述导电插塞的周围；
至少一个使能栅极，其耦合到沿第一线的多个所述存储器单元的的多个的所述导电插塞；
至少一个位线，其耦合到沿第二线的多个所述存储器单元的晶闸管阳极；及
至少一个字线，其耦合到沿第三线的多个所述存储器单元的晶闸管阴极。
36、一种存储器单元阵列，其包含：
一存储器单元矩阵，所述存储器单元的每一者包含
一导电插塞，其形成到被掺杂为第一极性的衬底中的沟槽中，其中所述导电插塞通过电介质层与所述衬底绝缘，
第一掺杂区，其沿着所述沟槽的侧面，其中所述掺杂区经掺杂具有与所述第一极性相反的第二极性，及
第二掺杂区，其仅沿着所述沟槽的一个侧面，其中所述第二掺杂区在所述第一掺杂区中的一者以上且被掺杂为所述第一极性；
至少一个使能栅极，其耦合到沿第一线的多个所述存储器单元的多个的所述导电插塞；
至少一个位线，其耦合到沿第二线的多个所述存储器单元的所述第一掺杂区中的一者；及
至少一个字线，其耦合到沿第三线的多个所述存储器单元的所述第二掺杂区。
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