CN101290889A - 布线板制造方法、半导体器件制造方法和布线板 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 120
- 238000004519 manufacturing process Methods 0.000 title claims description 85
- 229910000679 solder Inorganic materials 0.000 claims abstract description 68
- 230000004888 barrier function Effects 0.000 claims description 113
- 238000000034 method Methods 0.000 claims description 103
- 239000000758 substrate Substances 0.000 claims description 96
- 239000002184 metal Substances 0.000 claims description 57
- 229910052751 metal Inorganic materials 0.000 claims description 57
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 238000009434 installation Methods 0.000 abstract description 18
- 230000007423 decrease Effects 0.000 abstract 1
- 239000010949 copper Substances 0.000 description 59
- 229920005989 resin Polymers 0.000 description 24
- 239000011347 resin Substances 0.000 description 24
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 229910052759 nickel Inorganic materials 0.000 description 18
- 238000005868 electrolysis reaction Methods 0.000 description 15
- 230000008646 thermal stress Effects 0.000 description 12
- 239000003822 epoxy resin Substances 0.000 description 10
- 238000000465 moulding Methods 0.000 description 10
- 229920000647 polyepoxide Polymers 0.000 description 10
- 238000003466 welding Methods 0.000 description 10
- 229910001316 Ag alloy Inorganic materials 0.000 description 9
- 229910020836 Sn-Ag Inorganic materials 0.000 description 9
- 229910020988 Sn—Ag Inorganic materials 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 9
- 238000010992 reflux Methods 0.000 description 9
- 229910052718 tin Inorganic materials 0.000 description 9
- 238000009413 insulation Methods 0.000 description 8
- 238000004382 potting Methods 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 238000003475 lamination Methods 0.000 description 7
- 150000002739 metals Chemical class 0.000 description 7
- 238000011161 development Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 230000005855 radiation Effects 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000009719 polyimide resin Substances 0.000 description 4
- 238000010276 construction Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- 238000011282 treatment Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- -1 acryl Chemical group 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000010339 dilation Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 238000007731 hot pressing Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000013532 laser treatment Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
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- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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Abstract
半导体器件100具有这样的结构,其中半导体芯片110倒装安装在布线板120上。布线板120具有多层结构,在该多层结构中布置了多个布线层和多个绝缘层,并且在芯片安装侧上形成了第一电极焊盘130。在向上朝向焊料连接侧或芯片安装侧逐渐减小的方向上,第一电极焊盘130的锥形表面130具有倾斜度。从而,增大了对施加至焊料接连侧或芯片安装侧的力的吸持力,而且,锥形表面132附着在第一层的绝缘层的锥形内壁上,以便增大到绝缘层的键合强度。
Description
技术领域
本发明涉及制造布线板的方法、制造半导体器件的方法以及布线板,更具体地说,本发明涉及制造被构建成能够增强多层基板的电极焊盘形成部分的可靠性的布线板的方法,制造半导体器件的方法以及布线板。
背景技术
例如,作为一种形成用于将裸片连接至基板或将封装基板连接至母板的BGA(球栅阵列封装)中的球的方法,已知一种制造方法:在基板上形成多个电极,然后形成具有与电极相通的孔的阻焊剂,通过热处理(回流)使得放置在每个孔的开口上的焊球熔融,以及将熔化的焊球与孔中的电极键合,并在阻焊剂的表面上以突出的状态形成焊料凸起。
另一方面,随着裸片尺寸的降低和集成度的提高,开发了使得裸片安装在多层基板上的封装(例如,见专利文献1)。
图1示出了传统布线板的结构的示例。在图1所示的布线板的结构中,对层进行这样的布置:电极焊盘10的外周被第一绝缘层12覆盖,电极焊盘10的上表面被第二绝缘层13覆盖,从电极焊盘10的上表面的中心向上延伸的通孔14穿过第二绝缘层13并因此连接至上部的布线层16。
电极焊盘10的结构中布置了Au层17和Ni层18,并且该结构被布置成Au层17的表面暴露给第一绝缘层12并且通孔14与Ni层18连接。
而且,在一些情况下,通过焊料凸起将半导体芯片安装在电极焊盘10上,而在其它情况下,将焊球或管脚键合至电极焊盘10。因此,在具有多层结构的布线板中,将电极焊盘10用作裸片装载焊盘或外部连接焊盘。
[专利文献1]
日本专利No.3635219(JP-A-2000-323613)
然而,在图1所示的布线板中,电极焊盘10的外周是相对平滑的。因此,与第一绝缘层12的粘合力小。在通过回流处理进行加热时,基于第一决绝缘层12和电极焊盘10之间的热膨胀差异,可能会产生热应力,这将导致在与电极焊盘10的外周接触的边界部分产生分层,并且第一绝缘层12的一部分会产生破裂。
而且,在由于通过回流处理的加热而使得与电极焊盘10的拐角部分(B部分)的外周接触的第一绝缘层12的一部分折断的情况下,可能产生从电极焊盘10的拐角部分(A部分)朝向第二绝缘层13的裂缝20。
而且,在通过焊料凸起将半导体芯片安装在电极焊盘10上之后,在产生了分层或裂缝的状态下,在施加了使半导体芯片从布线板分离的力时,就有可能会使得电极焊盘10从第一绝缘层12脱开。
发明内容
考虑到这些情况,因此,本发明的目的是提供能够解决这些问题的制造布线板的方法、制造半导体器件的方法以及布线板。
为了解决这些问题,本发明具有以下措施。
根据本发明的第一方面,提供了一种制造布线板的方法,该方法包括:
第一步骤,在支撑基板上形成抗蚀剂;
第二步骤,在抗蚀剂上形成锥形的开口,所述开口在支撑基板侧的直径小而在开口侧的直径大;
第三步骤,在锥形开口内部形成电极焊盘,该电极焊盘在开口侧的直径大;
第四步骤,去除抗蚀剂,并在电极焊盘周围以及支撑基板上形成绝缘层;
第五步骤,形成通孔,所述通孔将电极焊盘暴露于绝缘层;
第六步骤,形成电连接至通孔表面上的电极焊盘和绝缘层的布线层;
第七步骤,去除支撑基板,并暴露电极焊盘小直径侧的端面。
根据本发明的第二方面,提供一种制造布线板的方法,该方法包括:
第一步骤,在支撑基板上形成绝缘层;
第二步骤,在绝缘层上形成锥形开口,所述锥形开口在支撑基板侧的直径小而在开口侧的直径大;
第三步骤,在锥形开口的内部形成电极焊盘,该电极焊盘在开口侧的直径大;
第四步骤,在绝缘层的表面形成电连接至电极焊盘的布线层;以及
第五步骤,去除支撑基板,并暴露电极焊盘小直径侧的端面。
根据本发明的第三方面,提供了根据第一或第二方面的一种制造布线板的方法,其中:
电极焊盘对锥形外周表面的水平面有一个被设置为50°至80°倾斜角θ。
根据本发明的第四方面,提供了根据第一方面制造布线板的方法,其中:
第四步骤包括在形成绝缘层之前使表面粗糙的步骤,该表面包括电极焊盘的锥形外周表面。
根据本发明的第五方面,提供了根据第二方面的制造布线板的方法,其中:
第三步骤包括在形成电极焊盘之前使锥形开口内部粗糙的步骤。
根据本发明的第六个方面,提供了根据第一方面的制造布线板的方法,其中:
用金属形成支撑基板;
第三步骤包括在支撑基板和电极焊盘之间形成与支撑基板同一金属类型的金属层的步骤;以及
第七步骤包括去除支撑基板并去除金属层以使得电极焊盘的表面暴露从而形成锥形开口的步骤。
根据本发明的第七个方面,提供了根据第二方面的制造布线板的方法,其中:
用金属形成支撑基板;
第三步骤包括在支撑基板和电极焊盘之间形成与支撑基板同一金属类型的金属层的步骤;以及
第五步骤包括去除支撑基板并去除金属层以使得电极焊盘的表面暴露从而形成锥形开口的步骤。
根据本发明的第八个方面,提供了利用根据第一至第七方面中的任何一个方面的制造布线板的方法来制造半导体器件的方法,此外还包括:
通过焊料凸起将半导体芯片安装在电极焊盘的步骤。
根据本发明的第九个方面,提供了利用根据第一至第七方面中的任何一个方面的制造布线板的方法来制造半导体器件的方法,此外还包括:
将半导体芯片安装在电极焊盘形成表面的相对侧表面的步骤,其中电极焊盘形成表面上形成了布线板的电极焊盘。
根据本发明的第十个方面,提供了一种布线板,其包括:
电极焊盘;以及
形成的与电极焊盘接触的绝缘层,其中
将电极焊盘形成为具有锥形形状,该锥形形状在形成该绝缘层的绝缘层侧的直径大,而在电极焊盘的暴露表面侧的直径小。
根据本发明,形成的电极焊盘的外周是锥形,所以支撑基板侧或焊料链接侧的直径较小。从而,可以增强电极焊盘的外周到绝缘层的粘合力,例如,即使由于回流作用而产生的热应力产生作用,也难以在绝缘层的边缘部分产生脱层。另外,它可以防止绝缘层上从电极焊盘的外周的拐角部分产生裂缝。而且,在锥形部分的暴露表面逐渐减小的方向上,形成的电极焊盘的外周具有倾斜度。因此,电极焊盘的锥形外周附着在绝缘层的锥形内壁上,从而增强了电极焊盘的键合强度。
附图说明
图1是示出了传统布线板的结构的示例的视图;
图2是示出了应用了根据本发明的布线板的第一个示例的半导体器件的纵剖面图;
图3A是说明了制造根据第一示例的布线板的方法的(No.1)视图;
图3B是说明了制造根据第一示例的布线板的方法的(No.2)视图;
图3C是说明了制造根据第一示例的布线板的方法的(No.3)视图;
图3D是说明了制造根据第一示例的布线板的方法的(No.4)视图;
图3E是说明了制造根据第一示例的布线板的方法的(No.5)视图;
图3F是说明了制造根据第一示例的布线板的方法的(No.6)视图;
图3G是说明了制造根据第一示例的布线板的方法的(No.7)视图;
图3H是说明了制造根据第一示例的布线板的方法的(No.8)视图;
图3I是说明了制造根据第一示例的布线板的方法的(No.9)视图;
图3J是说明了制造根据第一示例的布线板的方法的(No.10)视图;
图3K是说明了制造根据第一示例的布线板的方法的(No.11)视图;
图3L是说明了制造根据第一示例的布线板的方法的(No.12)视图;
图3M是说明了制造根据第一示例的布线板的方法的(No.13)视图;
图3N是说明了制造根据第一示例的布线板的方法的(No.14)视图;
图30是说明了制造根据第一示例的布线板的方法的(No.15)视图;
图4是示出第一示例的变形的视图;
图5是示出了应用了根据本发明的布线板的第二个示例的半导体器件的纵剖面图;
图6A是说明了制造根据第二示例的布线板的方法的(No.1)视图;
图6B是说明了制造根据第二示例的布线板的方法的(No.2)视图;
图6C是说明了制造根据第二示例的布线板的方法的(No.3)视图;
图6D是说明了制造根据第二示例的布线板的方法的(No.4)视图;
图6E是说明了制造根据第二示例的布线板的方法的(No.5)视图;
图6F是说明了制造根据第二示例的布线板的方法的(No.6)视图;
图6G是说明了制造根据第二示例的布线板的方法的(No.7)视图;
图6H是说明了制造根据第二示例的布线板的方法的(No.8)视图;
图6I是说明了制造根据第二示例的布线板的方法的(No.9)视图;
图6J是说明了制造根据第二示例的布线板的方法的(No.10)视图;
图6K是说明了制造根据第二示例的布线板的方法的(No.11)视图;
图6L是说明了制造根据第二示例的布线板的方法的(No.12)视图;
图6M是说明了制造根据第二示例的布线板的方法的(No.13)视图;
图6N是说明了制造根据第二示例的布线板的方法的(No.14)视图;
图60是说明了制造根据第二示例的布线板的方法的(No.15)视图;
图7是示出了第二示例的变形的视图;
图8是示出了应用了根据本发明的布线板的第三个示例的半导体器件的纵剖面图;
图9A是说明了制造根据第三示例的布线板的方法的(No.1)视图;
图9B是说明了制造根据第三示例的布线板的方法的(No.2)视图;
图9C是说明了制造根据第三示例的布线板的方法的(No.3)视图;
图9D是说明了制造根据第三示例的布线板的方法的(No.4)视图;
图9E是说明了制造根据第三示例的布线板的方法的(No.5)视图;
图9F是说明了制造根据第三示例的布线板的方法的(No.6)视图;
图9G是说明了制造根据第三示例的布线板的方法的(No.7)视图;
图9H是说明了制造根据第三示例的布线板的方法的(No.8)视图;
图9I是说明了制造根据第三示例的布线板的方法的(No.9)视图;
图9J是说明了制造根据第三示例的布线板的方法的(No.10)视图;
图9K是说明了制造根据第三示例的布线板的方法的(No.11)视图;
图9L是说明了制造根据第三示例的布线板的方法的(No.12)视图;
图9M是说明了制造根据第三示例的布线板的方法的(No.13)视图;
图9N是说明了制造根据第三示例的布线板的方法的(No.14)视图;
图90是说明了制造根据第三示例的布线板的方法的(No.15)视图;
图9P是说明了制造根据第三示例的布线板的方法的(No.16)视图;
图9Q是说明了制造根据第三示例的布线板的方法的(No.17)视图;
图9R是说明了制造根据第三示例的布线板的方法的(No.18)视图;
图9S是说明了制造根据第三示例的布线板的方法的(No.19)视图;
图10是示出第三示例的变形的视图;
图11是示出了应用了根据本发明的布线板的第四个示例的半导体器件的纵剖面图;以及
图12是示出第四示例的变形的视图。
具体实施方式
参照附图,下文将对实现本发明的最佳模式进行说明。
[第一示例]
图2是示出了应用了根据本发明的布线板的第一个示例的半导体器件的纵剖面图。如图2所示,例如,半导体器件100具有这样一种结构,在这种结构中,半导体芯片110是倒装安装在布线板120上的。布线板120具有多层结构,其中布置了多个布线层和多个绝缘层,并且根据该示例,其具有这样的结构:其中对具有布线层的第一层122、第二层124、第三层126和第四层128的各个绝缘层进行了纵向布置。每个绝缘层均由诸如环氧树脂或聚亚胺树脂之类的绝缘树脂形成。
可以通过作为阻焊剂的绝缘树脂(由丙烯醛基树脂或环氧树脂形成)形成第一层122和第四层128的绝缘层,其中焊料连接是在该绝缘层上进行的。而且,在半导体器件100中,可以在半导体芯片110和布线板120之间填充具有绝缘特性的底部填充树脂。
最上层的第一层122具有第一电极焊盘130和通孔134,半导体芯片110的一端倒装连接至该通孔134。而且,布置在第一层122下面的第二层124具有布线图案层140和通孔142,通孔142导通至通孔134。而且,布置在第二层124下面的第三层126具有布线图案层150和通孔152,通孔152连接至通孔142。另外,布置在第三层126下面的第四层128具有导通至通孔152的第二电极焊盘160。
第一电极焊盘130具有三层结构,其中布置了对焊料具有高度键合特性的Au、Ni和Cu层170、172和174。从布线板120的上表面侧(半导体芯片安装侧)暴露Au层170,将半导体芯片110的焊料凸起180连接至Au层170。而且,可以采用Au/Pd/Ni、Sn/Ni、Sn-Ag(锡银合金)以及Sn来代替Au层170和Ni层172。而且,第一电极焊盘130可以只由金属形成。另外,当然可以无限制地使用每一种金属,各个金属的组合不受限于组合。
通过焊料凸起180,将半导体芯片110的端焊接至Au层170,因此半导体芯片110导通至第一电极焊盘130。通过在第一电极沉积焊盘130上放置焊球并进行回流(热处理),形成了焊料凸起180。例如,在该示例中,形成的第一电极焊盘130的直径大概为70至100μm而厚度大概为15μm(±10μm)。
以上表面侧(焊料连接侧和芯片安装侧)的外侧直径小而下表面侧(基板的层压侧)的直径大的方式,形成第一电极焊盘130。从而,外周表面形成了锥形表面132。在该示例中,以第一电极焊盘130的锥形表面130的倾斜度角(与水平面之间倾斜角)被设为θ=50°至80°的方式设置倾斜度。倾斜度角θ不被限制于此,它还可以被设置为可选角度的倾斜度角θ,该可选角度可以小于50°或者大于或等于80°。
而且,第一电极焊盘130的锥形表面132具有在一个方向上的倾斜度,在朝向芯片安装侧的向上方向上,锥形表面132变小。增大施加到芯片安装侧的力的吸持力,而且,锥形表面132附着在第一层122的锥形内壁上,从而增强了到绝缘层的键合强度。增大锥形表面132到第一层122的锥形内壁的粘合力,以便使得回流处理产生的热应力发挥作用,并从而防止分层和裂缝在第一层122的绝缘层上产生,其中第一层122覆盖了第一电极焊盘130的外周。
而且,在第一电极焊盘130中,锥形表面132的表面积比纵向上直径相等的圆柱形的表面积大,将锥形表面132形成为这样的形式:上表面侧(半导体芯片安装侧)的外侧直径比下表面(基板层压侧)的外侧直径小。从而,将第一电极焊盘130保持在这样的状态,该状态下能够较大程度地增大对将半导体芯片110向上拉的力的键合强度。
参照图3A至图30,对用于半导体器件100的布线板120的制造方法进行描述。图3A至图30是说明了制造根据第一个示例的布线板120的方法(No.1-15)的视图。在图3A至图30中,以面朝下的方向布置各个层,其中,在布线板120的下表面侧(与图2所示的迭片结构纵向相反的方向)布置了第一电极焊盘130。
在图3A中,首先,制备了由具有预定厚度的平坦的Cu板或Cu箔所形成的支撑基板200。将作为电镀抗蚀剂的诸如干膜抗蚀剂之类的树脂膜层压在支撑基板200的上表面上,从而形成抗蚀剂层210。而且,还可以采用液体抗蚀剂代替干膜抗蚀剂。
在图3B中,在抗蚀剂层210上形成锥形开口220,该锥形开口用于形成第一电极,通过曝光,该电极暴露支撑基板200的一部分。用以形成第一电极的锥形开口220的内壁充当锥形内壁,其用以形成第一电极焊盘130的锥形表面132。于是,第一电极焊盘130的锥形表面132的倾斜度由用以形成第一电极的锥形开220的倾斜度(相对水平面形成倾斜角θ)确定。
将锥形表面132的倾斜角设置为θ=50°至80°,并对其设置依赖于处理方法而变化的可选角度。例如,在热固环氧树脂膜上进行的激光处理的方法中,可以将锥形表面132的倾斜角设置为而且,在通过曝光技术在液体抗蚀剂上形成图案的情况下,可以将锥形表面132的倾斜角设置为θ=50°。
在图3C中,将支撑基板200用作馈电层以执行电解电镀,以便在用以形成第一电极的锥形开口220中将Au沉积在支撑基板200上,并从而形成Au层170,而且,将Ni沉积在Au层170的表面以布置Ni层172。
而且,在图3D中,将支撑基板200用作馈电层以执行电解Cu电镀,以便将Cu沉积在用以形成第一电极的锥形开口220的Ni层172上,并从而布置Cu层174,从而形成第一电极焊盘130。随后,在用以形成第一电极焊盘的开口220中形成了具有包括Au层170、Ni层172和Cu层174的三层结构的第一电极焊盘130。
在图3E中,将抗蚀剂210从支撑基板220去除,以便将具有锥形外周的第一电极焊盘130以锥形层压状态留在支撑基板200上。
在图3F中,在第一电极焊盘130的表面上执行粗糙化处理来使第一电极焊盘130的表面变得粗糙。优选地,例如,应当将通过粗糙化处理获得的表面粗糙度设置为Ra≈0.25至0.75μm。而且,可以在支撑基板200的表面上执行粗糙化处理。
在图3G中,将诸如环氧树脂或聚亚胺树脂之类的树脂膜230层压在支撑基板200和第一电极焊盘130的表面上,其中第一电极焊盘130经历过粗糙化处理。树脂膜230充当第一层122的绝缘层。
利用真空层压方法或真空型热压,将树脂膜230层压在支撑基板200和第一电极焊盘130的表面上。通过压力,在真空中,将树脂膜230键合至支撑基板200和第一电极焊盘130的上表面和外周表面。结果,将树脂膜230以粘合状态无间隙地层压在第一电极焊盘130的锥形表面132上,以便防止产生空隙。另外,使第一电极焊盘130的表面粗糙。从而,可以增强树脂膜230到第一电极焊盘130的粘合力,以便防止由热应力产生的分层。
在图3H中,整平树脂膜230的表面,而且,例如,辐射激光束以形成通孔260,于是曝露第一电极焊盘130的上表面的中心。
在图3I中,通过非电解Cu电镀,在第一层122的绝缘层的表面和暴露于通孔260底部的第一电极焊盘130上形成种子层282。对于形成种子层282的方法而言,可以采用另一薄膜形成方法(溅射方法或CVD方法),或者可以形成Cu之外的导电金属。而且,为了增强粘合力,还可以在第一层122的绝缘层以及第一电极焊盘130的表面上执行了粗糙化处理之后形成种子层。
随后,将干膜抗蚀剂270层压在第一层122的绝缘层的表面上(上表面)。然后,在干膜抗蚀剂270上形成图案(曝光和显影),以形成用以形成布线图案的开口280,该开口暴露种子层282的一部分。
在图3J中,通过对种子层282进行馈电,执行电解Cu电镀,以便将Cu沉积在通孔260和用来形成布线图案的开口280中的种子层282上,以形成通孔134和布线图案层140。
在图3K中,从第一层122的表面(上表面)去除掉干膜抗蚀剂270和布置在布线图案层140下面的种子层282之外的种子层282。随后,在第一层122的绝缘层的表面(上表面)上留下布线图案层140。在图3K和随后的附图中,没有示出种子层282。
在图3L中,在第一层122的绝缘层和布线图案层140的表面上执行粗糙化处理,然后,将包含环氧树脂作为主要成分(对应于所需的硬度和弹性,可以适当地改变填料的成分)的薄膜形状的所谓的积层树脂284进行层压,以形成第二层124的绝缘层。此后,例如,辐射激光束以形成通孔290,于是暴露布线图案层140表面。
随后,重复图3H至图3L的步骤,以形成第二层124的通孔142和第三层126的布线图案层150。而且,在布置了至少四个布线板120的情况下,优选地,应当相应地重复图3H至图3L的步骤。
在图3M中,通过非电解Cu电镀,在第三层126的绝缘层的表面(上表面)上形成种子层314,以及随后,层压干膜抗蚀剂300作3为电镀抗蚀剂。对于形成种子层314的方法而言,可以使用薄膜形成方法,而不是使用非电解Cu电镀,或者通过Cu之外的导电金属形成种子层314。
然后,在干膜抗蚀剂300上形成图案(曝光和显影),以形成用以形成电极的开口310,该开口暴露种子层314的一部分。接下来,通过对种子层314进行馈电,执行电解Cu电镀,以将Cu沉积在通孔312和用于形成电极的开口310中,从而形成通孔152和第二电极焊盘160。然后,将干膜抗蚀剂300和布置在第二电极焊盘160下的种子层314之外的种子层314去除掉。在图3N和后续的附图中所执行的步骤中,布置在第二电极焊盘160下的种子层314中的Cu被集成一体。从而,省略种子层314。
在图3N中,将阻焊剂320层压在第三层126的绝缘层的表面(上表面),从而形成第四层128的绝缘层,然后形成开口330,于是暴露第二电极焊盘160的中央部分。
在图30中,通过湿法蚀刻去除支撑基板200,以便获得布线板120。对于支撑基板200,还可以将两个支撑基板200粘帖在纵向方向上,并在它们的上表面侧和下表面侧的两个表面上布置布线板120。在这种情况下,两个支撑基板200被分成两部分,并通过湿法蚀刻被去除。
然后,如图2所示,将焊球放置在布线板120的第一电极焊盘130上,并执行回流,以便通过焊料凸起180将半导体芯片110的每个端都连接至第一电极焊盘130,并将半导体芯片110安装在布线板120上。适当地选择将半导体芯片110安装在布线板120上的步骤。例如,有按照客户需要将半导体芯片110安装在布线板120上的情况,以及将布线板120送到客户处并在客户处将半导体芯片110安装在布线板120上的情况。
而且,可以采用引线键合代替焊料凸起180,将半导体芯片110安装在布线板120上。而且,可以通过焊接管脚代替焊料凸起180,将半导体芯片110安装在布线板120上。
而且,在焊料凸起180的回流中产生热应力的情况下,锥形表面132到第一层122的绝缘层的粘合力增大了,这是因为在第一电极焊盘130的外周形成的锥形表面132在芯片安装侧的直径比在基板层压侧的直径小。因此,可以防止生成裂缝。而且,为了覆盖表面132的整个外周,形成了第一层122的绝缘层的锥形开口内壁。从而,增大了对第一电极焊盘130的吸持力。因此,即使在芯片安装后对半导体芯片110施加了拔出的力,也可以防止第一电极焊盘130和第一层122的绝缘层分离。
图4是示出第一示例的变形的视图。如图4所示,在该变形中,在与第一示例中的情况纵向相反的方向上使用布线板120。更具体地说,通过焊料凸起180将半导体芯片110安装在第二电极焊盘160上,通过焊球的回流,在第一电极焊盘130上形成焊料凸起340。可以通过焊接管脚代替焊料凸起340。
在该变形中,将焊料凸起340连接至第一电极焊盘130。从而,通过增大锥形表面132到第一层122的绝缘层的粘合力获得的键合强度作用在焊料凸起340上。
可以将半导体芯片110安装在如图2和图4所示的布线板120的第一电极焊盘130上或者第二电极焊盘160上。
在该变形中,可以在第二电极焊盘160上放置具有布置了的Au层和Ni层(以Au层暴露于表面的方式)的镀层。而且,还可以采用Au/Pd/Ni、Sn/Ni、Sn-Ag(锡银合金)和Sn来代替Au层170和Ni层172。此外,可以只采用金属形成第一电极焊盘130。另外,理所当然地,每种金属不限于所述的金属,只要是可用的金属就都可以采用,而且,各种金属的组合不限于所述的组合。
而且,在该变形中,还可以通过将半导体芯片110装载在布线板120上,然后在图3N的步骤中去除支撑基板200,来完成半导体器件。
而且,在该变形中,可以将具有绝缘特性的底部填充树脂填充在半导体芯片110和布线板120之间。
而且,可以采用引线键合代替焊料凸起180将半导体芯片110安装在布线板420上。此外,可以通过焊接管脚代替焊料凸起180,将半导体芯片110安装在布线板420上。
[第二示例]
图5是示出了应用根据本发明的布线板的第二个示例的半导体器件的纵剖面图。在图5中,与图1中相同的部分具有相同的参考标号,从而,省略了对这些部分的描述。
如图5所示,在用于根据第二示例的半导体器件400的布线板420中,形成了电极开口430,其中,第一电极焊盘130的表面(Au层侧的端面)是锥形的,而且,其从第一层122的绝缘层的表面凹进。从而,通过对插入电极开430中的焊球执行回流(热处理),在Au层170侧形成焊料凸起180。
在根据第二示例的半导体器件400中,可以在半导体芯片110和布线板420之间填充具有绝缘特性的底部填充树脂。而且,还可以采用Au/Pd/Ni、Sn/Ni、Sn-Ag(锡银合金)和Sn来代替Au层170和Ni层172。此外,可以只采用金属形成第一电极焊盘130。另外,理所当然地,每种金属不限于所述的金属,只要是可用的金属就都可以采用,而且,各种金属的组合不限于所述的组合。
参照图6A至图60,对用于半导体器件400的布线板420的制造方法进行描述。图6A至图60是说明了制造根据第二个示例的布线板420的方法的(No.1-15)视图。
在图6A中,首先,制备了由具有预定厚度的平坦的Cu板或Cu箔所形成的支撑基板200。将作为电镀抗蚀剂的干膜抗蚀剂层压在支撑基板200的上表面上,从而形成抗蚀剂层210。而且,还可以采用液体抗蚀剂代替干膜抗蚀剂,从而形成抗蚀剂层210。
在图6B中,在抗蚀剂层210上形成锥形开口220,该锥形开口用以形成第一电极,通过曝光,该电极暴露支撑基板200的一部分。将支撑基板200用作种子层,来在用以形成第一电极的锥形开口220的内部执行电解Cu电镀,以便将Cu沉积在用以形成第一电极焊盘的锥形开口220中支撑基板200上,并从而布置Cu层440。
在图6C中,将支撑基板200用作种子层来执行电解电镀,以便将Au沉积在用以形成第一电极焊盘的锥形开口中的Cu层440上,并这样形成Au层170,此外,在Au层170沉积Ni以布置Ni层172。
而且,在图6D中,将支撑基板200用作馈电层以执行电解Cu电镀,以便将Cu沉积在用以形成第一电极的锥形开口220中的Ni层172上,并从而布置Cu层174。随后,在用以形成第一电极焊盘130的锥形开口220中,形成Cu层440和由Au层170、Ni层172以及Cu层174组成的第一电极焊盘130。
在图6E中,将抗蚀剂210从支撑基板220去除,以便将Cu层400和第一电极焊盘130以锥形层压状态留在支撑基板200上。
由于在图6F至6N中所示的步骤中执行的工艺与根据第一示例在图3F至3N中所示的步骤中的工艺相同,所以省略对这些工艺的描述。
在图60中,通过湿法蚀刻去除支撑基板200,此外,还去除了Cu层440,以便获得布线板420。在根据第二示例的布线板420中,去除Cu层440,以便在下表面侧(芯片安装侧)形成锥形电极开口430。
对于支撑基板200,还可以将两个支撑基板200粘帖在纵向方向上,并在它们的上表面侧和下表面侧的两个表面上布置布线板420。在这种情况下,两个支撑基板200被分成两部分,并通过湿法蚀刻被去除。
然后,如图5所示,将焊球放置在电极开430的Au层170上,并执行回流,以便通过焊料凸起180将半导体芯片110的每个端连接至第一电极焊盘130,并将半导体芯片110安装在布线板420上。可以适当地选择将半导体芯片110安装在布线板420上的步骤。例如,有按照客户需要将半导体芯片110安装在布线板420上的情况,以及在布线板420被发送到的客户处将半导体芯片110安装在布线板420上的情况。
因此,在根据第二示例的布线板420中,在下表面(芯片安装侧)形成电极开430。从而,当半导体芯片110要被安装时,通过在电极开口430上执行回流(热处理),将焊料凸起180键合至第一电极焊盘130的Au层170侧。随后,将焊料凸起180可靠地键合至第一电极焊盘130,并通过电极开口430的周边边缘部分,增强半径方向上的键合强度。
而且,可以采用引线键合代替焊料凸起180,将半导体芯片110安装在布线板420上。此外,可以通过焊接管脚代替焊料凸起180,将半导体芯片110安装在布线板420上。
而且,在焊料凸起180的回流中产生热应力的情况下,由于在第一电极焊盘130的外周,以与第一示例相同的方式形成的锥形表面132在芯片安装侧的直径比在基板层压侧的直径小,从而增大了锥形表面132到第一层122的绝缘层的粘合力。因此,可以防止生成裂缝。
此外,形成第一层122的绝缘层的锥形开口内壁,以覆盖锥形表面132的整个外周。从而,增大了对第一电极焊盘130的吸持力。因此,即使在芯片安装后对半导体芯片110施加了拔出的力,也可以防止第一电极焊盘130和第一层122的绝缘层分离。
图7是示出了第二示例的变形的视图。如图7所示,在该变形中,在与第二示例中情况纵向相反方向上使用布线板420。更具体地说,通过焊料凸起180将半导体芯片110安装在第二电极焊盘160上,通过焊球的回流,在第一电极焊盘130上形成焊料凸起340。在这种情况下,通过电极开口430的外围边缘部分,增强了半径方向上的焊料凸起340的键合强度。可以用焊接管脚代替焊料凸起340。
可以将半导体芯片110安装在如图5和图7所示的布线板420中的第一电极焊盘130或第二电极焊盘160上。
在该变形中,可以在第二电极焊盘160上布置带Au层和Ni层(Au层暴露于表面)的镀层。而且,还可以采用Au/Pd/Ni、Sn/Ni、Sn-Ag(锡银合金)和Sn来代替Au层170和Ni层172。此外,可以只采用金属形成第一电极焊盘130。另外,理所当然地,每种金属不限于所述的金属,只要是可用的金属就都可以采用,而且,各种金属的组合不限于所述的组合。
而且,在该变形中,还可以通过将半导体芯片110装载在布线板420上,然后在图6N的步骤中去除支撑基板200,来完成半导体器件。
而且,在该变形中,可以将具有绝缘特性的底部填充树脂填充在半导体芯片110和布线板420之间。
而且,可以采用引线键合代替焊料凸起180,将半导体芯片110安装在布线板420上。此外,可以通过焊接管脚代替焊料凸起180,将半导体芯片110安装在布线板420上。
[第三示例]
图8是示出了应用了根据本发明的布线板的第三个示例的半导体器件的纵剖面图。如图8所示,例如,半导体器件500具有半导体芯片110倒装安装在布线板520上的结构。布线板520具有多层结构,其中布置了多个布线层和多个绝缘层,并具有这样一种结构:在该结构中,根据本示例,纵向布置了具有布线层的第一层122、第二层124、第三层126和第四层128的各个绝缘层。而且,第一层122具有这样的结构:第一绝缘层121和第二绝缘层123被布置用来执行在第一电极焊盘130上布置大的第三电极焊盘136的步骤。每个绝缘层均由诸如环氧树脂或聚亚胺树脂之类的绝缘树脂形成。
可以利用由热固环氧树脂膜组成的绝缘树脂形成第一绝缘层121和第四层128的绝缘层,其中焊料连接在第四层上执行。而且,在半导体500中,可以在半导体芯片110和布线板520之间填充具有绝缘特性的底部填充树脂。
在最上层中的第一层122上布置有第一电极焊盘130、第三电极焊盘136和通孔134,半导体芯片110的终端被倒装连接至该通孔134。而且,布置在第一层122下的第二层124上布置有布线层140和通孔142,通孔142与通孔134导通。此外,布置在第二层124下的第三层126具有布线层150和通孔152,通孔152与通孔142导通。另外,布置在第三层126下的第四层128具有导通至通孔152的第二电极焊盘160。
而且,第一层122具有第一绝缘层121,该绝缘层被形成以环绕第一电极焊盘130的外周,并且在第一绝缘层121和第二绝缘层123之间形成第三电极焊盘136。
以与第一和第二示例中相同的方式,以上表面侧(焊料连接侧和芯片安装侧)的外侧直径小、下表面侧(基板层压侧)的外侧直径大的方式形成第一电极焊盘130。从而,外周表面形成了锥形表面132。在该示例中,以将第一电极焊盘130的锥形表面132的倾斜角θ(相对于水平面的倾斜角)设置为θ=50°至80°的方式设置倾斜度。倾斜角θ不限于此,还可以将倾斜角设为小于50°或大于等于80°的可选角度。
第一电极焊盘130具有三层结构,其中布置了具有到焊料的高度键合特性的Au层170、Ni层172和Cu层174。Au层170暴露于布线板120的上表面侧(半导体芯片安装侧),并且半导体芯片110的焊料凸起180连接至Au层170。
通过焊料凸起180将半导体芯片110的终端焊接至Au层170,并因此导通至第一电极焊盘130。通过将焊球放置在第一电极焊盘130并执行回流(热处理),形成焊料凸起180。
在第一绝缘层121和第二绝缘层123之间的边界表面上形成比第一电极焊盘130宽的第三电极焊盘136。以宽大的形式形成第三电极焊盘136,以使之沿半径方向(平面方向)从第一电极焊盘130的外侧直径突出。在该示例中,例如,当第一电极焊盘130具有大约70至100μm的直径并具有大约15μm(±10μm)的厚度时,形成具有比第一电极焊盘130的直径增大了大约20%至90%的直径以及大约2至15μm厚度的第三电极焊盘136。
在第一电极焊盘130和通孔134之间提供了比第一电极焊盘130宽的第三电极焊盘136。从而,例如,经回流的热应力的前进方向被第三电极焊盘136所阻止,并在沿第一绝缘层121和第二绝缘层123之间边界表面的方向上被吸收。从而,即使在产生了分层,以致覆盖了第一电极焊盘130的外周的第一绝缘层121的部分折断,也可以防止在第二绝缘层123上产生裂缝。
第一电极焊盘130可以具有以Au层暴露于布线板520表面的方式仅仅布置了Au层170和Ni层172的结构。而且,还可以采用Au/Pd/Ni、Sn/Ni、Sn-Ag(锡银合金)和Sn来代替Au层170和Ni层172。此外,可以只采用金属形成第一电极焊盘130。另外,理所当然地,每种金属不限于所述的金属,只要是可用的金属就都可以采用,而且,各种金属的组合不限于所述的组合。
参照图9A至图9S,对用于半导体器件500的布线板520的制造方法进行描述。图9A至图9S是说明制造根据第三个示例的布线板520的方法(No.1-20)的视图。在图9A至图9S中,将各个层布置在面向下的方向,其中,在布线板120的下表面侧布置了第一电极焊盘130(图8所示的迭片结构的垂直相反的方向)。
在图9A中,首先,制备了由具有预定厚度的平坦的Cu板或Cu箔所形成的支撑基板200。将作为电镀抗蚀剂的热固环氧树脂膜层压在支撑基板200的上表面上。从而,形成第一绝缘层121。
在图9B中,在第一绝缘层121上辐射激光束,以形成用以形成第一电极焊盘的锥形开口220,以便暴露支撑基板200的一部分。用以形成第一电极焊盘的锥形开口220的内侧直径对应于第一电极焊盘130的外侧直径。
在图9C中,在第一绝缘层121上和用以形成第一电极焊盘的锥形开口220的内壁上执行粗糙化处理。优选地,例如,应当将通过粗糙化处理获得的表面粗糙度设置为Ra≈0.25至0.75μm。
在图9D中,将电力馈至支撑基板200来执行电解电镀,以便将Au沉积在用以形成第一电极焊盘的锥形开口220中的支撑基板200上,以形成Au层170,以及此外,将Ni沉积在Au层170的表面以布置Ni层172。
在图9E中,将电力馈至支撑基板200来执行电解电镀,以便将Cu沉积在用以形成第一电极焊盘的锥形开口中的Ni层172上,并这样布置Cu层174,以形成第一电极焊盘130。随后,在用以形成第一电极焊盘的锥形开口220中形成第一电极焊盘130,该第一电极焊盘130具有包括Au层170、Ni层172和Cu层174的三层结构。使得用以形成第一电极焊盘的锥形开口220的锥形内壁变得粗糙。从而,可以增强到第一电极焊盘130的粘合力,并防止由热应力产生分层。
而且,还可以使用诸如Au/Pd/Ni、Sn/Ni、Sn-Ag(锡银合金)之类的金属来代替Au层170和Ni层172。此外,可以以第一电极焊盘130的上表面暴露于第一绝缘层121的方式,对第一绝缘层121的表面进行抛光。
在图9F中,通过非电解Cu电镀,在第一电极焊盘130和第一绝缘层121的表面上形成种子层190。对于形成种子层190的方法而言,可以采用另一种薄膜形成方法(溅射法或CVD方法),或者可以形成非Cu的导电金属。而且,为了增强粘合力,可以在第一绝缘层121上和第一电极焊盘130的表面上执行粗糙化处理之后形成种子层。
在图9G中,将作为电镀抗蚀剂的干膜抗蚀剂240层压在种子层190的表面(上表面)上。然后,在干膜抗蚀剂240上形成图案(曝光和显影),从而形成用以形成第三电极焊盘的开口250,该开口暴露种子层190的一部分。用以形成第三电极焊盘的开口250的内侧直径对应于第三电极焊盘136的外侧直径,以及,用以形成第三电极焊盘的开口250的深度限定了第三电极焊盘136的高度(厚度)。可以采用液体抗蚀剂代替干膜抗蚀剂240。
在图9H中,通过从种子层190馈电,执行电解Cu电镀,以便将Cu沉积在用以形成第三电极焊盘的开口250中,来形成直径比第一电极焊盘130大的第三电极焊盘136。于是,将在径向方向上(平面方向)具有大直径的第三电极焊盘136布置在第一电极焊盘130的表面上。
在图9I中,将干膜抗蚀剂240和布置在第三电极焊盘136下的种子层190之外的种子层190从第一绝缘层121去除。于是,在第一绝缘层121上留下第三电极焊盘136。在图9I和之后附图中执行的步骤中,布置在第三电极焊盘136下面的种子层190中的Cu被集成一体。从而,省略种子层190。
在图9J中,在第三电极焊盘136上执行粗糙化处理,然后,层压诸如环氧树脂或聚亚胺树脂之类的树脂膜,来形成第二绝缘层123。于是,获得了具有第一电极焊盘130和第三电极焊盘136的第一层122。
在图9K中,例如,在第二绝缘层123上辐射激光束,以曝光第三电极焊盘136的表面中心的方式形成通孔260。
在图9L中,通过在第二绝缘层123的表面和通孔260的内表面上的非电解铜电镀,形成种子层282。
在图9M中,将作为电镀抗蚀剂的干膜抗蚀剂270层压在第二绝缘层123的表面(上表面)上。然后,在干膜抗蚀剂270上形成图案(曝光和显影),来形成用以形成布线图案的开口280,该开口280暴露种子层282的一部分。可以采用液体抗蚀剂代替干膜抗蚀剂270。
在图9N中,通过对种子层282进行馈电,执行电解Cu电镀,以便将Cu沉积在用以形成布线图案的开口280中的通孔260和种子层282上,从而形成通孔134和布线图案层140。
在图90中,将干膜抗蚀剂270和布置在布线图案层140下的种子层282之外的种子层282从第二绝缘层123上去除掉。于是,将布线图案层140保留在第二绝缘层123上。在图90以及后续的附图中,未示出种子层282。
在图9P中,在第二绝缘层123和布线层140的表面上执行粗糙化处理,然后,对包含环氧树脂作为主要成分(可以对应于所需要的硬度和弹性,适当地改变填充物的成分)的薄膜形状的所谓的积层树脂284进行层压,以形成第二层124的绝缘层(第三绝缘层)。此后,例如,辐射激光束来形成通孔290,从而将布线图案层140的表面暴露出来。
随后,重复图9L至图9P的步骤,来形成第二层124的通孔142以及第三层126的布线图案层150。而且,在至少要布置四个布线板520的情况下,优选地,应当相应地重复图9L至图9P的步骤。
在图9Q中,通过在第三层126的绝缘层的表面(上表面)上进行非电解Cu电镀,形成种子层314,以及随后,层压作为电镀抗蚀剂的干膜抗蚀剂300。对于形成种子层314的方法而言,可以采用非电解Cu电镀之外的薄膜形成方法,或者通过Cu之外的导电金属形成种子层314。
然后,在干膜抗蚀剂300上形成图案(曝光与显影),来形成用以形成电极的开口310,该开口暴露种子层314的一部分。接下来,通过对种子层314进行馈电,执行电解Cu电镀,以将Cu沉积在通孔312以及用以形成电极的开口310中,从而形成通孔152和第二电极焊盘160。然后,将干膜抗蚀剂300和布置在第二电极焊盘160下的种子层314之外的种子层314去除掉。在图9R及其后的附图中执行的步骤中,布置在第二电极焊盘160下的种子层314中的Cu被集成一体。因此,省略种子层314。
在图9R中,将阻焊剂320层压在第三层126的绝缘层的表面(上表面)上,并因此形成第四层128的绝缘层,然后,形成开口330,以暴露第二电极焊盘160的中心部分。
在图9S中,通过湿法蚀刻去除掉支撑基板200,以便获得布线板520。对于支撑基板200,还可以将两个支撑基板200粘帖在纵向方向上,并在它们的上表面侧和下表面侧的两个表面上布置布线板520。在这种情况下,两个支撑基板200被分成两部分,并通过湿法蚀刻被去除。
然后,如图8所示,将焊球放置在布线板520的第一电极焊盘130上,并执行回流,以便通过焊料凸起180将半导体芯片110的每个端都连接至第一电极焊盘130,并将半导体芯片110安装在布线板520上。可以适当地选择将半导体芯片110安装在布线板520上的步骤。例如,有按照客户需要将半导体芯片110安装在布线板520上的情况,以及在布线板520被发送到的客户处将半导体芯片110安装在布线板520上的情况。
而且,在焊料凸起180的回流中产生热应力的情况下,由于在第一电极焊盘130的外周,形成的锥形表面132在芯片安装侧的直径比在基板层压侧的直径小,从而增大了锥形表面132与第一绝缘层121的粘合力。因此,可以防止生成裂缝。此外,形成第一绝缘层121的锥形开口内壁,以覆盖锥形表面132的整个外周。从而,增大了对第一电极焊盘130的吸持力。因此,在芯片安装后,即使对半导体芯片110施加了拔出的力,也可以防止第一电极焊盘130和第一层122的绝缘层分离。
此外,在该示例中,形成了要从第一电极焊盘130的外侧直径处沿半径方向(平面方向)突出的第三电极焊盘136。从而,热应力的前进方向被第一电极焊盘136所阻止,并在沿第一绝缘层121和第二绝缘层123之间边界表面的方向上被吸收。从而,在根据第三示例的布线板520中,可以防止在覆盖第三电极焊盘136的外周的第二绝缘层123上产生裂缝。
图10是示出第三示例的变形的视图。如图10所示,在该变形中,在与第三示例中的情况纵向相反的方向上使用布线板520。更具体地说,通过焊料凸起180将半导体芯片110安装在第二电极焊盘160上,通过焊球的回流,在第一电极焊盘130上形成焊料凸起340。可以通过焊接管脚代替焊料凸起340。
在该变形中,将焊料凸起340连接至第一电极焊盘130。从而,通过增大锥形表面132到第一层122的绝缘层的粘合力获得的键合强度作用在焊料凸起340上。
可以将半导体芯片110安装在如图8和图10所示的布线板520中的第一电极焊盘130或第二电极焊盘160上。
在该变形中,可以在第二电极焊盘160上布置具有布置了的Au层和Ni层(Au层暴露于表面)的镀层。而且,还可以采用Au/Pd/Ni、Sn/Ni、Sn-Ag(锡银合金)和Sn来代替Au层170和Ni层172。此外,可以只采用金属形成第一电极焊盘130。另外,理所当然地,每种金属不限于所述的金属,只要是可用的金属就都可以采用,而且,各种金属的组合不限于所述的组合。
而且,在该变形中,还可以通过将半导体芯片110装载在布线板520上,然后在图9R的步骤中去除支撑基板200,来完成半导体器件。
而且,在该变形中,可以将具有绝缘特性的底部填充树脂填充在半导体芯片110和布线板520之间。
而且,可以采用引线键合代替焊料凸起180将半导体芯片110安装在布线板520上。此外,可以通过焊接管脚代替焊料凸起180,将半导体芯片110安装在布线板520上。
[第四示例]
图11是示出了应用了根据本发明的布线板的第四个示例的半导体器件的纵剖面图。在图11中,与第一示例至第三示例中的相同的部分具有相同的参考标号,从而,省略了对这些部分的描述。
如图11所示,在用于根据第四示例的半导体器件600的布线板620中,形成了电极开430,其中,第一电极焊盘130的表面(在Au层170侧的端面)是锥形的,而且从第一层122的绝缘层的表面凹进。从而,通过对插入电极开口430中的焊球执行回流(热处理),在Au层170侧形成焊料凸起180。
虽然用于半导体器件600的布线板620的制造方法与根据第三示例的图9A至9S中所示的步骤是一样的,但是不同之处在于,Cu层在图9D的步骤中被布置在支撑基板200上,并和支撑基板200一起在图9S的步骤中被去除掉。
在第四个示例中,相应地,在图9D的步骤中,将电力从用以形成第一电极焊盘的锥形开口220的内部馈至支撑基板200,来执行电解Cu电镀,以便将Cu沉积在用以形成第一电极焊盘的锥形开口220中的支撑基板200上,以形成Cu层440(见图6B)。随后,将电力馈至支撑基板200,以执行电解电镀,以便将Au沉积在用以形成第一电极焊盘的锥形开口220中的Cu层440上,从而布置Au层170,以及此外,将Ni沉积在Au层170的表面,以布置Ni层172。此外,将支撑基板200用作馈电层,来执行电解电镀,以便将Cu沉积在用以形成第一电极焊盘的锥形开口220中的Ni层172上,从而布置Cu层174。
而且,在图9S的步骤中,通过湿法蚀刻,去除掉支撑基板200,并且还去除掉Cu层440,以便获得布线板620。在布线板620中,去除掉Cu层440,以便在下表面侧(芯片安装侧)形成从第一绝缘层121的表面凹进的电极开口430(见图60)。
并且,在第四示例中,对于支撑基板200,还可以将两个支撑基板200粘帖在纵向方向上,并在它们的上表面侧和下表面侧的两个表面上布置布线板620。在这种情况下,两个支撑基板200被分成两部分,并通过湿法蚀刻被去除。
然后,如图11所示,将焊球放置在凹进电极开430的Au层170上,并执行回流,以便将半导体芯片110的每个端都通过焊料凸起180连接至第一电极焊盘130,并将半导体芯片110安装在布线板620上。适当地选择将半导体芯片110安装在布线板620上的步骤。例如,有按照客户需要将半导体芯片110安装在布线板620上的情况,以及在布线板620被发送到的客户处将半导体芯片110安装在布线板620上的情况。
从而,在根据第四示例的布线板620中,在下表面(芯片安装侧)上形成了从第一绝缘层121的表面凹进的电极开口430。从而,当半导体芯片110要被安装时,通过在电极开口430上执行回流(热处理),将焊料凸起180键合至第一电极焊盘130的Au层170侧。于是,焊料凸起180被可靠地键合至第一电极焊盘130,并且通过电极开430的外围边缘部分,还增强了在半径方向上的键合强度。
在根据第四示例的半导体器件600中,可以在半导体芯片110和布线板620之间填充具有绝缘特性的底部填充树脂。而且,还可以采用Au/Pd/Ni、Sn/Ni、Sn-Ag(锡银合金)和Sn来代替Au层170和Ni层172。此外,可以只采用金属形成第一电极焊盘130。另外,理所当然地,每种金属不限于所述的金属,只要是可用的金属就都可以采用,而且,各种金属的组合不限于所述的组合。
而且,在焊料凸起180的回流中产生热应力的情况下,由于在第一电极焊盘130的外周,形成的锥形表面132在芯片安装侧的直径比在基板层压侧的直径小,这就增大了锥形表面132到第一绝缘层121的粘合力。因此,可以防止生成裂缝。
此外,形成了宽大的第三电极焊盘136,该第三电极焊盘136在第一电极焊盘130的外侧直径处沿半径方向(平面方向)突出。从而,热应力的前进方向被第三电极焊盘136所阻止,并在沿第一绝缘层121和第二绝缘层123之间边界表面的方向上被吸收。从而,在根据第四示例的布线板620中,可以防止在覆盖第三电极焊盘136的外周的第二绝缘层123上产生裂缝。
图12是示出第四示例的变形的视图。如图12所示,在该变形中,在与第四示例中情况纵向相反的方向使用布线板620。更具体地说,通过焊料凸起180将半导体芯片110安装在第二电极焊盘160上,通过焊球的回流,在第一电极焊盘130上形成焊料凸起340。在这种情况下,在电极开口(凹进的部分)430中形成焊料凸起340,所述电极开口是从第一绝缘层121的表面凹进的。从而,通过电极开口430的外围边缘部分,增强了半径方向上的键合强度。可以通过焊接管脚来代替焊料凸起340。
在该变形中,将焊料凸起340连接至第一电极焊盘130。从而,通过增大锥形表面132到第一层122的绝缘层的粘合力获得的键合强度作用在焊料凸起340上。
可以将半导体芯片110安装在如图11和图12所示的布线板620中的第一电极焊盘130或第二电极焊盘160上。
在该变形中,可以在第二电极焊盘160上布置具有布置了Au层和Ni层(Au层暴露于表面)的镀层。而且,还可以采用Au/Pd/Ni、Sn/Ni、Sn-Ag(锡银合金)和Sn来代替Au层170和Ni层172。此外,可以只采用金属形成第一电极焊盘130。另外,理所当然地,每种金属不限于所述的金属,只要是可用的金属就都可以采用,而且,各种金属的组合不限于所述的组合。
而且,在该变形中,还可以通过将半导体芯片110装载在布线板620上,然后去除支撑基板200,来完成半导体器件。
而且,在该变形中,可以将具有绝缘特性的底部填充树脂填充在半导体芯片110和布线板620之间。
而且,可以采用引线键合代替焊料凸起180将半导体芯片110安装在布线板620上。此外,可以通过焊接管脚代替焊料凸起180,将半导体芯片110安装在布线板620上。
理所当然地,除了应用于用于半导体芯片装载的电极焊盘之外,还可以将根据本发明的电极焊盘应用于用于外部连接(例如,BGA(Ball Grid Array,球栅阵列封装)、PGA(Pin Grid Array,针栅阵列封装)和LGA(Land Grid Array,栅格阵列封装))的电极焊盘中。
而且,除了结构中形成了焊料凸起180的半导体器件之外,本发明还适用于结构中的电子元件装载在基板上的半导体器件中,或适用于结构中的布线图案形成于基板上的半导体器件中。因此,理所当然的是,例如,本发明还适用于要通过焊料凸起或多层基板或转接板(interposer)键合在基板上的倒装芯片,其中电路板通过焊料凸起键合至该转接板。
Claims (13)
1.一种制造布线板的方法,其包括:
第一步骤,在支撑基板上形成抗蚀剂层;
第二步骤,在所述抗蚀剂层上形成锥形开口,所述锥形开口在支撑基板侧的直径较小而在开口侧的直径较大;
第三步骤,在所述锥形开口的内部形成电极焊盘,该电极焊盘在所述开口侧的直径较大;
第四步骤,去除所述抗蚀剂层,并在所述电极焊盘周围以及所述支撑基板上形成绝缘层;
第五步骤,形成通孔,所述通孔使所述电极焊盘暴露于所述绝缘层;
第六步骤,形成布线层,所述布线层电连接至所述通孔表面上的所述电极焊盘和所述绝缘层;
第七步骤,去除所述支撑基板,并暴露所述电极焊盘小直径侧的端面。
2.一种制造布线板的方法,其包括:
第一步骤,在支撑基板上形成绝缘层;
第二步骤,在所述绝缘层上形成锥形开口,所述锥形开口在支撑基板侧的直径较小而在开口侧的直径较大;
第三步骤,在所述锥形开口的内部形成电极焊盘,该电极焊盘在开口侧的直径较大;
第四步骤,在所述绝缘层的表面形成电连接至所述电极焊盘的布线层;以及
第五步骤,去除所述支撑基板,并暴露所述电极焊盘小直径侧的端面。
3.根据权利要求1的制造布线板的方法,其中,所述电极焊盘与锥形外周表面的水平面成倾斜角θ,该倾斜角被设为50°至80°。
4.根据权利要求1的制造布线板的方法,其中,第四步骤包括在形成所述绝缘层之前使表面粗糙的步骤,该表面包括所述电极焊盘的锥形外周表面。
5.根据权利要求2的制造布线板的方法,其中,
第三步骤包括在形成所述电极焊盘之前使所述锥形开口的内部粗糙的步骤。
6.根据权利要求1的制造布线板的方法,其中,
所述支撑基板是由金属形成的;
第三步骤包括在所述支撑基板和所述电极焊盘之间形成与所述支撑基板类型相同的金属层的步骤;以及
第七步骤包括去除所述支撑基板并去除所述金属层以使得所述电极焊盘的表面暴露从而形成锥形开口的步骤。
7.根据权利要求2的制造布线板的方法,其中,
所述支撑基板是由金属形成的;
第三步骤包括在所述支撑基板和所述电极焊盘之间形成与所述支撑基板类型相同的金属层的步骤;以及
第五步骤包括去除所述支撑基板并去除所述金属层以使得所述电极焊盘的表面暴露从而形成锥形开口的步骤。
8.一种利用根据权利要求1所述的制造布线板的方法来制造半导体器件的方法,所述方法还包括:
通过焊料凸起将半导体芯片安装在电极焊盘的步骤。
9.一种利用根据权利要求1所述的制造布线板的方法来制造半导体器件的方法,所述方法还包括:
将半导体芯片安装在电极焊盘形成表面的相对侧表面的步骤,其中所述电极焊盘形成表面上形成了所述布线板的电极焊盘。
10.一种布线板,其包括:
电极焊盘;以及
形成的与所述电极焊盘接触的绝缘层,其中
将所述电极焊盘形成为具有锥形形状,该锥形形状在形成该绝缘层的绝缘层侧直径较大,而在所述电极焊盘的暴露表面侧直径较小。
11.根据权利要求2所述的制造布线板的方法,其中,
所述电极焊盘与锥形外周表面的水平面成倾斜角θ,该倾斜角被设置为50°至80°。
12.一种利用根据权利要求2所述的制造布线板的方法来制造半导体器件的方法,所述方法还包括:
通过焊料凸起将半导体芯片安装在所述电极焊盘上的步骤。
13.一种利用根据权利要求2所述的制造布线板的方法来制造半导体器件的方法,所述方法还包括:
将半导体芯片安装在电极焊盘形成表面的相对侧表面的步骤,其中所述电极焊盘形成表面上形成了所述布线板的电极焊盘。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007108152A JP5032187B2 (ja) | 2007-04-17 | 2007-04-17 | 配線基板の製造方法及び半導体装置の製造方法及び配線基板 |
JP2007-108152 | 2007-04-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101290889A true CN101290889A (zh) | 2008-10-22 |
Family
ID=39871092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2008100902857A Pending CN101290889A (zh) | 2007-04-17 | 2008-04-17 | 布线板制造方法、半导体器件制造方法和布线板 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8225502B2 (zh) |
JP (1) | JP5032187B2 (zh) |
KR (1) | KR101458989B1 (zh) |
CN (1) | CN101290889A (zh) |
TW (1) | TW200849530A (zh) |
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Publication number | Publication date |
---|---|
JP5032187B2 (ja) | 2012-09-26 |
US20120256320A1 (en) | 2012-10-11 |
US20080257596A1 (en) | 2008-10-23 |
US8225502B2 (en) | 2012-07-24 |
TW200849530A (en) | 2008-12-16 |
JP2008270346A (ja) | 2008-11-06 |
KR20080093910A (ko) | 2008-10-22 |
KR101458989B1 (ko) | 2014-11-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20081022 |