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CN111602244B - 具有漏极选择栅切割结构的三维存储器件及其形成方法 - Google Patents

具有漏极选择栅切割结构的三维存储器件及其形成方法 Download PDF

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CN111602244B CN202080000882.5A CN202080000882A CN111602244B CN 111602244 B CN111602244 B CN 111602244B CN 202080000882 A CN202080000882 A CN 202080000882A CN 111602244 B CN111602244 B CN 111602244B
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Abstract

提供了用于形成三维(3D)存储器件的结构和方法的实施例。在示例中，一种3D存储器件包括：芯区域；以及阶梯区域。所述阶梯区域包括多个梯级，所述多个梯级均至少具有在横向方向上延伸的导体/电介质对。所述阶梯区域包括：沿着垂直方向和所述横向方向延伸的漏极选择栅(DSG)切割结构；以及沿着所述垂直方向在所述DSG结构中延伸的多个支撑结构。所述支撑结构中的至少一个支撑结构沿着所述横向方向的尺寸大于沿着正交于所述横向方向的第二横向方向的尺寸。

Description

具有漏极选择栅切割结构的三维存储器件及其形成方法
技术领域
本公开的实施例涉及三维(3D)存储器件以及用于形成具有漏极选择栅(DSG)切割结构的3D存储器件的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制信号来往于存储阵列的外围器件。
发明内容
提供了3D存储器件以及用于形成具有DSG切割结构的3D存储器件的方法的实施例。
在一个示例中，一种3D存储器件包括：芯区域；以及阶梯区域，具有多个梯级，所述多个梯级均至少具有在横向方向上延伸的导体/电介质对。所述阶梯区域包括：沿着垂直方向和所述横向方向延伸的DSG切割结构；以及沿着所述垂直方向在所述DSG结构中延伸的多个支撑结构。所述支撑结构中的至少一个支撑结构沿着所述横向方向的尺寸大于沿着正交于所述横向方向的第二横向方向的尺寸。
在另一示例中，一种用于形成3D存储器件的方法包括以下操作。首先，在衬底之上形成具有多个第一/第二电介质层对的电介质堆叠体。在所述电介质堆叠体的芯区域中形成DSG切割开口。形成具有多个梯级的阶梯结构，其在所述电介质堆叠体的阶梯区域中沿着横向方向延伸。在不同于所述DSG切割开口的工艺中，在所述阶梯区域中形成沿着所述横向方向延伸的第二DSG切割开口。在所述DSG切割开口中形成DSG切割结构，并在所述第二DSG切割开口中形成第二DSG切割结构。
在再一示例中，一种用于形成3D存储器件的方法包括以下操作。首先，在衬底之上形成具有多个第一/第二电介质层对的电介质堆叠体。在所述电介质堆叠体的芯区域中形成沟道结构。形成阶梯结构，所述阶梯结构具有在所述电介质堆叠体的阶梯区域中沿着横向方向延伸的多个梯级。在相同工艺中，在所述电介质堆叠体的芯区域中形成DSG切割开口并且在所述电介质堆叠体的阶梯区域中形成第二DSG切割开口。在所述DSG切割开口中形成DSG切割结构，并在所述第二DSG切割开口中形成第二DSG切割结构。
附图说明
结合在本文中并形成说明书一部分的附图示出了本公开的实施例，并且与描述一起进一步用于解释本公开的原理并使本领域技术人员能够实现和使用本公开。
图1A示出了根据本公开的一些实施例的示例性3D存储器件的截面图。
图1B示出了根据本公开的一些实施例的另一示例性3D存储器件的截面图。
图1C示出了根据本公开的一些实施例的图1A-1B所示的示例性3D存储器件的顶视图。
图2A示出了根据本公开的一些实施例的另一示例性3D存储器件的截面图。
图2B示出了根据本公开的一些实施例的图2A所示的示例性3D存储器件的顶视图。
图3示出了根据本公开的一些实施例的通过示例性制造工艺形成的3D存储器件的截面图。
图4A-4D示出了根据本公开的一些实施例的在另一示例性制造工艺的各个阶段的3D存储器件的截面图。
图5A-5D示出了根据本公开的一些实施例的在另一示例性制造工艺的各个阶段的另一3D存储器件的截面图。
图6A-6D示出了根据本公开的一些实施例的在另一示例性制造工艺的各个阶段的另一3D存储器件的截面图。
图7示出了根据本公开的一些实施例的图3和图4A-4D所示的示例性制造操作的流程图。
图8示出了根据本公开的一些实施例的图3和图5A-5D所示的示例性制造操作的流程图。
图9示出了根据本公开的一些实施例的图3和图6A-6D所示的示例性制造操作的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体的配置和布置进行了讨论，但是应当理解的是，这仅仅是为了说明性的目的而进行的。本领域技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于本领域技术人员显而易见的是，本公开还可以用于各种其他应用中。
应当注意，说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可包括特定特征、结构或特性，但每个实施例可能不一定包括特定的特征、结构或特性。此外，这些短语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现该特征、结构或特性将在本领域技术人员的知识范围内。
通常，可以至少部分地根据在上下文中的用法来理解术语。例如，如本文所使用的术语“一个或多个”，至少部分地取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一个”、“一”、或“该”之类的术语仍然可以至少部分地取决于上下文被理解为传达单数用法或传达复数用法。另外，术语“基于”可以被理解为不一定旨在传达一组排他性因素，而是可以替代地，仍然至少部分地取决于上下文，允许不一定明确描述的其他因素的存在。
如于此使用的，术语“标称的/标称上”指在产品或工艺的设计阶段期间设定的用于部件或工艺操作的特性或参数的期望或目标值与期望值以上和/或以下的值的范围一起。值的范围能够归因于制造工艺或公差的稍微变化。如于此使用的，术语“大约”指示能够基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”能够指示给定量的值在例如该值的10-30％(例如，该值的±10％、±20％、或±30％)之内变化。
如本文所使用的，阶梯结构是指一组表面，其包括至少两个水平表面(例如，沿着xy平面)和至少两个(例如，第一和第二)垂直表面(例如，沿着z轴)，使得每个水平表面邻接第一垂直表面并邻接第二垂直表面，该第一垂直表面从水平表面的第一边缘向上延伸，该第二垂直表面从该水平表面的第二边缘向下延伸。“台阶”或“阶梯”是指一组邻接表面的高度的垂直偏移。在本公开中，术语“阶梯”和术语“台阶”是指阶梯结构的一个层级并且可互换地使用。在本公开中，水平方向可以指与衬底(例如，提供用于其之上的结构的形成的制造平台的衬底)的顶表面平行的方向(例如，x轴或y轴)，并且垂直方向可以指正交于结构的顶表面的方向(例如，z轴)。
广泛用于各种电子产品中的NAND闪存器件是非易失性的，重量轻，功耗低，且性能良好。当前，平面NAND闪存器件已经达到其存储极限。为了进一步增大存储容量并降低每比特的存储成本，已经提出了3D NAND存储器件。现有的3D NAND存储器件通常包括多个存储块。相邻的存储块通常由栅极线缝隙(GLS)隔开，在栅极线缝隙中形成有阵列公共源极(ACS)。为了进一步控制存储块中的存储单元，在存储块中形成了DSG切割结构，诸如顶部选择栅(TSG)切割结构。TSG切割结构可以形成在3D NAND存储器件的芯区域和阶梯区域二者中。可以选择由TSG切割结构划分的例如栅电极的导体层，使得可以对3D NAND存储器件的所期望部分(例如，存储单元)执行各种操作。
随着对更高存储容量的需求的持续，已经提出了具有多层面(deck)结构的3DNAND存储器件。与现有的3D NAND存储器件相比，具有多层面结构的3D NAND存储器件沿垂直方向通常具有更多的层级(或导体/电介质层对或梯级)。由于层级数的增大，在阶梯区域中形成TSG切割结构的现有方法变得具有挑战性。例如，在形成具有双层面结构的3D NAND存储器件的现有制造工艺中，在形成沟道结构之前，下层面和上层面中的梯级是独立形成的。多层面结构的TSG切割结构是在上层面的梯级形成之后形成的。TSG切割结构的形成通常包括对梯级和芯区域进行图案化并沉积电介质材料。随着多层面结构中的层级数的增大，在沟道结构被部分/完全形成之后，整个多层面结构的梯级就形成了。在形成梯级之前，例如通过图案化芯区域和阶梯区域并将图案转移到梯级上来形成TSG切割结构。这可能导致形成TSG切割结构的不期望的电介质材料(例如氧化硅)残留在梯级的表面上。残留的电介质会影响导体层与降落在导体层上的接触部之间的电接触，从而损害3D NAND存储器件的性能。
本公开提供了具有带有TSG切割结构的多层面结构的3D存储器件(例如3D NAND存储器件)以及用于形成3D存储器件的方法。3D存储器件包括具有至少两个层面的堆叠体结构，该至少两个层面在衬底上沿着垂直方向(例如，z轴)堆叠。在3D存储器件的阶梯区域中，梯级沿着横向方向(例如，x轴)延伸。TSG切割结构在梯级中沿横向方向和垂直方向延伸，将梯级分为一对部分。多个支撑结构(例如，支撑柱或虚设沟道结构)沿着横向方向与TSG切割结构对准并沿着横向平面与TSG切割结构重叠(例如，延伸穿过TSG切割结构或在TSG切割结构中延伸)。支撑结构可以包括诸如氧化硅的电介质材料，并且可以从梯级的顶表面延伸至阶梯区域的底部(例如，以与衬底接触)。TSG切割结构包括与支撑结构相同的电介质材料，并且沿垂直方向具有至少四个导体/电介质对的厚度/深度。
支撑结构的长度/深度可以等于或大于TSG切割结构的深度。在一些实施例中，TSG切割结构的底表面到达或标称上到达阶梯区域的底部(或衬底的顶表面)。也就是说，TSG切割结构的深度可以等于或标称上等于TSC切割结构所在的梯级的顶表面与阶梯结构的底部(或衬底的顶表面)之间的距离。支撑结构的横向尺寸可以大于常规支撑结构的横向尺寸。在一些实施例中，沿着正交于该横向方向的第二横向方向(例如，y轴)，支撑结构的尺寸大于TSG切割结构的尺寸。在一些实施例中，支撑结构具有椭圆形形状，其沿着横向方向的尺寸大于第二横向方向的尺寸。
本公开提供了各种方法，以减少或消除3D存储器件中梯级上不期望的电介质残留物，从而改善导体层与接触部之间的电接触。在本公开中，为了在堆叠体结构中容纳更多的层级，形成阶梯区域、芯区域和阶梯区域中的TSG切割结构、支撑结构和沟道结构的顺序可以改变。阶梯区域中的TSG切割结构和支撑结构可以通过相同的操作或不同的操作形成。可以通过相同的操作或不同的操作来形成阶梯区域和芯区域中的TSG切割结构。在一些实施例中，在形成阶梯区域中的TSG切割结构和支撑结构之前，形成芯区域中的TSG切割结构和沟道结构。例如，可以例如使用单个光掩模和相同的蚀刻工艺来图案化阶梯区域中的堆叠体结构的部分，以在阶梯区域中形成TSG切割结构和支撑结构的开口。也可以通过独立的操作来形成用于在阶梯区域中形成TSG切割结构和支撑结构的开口。在一些实施例中，可以在形成梯级之后通过相同的图案化操作来形成用于在阶梯区域和芯区域中形成TSG切割结构的开口。
为了便于说明，作为示例描述了TSG切割结构，以解释DSG切割结构的形成，该DSG切割结构可以位于3D存储器件中的任何合适位置。通常，TSG切割结构形成在芯区域和阶梯区域的顶部部分中。然而，在各种实施例/应用中，TSG切割结构的位置可以由于制造工艺而改变。例如，取决于制造工艺，TSG切割结构可以例如在3D存储器件中的顶部、中间或底部。在通过混合键合形成的3D存储器件中，可以将一个晶片的上部部分中的TSG切割结构翻转并定位在键合结构的底部/中间部分处。即，尽管在此描述了TSG切割结构的结构和形成，但是在3D存储器件中的TSG切割结构的最终位置不应受到实施例的限制。因此，本公开中的术语“DSG切割结构”用于表示通过所公开的方法形成并且可以位于3D存储器件中的任何合适的位置的切割结构。DSG切割结构可以是3D存储器件中的TSG切割结构，或是位于另一3D存储器件的中间或底部中的另一切割结构。同时，本公开中的实施例的描述着重于形成3D存储器件的阶梯区域和芯区域的结构和方法。可以很少或最少地描述形成3D存储器件的其他部分(例如，阶梯区域和芯区域之间的过渡区域)的结构和方法。
图1A-1C示出了根据一些实施例的具有双层面结构的示例性3D存储器件100。3D存储器件100可以包括阶梯区域(“SS区域”)和芯区域(“芯区域”)，以及可选地，在阶梯区域(“SS区域”)和芯区域(“芯区域”)之间的过渡区域(“过渡区域”)。图1A和图1B均示出了3D存储器件100沿着图1C所示的A-A'方向(例如，沿xz平面)的截面图。图1A和图1B示出了3D存储器件100的可能的不同结构。图1C示出了3D存储器件100的沿着xy平面的顶视图。
如图1A和图1C所示，3D存储器件100可以包括衬底102和在衬底102之上的堆叠体结构104。堆叠体结构104可以是具有多个存储单元的存储堆叠体。3D存储器件100(或堆叠体结构104)可以被划分为阶梯区域、芯区域、以及阶梯区域与芯区域之间的过渡区域(如果有的话)。3D存储器件100可以包括在芯区域、阶梯区域和过渡区域(如果有的话)中延伸的多个交错的导体层106和电介质层108。
在芯区域中，3D存储器件100可以包括在堆叠体结构104中垂直延伸(例如，沿z轴)的一个或多个沟道结构117和一个或多个虚设沟道结构116。3D存储器件100可以在芯区域和阶梯区域中包括在堆叠体结构104中横向(例如，沿着x轴)且垂直延伸的一个或多个源极接触结构124。在芯区域中，3D存储器件100还可以包括横向(例如，沿x轴)且垂直(例如，沿z轴)延伸的一个或多个TSG切割结构110。TSG切割结构110可以形成在可与沟道结构117区分开的多个虚设沟道结构116之上。在一些实施例中，虚设沟道结构116不具有漏极结构，并且因此不用作沟道结构117。堆叠体结构104可包括：在衬底102之上的第一存储堆叠体(例如，作为第一层面)；以及在第一存储堆叠体之上的第二存储堆叠体(例如，作为第二层面)。
在阶梯区域中，3D存储器件100可以包括沿着横向方向(例如，x方向)延伸的多个梯级。在一些实施例中，3D存储器件100包括绝缘结构118，堆叠体结构104位于绝缘结构118中。在阶梯区域中，3D存储器件100还可以包括在梯级中且在xz平面中延伸的TSG切割结构112，以及沿垂直方向(例如，z轴)延伸的多个支撑结构114和126。在一些实施例中，一个TSG切割结构112沿着x轴与相应的TSG切割结构110对准。在一些实施例中，每个TSG切割结构112例如通过过渡区域(如果有的话)与相应的TSG切割结构110接触。
衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的材料。在一些实施例中，衬底102是减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而减薄。在一些实施例中，衬底102包括硅。
堆叠体结构104可以包括多个交错的导体层106和电介质层108。每个导体层106和对应的电介质层108(例如，直接在导体层106上或直接在其之下)可以被称为导体/电介质层对，其可以从芯区域延伸到阶梯区域。沟道结构117和导体层106的相交点可以形成3D存储器件100中的多个存储单元，例如，存储单元的阵列。堆叠体结构104中的导体/电介质层对的数量(例如，32、64、96或128)确定3D存储器件100中的存储单元的数量。导体层106和电介质层108可以在垂直方向(例如，z方向)上交替。换句话说，除了在堆叠体结构104的顶部或底部的那些之外，每个导体层106可以在两侧上与两个电介质层108邻接，并且每个电介质层108可以在两侧上与两个导体层106邻接。导体层106均可以具有相同的厚度或具有不同的厚度。类似地，电介质层108均可以具有相同的厚度或具有不同的厚度。导体层106可包括导体材料，该导体材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多结晶硅(多晶硅)、掺杂硅、硅化物或它们的任何组合。电介质层108可包括电介质材料，该电介质材料包括但不限于，氧化硅、氮化硅、氮氧化硅、或它们的任何组合。在一些实施例中，导体层106包括诸如W的金属层，并且电介质层108包括氧化硅。
沟道结构117可以形成阵列，并且均可以在衬底102上方垂直地延伸。沟道结构117可以包括穿过交替的导体/电介质层对垂直延伸的半导体沟道。沟道结构117可以包括沟道孔，该沟道孔填充有多个沟道形成层的沟道形成结构，例如，电介质材料(例如，作为存储膜)和/或半导体材料(例如，作为半导体层)。在一些实施例中，存储膜是一种复合层，包括隧穿层、存储层(也被称为“电荷捕获层”)、和阻挡层。可选地，沟道孔的剩余空间可以被包括诸如氧化硅的电介质材料的电介质芯部分或完全填充。沟道结构117可以具有穿过堆叠体结构104的圆柱形状(例如，柱形状)，或者在每个存储堆叠体中具有梯形形状，并且在相邻的存储堆叠体之间的界面处具有错开的部分(例如，沿着沟道结构117的侧壁)。沟道结构117还可具有任何其他合适的形状，其不受本公开的实施例的限制。根据一些实施例，电介质芯、半导体层、隧穿层、存储层和阻挡层从中心朝向侧壁按此顺序径向布置。半导体层可以包括硅，诸如非晶硅、多晶硅和/或单晶硅。隧穿层可包括氧化硅、氮氧化硅、或它们的任何组合。存储层可以包括氮化硅、氮氧化硅、硅、或它们的任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质、或它们的任和组合。
在一些实施例中，沟道结构117还包括在沟道结构117的下部部分(例如，下端，未示出)中的导电插塞(例如，半导体插塞)。如于此使用的，当衬底102位于3D存储器件100的最低平面中时，组件(例如，沟道结构117)的“上端”是在垂直方向上更远离衬底102的端，而组件(例如，沟道结构117)的“下端”是在垂直方向上更靠近衬底102的端。导电插塞可以包括诸如硅的半导体材料，其从衬底102外延生长(例如，使用选择性外延生长)或以任何合适的方向沉积到衬底102上。应当理解，在一些实施例中，导电插塞包括单晶硅，与衬底102相同的材料。换句话说，导电插塞可包括从衬底102生长的外延生长的半导体层。导电插塞还可以包括与衬底102不同的材料。在一些实施例中，导电插塞包括硅、锗和硅锗中的至少一种。在一些实施例中，导电插塞的一部分在衬底102的顶表面上方并且与半导体沟道接触。导电插塞可以导电连接到半导体沟道。在一些实施例中，导电插塞的顶表面位于底部电介质层108(例如，堆叠体结构104的底部处的电介质层)的顶表面和底表面之间。在一些实施例中，导电插塞的底表面在衬底102的顶表面下方。在一些实施例中，导电插塞的底表面与衬底102的顶表面接触。
在一些实施例中，沟道结构117还在沟道结构117的上部部分(例如，上端，未示出)中包括漏极结构(例如，沟道插塞)。该漏极结构可以与半导体沟道的上端接触并且可以导电连接到半导体沟道。漏极结构可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，漏极结构包括开口，该开口填充有作为粘合层的Ti/TiN或Ta/TaN和作为导体材料的钨。通过在3D存储器件100的制造期间覆盖半导体沟道的上端，漏极结构可以用作蚀刻停止层，以防止蚀刻填充在半导体沟道中的诸如氧化硅和氮化硅的电介质。在随后的操作中，可以在漏极结构之上形成诸如过孔和/或接触垫的导电结构。
在一些实施例中，源极接触结构124在堆叠体结构104中横向(例如，沿x轴)且垂直(例如，沿z轴)延伸，并与衬底102接触。在一些实施例中，源极接触结构124在芯区域和阶梯区域中延伸。源极接触结构124可以包括绝缘间隔体和在绝缘间隔体中的源极接触部。在一些实施例中，源极接触结构124包括形成在衬底102中的掺杂区，该掺杂区与源极接触部接触并且导电连接到源极接触部。在一些实施例中，绝缘间隔体包括合适的电介质材料，诸如氧化硅、氮化硅和/或氮氧化硅。在一些实施例中，源极接触部包括合适的导电材料，诸如钨、多晶硅、掺杂的硅、硅化物、铝、铜和钴中的一种或多种。可以通过掺杂区和源极接触部将源极电压施加到存储单元。
在一些实施例中，一对源极接触结构124之间的存储单元在存储块中形成存储指，其中存储单元布置成行和列。两个源极接触结构124之间的行的数量可以是任何合适的数，诸如奇数，例如9。TSG切割结构110可以沿着存储指的中间行(例如第5行)形成，将存储指中的存储单元分为两部分。TSG切割结构110可以位于堆叠体结构104的顶部部分处。沿着芯区域中的z轴，TSG切割结构110可以从堆叠体结构104的顶表面延伸到至少第三导体层106。在一些实施例中，TSG切割结构110的深度在芯区域中是至少四个导体/电介质层对。在一些实施例中，TSG切割结构110包括氧化硅和氮氧化硅中的至少一种。
虚设沟道结构116可以在xz平面中与TSG切割结构对准。在各种实施例中，虚设沟道结构116可以直接位于TSG切结构110下方，或者延伸穿过TSG切结构110/在TSG切结构110中延伸。作为例子，图1A-1C示出了具有在TSG切割结构110中延伸的虚设沟道结构116的3D存储器件100的结构。在一些实施例中，除了缺乏与位线的电连接之外，虚设沟道结构116可以类似于沟道结构117(例如，从堆叠体结构104的顶表面延伸至衬底102)。在另一个例子中，图2A和图2B示出了具有位于TSG切割结构110之下的虚设沟道结构216的3D存储器件200的结构。在一些实施例中，虚设沟道结构116可以具有沟道结构117的下部部分(例如，从TSG切割结构110的底部延伸至衬底102)并且没有漏极结构。在两个实施例中，虚设沟道结构116通过TSG切割结构110从至位线的电连接断开，并且不用作沟道结构117。在各个实施例中，虚设沟道结构116可以形成在3D存储器件200中，并且虚设沟道结构216可以形成在3D存储器件100中。结构和制造方法的细节描述如下。
如图1A和图1C所示，3D存储器件100的阶梯区域可以包括阶梯结构，其中多个梯级横向地(例如，沿着x轴)延伸。在阶梯区域中，TSG切割结构112可以在梯级中横向(例如，沿着x轴)且垂直延伸。沿着x轴，TSG切割结构112可以延伸穿过梯级的至少一部分，这取决于3D存储器件100的设计。在阶梯结构中沿着z轴，TSG切割结构112可以从相应的梯级的顶表面延伸到相应的顶表面之下的至少第四导体层106。即，TSG切割结构112的深度在阶梯结构中为至少四个导体/电介质层对。在一些实施例中，形成绝缘结构118，并且TSG切割结构112部分地位于绝缘结构118中。绝缘结构118可以包括合适的电介质材料，诸如二氧化硅和/或氮氧化硅。TSG切割结构112的深度也可以认为是从绝缘结构118的顶表面到至少第四导体层106。为了便于描述，在本公开中，定义阶梯结构中的TSG切割结构112的深度等于或大于四个导体/电介质层对。尽管在本公开的图中，TSG切割结构112的轮廓代表多个梯级以示出TSG切割结构112的深度，但是TSG切割结构112的实际形状可以是任意的，取决于制造工艺。TSG切割结构112沿着xz平面的特定形状和深度不应该受本公开的实施例的限制。
在阶梯区域中，3D存储器件100包括多个支撑结构114和126。支撑结构114可以与TSG切割结构112对准(例如，沿着x轴)，沿着xy平面与TSG切割结构112至少部分重叠。在一些实施例中，支撑结构114在TSG切割结构112中延伸。与TSG切割结构112对准并重叠的支撑结构114的数量不应受到本公开的实施例的限制。与支撑结构114不同，支撑结构126可以位于阶梯结构中的任何合适位置，并且可以与TSG切割结构112不重叠。支撑结构114和126可以从梯级的顶表面(或绝缘结构118的顶表面，如果有的话)延伸到阶梯结构的底部(或与衬底102接触)。在本公开中，为了便于说明，可以使用不同的阴影/图案来描绘不同的结构(例如，支撑结构114和126、TSG切割结构112和绝缘结构118)。在实际产品中，这些结构可以包含相同的材料(单种或多种)，并且可以没有明确的边界(或边界可能会合并)。因此，结构的阴影和图案并不表示结构的材料(单种或多种)或结构的实际形状的差异。
如图1C所示，沿着xy平面，至少一个支撑结构114沿着x轴的尺寸可以大于沿着y轴的尺寸。在一些实施例中，每个支撑结构114沿着x轴的尺寸大于沿着y轴的尺寸。支撑结构114沿着xy平面的截面可以包括任何合适的形状，诸如矩形形状、椭圆形形状和/或其他任何形状。在各种实施例中，支撑结构114的截面还可以具有其他形状，该其他形状沿着x轴和y轴的尺寸标称上是相同的。例如，支撑结构114的截面可以包括圆形、正方形和/或其他任何形状。在一些实施例中，沿着y轴，支撑结构114的尺寸可以大于支撑结构114的尺寸。在一些实施例中，沿着xy平面，支撑结构114的截面的面积大于现有的支持结构。支撑结构114的截面可以是梯形形状(例如，沿着x轴的尺寸朝向衬底102逐渐减小)和/或柱形状。
在一些实施例中，支撑结构126具有与支撑结构114相同的形状和尺寸。在一些实施例中，支撑结构具有与支撑结构114不同的形状和尺寸，这取决于3D存存储器件100的设计。例如，沿着xy平面，一些支撑结构126的截面可以具有圆形形状，并且一些其他支撑结构126的截面可以具有椭圆形形状，如图1C所示。在一些实施例中，支撑结构126的截面大于现有的支撑结构。例如，支撑结构126沿着x轴和y轴的尺寸可以均大于现有支撑结构的尺寸。在一些实施例中，支撑结构126的截面标称上等于现有支撑结构的截面。在一些实施例中，支撑结构114和126以及TSG切割结构112均包括氧化硅和氧氮化硅中的至少一种。
沿着z轴，支撑结构114的尺寸可以等于或大于TSG切割结构112的深度。如图1A所示，沿着z轴，支撑结构114可延伸穿过TSG切割结构112，例如直到到达衬底102。如前所述，阶梯结构中TSG切割结构112的深度可以等于或大于四个导体/电介质层对。也就是说，TSG切割结构112的底表面可以标称上例如沿着z轴等于或低于的相应梯级的第四导体层106的底表面。在各种实施例中，TSG切割结构112的深度可以变化。图1B示出了与图1A所示的切割结构具有不同的深度的TSG切割结构112。如图1B所示，TSG切割结构112可以从梯级的顶表面延伸到阶梯结构的底部(例如，与衬底102接触)。即，阶梯结构中的TSG切割结构112的深度可以等于梯级的顶表面到阶梯结构的底部(例如，衬底102的顶表面)之间的距离。
在阶梯区域中，3D存储器件100可以包括与梯级接触的多个接触部130。为了便于描述，在本公开的附图中未示出梯级的边界。接触部130可在绝缘结构118中延伸，与导体层106接触并电连接。接触部130可以将字线信号传导至导体层106。在一些实施例中，接触部130包括合适的导电材料，诸如钨、钴、铝、铜、多晶硅和/或硅化物。
图2A和图2B示出了根据本公开的实施例的另一3D存储器件200。图2A示出了3D存储器件200的沿着图2B所示的B-B′方向(例如，沿着xz平面)的截面图。图2B示出了3D存储器件200的沿着xy平面的顶视图。
与3D存储器件100不同的是，3D存储器件200可以包括多个支撑结构214，这些支撑结构沿着xy平面的截面积小于支撑结构114的截面积。支撑结构214可以在阶梯区域中的任何合适的位置处。例如，支撑结构214可以在TSG切割结构112中延伸/延伸穿过TSG切割结构112并且在TSG切割结构112的外部延伸。在一些实施例中，沿着y轴，支撑结构214的尺寸等于或小于TSG切割结构112的尺寸。支撑结构214沿着xy平面的截面可以是任何合适的形状，诸如正方形形状、圆形形状和/或其他任何形状。支撑结构214的截面可以是梯形形状(例如，沿着x轴的尺寸朝向衬底102逐渐减小)和/或柱形状。在一些实施例中，支撑结构214均包括氧化硅和氮氧化硅中的至少一种。
3D存储器件100和200均可以是单片3D存储器件的一部分。术语“单片”是指3D存储器件的组件(例如，外围器件和存储阵列器件)形成在单个衬底上。对于单片3D存储器件，由于外围器件处理和存储阵列器件处理的回旋(convolution)，制造遇到了额外的限制。例如，存储阵列器件(例如，NAND沟道结构)的制造受到与已经形成或将要形成在相同衬底上的外围器件相关联的热预算的约束。
替代地，3D存储器件100和200均可以是非单片3D存储器件的一部分，其中可以将组件(例如，外围器件和存储阵列器件)独立形成在不同的衬底上，并且然后例如以面对面的方式键合在一起。在一些实施例中，存储阵列器件衬底(例如衬底102)保持为键合的非单片3D存储器件的衬底，并且外围器件(例如，包括用于促进3D存储器件100和200的操作的任何合适的数字、模拟和/或混合信号外围电路，诸如页面缓冲器、解码器和锁存器；未示出)被翻转并且面向下朝向存储阵列器件(例如，NAND存储串)用于混合键合。应当理解的是，在一些实施例中，存储阵列器件衬底(例如，衬底102)被翻转并且面向下朝向外围器件(未示出)用于混合键合，从而在键合的非单片3D存储器件中，存储阵列器件位于外围器件上方。存储阵列器件衬底(例如，衬底102)可以是减薄的衬底(其不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后端(BEOL)互连可以形成在减薄的存储阵列器件衬底的背面上。
在本公开中，图4A-4D、图5A-5D和图6A-6D中示出的制造工艺分别基于图3中形成的3D存储器件的结构。图3和图4A-4D示出了根据一些实施例的3D存储器件100在制造工艺的各个阶段的截面图。图7示出了用于形成3D存储器件100的方法700的流程图。为了便于说明，3D存储器件100具有双层面结构。在各种实施例中，3D存储器件还可以沿着垂直方向(例如，z方向)具有两个以上的存储堆叠体。具有两个以上存储层面的3D存储器件中的结构的制造可以类似于3D存储器件100的制造，并且在此不进行描述。应当理解，方法700中示出的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图3和图4A-4D所示的顺序不同的顺序执行。
如图7所示，在该工艺的开始，方法700从操作702开始，其中在衬底之上、在芯区域中形成下电介质堆叠体和下沟道孔部分。图3示出了对应的结构。
如图3所示，下电介质堆叠体304-1可以形成在衬底302之上，并且下沟道孔部分311(或者第一沟道孔部分)可以形成在下电介质堆叠体304-1的芯区域中。可以通过在衬底302之上交替沉积多个第一电介质层305和多个第二电介质层308，在衬底302之上形成下电介质堆叠体304-1。第一电介质层305和第二电介质层308可以在随后的栅极替代工艺期间具有不同的蚀刻选择性。在一些实施例中，第一电介质层305和第二电介质层308包括不同的材料。在一些实施例中，第一电介质层305在栅极替代工艺中用作牺牲层。在一些实施例中，第一电介质层305包括氮化硅，并且第二电介质层308包括氧化硅。第一电介质层305和第二电介质层308的沉积均可以包括化学气相沉积(CVD)、物理气相沉积(PVD)和原子层沉积(ALD)中的一种或多种。
多个下沟道孔部分311可以形成为在下电介质堆叠体304-1的芯区域中延伸。下沟道孔部分311均可以在相应的底部部分处暴露衬底302。可以通过合适的图案化/蚀刻工艺来形成下沟道孔部分311，该图案化/蚀刻工艺去除下电介质堆叠体304-1的部分以暴露衬底302。蚀刻工艺可以包括湿法蚀刻和/或干法蚀刻。在一些实施例中，在沉积第二电介质堆叠体之前，沉积诸如多晶硅的牺牲材料以填充在下沟道孔部分311中。牺牲材料的沉积可以包括任何合适的沉积方法，诸如CVD、PVD和/或ALD。在一些实施例中，执行适当的平坦化工艺，例如凹陷蚀刻和/或化学机械平坦化(CMP)，以去除下电介质堆叠体304-1之上的任何多余的电介质材料和/或牺牲材料。
返回参考图7，在形成下电介质堆叠体和下沟道孔部分之后，方法700进行到操作704，其中，在下电介质堆叠体之上形成上电介质堆叠体，从而形成电介质堆叠体。图3示出了对应的结构。
如图3所示，可以在下电介质堆叠体304-1之上沉积上电介质堆叠体304-2。类似于下电介质堆叠体304-1，上电介质堆叠体304-2也可包括交错的第一电介质层305和第二电介质层308，其可以通过形成下电介质堆叠体304-1的相同方法沉积。因此，在此不再重复上电介质堆叠体304-2的沉积的详细描述。上电介质堆叠体304-2和下电介质堆叠体304-1形成电介质堆叠体304，其中下电介质堆叠体304-1是下层面，而上电介质堆叠体304-2是上层面。
返回参考图7，在形成电介质堆叠体之后，方法700进行到操作706，其中，在电介质堆叠体的芯区域中形成TSG切割结构。图4A示出了对应的结构。
如图4A所示，可以在电介质堆叠体304的芯区域中形成TSG切割结构410。为了形成TSG切割结构410，可以在电介质堆叠体304的上部部分(例如，在上电介质堆叠体304-2)中形成TSG切割开口。TSG切割开口可以是在xz平面中延伸的具有期望深度的沟槽。TSG切割开口可以形成在合适的位置处，例如，在要形成的存储指的中间。在一些实施例中，沿着xz平面，TSG切割开口在要形成的存储指的中间与下沟道孔部分311对准。在一些实施例中，TSG切割开口沿着z轴的深度等于或大于四个第一/第二电介质层对。可以通过合适的蚀刻工艺，例如干法蚀刻和/或湿法蚀刻，形成TSG切割开口，以去除部分电介质堆叠体304。可以用CVD、PVD和/或ALD中的一种或多种沉积合适的电介质材料，例如氧化硅和/或氮氧化硅，来填充TSG切割开口。在一些实施例中，执行合适的平坦化工艺，例如凹陷蚀刻和/或CMP，以去除电介质堆叠体304之上的任何多余的电介质材料。
返回参考图7，在形成TSG切割结构之后，方法700进行到操作708，其中，在电介质堆叠体中形成多个沟道孔和多个沟道结构。图4A和图4B示出了对应的结构。
如图4A所示，可以在电介质堆叠体304(例如，上电介质堆叠体304-2)中形成沿着z轴延伸的多个上沟道孔部分(或第二沟道孔部分)。每个上沟道孔部分可以沿着z轴与相应的下沟道孔部分311对准，以完全或部分地暴露下沟道孔部分311(例如，和/或下沟道孔部分311中的牺牲材料)。在一些实施例中，多个上沟道孔部分延伸穿过TSG切割结构410。上沟道孔部分和相应的下沟道孔部分311可以形成沟道孔411。可以通过合适的图案化/蚀刻工艺，诸如干法蚀刻和/或湿法蚀刻，来形成上沟道孔部分。在一些实施例中，通过合适的蚀刻工艺，例如湿法蚀刻和/或干法蚀刻，去除下沟道孔部分311中的牺牲材料。
如图4B所示，可以在每个沟道孔411中形成多个沟道结构(未示出)和多个虚设沟道结构416。导电插塞(未示出)可以形成于沟道孔411的底部处。导电插塞(包括半导体材料)可以通过外延生长工艺和/或沉积工艺来形成。在一些实施例中，导电插塞通过外延生长(例如，选择性外延生长)形成，并且被称为外延部分。在一些实施例中，导电插塞包括单晶硅并且通过从衬底302外延生长而形成。在一些实施例中，导电插塞包括通过沉积工艺形成的多晶硅。外延生长的外延部分的形成可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或他们的任何组合。沉积的外延部分的形成可以包括但不限于CVD、PVD和/或ALD。
然后，可以在沟道孔411中在导电插塞之上沉积多种沟道形成材料。在一些实施例中，存储膜和半导体层沉积在沟道孔411中。具体地，存储膜可以包括阻挡层、存储层和隧穿层。可选地，将电介质芯沉积在沟道孔411中，以部分或完全填充该空间。在一些实施例中，电介质芯、半导体层、隧穿层、存储层和阻挡层按此顺序从沟道孔411的中心朝向侧壁径向地布置。在一些实施例中，半导体层与导电插塞接触，并且半导体沟道形成在半导体层中。在一些实施例中，阻挡层、存储层、隧穿层、半导体层和电介质芯可以使用诸如ALD、CVD、PVD、任何其他合适工艺或他们的任何组合的薄膜沉积工艺以该顺序依次沉积。
在一些实施例中，在沟道孔411的上部部分中形成漏极结构。在一些实施例中，在沟道孔的上部部分中的存储膜、半导体层、和电介质芯的部分可以通过CMP、研磨、湿法蚀刻和/或干法蚀刻被去除，以在沟道孔的上部部分中形成凹陷，以便半导体沟道的顶表面可以位于沟道孔411中的期望位置处。然后可以通过一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD、电镀、化学镀或他们的任何组合)，通过将诸如金属和/或硅的导电材料沉积到凹陷中来形成漏极结构。然后可以在TSG切割结构410的外部形成沟道结构，并且可以将虚设沟道结构416形成为与TSG切割结构410对准(或在TSG切割结构410中延伸)。可选地，执行平坦化工艺，例如干法/湿法蚀刻和/或CMP，以去除电介质堆叠体304的顶表面上的任何多余材料。在随后的制造操作中，可以形成位线以电连接至沟道结构。在一些实施例中，没有位线形成为电连接到虚设沟道结构416。
返回参考图7，在形成沟道结构之后，方法700进行到操作710，其中，在电介质堆叠体的阶梯区域中形成阶梯结构。图4B示出了对应的结构。
如图4B所示，可以在电介质堆叠体304的阶梯区域中形成包括沿着x轴延伸的多个梯级的阶梯结构。可以通过使用蚀刻掩模(例如，电介质堆叠体304之上的图案化的PR层)重复蚀刻多个交错的第一电介质层305和第二电介质层308来形成阶梯结构。每个第一电介质层305和下面的第二电介质层308可以被称为电介质对。在一些实施例中，一个或多个电介质对可以形成一个层级/梯级。在形成阶梯结构的工艺中，PR层被修整(例如，从堆叠体结构的边界(通常是从所有方向)向内且递增地蚀刻)，并用作蚀刻掩模以蚀刻电介质堆叠体304的暴露部分。修整的PR的量可以与阶梯的尺寸直接相关(例如，决定性的)。PR层的修整可以使用合适的蚀刻来获得，例如各向同性干法蚀刻，诸如湿法蚀刻。可以连续地形成和修整一个或多个PR层，以形成阶梯结构。在修整PR层之后，可以使用合适的蚀刻剂来蚀刻每个电介质对，以去除第一电介质层305和下面的第二电介质层308两者的一部分。蚀刻的第一电介质层305和第二电介质层308可以形成梯级。然后可以去除PR层。在一些实施例中，沉积绝缘结构418以围绕电介质堆叠体304，使得电介质堆叠体304在绝缘结构418中。绝缘结构418可以包括任何合适的绝缘材料(诸如氧化硅)，并且可以通过合适的沉积工艺(诸如CVD、PVD和/或ALD)来沉积。
返回参考图7，在形成阶梯结构之后，方法700进行到操作712，其中，在相同的操作中在阶梯结构中形成第二TSG切割结构和多个支撑结构。图4C示出了对应的结构。
如图4C所示，在相同的操作中在电介质堆叠体304的阶梯区域中形成第二TSG切割结构412以及多个支撑结构414和426。为了形成第二TSG切割结构412以及支撑结构414和426，可以在阶梯区域中形成第二TSG切割开口和多个支撑开口。在一些实施例中，第二TSG切割开口和支撑开口通过相同的图案化/蚀刻工艺形成在阶梯结构和绝缘结构418(如果有的话)中。在一些实施例中，具有用于第二TSG切割开口和支撑开口的图案的光掩模用于在阶梯区域中图案化电介质堆叠体304和绝缘结构418(如果有的话)的部分。可以执行合适的蚀刻工艺，例如干法蚀刻和/或湿法蚀刻，以去除电介质堆叠体304和绝缘结构418(如果有的话)的部分，以同时形成第二TSG切割开口和支撑开口。沿着z轴，第二TSG切割开口可以从电介质堆叠体304(或绝缘结构418，如果有的话)的顶表面延伸到每个梯级的顶表面之下的至少第四第一电介质层305。在一些实施例中，第二TSG切割开口从电介质堆叠体304(或绝缘结构418，如果有的话)的顶表面延伸到阶梯结构的底部(或衬底302)。
沿着z轴，支撑开口可以从电介质堆叠体304(或绝缘结构418，如果有的话)的顶表面延伸到阶梯结构的底部(或衬底302)。在一些实施例中，支撑开口的第一部分在xz平面中在第二TSG切割开口中延伸并与第二TSG切割开口对准，并且支撑开口的第二部分在第二TSG切割开口的外部延伸。支撑开口的第一部分可具有对应于支撑结构114的尺寸和形状，并且支撑开口的第二部分可具有对应于支撑结构126的尺寸和形状。
可以执行合适的沉积工艺，CVD、PVD和/或ALD，以在第二TSG切割开口和支撑开口中沉积电介质材料，从而同时形成第二TSG切割结构412以及支撑结构414和426。在一些实施例中，电介质材料包括氧化硅。可选地，执行平坦化工艺，例如干法/湿法蚀刻和/或CMP，以去除电介质堆叠体304的顶表面上的任何多余的材料。
在各种实施例中，形成TSG切割结构410、虚设沟道结构416、第二TSG切割结构412以及支撑结构414和426的顺序和/或工艺可以变化。例如，在形成虚设沟道结构416之前，芯区域中的TSG切割开口可以不被电介质材料填充。也就是说，在沉积填充TSG切割开口的电介质材料之前，沟道孔411可以首先被存储膜、半导体层和电介质芯填充。因此，虚设沟道结构416可以仅在TSG切割结构410之下延伸，而不是如图4A-4C所示地延伸穿过TSG切割结构410。形成TSG切割结构410和虚设沟道结构416(和沟道结构)的特定顺序不应受到本公开的实施例的限制。在另一个示例中，可以通过相同的沉积工艺用相同的电介质材料填充TSG切割开口、第二TSG切割开口和支撑开口，从而同时形成TSG切割结构410、第二TSG切割结构412以及支撑结构414和426。
返回参考图7，在形成第二TSG切割结构和支撑结构之后，方法700进行到操作714，其中，形成存储堆叠体、源极接触结构和接触部。图4D示出了对应的结构。
如图4D所示，可以形成具有交错的多个导体层406和电介质层308的存储堆叠体404。存储堆叠体也可以称为堆叠体结构。也可以形成源极接触结构(返回参考图1C中的源极接触结构124)和多个接触部(返回参考图1C中的接触部130)。为了形成存储堆叠体404，可以在电介质堆叠体304中形成在芯区域和阶梯区域中沿着x轴延伸的多个缝隙开口。缝隙开口均可以在侧壁上暴露多个第一电介质层305并且在底部处暴露衬底302。缝隙开口均可以通过合适的图案化/蚀刻工艺(诸如干法蚀刻和/或湿法蚀刻)形成。
然后可以执行各向同性蚀刻工艺以经每个缝隙开口去除第一电介质层305。可以在电介质堆叠体304中形成多个横向凹陷。然后可以沉积导体材料以填充在横向凹陷中，从而形成多个导体层406。导体层406和电介质层308可以在衬底302上方沿着z轴交替布置，形成多个导体/电介质层对。在一些实施例中，导体材料通过CVD、PVD和ALD中的至少一种沉积。然后形成存储堆叠体404。
在一些实施例中，例如，使用诸如离子注入之类的合适的掺杂工艺，在每个缝隙开口的底部部分处的衬底302中形成掺杂区。在一些实施例中，诸如氧化硅的绝缘材料沉积在每个缝隙开口的侧壁之上，从而形成绝缘间隔体。可选地，可以执行合适的凹陷蚀刻工艺，例如干法蚀刻和/或湿法蚀刻，以去除绝缘材料的任何多余部分并暴露衬底302。可以沉积导电材料以填充每个缝隙开口，从而形成源极接触部。在一些实施例中，源极接触部包括合适的导电材料，诸如钨、多晶硅、硅化物、钴、铝、铜等。绝缘间隔体均可以通过CVD、PVD、ALD中的一种或多种来沉积，并且源极接触部均可以通过CVD、PVD、ALD和电镀中的一种或多种来沉积。可选地，执行平坦化工艺，例如CMP和/或凹陷蚀刻，以去除存储堆叠体404之上的任何多余的材料。
图3和5A-5D示出了根据一些实施例的在制造工艺的各个阶段的3D存储器件200的截面图。图8示出了用于形成3D存储器件200的方法800的流程图。为了便于说明，描述了具有双层面结构的3D存储器件200的制造工艺，类似于方法700的描述。应当理解，方法800中示出的操作不是穷尽的，并且也可以在任何所示的操作之前、之后、或之间执行其他操作。此外，一些操作可以同时执行，或者以与图3、图4A、图4B和图5A-5C中所示不同的顺序执行。为了便于说明，在此不重复与操作702-714中的任何操作类似或相同的操作的描述。
如图8所示，操作802-810可以与操作702-710相同或类似。图3示出了由操作802和804形成的3D存储器件的结构。图5A示出了由操作806-810形成的3D存储器件的结构。然而，作为示例，在图5A-5D中，在形成虚设沟道结构516之后，形成芯区域中的TSG切割结构510。如图5A所示，可以首先在芯区域中形成TSG切割开口513。然后，可以将上沟道孔部分形成为与相应的下沟道孔部分311接触，从而形成多个沟道孔515。在一些实施例中，在在TSG切割开口513之下的沟道孔515中形成虚设沟道结构516，并且在TSG切割开口513之外的沟道孔515中形成沟道结构(未示出)。然后可以使用形成虚设沟道结构416的相同或类似的沉积方法，在每个沟道孔515中形成与虚设沟道结构416的沟道形成结构相同或类似的沟道形成结构。然后可以将电介质材料沉积到TSG切割开口中以形成TSG切割结构510。可选地，在沉积形成TSG切割结构510的电介质材料之前，执行凹陷蚀刻工艺(例如，湿法蚀刻和/或干法蚀刻)以去除在TSG切割开口中的沉积的沟道形成材料。形成虚设沟道结构516和TSG切割结构510的材料和沉积方法可以与形成虚设沟道结构416和TSG切割结构410的材料和沉积方法类似或相同。在此不再重复详细的描述。在一些实施例中，通过形成虚设沟道结构516的相同操作来形成沟道结构(例如，类似于沟道结构117)。在一些实施例中，在3D存储器件(或电介质堆叠体304)的阶梯区域中形成阶梯结构。阶梯结构的形成可以与操作710中描述的类似或相同，并且在此不重复详细的描述。可选地，绝缘结构418形成在电介质堆叠体304之上，使得电介质堆叠体304在绝缘结构418中。
返回参考图8，在阶梯区域中形成阶梯结构之后，方法800进行到操作812，其中，在阶梯区域中形成第二TSG切割结构。图5B和图5C示出了对应的结构。
如图5B所示，第二TSG切割开口511可以形成在3D存储器件(或电介质堆叠体304)的阶梯区域中。沿着z轴，第二TSG切割开口511可以至少从梯级的顶表面(或者绝缘结构418的顶表面，如果有的话)延伸到至少相应梯级的第四第一电介质层305的底表面。在一些实施例中，阶梯结构中的第二TSG切割开口511的深度等于或大于四个第一/第二电介质层对。在一些实施例中，第二TSG切割开口511的深度等于或大于相应梯级的顶表面(或绝缘结构418的顶表面)与梯级的第四第一电介质层305的底部之间的距离。可以执行与操作712中描述的蚀刻工艺类似或相同的合适的蚀刻工艺，以去除电介质堆叠体304(或绝缘结构418，如果有的话)的部分并形成第二TSG切割开口511。如图5C所示，在形成第二TSG切割开口511之后，可以沉积合适的电介质材料以形成第二TSG切割结构512。形成第二TSG切割结构512的材料和沉积方法可以与用于形成第二TSG切割结构412的材料和沉积方法相同或相似，并且在此不重复详细的描述。
返回参考图8，在在阶梯区域中形成第二TSG切割结构之后，方法800进行到操作814，其中，在阶梯区域中形成多个支撑结构。图5C示出了对应的结构。
如图5C所示，在阶梯区域中形成至少从梯级的顶表面延伸到阶梯结构的底部(或衬底302的顶表面)的多个支撑结构514。为了形成支撑结构514，可以首先在阶梯区域中形成多个支撑开口，这些支撑开口至少从梯级的顶表面延伸到阶梯结构的底部(或衬底302的顶表面)。在一些实施例中，支撑开口从绝缘结构418的顶表面延伸到衬底302。支撑开口的位置和尺寸可以参考支撑结构214的描述，并且在此不重复详细的描述。可以执行例如与操作712中的蚀刻工艺类似或相同的合适的蚀刻工艺，以去除绝缘结构418、电介质堆叠体304和第二TSG切割结构512(如果形成有的话)的部分以形成支撑开口。沿着z轴，支撑开口可以从电介质堆叠体304(或绝缘结构418，如果有的话)的阶梯区域中的梯级的顶表面延伸到阶梯结构的底部(或衬底302)。可以沉积合适的电介质材料以填充支撑开口并形成支撑结构514。形成支撑结构514的材料和沉积方法可以与形成支撑结构414的材料和沉积方法相同或相似，并且在此不重复详细的描述。
如方法800所示，与方法700不同，第二TSG切割开口511(在其中形成第二TSG切割结构512)和支撑开口(在其中形成支撑结构514)通过不同的图案化/蚀刻工艺形成。即，可以将独立的光掩模用于在阶梯区域中形成第二TSG切割开口511和支撑开口。在各种实施例中，形成第二TSG切割开口511和支撑开口的顺序在不同的制造工艺中可以变化。例如，在一些实施例中，支撑开口在第二TSG切割开口511之前形成。在一些实施例中，在操作812和814中，代替在独立的操作中填充电介质材料，第二TSG切割开口511和支撑开口通过诸如CVD、PVD和/或ALD的相同的沉积工艺填充有诸如氧化硅的相同的电介质材料。形成和填充第二TSG切割开口511和支撑开口的特定顺序不应该受本公开的实施例限制。
返回参考图8，在形成第二TSG切割结构和支撑结构之后，方法800进行到操作816，其中，形成存储堆叠体、源极接触结构和接触部。图5D示出了对应的结构。
如图5D所示，可以形成具有交错的多个导体层406和电介质层308的存储堆叠体504。可以在3D存储器件中形成多个源极接触结构(类似于124或与124相同)和多个接触部(类似于130或与130相同)。形成那些结构的制造工艺和材料可以类似于在操作714中描述的那些，并且在此不重复详细的描述。
图3和图6A-6D示出了根据一些实施例的在另一制造工艺的各个阶段的3D存储器件200的截面图。图9示出用于形成3D存储器件200的方法900的流程图。为了便于说明，描述了具有双层面结构的3D存储器件200的制造工艺，类似于方法800和700的描述。应当理解，方法900中示出的操作不是穷尽的，并且也可以在任何所示的操作之前、之后、或之间执行其他操作。此外，一些操作可以同时执行，或者以与图3和图6A-6D中所示不同的顺序执行。为了便于说明，在此不重复与操作702-714中的任何操作类似或相同的操作的描述。如图9所示，操作902和904可以与操作702和704相同或类似。图3示出了由操作904形成的3D存储器件的结构。
返回参考图9，在形成电介质堆叠体之后，方法900进行到操作906，其中，在芯区域中形成沟道孔，并且在沟道孔中形成沟道结构。图6A和图6B示出了对应的结构。
如图6A所示，在上电介质堆叠体中形成上沟道孔部分，上沟道孔部分对准每个下沟道孔部分并与每个下沟道孔部分接触，从而形成沟道孔615。沟道结构(例如，类似于117)和虚设沟道结构(例如，类似于216)可以随后在沟道孔615中形成。形成沟道孔615的图案化/蚀刻工艺与形成沟道孔411的图案化/蚀刻工艺类似或相同，并且在此不重复详细的描述。在一些实施例中，在上沟道孔部分的图案化/蚀刻中使用对准标记，使得每个上沟道孔部分与相应的下沟道孔部分对准(或与相应的下沟道孔部分至少部分重叠)。
如图6B所示，在每个沟道孔615中形成沟道结构617。形成沟道结构617的材料和方法与形成虚设沟道结构416的材料和方法类似或相同，并且在此不重复详细的描述。
返回参考图9，在形成沟道结构之后，方法900进行到操作908，其中在电介质堆叠体的阶梯区域中形成阶梯结构。图6B示出了对应的结构。
如图6B所示，在3D存储器件(或电介质堆叠体304)的阶梯区域中形成具有沿着x轴延伸的多个梯级的阶梯结构。阶梯结构的形成可以与操作710中描述的类似，并且在此不重复详细的描述。可选地，绝缘结构418形成在阶梯结构之上，使得电介质堆叠体304在绝缘结构418中。
返回参考图9，在形成阶梯结构之后，方法900进行到操作910，其中，在芯区域中形成TSG切割结构，并且在电介质堆叠体的阶梯区域中形成第二TSG切割结构。图6C示出了对应的结构。
如图6C所示，通过相同的制造操作分别在芯区域和阶梯区域中形成TSG切割结构610和第二TSG切割结构612。为了形成TSG切割结构610和第二TSG切割结构612，在一些实施例中，通过相同的图案化/蚀刻工艺在芯区域和阶梯区域中分别形成TSG切割开口(在其中形成TSG切割结构610)和第二TSG切割开口(在其中形成第二TSG切割结构612)。在一些实施例中，单个光掩模用于同时图案化TSG切割开口和第二TSG切割开口。在一些实施例中，为了形成TSG切割开口，采用合适的蚀刻工艺以去除电介质堆叠体304的在芯区域中的一部分，该部分包括沟道结构617的上部部分和第一/第二电介质层对的部分。虚设沟道结构616可以在形成TSG切割开口之后形成(例如，在顶部部分被去除之后通过沟道结构617形成)。可以采用相同的蚀刻工艺来去除电介质堆叠体304的在阶梯区域中的一部分，以形成第二TSG切割开口。在一些实施例中，TSG切割开口和第二TSG切割开口的深度和尺寸可以参考图5A-5C中描述的那些，并且在此不重复详细的描述。在一些实施例中，用来形成TSG切割开口和第二TSG切割开口的蚀刻工艺包括干法蚀刻和/或湿法蚀刻。然后可以执行合适的沉积工艺以用合适的电介质材料填充TSG切割开口和第二TSG切割开口，从而形成TSG切割结构610和第二TSG切割结构612。电介质材料和沉积方法可以参考操作712中描述的那些电介质材料和沉积方法，并且在此不重复详细的描述。
返回参考图9，在形成TSG切割结构和第二TSG切割结构之后，方法900进行到操作912，其中，在电介质堆叠体的阶梯区域中形成多个支撑结构。图6D示出了对应的结构。
如图6D所示，多个支撑结构614形成在3D存储器件(或电介质堆叠体304)的阶梯区域中，在阶梯结构、第二TSG切割结构612和绝缘结构418(如果形成的话)中沿着z轴延伸。在一些实施例中，独立的光掩模(例如，不同于用于形成TSG切割开口和第二TSG切割开口的光掩模)用于图案化/蚀刻支撑开口，支撑结构614形成于该支撑开口中。支撑结构614的形成类似于支撑结构514的形成，并且在此不重复详细的描述。
返回参考图9，在形成支撑结构之后，方法900进行到操作914，其中，形成存储堆叠体、源极接触结构和接触部。图6D示出了对应的结构。
如图6D所示，可以形成具有交错的多个导体层406和电介质层308的存储堆叠体604。可以在3D存储器件中形成多个源极接触结构(类似于124或与124相同)和多个接触部(类似于130或与130相同)。形成那些结构的制造工艺和材料可以类似于操作714的那些，并且在此不重复详细的描述。
本公开的实施例提供了一种3D存储器件。所述3D存储器件包括：芯区域；以及阶梯区域，具有多个梯级，所述多个梯级均至少具有在横向方向上延伸的导体/电介质对。所述阶梯区域包括：沿着垂直方向和所述横向方向延伸的DSG切割结构；以及沿着所述垂直方向在所述DSG结构中延伸的多个支撑结构。所述支撑结构中的至少一个支撑结构沿着所述横向方向的尺寸大于沿着正交于所述横向方向的第二横向方向的尺寸。
在一些实施例中，沿着所述第二横向方向，所述支撑结构中的所述至少一个支撑结构的所述尺寸大于所述DSG结构的尺寸。
在一些实施例中，沿着横向平面，所述支撑结构中的所述至少一个支撑结构具有椭圆形形状或矩形形状中的至少一种。
在一些实施例中，所述多个支撑结构均包括椭圆形形状并且沿着所述横向方向均匀地布置。
在一些实施例中，所述DSG结构的尺寸沿着所述垂直方向大于或等于四对导体/电介质对的尺寸。
在一些实施例中，沿着所述垂直方向，所述多个支撑结构的尺寸大于或等于所述DSG结构的所述尺寸。
在一些实施例中，所述多个支撑结构延伸到所述阶梯区域的底部。
在一些实施例中，所述DSG结构从所述多个梯级的表面延伸至所述阶梯区域的底部。
在一些实施例中，所述DSG切割结构和所述多个支撑结构包括氧化硅或氮氧化硅中的至少一种。
在一些实施例中，所述3D存储器件还包括在所述DSG结构外部的第二支撑结构。所述第二支撑结构沿着所述横向方向的尺寸大于沿着所述第二横向方向的尺寸。
在一些实施例中，所述第二支撑结构和所述多个支撑结构具有相同的形状、相同的尺寸和相同的材料。
本公开的实施例提供了一种用于形成3D存储器件的方法。所述方法包括以下操作。首先，在衬底之上形成具有多个第一/第二电介质层对的电介质堆叠体。在所述电介质堆叠体的芯区域中形成DSG切割开口。形成具有多个梯级的阶梯结构，其在所述电介质堆叠体的阶梯区域中沿着横向方向延伸。在不同于所述DSG切割开口的工艺中，在所述阶梯区域中形成沿着所述横向方向延伸的第二DSG切割开口。在所述DSG切割开口中形成DSG切割结构，并在所述第二DSG切割开口中形成第二DSG切割结构。
在一些实施例中，所述方法还包括：在形成所述第二DSG切割开口的相同工艺中，形成多个支撑开口，所述多个支撑开口在所述阶梯区域中沿着垂直方向延伸并且与所述第二DSG切割开口至少部分地重叠。在一些实施例中，所述方法还包括在所述多个支撑开口中形成多个支撑结构。
在一些实施例中，所述方法还包括在不同于形成所述第二DSG切割开口的工艺中，形成多个支撑开口，所述多个支撑开口在所述阶梯区域中沿着垂直方向延伸。在一些实施例中，所述方法还包括在所述多个支撑开口中形成多个支撑结构。
在一些实施例中，形成所述DSG切割结构、所述第二DSG切割结构和所述多个支撑结构包括分别在所述DSG切割开口、所述第二DSG切割开口和所述多个支撑开口中沉积电介质材料。
在一些实施例中，在相同工艺中沉积所述电介质材料来形成所述DSG切割结构、所述第二DSG切割结构和所述多个支撑结构。
在一些实施例中，在形成所述阶梯结构之前形成所述DSG切割开口。
在一些实施例中，形成所述第二DSG切割开口包括去除所述电介质堆叠体的包括至少四个第一/第二电介质层对的部分。
在一些实施例中，形成所述第二DSG切割开口包括去除所述电介质堆叠体的部分以暴露所述衬底。
在一些实施例中，形成所述多个支撑开口包括去除所述电介质堆叠体的多个部分以暴露所述衬底。
在一些实施例中，形成所述电介质堆叠体包括：在所述衬底之上形成第一电介质堆叠体；并且在所述第一电介质堆叠体之上形成第二电介质堆叠体。
在一些实施例中，所述方法还包括：在形成所述DSG切割开口之前，在所述第一电介质堆叠体中的所述芯区域中形成第一沟道孔部分；并且在形成所述DSG切割开口之后，在所述第二电介质堆叠体中形成第二沟道孔部分。所述第二沟道孔部分与所述第一沟道孔部分接触，并且所述第一沟道孔部分和所述第二沟道孔部分形成沟道孔。
在一些实施例中，所述方法还包括在所述沟道孔中沉积沟道形成结构。
在一些实施例中，所述方法还包括在所述电介质堆叠体中形成缝隙结构，所述缝隙结构沿着所述横向方向延伸并暴露所述衬底。在一些实施例中，所述方法还包括去除所述第一电介质层以形成多个横向凹陷，并且在所述多个横向凹陷中沉积导体材料以形成多个导体层。
本公开的实施例提供一种用于形成3D存储器件的方法。所述方法包括以下操作。首先，在衬底之上形成具有多个第一/第二电介质层对的电介质堆叠体。在所述电介质堆叠体的芯区域中形成沟道结构。形成阶梯结构，所述阶梯结构具有在所述电介质堆叠体的阶梯区域中沿着横向方向延伸的多个梯级。在相同工艺中，在所述电介质堆叠体的芯区域中形成DSG切割开口并且在所述电介质堆叠体的阶梯区域中形成第二DSG切割开口。在所述DSG切割开口中形成DSG切割结构，并在所述第二DSG切割开口中形成第二DSG切割结构。
在一些实施例中，所述方法还包括：在不同于形成所述DSG切割开口和所述第二DSG切割开口的工艺中，在所述阶梯区域中形成沿着垂直方向延伸的多个支撑开口。在一些实施例中，所述方法还包括在所述多个支撑开口中形成多个支撑结构。
在一些实施例中，形成所述DSG切割结构、所述第二DSG切割结构和所述多个支撑结构包括分别在所述DSG切割开口、所述第二DSG切割开口和所述多个支撑开口中沉积电介质材料。
在一些实施例中，在相同工艺中沉积所述电介质材料来形成所述DSG切割结构、所述第二DSG切割结构和所述多个支撑结构。
在一些实施例中，所述DSG切割开口和所述第二DSG切割开口是在形成所述阶梯结构之后形成的。
在一些实施例中，形成所述第二DSG切割开口包括去除所述电介质堆叠体的包括至少四个第一/第二电介质层对的部分。
在一些实施例中，形成所述多个支撑开口包括去除所述电介质堆叠体的多个部分以暴露所述衬底。
在一些实施例中，形成所述DSG切割开口包括去除所述沟道结构的顶部部分。
在一些实施例中，形成所述电介质堆叠体包括：在所述衬底之上形成第一电介质堆叠体；并且在所述第一电介质堆叠体之上形成第二电介质堆叠体。
在一些实施例中，在形成所述阶梯结构之前，所述方法还包括在所述第一电介质堆叠体中的所述芯区域中形成第一沟道孔部分。在一些实施例中，所述方法还包括在所述第二电介质堆叠体中形成与所述第一沟道孔部分接触的第二沟道孔部分，所述第一沟道孔部分和所述第二沟道孔部分形成沟道孔。在一些实施例中，所述方法还包括在所述沟道孔中沉积沟道形成结构。
在一些实施例中，所述方法还包括：在所述电介质堆叠体中形成缝隙结构，所述缝隙结构沿着所述横向方向延伸并暴露所述衬底；去除所述第一电介质层以形成多个横向凹陷；并且在所述多个横向凹陷中沉积导体材料以形成多个导体层。
具体实施例的前述描述将揭示本公开的一般性质，在不脱离本公开的总体概念的情况下，其他人可以通过应用本领域技术范围内的知识，容易地修改和/或调整这些具体实施例用于各种应用，而无需过度实验。因此，基于本文给出的教导和指导，这些调整和修改旨在落入所公开实施例的等同物的含义和范围内。应理解，本文中的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
以上已经借助于说明指定的功能及其关系的实现的功能构建块描述了本公开的实施例。为了便于描述，这里任意定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定的功能及其关系即可。
发明内容和摘要部分可以阐明一个或多个但不是由发明人(一个或多个)预期的本公开的所有示例性实施例，并且因此，其不意在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同物来限定。

Claims (35)

1.一种三维(3D)存储器件，包括：
芯区域；以及
阶梯区域，包括多个梯级，所述多个梯级均至少包括在横向方向上延伸的导体/电介质对，所述阶梯区域包括：
沿着所述横向方向和垂直于所述横向方向的垂直方向延伸的漏极选择栅(DSG)切割结构；以及
沿着所述垂直方向在所述漏极选择栅切割结构中延伸的多个支撑结构，其中，所述支撑结构中的至少一个支撑结构沿着所述横向方向的尺寸大于沿着正交于所述横向方向的第二横向方向的尺寸。
2.根据权利要求1所述的三维存储器件，其中，沿着所述第二横向方向，所述支撑结构中的所述至少一个支撑结构的所述尺寸大于所述漏极选择栅切割结构的尺寸。
3.根据权利要求2所述的三维存储器件，其中，沿着横向平面，所述支撑结构中的所述至少一个支撑结构具有椭圆形形状或矩形形状中的至少一种。
4.根据权利要求3所述的三维存储器件，其中，所述多个支撑结构均包括椭圆形形状并且沿着所述横向方向均匀地布置。
5.根据权利要求1至4中的任一项所述的三维存储器件，其中，所述漏极选择栅切割结构的尺寸沿着所述垂直方向大于或等于四对导体/电介质对的尺寸。
6.根据权利要求5所述的三维存储器件，其中，沿着所述垂直方向，所述多个支撑结构的尺寸大于或等于所述漏极选择栅切割结构的所述尺寸。
7.根据权利要求6所述的三维存储器件，其中，所述多个支撑结构延伸到所述阶梯区域的底部。
8.根据权利要求1至4中的任一项所述的三维存储器件，其中，所述漏极选择栅切割结构从所述多个梯级的表面延伸至所述阶梯区域的底部。
9.根据权利要求1至4中的任一项所述的三维存储器件，其中，所述漏极选择栅切割结构和所述多个支撑结构包括氧化硅或氮氧化硅中的至少一种。
10.根据权利要求1至4中的任一项所述的三维存储器件，还包括在所述漏极选择栅切割结构外部的第二支撑结构，其中，所述第二支撑结构沿着所述横向方向的尺寸大于沿着所述第二横向方向的尺寸。
11.根据权利要求10所述的三维存储器件，其中，所述第二支撑结构和所述多个支撑结构具有相同的形状、相同的尺寸和相同的材料。
12.一种用于形成三维(3D)存储器件的方法，包括：
在衬底之上形成包括多个第一电介质层/第二电介质层对的电介质堆叠体；
在所述电介质堆叠体的芯区域中形成漏极选择栅(DSG)切割开口；
形成阶梯结构，所述阶梯结构包括在所述电介质堆叠体的阶梯区域中沿着横向方向延伸的多个梯级；
在不同于所述漏极选择栅切割开口的工艺中，在所述阶梯区域中形成沿着所述横向方向延伸的第二漏极选择栅切割开口；并且
在所述漏极选择栅切割开口中形成漏极选择栅切割结构，并在所述第二漏极选择栅切割开口中形成第二漏极选择栅切割结构。
13.根据权利要求12所述的方法，还包括：
在形成所述第二漏极选择栅切割开口的相同工艺中，形成多个支撑开口，所述多个支撑开口在所述阶梯区域中沿着垂直于所述横向方向的垂直方向延伸并且与所述第二漏极选择栅切割开口至少部分地重叠；并且
在所述多个支撑开口中形成多个支撑结构。
14.根据权利要求12所述的方法，还包括：
在不同于形成所述第二漏极选择栅切割开口的工艺中，形成多个支撑开口，所述多个支撑开口在所述阶梯区域中沿着垂直于所述横向方向的垂直方向延伸；并且
在所述多个支撑开口中形成多个支撑结构。
15.根据权利要求13或14所述的方法，其中，形成所述漏极选择栅切割结构、所述第二漏极选择栅切割结构和所述多个支撑结构包括分别在所述漏极选择栅切割开口、所述第二漏极选择栅切割开口和所述多个支撑开口中沉积电介质材料。
16.根据权利要求15所述的方法，其中，在相同工艺中沉积所述电介质材料来形成所述漏极选择栅切割结构、所述第二漏极选择栅切割结构和所述多个支撑结构。
17.根据权利要求12所述的方法，其中，在形成所述阶梯结构之前形成所述漏极选择栅切割开口。
18.根据权利要求12所述的方法，其中，形成所述第二漏极选择栅切割开口包括去除所述电介质堆叠体的包括至少四个第一电介质层/第二电介质层对的部分。
19.根据权利要求18所述的方法，其中，形成所述第二漏极选择栅切割开口包括去除所述电介质堆叠体的部分以暴露所述衬底。
20.根据权利要求13或14所述的方法，其中，形成所述多个支撑开口包括去除所述电介质堆叠体的多个部分以暴露所述衬底。
21.根据权利要求12至14中的任一项所述的方法，其中，形成所述电介质堆叠体包括：
在所述衬底之上形成第一电介质堆叠体；并且
在所述第一电介质堆叠体之上形成第二电介质堆叠体。
22.根据权利要求21所述的方法，还包括：
在形成所述漏极选择栅切割开口之前，在所述第一电介质堆叠体中的所述芯区域中形成第一沟道孔部分；并且
在形成所述漏极选择栅切割开口之后，在所述第二电介质堆叠体中形成第二沟道孔部分，其中：
所述第二沟道孔部分与所述第一沟道孔部分接触；并且
所述第一沟道孔部分和所述第二沟道孔部分形成沟道孔。
23.根据权利要求22所述的方法，还包括在所述沟道孔中沉积沟道形成结构。
24.根据权利要求12至14中的任一项所述的方法，还包括：
在所述电介质堆叠体中形成缝隙结构，所述缝隙结构沿着所述横向方向延伸并暴露所述衬底；
去除所述第一电介质层以形成多个横向凹陷；并且
在所述多个横向凹陷中沉积导体材料以形成多个导体层。
25.一种用于形成三维(3D)存储器件的方法，包括：
在衬底之上形成包括多个第一电介质层/第二电介质层对的电介质堆叠体；
在所述电介质堆叠体的芯区域中形成沟道结构；
形成阶梯结构，所述阶梯结构包括在所述电介质堆叠体的阶梯区域中沿着横向方向延伸的多个梯级；
在相同工艺中，在所述电介质堆叠体的芯区域中形成漏极选择栅(DSG)切割开口并且在所述电介质堆叠体的阶梯区域中形成第二漏极选择栅切割开口；并且
在所述漏极选择栅切割开口中形成漏极选择栅切割结构，并在所述第二漏极选择栅切割开口中形成第二漏极选择栅切割结构。
26.根据权利要求25所述的方法，还包括：
在不同于形成所述漏极选择栅切割开口和所述第二漏极选择栅切割开口的工艺中，在所述阶梯区域中形成沿着垂直于所述横向方向的垂直方向延伸的多个支撑开口；并且
在所述多个支撑开口中形成多个支撑结构。
27.根据权利要求26所述的方法，其中，形成所述漏极选择栅切割结构、所述第二漏极选择栅切割结构和所述多个支撑结构包括分别在所述漏极选择栅切割开口、所述第二漏极选择栅切割开口和所述多个支撑开口中沉积电介质材料。
28.根据权利要求27所述的方法，其中，在相同工艺中沉积所述电介质材料来形成所述漏极选择栅切割结构、所述第二漏极选择栅切割结构和所述多个支撑结构。
29.根据权利要求25所述的方法，其中，所述漏极选择栅切割开口和所述第二漏极选择栅切割开口是在形成所述阶梯结构之后形成的。
30.根据权利要求25所述的方法，其中，形成所述第二漏极选择栅切割开口包括去除所述电介质堆叠体的包括至少四个第一电介质层/第二电介质层对的部分。
31.根据权利要求26所述的方法，其中，形成所述多个支撑开口包括去除所述电介质堆叠体的多个部分以暴露所述衬底。
32.根据权利要求25所述的方法，其中，形成所述漏极选择栅切割开口包括去除所述沟道结构的顶部部分。
33.根据权利要求25至32中的任一项所述的方法，其中，形成所述电介质堆叠体包括：
在所述衬底之上形成第一电介质堆叠体；并且
在所述第一电介质堆叠体之上形成第二电介质堆叠体。
34.根据权利要求33所述的方法，在形成所述阶梯结构之前，还包括：
在所述第一电介质堆叠体的所述芯区域中形成第一沟道孔部分；
在所述第二电介质堆叠体中形成与所述第一沟道孔部分接触的第二沟道孔部分，所述第一沟道孔部分和所述第二沟道孔部分形成沟道孔；并且
在所述沟道孔中沉积沟道形成结构。
35.根据权利要求25至32中的任一项所述的方法，还包括：
在所述电介质堆叠体中形成缝隙结构，所述缝隙结构沿着所述横向方向延伸并暴露所述衬底；
去除所述第一电介质层以形成多个横向凹陷；并且
在所述多个横向凹陷中沉积导体材料以形成多个导体层。
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