Nothing Special   »   [go: up one dir, main page]

CN108550565A - 芯片封装结构及封装方法 - Google Patents

芯片封装结构及封装方法 Download PDF

Info

Publication number
CN108550565A
CN108550565A CN201810303905.4A CN201810303905A CN108550565A CN 108550565 A CN108550565 A CN 108550565A CN 201810303905 A CN201810303905 A CN 201810303905A CN 108550565 A CN108550565 A CN 108550565A
Authority
CN
China
Prior art keywords
chip
substrate
pads
hole
interposer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810303905.4A
Other languages
English (en)
Inventor
徐健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201810303905.4A priority Critical patent/CN108550565A/zh
Publication of CN108550565A publication Critical patent/CN108550565A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H01L2224/49052—Different loop heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本发明涉及半导体技术领域，公开了一种芯片封装结构及方法，结构包括基板，用于装载芯片；转接板，具有至少一个穿透表面的通孔，设置于芯片上，芯片上的若干焊点位于通孔内；转接板具有导电线路，焊点通过第一键合线与导电线路连接，导电线路通过第二键合线与基板连接。该芯片封装结构中，通过第一键合线将芯片上的信号引至转接板上，再经由转接板上预先设置好的导电线路以及第二键合线，将信号引至基板，实现信号的互联。由此，无需通过大跨度打引线的方式将芯片上的信号引至基板上，降低了工艺的复杂性，提高了成品率，降低了成本。同时，由于该结构中的键合线跨度较小，可以更好的管控信号的阻抗，提高了产品的电性能。

Description

芯片封装结构及封装方法
技术领域
本发明涉及半导体技术领域，具体涉及一种芯片封装结构及封装方法。
背景技术
随着科技的不断发展以及消费者对电子产品要求的提高，手机等消费电子产品向着不断多元化、高性能快速发展；尺寸也向着轻、薄、短、小的趋势发展。因此，也对电子产品中的集成电路提出了更高的要求。
现有技术中，集成电路通常通过以下两种途径来缩小产品体积及减轻产品重量：第一种为SOC(System On Chip),即系统级芯片，将存储器、处理器、模拟电路、数字电路、接口电路等集成在一个芯片上，以实现语音、图像、数据处理等功能；第二种为SIP(System Inpackage)，即系统级封装，将各种功能的集成电路芯片组合在一个封装体中，以实现与SOC相同的功能。
相比较于SOC，SIP由于其具有灵活度高、集成度高、设计周期短、开发成本低等特点而被广泛应用。但是，由于各种芯片在设计之初采用不同的封装结构，芯片表面的信号Pad分布各不相同，在后期采用SIP封装模块加工时，无法满足原先芯片的封装结构，导致工艺难度大大增加，产品的成品率也大打折扣。
例如：很多DRAM产品，在设计之初采用WBGA的封装结构，芯片的信号Pad分布在芯片的中间。如果后期采用SIP封装结构，无法在基板的表层进行空腔挖孔操作，只能通过大跨度的打引线操作，将信号引到基板上。这样操作的话，引线跨度巨大，工艺风险巨大，而随之伴随的是低的成品率。
发明内容
为此，本发明所要解决的技术问题是现有技术中，采用SIP封装芯片时，引线跨度大、工艺风险高以及成品率低。
为解决上述技术问题，本发明采用的技术方案如下：
根据第一方面，本发明实施例提供了一种芯片封装结构，包括：
基板，用于装载芯片；
转接板，具有至少一个穿透表面的通孔，设置于所述芯片上，所述芯片上的若干焊点位于所述通孔内；
所述转接板具有导电线路，所述焊点通过第一键合线与所述导电线路连接，所述导电线路通过第二键合线与所述基板连接。
可选地，所述导电线路设置于所述转接板的表面或者内部。
可选地，所述导电线路的数量与所述焊点的数量相同，且所述导电线路的两端均设置有暴露在所述转接板上表面的焊盘，同一所述导电线路两端的所述焊盘分别通过所述键合线连接所述焊点和所述基板。
可选地，所述通孔的数量为一个，所述焊点均位于所述通孔内。
可选地，所述通孔数量与所述焊点的数量相同，每个所述焊点各自位于与其对应的所述通孔内。
可选地，所述转接板为硅板或玻璃板或高分子材料板中的至少一种或多种层叠组合。
可选地，所述转接板的棱角为平滑的圆弧角。
可选地，所述转接板通过焊接或贴装或粘合连接于所述芯片上。
可选地，所述焊点与所述通孔孔壁之间的距离不小于50μm。
根据第二方面，本发明实施例提供了一种芯片封装方法，包括以下步骤：
提供一带有通孔的转接板；
在所述转接板表面布线，形成导电线路；
将转接板设置在芯片表面，并使得所述芯片上的焊点位于所述通孔内露出；
通过第一键合线连接所述焊点与所述导电线路，通过第二键合线连接所述导电线路与所述基板连接。
本发明的技术方案，具有如下优点：
根据第一方面，本发明实施例提供的芯片封装结构，芯片装载于基板上，转接板设置于芯片上，且在转接板上开设穿透表面的通孔，芯片上的若干焊点均位于通孔内，转接板上具有导电线路，芯片上的焊点可以通过第一键合线与导电线路连接，并且导电线路可以通过第二键合线与基板连接。即是说，该芯片封装结构中，通过第一键合线将芯片上的信号引至转接板上，再经由转接板上预先设置好的导电线路以及第二键合线，将信号引至基板，实现信号的互联。由此，无需通过大跨度打引线的方式将芯片上的信号引至基板上，降低了工艺的复杂性，提高了成品率，降低了成本。同时，由于该结构中的键合线跨度较小，可以更好的管控信号的阻抗，提高了产品的电性能。
根据第一方面，本发明实施例提供的芯片封装结构，导电线路可以设置于转接板的表面，也可以设置于转接板的内部。将导电线路设置于转接板表面时，工艺难度较低，可操作性强；将导电线路设置于转接板内部时，有利于保护导电线路不受外界破坏。用户可根据实际需求对导电线路的位置进行设置，可选择性高。
根据第一方面，本发明实施例提供的芯片封装结构，导电线路的数量与焊点数量相同，芯片上的每个焊点均具有与其对应的导电线路，导电线路的两端设置有焊盘，第一键合线的两端分别连接芯片上的焊点以及与之对应的导电线路一端的焊盘，另一端的焊盘则连接基板。由此，有利于实现键合线的有序连接，避免线路的紊乱。
根据第一方面，本发明实施例提供的芯片封装结构，通孔仅有一个，焊点均位于通孔内，由此，在转接板上仅需形成一个通孔，简化了工序，降低了制作难度；另外，通孔的数量也可以与焊点的数量相同，每个焊点各自位于与其对应的通孔内，即，焊点与通孔一一对应，由此，打线过程中，有利于键合线与焊点的对位，避免键合线连接到其他焊点上而造成连线的杂乱。
根据第一方面，本发明实施例提供的芯片封装结构，转接板的棱角为平滑的圆弧角。由于第一键合线和第二键合线会接触到转接板侧面的棱角，如果棱角太尖锐，有可能会磨损第一键合线和第二键合线，从而造成键合线的破损，影响导电性能。本发明实施例将转接板的棱角设置为平滑的圆弧角，有利于避免第一键合线和第二键合线被尖锐的棱角所磨损。
根据第一方面，本发明实施例提供的芯片封装结构，焊点与通孔孔壁之间的距离不小于50μm。即，为后期打线工艺提供了一定的安全距离，保证第一键合线可顺利连接到芯片焊点上，而不会因空间过小而难以操作。
根据第二方面，本发明实施例提供的芯片封装方法，包括以下步骤：提供一带有通孔的转接板；在转接板表面布线，形成导电线路；将转接板设置在芯片表面，并使得芯片上的焊点位于通孔内露出；通过第一键合线连接焊点与导电线路，通过第二键合线连接导电线路与基板连接。通过该芯片封装方法，通过第一键合线将芯片上的信号引至转接板上，再经由转接板上预先设置好的导电线路以及第二键合线，将信号引至基板，实现信号的互联。由此，无需通过大跨度打引线的方式将芯片上的信号引至基板上，降低了工艺的复杂性，提高了成品率，降低了成本。同时，由于该结构中的键合线跨度较小，可以更好的管控信号的阻抗，提高了产品的电性能。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1提供的芯片封装结构的俯视图；
图2为本发明实施例1提供的芯片封装结构的剖视图；
图3为本发明实施例1提供的芯片封装结构中转接板的结构示意图；
图4为本发明实施例1提供的芯片封装结构的另一实施方式的结构示意图；
图5为本发明实施例1提供的芯片封装结构的又一实施方式的结构示意图；
附图标记：
1-基板；2-芯片；3-转接板；31-通孔；32-焊点；33-导电线路；34-焊盘；4-第一键合线；5-第二键合线。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
本发明实施例公开了一种芯片封装结构，如图1所示，包括基板1、芯片2以及转接板3。其中，
基板1用于装载芯片2，一般地，芯片2可以贴装在基板1上。
转接板3设置于芯片2上，其具有至少一个穿透表面的通孔31，芯片2上的若干焊点32位于通孔31内。一般地，转接板3可以通过焊接方式连接于芯片2上，也可以采用贴装或粘合方式连接于芯片2上，在此不做限制。
作为本发明的一种优选实施方式，转接板3为硅板或玻璃板或高分子材料板中的至少一种或多种层叠组合。用户可根据实际需求选择转接板的材料和种类，在此不做限制。
如图1-3所示，转接板3具有导电线路33，焊点32通过第一键合线4与导电线路33连接，导电线路33通过第二键合线5与基板1连接。其中，第一键合线4和第二键合线5可以为金线、银线或铜线等。
该芯片封装结构中，通过第一键合线4将芯片2上的信号引至转接板3上，再经由转接板3上预先设置好的导电线路33以及第二键合线5，将信号引至基板1，实现信号的互联。由此，无需通过大跨度打引线的方式将芯片2上的信号引至基板1上，降低了工艺的复杂性，提高了成品率，降低了成本。同时，由于该结构中的键合线跨度较小，可以更好的管控信号的阻抗，提高了产品的电性能。
作为本发明的一种优选实施方式，导电线路33设置于转接板3的表面。如此，工艺难度较低，可操作性强。作为可替换实施方式，导电线路33设置于转接板3的内部，如此有利于保护导电线路33不受外界破坏。用户可根据实际需求对导电线路33的位置进行设置，具有可选择性，灵活性高。
作为本发明的一种优选实施方式，导电线路33的数量与焊点32的数量相同，且导电线路33的两端均设置有暴露在转接板3上表面的焊盘34，同一导电线路33两端的焊盘34分别通过键合线连接焊点32和基板1。即，芯片2上的每个焊点32均具有与其对应的导电线路33，第一键合线4的两端分别连接芯片2上的焊点32以及与之对应的导电线路33一端的焊盘34，另一端的焊盘34则连接基板1。由此，有利于实现键合线的有序连接，避免线路的紊乱。
作为本发明的一种优选实施方式，通孔31的数量为一个，焊点32均位于通孔31内。由此，在转接板3上仅需形成一个通孔31，简化了工序，降低了制作难度。作为一种可替换实施方式，通孔31的数量也可以与焊点32的数量相同，如图4所示，每个焊点32各自位于与其对应的通孔31内，即，焊点32与通孔31一一对应，由此，打线过程中，有利于键合线与焊点32的对位，避免键合线连接到其他焊点32上而造成连线的杂乱。
作为另一种可替换实施方式，如图5所示，通孔31的数量是焊点32数量的二分之一，每两个焊点32共用一个通孔31。可以是沿X轴方向上两个相邻的焊点32共用一个通孔31，也可以是沿Y轴方向上两个相邻的焊点32共用一个通孔31，均属于本发明的保护范围。另外，也可以是三个焊点32共用一个通孔31或四个焊点32共用一个通孔31等均可以实现本发明的目的。
作为本发明的一种优选实施方式，转接板3的棱角为平滑的圆弧角。由于第一键合线4和第二键合线5会接触到转接板3侧面的棱角，如果棱角太尖锐，有可能会磨损第一键合线4和第二键合线5，从而造成键合线的破损，影响导电性能。本发明实施例将转接板3的棱角设置为平滑的圆弧角，有利于避免第一键合线4和第二键合线5被尖锐的棱角所磨损。
作为本发明的一种优选实施方式，焊点32与通孔31孔壁之间的距离不小于50μm。即，为后期打线工艺提供了一定的安全距离，保证第一键合线4可顺利连接到芯片2焊点32上，而不会因空间过小而难以操作。
本实施例中，转接板3的厚度可以小于等于100μm。转接板3厚度在此数值范围内时，转接板3对整个芯片封装厚度的影响较小。
实施例2
本发明实施例公开了一种芯片封装方法，包括以下步骤：
步骤S21、提供一带有通孔31的转接板3。其中，通孔31的数量至少为一个，转接板3的厚度可以小于等于100μm，转接板3可以为硅板或玻璃板或高分子材料板中的至少一种或多种层叠组合。
步骤S22、在转接板3表面布线，形成导电线路33。
需要说明的是，导电线路33也可以预先形成在转接板3的内部。
步骤S23、将转接板3设置在芯片2表面，并使得芯片2上的焊点32位于通孔31内露出。
步骤S24、通过第一键合线4连接焊点32与导电线路33，通过第二键合线5连接导电线路33与基板1连接。其中，第一键合线4和第二键合线5可以为金线、银线或铜线等。
通过该芯片封装方法，通过第一键合线4将芯片2上的信号引至转接板3上，再经由转接板3上预先设置好的导电线路33以及第二键合线5，将信号引至基板1，实现信号的互联。由此，无需通过大跨度打引线的方式将芯片2上的信号引至基板1上，降低了工艺的复杂性，提高了成品率，降低了成本。同时，由于该结构中的键合线跨度较小，可以更好的管控信号的阻抗，提高了产品的电性能。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种芯片封装结构，其特征在于，包括：
基板(1)，用于装载芯片(2)；
转接板(3)，具有至少一个穿透表面的通孔(31)，设置于所述芯片(2)上，所述芯片(2)上的若干焊点(32)位于所述通孔(31)内；
所述转接板(3)具有导电线路(33)，所述焊点(32)通过第一键合线(4)与所述导电线路(33)连接，所述导电线路(33)通过第二键合线(5)与所述基板(1)连接。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述导电线路(33)设置于所述转接板(3)的表面或者内部。
3.根据权利要求1所述的芯片封装结构，其特征在于，所述导电线路(33)的数量与所述焊点(32)的数量相同，且所述导电线路(33)的两端均设置有暴露在所述转接板(3)上表面的焊盘(34)，同一所述导电线路(33)两端的所述焊盘(34)分别通过所述键合线连接所述焊点(32)和所述基板(1)。
4.根据权利要求1所述的芯片封装结构，其特征在于，所述通孔(31)的数量为一个，所述焊点(32)均位于所述通孔(31)内。
5.根据权利要求1所述的芯片封装结构，其特征在于，所述通孔(31)数量与所述焊点(32)的数量相同，每个所述焊点(32)各自位于与其对应的所述通孔(31)内。
6.根据权利要求1所述的芯片封装结构，其特征在于，所述转接板(3)为硅板或玻璃板或高分子材料板中的至少一种或多种层叠组合。
7.根据权利要求1所述的芯片封装结构，其特征在于，所述转接板(3)的棱角为平滑的圆弧角。
8.根据权利要求1所述的芯片封装结构，其特征在于，所述转接板(3)通过焊接或贴装或粘合连接于所述芯片(2)上。
9.根据权利要求1所述的芯片封装结构，其特征在于，所述焊点(32)与所述通孔(31)孔壁之间的距离不小于50μm。
10.一种芯片封装方法，其特征在于，包括以下步骤：
提供一带有通孔(31)的转接板(3)；
在所述转接板(3)表面布线，形成导电线路(33)；
将转接板(3)设置在芯片(2)表面，并使得所述芯片(2)上的焊点(32)位于所述通孔(31)内露出；
通过第一键合线(4)连接所述焊点(32)与所述导电线路(33)，通过第二键合线(5)连接所述导电线路(33)与所述基板(1)连接。
CN201810303905.4A 2018-04-04 2018-04-04 芯片封装结构及封装方法 Pending CN108550565A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810303905.4A CN108550565A (zh) 2018-04-04 2018-04-04 芯片封装结构及封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810303905.4A CN108550565A (zh) 2018-04-04 2018-04-04 芯片封装结构及封装方法

Publications (1)

Publication Number Publication Date
CN108550565A true CN108550565A (zh) 2018-09-18

Family

ID=63513947

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810303905.4A Pending CN108550565A (zh) 2018-04-04 2018-04-04 芯片封装结构及封装方法

Country Status (1)

Country Link
CN (1) CN108550565A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109473363A (zh) * 2018-11-12 2019-03-15 深圳市江波龙电子股份有限公司 系统级封装结构及生产方法
CN110879444A (zh) * 2019-11-30 2020-03-13 光为科技(广州)有限公司 光模块及通信设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040164413A1 (en) * 2002-07-08 2004-08-26 Hall Frank L. Underfilled, encapsulated semiconductor die assemblies and methods of fabrication
CN104054172A (zh) * 2011-11-29 2014-09-17 考文森智财管理公司 用于堆叠的半导体装置的中介层

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040164413A1 (en) * 2002-07-08 2004-08-26 Hall Frank L. Underfilled, encapsulated semiconductor die assemblies and methods of fabrication
CN104054172A (zh) * 2011-11-29 2014-09-17 考文森智财管理公司 用于堆叠的半导体装置的中介层

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109473363A (zh) * 2018-11-12 2019-03-15 深圳市江波龙电子股份有限公司 系统级封装结构及生产方法
CN109473363B (zh) * 2018-11-12 2024-09-06 深圳市江波龙电子股份有限公司 系统级封装结构及生产方法
CN110879444A (zh) * 2019-11-30 2020-03-13 光为科技(广州)有限公司 光模块及通信设备

Similar Documents

Publication Publication Date Title
US8022523B2 (en) Multi-chip stack package
US8466564B2 (en) Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution
CN103370785B (zh) 具有中心触点的增强堆叠微电子组件
US7391105B2 (en) Unit semiconductor chip and multi chip package with center bonding pads and methods for manufacturing the same
US7989265B2 (en) Process for making a semiconductor system having devices that have contacts on top and bottom surfaces of each device
CN110120388B (zh) 半导体封装
KR20080080296A (ko) 고밀도 3차원 반도체 다이 패키지
US20240178193A1 (en) Semiconductor packages with pass-through clock traces and associated systems and methods
US20090273098A1 (en) Enhanced Architectural Interconnect Options Enabled With Flipped Die on a Multi-Chip Package
KR20200067051A (ko) 반도체 패키지
US20240186293A1 (en) Semiconductor package having chip stack
CN110622306A (zh) 低串扰垂直连接接口
KR101407614B1 (ko) 인쇄회로기판, 반도체 패키지, 카드 및 시스템
CN107197595B (zh) 一种印制电路板及其焊接设计
CN101236940B (zh) 重配置线路层的线路结构
CN108550565A (zh) 芯片封装结构及封装方法
CN101572260B (zh) 多芯片堆叠封装体
KR20200095841A (ko) 적층 칩 구조를 가지는 반도체 패키지
JP4083376B2 (ja) 半導体モジュール
JP2009188328A (ja) 半導体装置
CN113169153A (zh) 一种芯片的封装结构
WO1999013509A1 (en) Semiconductor device
JPS5854646A (ja) 混成集積回路装置
TWI849534B (zh) 記憶體元件
US7732903B2 (en) High capacity memory module using flexible substrate

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20180918

RJ01 Rejection of invention patent application after publication