CN109473363A - 系统级封装结构及生产方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 242
- 238000000465 moulding Methods 0.000 claims abstract description 12
- 238000012360 testing method Methods 0.000 claims description 27
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 238000005538 encapsulation Methods 0.000 claims description 11
- 230000005611 electricity Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 12
- 238000013461 design Methods 0.000 abstract description 6
- 238000004891 communication Methods 0.000 description 8
- 230000002950 deficient Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000007493 shaping process Methods 0.000 description 3
- 239000011324 bead Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000006837 decompression Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 241000218202 Coptis Species 0.000 description 1
- 235000002991 Coptis groenlandica Nutrition 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
本发明涉及一种系统级封装结构的生产方法，包括：集成一通用基板；集成一个或多个带有功能芯片的转接基板；将所述转接基板和所述通用基板组装，所述转接基板与所述通用基板连接；将组装后的所述转接基板和所述通用基板一起封装成型。本发明把系统级封装结构的生产流程拆分为集成通用基板和集成转接基板两个并行的生产流程，缩短了产品的生产时间，提高产品设计的灵活性，以及产品的通用性和可修复性，降低通用基板上的元器件因多次烘烤受热而出现损坏的可能性，从而提高了产品的良率。
Description
技术领域
本发明涉及集成电路封装技术领域，特别是涉及一种系统级封装结构及其生产方法。
背景技术
系统级封装(System In a Package，简称SIP)是将多种功能芯片，包括处理器、存储器等功能芯片集成在一个封装内，从而实现一个基本完整的系统功能。随着系统级封装技术的不断发展，模块化的产品也不断的更新和多样化。目前的系统级封装结构存在生产时间长、不良率高以及通用性和可修复性低的问题。
发明内容
基于此，有必要针对上述问题，提供一种系统级封装结构的生产方法，提高产品设计的灵活性、降低产品的不良率和缩短生产时间，同时提高产品的通用性和可修复性。
一种系统级封装结构的生产方法，包括：
集成一通用基板；
集成一个或多个带有功能芯片的转接基板；
将所述转接基板和所述通用基板组装，所述转接基板与所述通用基板连接；
将组装后的所述转接基板和所述通用基板一起封装成型。
在其中一个实施例中，在将所述转接基板和所述通用基板组装前，分别测试所述通用基板和所述转接基板是否可以正常工作。
在其中一个实施例中，集成所述通用基板时，在所述通用基板上设置第一接口；
集成一带有功能芯片的转接基板时，在所述转接基板上设置与所述第一接口相匹配的第二接口；
将所述转接基板和所述通用基板组装，并通过连接所述第一接口和所述第二接口实现所述通用基板与所述转接基板的连接。
在其中一个实施例中，所述通用基板上集成有通用模块，所述通用模块包括控制电路和电源输入电路，所述控制电路与所述电源输入电路连接，所述控制电路和所述电源输入电路分别与所述转接基板上的所述功能芯片连接。
在其中一个实施例中，集成所述通用基板时，在所述通用基板上设置若干个用于测试所述通用基板的第一测试点。
在其中一个实施例中，集成一带有功能芯片的转接基板时，在所述转接基板上设置若干个用于测试所述转接基板的第二测试点。
在其中一个实施例中，集成所述通用基板时，在所述通用基板上设置有供所述转接基板放置的第一区域。
上述系统级封装结构的生产方法，把系统级封装结构的生产流程拆分为集成通用基板和集成转接基板两个并行的生产流程，缩短了产品的生产时间，提高生产效率；通用基板和转接基板拆分生产后再组装，提高产品设计的灵活性，以及产品的通用性和可修复性；功能芯片在转接基板上进行贴装烘烤后，再把转接基板与通用基板组装在一起，使通用基板上的元器件不必进入功能芯片的贴装烘烤流程，降低通用基板上的元器件因多次烘烤受热而出现损坏的可能性，从而提高了产品的良率。
还提供一种系统级封装结构，包括通用基板和转接基板，所述转接基板设置在所述通用基板上，并与所述通用基板连接；
所述通用基板上设置有通用模块；
所述转接基板上设置有功能芯片；
所述通用模块与所述功能芯片连接；
所述通用基板和转接基板一体封装成型。
在其中一个实施例中，所述通用基板上设置有第一接口，所述第一接口与所述通用模块连接；
所述转接基板上设置有与所述第一接口相匹配的第二接口，所述第二接口与所述功能芯片连接；
所述第一接口与所述第二接口连接。
在其中一个实施例中，所述通用模块包括控制电路和电源输入电路，所述控制电路与所述电源输入电路连接，所述控制电路和所述电源输入电路分别与所述转接基板上的所述功能芯片连接。
在其中一个实施例中，所述通用模块还包括外围电路，所述外围电路的一端与所述功能芯片连接，另一端与所述控制电路和所述电源输入电路连接。
在其中一个实施例中，所述通用基板上设置有若干个用于测试所述通用基板的第一测试点。
在其中一个实施例中，所述转接基板上设置有若干个用于测试所述转接基板的第二测试点。
上述系统级封装结构，包括通用基板和转接基板，该通用基板可根据实际情况适配带有不同功能的转接基板，可提高该结构设计的灵活性和通用性，减少库存减压的风险，同时两个基板分别生产，可有效缩短生产时间；且该结构中，在封装成型之前，通用基板和转接基板可分开进行单独的测试，能有效降低该结构的不良率，提高该结构的可修复性。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一个实施例中系统级封装结构的生产方法的流程图；
图2为一个实施例中转接基板的生产流程图；
图3为一个实施例中系统级封装结构的通用基板的结构示意图；
图4为一个实施例中系统级封装结构的结构示意图；
图5为一个实施例中系统级封装结构的电路示意图；
图6为图5中系统级封装结构的具体电路示意图；
图7为一个实施例中系统级封装结构的正剖示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
一种系统级封装结构的生产方法，如图1所示，包括：
集成一通用基板；
集成一个或多个带有功能芯片的转接基板；
将转接基板和通用基板组装，转接基板与通用基板连接；
将组装后的所述转接基板和所述通用基板一起封装成型，该封装形式可以为塑封。
其中，利用表面贴装技术，在通用基板集成通用模块，该通用模块中可以包括控制电路、复位电路、电源输入电路、稳压整流电路和电平转换电路等电路，还可以包括通信接口和电源接口等接口，可根据具体需要进行组装。
通过上芯和压焊等制作流程，在转接基板上集成一个或多个功能芯片，功能芯片可以是检测芯片、储存芯片、信号接收芯片或信号发射芯片等功能型的芯片。
请参照图2，该转接基板的具体制作流程如下：
S1、根据实际需要，在转接基板上贴装相关的功能芯片；
S2、对转接基板进行烘烤，使转接基板上的芯片固化贴在该转接基板上，并除去该转接基板上的水气；
S3、判断是否需要在功能芯片上继续堆叠芯片，若是，跳转至步骤S6；
S4、在转接基板的功能芯片上，贴装功能芯片；
S5、对转接基板进行烘烤，跳转至步骤S3；
S6、连接转接基板与转接基板上的芯片。
在步骤S6中，转接基板与转接基板上的芯片的连接方式可以为引线键合封装，也可以是倒装焊。较佳的，本实施例中采用引线键合封装技术，具体地，引线键合封装中采用的引线可以为金线、铜线、合金线或银线等。本实施例中，引线键合封装中采用的引线为金线，其直径范围为0.025mm至0.032mm，长度范围为1.5mm至3mm之间，弧圈的高度比芯片所在平面高0.75mm。
从转接基板的制作流程中可知，针对不同的堆叠结构，转接基板的制作时间流程不同，芯片的堆叠层数越多，流程越长，耗时越久，且由于每次堆叠芯片都需要对转接基板进行烘烤，芯片的堆叠层数越多，烘烤的次数也就越多。
因此，把系统级封装结构的生产流程拆分为集成通用基板和集成转接基板两个并行的生产流程，可缩短产品的生产时间，提高生产效率，且可降低通用基板上的元器件因烘烤受热而出现损坏的可能性，从而提高了产品的良率。
通用基板和转接基板拆分生产后再组装，可根据具体需要，选择带有相应功能的转接基板与通用基板进行组装，可提高产品设计的灵活性，以及产品的通用性和可修复性，减少了库存积压的风险。
在一个实施例中，如图1所示，在将转接基板和通用基板组装前，分别测试通用基板和转接基板是否可以正常工作。如发现这两个基板中有一个出现故障，或两个均出现故障，可及时对出现故障的基板进行修复或标记报废，降低成品的不良率，在一定程度上还可节省生产的原材料。
较佳的，集成通用基板时，在通用基板上设置若干个用于测试该通用基板的第一测试点，如图7所示；集成带有功能芯片的转接基板时，在转接基板上设置若干个用于测试该转接基板的第二测试点。
在一个实施例中，如图3-5所示，集成通用基板100时，在该通用基板100上设置第一接口120；集成一带有功能芯片的转接基板200时，在该转接基板200上设置与第一接口120相匹配的第二接口220；转接基板200和通用基板100组装时，通过连接第一接口120和第二接口220实现通用基板100与转接基板200的连接。
其中，第一接口120的数量为一个或多个，当第一接口120的数量为多个时，通用基板100可同时适配多个转接基板200，可把多个带有各种功能的转接基板200集成在一块通用基板100上，同时实现多种功能。较佳的，每个第一接口120之间设有一定的间距，方便与转接基板200上的第二接口220连接。
在另一个实施例中，如图6所示，通用模块110包括控制电路111和电源输入电路112，控制电路111与电源输入电路112连接，控制电路111和电源输入电路112分别与转接基板200上的所述功能芯片210连接。
其中，控制电路111控制功能芯片210的运行，电源输入电路112为功能芯片210和控制电路111提供电源。
具体地，控制电路11包括主控芯片和复位芯片，主控芯片用于控制功能芯片210的运行，复位芯片用于使功能芯片210复位；电源输入电路包括电源芯片，电源芯片用于调整输出至功能芯片210和控制电路111的电压电流的稳定性。
在一个实施例中，如图6-7所示，通用模块100还包括外围电路113，该外围电路113的一端与功能芯片210连接，另一端与控制电路111和电源输入电路112连接。
其中，外围电路113包括无源元器件，该无源元器件可以是晶体、电感、磁珠、电阻和电容等，用于代替功能芯片210的外围走线。
在一个实施例中，如图6所示，通用模块110还包括通信接口114，该通信接口114与控制电路111连接，用于连接计算机与控制电路111，计算机通过该通信接口114向控制电路111中烧录程序，使控制电路111中的主控芯片具备不同的功能。
在一个实施例中，如图6所示，通用模块110还包括电源接口115，该电源接口与电源输入电路112连接，用于连接外部电源与电源输入电路112。
在一个实施例中，如图3-4所示，转接基板100与通用基板200组装时，转接基板200固定在通用基板100上。优选地，在集成通用基板100时，在通用基板100上空出一个供转接基板200放置的第一区域130，该第一区域130的面积尽可能做到最大，使该通用基板100能适配多款转接基板200。
在一个实施例中，如图4所示，转接基板200上设置有供功能芯片210放置的第二区域202，该第二区域202可以为一个或多个，在该第二区域202中，可根据具体需要选择合适的芯片进行放置。
在一个实施例中，为了提高生产效率和节约材料，以阵列组合的方式进行系统级封装的组装工作，在将组装后的转接基板和通用基板一起封装成型后，对封装成型的成型基板进行切割分板，如图1所示。
具体地，对封装成型的成型基板进行切割分板，把成型基板分割成为单个的器件。其中，划分分割的方式可以采用锯开工艺，也可以采用冲压工艺。锯开工艺灵活性比较强，也不需要采用专用工具；冲压工艺则生产效率比较高、成本较低，但是需要使用指定的工具。
在一个实施例中，如图1所示，在对所述封装成型的成型基板进行切割分板后，对所述每个分板进行功能测试。
还提供一种系统级封装结构，如图3和4所示，包括通用基板100和转接基板200，转接基板200设置在通用基板100上，并与通用基板100连接；
通用基板100上设置有通用模块110；
转接基板200上设置有功能芯片210；
通用模块110与功能芯片210连接；
通用基板和转接基板一体封装成型，使通用基板和转接基板组装成为一个整体，其中，该封装形式可以为塑封。
其中，通用模块110中可以包括控制电路、复位电路、电源输入电路、稳压整流电路和电平转换电路等电路，还可以包括通信接口和电源接口等接口，可根据具体需要进行组装。
功能芯片210可以是检测芯片、储存芯片、信号接收芯片或信号发射芯片等功能型的芯片。
本实施例中的系统级封装结构，包括通用基板和转接基板，该通用基板可根据实际情况适配带有不同功能的转接基板，可提高该结构设计的灵活性和通用性，减少库存减压的风险，同时两个基板分别生产，可有效缩短生产时间；且该结构中，在封装成型之前，通用基板和转接基板可分开进行单独的测试，能有效降低该结构的不良率，提高该结构的可修复性。
具体地，通用模块110采用表面贴装技术固定在通用基板100上；功能芯片210通过上芯和压焊等制作流程固定在转接基板200上。
在一个实施例中，如图3-5所示，通用基板100上设置有第一接口120，该第一接口120与通用模块110连接；转接基板200上设置有与第一接口120相匹配的第二接口220，该第二接口220与功能芯片210连接；通过连接第一接口与第二接口，实现通用基板100与转接基板200的连接。
其中，第一接口120的数量为一个或多个，当第一接口120的数量为多个时，通用基板100可同时适配多个转接基板200，可把多个带有各种功能的转接基板200集成在一块通用基板100上，同时实现多种功能。较佳的，每个第一接口120之间设有一定的间距，方便与转接基板200上的第二接口220连接。
在一个实施例中，如图6所示，通用模块110包括控制电路111和电源输入电路112，控制电路111与电源输入电路112连接，控制电路111和电源输入电路112分别与转接基板200上的所述功能芯片210连接。
其中，控制电路111控制功能芯片210的运行，电源输入电路112为功能芯片210和控制电路111提供电源。
具体地，控制电路11包括主控芯片和复位芯片，主控芯片用于控制功能芯片210的运行，复位芯片用于使功能芯片210复位；电源输入电路包括电源芯片，电源芯片用于调整输出至功能芯片210和控制电路111的电压电流的稳定性。
在一个实施例中，如图6-7所示，通用模块100还包括外围电路113，该外围电路113的一端与功能芯片210连接，另一端与控制电路111和电源输入电路112连接。
其中，外围电路113包括无源元器件，该无源元器件可以是晶体、电感、磁珠、电阻和电容等，用于代替功能芯片210的外围走线。
在一个实施例中，如图6所示，通用模块110还包括通信接口114，该通信接口114与控制电路111连接，用于连接计算机与控制电路111，计算机通过该通信接口114向控制电路111中烧录程序，使控制电路111中的主控芯片具备不同的功能。
在一个实施例中，如图6所示，通用模块110还包括电源接口115，该电源接口与电源输入电路112连接，用于连接外部电源与电源输入电路112。
在一个实施例中，通用基板100上还设置有若干个用于测试该通用基板100的第一测试点，如图7所示；转接基板200上还设置有若干个用于测试该转接基板200的第二测试点。
在将转接基板200和通用基板100组装前，可以分别测试该通用基板100和该转接基板200是否可以正常工作。如发现这两个基板中有一个出现故障，或两个均出现故障，可及时对出现故障的基板进行修复或标记报废，降低成品的不良率，在一定程度上还可节省生产的原材料。
在一个实施例中，如图3-4所示，在通用基板100上，留有供一个或多个转接基板200放置的第一区域130，该第一区域130的面积尽可能做到最大，使该通用基板100能适配多款转接基板200。
在一个实施例中，转接基板200上设置有供功能芯片210放置的第二区域202，该第二区域202可以为一个或多个，在该第二区域202中，可根据具体需要选择合适的芯片进行放置。
上述系统级封装结构，包括通用基板和转接基板，该通用基板可根据实际情况适配带有不同功能的转接基板，可提高该结构设计的灵活性和通用性，减少库存减压的风险，同时两个基板分别生产，可有效缩短生产时间；且该结构中，在封装成型之前，通用基板和转接基板可分开进行单独的测试，能有效降低该结构的不良率，提高该结构的可修复性。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (13)
1.一种系统级封装结构的生产方法，其特征在于，包括：
集成一通用基板；
集成一个或多个带有功能芯片的转接基板；
将所述转接基板和所述通用基板组装，所述转接基板与所述通用基板连接；
将组装后的所述转接基板和所述通用基板一起封装成型。
2.根据权利要求1所述的系统级封装结构的生产方法，其特征在于，在将所述转接基板和所述通用基板组装前，分别测试所述通用基板和所述转接基板是否可以正常工作。
3.根据权利要求1所述的系统级封装结构的生产方法，其特征在于，集成所述通用基板时，在所述通用基板上设置第一接口；
集成一带有功能芯片的转接基板时，在所述转接基板上设置与所述第一接口相匹配的第二接口；
将所述转接基板和所述通用基板组装，并通过连接所述第一接口和所述第二接口实现所述通用基板与所述转接基板的连接。
4.根据权利要求1所述的系统级封装结构的生产方法，其特征在于，所述通用基板上集成有通用模块，所述通用模块包括控制电路和电源输入电路，所述控制电路与所述电源输入电路连接，所述控制电路和所述电源输入电路分别与所述转接基板上的所述功能芯片连接。
5.根据权利要求1所述的系统级封装结构的生产方法，其特征在于，集成所述通用基板时，在所述通用基板上设置若干个用于测试所述通用基板的第一测试点。
6.根据权利要求1所述的系统级封装结构的生产方法，其特征在于，集成一带有功能芯片的转接基板时，在所述转接基板上设置若干个用于测试所述转接基板的第二测试点。
7.根据权利要求1所述的系统级封装结构的生产方法，其特征在于，集成所述通用基板时，在所述通用基板上设置有供所述转接基板放置的第一区域。
8.一种系统级封装结构，其特征在于，包括通用基板和转接基板，所述转接基板设置在所述通用基板上，并与所述通用基板连接；
所述通用基板上设置有通用模块；
所述转接基板上设置有功能芯片；
所述通用模块与所述功能芯片连接；
所述通用基板和所述转接基板一体封装成型。
9.根据权利要求8所述的系统级封装结构，其特征在于，所述通用基板上设置有第一接口，所述第一接口与所述通用模块连接；
所述转接基板上设置有与所述第一接口相匹配的第二接口，所述第二接口与所述功能芯片连接；
所述第一接口与所述第二接口连接。
10.根据权利要求8所述的系统级封装结构，其特征在于，所述通用模块包括控制电路和电源输入电路，所述控制电路与所述电源输入电路连接，所述控制电路和所述电源输入电路分别与所述转接基板上的所述功能芯片连接。
11.根据权利要求10所述的系统级封装结构，其特征在于，所述通用模块还包括外围电路，所述外围电路的一端与所述功能芯片连接，另一端与所述控制电路和所述电源输入电路连接。
12.根据权利要求8所述的系统级封装结构，其特征在于，所述通用基板上设置有若干个用于测试所述通用基板的第一测试点。
13.根据权利要求8所述的系统级封装结构，其特征在于，所述转接基板上设置有若干个用于测试所述转接基板的第二测试点。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201811340708.6A CN109473363B (zh) | 2018-11-12 | 2018-11-12 | 系统级封装结构及生产方法 |
Applications Claiming Priority (1)
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| CN201811340708.6A CN109473363B (zh) | 2018-11-12 | 2018-11-12 | 系统级封装结构及生产方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109473363A true CN109473363A (zh) | 2019-03-15 |
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Family
ID=65671916
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811340708.6A Active CN109473363B (zh) | 2018-11-12 | 2018-11-12 | 系统级封装结构及生产方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109473363B (zh) |
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|---|---|
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