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CN107534027B - 半导体装置、电子设备和制造方法 - Google Patents

半导体装置、电子设备和制造方法 Download PDF

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CN107534027B
CN107534027B CN201680026938.8A CN201680026938A CN107534027B CN 107534027 B CN107534027 B CN 107534027B CN 201680026938 A CN201680026938 A CN 201680026938A CN 107534027 B CN107534027 B CN 107534027B
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chip
insulating film
edge
circuit
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泷本香织
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Sony Corp
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Abstract

本公开涉及一种可以保持底部填充物的安装可靠性的半导体装置、电子设备和制造方法。在本公开中，芯片由在作为第一基板的Si基板上制作的成像元件的电路和在形成于电路上的粘合剂上制作的第二基板形成。在这种情况下，在芯片通过焊球安装在安装基板上之后或者在芯片的状态下，在芯片周围形成感光性材料，然后形成底部填充物，然后仅有感光性材料溶解。本公开适用于例如可以在诸如相机等成像装置中使用的CMOS固态成像传感器。

Description

半导体装置、电子设备和制造方法
技术领域
本公开涉及一种半导体装置、电子设备和制造方法，特别涉及可以保持底部填充物的安装可靠性的半导体装置、电子设备和制造方法。
背景技术
在倒装芯片的安装过程中，为了提高安装可靠性，在芯片和基板之间放入底部填充树脂(UF树脂)。UF树脂通常在芯片的侧面蠕升(creep up)，因此存在引起对芯片端部的破坏的问题。
因此，迄今为止，已经通过向侧面添加弹性体来调节应力，从而防止对芯片端部的破坏(参照专利文献1)。
引用文献列表
专利文献
专利文献1：JP 2002-141444A
发明内容
技术问题
然而，在CMOS图像传感器(CIS)的芯片尺寸封装(CSP)中，例如，通过树脂粘合在一起的玻璃和Si出现在端面上，并且担心弹性体破坏包含树脂的结构。
此外，在CIS CSP中，没有出现平坦的表面，并且担心弹性体剥离。
鉴于这些情况而完成本公开，其可以保持底部填充物的安装可靠性。
问题的解决方案
根据本公开的一个方面，半导体装置包括：芯片尺寸封装(CSP)，所述芯片尺寸封装由以下部件组成：形成有电路的第一基板，由与第一基板不同的材料制成的第二基板，和被构造成将第二基板接合到第一基板上的接合单元；和被构造成安装所述CSP的安装基板。所述CSP形成为防止在所述安装基板上安装时使用的底部填充物附着到第二基板的侧壁上的结构。
所述CSP形成为防止所述底部填充物附着到所述CSP的侧壁的一部分上或大致全部上的结构。
所述CSP形成为其中形成在所述CSP的侧壁的一部分上或大致全部上的感光性材料被去除的结构，从而防止所述底部填充物附着到所述CSP的侧壁的一部分上或大致全部上。
所述CSP形成为其中在所述CSP的侧壁的一部分上或大致全部上形成疏水性材料的结构，从而防止所述底部填充物附着到所述CSP的侧壁的一部分上或大致全部上。
在第一基板的侧壁的一部分上形成一个或多个凹凸，从而所述CSP形成为防止所述底部填充物附着到第二基板的侧壁上的结构。
开设用于露出第一基板的底面并且连接到所述电路的连接焊盘的通孔，沉积第一基板的绝缘膜，然后露出所述连接焊盘，形成再配线，然后形成蠕升防止图案，形成绝缘膜单元，然后去除所述蠕升防止图案，在所述绝缘膜单元上形成凹部，和从而在第一基板的侧壁的一部分上或大致全部上形成一个或多个凹凸。
所述蠕升防止图案被配置成延伸跨越将要进行分割的位置。
开设用于露出第一基板的底面并且连接到所述电路的连接焊盘的通孔，沉积第一基板的绝缘膜，然后露出所述连接焊盘，形成再配线，然后形成绝缘膜单元，打开第一基板，然后执行第一基板的凹进处理，和从而在第一基板的侧壁的一部分上或大致全部上形成一个或多个凹凸。
第一基板的凹进部分被配置成延伸跨越将要进行分割的位置。
成像元件和逻辑电路形成为第一基板中的电路，开设用于露出第一基板的底面并且连接到所述电路的连接焊盘的通孔，沉积第一基板的绝缘膜，然后露出所述连接焊盘，形成再配线，然后形成绝缘膜单元，打开所述逻辑电路的层间绝缘膜，然后执行所述逻辑电路的层间绝缘膜从盖膜开始的凹进处理，和从而在所述逻辑电路的配线层的侧壁的一部分上或大致全部上形成一个或多个凹凸。
所述逻辑电路的层间绝缘膜的凹进部分配置成延伸跨越将要进行分割的位置。
在根据本技术的一个方面的制造方法中，制造装置形成芯片尺寸封装(CSP)，所述芯片尺寸封装由以下部件组成：形成有电路的第一基板，由与第一基板不同的材料制成的第二基板，和被构造成将第二基板接合到第一基板上的接合单元，所述芯片尺寸封装形成为防止在用于安装所述CSP的安装基板上安装时使用的底部填充物附着到第二基板的侧壁上的结构。
根据本公开的一个方面，电子设备包括：芯片尺寸封装(CSP)，所述芯片尺寸封装由以下部件组成：形成有电路的第一基板，由与第一基板不同的材料制成的第二基板，和被构造成将第二基板接合到第一基板上的接合单元；和被构造成安装所述CSP的安装基板。所述CSP包括固态成像传感器，所述固态成像传感器形成为防止在所述安装基板上安装时使用的底部填充物附着到第二基板的侧壁上的结构，被构造成处理从所述固态成像传感器输出的输出信号的信号处理电路，和被构造成使入射光入射到所述固态成像传感器上的光学系统。
根据本公开的一个方面，芯片尺寸封装(CSP)由以下部件组成：形成有电路的第一基板，由与第一基板不同的材料制成的第二基板，和被构造成将第二基板接合到第一基板上的接合单元，所述芯片尺寸封装形成为防止在用于安装所述CSP的安装基板上安装时使用的底部填充物附着到第二基板的侧壁上的结构。
发明的有益效果
根据本技术，可以保持底部填充物的安装可靠性。
本说明书中记载的有益效果仅仅是示例性的，并且本技术的有益效果不限于本说明书中记载的有益效果，而是可以具有额外的有益效果。
附图说明
图1是示出本技术适用的固态成像传感器的大致构成例的框图。
图2是示出本技术的成像元件的CPS的结构例的截面图。
图3是说明图2的CPS的制造处理的流程图。
图4是说明图2的CPS的制造处理的流程图。
图5是示出图2的CPS的制造处理的工序例的图。
图6是示出图2的CPS的制造处理的工序例的图。
图7是示出图2的CPS的制造处理的工序例的图。
图8是示出图2的CPS的制造处理的工序例的图。
图9是示出图2的CPS的另一个结构例的截面图。
图10是说明图9的CPS的制造处理的流程图。
图11是说明图9的CPS的制造处理的流程图。
图12是示出图9的CPS的制造处理的工序例的图。
图13是示出本技术的成像元件的CPS的另一个结构例的截面图。
图14是说明图13的CPS的制造处理的流程图。
图15是说明图13的CPS的制造处理的流程图。
图16是示出图13的CPS的制造处理的工序例的图。
图17是示出图13的CPS的制造处理的工序例的图。
图18是示出图13的CPS的制造处理的工序例的图。
图19是示出图13的CPS的制造处理的工序例的图。
图20是示出图13的CPS的制造处理的工序例的图。
图21是示出图13的CPS的另一个结构例的截面图。
图22是说明图21的CPS的制造处理的流程图。
图23是示出图21的CPS的制造处理的工序例的图。
图24是示出图21的CPS的制造处理的工序例的图。
图25是示出图21的CPS的制造处理的工序例的图。
图26是示出图21的CPS的制造处理的工序例的图。
图27是说明堆叠型成像元件的CPS的制造处理的流程图。
图28是示出堆叠型成像元件的CPS的制造处理的工序例的图。
图29是示出堆叠型成像元件的CPS的制造处理的工序例的图。
图30是示出本技术适用的固态成像传感器的结构的图。
图31是示出本技术适用的电子设备的构成例的框图。
具体实施方式
以下，对实施本公开的实施方案(以下称为实施方案)进行说明。此外，按以下顺序给出说明。
1.第一实施方案
2.第二实施方案
3.第三实施方案(图像传感器的使用例)
4.第四实施方案(电子设备的例子)
<1.第一实施方案>
<固态成像传感器的大致构成例>
图1示出了本技术的各实施方案中使用的互补金属氧化物半导体(CMOS)固态成像传感器的例子的大致构成例。
如图1所示，固态成像传感器(元件芯片)1被构造成包括像素区域(所谓的成像区域)3，其中包括光电转换元件的多个像素2以规则方式二维地排列在半导体基板11(例如，硅基板)和外围电路单元上。
像素2包括光电转换元件(例如，光电二极管)和多个像素晶体管(所谓的MOS晶体管)。多个像素晶体管可以例如由传输晶体管、复位晶体管和放大晶体管的三个晶体管构成，或者可以通过进一步添加选择晶体管的四个晶体管构成。各像素2(单位像素)的等效电路与普通像素相似，因此在此省略其详细说明。
此外，像素2可以具有像素共享结构。像素共享结构由多个光电二极管、多个传输晶体管、一个共享浮动扩散和其他共享的一个像素晶体管构成。光电二极管是光电转换元件。
外围电路单元由垂直驱动电路4、列信号处理电路5、水平驱动电路6、输出电路7和控制电路8构成。
控制电路8接收输入时钟和命令操作模式等的数据，并且还输出固态成像传感器1的内部信息等的数据。具体地，控制电路8基于垂直同步信号、水平同步信号和主时钟产生作为垂直驱动电路4、列信号处理电路5和水平驱动电路6的操作基准的时钟信号和控制信号。然后，控制电路8将这些信号输入到垂直驱动电路4、列信号处理电路5和水平驱动电路6。
垂直驱动电路4例如由移位寄存器构成；选择像素驱动配线，并将用于驱动像素2的脉冲供给所选择的像素驱动配线，并且以行为单位驱动像素2。具体地，垂直驱动电路4以行为单位在垂直方向上顺次选择性地扫描像素区域3中的各像素2，并且经由垂直信号线9向列信号处理电路5供给基于根据各像素2的光电转换元件中的接收光量而产生的信号电荷的像素信号。
列信号处理电路5例如针对像素2的每列配置，并且针对每个像素列对从一行的像素2输出的信号执行诸如去噪等信号处理。具体地，列信号处理电路5执行诸如用于去除像素2固有的固定模式噪声的相关双采样(CDS)、信号放大和模拟/数字(A/D)转换等信号处理。在列信号处理电路5的输出段上，设置水平选择开关(未示出)以连接到通向水平信号线10的部分。
水平驱动电路6例如由移位寄存器构成；并且通过顺次地输出水平扫描脉冲来顺序地选择各个列信号处理电路5，并且使像素信号从各个列信号处理电路5输出到水平信号线10。
输出电路7对从各个列信号处理电路5经由水平信号线10顺次供给的信号进行信号处理，并输出处理的信号。输出电路7可以仅仅执行缓冲，或者可以执行黑电平调整、列变化校正、各种数字信号处理等。
设置输入/输出端子12以与外部交换信号。
<本技术的CPS结构>
图2是示出本技术的成像元件的芯片级封装(CPS)的结构例的截面图。
在CPS 15中，通过焊球27将芯片(半导体元件)26安装在安装基板21上，然后将底部填充物25放置在芯片26和安装基板21之间。然后，在芯片26的端部和底部填充物25之间形成空间28。
芯片26例如由在作为第一基板的Si基板22上制作的成像元件的电路和在形成于电路上的粘合剂23上制作的第二基板24形成。此外，电路可以是成像元件之外的其他物体的电路。
在这种情况下，在芯片26通过焊球27安装在安装基板21上之后或者在芯片26的状态下，在芯片26周围形成感光性材料(图6的B的感光性材料31)，然后形成底部填充物25，然后仅有感光性材料溶解。
由此，在芯片26的端部和底部填充物25之间形成有不能形成底部填充物25的空间28，因此在芯片26的端部没有形成具有粘附性的底部填充物25。即，很少或没有底部填充物25附着到CPS 15的侧壁。因此，可以避免附着在安装基板21上的底部填充物25的膨胀和收缩影响芯片26的端部的情况。
<本技术的CPS的制造处理>
接下来，参照图3和图4的流程图说明图2的CPS 15的制造处理。此外，本说明也参照图5～图8的工序图。
在步骤S11中，制造装置准备Si基板22(图5的A)，并在Si基板22上产生规定的电路(成像元件的电路等)。
在步骤S12中，制造装置在制作的电路上形成粘合剂23(图5的B)。粘合剂23是诸如丙烯酸系、环氧系或硅系树脂等树脂、它们的复合树脂等，并且种类不受限制。膜厚度可以为约5～100μm。如果太薄，则不能提供粘合强度和Si基板的总厚度变化(TTV)；此外，如果太厚，则难以控制待接合的第二基板的晶片翘曲和倾斜等。
在步骤S13中，如图5的C所示，制造装置在粘合剂23上形成第二基板24(例如，玻璃、丙烯酸系透明硬化性树脂、石英、Si等)。在步骤S14中，尽管未示出该处理，制造装置在Si基板22的背面上形成硅通孔(TSV)，形成配线层，并且与形成在Si基板22上的电路进行电连接。
在步骤S15中，制造装置通过切割在Si基板22的背面的划痕线上形成切口30(图6的A)。这通常通过使用刀片的切割来执行。切割是为了在划痕线上物理地提供空间(切口30)；并且在划痕线上提供空间的方法也可以是干蚀刻、湿蚀刻、激光烧蚀等，但不限于此。切割宽度取决于划痕线的宽度，通常为40～200μm。
此外，切割深度可以处于第一基板(Si基板22)和第二基板24在处理期间在晶片级不被破坏的程度。制造装置通常留下100～300μm的第二基板24，或者进一步将支撑基板(未示出)临时地贴附到第二基板24上，并且完全切割第二基板24。
在步骤S16中，如图6的B所示，在Si基板22上，制造装置通过诸如涂布或真空埋入等方法将感光性材料31(例如，感光性抗蚀剂、感光性绝缘材料、感光性树脂等)埋入到划痕线的切口30中。感光性材料31也形成在Si基板22上。
在步骤S17中，如图7的A所示，制造装置通过光刻技术32(图6的C)选择性地去除感光性材料31，从而将感光性材料31留在划痕线上。此外，尽管在步骤S15中使用感光性材料31，但是也可以是可溶于化学液的树脂等，并且在这种情况下，可以不进行光刻，而是可以通过等离子体处理等去除第二基板24的整个表面。
此外，在步骤S17中，没有质疑诸如通过光刻技术32将感光性材料31选择性地留在划痕线上或通过等离子体处理选择性地留下感光性材料31等方法。重要的是仅将感光性材料31留在划痕线上。
在步骤S18中，制造装置形成作为Si基板22上的连接端子的焊球27(图7的B)。这里，为了通过后续的湿清洗或干清洗去除感光性材料31，需要感光性材料31在形成焊料球27期间未改变的温度施加。例如，将温度设定为250度以下。取决于感光性材料31的耐热温度，其他值也是可能的。
在步骤S19中，制造装置通过切割在Si基板22的背面的划痕线(划痕线的切口30)上再次形成切口。通常执行使用刀片的切割。切割是为了分离各芯片；该方法不限于此，除此以外，例如使用干蚀刻、湿蚀刻、激光烧蚀等。
切割宽度取决于划痕线的宽度，不受限制；但通常为40～200μm。如图7的C所示，通过该切割，对于每个芯片26，第二基板24完全分离。在这种情况下，留下芯片26的侧壁的感光性材料31。
在步骤S20中，如图8的A所示，制造装置通过回流将芯片26连接到安装基板21。这里，为了通过后续的湿清洗或干清洗去除感光性材料31，就像在焊球27的形成期间一样，需要感光性材料31在回流时未改变的温度施加。
在步骤S21中，制造装置形成底部填充物25(图8的B)，以将芯片26稳定地固定到安装基板21。底部填充物25在其未到达第二基板24的表面的条件下形成。这里，为了通过后续的湿清洗或干清洗来去除感光性材料31，就像在焊球27的形成期间一样，需要感光性材料31在底部填充物25的形成期间未改变的温度施加。
在步骤S22中，制造装置通过溶剂或等离子体处理去除形成在芯片26的侧壁上的感光性材料31。
由此，如图8的C所示，在芯片26的侧壁部上形成不能形成底部填充物25的空间28，并且芯片26的底面(焊球27的表面)被稳定地固定；因此，底部填充物25的原来功能不受损害，并且可以抑制芯片26的侧壁的剥离。
<本技术的CPS结构>
图9是示出图2的成像元件的芯片级封装(CPS)的另一个结构例的截面图。此外，在图9的例子中，对应于图2的例子的部分标有相应的附图标记。
在CPS 51中，在芯片26通过焊球27安装在安装基板21上之后或者在芯片26的状态下，在芯片26的侧壁上形成疏水性材料61。然后，在芯片26的底面(焊球27的表面)和安装基板21之间形成底部填充物25。
类似于图2的CPS 15，芯片26由在作为第一基板的Si基板22上制作的成像元件的电路和在形成于电路上的粘合剂23上制作的第二基板24形成。
在这种情况下，在芯片26通过焊球27安装在安装基板21上之后或者在芯片26的状态下，在芯片26周围形成疏水性材料61，然后在芯片26的底面上形成底部填充物25。
由此，在芯片26的端部形成疏水性材料61，因此在芯片端部没有形成具有粘附性的底部填充物25。即，很少或没有底部填充物25附着到CPS 51的侧壁。因此，可以避免附着在基板上的底部填充物25的膨胀和收缩影响芯片端部的情况。
<本技术的CPS的制造处理>
接下来，参照图10和图11的流程图说明图9的CPS 51的制造处理。此外，本说明也参照图12的工序图。此外，图10和图11的步骤S51～S60基本上类似于图3和图4的步骤S11～S20，除了感光性材料31被疏水性材料61代替，因此，其说明将是重复的，因而被省略。
在步骤S60中，如图12的A所示，制造装置通过回流将芯片26连接到安装基板21。
在步骤S61中，制造装置形成底部填充物25(图12的B)，以将芯片26稳定地固定到安装基板21。
此外，在该例子中，疏水性材料61用于芯片26的侧壁。例如，使用氟化物材料作为疏水性材料61。许多氟化物材料是疏水性材料，如UF材料环氧树脂、硅和酚醛树脂；因此，底部填充物25不会升高到芯片26的侧壁。
由此，在芯片26的侧壁部上形成底部填充物25不会蠕升并且不能形成底部填充物的空间28，并且芯片26的底面(焊球27的表面)被稳定地固定。很少或没有底部填充物25附着到CPS 15的侧壁上。因此，底部填充物25的原来功能不受损害，并且可以抑制芯片的侧壁的剥离。
因此，在本技术中，在其中多种材料出现在芯片端部的CPS结构中，在芯片端部没有物理地形成具有粘接性的底部填充树脂。因此，附着在安装基板上的底部填充物的膨胀和收缩不会影响芯片端部。
在这种情况下，由于底部填充物附着到芯片的底部，因此保持作为底部填充物的原来功能的安装可靠性。
<2.第二实施方案>
<本技术的CPS结构>
图13是示出本技术的成像元件的芯片级封装(CPS)的结构例的截面图。
在图13的例子的CPS 111中，芯片120通过焊球124安装在安装基板126上，然后将底部填充物125放置在芯片120和安装基板126之间。
芯片120由在形成于成像元件121上的接合树脂123上制作的玻璃基板122形成。
如箭头的尖端所示，成像元件121由从上开始的顺序的其中形成有成像元件的电路的Si基板131、绝缘膜132和再配线形成后形成的绝缘膜133构成，并且在绝缘膜133的端面(侧壁)上在平行于芯片120的上下表面的方向上形成凹部134。
通过这种结构，底部填充物125的高度不大于成像元件121的高度，即，不高于图13所示的虚线，并且不会到达接合树脂123的侧面。因此，底部填充物125未附着到接合树脂123的侧面。由此，可以抑制底部填充物125的侧面的蠕升，并且可以提高安装可靠性。
<本技术的CPS的制造处理>
接下来，参照图14和图15的流程图说明图13的CPS 111的制造处理。此外，本说明也参照图16～图20的工序图。
在步骤S111中，制造装置露出Si基板131的表面，该表面在与通过将成像元件121和玻璃基板122经由接合树脂123贴合在一起获得的半导体元件(芯片)120的CPS 111的光接收面(图中上侧)相对的那侧上，由此形成薄膜，并且开设通孔144以与元件的连接焊盘连接。
在步骤S112中，制造装置沉积绝缘膜132以提供与Si基板131的绝缘，使用诸如回蚀等方法露出连接焊盘141，然后形成再配线143(图16的A)。
在步骤S113中，制造装置形成蠕升防止图案151(图16的B)，以防止底部填充物的蠕升。蠕升防止图案151例如由SiO2、SiC等的绝缘膜、Al，Ti，W等的金属膜等形成。由于蠕升防止图案151通过后续的处理去除，因此其材料不特别限于上述材料，只要其是在去除过程和形成过程中容易处理的材料。这里，制造装置跨越在后期工序中将要进行分割的位置来配置蠕升防止图案151。
之后，在步骤S114中，制造装置形成绝缘膜133(图17的A)。例如，制造装置通过使用阻焊层抗蚀剂的光刻处理进行图案化，然后进行热处理以形成绝缘膜133。
在步骤S115中，当通过光刻进行图案化时，制造装置还形成狭缝开口162以露出蠕升防止图案151。
在步骤S116中，制造装置使用诸如湿蚀刻等方法去除蠕升防止图案151，并且形成从绝缘膜132的侧面凹进的凹部134(图17的B)。凹部134从绝缘膜132的端面凹进。
在步骤S117中，制造装置跨越将要进行分割的位置在成像元件121中形成狭缝181(图18的A)；并且在步骤S118中，制造装置形成作为外部端子的焊球124。
在步骤S119中，制造装置使用诸如切割等方法作为芯片120进行分割。
之后，在步骤S120中，制造装置将芯片120安装在安装基板126上，并且放在底部填充物125中。
由于凹部134以上述方式形成在成像元件121(成像元件121的绝缘膜132)的端面(侧部)上，因此可以防止底部填充物125的蠕升。由此，底部填充物125的高度不大于成像元件121的高度，并且底部填充物未形成在玻璃基板122的侧面上。
此外，尽管在上述说明中，在再配线形成之后来制作蠕升防止图案，但是可以在再配线形成之前或在其他时间来制作蠕升防止图案，并且制造工序的顺序不限于以上所述的。
<本技术的CPS结构>
图21是示出图13的成像元件的芯片级封装(CPS)的另一个结构例的截面图。此外，在图21的例子中，对应于图13的例子的部分标有相应的附图标记。
在图21的例子的CPS 111中，芯片120通过焊球124安装在安装基板126上，然后将底部填充物125放置在芯片120和安装基板126之间。
芯片120由在形成于成像元件221上的接合树脂123上制作的玻璃基板122形成。
如箭头的尖端所示，成像元件221由从上开始的顺序的绝缘膜140、其中形成有成像元件的电路的Si基板131、绝缘膜132和再配线形成后形成的绝缘膜133构成，并且在Si基板131的端面(侧壁)上在平行于芯片120的上下表面的方向上形成凹部222。
通过这种结构，底部填充物125的高度不大于成像元件221的高度，即，不高于图21所示的虚线，并且不会到达接合树脂123的侧面。由此，可以抑制底部填充物125的侧面的蠕升，并且可以提高安装可靠性。
<本技术的CPS的制造处理>
接下来，参照图22的流程图说明图21的CPS 211的制造处理。此外，本说明也参照图23～图26的工序图。
在步骤S211中，制造装置露出Si基板131的表面，该表面在与通过将成像元件221和玻璃基板122经由接合树脂123贴合在一起获得的半导体元件(芯片)120的CPS 211的光接收面(图中上侧)相对的那侧上，由此形成薄膜，并且开设通孔144以与元件的连接焊盘连接。
在步骤S212中，制造装置沉积绝缘膜132以提供与Si基板131的绝缘，使用诸如回蚀等方法露出连接焊盘141，然后形成再配线143。
在步骤S213中，制造装置形成绝缘膜133(图23的A)。例如，制造装置通过使用阻焊层抗蚀剂的光刻处理进行图案化，然后进行热处理以形成绝缘膜133。此外，当通过光刻进行图案化时，预先开设作为将要形成狭缝的位置的狭缝开口231。
在步骤S214中，制造装置使用光刻、干加工技术等开设狭缝232(图23的B)。
在步骤S215中，为了在成像元件221的端面上形成凹凸结构，利用各向同性方式的干蚀刻处理或湿蚀刻处理等技术，制造装置进行Si凹进处理。由此，如图24的A所示，在Si基板131上形成凹部222，并且Si基板131的端面从绝缘膜140和绝缘膜133凹进。此外，Si凹进处理的位置延伸跨越在后期工序中将要进行分割的位置。
在步骤S216中，制造装置形成作为外部端子的焊球124(图24的B)。
在步骤S217中，如图25所示，制造装置使用诸如切割等方法作为芯片120进行分割。
之后，在步骤S218中，如图26所示，制造装置将芯片120安装在安装基板126上，并且放在底部填充物125中。
由于凹部222以上述方式形成在成像元件221的端面(侧部)上，因此可以防止底部填充物125的蠕升。由此，底部填充物125的高度不大于成像元件221的高度，并且底部填充物未形成在玻璃基板122的侧面上。
此外，尽管说明了凹部134形成在成像元件121中的绝缘膜132上和凹部222形成在成像元件221中的Si基板131上的例子，但是这两个例子可以组合以形成多个凹部(凹部134和222)。在多个凹部的情况下，即使通过第一凹部不能充分地防止底部填充物的流出而发生蠕升，也可以通过第二凹部来抑制蠕升；因此，这更有效果。
此外，尽管在上述例子中说明了在Si基板上形成凹部222的例子，但是也可以相对于绝缘膜133和Si基板131在绝缘膜140上形成凹部。在成像元件121(221)的端面上在平行于芯片120的上下表面的方向上设置凹凸的结构是足够的，并且该结构没有特别限制。
在上述说明中，说明了非堆叠结构的成像元件的例子。然而，近年来，为了提高半导体元件的性能，提出了其中例如成像元件和逻辑电路堆叠的结构。接下来，说明使用堆叠型成像元件的例子。
<本技术的CPS的制造处理>
接下来，参照图27的流程图说明堆叠型成像元件的CPS的制造处理。此外，本说明也参照图28和图29的工序图。
在步骤S311中，如图28所示，制造装置露出Si基板131的表面，该表面在与通过将堆叠有成像元件325和逻辑电路324的半导体元件321和玻璃基板122经由接合树脂123贴合在一起获得的半导体元件(芯片)的CPS 311的光接收面(图中上侧)相对的那侧上，由此形成薄膜，并且开设通孔144以与元件的连接焊盘连接。
在步骤S312中，制造装置沉积绝缘膜132以提供与Si基板131的绝缘，使用诸如回蚀等方法露出连接焊盘141，然后形成再配线143。
在步骤S313中，制造装置形成绝缘膜133。例如，制造装置通过使用阻焊层抗蚀剂的光刻处理进行图案化，然后进行热处理以形成绝缘膜133。此外，当通过光刻进行图案化时，预先开设将要形成狭缝的位置。
在步骤S314中，制造装置使用光刻、干加工技术等开设狭缝322(图28)。
图28是示出堆叠型成像元件的CPS的结构例的截面图。此外，在图27的例子中，对应于图13或图21的例子的部分标有相应的附图标记。此外，在图27的例子中，示出了形成凹部之前的结构。
在CPS 311中，其中堆叠有成像元件325和逻辑电路324的半导体元件321由从上开始的顺序的经由接合单元331与成像元件325接合的配线层323、绝缘膜140、Si基板131、绝缘膜132和再配线形成之后形成的绝缘膜133构成。
在图28中，逻辑电路324被构造成包括配线层323、绝缘膜140和Si基板131。配线层323被构造成使得通常使用Cu配线作为下层，使用SiO、SiOC等的绝缘膜作为铜镶嵌配线的层间膜332，并且使用SiC、SiN、SiCN等作为Cu配线的盖膜333。尽管图27的例子示出了配线层的数量为4层的包括Cu配线和Al配线的情况的层间膜构造，但是配线层的数量不受限制。
在步骤S315中，为了在逻辑电路324的配线层323的端面上形成凹凸结构，利用各向同性方式的干蚀刻处理或湿蚀刻处理等技术，制造装置进行层间膜凹进处理。由于层间膜和盖膜之间存在蚀刻速率差，因此通过层间膜凹进处理在逻辑电路324的配线层323上形成凹凸结构。
即，如图29所示，绝缘膜140和配线层323中的层间膜332是凹进的，并且凹进的位置形成凹部。此外，层间膜凹进处理的位置延伸跨越在后期工序中将要进行分割的位置。
此外，层间绝缘膜的成膜条件、材料等随着配线层而变化，因此层间膜之间的凹进量不同并不重要。于是，包括在成像元件上也形成凹凸的情况。
回到图27，在步骤S316中，制造装置形成作为外部端子的焊球。
在步骤S317中，制造装置使用诸如切割等方法作为芯片进行分割。在步骤S318中，制造装置将芯片安装在安装基板上，并且放在底部填充物中。
由于凹凸结构以上述方式形成在逻辑电路的端面(侧部)上，因此可以防止底部填充物的蠕升。由此，底部填充物的高度不大于成像元件的高度，并且底部填充物未形成在玻璃基板的侧面上。
可以组合上面说明的本技术的所有例子。
因此，根据本技术，底部填充物的蠕升被抑制，底部填充剂仅仅与成像元件接触；因此，可以减小由于玻璃和Si之间的热膨胀系数的差异引起的翘曲的影响，并且可以提高安装可靠性。
此外，尽管上面说明了将本技术适用于CMOS固态成像传感器的构成，但是本技术也可以适用于诸如电荷耦合器件(CCD)固态成像传感器等固态成像传感器。此外，除了固态成像传感器之外，本技术可以适用于半导体装置。
<3.第三实施方案(图像传感器的使用例)>
图30示出了上述固态成像传感器的使用例。
上述固态成像传感器(图像传感器)可以用于例如检测诸如可见光、红外光、紫外光或X射线等光的各种情况，如下。
-拍摄鉴赏用的图像的装置，例如，数码相机和具有相机功能的便携式设备。
-交通用的装置，例如，用于实现安全驾驶(例如，自动停止)、识别驾驶员的状况等的用于拍摄车辆的前方、后方、周围、内部等的车载用传感器、用于监测行驶车辆和道路的监视相机以及用于测量车辆之间的距离的距离测量传感器。
-家电用的装置，例如，拍摄使用者的手势以根据手势执行设备操作的TV、冰箱和空调。
-医疗和保健用的装置，例如，内窥镜和通过接收红外光进行血管造影的装置。
-安全用的装置，例如，防犯罪监视用的相机和人物认证用的相机。
-美容护理用的装置，例如，用于拍摄皮肤的皮肤测定仪和用于拍摄头皮图像的显微镜。
-运动用的装置，例如，动作相机和用于运动的可穿戴相机等。
-农业用的装置，例如，用于监测农田和作物状况的相机。
<4.第四实施方案(电子设备的例子)>
本技术不限于适用于固态成像装置，也适用于成像装置。这里，成像装置是指相机系统(例如，数码相机和数字摄像机)和具有成像功能的电子设备(例如，移动电话)。请注意，在一些情况下，将安装在电子设备上的模块形式(即，相机模块)视为成像装置。
因此，将参照图31说明根据本技术的电子设备的构成例。
图31所示的电子设备500包括固态成像传感器(元件芯片)501、光学透镜502、快门装置503、驱动电路504和信号处理电路505。作为固态成像传感器501，设置上述本技术的第一实施方案和第二实施方案的芯片(其中形成有成像元件的半导体元件)。由此，可以提高电子设备500的固态成像传感器501的可靠性。
光学透镜502使从被摄体导出的图像光(入射光)形成为在固态成像传感器501的成像面上的图像。由此，在固态成像传感器501中累积信号电荷一段时间。快门装置503控制固态成像传感器501的光照射期间和遮光期间。
驱动电路504供给控制固态成像传感器501的信号传输操作和快门装置503的快门操作的驱动信号。固态成像传感器501基于从驱动电路504供给的驱动信号(定时信号)执行信号传输。信号处理电路505对从固态成像传感器501输出的信号执行各种信号处理。已经经过信号处理的视频信号被存储在诸如存储器等存储介质中或者输出到监视器。
请注意，在本说明书中，写入的上述一系列处理的步骤不一定必须按照步骤的顺序按时间序列执行，而是可以包括并行或单独执行的处理。
此外，本公开的实施方案不限于上述实施方案，并且可以发生各种改变，只要它们在本公开的范围内。
此外，作为上述单个装置(或处理单元)说明的元件可以被划分和构成为多个装置(或处理单元)。相反，作为上述多个装置(或处理单元)说明的元件可以集体地构成为为单个装置(或处理单元)。此外，除了上述以外的元件可以添加到各装置(或处理单元)中。此外，则给定装置(或处理单元)的元件的一部分可以被包括在另一个装置(或另一个处理单元)的元件中，只要整个系统的构成或操作基本上相同。换句话说，本公开的实施方案不限于上述实施方案，并且可以在不脱离本公开范围的情况下进行各种改变和修改。
以上已经参照附图说明了本公开的优选实施方案，然而本公开不限于上述例子。本领域技术人员可以在所附权利要求书的范围内发现各种改变和修改，并且应当理解，它们将自然地落入本公开的技术范围内。
此外，本技术还可以如下构成。
(1)一种半导体装置，包括：
芯片尺寸封装(CSP)，所述芯片尺寸封装由以下部件组成：
形成有电路的第一基板，
由与第一基板不同的材料制成的第二基板，和
被构造成将第二基板接合到第一基板上的接合单元；和
被构造成安装所述CSP的安装基板，
其中所述CSP形成为防止在所述安装基板上安装时使用的底部填充物附着到第二基板的侧壁上的结构。
(2)如(1)所述的半导体装置，
其中所述CSP形成为防止所述底部填充物附着到所述CSP的侧壁的一部分上或大致全部上的结构。
(3)如(1)或(2)所述的半导体装置，
其中所述CSP形成为其中形成在所述CSP的侧壁的一部分上或大致全部上的感光性材料被去除的结构，从而防止所述底部填充物附着到所述CSP的侧壁的一部分上或大致全部上。
(4)如(1)或(2)所述的半导体装置，
其中所述CSP形成为其中在所述CSP的侧壁的一部分上或大致全部上形成疏水性材料的结构，从而防止所述底部填充物附着到所述CSP的侧壁的一部分上或大致全部上。
(5)如(1)所述的半导体装置，
其中在第一基板的侧壁的一部分上形成一个或多个凹凸，从而所述CSP形成为防止所述底部填充物附着到第二基板的侧壁上的结构。
(6)如(5)所述的半导体装置，
其中开设用于露出第一基板的底面并且连接到所述电路的连接焊盘的通孔，
沉积第一基板的绝缘膜，
然后露出所述连接焊盘，
形成再配线，
然后形成蠕升防止图案，
形成绝缘膜单元，
然后去除所述蠕升防止图案，
在所述绝缘膜单元上形成凹部，和
从而在第一基板的侧壁的一部分上或大致全部上形成一个或多个凹凸。
(7)如(6)所述的半导体装置，
其中所述蠕升防止图案被配置成延伸跨越将要进行分割的位置。
(8)如(5)所述的半导体装置，
其中开设用于露出第一基板的底面并且连接到所述电路的连接焊盘的通孔，
沉积第一基板的绝缘膜，
然后露出所述连接焊盘，
形成再配线，
然后形成绝缘膜单元，
打开第一基板，
然后执行第一基板的凹进处理，和
从而在第一基板的侧壁的一部分上或大致全部上形成一个或多个凹凸。
(9)如(8)所述的半导体装置，
其中第一基板的凹进部分被配置成延伸跨越将要进行分割的位置。
(10)如(5)所述的半导体装置，
其中成像元件和逻辑电路形成为第一基板中的电路，
开设用于露出第一基板的底面并且连接到所述电路的连接焊盘的通孔，
沉积第一基板的绝缘膜，
然后露出所述连接焊盘，
形成再配线，
然后形成绝缘膜单元，
打开所述逻辑电路的层间绝缘膜，
然后执行所述逻辑电路的层间绝缘膜从盖膜开始的凹进处理，和
从而在所述逻辑电路的配线层的侧壁的一部分上或大致全部上形成一个或多个凹凸。
(11)如(10)所述的半导体装置，
其中所述逻辑电路的层间绝缘膜的凹进部分配置成延伸跨越将要进行分割的位置。
(12)一种制造方法，
其中制造装置形成芯片尺寸封装(CSP)，所述芯片尺寸封装由以下部件组成：
形成有电路的第一基板，
由与第一基板不同的材料制成的第二基板，和
被构造成将第二基板接合到第一基板上的接合单元，
所述芯片尺寸封装形成为防止在用于安装所述CSP的安装基板上安装时使用的底部填充物附着到第二基板的侧壁上的结构。
(13)一种电子设备，包括：
芯片尺寸封装(CSP)，所述芯片尺寸封装由以下部件组成：
形成有电路的第一基板，
由与第一基板不同的材料制成的第二基板，和
被构造成将第二基板接合到第一基板上的接合单元；和
被构造成安装所述CSP的安装基板，
其中所述CSP包括
固态成像传感器，所述固态成像传感器形成为防止在所述安装基板上安装时使用的底部填充物附着到第二基板的侧壁上的结构，
被构造成处理从所述固态成像传感器输出的输出信号的信号处理电路，和
被构造成使入射光入射到所述固态成像传感器上的光学系统。
附图标记列表
1固态成像传感器 15CPS
21安装基板 22Si基板
23粘合剂 24第二基板
25底部填充物 26芯片
27焊球 28空间
30切口 31感光性材料
32光刻 51CPS
61疏水性材料 111CPS
120芯片 121成像元件
122玻璃基板 123接合树脂
124焊球 125底部填充物
126安装基板 131Si基板
132绝缘膜 133绝缘膜
134凹部 140绝缘膜
141连接焊盘 143再配线
151蠕升防止图案 162狭缝开口
181狭缝 211CPS
221成像元件 222凹部
231狭缝开口 232狭缝
311CPS 321半导体元件
322狭缝 323配线层
324逻辑电路 325成像元件
331接合单元 332层间膜
333盖膜 500电子设备
501固态成像传感器 502光学透镜
503快门装置 504驱动电路
505信号处理电路

Claims (13)

1.一种半导体装置，包括：
芯片尺寸封装(CSP)，所述芯片尺寸封装由以下部件组成：
形成有电路的第一基板，
由与所述第一基板不同的材料制成的第二基板，和
被构造成将所述第二基板接合到所述第一基板上的接合单元；和
被构造成安装所述芯片尺寸封装的安装基板，
其中芯片由所述第一基板和通过所述接合单元接合到所述第一基板的所述第二基板形成，
其中在所述第一基板的侧壁的一部分上形成一个或多个凹凸，从而所述芯片尺寸封装形成为防止底部填充物附着到所述第二基板的侧壁上的结构，
其中所述第二基板的边缘和所述接合单元的边缘是对齐的，
其中所述接合单元的所述边缘位于比所述第一基板的边缘更靠外的外侧，
其中开设用于露出所述第一基板的底面并且连接到所述电路的连接焊盘的通孔，
沉积所述第一基板的绝缘膜，
然后露出所述连接焊盘，
形成再配线，
然后形成蠕升防止图案，
形成绝缘膜单元，
然后去除所述蠕升防止图案，
在所述绝缘膜单元上形成凹部，和
从而在第一基板的侧壁的一部分上或大致全部上形成所述一个或多个凹凸。
2.如权利要求1所述的半导体装置，
其中所述蠕升防止图案被配置成延伸跨越将要进行分割的位置。
3.一种半导体装置，包括：
芯片尺寸封装(CSP)，所述芯片尺寸封装由以下部件组成：
形成有电路的第一基板，
由与所述第一基板不同的材料制成的第二基板，和
被构造成将所述第二基板接合到所述第一基板上的接合单元；和
被构造成安装所述芯片尺寸封装的安装基板，
其中芯片由所述第一基板和通过所述接合单元接合到所述第一基板的所述第二基板形成，
其中在所述第一基板的侧壁的一部分上形成一个或多个凹凸，从而所述芯片尺寸封装形成为防止底部填充物附着到所述第二基板的侧壁上的结构，
其中所述第二基板的边缘和所述接合单元的边缘是对齐的，
其中所述接合单元的所述边缘位于比所述第一基板的边缘更靠外的外侧，
其中开设用于露出所述第一基板的底面并且连接到所述电路的连接焊盘的通孔，
沉积所述第一基板的绝缘膜，
然后露出所述连接焊盘，
形成再配线，
然后形成绝缘膜单元，
打开所述第一基板，
然后执行所述第一基板的凹进处理，和
从而在所述第一基板的侧壁的一部分上或大致全部上形成所述一个或多个凹凸。
4.如权利要求3所述的半导体装置，
其中所述第一基板的凹进部分被配置成延伸跨越将要进行分割的位置。
5.一种半导体装置，包括：
芯片尺寸封装(CSP)，所述芯片尺寸封装由以下部件组成：
形成有电路的第一基板，
由与所述第一基板不同的材料制成的第二基板，和
被构造成将所述第二基板接合到所述第一基板上的接合单元；和
被构造成安装所述芯片尺寸封装的安装基板，
其中芯片由所述第一基板和通过所述接合单元接合到所述第一基板的所述第二基板形成，
其中在所述第一基板的侧壁的一部分上形成一个或多个凹凸，从而所述芯片尺寸封装形成为防止底部填充物附着到所述第二基板的侧壁上的结构，
其中所述第二基板的边缘和所述接合单元的边缘是对齐的，
其中所述接合单元的所述边缘位于比所述第一基板的边缘更靠外的外侧，
其中成像元件和逻辑电路形成为所述第一基板中的所述电路，
开设用于露出所述第一基板的底面并且连接到所述电路的连接焊盘的通孔，
沉积所述第一基板的绝缘膜，
然后露出所述连接焊盘，
形成再配线，
然后形成绝缘膜单元，
打开所述逻辑电路的层间绝缘膜，
然后执行所述逻辑电路的层间绝缘膜从盖膜开始的凹进处理，和
从而在所述逻辑电路的配线层的侧壁的一部分上或大致全部上形成所述一个或多个凹凸。
6.如权利要求5所述的半导体装置，
其中所述逻辑电路的所述层间绝缘膜的凹进部分配置成延伸跨越将要进行分割的位置。
7.一种用于制造半导体装置的方法，
其中制造装置形成芯片尺寸封装(CSP)，所述芯片尺寸封装由以下部件组成：
形成有电路的第一基板，
由与所述第一基板不同的材料制成的第二基板，和
被构造成将所述第二基板接合到所述第一基板上的接合单元，
在所述第一基板的侧壁的一部分上形成一个或多个凹凸，从而所述芯片尺寸封装形成为防止在用于安装所述芯片尺寸封装的安装基板上安装时使用的底部填充物附着到所述第二基板的侧壁上的结构，
其中芯片由所述第一基板和通过所述接合单元接合到所述第一基板的所述第二基板形成，
其中所述第二基板的边缘和所述接合单元的边缘是对齐的，并且
其中所述接合单元的所述边缘位于比所述第一基板的边缘更靠外的外侧，
其中开设用于露出所述第一基板的底面并且连接到所述电路的连接焊盘的通孔，
沉积所述第一基板的绝缘膜，
然后露出所述连接焊盘，
形成再配线，
然后形成蠕升防止图案，
形成绝缘膜单元，
然后去除所述蠕升防止图案，
在所述绝缘膜单元上形成凹部，和
从而在第一基板的侧壁的一部分上或大致全部上形成所述一个或多个凹凸。
8.如权利要求7所述的方法，
其中所述蠕升防止图案被配置成延伸跨越将要进行分割的位置。
9.一种用于制造半导体装置的方法，
其中制造装置形成芯片尺寸封装(CSP)，所述芯片尺寸封装由以下部件组成：
形成有电路的第一基板，
由与所述第一基板不同的材料制成的第二基板，和
被构造成将所述第二基板接合到所述第一基板上的接合单元，
在所述第一基板的侧壁的一部分上形成一个或多个凹凸，从而所述芯片尺寸封装形成为防止在用于安装所述芯片尺寸封装的安装基板上安装时使用的底部填充物附着到所述第二基板的侧壁上的结构，
其中芯片由所述第一基板和通过所述接合单元接合到所述第一基板的所述第二基板形成，
其中所述第二基板的边缘和所述接合单元的边缘是对齐的，并且
其中所述接合单元的所述边缘位于比所述第一基板的边缘更靠外的外侧，
其中开设用于露出所述第一基板的底面并且连接到所述电路的连接焊盘的通孔，
沉积所述第一基板的绝缘膜，
然后露出所述连接焊盘，
形成再配线，
然后形成绝缘膜单元，
打开所述第一基板，
然后执行所述第一基板的凹进处理，和
从而在所述第一基板的侧壁的一部分上或大致全部上形成所述一个或多个凹凸。
10.如权利要求9所述的方法，
其中所述第一基板的凹进部分被配置成延伸跨越将要进行分割的位置。
11.一种用于制造半导体装置的方法，
其中制造装置形成芯片尺寸封装(CSP)，所述芯片尺寸封装由以下部件组成：
形成有电路的第一基板，
由与所述第一基板不同的材料制成的第二基板，和
被构造成将所述第二基板接合到所述第一基板上的接合单元，
在所述第一基板的侧壁的一部分上形成一个或多个凹凸，从而所述芯片尺寸封装形成为防止在用于安装所述芯片尺寸封装的安装基板上安装时使用的底部填充物附着到所述第二基板的侧壁上的结构，
其中芯片由所述第一基板和通过所述接合单元接合到所述第一基板的所述第二基板形成，
其中所述第二基板的边缘和所述接合单元的边缘是对齐的，并且
其中所述接合单元的所述边缘位于比所述第一基板的边缘更靠外的外侧，
其中成像元件和逻辑电路形成为所述第一基板中的所述电路，
开设用于露出所述第一基板的底面并且连接到所述电路的连接焊盘的通孔，
沉积所述第一基板的绝缘膜，
然后露出所述连接焊盘，
形成再配线，
然后形成绝缘膜单元，
打开所述逻辑电路的层间绝缘膜，
然后执行所述逻辑电路的层间绝缘膜从盖膜开始的凹进处理，和
从而在所述逻辑电路的配线层的侧壁的一部分上或大致全部上形成所述一个或多个凹凸。
12.如权利要求11所述的方法，
其中所述逻辑电路的所述层间绝缘膜的凹进部分配置成延伸跨越将要进行分割的位置。
13.一种电子设备，包括：
如权利要求1-6中任一项所述的半导体装置或如权利要求7-12任一项所述的方法制造的半导体装置，
其中所述芯片尺寸封装包括
固态成像传感器，其中在所述第一基板的侧壁的一部分上形成一个或多个凹凸，从而所述固态成像传感器形成为防止在所述安装基板上安装时使用的底部填充物附着到所述第二基板的侧壁上的结构，
被构造成处理从所述固态成像传感器输出的输出信号的信号处理电路，和
被构造成使入射光入射到所述固态成像传感器上的光学系统。
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