Nothing Special   »   [go: up one dir, main page]

CN106997854B - 封装结构上的集成扇出封装件及其形成方法 - Google Patents

封装结构上的集成扇出封装件及其形成方法 Download PDF

Info

Publication number
CN106997854B
CN106997854B CN201611181544.8A CN201611181544A CN106997854B CN 106997854 B CN106997854 B CN 106997854B CN 201611181544 A CN201611181544 A CN 201611181544A CN 106997854 B CN106997854 B CN 106997854B
Authority
CN
China
Prior art keywords
package
die
molding compound
semiconductor substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611181544.8A
Other languages
English (en)
Other versions
CN106997854A (zh
Inventor
林文益
刘献文
林柏尧
黄震麟
吕学德
郑心圃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106997854A publication Critical patent/CN106997854A/zh
Application granted granted Critical
Publication of CN106997854B publication Critical patent/CN106997854B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一种实施例封装件包括第一封装件；接触第一封装件的顶面的热界面材料(TIM)、以及接合至第一封装件的第二封装件。第二封装件包括第一半导体管芯，并且TIM接触第一半导体管芯的底面。封装件还包括设置在第二封装件的与第一封装件相对的表面上的散热器。本发明实施例涉及封装结构上的集成扇出封装件及其形成方法。

Description

封装结构上的集成扇出封装件及其形成方法
技术领域
本发明实施例涉及封装结构上的集成扇出封装件及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体工业已经经历了快速的发展。在大多数情况下，这种集成度的提高源自最小部件尺寸的反复减小(例如，将半导体工艺节点朝着亚20nm节点缩减)，这允许更多的部件集成在给定的区域内。近来随着对微型化、更高速度、更大带宽以及更低功耗和延迟的要求提高，也产生了对于半导体管芯的更小和更具创造性的封装技术的需要。
随着半导体技术的进一步发展，已经出现了堆叠半导体器件(例如，3D集成电路(3DIC))，以作为进一步减小半导体器件的物理尺寸的有效可选方式。在堆叠式半导体器件中，在不同半导体晶圆上制造诸如逻辑器、存储器、处理器电路等的有源电路。可以将两个或更多的半导体晶圆安装在彼此的顶部上，以进一步减小半导体器件的形成因子。
可以通过合适的接合技术将两个半导体晶圆或管芯接合在一起。堆叠半导体器件可以提供具有更小的形成因子的更高的密度并且允许增加的性能和更低的功耗。
发明内容
根据本发明的一个实施例，提供了一种封装件，包括：第一封装件；热界面材料(TIM)，接触所述第一封装件的顶面；第二封装件，接合至所述第一封装件，其中，所述第二封装件包括第一半导体管芯，以及其中，所述热界面材料接触所述第一半导体管芯的底面；以及散热器，设置在所述第二封装件的与所述第一封装件相对的表面上。
根据本发明的另一实施例，还提供了一种封装件，包括：第一管芯；第一模塑料，沿着所述第一管芯的侧壁延伸；聚合物层，位于所述第一管芯的顶面上；第二管芯，位于所述第一管芯上方且通过间隙与所述第一管芯分离，其中，所述聚合物层跨越所述间隙且接触所述第二管芯的底面；以及第二模塑料，沿着所述第二管芯的侧壁延伸，其中，所述第一模塑料和所述第二模塑料通过所述间隙分离。
根据本发明的又一实施例，还提供了一种形成封装件的方法，包括：提供包括第一半导体管芯的第一封装件；提供第二封装件，所述第二封装件包括在顶面上的热界面材料(TIM)；将所述第一封装件接合至所述第二封装件以形成接合的封装件，其中，所述热界面材料接触所述接合的封装件中的所述第一半导体管芯的底面；以及将散热器附接至所述第一封装件的与所述热界面材料相对的侧。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1至图5A和图5B示出了根据一些实施例的形成半导体器件封装件的各个中间阶段的截面图。
图6至图10示出了根据一些其它实施例的形成半导体器件封装件的各个中间阶段的截面图。
图11至图13示出了根据一些其它实施例的形成半导体器件封装件的各个中间阶段的截面图。
图14示出了根据一些实施例的用于形成半导体器件封装件的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
各个实施例包括具有至少两个接合的器件封装件的层叠封装件(PoP)结构。器件封装件的顶部器件封装件包括具有热界面材料(TIM)的第一半导体管芯，热界面材料(TIM)位于第一半导体管芯的背面上。器件封装件的底部器件封装件接合至顶部器件封装件，并且TIM还可形成与底部器件封装件的界面。例如，TIM可在底部器件封装件中接触第二半导体管芯。因此，来自底部封装件的热量可以有利地消散至顶部封装件，和，例如，消散至设置在顶部封装件的相对表面上作为底部封装件的散热器。因此，可以提升实施例封装件中的热性能和可靠性。散热器还可提升顶部封装件的刚性，这可有利地减小翘曲。
图1至图5B示出了根据一些实施例的形成器件封装件100的各个截面图。首先参考图1，提供了半导体管芯102的截面图。管芯102可以包括半导体衬底、有源器件和互连结构(未单独示出)。例如，衬底可以包括掺杂或未掺杂的块状硅，或包括绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的半导体材料(诸如硅)的层。例如，绝缘层可以是埋氧(BOX)层或氧化硅层。在诸如硅或玻璃衬底的衬底上提供绝缘层。可选地，衬底可以包括：另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。
可以在衬底的顶面处形成诸如晶体管、电容器、电阻器、二极管、光电二极管、熔断器等的有源器件。可以在有源器件和衬底上方形成互连结构。互连结构可以包括层间介电(ILD)层和/或金属间介电(IMD)层，层间介电(ILD)层和/或金属间介电(IMD)层包含使用任何合适的方法形成的导电部件(例如，包括铜、铝、钨、它们的组合等的导电线和通孔)。ILD和IMD可以包括设置在这样的导电部件之间的低k介电材料，低k介电材料具有例如低于约4.0或甚至2.0的k值。在一些实施例中，例如，ILD和IMD可以由通过诸如旋涂、化学汽相沉积(CVD)和等离子体增强CVD(PECVD)的任何合适的方法形成的磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的复合物、它们的组合等。互连结构电连接各个有源器件以在管芯102内形成功能电路。通过这样的电路提供的功能可以包括存储结构、处理结构、感应器、放大器、功率分布、输入/输出电路等。本领域的普通技术人员将理解，仅为了说明的目的提供以上实例，以进一步解释各个实施例的应用并且不意味着以任何方式限制这些实施例。可以针对给定应用适当地使用其他电路。
输入/输出(I/O)和钝化部件可以形成在互连结构上方。例如，接触焊盘104可以形成在互连结构上方并且可以通过互连结构中的各个导电部件电连接至有源器件。接触焊盘104可以包括诸如铝、铜等的导电材料。此外，钝化层106可以形成在互连结构和接触焊盘上方。在一些实施例中，钝化层106可以由诸如氧化硅、未掺杂的硅酸盐玻璃、氮氧化硅等的非有机材料形成。也可以使用其他合适的钝化材料。钝化层106的部分可以覆盖接触焊盘104的边缘部分。
也可以在接触焊盘104上方可选地形成诸如额外的钝化层、导电柱和/或凸块下金属(UBM)层的额外的互连部件。例如，如图1所示，导电柱108可以形成在接触焊盘104上并且电连接至接触焊盘104，并且介电层109可以形成在这样的导电柱108周围。
管芯102的各个部件可以通过任何合适的方法形成而在此不进一步详细地描述。尽管本文中是指一个管芯，可以形成管芯102的一个或多个部件而管芯102是更大的衬底(例如，晶圆(未示出))的部分。在形成之后，可以从晶圆中的其它结构(例如，其它管芯)分离管芯102。此外，以上描述的管芯102的通常的部件和配置仅是一个示例性实施例，并且管芯102可以包括任何数量的以上部件以及其他部件的任何组合。
如图1进一步所示，管芯102通过管芯附接膜(DAF)112附接至载体110。载体110可以是玻璃或陶瓷载体且在随后处理步骤期间可向管芯102提供暂时机械和结构支持。以这种方式，减少或防止对管芯102的损坏。在一个实施例中，DAF 112可以是当暴露于UV光时，失去其粘性的诸如紫外(UV)胶的任何合适的粘合剂。
此外，在管芯102的附接之前，可以在载体110上方形成TIV 114。例如，TIV 114可以包括铜、镍、银、金等并且可以通过任何合适的工艺形成。例如，可以在载体110上方形成晶种层(未示出)，并且具有开口的图案化的光刻胶(未示出)可以用于限定TIV 114的形状。开口可以暴露晶种层，并且可以用导电材料(如，以电化学镀工艺、无电镀工艺等)填充开口。随后，可以以灰化和/或湿剥离工艺去除光刻胶，保留TIV 114位于载体110上方。也可以通过铜引线接合工艺使用铜引线柱(如，不需要掩模、光刻胶和铜镀)来形成TIV 114。然后，例如，可以使用光刻和/或蚀刻的组合去除晶种层的多余部分。
随后地，在图2中，围绕管芯102和TIV 114形成模塑料116。在实施例中，模塑料116包括环氧树脂、树脂、诸如PBO的可模制聚合物、模制的底部填充物(MUF)或另一可模制材料。在一些实施例中，使用例如，模具(未示出)来塑造或模制模塑料116，模具可以具有当应用时用于保持模塑料116的边界或其他部件。这种模具可以用于将模塑料116压模在管芯102和TIV 114周围以迫使模塑料116进入开口和凹槽内，从而消除模塑料116中的气袋等。随后，执行固化工艺以凝固模塑料116。可以使用诸如传递模制、压缩模制、液态密封剂模制等的其它合适的工艺以形成模塑料116。
在围绕管芯102形成模塑料116之后，通过，例如，研磨、CMP、蚀刻或另一工艺来减小或平坦化模塑料116。在一些实施例中，减小模塑料116从而暴露出管芯102的I/O结构(例如，导电柱108)。平坦化可进一步导致管芯102的顶面与TIV 114和模塑料116基本上齐平。
图3示出了模塑料116、管芯102和TIV 114上方RDL 118的形成。RDL 118可以横向地延伸经过模塑料116的顶面上方的管芯102的边缘。RDL 118可以包括在一个或多个聚合物层122中形成的导电部件120。聚合物层122可以使用诸如旋涂技术、层压等的任何合适的方法由任何合适的材料(例如，聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、环氧树脂、硅树脂、丙烯酸酯，纳米填充酚树脂、硅氧烷、含氟聚合物、聚降冰片烯等)形成。
导电部件120(如，导电线120A和/或通孔120B)可以形成在聚合物层122中并且电连接至TIV 114以及管芯102的导电柱108。导电部件120的形成可以包括：图案化聚合物层122(如，使用光刻和蚀刻工艺的组合)以及在图案化的聚合物层上方和中形成导电部件。例如，导电部件120的形成可以包括：沉积晶种层(未示出)，使用具有多个开口以限定导电部件120的形状的掩模层(未示出)，以及使用电化学镀工艺填充掩模层中的开口。然后可以去除掩模层以及晶种层的多余部分。因此，在管芯102、TIV 114和模塑料116上方形成RDL118。RDL 118的聚合物层和导电部件的数量不限于图3所示出的实施例。例如，RDL 118可以包括位于多个聚合物层中的任意数量的堆叠的电连接的导电部件。
如图3进一步示出，可以去除载体110和DAF 112(例如，在形成RDL118之后)，且可以在TIV 114的与RDL 118相对的侧上形成焊帽124。焊帽124可以通过TIV 114和RDL 118电连接至管芯102。因此，形成第一器件封装件130。在随后的工艺步骤中，焊帽124可以用于将器件封装件130接合至其它封装部件，诸如另一封装件以形成实施例的PoP结构(例如，见图5A)。
图4示出了根据一些实施例的可以随后接合至器件封装件130的第二器件封装件150的截面图(例如，见图5A)。在一个实施例中，器件封装件150包括类似于器件封装件130的部件。例如，器件封装件150可包括管芯152以及围绕管芯152形成的且沿着管芯152的侧壁延伸的模塑料154。管芯152可包括类似于管芯102的部件，并且管芯152可以或可以不提供与管芯12相同的功能。例如，在一个实施例中，管芯102可以是存储管芯而管芯152可以是提供控制电路的逻辑管芯。其它实施例可包括提供不同功能的管芯。封装件150还可包括延伸穿过模塑料154的TIV 156以及在管芯152、模塑料154和TIV 156上方形成的RDL 158。
器件封装件150还可包括在RDL 158上方形成的诸如外部连接件160(如，BGA球、C4凸块等)的额外部件。连接件160可以设置在UBM 162上，该UBM也可以形成在RDL 158上方。连接件160可以通过RDL 158的方式电连接至管芯152和TIV 156。连接件160可以用于将器件封装件150(以及随后的器件封装件100，见图5A)电连接至诸如另一器件管芯、插入件、封装衬底、印刷电路板、主机板等的其它封装件组件。
如图4进一步示出，TIM 164可以形成在(例如，分配)器件封装件150的与RDL 158相对的侧上。例如，TIM 164可以形成在接合至器件封装件130的器件封装件150的表面上(见图5A)。TIM 164可以包括任何合适的材料，诸如，具有高热导率的聚合物，热导率可以在约3瓦每米开尔文(W/m·K)至约5W/m·K之间或在5W/m·K以上。在一个实施例中，TIM 164可以包括粘合型材料、凝胶型材料或它们的组合，诸如由日本信越化学(ShinETSUSilicones)或道康宁(Dow Corning)提供的材料。如下面更详细地阐述，TIM 164可通过从器件封装件150提供热扩散路径至器件封装件130有利地提升在产生的接合器件封装件100中的热扩散。
图5A示出了包括接合至器件封装件150的器件封装件130的接合的器件封装件100。例如，可以通过将封装件130的焊帽124与封装件150的TIV 156对准和接合来接合封装件130和150。管芯152可以通过RDL 158、TIV 164、TIV 114、和RDL 118电连接至管芯102。在接合期间，TIM 164可以设置在器件封装件130和150之间且同时接触器件封装件130和150。器件封装件130(例如，管芯102)可以对TIM 164施压，在施压期间可造成TIM 164的横向分散。在一些实施例中，使用回流工艺以将焊帽124接合至TIV 156，这可进一步固化TIM 164。如箭头168所示，来自器件封装件150的热量可消散至器件封装件130的管芯102。
TIM 164可桥接器件封装件130和150之间的间隙，并且TIM 164可以被形成以具有足够大以桥接间隙170的厚度T1(例如，在TIM 164的顶面和底面之间测量的)。例如，在一些实施例中，TIM 164的厚度T1可以为约10μm至约50μm。此外，在俯视图中(未示出)，TIM 164可覆盖管芯102的较大比例的底面。例如，TIM 164的表面面积可以是管芯102的底面的表面面积的至少约80％。已经观察到，当TIM 164具有这个范围中的表面面积，在器件封装件中可以有利地提高热性能。例如，封装件100中的热性能可包括通过提供至管芯102的额外的热扩散路径的提高的效率和降低的热阻。在一些实施例中，TIM 164的表面面积可大于管芯102的表面面积，且TIM 164可横向延伸经过管芯102的边缘以接触模塑料116(见，例如，图5B)。在其它实施例中，TIM 164可仅部分地覆盖管芯102的底面。例如，取决于封装件设计，TIM 164可被位于且仅设置在管芯102和/或底部封装件150的热点(或其它选择性区域)(例如，管芯152上的热点)。
散热器172可以附接至器件封装件130的与器件封装件150相对的一侧以进一步提高器件封装件100中的热扩散。例如，散热器172可分散从管芯102和152传输的热量。在一些实施例中，散热器172具有较高的热导率，例如，介于大约200W/m·K至大约400W/m·K或以上，并且可以使用金属、金属合金等形成。例如，散热器172可以包括诸如Al、Cu、Ni、Co、它们的组合等的金属和/或金属合金。第二TIM 174可将散热器170附接至器件封装件150。散热器172可增加器件封装件150的硬度，这有利地减小封装件100中的翘曲。因此，实施例PoP包括有利地减小翘曲和提高热扩散的热管理部件。额外部件还可接合至封装件100。例如，另一器件管芯、插入件、封装件衬底、印刷电路板、主机版等(未示出)可以通过连接件160接合至封装件100。
图6至图10示出了根据一些可选实施例的制造器件封装件200的中间阶段的截面图。封装件200可以类似于封装件100，其中，相同的参考标号指示相同的元件。参照图6，半导体管芯102通过DAF 112附接至载体衬底110。模塑料116形成在管芯102的侧壁周围且沿着管芯102的侧壁延伸。模塑料116的顶面和管芯102的顶面可以基本上是齐平的。
在图7中，在管芯102和模塑料116上方形成扇出RDL 118。RDL 118可以电连接至管芯102，且RDL可横向延伸经过管芯102至模塑料116上。RDL 118包括在一个或多个聚合物层122中形成的各个导电部件120。如图8所示，在形成RDL 118之后，可以去除载体110和DAF112。
如图8进一步所示，例如，可以使用激光烧蚀工艺在模塑料116中图案化开口202。开口202可延伸穿过模塑料116以暴露出在RDL 118中的导电部件(图8中未明确地示出)。接下来，在图9中，例如，使用球落工艺在开口202中形成焊球204。焊球204可延伸穿过模塑料116，且焊球204的一部分可进一步延伸经过模塑料116的顶面。因此，根据一些实施例形成第一封装件130。
图10示出了接合至底部封装件150的封装件130。底部封装件150可包括管芯152、围绕管芯152的模塑料154、电连接至管芯152的RDL 158、以及外部连接件(例如，UBM 162/连接件)160。底部封装件150还可包括在开口208中设置的延伸穿过模塑料154的焊球206。焊球206可以接合至封装件150中的焊球204。例如，焊球204和206可以被对准、接触、以及回流以接合封装件130和150。因此，封装件130和150中的各个部件(例如，管芯102和152以及RDL 118和158)可以被电连接。在其它实施例中，底部封装件150可包括不同的配置。
TIM 164可跨越(span)封装件130和150之间的间隙170。例如，TIM164可接触管芯102的底面和封装件150(例如，管芯152)的顶面。因此，如箭头168所示，TIM 164可提供从底部封装件150至顶部封装件130的热扩散路径。散热器172还可附接至封装件130的与TIM164相对的表面。因此，可在封装件200中提升热性能。此外，散热器172可有利地减小封装件200中的翘曲。
图11至图13示出了根据一些其他实施例的制造封装件300的中间阶段的截面图。封装件300可以类似于封装件100，其中，相同的参考标号指示相同的元件。首先参考图11，具有设置在其中的导电部件304的衬底302。在一个实施例中，可在一个或多个介电层中形成导电部件304，其可包括低k介电材料。在另一实施例中，衬底302是封装件衬底，且导电部件304可以形成在一个或多个构建层中。在这样的实施例中，衬底302可进一步包括封装件核心以及电连接在封装件核心的相对两侧上的导电部件的一个或多个贯通孔。
模塑料306(或其它绝缘材料)可以形成在封装件衬底302上方。此外，模塑料306可包括腔308以及一个或多个开口310。开口310和腔308可延伸穿过模塑料306以暴露出封装件衬底302上的导电部件(未示出)。例如，可通过激光钻孔、光刻和/或其它蚀刻工艺在模塑料306中图案化开口310和腔308。
如图12所示，在图案化开口310和腔308之后，焊球312可以设置在开口310中。例如，球落工艺可以用于将焊球312设置在开口310中。如图12进一步所示，管芯102可至少部分地设置在腔308中且倒装接合至封装件衬底302。例如，管芯102可包括可以是焊料凸块的外部连接件312，诸如C4凸块、微凸块、BGA球等。在各个实施例中，腔308可以被图案化以具有足够大的表面面积以容纳管芯302。例如，腔308的横向尺寸可以大于管芯302的横向尺寸。因此，可以形成顶部封装件320。在其他实施例中，代替或除了开口310中的焊球312之外，顶部封装件320可包括具有焊帽(例如，类似于焊帽124)的TIV(例如，类似于TIV 114)。
图13示出了接合至底部封装件150的封装件320。底部封装件150可包括管芯152、围绕管芯152的模塑料154、电连接至管芯152的RDL 158、以及外部连接件(例如，UBM 162/连接件160)。底部封装件150还可包括在开口316中的延伸穿过模塑料154的焊球314。焊球314可以接合至封装件320中的焊球312。例如，可以对准、接触以及回流焊球314和312以接合封装件320和150。因此，封装件130和150中的各个部件(例如，管芯102、封装件衬底302、管芯152、和RDL 118)可以被电连接。在其它实施例中，底部封装件150可包括不同的配置。
TIM 164可桥接封装件320和150之间的间隙170。例如，TIM 164可接触管芯102的底面以及封装件150的顶面。如箭头168指示，因此，TIM164可提供热扩散路径以将热量从底部封装件150分散至顶部封装件320。散热器172还可进一步附接至封装件320的与TIM 164相对的表面。因此，可在封装件300中提升热性能。此外，散热器172可有利地减小封装件300中的翘曲。
图14示出了根据一些实施例的用于形成器件封装件的工艺流程400。在步骤402中，提供了第一封装件。第一封装件可包括具有暴露的背面的半导体管芯(例如，管芯102)。贯穿说明书，背面可用于描述管芯或衬底的与具有在其上形成的有源器件和功能电路的衬底的一侧相对的表面。接下来，在步骤404中，提供了底部封装件(例如，封装件150)。TIM(例如，TIM 164)可设置在底部封装件的顶面上。在步骤406中，顶部封装件和底部封装件接合在一起以使TIM接触半导体管芯的底面。TIM可提供从底部封装件至顶部封装件的热扩散路径。额外部件还可接合至封装件。例如，散热器(例如，散热器172)可附接至顶部封装件的与底部封装件相对的一侧。
各个实施例包括具有至少两个接合的器件封装件的器件封装件，两个接合的器件封装件具有在两个封装件之间设置的TIM。TIM可接触器件封装件的顶部器件封装件中的半导体管芯的底面。来自底部封装件的热量可以有利地消散至顶部封装件，和，例如，消散至至顶部封装件上方的散热器。因此，可以提升实施例封装件中的热性能和可靠性。散热器还可提升顶部封装件的刚性，这可有利地减小翘曲。
根据一个实施例，一种封装件包括第一封装件；接触第一封装件的顶面的热界面材料(TIM)、以及接合至第一封装件的第二封装件。第二封装件包括第一半导体管芯，并且TIM接触第一半导体管芯的底面。封装件还包括设置在第二封装件的与第一封装件相对的表面上的散热器。
根据另一实施例，一种封装件包括第一管芯、沿着第一管芯的侧壁延伸的模塑料、第一管芯的顶面上的聚合物层、以及在第一管芯上方且通过间隙与第一管芯分离的第二管芯。聚合物层跨越间隙且接触第二管芯的底面。封装件还包括沿着第二管芯的侧壁延伸的第二模塑料且第二管芯上方的散热器。第一模塑料和第二模塑料通过间隙分离。
根据又另一实施例，一种方法包括提供具有第一半导体管芯的第一封装件，提供具有在顶面上的热界面材料(TIM)的第二封装件，以及将第一封装件接合至第二封装件以形成接合的封装件。TIM接触接合的封装件中的第一半导体管芯的底面。方法还包括将散热器附接至第一封装件的与TIM相对的一侧。
根据本发明的一个实施例，提供了一种封装件，包括：第一封装件；热界面材料(TIM)，接触所述第一封装件的顶面；第二封装件，接合至所述第一封装件，其中，所述第二封装件包括第一半导体管芯，以及其中，所述热界面材料接触所述第一半导体管芯的底面；以及散热器，设置在所述第二封装件的与所述第一封装件相对的表面上。
在上述封装件中，所述热界面材料的第一表面面积是所述第一半导体管芯的第二表面面积的至少百分之八十。
在上述封装件中，所述热界面材料横向延伸经过所述第一半导体管芯的边缘。
在上述封装件中，所述第二封装件还包括：模塑料，在所述第一半导体管芯周围；多个贯通孔，延伸穿过所述模塑料；以及焊帽，位于所述多个贯通孔的每个上。
在上述封装件中，所述第二封装件还包括：模塑料，位于所述第一半导体管芯周围；多个开口，延伸穿过所述模塑料；以及焊帽，至少部分地设置在所述多个开口中的每个中。
在上述封装件中，还包括设置在所述第一半导体管芯的与所述热界面材料相对的侧上的扇出再分布层(RDL)，其中，所述扇出再分布层横向延伸经过所述第一半导体管芯的边缘。
在上述封装件中，还包括位于所述第一半导体管芯的与所述热界面材料相对的侧上的衬底，其中，所述第一半导体管芯倒装接合至所述衬底。
在上述封装件中，所述第一封装件包括第二半导体管芯，其中，所述热界面材料设置在所述第二半导体管芯的顶面上。
根据本发明的另一实施例，还提供了一种封装件，包括：第一管芯；第一模塑料，沿着所述第一管芯的侧壁延伸；聚合物层，位于所述第一管芯的顶面上；第二管芯，位于所述第一管芯上方且通过间隙与所述第一管芯分离，其中，所述聚合物层跨越所述间隙且接触所述第二管芯的底面；以及第二模塑料，沿着所述第二管芯的侧壁延伸，其中，所述第一模塑料和所述第二模塑料通过所述间隙分离。
在上述封装件中，所述聚合物层接触所述第二模塑料的底面。
在上述封装件中，还包括：热扩散部件，位于所述第二管芯上方；贯通孔(TIV)，延伸穿过所述第二模塑料；焊帽，位于所述贯通孔上，其中，所述焊帽设置在所述间隙中；以及导电元件，延伸穿过所述第一模塑料并且接合至所述焊帽。
在上述封装件中，还包括：开口，延伸穿过所述第二模塑料；以及焊球，设置在所述开口和间隙中，其中，所述焊球接合至位于所述第一模塑料中的导电元件。
在上述封装件中，还包括位于所述第二管芯和所述第二管芯上方的散热器之间的扇出再分布层(RDL)。
在上述封装件中，所述第二管芯倒装接合至封装件衬底，其中，所述封装件衬底设置在所述第二管芯和所述第二管芯上方的散热器之间。
在上述封装件中，所述第二管芯设置在位于所述第二模塑料中的腔中，其中，所述第二模塑料的横向尺寸大于所述第二管芯的横向尺寸。
在上述封装件中，所述聚合物层是热界面材料，并且其中，所述聚合物层的第一表面面积是所述第二管芯的所述底面的第二表面面积的至少百分之八十。
根据本发明的又一实施例，还提供了一种形成封装件的方法，包括：提供包括第一半导体管芯的第一封装件；提供第二封装件，所述第二封装件包括在顶面上的热界面材料(TIM)；将所述第一封装件接合至所述第二封装件以形成接合的封装件，其中，所述热界面材料接触所述接合的封装件中的所述第一半导体管芯的底面；以及将散热器附接至所述第一封装件的与所述热界面材料相对的侧。
在上述方法中，所述热界面材料包括第一表面面积，其中，所述第一半导体管芯包括第二表面面积，并且所述第一表面面积是所述第二表面面积的至少百分之八十。
在上述方法中，将所述第一封装件接合至所述第二封装件包括使用设置在所述第一封装件的贯通孔(TIV)上的焊帽，其中，所述贯通孔延伸穿过设置在所述第一半导体管芯周围的模塑料。
在上述方法中，将所述第一封装件接合至所述第二封装件包括使用延伸穿过设置在所述第一半导体管芯周围的模塑料的焊球。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (22)

1.一种封装件，包括：
第一封装件包括第一半导体管芯，其中，所述第一半导体管芯包括第一半导体衬底；
热界面材料(TIM)，至少部分地接触所述第一封装件的顶面；
第二封装件，接合至所述第一封装件，其中，所述第二封装件包括第二半导体管芯以及围绕所述第二半导体管芯的模塑料，所述第二半导体管芯包括第二半导体衬底，以及其中，所述热界面材料至少部分地接触所述第一半导体管芯的第一表面和所述第二半导体管芯的第二表面，其中，所述热界面材料整体具有相同的材料，其中，所述热界面材料在由沿着所述第一半导体衬底的第一侧壁延伸的第一导线、沿着所述第一半导体衬底的第二侧壁延伸的第二导线、所述第一半导体衬底的第一表面和所述第二半导体衬底的第二表面所围绕的整个区域中连续地延伸，并且其中，所述热界面材料沿着所述第二封装件的表面横向延伸经过所述第二半导体衬底的边缘并且所述热界面材料的端部介于第一半导体衬底的边缘和所述第二半导体衬底的边缘之间；以及
散热器，设置在所述第二封装件的与所述第一封装件相对的表面上，
其中，所述第二半导体管芯和所述模塑料间隔开。
2.根据权利要求1所述的封装件，其中，所述热界面材料的第一表面面积是所述第二半导体管芯的第二表面面积的至少百分之八十。
3.根据权利要求1所述的封装件，其中，所述第二封装件还包括：
多个贯通孔，延伸穿过所述模塑料；以及
焊帽，位于所述多个贯通孔的每个上。
4.根据权利要求1所述的封装件，其中，所述第二封装件还包括：
多个贯通孔，延伸穿过所述模塑料；以及
焊帽，至少部分地设置在所述多个贯通孔中的每个中。
5.根据权利要求1所述的封装件，还包括设置在所述第一半导体管芯的与所述热界面材料相对的侧上的扇出再分布层(RDL)，其中，所述扇出再分布层横向延伸经过所述第二半导体管芯的边缘。
6.根据权利要求1所述的封装件，还包括位于所述第二半导体管芯的与所述热界面材料相对的侧上的衬底，其中，所述第二半导体管芯倒装接合至所述衬底。
7.一种封装件，包括：
第一管芯，包括设置在第一半导体衬底上的第一输入/输出部件，其中，所述第一管芯包括设置在所述第一半导体衬底的与所述第一输入/输出部件相对侧上的顶面；
第一模塑料，沿着所述第一管芯的侧壁延伸；
聚合物层，至少接触所述第一管芯的顶面；
第二管芯，位于所述第一管芯上方且通过间隙与所述第一管芯分离，其中，所述第二管芯包括设置在第二半导体衬底上的第二输入/输出部件，其中，所述聚合物层跨越所述间隙且接触所述第二管芯的底面，其中，所述第二管芯的底面设置在所述第二半导体衬底的与所述第二输入/输出部件的相对侧上；以及
第二模塑料，沿着所述第二管芯的侧壁延伸并且与所述第二管芯间隔开，其中，所述第一模塑料和所述第二模塑料通过所述间隙分离，其中，所述间隙包括气隙，所述气隙分别位于所述第一模塑料的顶面和所述第二模塑料的底面之间，
其中，所述聚合物层接触所述第二模塑料的底面而不接触所述第一模塑料。
8.根据权利要求7所述的封装件，其中，还包括延伸穿过所述第一模塑料的焊球，其中，所述焊球在底部处与所述第一模塑料之间存在气隙。
9.根据权利要求7所述的封装件，还包括：
热扩散部件，位于所述第二管芯上方；
贯通孔(TIV)，延伸穿过所述第二模塑料；
焊帽，位于所述贯通孔上，其中，所述焊帽设置在所述间隙中；以及
导电元件，延伸穿过所述第一模塑料并且接合至所述焊帽。
10.根据权利要求7所述的封装件，还包括：
开口，延伸穿过所述第二模塑料；以及
焊球，设置在所述开口和间隙中，其中，所述焊球接合至位于所述第一模塑料中的导电元件。
11.根据权利要求7所述的封装件，还包括位于所述第二管芯和所述第二管芯上方的散热器之间的扇出再分布层(RDL)。
12.根据权利要求7所述的封装件，其中，所述第二管芯倒装接合至封装件衬底，其中，所述封装件衬底设置在所述第二管芯和所述第二管芯上方的散热器之间。
13.根据权利要求12所述的封装件，其中，所述第二管芯设置在位于所述第二模塑料中的腔中，其中，所述第二模塑料的横向尺寸大于所述第二管芯的横向尺寸。
14.根据权利要求7所述的封装件，其中，所述聚合物层是热界面材料，并且其中，所述聚合物层的第一表面面积是所述第二管芯的所述底面的第二表面面积的至少百分之八十。
15.一种形成封装件的方法，包括：
提供包括第一半导体管芯和围绕所述第一半导体管芯的第一模塑料的第一封装件；
提供第二封装件，所述第二封装件包括第二半导体管芯、围绕所述第二半导体管芯的第二模塑料和在所述第二半导体管芯的顶面上的热界面材料(TIM)；
将所述第一封装件接合至所述第二封装件以形成接合的封装件，其中，所述热界面材料接触所述接合的封装件中的所述第一半导体管芯的底面；以及
将散热器附接至所述第一封装件的与所述热界面材料相对的侧，
其中，所述第一半导体管芯和所述模塑料间隔开，并且其中，所述热界面材料接触所述第一模塑料的底面而不接触所述第二模塑料。
16.根据权利要求15所述的方法，其中，所述热界面材料包括第一表面面积，其中，所述第一半导体管芯包括第二表面面积，并且所述第一表面面积是所述第二表面面积的至少百分之八十。
17.根据权利要求15所述的方法，其中，将所述第一封装件接合至所述第二封装件包括使用设置在所述第一封装件的贯通孔(TIV)上的焊帽，其中，所述贯通孔延伸穿过设置在所述第一半导体管芯周围的所述模塑料。
18.根据权利要求15所述的方法，其中，将所述第一封装件接合至所述第二封装件包括使用延伸穿过设置在所述第一半导体管芯周围的所述第一模塑料的焊球。
19.一种封装件，包括：
第一半导体衬底；
第一模塑料，封装所述第一半导体衬底，其中，所述第一模塑料的表面与所述第一半导体衬底的表面基本齐平；
聚合物层，至少部分地接触所述第一半导体衬底的表面；
第二半导体衬底，设置在所述聚合物层的与第一半导体衬底的相对侧上，其中，所述第二半导体衬底的表面接触所述聚合物层；
第二模塑料，沿着所述第二半导体衬底的侧壁延伸并且与所述第二半导体衬底间隔开，其中，所述第二模塑料的表面与所述第二半导体衬底的表面基本齐平，并且所述第一模塑料的表面与所述第二模塑料的表面通过气隙分离，
其中，所述聚合物层接触所述第二模塑料的表面而不接触所述第一模塑料。
20.根据权利要求19所述的封装件，还包括延伸穿过所述第一模塑料的焊球，其中，所述焊球在底部处与所述第一模塑料之间存在气隙。
21.根据权利要求19所述的封装件，其中，所述第二模塑料通过附加气隙与所述第二半导体衬底的侧壁分离。
22.根据权利要求19所述的封装件，还包括：
第一导电部件，延伸穿过所述第一模塑料并电连接至第一再分布层；以及
第二导电部件，延伸穿过所述第二模塑料并电连接至第二再分布层，其中，所述第一再分布层和所述第二再分布层设置在所述第一半导体衬底的相对侧上，并且其中，所述第二导电部件电连接至所述第一导电部件。
CN201611181544.8A 2016-01-15 2016-12-20 封装结构上的集成扇出封装件及其形成方法 Active CN106997854B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/996,494 US9881908B2 (en) 2016-01-15 2016-01-15 Integrated fan-out package on package structure and methods of forming same
US14/996,494 2016-01-15

Publications (2)

Publication Number Publication Date
CN106997854A CN106997854A (zh) 2017-08-01
CN106997854B true CN106997854B (zh) 2021-04-06

Family

ID=59314891

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611181544.8A Active CN106997854B (zh) 2016-01-15 2016-12-20 封装结构上的集成扇出封装件及其形成方法

Country Status (3)

Country Link
US (1) US9881908B2 (zh)
CN (1) CN106997854B (zh)
TW (1) TWI720094B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177032B2 (en) * 2014-06-18 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaging devices, and methods of packaging semiconductor devices
KR20170044919A (ko) * 2015-10-16 2017-04-26 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
CN108541340A (zh) * 2017-01-05 2018-09-14 华为技术有限公司 一种高可靠性电子封装结构、电路板及设备
US11112841B2 (en) * 2017-04-01 2021-09-07 Intel Corporation 5G mmWave cooling through PCB
US10510721B2 (en) * 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
US10461022B2 (en) * 2017-08-21 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US10347574B2 (en) * 2017-09-28 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages
US10861814B2 (en) * 2017-11-02 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
CN111434191B (zh) 2017-11-10 2023-10-20 Lpkf激光电子股份公司 集成半导体晶片的方法和装置
WO2019133008A1 (en) * 2017-12-30 2019-07-04 Intel Corporation Ultra-thin, hyper-density semiconductor packages
US10573573B2 (en) * 2018-03-20 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and package-on-package structure having elliptical conductive columns
US10916529B2 (en) 2018-03-29 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Electronics card including multi-chip module
US10629554B2 (en) * 2018-04-13 2020-04-21 Powertech Technology Inc. Package structure and manufacturing method thereof
US10593628B2 (en) 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10510595B2 (en) 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
US10916488B2 (en) * 2018-06-29 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having thermal conductive pattern surrounding the semiconductor die
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
TWI697078B (zh) * 2018-08-03 2020-06-21 欣興電子股份有限公司 封裝基板結構與其接合方法
KR102164794B1 (ko) 2018-08-27 2020-10-13 삼성전자주식회사 팬-아웃 반도체 패키지
US10411752B1 (en) * 2018-10-29 2019-09-10 Globalfoundries Inc. Methods, apparatus, and system for high-bandwidth on-mold antennas
KR102555814B1 (ko) * 2018-11-05 2023-07-14 삼성전자주식회사 반도체 패키지
KR102530322B1 (ko) * 2018-12-18 2023-05-10 삼성전자주식회사 반도체 패키지
US11915996B2 (en) * 2019-05-09 2024-02-27 Intel Corporation Microelectronics assembly including top and bottom packages in stacked configuration with shared cooling
US10923430B2 (en) 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer
DE102020200817B3 (de) 2020-01-23 2021-06-17 Lpkf Laser & Electronics Aktiengesellschaft Montageverfahren für eine integrierte Halbleiter-Waver-Vorrichtung und dafür verwendbare Montagevorrichtung
US11569189B2 (en) * 2020-08-27 2023-01-31 Nanya Technology Corporation Semiconductor device structure with conductive polymer liner and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515362A (zh) * 2012-06-25 2014-01-15 台湾积体电路制造股份有限公司 堆叠式封装器件和封装半导体管芯的方法
WO2015022563A1 (zh) * 2013-08-12 2015-02-19 三星电子株式会社 热界面材料层及包括热界面材料层的层叠封装件器件
CN104733411A (zh) * 2014-12-30 2015-06-24 华天科技（西安）有限公司 一种三维堆叠圆片级扇出PoP封装结构及其制造方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798057B2 (en) * 2002-11-05 2004-09-28 Micron Technology, Inc. Thin stacked ball-grid array package
TW578282B (en) * 2002-12-30 2004-03-01 Advanced Semiconductor Eng Thermal- enhance MCM package
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
KR100721353B1 (ko) * 2005-07-08 2007-05-25 삼성전자주식회사 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
US7723759B2 (en) * 2005-10-24 2010-05-25 Intel Corporation Stacked wafer or die packaging with enhanced thermal and device performance
US8546929B2 (en) 2006-04-19 2013-10-01 Stats Chippac Ltd. Embedded integrated circuit package-on-package system
US20080136004A1 (en) * 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same
US20080157327A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Package on package structure for semiconductor devices and method of the same
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8310051B2 (en) 2008-05-27 2012-11-13 Mediatek Inc. Package-on-package with fan-out WLCSP
US8008121B2 (en) * 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
CN102859691B (zh) 2010-04-07 2015-06-10 株式会社岛津制作所 放射线检测器及其制造方法
US9735113B2 (en) * 2010-05-24 2017-08-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8716873B2 (en) * 2010-07-01 2014-05-06 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
KR20120031697A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 패키지 적층 구조 및 그 제조 방법
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
KR101715761B1 (ko) * 2010-12-31 2017-03-14 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20120078390A (ko) * 2010-12-31 2012-07-10 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
US20120299173A1 (en) * 2011-05-26 2012-11-29 Futurewei Technologies, Inc. Thermally Enhanced Stacked Package and Method
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
KR102104919B1 (ko) * 2013-02-05 2020-04-27 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US20140368992A1 (en) * 2013-06-14 2014-12-18 Laird Technologies, Inc. Methods For Establishing Thermal Joints Between Heat Spreaders and Heat Generating Components Using Thermoplastic and/or Self-Healing Thermal Interface Materials
US9034696B2 (en) * 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9330954B2 (en) * 2013-11-22 2016-05-03 Invensas Corporation Substrate-to-carrier adhesion without mechanical adhesion between abutting surfaces thereof
KR20150094135A (ko) * 2014-02-10 2015-08-19 삼성전자주식회사 반도체 패키지 및 이의 제조방법
KR20150096949A (ko) * 2014-02-17 2015-08-26 삼성전자주식회사 반도체 패키지 및 그의 형성방법
US9269700B2 (en) * 2014-03-31 2016-02-23 Micron Technology, Inc. Stacked semiconductor die assemblies with improved thermal performance and associated systems and methods
US20150279431A1 (en) * 2014-04-01 2015-10-01 Micron Technology, Inc. Stacked semiconductor die assemblies with partitioned logic and associated systems and methods
US9484281B2 (en) * 2014-08-14 2016-11-01 Qualcomm Incorporated Systems and methods for thermal dissipation
US20160079205A1 (en) * 2014-09-15 2016-03-17 Mediatek Inc. Semiconductor package assembly
KR102307490B1 (ko) * 2014-10-27 2021-10-05 삼성전자주식회사 반도체 패키지
KR20160122022A (ko) * 2015-04-13 2016-10-21 에스케이하이닉스 주식회사 인터포저를 갖는 반도체 패키지 및 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515362A (zh) * 2012-06-25 2014-01-15 台湾积体电路制造股份有限公司 堆叠式封装器件和封装半导体管芯的方法
WO2015022563A1 (zh) * 2013-08-12 2015-02-19 三星电子株式会社 热界面材料层及包括热界面材料层的层叠封装件器件
CN104733411A (zh) * 2014-12-30 2015-06-24 华天科技（西安）有限公司 一种三维堆叠圆片级扇出PoP封装结构及其制造方法

Also Published As

Publication number Publication date
TW201725769A (zh) 2017-07-16
US9881908B2 (en) 2018-01-30
CN106997854A (zh) 2017-08-01
US20170207204A1 (en) 2017-07-20
TWI720094B (zh) 2021-03-01

Similar Documents

Publication Publication Date Title
CN106997854B (zh) 封装结构上的集成扇出封装件及其形成方法
US20230187408A1 (en) Semiconductor Package Having a Through Intervia Through the Molding Compound and Fan-Out Redistribution Layers Disposed over the Respective Die of the Stacked Fan-Out System-in-Package
US20220301889A1 (en) Integrated Circuit Packages and Methods of Forming Same
CN110504247B (zh) 集成电路封装件及其形成方法
CN110034026B (zh) 封装件结构和方法
KR102016815B1 (ko) 반도체 패키지들 및 그 형성 방법들
CN110634847B (zh) 半导体器件和方法
TWI610412B (zh) 封裝結構及其形成方法
KR102158809B1 (ko) 집적 회로 패키지 및 방법
CN111261608B (zh) 半导体器件及其形成方法
TW202022954A (zh) 半導體結構及其形成方法
KR102524244B1 (ko) 반도체 패키지들에서의 방열 및 그 형성 방법
TWI806163B (zh) 封裝結構、半導體裝置、及封裝結構的製造方法
US12132004B2 (en) Semiconductor devices and methods of manufacture
TWI790702B (zh) 半導體封裝及製造半導體封裝的方法
TW202401695A (zh) 半導體封裝及方法
CN116387165A (zh) 管芯封装件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant