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KR20160122022A - 인터포저를 갖는 반도체 패키지 및 제조 방법 - Google Patents

인터포저를 갖는 반도체 패키지 및 제조 방법 Download PDF

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KR20160122022A
KR20160122022A KR1020150052037A KR20150052037A KR20160122022A KR 20160122022 A KR20160122022 A KR 20160122022A KR 1020150052037 A KR1020150052037 A KR 1020150052037A KR 20150052037 A KR20150052037 A KR 20150052037A KR 20160122022 A KR20160122022 A KR 20160122022A
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KR
South Korea
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semiconductor chip
interposer
portions
surface portion
semiconductor
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KR1020150052037A
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English (en)
Inventor
김종훈
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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Priority to TW105101694A priority patent/TWI672787B/zh
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Abstract

제1반도체 칩의 일부 영역에 중첩되도록 제1연결구조체들에 의해 연결되는 제2반도체 칩과, 다른 일부 영역에 제1표면 부분이 대향되어 위치하도록 제2연결구조체들에 의해 연결되고, 제2연결구조체들을 제1표면에 반대되는 제2표면 부분에까지 전기적으로 연장시키는 제2내부 연결배선부들을 포함하는 인터포저(interposer), 및 제2내부 연결배선부들에 연결되도록 인터포저의 제2표면 부분 상에 배치된 외부 연결배선부들;을 포함하는 반도체 패키지를 제시한다.

Description

인터포저를 갖는 반도체 패키지 및 제조 방법{Semiconductor package with interposer and method of manufacturing the same}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히 인터포저(interposer)를 가지는 반도체 패키지(semiconductor package) 및 제조 방법에 관한 것이다.
모바일(mobile) 기기와 같은 전자 제품이 점점 소형화되면서도 고용량의 데이터(data) 처리를 요구하고 있다. 여러 기능의 다수의 반도체 칩들을 단일 패키지에 구축하는 시스템 인 패키지(SIP: System In Package) 기술은 다양한 기능들을 하나의 패키지에 구현하는 기술로 주목되고 있다. 마이크로-프로세서 칩(micro-processor chip)과 메모리 칩(memory chip)을 포함하는 2.5D 또는 3D 시스템 인 패키지를 구현하고자 많은 시도들이 제시되고 있다.
본 출원은 인터포저(interposer)를 포함하여 시스템 인 패키지(SIP) 형태를 구현한 반도체 패키지를 제시하고자 한다.
본 출원은 인터포저(interposer)를 포함하는 시스템 인 패키지(SIP) 형태를 웨이퍼 레벨 패키징(wafer level packaging) 기술로 구현하는 반도체 패키지 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 제1반도체 칩; 상기 제1반도체 칩의 일부 영역에 중첩되도록 제1연결구조체들에 의해 연결되는 제2반도체 칩; 상기 제1반도체 칩의 다른 일부 영역에 제1표면 부분이 대향되어 위치하도록 제2연결구조체들에 의해 연결되고, 상기 제2연결구조체들을 상기 제1표면에 반대되는 제2표면 부분에까지 전기적으로 연장시키는 제2내부 연결배선부들을 포함하는 인터포저(interposer); 및 상기 제2내부 연결배선부들에 연결되도록 상기 인터포저의 제2표면 부분에 직접적으로 위치하는 외부 연결배선부들;을 포함하는 반도체 패키지를 제시한다.
본 출원의 다른 일 관점은, 일 표면 부분에 제1, 제2, 제3그룹 및 제4그룹의 제1접속부들, 및 상기 제1 및 제2그룹의 제1접속부들을 상호 연결하는 제1내부 연결배선부를 포함하는 제1반도체 칩; 상기 제2 및 제3그룹의 제1접속부들에 각각 대응되는 제1 및 제2그룹의 제2접속부들을 표면 부분에 포함하고 상기 제1반도체 칩의 일부 영역에 중첩되도록 위치하는 제2반도체 칩; 상기 제1 및 제4그룹의 제1접속부들에 각각 대응되는 제1 및 제2그룹의 제3접속부들을 제1표면 부분에 포함하고 상기 제3접속부들을 제2표면 부분에까지 연장시키는 제2내부 연결배선부들을 포함하고, 상기 제1반도체 칩의 다른 일부 영역에 중첩되도록 위치하는 인터포저(interposer); 및 상기 제2내부 연결배선부들에 연결되도록 상기 인터포저의 제5표면 상에 직접적으로 위치하는 외부 연결배선부들;을 포함하는 반도체 패키지를 제시한다.
본 출원의 다른 일 관점은, 제1반도체 칩; 상기 제1반도체 칩의 일부 영역에 전기적으로 직접 연결되도록 배치된 제2반도체 칩; 상기 제1반도체 칩의 다른 일부 영역에 전기적으로 직접 연결되는 제2내부 연결배선부들을 포함하는 인터포저; 상기 제2반도체 칩과 상기 인터포저 사이의 이격 간극 부분을 채우고 상기 인터포저 및 상기 제2반도체 칩의 다른 표면 부분들을 노출하는 유전층; 및 상기 제2내부 연결배선부들에 연결되고 상기 인터포저, 상기 제2반도체 칩 및 상기 유전층의 노출된 표면 부분 상에 배치된 외부 연결배선부들;을 포함하는 반도체 패키지를 제시한다.
본 출원의 다른 일 관점은, 제1반도체 칩들이 형성된 웨이퍼(wafer)를 도입하는 단계; 상기 제1반도체 칩의 일부 영역에 제1연결구조체들에 의해 연결되는 제2반도체 칩들을 상기 웨이퍼 상에 배치시키는 단계; 상기 제1반도체 칩의 다른 일부 영역에 제1표면 부분이 대향되어 위치하도록 제2연결구조체들에 의해 연결되고, 상기 제2연결구조체들을 상기 제1표면으로부터 몸체 내부로 연장시키는 제2내부 연결배선부들을 포함하는 인터포저(interposer)들을 배치시키는 단계; 상기 인터포저들 및 상기 제2반도체 칩들의 두께를 줄여 상기 제2내부 연결배선부들의 끝단부들을 노출하는 단계; 및 상기 제2내부 연결배선부들의 끝단부들을 노출하는 상기 인터포저의 제2표면 부분에 외부 연결배선부들 형성하는 단계;를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 다른 일 관점은, 제1반도체 칩들이 형성된 웨이퍼(wafer)를 도입하는 단계; 상기 제1반도체 칩들 표면 부분에 제1, 제2, 제3그룹 및 제4그룹의 제1접속부들을 형성하는 단계; 상기 제2 및 제3그룹의 제1접속부들에 각각 제1 및 제2그룹의 제2접속부들이 체결되도록 상기 제1반도체 칩의 일부 영역에 중첩되도록 제2반도체 칩들을 상기 웨이퍼 상에 배치시키는 단계; 상기 제1 및 제4그룹의 제1접속부들에 각각 제1 및 제2그룹의 제3접속부들이 체결되도록 상기 제1반도체 칩의 다른 일부 영역에 중첩되도록 다수 개가 배치되고, 상기 제3접속부들을 제1표면 부분으로부터 몸체 내부로 연장시키는 제2내부 연결배선부들을 포함하는 인터포저(interposer)들을 상기 웨이퍼 상에 배치하는 단계; 상기 인터포저들 및 상기 제2반도체 칩들의 두께를 줄여 상기 제2내부 연결배선부들의 끝단부들을 노출하는 단계; 및 상기 제2내부 연결배선부들의 끝단부들을 노출하는 상기 인터포저의 제2표면 부분에 외부 연결배선부들 형성하는 단계;를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 실시예들에 따르면, 인터포저를 포함하여 시스템 인 패키지(SIP) 형태를 구현하는 반도체 패키지를 제시할 수 있다. 본 출원의 실시예들에 따르면 인터포저를 포함하는 시스템 인 패키지 형태를 웨이퍼 레벨 패키징 기술로 구현하는 반도체 패키지 제조 방법을 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 도면이다.
도 2는 일 예에 따른 반도체 패키지의 평면 배치를 보여주는 도면이다.
도 3은 다른 일 예에 따른 반도체 패키지를 보여주는 도면이다.
도 4 및 도 5는 일 예에 따른 반도체 패키지의 연결배선 구조(interconnection structure)를 보여주는 도면들이다.
도 6은 일 예에 따른 반도체 패키지의 외부 연결배선부의 구조를 보여주는 도면이다.
도 7은 일 예에 따른 반도체 패키지를 보여주는 도면이다.
도 8은 일 예에 따른 반도체 패키지를 보여주는 도면이다.
도 9는 일 예에 따른 반도체 패키지에 내장된 반도체 칩의 형태를 보여주는 도면이다.
도 10 내지 도 17은 일 예에 따른 반도체 패키지의 제조 방법을 보여주는 도면들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다.
반도체 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 전자 회로가 집적된 반도체 다이(die)가 패키지 기판 상에 패키지되거나 다수의 반도체 반도체 다이가 관통실리콘비아(TSV: Through Silicon Via)와 같은 관통 비아로 적층된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩일 수 있다.
반도체 칩은 단일 칩에 다양한 기능들이 집적회로로 구현된 단일 칩 시스템(SoC: System on Chip) 형태의 로직(logic) 칩을 의미할 수 있다. SoC는 CPU, GPU 등과 같은 마이크로 프로세서나 마이크로 컨트롤러나 디지털 신호 처리 코어를 포함하고, 인터페이스(interface)를 포함할 수 있다. 반도체 칩은 높은 광대역 메모리(HBM: High Bandwidth Memory) 칩일 수 있다.
고성능의 프로세서(processor)에서 메모리(memory) 대역이 병목 현상을 일으키고 있는 데, 이를 개선하기 위해서 높은 광대역 메모리(HBM)와 같은 차세대 고성능 디램(DRAM) 소자를 반도체 칩으로 도입할 수 있다. HBM은 광대역 개선을 위해서 관통 실리콘 비아(TSV: Through Silicon Via) 기술로 메모리 다이(die)들을 스택(stack)한 메모리 규격을 의미할 수 있다. HBM은 보다 많은 수의 I/O들, 예컨대, 1024개의 I/O를 구비하여 메모리 대역(memory bandwidth)를 넓히도록 제시되고 있다. 이에 따라, 많은 수의 I/O들에 대응하는 신호 경로 배선의 수가 증가하고 있으며, 보다 많은 수의 연결 배선들을 구현하기 위해서 인터포저(interposer)가 SIP 내에 도입될 수 있다.
시스템 인 패키지(SIP)는 다수의 반도체 칩들을 상호 연결하기 위한 다수의 연결 배선 경로들을 요구할 수 있다. 제한된 면적 내에 보다 많은 수의 배선들을 구현하기 위해서, 인터포저(interposer)를 도입한 SIP 구조가 제시될 수 있다. 인터포저는 반도체 공정을 활용하여 제작될 수 있어, 마이크로미터 크기 또는 서브 마이크로미터(sub micrometer) 크기 이하의 미세한 선폭으로 도전 배선들이 패터닝될 수 있다. 이에 따라, 인터포저는 제한된 면적 크기 내에 보다 많은 수의 배선들을 구현하는 데 유리하다. 또한, TSV와 같은 관통 비아 구조가 인터포저 상 하면에 형성된 도전 배선들을 상호 연결하도록 인터포저에 구비될 수 있다. 인터포저는 일반적인 패키지 기판으로 사용되는 인쇄회로기판(PCB)에 비해 미세한 선폭 크기의 도전 배선들을 구현할 수 있다. 예컨대, 실리콘 웨이퍼(Si wafer)를 이용하여 가공되는 실리콘 인터포저(Si - interposer)가 SIP 패키지를 구현하는 데 도입될 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주고, 도 2는 반도체 패키지의 평면 배치를 보여준다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 제1반도체 칩(100)에 적층된 제2반도체 칩(200)를 포함하고, 제1반도체 칩(100)과 전기적 및 물리적, 기계적으로 접속시키는 인터포저(interposer: 300)를 포함할 수 있다. 제2반도체 칩(200)은 제1반도체 칩(100)의 일부 영역, 예컨대, 가운데 영역 부분인 제1영역(102)에 중첩되도록 제1반도체 칩(100) 상에 실장(mounting)될 수 있다. 인터포저(300)는 제1반도체 칩(100)의 다른 일부 영역, 예컨대, 가장자리 영역 부분인 제2영역(103)에 중첩되도록 제1반도체 칩(100) 상에 실장될 수 있다. 제2반도체 칩(200)과 인터포저(300)는 이웃하여 나란히 제1반도체 칩(100) 상에 배치될 수 있다. 인터포저(300)는 제1반도체 칩(100)의 제2영역(103) 상에 각각 배치되는 제1인터포저(300A)와 제2인터포저(300B)를 포함한다. 제1인터포저(300A)와 제2인터포저(300B)는 제2반도체 칩(200)을 사이에 두고 양측으로 각각 배치될 수 있다. 제1인터포저(300A)와 제2인터포저(300B)는 상호 분리된 형태로 각각 도입될 수 있다. 가운데에 제2반도체 칩(200)이 도입될 부분을 빈 공간으로 열어주는 형태로 제1인터포저(300A) 부분과 제2인터포저(300B) 부분이 상호 연결된 형태로 도입될 수도 있다.
제1반도체 칩(100)과 제2반도체 칩(200)은 서로 다른 크기를 가지는 반도체 칩일 수 있다. 제1반도체 칩(100)의 폭에 비해 제2반도체 칩(200)은 좁은 폭를 가지는 칩으로 도입될 수 있다. 제1반도체 칩(100)은 집적회로가 집적된 반도체 다이(die)이거나 또는 이러한 반도체 다이가 보호재로 몰딩(molding)된 단품 패키지 형태로 도입될 수 있다. 제2반도체 칩(200)은 집적회로가 집적된 반도체 다이(die)이거나 또는 이러한 반도체 다이가 보호재로 몰딩(molding)된 단품 패키지 형태로 도입될 수 있다. 제1반도체 칩(100)과 제2반도체 칩(200)은 서로 다른 기능을 가지는 가지는 반도체 칩일 수 있다.
제1반도체 칩(100)은 단일 칩 시스템(SoC) 형태의 로직(logic) 칩을 포함할 수 있다. 제1반도체 칩(100)은 어플리케이션 프로세서(AP: Application Processor)나 CPU, GPU 등과 같은 마이크로 프로세서나 마이크로 컨트롤러, 디지털 신호 처리 코어를 포함하고 인터페이스를 포함하는 집적회로가 집적된 반도체 다이를 포함하거나, 이러한 반도체 다이를 보호재로 몰딩한 패키지 형태의 칩일 수 있다. 제2반도체 칩(200)은 DRAM과 같은 메모리 소자의 칩일 수 있다. 제2반도체 칩(200)은 제1반도체 칩(100)의 SoC와 높은 광대역(high bandwidth)을 가지며 상호 신호 교환될 수 있는 메모리 칩일 수 있다. 제2반도체 칩(200)은 높은 광대역 메모리(HBM: High Bandwidth Memory) 칩일 수 있다.
반도체 패키지(10)가 대용량의 메모리 용량을 요구하는 경우, 제2반도체 칩(200)은 다수 개가 반도체 패키지(10)에 포함될 수 있다. 제1반도체 칩(100)에 포함된 프로세서의 동작에서 대용량의 메모리를 요구함에 따라, 제2반도체 칩(200)은 대용량의 메모리 칩을 포함하여 구성되고, 또한, 다수 개의 제2반도체 칩(200)이 제1반도체 칩(100)과 전기적 및 신호적으로 연결되도록 반도체 패키지(10)에 구성될 수 있다. 다수 개의 제2반도체 칩(200)들은 상호 간에 수평 방향으로 이격되도록 위치할 수 있다. 제2반도체 칩(200)들은 상호 간에 다른 기능을 가지는 칩을 포함하거나 또는 서로 다른 크기를 가지는 칩을 포함할 수도 있다. SoC 칩에 대용량의 메모리를 제공하는 기능적 역할을 고려할 때, 제2반도체 칩(200)들은 상호 간에 실질적으로 동일한 기능을 가지는 칩을 포함하는 서로 실질적으로 같은 크기를 가지는 칩을 포함할 수도 있다.
제2반도체 칩(200)이 제1영역(102) 상에 배치된 경우를 도 1에 예시하고 있으나, 제2반도체 칩(200)이 다수 개가 제2영역(103)들에 각각 배치되고, 그들 사이의 제1영역(102) 상에 인터포저(300) 배치된 형태로 반도체 패키지(10)가 구성될 수도 있다. 제1반도체 칩(100)은 서로 반대되는 방향으로 향하는 제6표면(108)과 제5표면(109)을 가지고, 제2반도체 칩(200)은 서로 반대되는 방향으로 향하는 제4표면(208)과 제3표면(209)을 가질 수 있다. 제2반도체 칩(200)의 제3표면(209)과 제1반도체 칩(100)의 제5표면(109)이 상호 마주보아 대향되도록 제2반도체 칩(200)이 제1반도체 칩(100)에 실장될 수 있다.
제1반도체 칩(100)의 제5표면(109) 부분들에는 전기적 연결 수단으로서 제1접속부(410)들이 배치될 수 있다. 제1접속부(410)들은 마이크로 범프(micro bump) 형태로 도입될 수 있다. 제2반도체 칩(200)의 제3표면(209) 표면들에는 전기적 연결 수단으로서 제2접속부(420)들이 배치될 수 있다. 제2접속부(410)들은 마이크로 범프 형태로 도입될 수 있다. 제2접속부(420)들은 제1접속부(410)들과 각각 체결됨으로써, 제2반도체 칩(200)을 제1반도체 칩(100)에 물리적 또는 전기적으로 연결시키는 제1연결구조체(402)를 구성할 수 있다. 제2접속부(420)들과 제1접속부(410)들은 사이에 도전성 체결부(490)에 의해서 상호 전기적 및 물리적, 기계적으로 결합될 수 있다. 제2접속부(420)들과 제1접속부(410)들은 범프 체결 구조로 도입되어, 제1연결구조체(402)가 제1반도체 칩(100)과 제2반도체 칩(200)을 보다 짧은 전기적 경로(electrical path) 길이로 상호 연결되도록 유도할 수 있다. 제1반도체 칩(100)과 제2반도체 칩(200)이 상호 중첩되어 그 사이의 전기적 연결 경로가 상대적으로 더 짧게 구축될 수 있으므로, 제1반도체 칩(100)과 제2반도체 칩(200) 사이의 데이터 신호 교환이 보다 빠른 속도로 이루어질 수 있고 또한 보다 많은 량의 데이터가 교환될 수 있다.
제2접속부(420)들과 체결된 일부를 제외한 다른 일부의 제1접속부(410)들에 인터포저(300)의 제3접속부(430)들이 각각 체결될 수 있다. 인터포저(300)의 제1표면(309) 상에는 제1접속부(410)들에 체결될 제3접속부(430)들이 마이크로 범프와 같은 도전성 접속 부재로 도입될 수 있다. 제3접속부(430)들은 제1접속부(410)들의 다른 일부들과 각각 체결됨으로써, 인터포저(300)을 제1반도체 칩(100)에 물리적 또는 전기적으로 연결시키는 제2연결구조체(403)를 구성할 수 있다. 제3접속부(430)들과 제1접속부(410)들은 사이에 도전성 체결부(490)에 의해서 상호 전기적 및 물리적, 기계적으로 결합될 수 있다. 제3접속부(430)들과 제1접속부(410)들은 범프 체결 구조로 도입되어, 제2연결구조체(403)가 제1반도체 칩(100)과 인터포저(300)를 보다 짧은 전기적 경로(electrical path) 길이로 상호 연결되도록 유도할 수 있다. 제1반도체 칩(100)과 인터포저(300)가 상호 중첩되어 그 사이의 전기적 연결 경로가 상대적으로 더 짧게 구축될 수 있으므로, 제1반도체 칩(100)과 인터포저(300) 사이의 데이터 신호 교환이 보다 빠른 속도로 이루어질 수 있고 또한 보다 많은 량의 데이터가 교환될 수 있다.
제1접속부(410), 제2접속부(420) 또는 제3접속부(430)들은 수 ㎛ 내지 수십 ㎛ 크기를 가질 수 있다. 제1접속부(410), 제2접속부(420) 또는 제3접속부(430)들은 100㎛ 보다 작은 직경 크기를 가질 수 있다. 제1접속부(410), 제2접속부(420) 또는 제3접속부(430)들은 10 ㎛ 내지 100㎛의 제1피치(pitch: P1)를 가지며 도입될 수 있다.
인터포저(300)는 제1반도체 칩(100)에 제1표면(309) 부분이 대향되어 위치하도록 제1반도체 칩(100)에 중첩되어 배치될 수 있다. 인터포저(300)는 제2연결구조체(403)를 전기적으로 연장시키는 제2내부 연결배선부(310)들을 구비할 수 있다. 제2내부 연결배선부(310)들은 제1표면(309)으로부터 이에 반대되는 측에 위치하는 제2표면(308)에 이르기까지 연장되는 배선 구조로 도입될 수 있다. 제2내부 연결배선부(310)들은 제1표면(309)으로부터 이에 반대되는 측에 위치하는 제2표면(308)에 이르기까지 연장되도록, 인터포저(300)의 몸체 부분을 실질적으로 관통하는 관통비아 구조, 예컨대, 관통실리콘비아 구조(TSV: Through Silicon Via)를 포함하는 배선 구조로 도입될 수 있다. 인터포저(300)는 실리콘(Si) 기판으로 제작된 실리콘 인터포저 기판을 포함할 수 있다. 제2내부 연결배선부(310)들이 관통비아 구조를 구비함으로써, 전기적 신호 경로의 길이를 상대적으로 더 짧게 유도할 수 있다.
제1접속부(410)들과 체결된 제2접속부(420)들 또는 제3접속부(430)들 주위를 에워싸는 언더필(underfill)층(510)이 더 구비될 수 있다. 상호 나란히 배치되는 제2반도체 칩(200)과 인터포저(300)의 사이의 간극 부분을 유전층(550)이 채울 수 있다. 유전층(550)과 언더필층(510)은 제1보호층(500)으로 도입될 수 있다. 유전층(550)은 에폭시몰딩재(epoxy molding compound)와 같은 에폭시 성분을 포함하는 에폭시 레진(resin)이나 폴리머(polymer)층, 실리콘 러버(silicon rubber)와 같은 러버 성분을 포함하는 층으로 도입될 수 있다. 유전층(550)은 인터포저(300)의 제2표면(308) 부분 및 제1반도체 칩(100)에 대향되는 제2반도체 칩(200)의 제3표면(209) 부분에 반대되는 제4표면(208) 부분을 노출하도록 도입될 수 있다. 일 실시예에서, 언더필층(510)과 유전층(550)은 같은 물질로 구성될 수 있다. 언더필층(510)과 유전층(550)이 같은 물질로 구성될 경우, 제1보호층(500)은 에폭시몰딩재(epoxy molding compound)를 포함할 수 있다.
인터포저(300)의 제2표면(308) 부분에 외부 연결배선부(600)가 도입될 수 이다. 외부 연결배선부(600)는 유전층(550)의 표면 부분 및 이에 의해 노출되는 제2반도체 칩(200)의 제4표면(208) 부분, 인터포저(300)의 제2표면(308) 부분 상에 형성된 재배선층(RDL: Re-Distributed Layer)를 포함하여 형성될 수 있다 외부 연결배선부(600)는 인터포저(300)의 제2내부 연결배선부(310)의 일단 단부에 체결되도록 연결되어, 제1반도체 칩(100)와 전기적으로 연결되고, 또한, 제1반도체 칩(100)을 경유하여 제2반도체 칩(200)에 전기적으로 연결되는 부재로 도입될 수 있다. 인터포저(300)의 제2표면(308)과 외부 연결배선부(600)의 사이에 전기적인 절연 또는 격리를 위한 절연층(630)이 더 구비될 수 있다. 외부 연결배선부(600)는 절연층(630)을 실질적으로 관통하여 인터포저(300)의 제2내부 연결배선부(310)의 일단 단부에 체결되도록 형성될 수 있다. 절연층(630)은 유전층(550)의 표면을 덮도록 연장될 수 있다. 절연층(630)은 제2반도체 칩(200)의 제4표면(208) 부분을 덮도록 연장될 수 있다. 제2반도체 칩(200)의 제4표면(208) 부분을 덮도록 절연층(630) 부분은 제2반도체 칩(200)과 외부 연결배선부(600)를 전기적으로 격리시킬 수 있다. 절연층(630)은 유전물질의 층으로 도입될 수 있다.
외부 연결배선부(600)는 제1반도체 칩(100)이나 제2반도체 칩(200)을 외부의 다른 전자 기기나, 인쇄회로기판 또는 모듈 보드(module board)와 같은 기판에 접속시키기 위한 제1외부 접속부(700)가 체결될 외부 접촉부(600A)를 포함할 수 있다. 외부 연결배선부(600)는 배선 회로를 구성하는 트레이스 패턴(trance pattern)을 포함하는 외부 연장부(600B)를 포함할 수 있다. 외부 연장부(600B)는 제2내부 연결배선부(310)를 전기적으로 연장하여 외부 접촉부(600A)에 연결시키는 트레이스 패턴으로 도입될 수 있다. 외부 연결배선부(600)는 제2반도체 칩(200)의 제4표면(208) 부분 상으로 연장되거나 또는 제4표면(208)에 위치하는 패턴을 포함할 수 있다. 외부 연결배선부(600)는 유전층(550)의 표면 부분 상으로 연장되거나 또는 유전층(550)의 표면 부분 상에 위치하는 패턴을 포함할 수 있다. 외부 연결배선부(600)의 외부 접촉부(600A)를 열어주는 오프닝 윈도부(opening window: 651)를 제공하고, 이를 제외한 다른 외부 연결배선부(600) 부분, 예컨대, 외부 연장부(600B)를 포함하는 다른 부분을 덮어 보호하는 제2보호층(650)이 더 구비될 수 있다. 제2보호층(650)은 유전 물질의 층, 예컨대, 솔더 레지스트(solder resist)의 층을 포함할 수 있다. 외부 연결배선부(600)의 외부 접촉부(600A)에 체결되어 외부 전자 기기나 외부 기판과의 전기적 연결을 제공하는 제1외부 접속부(700)가 더 구비될 수 있다. 제1외부 접속부(700)는 제1접속부(410), 제2접속부(420) 또는 제3접속부(430)들이 배치된 제1피치(P1)보다 큰 제2피치(P2), 예컨대, 40 ㎛ 내지 400㎛의 피치를 가지며 배치될 수 있다. 제1외부 접속부(700)들은 제1접속부(410), 제2접속부(420) 또는 제3접속부(430)들의 폭 보다 더 큰 폭을 가지는 범프(bump) 또는 솔더 볼(solder ball) 형태로 도입될 수 있다.
도 3은 다른 일 예에 의한 반도체 패키지(30)를 보여주고, 도 4 및 도 5는 연결배선 구조(interconnection structure)를 보여준다.
도 3를 참조하면, 반도체 패키지(30)는 제1접속부(410)들을 제5표면(109) 부분에 구비하는 제1반도체 칩(100)을 포함할 수 있다. 제1접속부(410)들은 서로 구분되는 그룹(group)으로 나눠 고려할 수 있다. 제1접속부(410)들은 제2영역(103)의 일부 영역 부분에 위치하는 제1그룹의 제1접속부(410A)들과, 제1영역(102)의 일부 영역 부분에 위치하는 제2그룹의 제1접속부(410B)들과, 제1영역(102)의 다른 일부 영역 부분에 위치하는 제3그룹의 제1접속부(410C)들과, 제2영역(103)의 다른 일부 영역 부분에 위치하는 제4그룹의 제1접속부(410D)들로 묶을 수 있다.
인터포저(300)의 제1표면(309) 부분에 위치하는 제3접속부(430)들의 일부, 예컨대, 제1인터포저(300A) 상에 위치하는 제1그룹의 제3접속부(430A)들이 도전성 체결부(490)를 개재하여 제1그룹의 제1접속부(410A)들에 체결될 수 있다. 제1그룹의 제3접속부(430A), 도전성 체결부(490), 제1그룹의 제1접속부(410A)들은, 인터포저(300)와 제1반도체 칩(100)을 연결하는 제2연결구조체(403)의 일부일 수 있는 제2연결 구조체 제1부분(403A) 을 구성할 수 있다.
제2반도체 칩(200)의 제3표면(209) 부분에 위치하는 제2접속부(420)들의 일부, 예컨대, 제1그룹의 제2접속부(420B)들이 도전성 체결부(490)을 개재하여 제2그룹의 제1접속부(410B)들에 체결될 수 있다. 제1그룹의 제2접속부(420B), 도전성 체결부(490), 제2그룹의 제1접속부(410B)들은, 제2반도체 칩(200)과 제1반도체 칩(100)을 연결하는, 제1연결 구조체(402)의 일부일 수 있는 제1연결 구조체 제1부분(402B)을 구성할 수 있다.
제2반도체 칩(200)의 제3표면(209) 부분에 위치하는 제2접속부(420)들의 다른 일부, 예컨대, 제2그룹의 제2접속부(420C)들이 도전성 체결부(490)을 개재하여 제3그룹의 제1접속부(410C)들에 체결될 수 있다. 제2그룹의 제2접속부(420C), 도전성 체결부(490), 제3그룹의 제1접속부(410C)들은, 제2반도체 칩(200)과 제1반도체 칩(100)을 연결하는, 제1연결 구조체(402)의 다른 일부일 수 있는 제1연결 구조체 제2부분(402C)을 구성할 수 있다.
인터포저(300)의 제1표면(309) 부분에 위치하는 제3접속부(430)들의 다른 일부, 예컨대, 제2인터포저(300B) 상에 위치하는 제2그룹의 제3접속부(430B)들이 도전성 체결부(490)을 개재하여 제4그룹의 제1접속부(410D)들에 체결될 수 있다. 제2그룹의 제3접속부(430B), 도전성 체결부(490), 제4그룹의 제1접속부(410D)들은, 인터포저(300)와 제1반도체 칩(100)을 연결하는 제2연결구조체(403)의 일부일 수 있는 제2연결 구조체 제2부분(403B)을 구성할 수 있다.
제2그룹의 제3접속부(430B), 도전성 체결부(490), 제4그룹의 제1접속부(410D)들을 포함하는 제2연결구조체 제2부분(403B)는, 제1반도체 칩(100)을 제2인터포저(300B)의 제2내부 연결배선부(310)들에 각각 연결시키고, 제2내부 연결배선부(310)를 경유하여 외부 연결배선부(600)에 연결시키는 제1전기적 경로(145)를 제공할 수 있다. 제1전기적 경로(145)는 제1반도체 칩(100)을 직접적으로 제2인터포저(300B)에 연결하여 제2인터포저(300B)의 제2표면(308) 부분에 위치하는 외부 연결배선부(600)에 전기적으로 연결하므로, 외부 연결배선부(600)와 제1반도체 칩(100) 사이의 전기적 경로 길이 또는 신호 교환의 길이를 상대적으로 짧게 유도할 수 있다. 이에 따라, 제1반도체 칩(100)는 외부 연결배선부(600)를 경유하여 외부 전자 기기 또는 다른 기판과 보다 많은 량의 데이터 신호를 보다 짧은 시간에 교환할 수 있다.
제2그룹의 제2접속부(420C), 도전성 체결부(490), 제3그룹의 제1접속부(410C)들을 포함하는 제1연결 구조체 제2부분(402C)은, 제1반도체 칩(100)을 제2반도체 칩(200)에 연결시키는 제3전기적 경로(143)를 제공할 수 있다. 제3전기적 경로(143)는 제1반도체 칩(100)과 이에 중첩된 제2반도체 칩(200)을 별도의 연장 배선을 배제하고 직접적으로 상호 연결시키도록 구성될 수 있다. 이에 따라, 제2반도체 칩(200)과 제1반도체 칩(100) 사이의 전기적 경로 길이 또는 신호 교환의 길이를 상대적으로 짧게 유도할 수 있어, 상호 간에 많은 량의 데이터 신호를 보다 짧은 시간에 교환할 수 있다.
제1그룹의 제3접속부(430A), 도전성 체결부(490), 제1그룹의 제1접속부(410A)들을 포함하는 제2연결 구조체 제1부분(403A)은, 제1반도체 칩(100)을 경유하여 제1그룹의 제2접속부(420B), 도전성 체결부(490), 제2그룹의 제1접속부(410B)들을 포함하는 제2연결 구조체 제1부분(402B)에 전기적으로 연결되어, 제2반도체 칩(200)을 제1반도체 칩(100) 및 제1인터포저(300A)를 경유하여 외부 연결배선부(600)의 일부에 연결시키는 제2전기적 경로(142)를 제공할 수 있다. 제2연결 구조체 제1부분(403A)과 제1연결 구조체 제1부분(402B)을 상호 연결하는 경유 부분을 제공하기 위해서, 제1반도체 칩(100)의 제5표면(109) 부분에 제1내부 연결배선부(141)이 구비될 수 있다.도 4 및 도 5에 제시된 바와 같이, 제1내부 연결배선부(141)는 제1반도체 칩(100)의 제5표면(109) 부분에 위치하는 내부 제1접촉부(141A), 내부 제2접촉부(141B) 및 이들을 상호 연결시키는 내부 연장부(141C)를 포함하여 구성될 수 있다. 내부 제1접촉부(141A)에 제1그룹의 제1접속부(410A)가 체결되고, 내부 제2접촉부(141B)에 제2그룹의 제1접속부(410B)가 체결됨으로써, 제1내부 연결배선부(141)가 제2연결 구조체 제1부분(403A)과 제1연결 구조체 제1부분(402B)을 상호 연결할 수 있다. 도 6은 일 예에 따른 반도체 패키지의 외부 연결배선부의 구조를 보여준다.
도 6을 참조하면, 인터포저(300)의 제2표면(308) 부분에 도입된 외부 연결배선부(600)는, 인접하는 제2반도체 칩(200)의 제4표면(208) 부분 상으로 연장된 형태를 가질 수 있다. 제2반도체 칩(200)과 인터포저(300)는 나란히 제1반도체 칩(100) 상에 배치되며, 인터포저(300)의 제2내부 연결배선부(310)에 일단부가 체결되는 외부 연결배선부(600)는 제2반도체 칩(200)의 제4표면 부분(308) 부분 상으로 연장된 트레이스 패턴 형태를 가질 수 있다. 인터포저(300)의 제2표면(308) 부분 및 제2반도체 칩(200)의 제4표면(208) 부분을 노출하도록 제2반도체 칩(200)과 인터포저(300)의 사이 간극 부분을 채우도록 유전층(550)이 형성되고, 유전층(550)의 표면(551) 부분 상으로 외부 연결배선부(600)의 일부가 연장될 수 있다. 제2반도체 칩(200)의 제4표면(208) 부분과 인터포저(300)의 제2표면(308) 부분은 실질적으로 대등한 표면 높이 또는 동일한 표면 높이를 가지고, 또한, 유전층(550)의 표면(551) 또한 대등하거나 동일한 표면 높이를 가지도록 구비될 수 있다. 이에 따라, 제2반도체 칩(200)의 제4표면(208) 부분과 인터포저(300)의 제2표면(308) 부분 및 유전층(550)의 표면(551) 부분이 제공하는 전체 표면(global surface)는 실질적으로 평탄한 표면을 제공하고, 평탄한 표면(308, 551, 208) 상에 외부 연결배선부(600)는 단차에 따른 굴곡이 배제되어 보다 정교한 형상을 가지는 패턴으로 도입될 수 있다. 평탄한 표면(308, 551, 208)이 구축될 수 있어, 그 상에 도입된 외부 연결배선부(600)은 단차에 따른 패턴 형상의 변형 또는 왜곡이 유효하게 배제되어 보다 미세한 제2피치(P2) 및 보다 복잡한 회로 패턴을 가지는 패턴으로 구비될 수 있다. 제2반도체 칩(200)의 제4표면(208) 부분과의 절연을 위해서, 외부 연결배선부(600)와 제2반도체 칩(200)의 제4표면(208) 사이에 도시되지는 않았으나 절연층 또는 유전층이 더 구비될 수 있다.
도 7은 일 예에 따른 반도체 패키지를 보여주는 도면이다.
도 7을 참조하면, 반도체 패키지(70)는 제1반도체 칩(100)에 적층된 제2반도체 칩(200) 및 인터포저(300)를 포함하고, 제1반도체 칩(100)의 제6표면(108) 부분에 히트 스프레더(heat spreader: 850)를 구비할 수 있다. 제1반도체 칩(100)은 어플리케이션 프로세서, 마이크로 프로세서나 컨트롤러 등을 포함하는 SoC 칩일 수 있으며, 많은 연산 처리를 수행하도록 설계되어 동작 시 발열이 상당히 수반될 수 있다. 이러한 발열을 발산시키는 히트 스프레더(850)를 제1반도체 칩(100)의 제6표면(108) 상에 도입할 수 있다. 열 발산 효과를 제고하기 위해서, 히트 스프레더(850)과 제1반도체 칩(100)의 제6표면(108) 사이에 열적 인터페이스층(thermal interface material layer: 도시되지 않음)을 개재시킬 수 있다.
도 8은 일 예에 따른 반도체 패키지를 보여주는 도면이다.
도 8을 참조하면, 반도체 패키지(80)는 제1반도체 칩(100)에 적층된 제2반도체 칩(200) 및 인터포저(300)를 포함하고, 제1반도체 칩(100) 및 제2반도체 칩(200)을 외부 전자 기기나 외부 기판에 전기적으로 연결하기 위해 도입된 외부 연결배선부(600)들을 포함한다. 외부 연결배선부(600)에 접속한 연결 부재들인 제1외부 접속부(700)들에 전기적으로 연결되는 제2외부 접속부(870)들을 구비한 패키지 기판(810)을 반도체 패키지(80)는 더 구비할 수 있다. 패키지 기판(810)은 제1외부 접속부(700)와 제2외부 접속부(870)을 전기적으로 상호 연결시키는 제3내부 연결배선부(811)을 더 구비할 수 있다. 제3내부 연결배선부(811)는 패키지 기판(810) 내에 구비된 다층 배선 구조 및 비아 연결 구조를 포함하여 이루어질 수 있다. 패키지 기판(810)은 인쇄회로기판(PCB) 형태로 도입될 수 있다. 제2외부 접속부(870)는 제1외부 접속부(700) 보다 큰 피치를 가지며 배치되거나 또는 큰 선폭 크기를 가지며 배치될 수 있다. 제2외부 접속부(870)는 솔더 볼(solder ball) 형태를 가질 수 있다.
제1반도체 칩(100), 제2반도체 칩(200) 및 인터포저(300)의 적층체 구조는 패키지 기판(810) 상에 배치될 수 있다. 패키지 기판(810) 상에 실장된 제2반도체 칩(200) 및 제1반도체 칩(100), 인터포저(300)를 덮어 보호하는 제3보호층(830)이 더 구비될 수 있다. 제3보호층(830)은 EMC나 레진(resin)과 같은 유전 물질의 층을 포함할 수 있다.
제1반도체 칩(100)의 제6표면(108) 부분에 히트 스프레더(850)를 구비할 수 있다. 히트 스프레더(850)는 제1반도체 칩(100)의 제6표면(108)에 인접하는 제3보호층(850)의 표면 부분으로 확장될 수도 있다. 제1반도체 칩(100)은 어플리케이션 프로세서, 마이크로 프로세서나 컨트롤러 등을 포함하는 SoC 칩일 수 있으며, 많은 연산 처리를 수행하도록 설계되어 동작 시 발열이 상당히 수반될 수 있다. 이러한 발열을 발산시키는 히트 스프레더(850)를 제1반도체 칩(100)의 제6표면(108) 상에 도입할 수 있다. 열 발산 효과를 제고하기 위해서, 히트 스프레더(850)과 제1반도체 칩(100)의 제6표면(108) 사이에 열적 인터페이스층(thermal interface material layer: 도시되지 않음)을 개재시킬 수 있다.
도 9는 일 예에 따른 반도체 패키지에 내장된 반도체 칩의 형태를 보여주는 도면이다.
도 9 및 도 3을 함께 참조하면, 제1반도체 칩(도 3의 100)에 실장되는 제2반도체 칩(도 3의 200)은 제4보호층(259)으로 보호된 제2반도체 다이(250)를 포함할 수 있다. 제2반도체 다이(250)는 실리콘 웨이퍼 또는 반도체 기판에 집적회로가 집적된 반도체 다이일 수 있다. 제2반도체 다이(250)는 DRAM 소자와 같은 메모리 소자일 수 있다. 제2반도체 칩(200)은 제2반도체 다이(250)를 제3보호층(259)으로 보호하고, 제2접속부(420)들을 부착하여 패키징(package)한 단일 패키지 형태로 도입될 수 있다.
제2반도체 다이(250)는 단일 개수가 제2반도체 칩(200)에 포함되도록 도입될 수 있다. 제2반도체 칩(200)의 메모리 용량을 증가시키기 위해서, 제2반도체 다이(250)는 다수 개가 하나의 제2반도체 칩(200) 내에 실장될 수 있다. 예컨대, 제2반도체 제1다이(251), 제2반도체 제2다이(253), 제2반도체 제3다이(255), 제2반도체 제4다이(257)가 실질적으로 수직하게 정렬되어 적층된 적층 패키지 형태로 제2반도체 칩(200)이 구성될 수 있다. 제2반도체 제1다이(251), 제2반도체 제2다이(253), 제2반도체 제3다이(255) 및 제2반도체 제4다이(257)는 동일한 형태 및 기능의 반도체 다이일 수 있다.
제3보호층(259)은 제2반도체 제1다이(251), 제2반도체 제2다이(253), 제2반도체 제3다이(255) 및 제2반도체 제4다이(257) 적층체의 측면 부분들을 덮고 최상층에 위치하는 제2반도체 제4다이(257)의 상측 표면을 제2반도체 칩(200)의 제4표면(208) 부분으로 노출하도록 도입될 수 있다. 제3보호층(259)은 에폭시몰딩컴파운드(EMC: Epoxy Molding Compound)나 실리콘 레진 성분을 포함하는 층으로 구비될 수 있으며, 몰딩 과정을 통해 형성될 수 있다. 제2반도체 제4다이(257)의 상측 표면이 제4표면(208) 부분으로 외측으로 노출되며 제2반도체 다이(250)들로부터 외부로의 열발산이 보다 용이해질 수 있다. 상측 표면이 외측으로 노출된 제2반도체 제4다이(257)를 외부 환경의 스트레스(stress)로부터 유효하게 보호하기 위해서, 제2반도체 제4다이(257)는 하부의 다른 제2반도체 다이들(251, 253, 255) 보다 두꺼운 두께를 가지는 반도체 다이로 도입될 수 있다. 제2반도체 제1다이(251), 제2반도체 제2다이(253), 제2반도체 제3다이(255)는 상호 간에 실질적으로 동일한 두께를 가질 수 있으며, 제2반도체 제4다이(257) 보다는 얇은 두께를 가져 전체 제2반도체 칩(200)의 두께를 보다 얇게 유도할 수 있다.
다수 개가 적층되는 제2반도체 다이(250)들은 상호 간에 TSV와 같은 제4내부 연결배선부(261)을 포함하는 연결 구조(interconnection structure)를 구비할 수 있다. 제4내부 연결배선부(261)와 제2반도체 다이(250)의 표면에 노출되는 랜딩 패드(landing pad)와 같은 제3내부 접촉부(265) 사이를 연결하기 위한 제5내부 연결배선부(263)가 구비될 수 있다. 제2반도체 다이(250)들 사이에 도전성 접속재(264)가 도입되어, 제2반도체 다이(250)들 사이를 전기적 및 기계적으로 연결시킬 수 있다. 도전성 접속재(264)는 마이크로 범프 형태로 도입될 수 있다. 제4내부 연결배선부(261)의 끝단에는 도전성 접속재(264)와의 체결을 위한 접속 패드(도시되지 않음)가 더 구비될 수 있다. 제2반도체 다이(250)들 중 최상층에 위치하는 제2반도체 제4다이(257)는 그 상측에 다른 반도체 다이와 전기적으로 연결될 필요가 없으므로, TSV와 같은 제4내부 연결배선부(261)가 구비되지 않을 수 있다.
제2반도체 다이(250)들은 베이스 다이(base die: 270) 상에 적층될 수 있다. 베이스 다이(270)는 제2반도체 다이(250)와 전기적으로 연결되는 반도체 다이이며, 제2반도체 칩(200) 또는 제2반도체 다이(250)들을 제1반도체 칩(100)과 신호 교환하는 제1인터페이스(210)를 포함하도록 구비될 수 있다. 제1인터페이스(210)는 물리계층 영역(PHY)의 기능을 제공하도록 구비될 수 있다. 베이스 다이(270)는 제2반도체 다이(250)의 테스트(test) 기능, 제2반도체 다이(250)의 메모리 셀 리페어(memory cell repair)를 위한 기능, PHY의 재배치 및 I/O 패드의 위치 재배치 등의 기능을 가지도록 구비될 수 있다.
베이스 다이(270)는 제2반도체 다이(250)와 TSV 연결 구조로 연결될 수 있다. 예컨대, 제2반도체 다이(250)의 제4내부 연결배선부(261)와 제5내부 연결배선부(263) 및 도전성 접속재(264)을 통해 연결되는 제6내부 연결배선부(271)가 TSV 구조 형태로 베이스 다이(270)에 구비될 수 있다. 제6내부 연결배선부(271)들 개개는 실질적으로 제4내부 연결배선부(261)와 제5내부 연결배선부(263)와 각각 연결되는 포인트 투 포인트(point to point) 방식으로 연결될 수 있다. 예컨대, 제6내부 연결배선부들은 제4내부 연결배선부(261)와 제5내부 연결배선부(263)들이 위치하는 부분, 예컨대, 제2반도체 다이(250)은 중심 부분(center portion)에 중첩되는 베이스 다이(270)의 중심 부분에 위치할 수 있다.
제6내부 연결배선부(271)들과 제2반도체 칩(200)의 단자들인 제2접속부(420)을 연결하는 제7 및 제8내부 연결배선부들(279, 277)이 베이스 다이(270)에 구비될 수 있다. 베이스 다이(270)의 가장자리 부분, 즉, 제2반도체 칩(200)의 어느 한쪽 가장자리 부분에 위치하는 제2그룹의 제2접속부(420C)들을 베이스 다이(270)의 중심 부분에 위치하는 제4내부 연결배선부(261)들에 연결하기 위해서, 제8내부 연결배선(277)가 베이스 다이(270)에 구비될 수 있다. 제8내부 연결배선부(277)와 제2그룹의 제2접속부(420C)들은 인터페이스(272)의 PHY 영역을 구성할 수 있다. 인터페이스(272)의 PHY 영역은 제1반도체 칩(100) 영역에 마주보는 영역에 위치하고 있어, 제2그룹의 제2접속부(420C)에 의해 제1반도체 칩(100)에 직접적으로 연결될 수 있으므로, 제1반도체 칩(100)과 인터페이스(272) PHY 영역 사이의 배선 거리를 상대적으로 짧게 구현할 수 있다.
베이스 다이(270)의 다른 쪽 가장자리 부분, 즉, 제2반도체 칩(200)의 다른 쪽 가장자리 부분에 위치하는 제1그룹의 제2접속부(420B)들을 베이스 다이(270)의 중심 부분에 위치하는 제4내부 연결배선부(261)들에 연결하기 위해서, 제7내부 연결배선부(279)가 베이스 다이(270)에 구비될 수 있다. 제7내부 연결배선부(279)와 제1그룹의 제2접속부(420B)들이 배치되어 제1인터포저(도 3의 300A)와 상호 연결되는 부분으로 직접 억세스 영역(Direct Access region: 210)이 구성될 수 있다. 직접 억세스 영역(210)은 제2반도체 칩(200)의 테스트(test) 등과 같이 제1반도체 칩(100)을 중간에 개재하지 않고 제2반도체 칩(200)에 직접적으로 억세스할 때의 경로를 제공하기 위해서 구비될 수 있다.
베이스 다이(270) 및 제2반도체 다이(250)들의 적층 형상을 가지는 제2반도체 칩(200)은 광대역 메모리(HBM) 소자의 형태로 도입될 수 있다.
도 10 내지 도 17은 일 예에 따른 반도체 패키지의 제조 방법을 보여주는 도면들이다.
도 10을 참조하면, 제1반도체 칩(2100) 부분들이 형성된 반도체 웨이퍼(2100W)를 도입한다. 반도체 웨이퍼(2100W)에 집적 회로를 집적시키는 반도체 가공 과정을 수행하여, 도 1 및 도 3을 참조하여 설명한 바와 같은 제1반도체 칩(도 1 및 3의 100)을 제공할 제1반도체 칩(2100) 부분들을 웨이퍼(2100W)에 형성한다. 웨이퍼(2100W)에는 다수의 제1반도체 칩(2100) 부분들이 나란히 배치되도록 형성되고, 이들 제1반도체 칩(2100) 부분들 사이의 영역으로 스크라이브 레인(scribe lane) 영역(2100S)가 제1반도체 칩(2100) 부분들을 이어주는 경계 영역 부분으로 위치할 수 있다.
반도체 웨이퍼(2100W)의 제1반도체 칩(2100)의 제5표면(2109) 부분에 제1접속부(2410)들을 형성한다. 제1접속부(2410)들은 도 1 및 도 3을 참조하여 설명한 바와 같이 제2영역(도 3의 103 또는 도 10의 2103)의 일부 영역 부분에 위치하는 제1그룹의 제1접속부(도 3의 410A)들과, 제1영역(도 3의 102 또는 도 10의 2102)의 일부 영역 부분에 위치하는 제2그룹의 제1접속부(도 3의 410B)들과, 제1영역(도 3의 102)의 다른 일부 영역 부분에 위치하는 제3그룹의 제1접속부(도 3의 410C)들과, 제2영역(도 3의 103)의 다른 일부 영역 부분에 위치하는 제4그룹의 제1접속부(도 3의 410D)들로 묶을 수 있는 제1접속부(2410)들로 형성될 수 있다. 제1접속부(2410)들은 마이크로 범프 형태로 도입될 수 있다.
도 3을 참조하며 설명한 바와 같이, 제2연결 구조체 제1부분(도 3의 403A)과 제1연결 구조체 제1부분(도 3의 402B)을 상호 연결하는 경유 부분을 제공하기 위해서, 도 4 및 도 5를 참조하여 설명한 바와 같이 제1반도체 칩(도 4 및 도 5의 100)의 제5표면(도 4 및 도 5의 109) 부분에 제1내부 연결배선부(도 4 및 도 5의 141)이 구비될 수 있으므로, 제1반도체 칩(2100)은 제1내부 연결배선부(도 3, 도 4 및 도 5의 141)가 제1반도체 칩(2100)의 제5표면(2109) 상에 구비된 형태일 수 있다.
도 11은 제2반도체 칩(2200T)을 배치시키는 단계를 보여준다.
도 11을 참조하면, 반도체 웨이퍼(2100W) 상에 제2반도체 칩(2200T)들을 실장한다. 제2반도체 칩(2200T)들은 도 1 및 도 3을 참조하여 설명한 봐와 같은 제2반도체 칩(도 3의 200)을 제공하는 반도체 칩으로 도입될 수 있다. 제2반도체 칩(2200T)은 도 3의 제2반도체 칩(200) 보다 두꺼운 두께(T1)을 가지는 형태로 도입될 수 있다. 제2반도체 칩(2200T)의 제3표면(2209) 부분에는 제1접속부(2410)들의 일부에 접속될 제2접속부(2420)들이 형성되어 있을 수 있다. 제2접속부(2420)들은 제1접속부(2410)의 일부들에 도전성 체결부(2490)을 개재하여 체결될 수 있다.
제2접속부(2420)들의 일부는 도 3을 참조하여 설명한 바와 같은 제1그룹의 제2접속부(도 3의 420B)들을 포함하고, 제2그룹의 제1접속부(도 3의 410B)들에 체결되어 제1연결 구조체(도 11의 2402)의 일부일 수 있는 제1연결 구조체 제1부분(도 3의 402B)을 구성할 수 있다. 또한, 제2접속부(2420)들의 일부는 제2그룹의 제2접속부(도 3의 420C), 도전성 체결부(도 3의 490), 제3그룹의 제1접속부(도 3의 410C)들과 제1연결 구조체(도 11의 2402)의 다른 일부일 수 있는 제1연결 구조체 제2부분(도 3의 402C)을 구성할 수 있다. 제2반도체 칩(2200)과 제1반도체 칩(2100) 영역 부분의 사이에는 언더필층(2510)이 도입될 수 있다.
도 12는 인터포저(2309)을 배치시키는 단계를 보여준다.
도 12를 참조하면, 반도체 웨이퍼(2100W) 상에 제2반도체 칩(2200T)에 나란한 인터포저(2300)들을 실장한다. 인터포저(2200)들은 도 1 및 도 3을 참조하여 설명한 봐와 같은 인터포저(도 3의 300)을 제공하는 인터포저 기판으로 도입될 수 있다. 인터포저(2300)는 도 3의 인터포저(300) 보다 두꺼운 두께(T2)을 가지는 형태로 도입될 수 있다. 또한, 인터포저(2300)의 두께(T2)는 제2반도체 칩(2200T)의 두께(T1)과 동일할 수도 있지만, 서로 두께가 다를 수도 있다. 인터포저(2300)와 제2반도체 칩(2200T)의 두께들을 일치시킬 필요는 없다.
인터포저(2300)의 제1표면(2309) 부분에는 제1접속부(2410)들의 일부에 접속될 제3접속부(2430)들이 형성되어 있을 수 있다. 제3접속부(2430)들은 제1접속부(2410)의 일부들에 도전성 체결부(2490)을 개재하여 체결될 수 있다.
제3접속부(2430)들의 일부는 도 3을 참조하여 설명한 바와 같은 제2그룹의 제3접속부(도 3의 430B), 도전성 체결부(도 3의 490), 제4그룹의 제1접속부(도 3의 410D)들을 포함하는 제2연결구조체(도 12의 2403)의 일부일 수 있는 제2연결 구조체 제2부분(도 3의 403B)을 구성할 수 있다.
제3접속부(2430)들의 다른 일부는 도 3을 참조하여 설명한 바와 같은 제1그룹의 제3접속부(도 3의 430A), 도전성 체결부(도 3의 490), 제1그룹의 제1접속부(도 3의 410A)들을 포함하는 제2연결구조체(도 12의 2403)의 일부일 수 있는 제2연결 구조체 제1부분(도 3의 403A)을 구성할 수 있다.
인터포저(2300)는 제3접속부(2430)들을 제1표면(2309) 부분으로부터 몸체 내부로 연장시키는 제2내부 연결배선부(2310)들을 포함할 수 있다. 제2내부 연결배선부(2310)의 끝단 단부(2310E)는 외부로 노출되지 않고 인터포저(2300)의 몸체 내부에 함침된 상태로 인터포저(2300)가 도입될 수 있다. 제2내부 연결배선부(2310)는 끝단 단부(2310E)가 인터포저(2300)의 몸체 내부로 연장된 형태의 TSV로 형성될 수 있다.
도 13은 유전층(2500T)를 형성하는 단계를 보여준다.
도 13을 참조하면, 반도체 웨이퍼(2100W) 상에 제2반도체 칩(2200T) 및 인터포저(2300)를 덮는 유전층(2500T)를 형성한다. 유전층(2500T)는 제2반도체 칩(2200T)와 인터포저(2300)들 사이의 간극을 채우도록 형성될 수 있다. 유전층(2500T)는 EMC를 사용하는 몰딩 과정으로 형성될 수 있다.
도 14는 제2반도체 칩(2200T) 및 인터포저(2300)의 두께를 줄이는 과정을 보여준다.
도 14를 참조하면, 제2내부 연결배선부(2310)들의 끝단 단부(2310E)가 외부로 노출되도록 인터포저(2300)들 및 제2반도체 칩(2200T)들의 두께를 줄이는 과정을 수행한다. 유전층(도 13의 2500T)의 표면으로부터 리세스(recess), 연마(polishing) 또는 에치 백(etch back)을 포함하는 평탄화 과정을 수행하여, 유전층(2500T)의 일부를 제거하고, 이어서 노출되는 제2반도체 칩(2200T)의 일부 두께 및 인터포저(2300)의 일부 두께를 제거한다. 이에 따라, 제2반도체 칩(2200T) 및 인터포저(2300)는 초기 두께들(T1, T2)에 비해 얇은 두께를 가지는 형태로 가공될 수 있다. 또한, 제2반도체 칩(2200T) 및 인터포저(2300)는 초기 두께들(T1, T2)가 달라 그 표면 높이들이 다른 경우에도, 평탄화 과정에 의해서 일부 두께가 제거되면서 제2반도체 칩(2200T)의 표면 높이는 인터포저(2300)의 표면 높이 또는 유전층(2500)의 표면 높이와 실질적으로 동일해질 수 있다.
도 15는 외부 연결배선부(2600)을 형성하는 단계를 보여준다.
도 15를 참조하면, 평탄화에 의해 일부 두께가 제거된 제2반도체 칩(2200T) 및 인터포저(2300), 유전층(2500)의 표면 상에 RDL 과정을 수행하여 회로 배선으로서의 외부 연결배선부(2600)를 형성한다. 도전층을 형성하고 패터닝하여 요구되는 트레이스 패턴 형상을 가지도록 외부 연결배선부(2600)를 형성할 수 있다. 평탄화에 의해 일부 두께가 제거된 제2반도체 칩(2200T) 및 인터포저(2300), 유전층(2500)의 표면은 단차가 실질적으로 업는 글로벌 평탄면을 제공할 수 있어, 외부 연결배선부(2600)의 패턴들은 보다 미세한 선폭 크기를 가지며 형성될 수 있고, 보다 정교한 형상으로 패터닝될 수 있어, 보다 복잡한 회로 배선의 패턴으로 형성될 수 있다.
도 16은 제1외부 접속부(2700)을 형성하는 단계를 보여준다.
도 16을 참조하면, 외부 연결배선부(2600)의 일부 영역을 외부 접촉부로 노출하는 제2보호층(2560)을 형성한다. 제2보호층(2560)을 솔더 레지스트층을 포함하여 형성될 수 있다. 노출된 외부 연결배선부(2600)의 외부 접촉부에 체결되는 제1외부 접속부(2700)들을 형성한다.
도 17은 개별 반도체 패키지로 분리하는 단계를 보여준다.
도 17을 참조하면, 웨이퍼(2100W)의 스크라이브 레인 영역(2100S) 부분을 선택적으로 제거하여, 도 1 및 도 3에 제시된 바와 같은 개별 패키지(10, 30) 형태로 분리할 수 있다. 이러한 분리 과정은 소잉(sawing) 과정으로 수행될 수 있다.
도 10 내지 도 17을 참조하여 설명한 바와 같이 반도체 패키지를 웨이퍼 레벨 패키징(wafer level packaging) 기술을 따라 SIP 형태를 가지도록 형성할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 제1반도체 칩,
200: 제2반도체 칩,
300: 인터포저.

Claims (57)

  1. 제1반도체 칩;
    상기 제1반도체 칩의 일부 영역에 중첩되도록 제1연결구조체들에 의해 연결되는 제2반도체 칩;
    상기 제1반도체 칩의 다른 일부 영역에 제1표면 부분이 대향되어 위치하도록 제2연결구조체들에 의해 연결되고, 상기 제2연결구조체들을 상기 제1표면에 반대되는 제2표면 부분에까지 전기적으로 연장시키는 제2내부 연결배선부들을 포함하는 인터포저(interposer); 및
    상기 제2내부 연결배선부들에 연결되도록 상기 인터포저의 제2표면 부분 상에 배치된 외부 연결배선부들;을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 외부 연결배선부는
    상기 인터포저에 인접하도록 배치된 상기 제2반도체 칩의 제4표면 부분 상으로 연장된 반도체 패키지.
  3. 제2항에 있어서,
    상기 인터포저는
    상기 제1반도체 칩 상에 상기 제2반도체 칩과 나란히 배치된 반도체 패키지.
  4. 제3항에 있어서,
    상기 인터포저의 제2표면 부분 및 상기 제1반도체 칩에 대향되는 상기 제2반도체 칩의 제3표면 부분에 반대되는 제4표면 부분을 노출하도록 상기 제2반도체 칩과 상기 인터포저의 사이를 채우는 유전층을 더 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 외부 연결배선부는
    상기 인터포저의 제2표면 부분에 맞닿아 위치하는 상기 유전층의 표면 부분 상으로 연장된 반도체 패키지.
  6. 제4항에 있어서,
    상기 인터포저의 제2표면 부분은
    상기 제2반도체 칩의 제4표면 부분과 대등한 표면 높이를 가지는 반도체 패키지.
  7. 제4항에 있어서,
    상기 유전층의 표면 부분은
    상기 인터포저의 제2표면 부분 및 상기 제2반도체 칩의 제4표면 부분과 대등한 표면 높이를 가져 상기 인터포저의 제2표면 부분 및 상기 제2반도체 칩의 제4표면 부분을 연속적으로 이어주는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2연결구조체들의 일부 및 상기 제2내부 연결배선부들의 일부는
    상기 제1반도체 칩을 상기 외부 연결배선부들의 일부에 전기적으로 연결하는 제1전기적 경로(path)를 제공하도록 형성된 반도체 패키지.
  9. 제8항에 있어서,
    상기 제2연결구조체들의 다른 일부 및 상기 제2내부 연결배선부들의 다른 일부, 상기 제1연결구체들의 일부는
    상기 제2반도체 칩을 상기 외부 연결배선부들의 일부에 상기 제1반도체 칩을 경유하여 전기적으로 연결하는 제2전기적 경로(path)를 제공하도록 형성된 반도체 패키지.
  10. 제9항에 있어서,
    상기 제2반도체 칩은
    상기 제2연결구조체들의 다른 일부와 상기 제1연결구조체들의 일부를 상호 연결시키는 제1내부 연결배선부들을 더 포함하는 반도체 패키지.
  11. 제9항에 있어서,
    상기 제2내부 연결배선부는
    상기 인터포저 내부를 실질적으로 관통하는 관통전극 구조체(TSV)를 포함하는 반도체 패키지.
  12. 제9항에 있어서,
    상기 제1연결구조체들의 다른 일부는
    상기 제2반도체 칩을 상기 제1반도체 칩에 전기적으로 연결하는 제3전기적 경로(path)를 제공하도록 형성된 반도체 패키지.
  13. 제1항에 있어서,
    상기 제2반도체 칩은
    상기 제1반도체 칩의 가운데 영역 부분에 중첩되도록 위치하고,
    상기 인터포저는
    상기 제1반도체 칩의 가장자리 영역 부분들에 중첩되도록 상기 제2반도체 칩의 양측 부분들에 각각 위치하는 부분들인 제1인터포저 및 제2인터포저를 포함하는 반도체 패키지.
  14. 제1항에 있어서,
    상기 제1반도체 칩의
    상기 제2반도체 칩을 마주보는 제5표면 부분에 반대되는 제6표면 상에 배치되는 히트 스프레더(heat spreader)를 더 포함하는 반도체 패키지.
  15. 제1항에 있어서,
    상기 외부 연결배선부들에
    접촉하여 연결되는 제1외부 접속부들을 더 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 제1외부 접속부들에 전기적으로 연결되는 제2외부 접속부들을 가지는 패키지 기판; 및
    상기 패키지 기판 상에 실장된 상기 제2반도체 칩 및 제1반도체 칩의 적층체를 덮어 보호하는 보호층을 더 포함하는 반도체 패키지.
  17. 제1항에 있어서,
    상기 제1반도체 칩은
    어플리케이션 프로세서(application processer), 마이크로 프로세서(micro processer), 마이크로 컨트롤러(micro controller), 디지털 신호 처리 코어 또는 인터페이스(interface)를 포함하는 단일 칩 시스템(SoC)를 포함하는 반도체 패키지.
  18. 제1항에 있어서,
    상기 제2반도체 칩은
    메모리(memory) 칩을 포함하는 반도체 패키지.
  19. 제1항에 있어서,
    상기 제2반도체 칩은
    다수의 메모리 칩들이 관통전극 구조체(TSV)를 구비하여 적층된 광대역 메모리(HBM) 칩을 포함하는 반도체 패키지.
  20. 제1항에 있어서,
    상기 제1연결구조체는
    상기 제1반도체 칩의 일 표면 부분에 배치된 제1접속부들의 일부; 및
    상기 제2반도체 칩의 일 표면 부분에 배치되고 상기 제1접속부들의 일부들에 각각 체결된 제2접속부들을 포함하고,
    상기 제2연결구조체는
    상기 제1반도체 칩의 일 표면 부분에 배치된 제1접속부들의 다른 일부; 및
    상기 인터포저의 일 표면 부분에 배치되고 상기 제1접속부들의 다른 일부들에 각각 체결된 제3접속부들을 포함하는 반도체 패키지.
  21. 일 표면 부분에 제1, 제2, 제3그룹 및 제4그룹의 제1접속부들, 및
    상기 제1 및 제2그룹의 제1접속부들을 상호 연결하는 제1내부 연결배선부를 포함하는 제1반도체 칩;
    상기 제2 및 제3그룹의 제1접속부들에 각각 대응되는 제1 및 제2그룹의 제2접속부들을 표면 부분에 포함하고 상기 제1반도체 칩의 일부 영역에 중첩되도록 위치하는 제2반도체 칩;
    상기 제1 및 제4그룹의 제1접속부들에 각각 대응되는 제1 및 제2그룹의 제3접속부들을 제1표면 부분에 포함하고 상기 제3접속부들을 제2표면 부분에까지 연장시키는 제2내부 연결배선부들을 포함하고, 상기 제1반도체 칩의 다른 일부 영역에 중첩되도록 위치하는 인터포저(interposer); 및
    상기 제2내부 연결배선부들에 연결되도록 상기 인터포저의 제2표면 상에 배치된 외부 연결배선부들;을 포함하는 반도체 패키지.
  22. 제21항에 있어서,
    상기 외부 연결배선부는
    상기 인터포저에 인접하도록 배치된 상기 제2반도체 칩의 제4표면 부분 상으로 연장된 반도체 패키지.
  23. 제22항에 있어서,
    상기 인터포저는
    상기 제1반도체 칩 상에 상기 제2반도체 칩과 나란히 배치된 반도체 패키지.
  24. 제23항에 있어서,
    상기 인터포저의 제2표면 부분 및 상기 제1반도체 칩에 대향되는 상기 제2반도체 칩의 제3표면 부분에 반대되는 제4표면 부분을 노출하도록 상기 제2반도체 칩과 상기 인터포저의 사이를 채우는 유전층을 더 포함하는 반도체 패키지.
  25. 제24항에 있어서,
    상기 외부 연결배선부는
    상기 인터포저의 제2표면 부분에 맞닿아 위치하는 상기 유전층의 표면 부분 상으로 연장된 반도체 패키지.
  26. 제24항에 있어서,
    상기 인터포저의 제2표면 부분은
    상기 제2반도체 칩의 제4표면 부분과 대등한 표면 높이를 가지는 반도체 패키지.
  27. 제24항에 있어서,
    상기 유전층의 표면 부분은
    상기 인터포저의 제2표면 부분 및 상기 제2반도체 칩의 제4표면 부분과 대등한 표면 높이를 가져 상기 인터포저의 제2표면 부분 및 상기 제2반도체 칩의 제4표면 부분을 연속적으로 이어주는 반도체 패키지.
  28. 제21항에 있어서,
    상기 제4그룹의 제1접속부들에 체결된 상기 제2그룹의 제3접속부들, 상기 제2내부 연결배선부들의 일부는
    상기 제1반도체 칩을 상기 외부 연결배선부들의 일부에 전기적으로 연결하는 제1전기적 경로(path)를 제공하도록 형성된 반도체 패키지.
  29. 제28항에 있어서,
    상기 제2그룹의 제1접속부들에 체결된 상기 제1그룹의 제2접속부들과 상기 제1그룹의 제1접속부들에 체결된 상기 제1그룹의 제3접속부들 및 상기 제2내부 연결배선부들의 다른 일부는
    상기 제2반도체 칩을 상기 외부 연결배선부에 상기 제1반도체 칩을 경유하여 전기적으로 연결하는 제2전기적 경로(path)를 제공하도록 형성된 반도체 패키지.
  30. 제29항에 있어서,
    상기 제2반도체 칩은
    상기 제2그룹의 제1접속부들과 상기 제1그룹의 제3접속부들을 각각 상호 연결시키는 제1내부 연결배선부들을 더 포함하는 반도체 패키지.
  31. 제29항에 있어서,
    상기 제2내부 연결배선부는
    상기 인터포저 내부를 실질적으로 관통하는 관통전극 구조체(TSV)를 포함하는 반도체 패키지.
  32. 제29항에 있어서,
    상기 제3그룹의 제1접속부들에 체결된 상기 제2그룹의 제2접속부들은
    상기 제2반도체 칩을 상기 제1반도체 칩에 전기적으로 직접적으로 연결하는 제3전기적 경로(path)를 제공하도록 형성된 반도체 패키지.
  33. 제21항에 있어서,
    상기 제2반도체 칩은
    상기 제1반도체 칩의 가운데 영역 부분에 중첩되도록 위치하고,
    상기 인터포저는
    상기 제1반도체 칩의 가장자리 영역 부분들에 중첩되도록 상기 제2반도체 칩의 양측 부분들에 각각 위치하는 부분들인 제1인터포저 및 제2인터포저를 포함하는 반도체 패키지.
  34. 제33항에 있어서,
    상기 제1그룹의 제3접속부들은
    상기 제1인터포저 상에 배치되고,
    상기 제2그룹의 제3접속부들은 상기 제2인터포저 상에 배치된 반도체 패키지.
  35. 제21항에 있어서,
    상기 제1반도체 칩의
    상기 제2반도체 칩을 마주보는 제5표면 부분에 반대되는 제6표면 상에 배치되는 히트 스프레더(heat spreader)를 더 포함하는 반도체 패키지.
  36. 제21항에 있어서,
    상기 외부 연결배선부들에
    접촉하여 연결되는 제1외부 접속부들을 더 포함하는 반도체 패키지.
  37. 제36항에 있어서,
    상기 제1외부 접속부들은
    상기 제1접속부들이 배치된 제1피치(pitch) 보다 큰 제2피치를 가지며 배치된 반도체 패키지.
  38. 제36항에 있어서,
    상기 제1외부 접속부들은
    상기 제1접속부들의 선폭 크기 보다 큰 선폭 크기를 가지는 반도체 패키지.
  39. 제36항에 있어서,
    상기 제1외부 접속부들에 전기적으로 연결되는 제2외부 접속부들을 가지는 패키지 기판; 및
    상기 패키지 기판 상에 실장된 상기 제2반도체 칩 및 제1반도체 칩의 적층체를 덮어 보호하는 보호층을 더 포함하는 반도체 패키지.
  40. 제21항에 있어서,
    상기 제1반도체 칩은
    어플리케이션 프로세서(application processer), 마이크로 프로세서(micro processer), 마이크로 컨트롤러(micro controller), 디지털 신호 처리 코어 또는 인터페이스(interface)를 포함하는 단일 칩 시스템(SoC)를 포함하는 반도체 패키지.
  41. 제21항에 있어서,
    상기 제2반도체 칩은
    메모리(memory) 칩을 포함하는 반도체 패키지.
  42. 제21항에 있어서,
    상기 제2반도체 칩은
    다수의 메모리 칩들이 관통전극 구조(TSV)를 구비하여 적층된 광대역 메모리(HBM) 칩을 포함하는 반도체 패키지.
  43. 제1반도체 칩;
    상기 제1반도체 칩의 일부 영역에 전기적으로 직접 연결되도록 배치된 제2반도체 칩;
    상기 제1반도체 칩의 다른 일부 영역에 전기적으로 직접 연결되는 제2내부 연결배선부들을 포함하는 인터포저;
    상기 제2반도체 칩과 상기 인터포저 사이의 이격 간극 부분을 채우고 상기 인터포저 및 상기 제2반도체 칩의 다른 표면 부분들을 노출하는 유전층; 및
    상기 제2내부 연결배선부들에 연결되고 상기 인터포저, 상기 제2반도체 칩 및 상기 유전층의 노출된 표면 부분 상에 배치된 외부 연결배선부들;을 포함하는 반도체 패키지.
  44. 제43항에 있어서,
    상기 유전층에 의해서 노출되는 상기 제2반도체 칩 및 상기 인터포저의 표면 부분들은 상기 유전층의 표면 부분과 대등한 표면 높이를 가지는 반도체 패키지.
  45. 제1반도체 칩들이 형성된 웨이퍼(wafer)를 도입하는 단계;;
    상기 제1반도체 칩의 일부 영역에 제1연결구조체들에 의해 연결되는 제2반도체 칩들을 상기 웨이퍼 상에 배치시키는 단계;
    상기 제1반도체 칩의 다른 일부 영역에 제1표면 부분이 대향되어 위치하도록 제2연결구조체들에 의해 연결되고, 상기 제2연결구조체들을 상기 제1표면으로부터 몸체 내부로 연장시키는 제2내부 연결배선부들을 포함하는 인터포저(interposer)들을 배치시키는 단계;
    상기 인터포저들 및 상기 제2반도체 칩들의 두께를 줄여 상기 제2내부 연결배선부들의 끝단부들을 노출하는 단계; 및
    상기 제2내부 연결배선부들의 끝단부들을 노출하는 상기 인터포저의 제2표면 부분 상에 외부 연결배선부들 형성하는 단계;를 포함하는 반도체 패키지 제조 방법.
  46. 제45항에 있어서,
    상기 인터포저들 및 상기 제2반도체 칩들을 덮는 유전층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  47. 제46항에 있어서,
    상기 인터포저들 및 상기 제2반도체 칩들의 두께를 줄이는 단계는
    상기 유전층의 표면으로부터 리세스(recess), 연마(polishing) 또는 에치 백(etch back)을 포함하는 평탄화 단계를 포함하는 반도체 패키지 제조 방법.
  48. 제47항에 있어서,
    상기 외부 연결배선부는
    상기 인터포저의 제2표면 부분에 인근하는 상기 유전층 표면 부분 상으로 연장되도록 형성되는 반도체 패키지 제조 방법.
  49. 제48항에 있어서,
    상기 외부 연결배선부는
    상기 인터포저의 제2표면 부분에 인근하는 상기 제2반도체 칩의 표면 부분 상으로 연장되도록 형성되는 반도체 패키지 제조 방법.
  50. 제48항에 있어서,
    상기 외부 연결배선부들 형성하는 단계 이후에
    상기 웨이퍼로부터 상기 제1반도체 칩들로 개별 분리하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  51. 제1반도체 칩들이 형성된 웨이퍼(wafer)를 도입하는 단계;
    상기 제1반도체 칩들 표면 부분에 제1, 제2, 제3그룹 및 제4그룹의 제1접속부들을 형성하는 단계;
    상기 제2 및 제3그룹의 제1접속부들에 각각 제1 및 제2그룹의 제2접속부들이 체결되도록 상기 제1반도체 칩의 일부 영역에 중첩되도록 제2반도체 칩들을 상기 웨이퍼 상에 배치시키는 단계;
    상기 제1 및 제4그룹의 제1접속부들에 각각 제1 및 제2그룹의 제3접속부들이 체결되도록 상기 제1반도체 칩의 다른 일부 영역에 중첩되도록 다수 개가 배치되고, 상기 제3접속부들을 제1표면 부분으로부터 몸체 내부로 연장시키는 제2내부 연결배선부들을 포함하는 인터포저(interposer)들을 상기 웨이퍼 상에 배치하는 단계;
    상기 인터포저들 및 상기 제2반도체 칩들의 두께를 줄여 상기 제2내부 연결배선부들의 끝단부들을 노출하는 단계; 및
    상기 제2내부 연결배선부들의 끝단부들을 노출하는 상기 인터포저의 제2표면 부분 상에 외부 연결배선부들 형성하는 단계;를 포함하는 반도체 패키지 제조 방법.
  52. 제51항에 있어서,
    상기 웨이퍼 상에 상기 제1 및 제2그룹의 제1접속부들을 상호 연결하는 제1내부 연결배선부를 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  53. 제51항에 있어서,
    상기 인터포저들 및 상기 제2반도체 칩들을 덮는 유전층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  54. 제53항에 있어서,
    상기 인터포저들 및 상기 제2반도체 칩들의 두께를 줄이는 단계는
    상기 유전층의 표면으로부터 리세스(recess), 연마(polishing) 또는 에치 백(etch back)을 포함하는 평탄화 단계를 포함하는 반도체 패키지 제조 방법.
  55. 제54항에 있어서,
    상기 외부 연결배선부는
    상기 인터포저의 제2표면 부분에 인근하는 상기 유전층 표면 부분으로 연장되도록 형성되는 반도체 패키지 제조 방법.
  56. 제55항에 있어서,
    상기 외부 연결배선부는
    상기 인터포저의 제2표면 부분에 인근하는 상기 제2반도체 칩의 표면 부분으로 연장되도록 형성되는 반도체 패키지 제조 방법.
  57. 제56항에 있어서,
    상기 외부 연결배선부들 형성하는 단계 이후에
    상기 웨이퍼의 상기 제1반도체 칩들 사이 부분들을 제거하여 개별 패키지들로 분리하는 단계를 더 포함하는 반도체 패키지 제조 방법.
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