Nothing Special   »   [go: up one dir, main page]

CN106876391A - 一种沟槽版图结构、半导体器件及其制作方法 - Google Patents

一种沟槽版图结构、半导体器件及其制作方法 Download PDF

Info

Publication number
CN106876391A
CN106876391A CN201710131738.5A CN201710131738A CN106876391A CN 106876391 A CN106876391 A CN 106876391A CN 201710131738 A CN201710131738 A CN 201710131738A CN 106876391 A CN106876391 A CN 106876391A
Authority
CN
China
Prior art keywords
groove
wordline
groove opening
array area
stepped region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710131738.5A
Other languages
English (en)
Other versions
CN106876391B (zh
Inventor
徐强
夏志良
严萍
李广济
霍宗亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201710131738.5A priority Critical patent/CN106876391B/zh
Publication of CN106876391A publication Critical patent/CN106876391A/zh
Priority to KR1020197029339A priority patent/KR102238791B1/ko
Priority to KR1020237009880A priority patent/KR102549996B1/ko
Priority to JP2019548935A priority patent/JP6987876B2/ja
Priority to KR1020217010100A priority patent/KR102359019B1/ko
Priority to CN202011079049.2A priority patent/CN112117272B/zh
Priority to PCT/CN2018/077706 priority patent/WO2018161832A1/en
Priority to KR1020227003403A priority patent/KR102514968B1/ko
Priority to CN201880005170.5A priority patent/CN110168724B/zh
Priority to TW107107531A priority patent/TWI666761B/zh
Priority to US16/046,818 priority patent/US10727245B2/en
Application granted granted Critical
Publication of CN106876391B publication Critical patent/CN106876391B/zh
Priority to US16/918,683 priority patent/US11205656B2/en
Priority to JP2021165074A priority patent/JP7303271B2/ja
Priority to US17/645,102 priority patent/US11729971B2/en
Priority to US18/316,109 priority patent/US20230284445A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请公开一种沟槽版图结构、半导体器件及其制作方法，其中，所述沟槽版图结构包括：沟槽开口，沟槽开口包括字线台阶区沟槽开口和阵列区沟槽开口；位于相邻两条沟槽开口之间的沟槽孔开口；其中，字线台阶区沟槽开口与阵列区沟槽开口相接，沿垂直于沟槽开口长度延伸方向上，字线台阶区沟槽开口的宽度大于阵列区沟槽开口的宽度。由于将字线台阶区沟槽开口的宽度进行增大处理，使得字线台阶沟槽底部的尺寸增加，在沉积金属过程中，字线台阶区的金属堆积厚度，相对于未增加宽度的字线台阶区沟槽底部金属堆积厚度较薄，从而在后续从沟槽中分离金属的步骤中，使得金属能够有效分离，从而避免了金属栅和金属栅之间的漏电。

Description

一种沟槽版图结构、半导体器件及其制作方法
技术领域
本发明涉及半导体制作技术领域，尤其涉及一种沟槽版图结构、半导体器件及其制作方法。
背景技术
随着半导体技术的不断发展，半导体器件的集成程度越来越高，为了提高半导体器件的封装密度，半导体器件已经逐步从简单的平面结构过渡到较为复杂的三维结构，尤其是目前三维存储器的技术研发已经成为国际上研发的一个主流。
现有技术中三维结构存储器的结构通常采用后栅工艺实现，即先沉积氮化硅作为假栅，假栅之间以氧化硅来隔离，在形成沟道孔之后，再进行沟槽刻蚀，随后去除假栅，在沟槽内填充金属，形成金属栅，再采用刻蚀的方法将金属栅从沟槽中分离。
三维结构存储器包括字线台阶区沟槽和阵列区沟槽，在深槽刻蚀时，两者形貌差别较大：字线台阶区沟槽较为倾斜，阵列区沟槽较为垂直；使得在字线台阶区沟槽内填充金属，形成金属栅后，再刻蚀将金属栅从字线台阶区沟槽分离时，存在金属栅残留，从而造成金属栅与金属栅之间的漏电。
发明内容
有鉴于此，本发明提供一种沟槽版图结构、半导体器件及其制作方法，以解决现有技术中将字线台阶区沟槽的金属栅分离时，存在字线台阶区金属栅残留，造成的金属栅与金属栅之间漏电的问题。
为实现上述目的，本发明提供如下技术方案：
一种沟槽版图结构，包括：
沟槽开口，所述沟槽开口包括字线台阶区沟槽开口和阵列区沟槽开口；
位于相邻两条所述沟槽开口之间的沟槽孔开口；
其中，所述字线台阶区沟槽开口与所述阵列区沟槽开口相接，沿垂直于所述沟槽开口长度延伸方向上，所述字线台阶区沟槽开口的宽度大于所述阵列区沟槽开口的宽度。
优选地，所述字线台阶区沟槽开口的宽度比所述阵列区沟槽开口的宽度大10nm-50nm，包括端点值。
优选地，所述字线台阶区沟槽开口的宽度均匀。
优选地，所述字线台阶区沟槽开口远离所述阵列区沟槽开口的侧边为圆心朝向所述阵列区沟槽开口的弧形。
优选地，所述字线台阶区沟槽开口的宽度沿远离所述阵列区沟槽开口的方向逐渐增大。
优选地，所述字线台阶区沟槽开口远离所述阵列区沟槽开口的侧边为圆心朝向所述阵列区沟槽开口的弧形。
优选地，在沿所述沟槽长度延伸方向上，所述字线台阶区沟槽开口远离所述阵列区沟槽开口的侧边的最外缘位于所述沟槽孔开口远离所述阵列区沟槽开口的最外缘背离所述阵列区沟槽开口的一侧。
优选地，在沿所述沟槽长度延伸方向上，所述字线台阶区沟槽开口远离所述阵列区沟槽开口的侧边的最外缘与所述沟槽孔开口远离所述阵列区沟槽开口的最外缘之间的距离为0.5μm-2μm，包括端点值。
本发明还提供一种半导体器件，采用上面任意一项所述的沟槽版图结构制作形成，所述半导体器件包括：
衬底；
位于所述衬底内的沟槽，所述沟槽包括字线台阶区沟槽和阵列区沟槽；
以及位于所述衬底内，且位于相邻沟槽之间的沟槽孔；
其中，所述字线台阶区沟槽与所述阵列区沟槽相接，在所述衬底表面且沿垂直于所述沟槽长度延伸方向上，所述字线台阶区沟槽开口的宽度大于所述阵列区沟槽开口的宽度。
优选地，所述半导体器件为三维结构存储器。
另外，本发明还提供一种半导体器件制作方法，包括：
提供衬底，所述衬底包括字线台阶区和阵列区；
在所述衬底上形成沟槽刻蚀掩膜版，所述沟槽刻蚀掩膜版上的图形为上面所述的沟槽版图结构；
对所述衬底进行刻蚀，得到字线台阶区沟槽和阵列区沟槽。
经由上述的技术方案可知，本发明提供的沟槽版图结构及半导体器件，在沿沟槽开口长度延伸方向上，所述字线台阶区沟槽开口的宽度大于所述阵列区沟槽开口的宽度。由于将字线台阶区沟槽开口的宽度进行增大处理，使得字线台阶沟槽底部的尺寸增加，在沉积金属过程中，字线台阶区的金属堆积厚度，相对于未增加宽度的字线台阶区沟槽底部金属堆积厚度较薄，从而在后续从沟槽中分离金属的步骤中，使得金属能够有效分离，从而避免了金属栅和金属栅之间的漏电。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中的沟槽版图结构示意图；
图2a为阵列区沟槽截面电子扫描图；
图2b为阵列区沟槽截面示意图；
图3a为字线台阶区沟槽截面电子扫描图；
图3b为字线台阶区沟槽截面示意图；
图4为本发明实施例提供的一种沟槽版图结构；
图5为本发明实施例提供的另一种沟槽版图结构；
图6为本发明实施例提供的又一种沟槽版图结构。
具体实施方式
正如背景技术所述，现有技术中，在深槽刻蚀时，形貌差别较大：字线台阶区沟槽较为倾斜，阵列区沟槽较为垂直。使得字线台阶区沟槽的金属栅分离时，存在金属栅残留，从而造成金属栅与金属栅之间的漏电。
发明人发现出现上述现象的原因是：现有技术中沟槽版图结构如图1所示，包括字线台阶区沟槽开口011和阵列区沟槽开口012，以及位于相邻两条沟槽之间的沟槽孔开口，如图中字线台阶区沟槽孔开口012和阵列区沟槽孔开口022所示。其中，字线台阶区沟槽开口011和阵列区沟槽开口021相接，且两者尺寸相同。
在进行沟槽刻蚀的过程中，由于字线台阶区的薄膜结构多为二氧化硅，阵列区的薄膜结构为交替的二氧化硅和氮化硅薄膜。在刻蚀过程中，会形成聚合物对刻蚀侧壁进行保护，从而实现深度方向的刻蚀，而避免横向刻蚀。但二氧化硅与刻蚀液之间形成的聚合物量较少，氮化硅与刻蚀液之间形成的聚合物量较多，进而使得阵列区沟槽的侧壁呈略微起伏状且基本垂直于沟槽开口所在平面竖直向下，如图2a和2b所示，图2a为阵列区沟槽截面电子扫描图，图2b为阵列区沟槽截面示意图，其中，阵列区沟槽侧壁上，相对于沟槽侧壁；而字线台阶区沟槽的侧壁由于聚合物量少，当形成与阵列区沟槽开口相同时，底部由于刻蚀较少，尺寸小，如图3a和3b所示，图3a为字线台阶区沟槽截面电子扫描图，图3b为字线台阶区沟槽截面示意图；在后续金属栅沉积时，沉积金属较多，从而在金属栅分离时增加了底部金属栅分离的难度，进而造成金属残留，使得金属栅和金属栅之间形成漏电。
基于此，本发明提供一种沟槽版图结构，包括：
沟槽开口，所述沟槽开口包括字线台阶区沟槽开口和阵列区沟槽开口；
位于相邻两条所述沟槽开口之间的沟槽孔开口；
其中，所述字线台阶区沟槽开口与所述阵列区沟槽开口相接，沿垂直于所述沟槽开口长度延伸方向上，所述字线台阶区沟槽开口的宽度大于所述阵列区沟槽开口的宽度。
本发明通过将字线台阶区沟槽开口的宽度进行增大处理，使得字线台阶沟槽底部的尺寸增加，在沉积金属过程中，字线台阶区的金属堆积厚度，相对于未增加宽度的字线台阶区沟槽底部金属堆积厚度较薄，从而在后续从沟槽中分离金属的步骤中，使得金属能够有效分离，从而避免了金属栅和金属栅之间的漏电。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图4，图4为本发明实施例提供的一种沟槽版图结构，包括：沟槽开口，沟槽开口包括字线台阶区沟槽开口11和阵列区沟槽开口21；位于相邻两条沟槽开口之间的沟槽孔开口，所述沟槽孔开口位于字线台阶区的为字线台阶区沟槽孔开口12，位于阵列区的为阵列区沟槽孔开口22；其中，字线台阶区沟槽开口11与阵列区沟槽开口21相接，沿垂直于沟槽开口长度延伸方向上，字线台阶区沟槽开口11的宽度b大于阵列区沟槽开口21的宽度a。
本实施例中不限定字线台阶区沟槽开口11的宽度b比阵列区沟槽开口21的宽度a具体大多少，理论上，只要字线台阶区沟槽开口11的宽度b比阵列区沟槽开口21的宽度a大，即可在半导体器件制作过程中，增加字线台阶区沟槽底部的尺寸，从而减少金属栅沉积过程中的厚度，进而使得金属栅分离时相对于现有技术更加容易，残留较少，在一定程度上改善金属栅和金属栅之间的漏电情况。但根据实际情况，字线台阶区沟槽开口宽度增加较小时，对金属栅和金属栅之间的漏电情况改善较小，不太明显，而若将字线台阶区沟槽开口宽度增加较大，一方面容易出现与沟槽孔开口刻蚀通，造成沟槽孔开口形状变化的风险；另一方面，影响半导体器件的整体尺寸，且尤其对于三维结构存储器而言，字线台阶区沟槽开口宽度较大，使得存储器芯片的有效存储密度降低，因此，本实施例中可选的字线台阶区沟槽开口11的宽度b比阵列区沟槽开口21的宽度a大10nm-50nm，包括端点值。更加可选的，本实施例中字线台阶区沟槽开口11的宽度b比阵列区沟槽开口21的宽度a大20nm；且该尺寸已经经过实验证明，能够有效改善金属栅与金属栅之间漏电情况。
需要说明的是，本实施例中不限定字线台阶区沟槽开口的具体情况，可选的，所述字线台阶区沟槽开口11的宽度b均匀分布，也即字线台阶区沟槽开口11的形状为矩形，如图4中所示。
进一步地，发明人经过实验发现，当字线台阶区沟槽开口11的形状为矩形时，刻蚀沟槽后，填充金属形成金属栅的过程中，在矩形的顶角位置对应的沟槽侧壁处，同样会形成较厚的金属层，使得后续金属栅分离时难度增加，同样会造成金属栅与金属栅之间漏电。为避免矩形顶角位置对应的沟槽侧壁处的金属层过厚，本实施例中可选的，所述字线台阶区沟槽开口11远离所述阵列区沟槽开口21的侧边为圆心朝向所述阵列区沟槽开口21的弧形，如图5所示。
另外，为避免沟槽占用半导体器件太多空间，造成半导体器件的有效功能区面积减小，本实施例中更加可选的，如图6所示，所述字线台阶区沟槽开口11的宽度b沿远离所述阵列区沟槽开口21的方向逐渐增大。需要说明的是，若字线台阶区沟槽开口11远离阵列区沟槽开口21的侧边为垂直于沟槽长度延伸方向的直线，则该侧边与其他两侧边的夹角小于90°，刻蚀沟槽后，填充金属形成金属栅的过程中，在小于90°的顶角位置对应的沟槽侧壁处，同样会形成较厚的金属层，使得后续金属栅分离时难度增加，同样会造成金属栅与金属栅之间漏电。为避免顶角位置对应的沟槽侧壁处的金属层过厚，本实施例中可选的，所述字线台阶区沟槽开口11远离所述阵列区沟槽开口21的侧边为圆心朝向所述阵列区沟槽开口21的弧形，如图6所示。
更进一步地，如图6所示，当字线台阶区沟槽开口的宽度增加后，与沟槽孔开口距离较近，在后续刻蚀形成沟槽过程中，容易对沟槽孔开口造成影响，将沟槽孔开口位置进行刻蚀，基于此，本实施例中在沿所述沟槽长度延伸方向上，字线台阶区沟槽开口11远离阵列区沟槽开口21的侧边的最外缘位于沟槽孔开口11远离阵列区沟槽开口21的最外缘背离阵列区沟槽开口的一侧。且，发明人经过实践发现，在沿所述沟槽长度延伸方向上，字线台阶区沟槽开口11远离阵列区沟槽开口21的侧边的最外缘与沟槽孔开口12远离阵列区沟槽开口21的最外缘之间的距离c如图6所示中，其范围为0.5μm-2μm，包括端点值。更加可选的，字线台阶区沟槽开口11远离阵列区沟槽开口21的侧边的最外缘与沟槽孔开口12远离阵列区沟槽开口21的最外缘之间的距离c为1.5μm，且该尺寸已经经过实验证明，能够有效改善金属栅与金属栅之间漏电情况。
本发明实施例提供的沟槽版图结构，在沿沟槽开口长度延伸方向上，所述字线台阶区沟槽开口的宽度大于所述阵列区沟槽开口的宽度。由于将字线台阶区沟槽开口的宽度进行增大处理，使得字线台阶沟槽底部的尺寸增加，在沉积金属过程中，字线台阶区的金属堆积厚度，相对于未增加宽度的字线台阶区沟槽底部金属堆积厚度较薄，从而在后续从沟槽中分离金属的步骤中，使得金属能够有效分离，从而避免了金属栅和金属栅之间的漏电。
本发明实施例还提供一种半导体器件，采用上面实施例所述的沟槽版图结构制作形成，所述半导体器件包括：
衬底；
位于所述衬底内的沟槽，所述沟槽包括字线台阶区沟槽和阵列区沟槽；
以及位于所述衬底内，且位于相邻沟槽之间的沟槽孔；
其中，所述字线台阶区沟槽与所述阵列区沟槽相接，在所述衬底表面且沿垂直于所述沟槽长度延伸方向上，所述字线台阶区沟槽开口的宽度大于所述阵列区沟槽开口的宽度。
本实施例中，可选地，所述半导体器件为三维结构存储器。在本发明的其他实施例中，所述半导体器件还可以为其他器件，本实施例中对此不做限定。
本实施例中由于字线台阶区沟槽的开口宽度增加，使得字线台阶区沟槽的底部尺寸也相应增加，在金属沉积时，金属厚度相对于现有技术中的金属厚度有所减小，从而在金属栅分离过程中，能够相对容易将金属栅分离，使得金属残留较少，或不残留，进而改善金属栅和金属栅之间的漏电情况。
本发明实施例还提供一种半导体器件制作方法，包括：
提供衬底，所述衬底包括字线台阶区和阵列区；
在所述衬底上形成沟槽刻蚀掩膜版，所述沟槽刻蚀掩膜版上的图形为上面实施例所述的沟槽版图结构；
对所述衬底进行刻蚀，得到字线台阶区沟槽和阵列区沟槽。
需要说明的是，所述半导体器件制作方法还包括假栅制作、假栅移除、金属沉积形成金属栅和金属栅分离等步骤，本领域技术人员根据现有技术可以推测得到，本实施例中对此不做详细描述。
本实施例中通过将沟槽刻蚀掩膜版上的图形制作为上面沟槽版图结构实施例中的形状，从而使得字线台阶区沟槽的开口宽度增加，字线台阶区沟槽的底部尺寸也相应增加，在金属沉积时，金属厚度相对于现有技术中的金属厚度有所减小，从而在金属栅分离过程中，能够相对容易将金属栅分离，使得金属残留较少，或不残留，进而改善金属栅和金属栅之间的漏电情况。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种沟槽版图结构，其特征在于，包括：
沟槽开口，所述沟槽开口包括字线台阶区沟槽开口和阵列区沟槽开口；
位于相邻两条所述沟槽开口之间的沟槽孔开口；
其中，所述字线台阶区沟槽开口与所述阵列区沟槽开口相接，沿垂直于所述沟槽开口长度延伸方向上，所述字线台阶区沟槽开口的宽度大于所述阵列区沟槽开口的宽度。
2.根据权利要求1所述的沟槽版图结构，其特征在于，所述字线台阶区沟槽开口的宽度比所述阵列区沟槽开口的宽度大10nm-50nm，包括端点值。
3.根据权利要求2所述的沟槽版图结构，其特征在于，所述字线台阶区沟槽开口的宽度均匀。
4.根据权利要求3所述的沟槽版图结构，其特征在于，所述字线台阶区沟槽开口远离所述阵列区沟槽开口的侧边为圆心朝向所述阵列区沟槽开口的弧形。
5.根据权利要求2所述的沟槽版图结构，其特征在于，所述字线台阶区沟槽开口的宽度沿远离所述阵列区沟槽开口的方向逐渐增大。
6.根据权利要求5所述的沟槽版图结构，其特征在于，所述字线台阶区沟槽开口远离所述阵列区沟槽开口的侧边为圆心朝向所述阵列区沟槽开口的弧形。
7.根据权利要求5所述的沟槽版图结构，其特征在于，在沿所述沟槽长度延伸方向上，所述字线台阶区沟槽开口远离所述阵列区沟槽开口的侧边的最外缘位于所述沟槽孔开口远离所述阵列区沟槽开口的最外缘背离所述阵列区沟槽开口的一侧。
8.根据权利要求7所述的沟槽版图结构，其特征在于，在沿所述沟槽长度延伸方向上，所述字线台阶区沟槽开口远离所述阵列区沟槽开口的侧边的最外缘与所述沟槽孔开口远离所述阵列区沟槽开口的最外缘之间的距离为0.5μm-2μm，包括端点值。
9.一种半导体器件，其特征在于，采用权利要求1-8任意一项所述的沟槽版图结构制作形成，所述半导体器件包括：
衬底；
位于所述衬底内的沟槽，所述沟槽包括字线台阶区沟槽和阵列区沟槽；
以及位于所述衬底内，且位于相邻沟槽之间的沟槽孔；
其中，所述字线台阶区沟槽与所述阵列区沟槽相接，在所述衬底表面且沿垂直于所述沟槽长度延伸方向上，所述字线台阶区沟槽开口的宽度大于所述阵列区沟槽开口的宽度。
10.根据权利要求9所述的半导体器件，其特征在于，所述半导体器件为三维结构存储器。
11.一种半导体器件制作方法，其特征在于，包括：
提供衬底，所述衬底包括字线台阶区和阵列区；
在所述衬底上形成沟槽刻蚀掩膜版，所述沟槽刻蚀掩膜版上的图形为权利要求1-8任意一项所述的沟槽版图结构；
对所述衬底进行刻蚀，得到字线台阶区沟槽和阵列区沟槽。
CN201710131738.5A 2017-03-07 2017-03-07 一种沟槽版图结构、半导体器件及其制作方法 Active CN106876391B (zh)

Priority Applications (15)

Application Number Priority Date Filing Date Title
CN201710131738.5A CN106876391B (zh) 2017-03-07 2017-03-07 一种沟槽版图结构、半导体器件及其制作方法
CN201880005170.5A CN110168724B (zh) 2017-03-07 2018-03-01 三维存储器器件的沟槽结构
KR1020237009880A KR102549996B1 (ko) 2017-03-07 2018-03-01 3차원 메모리 소자를 위한 트렌치 구조
JP2019548935A JP6987876B2 (ja) 2017-03-07 2018-03-01 メモリデバイスおよび方法
KR1020217010100A KR102359019B1 (ko) 2017-03-07 2018-03-01 3차원 메모리 소자를 위한 트렌치 구조
CN202011079049.2A CN112117272B (zh) 2017-03-07 2018-03-01 三维存储器器件的沟槽结构
PCT/CN2018/077706 WO2018161832A1 (en) 2017-03-07 2018-03-01 Trench structures for three-dimensional memory devices
KR1020227003403A KR102514968B1 (ko) 2017-03-07 2018-03-01 3차원 메모리 소자를 위한 트렌치 구조
KR1020197029339A KR102238791B1 (ko) 2017-03-07 2018-03-01 3차원 메모리 소자를 위한 트렌치 구조
TW107107531A TWI666761B (zh) 2017-03-07 2018-03-07 三維記憶體裝置的溝槽結構
US16/046,818 US10727245B2 (en) 2017-03-07 2018-07-26 Trench structures for three-dimensional memory devices
US16/918,683 US11205656B2 (en) 2017-03-07 2020-07-01 Trench structures for three-dimensional memory devices
JP2021165074A JP7303271B2 (ja) 2017-03-07 2021-10-06 メモリデバイスおよびメモリデバイスの形成方法
US17/645,102 US11729971B2 (en) 2017-03-07 2021-12-20 Trench structures for three-dimensional memory devices
US18/316,109 US20230284445A1 (en) 2017-03-07 2023-05-11 Trench structures for three-dimensional memory devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710131738.5A CN106876391B (zh) 2017-03-07 2017-03-07 一种沟槽版图结构、半导体器件及其制作方法

Publications (2)

Publication Number Publication Date
CN106876391A true CN106876391A (zh) 2017-06-20
CN106876391B CN106876391B (zh) 2018-11-13

Family

ID=59171134

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201710131738.5A Active CN106876391B (zh) 2017-03-07 2017-03-07 一种沟槽版图结构、半导体器件及其制作方法
CN201880005170.5A Active CN110168724B (zh) 2017-03-07 2018-03-01 三维存储器器件的沟槽结构
CN202011079049.2A Active CN112117272B (zh) 2017-03-07 2018-03-01 三维存储器器件的沟槽结构

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN201880005170.5A Active CN110168724B (zh) 2017-03-07 2018-03-01 三维存储器器件的沟槽结构
CN202011079049.2A Active CN112117272B (zh) 2017-03-07 2018-03-01 三维存储器器件的沟槽结构

Country Status (6)

Country Link
US (4) US10727245B2 (zh)
JP (2) JP6987876B2 (zh)
KR (4) KR102549996B1 (zh)
CN (3) CN106876391B (zh)
TW (1) TWI666761B (zh)
WO (1) WO2018161832A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018161832A1 (en) * 2017-03-07 2018-09-13 Yangtze Memory Technologies Co., Ltd. Trench structures for three-dimensional memory devices
CN111418064A (zh) * 2018-06-27 2020-07-14 桑迪士克科技有限责任公司 包含部分离散电荷存储元件的三维反向平面nand存储器装置和其制造方法
CN112864170A (zh) * 2021-03-26 2021-05-28 长江存储科技有限责任公司 三维存储器及其制备方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102369654B1 (ko) 2017-06-21 2022-03-03 삼성전자주식회사 반도체 장치
JP2020047819A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
WO2020082358A1 (en) 2018-10-26 2020-04-30 Yangtze Memory Technologies Co., Ltd. Structure of 3d nand memory device and method of forming the same
CN111276486B (zh) * 2018-12-07 2021-03-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
KR102679480B1 (ko) * 2018-12-24 2024-07-01 삼성전자주식회사 워드라인 컷을 포함하는 반도체 장치
US10854616B2 (en) * 2019-04-22 2020-12-01 Macronix International Co., Ltd. Semiconductor structure and method forming the same
JP2021048302A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210034749A (ko) 2019-09-20 2021-03-31 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
CN110676256B (zh) * 2019-10-14 2023-08-08 长江存储科技有限责任公司 3d存储器件及其制造方法
JP2021150392A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体装置及びその製造方法
WO2021184357A1 (en) * 2020-03-20 2021-09-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
WO2021189189A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN111602244B (zh) 2020-04-24 2021-06-22 长江存储科技有限责任公司 具有漏极选择栅切割结构的三维存储器件及其形成方法
CN111540747B (zh) * 2020-04-27 2021-07-16 长江存储科技有限责任公司 3d存储器件的制造方法
CN111708249B (zh) * 2020-05-29 2021-11-02 长江存储科技有限责任公司 光掩膜、三维存储器及其制备方法
US11856781B2 (en) 2020-07-22 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
CN111883417B (zh) * 2020-07-27 2021-07-06 长江存储科技有限责任公司 一种三维存储器的制造方法
JP2022043893A (ja) * 2020-09-04 2022-03-16 キオクシア株式会社 半導体記憶装置
WO2022047723A1 (en) 2020-09-04 2022-03-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming thereof
WO2022047722A1 (en) * 2020-09-04 2022-03-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having isolation structure for source select gate line and methods for forming thereof
CN112219278B (zh) * 2020-09-11 2024-06-18 长江存储科技有限责任公司 三维存储器件及其制作方法
CN112234066B (zh) * 2020-10-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN112786608B (zh) * 2021-01-18 2024-04-09 长江存储科技有限责任公司 三维存储器及其制造方法
CN112909021B (zh) * 2021-01-25 2024-05-14 京东方科技集团股份有限公司 显示装置、显示面板及其制造方法
KR20220145124A (ko) * 2021-04-21 2022-10-28 삼성전자주식회사 집적회로 장치 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8294199B2 (en) * 2010-07-22 2012-10-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing the same
US20130009236A1 (en) * 2011-07-07 2013-01-10 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices using direct strapping line connections
US20130043509A1 (en) * 2011-08-16 2013-02-21 Sung Yoon Cho 3-d structured non-volatile memory device and method of manufacturing the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448601B1 (en) * 2001-02-09 2002-09-10 Micron Technology, Inc. Memory address and decode circuits with ultra thin body transistors
KR100796758B1 (ko) * 2001-11-14 2008-01-22 삼성전자주식회사 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법
KR20080010600A (ko) * 2006-07-27 2008-01-31 삼성전자주식회사 비휘발성 메모리 소자
JP2009049230A (ja) * 2007-08-21 2009-03-05 Panasonic Corp 半導体記憶装置及びその製造方法
JP5364336B2 (ja) * 2008-11-04 2013-12-11 株式会社東芝 半導体記憶装置
US8288293B2 (en) * 2009-04-20 2012-10-16 Sandisk Technologies Inc. Integrated circuit fabrication using sidewall nitridation processes
JP2011003600A (ja) * 2009-06-16 2011-01-06 Panasonic Corp 半導体記憶装置の製造方法
JP4922370B2 (ja) * 2009-09-07 2012-04-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101113766B1 (ko) * 2010-12-31 2012-02-29 주식회사 하이닉스반도체 비휘발성메모리장치 및 그 제조 방법
JP5606347B2 (ja) * 2011-01-27 2014-10-15 株式会社東芝 半導体装置およびその製造方法
US9755085B2 (en) * 2011-07-08 2017-09-05 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20130083248A (ko) * 2012-01-12 2013-07-22 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US10367001B2 (en) * 2012-06-04 2019-07-30 SK Hynix Inc. 3D semiconductor memory device
KR20140018541A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8969945B2 (en) * 2012-09-05 2015-03-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP5789654B2 (ja) * 2013-12-13 2015-10-07 スパンション エルエルシー 半導体装置およびその製造方法
KR20160025866A (ko) * 2014-08-28 2016-03-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN107580728A (zh) * 2015-03-26 2018-01-12 Neo半导体公司 3d双密度nand快闪存储器
CN106469732B (zh) * 2015-08-18 2019-05-31 旺宏电子股份有限公司 三维存储器
KR20180005033A (ko) * 2016-07-05 2018-01-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN106876391B (zh) 2017-03-07 2018-11-13 长江存储科技有限责任公司 一种沟槽版图结构、半导体器件及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8294199B2 (en) * 2010-07-22 2012-10-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing the same
US20130009236A1 (en) * 2011-07-07 2013-01-10 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices using direct strapping line connections
US20130043509A1 (en) * 2011-08-16 2013-02-21 Sung Yoon Cho 3-d structured non-volatile memory device and method of manufacturing the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018161832A1 (en) * 2017-03-07 2018-09-13 Yangtze Memory Technologies Co., Ltd. Trench structures for three-dimensional memory devices
US10727245B2 (en) 2017-03-07 2020-07-28 Yangtze Memory Technologies Co., Ltd. Trench structures for three-dimensional memory devices
US11205656B2 (en) 2017-03-07 2021-12-21 Yangtze Memory Technologies Co., Ltd. Trench structures for three-dimensional memory devices
US11729971B2 (en) 2017-03-07 2023-08-15 Yangtze Memory Technologies Co., Ltd. Trench structures for three-dimensional memory devices
CN111418064A (zh) * 2018-06-27 2020-07-14 桑迪士克科技有限责任公司 包含部分离散电荷存储元件的三维反向平面nand存储器装置和其制造方法
CN111418064B (zh) * 2018-06-27 2023-09-01 桑迪士克科技有限责任公司 包含部分离散电荷存储元件的三维反向平面nand存储器装置和其制造方法
CN112864170A (zh) * 2021-03-26 2021-05-28 长江存储科技有限责任公司 三维存储器及其制备方法
CN112864170B (zh) * 2021-03-26 2022-10-11 长江存储科技有限责任公司 三维存储器及其制备方法

Also Published As

Publication number Publication date
US11205656B2 (en) 2021-12-21
US20200335514A1 (en) 2020-10-22
KR102514968B1 (ko) 2023-03-27
CN110168724B (zh) 2020-10-30
JP7303271B2 (ja) 2023-07-04
CN110168724A (zh) 2019-08-23
KR102549996B1 (ko) 2023-06-29
CN112117272B (zh) 2024-04-26
CN106876391B (zh) 2018-11-13
TW201834215A (zh) 2018-09-16
US20230284445A1 (en) 2023-09-07
JP2022000930A (ja) 2022-01-04
TWI666761B (zh) 2019-07-21
US20190081059A1 (en) 2019-03-14
JP6987876B2 (ja) 2022-01-05
US10727245B2 (en) 2020-07-28
KR20190122821A (ko) 2019-10-30
KR102238791B1 (ko) 2021-04-09
US20220115395A1 (en) 2022-04-14
KR102359019B1 (ko) 2022-02-08
JP2020510313A (ja) 2020-04-02
WO2018161832A1 (en) 2018-09-13
KR20210040475A (ko) 2021-04-13
KR20230042545A (ko) 2023-03-28
KR20220019850A (ko) 2022-02-17
US11729971B2 (en) 2023-08-15
CN112117272A (zh) 2020-12-22

Similar Documents

Publication Publication Date Title
CN106876391A (zh) 一种沟槽版图结构、半导体器件及其制作方法
CN106992156B (zh) 存储器阵列及其制造方法
US8772110B2 (en) Semiconductor device having fin structure and method of manufacturing the same
CN109411472A (zh) 动态随机存取存储器及其制造方法
US8110475B2 (en) Method for forming a memory device with C-shaped deep trench capacitors
CN103943549A (zh) 一种浅沟槽氧化物空洞和浮栅极多晶硅凹点的消除方法
US8507374B2 (en) Semiconductor device with vertical gate and method for manufacturing the same
TWI644358B (zh) 蝕刻的方法
CN109427651A (zh) 半导体结构及其形成方法
CN103296000B (zh) 沟槽电容器和形成该沟槽电容器的方法
CN104465728B (zh) 分离栅功率器件的栅极结构及工艺方法
CN105226003B (zh) 无深度负载效应的浅沟槽隔离结构的制备方法
CN103854964B (zh) 改善沟槽栅分立功率器件晶圆内应力的方法
US20240049456A1 (en) Semiconductor structure and preparation method thereof
US11271087B2 (en) Metal gate process for FinFET device improvement
TW202021045A (zh) 半導體結構及其製備方法
TWI771114B (zh) 凹陷存取裝置及其製造方法
CN210467798U (zh) 浅沟槽隔离结构及半导体器件
CN106449397A (zh) 一种形成螺丝帽状硅通孔的刻蚀方法
CN103928292B (zh) 条形结构的形成方法
TWI424569B (zh) 具有圓柱狀鰭的凹入式閘極電晶體
KR20110077687A (ko) 반도체 메모리 장치 및 그 제조방법
KR100971422B1 (ko) 반도체 소자 제조 방법
US7557030B2 (en) Method for fabricating a recess gate in a semiconductor device
US20110042777A1 (en) Deep trench isolation structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant