JP5789654B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、より詳細には、チャネル領域の中央部で幅が狭い電荷蓄積層を有する半導体装置およびその製造方法に関する。

近年、データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電子を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとしてＯＮＯ（Oxide Nitride Oxide）膜中の窒化膜に電子を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造のフラッシュメモリがある。特許文献１にはＳＯＮＯＳ型構造のフラッシュメモリの１つとして、ソースとドレインとを入れ替えて対称的に動作させる仮想接地型メモリセルを有する、仮想接地型フラッシュメモリ（従来例１）が開示されている。

図１（ａ）は従来例１に係るフラッシュメモリの模式的上面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ間の模式的断面図である。なお、図１（ａ）において、ＯＮＯ膜２０を透視してビットライン１２を図示している。図１（ａ）および図１（ｂ）を参照に、半導体基板１０内にビットライン１２が延伸するように設けられている。半導体基板１０上にトンネル絶縁膜１４、電荷蓄積層１６およびトップ絶縁膜１８からなるＯＮＯ膜２０が設けられている。ＯＮＯ膜２０上にはワードライン２２がビットライン１２に交差して延伸するように設けられている。ビットライン１２はソースおよびドレインを兼ねており、ワードライン２２はゲートを兼ねている。ワードライン２２直下の半導体基板１０内で、ビットライン１２間の領域がチャネル領域２４となる。

ビットライン１２（Ｂ１）をソース、ビットライン１２（Ｂ２）をドレインとし、ソースとドレイン間に高電界を印加することにより、チャネル領域２４を電子が流れ、電荷蓄積層１６の電荷蓄積領域Ｃ１に電荷を蓄積させることができる。ソースとドレインとを入れ替えることにより、電荷蓄積領域Ｃ２に電荷を蓄積させることができる。このように、ソースとドレインとを対称的に動作させることにより、１トランジスタの電荷蓄積層１６に２つの電荷蓄積領域を形成することができる。これにより、１トランジスタに２ビットを記憶させることができる。

近年、メモリセルの高集積化、微細化の要求が高くなっている。メモリセルの高集積化、微細化を図るには、ビットライン１２間の間隔（Ｂ１とＢ２との間隔）を狭くする必要がある。ビットライン１２間の間隔を狭くすると、電荷蓄積領域Ｃ１と電荷蓄積領域Ｃ２とが互いに接近する。このため、ＣＢＤ（Complementary bit disturb）と呼ばれる現象が生じ、電荷蓄積領域Ｃ１と電荷蓄積領域Ｃ２とに蓄積した電荷が互いに干渉し合うようになる。これにより、互いの電荷の切り分け（つまり、データの読み分け）が難しくなる。

ＮＡＮＤ型フラッシュメモリにおいては、図２（ａ）に示す従来例２や図２（ｂ）に示す従来例３の構造を採用することにより、電荷蓄積領域に蓄積した電荷が互いに干渉し合うことを抑制する方法が提案されている。図３はＮＡＮＤ型フラッシュメモリの模式的上面図であり、図２（ａ）および図２（ｂ）は図３のＡ−Ａ間に相当する箇所の模式的断面図を示している。なお、図３において、電荷蓄積層１６等は図示を省略している。

図３を参照に、素子分離領域１３（図３中の網線）により、半導体基板１０内にソース・ドレイン領域１５が孤立して設けられている。ソース・ドレイン領域１５の間に配置されるように、半導体基板１０上にワードライン２２が設けられている。図２（ａ）を参照に、半導体基板１０上に酸化膜１１を挟んでワードライン２２が設けられており、ワードライン２２の両側面に酸化膜１１で覆われた電荷蓄積層１６が分離して設けられている。図２（ｂ）を参照に、半導体基板１０上に酸化膜１１を挟んでワードライン２２が設けられており、ワードライン２２の両端で、ワードライン２２と半導体基板１０との間に酸化膜１１で覆われた電荷蓄積層１６が分離して設けられている。

図３に示すように、ＮＡＮＤ型フラッシュメモリでは、ワードライン２２を挟むように、ソース・ドレイン領域１５が設けられている。これにより、ワードライン２２幅方向のソース・ドレイン領域１５間の領域がチャネル領域２４となる。このため、ワードライン２２幅方向の両端に電荷蓄積領域が形成される。よって、図２（ａ）や図２（ｂ）に示すように、ワードライン２２の両側面等に電荷蓄積層１６を分離して形成することで、電荷蓄積領域を分離させることができる。このため、電荷蓄積領域に蓄積した電荷が干渉し合うことを抑制することができる。
米国特許第６０１１７２５号明細書

図２（ａ）や図２（ｂ）に示すような、ワードライン２２の両側面等に電荷蓄積層１６を分離して形成することは容易に行うことができる。しかしながら、仮想接地型フラッシュメモリにおいては、図１（ａ）および図１（ｂ）に示すように、ワードライン２２直下のビットライン１２間の領域がチャネル領域２４となるため、電荷蓄積領域はワードライン２２延伸方向のビットライン１２近傍の電荷蓄積層１６に形成される。このため、図２（ａ）や図２（ｂ）に示すような構造を用いても、電荷蓄積領域を分離することができない。また、ワードライン２２延伸方向のビットライン１２近傍に形成された電荷蓄積領域を分離させるため、ワードライン２２延伸方向で分離した電荷蓄積層１６を形成することは難しい。

本発明は、上記課題に鑑みなされたものであり、仮想設置型フラッシュメモリにおいて、製造が容易で、メモリセルの高集積化、微細化が可能な半導体装置およびその製造方法を提供することを目的とする。

本発明は、半導体基板内に延伸するように設けられたビットラインと、前記半導体基板
上に設けられた電荷蓄積層と、前記電荷蓄積層上に前記ビットラインに交差して延伸する
ように設けられたワードラインと、前記ワードライン直下の前記半導体基板内であり、且
つ、前記ビットライン間の領域であるチャネル領域と、を具備し、前記チャネル領域上に
設けられた前記電荷蓄積層の前記ワードライン幅方向の幅が、前記ワードライン延伸方向
の前記チャネル領域の端部から前記チャネル領域の中央部に向かうに連れて狭くなること
を特徴とする半導体装置である。本発明によれば、電荷蓄積領域に蓄積した電荷の干渉を
抑制することができ、メモリセルの高集積化、微細化が可能となり、且つ、製造が容易な
半導体装置を得ることができる。

上記構成において、前記チャネル領域上に設けられた前記電荷蓄積層は、前記ワードラ
イン延伸方向の前記チャネル領域の中央部上で分離している構成とすることができる。こ
の構成によれば、電荷蓄積領域に蓄積した電荷の干渉をより抑制することができる。

上記構成において、前記半導体基板と前記電荷蓄積層との間に設けられたトンネル絶縁膜と、前記電荷蓄積層上に設けられたトップ絶縁膜と、を具備し、前記チャネル領域上に設けられた前記電荷蓄積層は、前記トンネル絶縁膜と前記トップ絶縁膜とに挟まれて設けられた空洞部に接している構成とすることができる。この構成によれば、電荷蓄積領域に蓄積した電荷の干渉を抑制することができる。

上記構成において、前記半導体基板と前記電荷蓄積層との間に設けられたトンネル絶縁膜と、前記電荷蓄積層上に設けられたトップ絶縁膜と、を具備し、前記チャネル領域上に設けられた前記電荷蓄積層は、前記トンネル絶縁膜と前記トップ絶縁膜とに挟まれて設けられた絶縁膜に接している構成とすることができる。この構成によれば、電荷蓄積領域に蓄積した電荷の干渉を抑制することができる。

上記構成において、前記電荷蓄積層は、窒化膜である構成とすることができる。

本発明は、半導体基板内に延伸するようにビットラインを形成する工程と、前記半導体基板上に電荷蓄積層を形成する工程と、前記電荷蓄積層上にトップ絶縁膜を形成する工程と、前記トップ絶縁膜上に前記ビットラインに交差して延伸するようにワードラインを形成する工程と、前記ワードライン間で、且つ前記ビットライン間の中央部の前記トップ絶縁膜に孔部を形成する工程と、前記孔部から等方性エッチングを用いて前記電荷蓄積層をエッチングする工程と、を有することを特徴とする半導体装置の製造方法。本発明によれば、電荷蓄積領域に蓄積した電荷の干渉を抑制することができ、メモリセルの高集積化、微細化が可能な半導体装置を容易に形成することができる。

上記構成において、前記電荷蓄積層をエッチングする工程は、前記ワードライン直下の前記半導体基板内であり、且つ、前記ビットライン間の領域である前記チャネル領域の、前記ワードライン延伸方向の中央部上で、前記電荷蓄積層が分離するように、前記電荷蓄積層をエッチングする工程である構成とすることができる。この構成によれば、電荷蓄積領域に蓄積した電荷の干渉をより抑制させることができる。

上記構成において、前記孔部を形成する工程は、前記ワードラインを形成する工程の後に行う構成とすることができる。この構成によれば、ワードラインに自己整合的に孔部を形成することができる。

上記構成において、前記電荷蓄積層をエッチングする工程の後、前記電荷蓄積層をエッチングした領域に絶縁膜を形成する工程を有する構成とすることができる。この構成によれば、電荷蓄積領域に蓄積した電荷の干渉を抑制させることができる。

上記構成において、前記電荷蓄積層は、窒化膜である構成とすることができる。

本発明によれば、仮想接地型フラッシュメモリにおいて、電荷蓄積領域に蓄積した電荷の干渉を抑制することができ、メモリセルの高集積化、微細化が可能となり、且つ、製造が容易な半導体装置を得ることができる。

図１（ａ）は従来例１に係るフラッシュメモリの模式的上面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ間の模式的断面図である。 図２（ａ）は従来例２に係るフラッシュメモリの模式的断面図であり、図２（ｂ）は従来例３に係るフラッシュメモリの模式的断面図である。 図３はＮＡＮＤ型フラッシュメモリの模式的上面図である。 図４は実施例１に係るフラッシュメモリの模式的上面図である。 図５（ａ）は図４のＡ−Ａ間の模式的断面図、図５（ｂ）は図４のＢ−Ｂ間の模式的断面図、図５（ｃ）は図４のＣ−Ｃ間の模式的断面図、図５（ｄ）は図４のＤ−Ｄ間の模式的断面図である。 図６（ａ）は実施例１に係るフラッシュメモリの製造方法を示す模式的上面図（その１）であり、図６（ｂ）は図６（ａ）のＡ−Ａ間の模式的断面図、図６（ｃ）は図６（ａ）のＢ−Ｂ間の模式的断面図、図６（ｄ）は図６（ａ）のＣ−Ｃ間の模式的断面図である。 図７（ａ）は実施例１に係るフラッシュメモリの製造方法を示す模式的上面図（その２）であり、図７（ｂ）は図７（ａ）のＡ−Ａ間の模式的断面図、図７（ｃ）は図７（ａ）のＢ−Ｂ間の模式的断面図、図７（ｄ）は図７（ａ）のＣ−Ｃ間の模式的断面図である。 図８（ａ）は実施例１に係るフラッシュメモリの製造方法を示す模式的上面図（その３）であり、図８（ｂ）は図８（ａ）のＡ−Ａ間の模式的断面図、図８（ｃ）は図８（ａ）のＢ−Ｂ間の模式的断面図、図８（ｄ）は図８（ａ）のＣ−Ｃ間の模式的断面図である。 図９（ａ）は実施例１に係るフラッシュメモリの製造方法を示す模式的上面図（その４）であり、図９（ｂ）は図９（ａ）のＡ−Ａ間の模式的断面図、図９（ｃ）は図９（ａ）のＢ−Ｂ間の模式的断面図、図９（ｄ）は図９（ａ）のＣ−Ｃ間の模式的断面図である。 図１０は従来例１に係るフラッシュメモリのメモリセルサイズＳを説明するための模式的上面図である。 図１１は実施例１に係るフラッシュメモリのメモリセルサイズＳを説明するための模式的上面図である。 図１２は空洞部２８の代わりに絶縁膜２９が設けられた場合を説明するための模式的断面図である。 図１３は実施例２に係るフラッシュメモリの模式的上面図である。 図１４（ａ）は図１３のＡ−Ａ間の模式的断面図、図１４（ｂ）は図１３のＢ−Ｂ間の模式的断面図、図１４（ｃ）は図１３のＣ−Ｃ間の模式的断面図、図１４（ｄ）は図１３のＤ−Ｄ間の模式的断面図である。

以下、図面を参照に本発明の実施例を説明する。

図４は実施例１に係る仮想接地型フラッシュメモリの模式的上面図であり、図５（ａ）は図４のＡ−Ａ間の模式的断面図、図５（ｂ）は図４のＢ−Ｂ間の模式的断面図、図５（ｃ）は図４のＣ−Ｃ間の模式的断面図、図５（ｄ）は図４のＤ−Ｄ間の模式的断面図である。なお、図４において、ワードライン２２、サイドウォール層３０およびトップ絶縁膜１８を透視して電荷蓄積層１６（図４中の網線）を図示しており、ＯＮＯ膜２０およびサイドウォール層３０を透視してビットライン１２を図示しており、サイドウォール層３０を透視して孔部２６を図示している。

図４から図５（ｄ）を参照に、例えばＰ型シリコン基板（あるいは半導体基板内のＰ型領域）である半導体基板１０内に延伸するようにビットライン１２が設けられている。半導体基板１０上に、例えばＳｉＯ_２膜からなるトンネル絶縁膜１４、例えばＳｉＮ膜からなる電荷蓄積層１６、例えばＳｉＯ_２膜からなるトップ絶縁膜１８が順次設けられており、ＯＮＯ膜２０を構成している。ＯＮＯ膜２０上にビットライン１２に交差して延伸するワードライン２２が設けられている。

図４、図５（ａ）および図５（ｃ）を参照に、ワードライン２２直下の半導体基板１０内で、ビットライン１２間の領域はチャネル領域２４となる。

図４から図５（ｃ）を参照に、ワードライン２２間で、且つビットライン１２間の中央部のトップ絶縁膜１８に孔部２６が設けられており、孔部２６を中心として楕円状に電荷蓄積層１６が除去されている。これにより、トンネル絶縁膜１４とトップ絶縁膜１８とに挟まれて、電荷蓄積層１６の側面に接する空洞部２８が形成されている。

図４を参照に、楕円状に形成された空洞部２８により、チャネル領域２４上に設けられた電荷蓄積層１６のワードライン２２幅方向の幅Ｗが、ワードライン２２延伸方向のチャネル領域２４の端部Ｅからチャネル領域２４の中央部に向かうに連れて曲線状に狭くなっている。言い換えると、端部Ｅの中央における、端部Ｅからの電荷蓄積層１６の長さＬ１は、端部Ｅの端における、端部Ｅからの電荷蓄積層１６の長さＬ２より長く、端部Ｅの中央から端部Ｅの端に向かうに連れて、端部Ｅからの電荷蓄積層１６の長さはＬ１からＬ２に曲線状に短くなっている。また、チャネル領域２４の中央部上で電荷蓄積層１６は分離している。

図５（ｂ）から図５（ｄ）を参照に、ワードライン２２の側壁に、例えばＳｉＯ_２膜からなるサイドウォール層３０が設けられており、サイドウォール層３０は孔部２６にも埋め込まれている。

次に、図６（ａ）から図９（ｄ）を用い、実施例１に係る仮想接地型フラッシュメモリの製造方法を説明する。なお、図６（ａ）において、ＯＮＯ膜２０を透視してビットライン１２を図示しており、図８（ａ）において、ワードライン２２およびトップ絶縁膜１８を透視して電荷蓄積層１６（図８（ａ）中の網線）を図示している。また、図９（ａ）において、サイドウォール層３０の図示を省略している。

図６（ａ）から図６（ｄ）を参照に、例えばＰ型シリコン基板（あるいは半導体基板内のＰ型領域）である半導体基板１０内に、例えば砒素イオンを注入し、その後熱処理することでＮ型拡散領域である、例えば幅７０ｎｍのビットライン１２を延伸するように形成する。半導体基板１０上に、例えば厚さ７ｎｍのＳｉＯ_２膜からなるトンネル絶縁膜１４、例えば厚さ７ｎｍのＳｉＮ膜からなる電荷蓄積層１６、例えば厚さ１０ｎｍのＳｉＯ_２膜からなるトップ絶縁膜１８を順次形成する。トンネル絶縁膜１４およびトップ絶縁膜１８の形成は、例えばＣＶＤ（化学気相成長）法または熱酸化法を用いることができる。電荷蓄積層１６の形成は、例えばＣＶＤ法を用いることができる。これにより、半導体基板１０上にトンネル絶縁膜１４、電荷蓄積層１６、トップ絶縁膜１８からなるＯＮＯ膜２０が形成される。ＯＮＯ膜２０上に、例えばポリシリコンからなり幅６０ｎｍのワードライン２２をビットライン１２に交差して延伸するように形成する。

図７（ａ）から図７（ｄ）を参照に、ワードライン２２を覆うようにＯＮＯ膜２０上にフォトレジスト３２を塗布する。例えばレジストシュリンクプロセスあるいは２重露光プロセスを用いて、ビットライン１２間の中央部のフォトレジスト３２に、例えば３０ｎｍの幅の開口部を形成する。フォトレジスト３２をマスクに、例えばＲＩＥ（反応性イオンエッチング）法を用いて、トップ絶縁膜１８をドライエッチングする。これにより、ワードライン２２間で、且つビットライン１２間の中央部に、幅３０ｎｍの孔部２６が形成される。なお、トップ絶縁膜１８をエッチングする際、ワードライン２２もプラズマに曝されるが、ワードライン２２はポリシリコンからなるため、ほとんどエッチングがされない。

図８（ａ）から図８（ｄ）を参照に、フォトレジスト３２を除去した後、例えば１５０℃のリン酸をエッチング液とし、孔部２６からこのリン酸を流入させ、ワードライン２２延伸方向のチャネル領域２４の中央部上で電荷蓄積層１６が分離するよう、電荷蓄積層１６を除去する。リン酸によるウエットエッチングは等方性エッチングであるため、電荷蓄積層１６は孔部２６を中心に楕円状に除去され、トンネル絶縁膜１４とトップ絶縁膜１８との間に、電荷蓄積層１６の側面に接する空洞部２８が形成される。楕円状に形成された空洞部２８により、チャネル領域２４上に設けられた電荷蓄積層１６のワードライン２２幅方向の幅が、ワードライン２２延伸方向のチャネル領域２４の端部からチャネル領域２４の中央部に向かうに連れて曲線状に狭くなる。なお、孔部２６からリン酸を流入させ電荷蓄積層１６を除去する際、トンネル絶縁膜１４とトップ絶縁膜１８もリン酸に曝されるが、ＳｉＯ_２膜に対するＳｉＮ膜の選択比は１００以上と高いため、トンネル絶縁膜１４とトップ絶縁膜１８とはほとんどエッチングがされずにそのまま残存する。

図９（ａ）から図９（ｄ）を参照に、ワードライン２２を覆うように半導体基板１０上にＳｉＯ_２膜を形成する。その後、ＳｉＯ_２膜を、例えばＲＩＥ法を用いて、ワードライン２２の表面が露出するまで全面エッチングする。これにより、ワードライン２２の側壁にＳｉＯ_２膜からなるサイドウォール層３０が形成される。また、ビットライン１２間の中央部の孔部２６にもサイドウォール層３０が埋め込まれる。以上により、実施例１に係る半導体装置が完成する。

実施例１によれば、図４に示すように、チャネル領域２４上に設けられた電荷蓄積層１６のワードライン２２幅方向の幅Ｗが、ワードライン２２延伸方向のチャネル領域２４の端部Ｅからチャネル領域２４の中央部に向かうに連れて曲線状に狭くなっている。そして、ワードライン２２延伸方向のチャネル領域２４の中央部上で電荷蓄積層１６は分離している。このため、チャネル領域２４のビットライン１２近傍に形成される電荷蓄積領域を分離させることができる。また、分離した電荷蓄積層１６はトンネル絶縁膜１４とトップ絶縁膜１８との間に設けられた空洞部２８に接している。このため、電荷蓄積領域に蓄積した電荷は移動することができない。したがって、ビットライン１２間の間隔が狭くなった場合でも、電荷蓄積領域に蓄積した電荷が干渉し合うことを抑制することができる。

このことから、従来例１に係る仮想接地型フラッシュメモリにおいては、メモリセルＳの大きさは、図１０に示すように、横２３０ｎｍ×縦１２０ｎｍであったのに対して、実施例１に係る仮想接地型フラッシュメモリでは、図１１に示すように、横２１０ｎｍ×縦１２０ｎｍにまでメモリセルＳの大きさを微細化することが可能となる。

また、実施例１において、図４および図５（ａ）に示すように、チャネル領域２４上に設けられた電荷蓄積層１６は、トンネル絶縁膜１４とトップ絶縁膜１８とに挟まれて設けられた空洞部２８に接している場合を例に示したがこれに限られない。図１２に示すように、空洞部２８の代わりに例えばＳｉＯ_２膜からなる絶縁膜２９が設けられている場合でもよい。この場合でも、電荷蓄積領域に蓄積した電荷は移動することができず、電荷蓄積領域に蓄積した電荷が干渉し合うことを抑制することができる。なお、絶縁膜２９はＳｉＯ_２膜に限られず、電荷の移動を阻止することができれば、その他の絶縁膜を用いてもよい。

絶縁膜２９の形成は、図８（ａ）から図８（ｄ）に示す、電荷蓄積層１６をエッチングして空洞部２８を形成した後、電荷蓄積層１６をエッチングした領域である空洞部２８に、例えば回り込み堆積が良好なＬＰ−ＣＶＤ（減圧化学気相成長）法を用いて、絶縁膜２９を空洞部２８に埋め込むことで形成することができる。

さらに、実施例１において、電荷蓄積層１６はＳｉＮ膜からなる場合を例に示したがこれに限られない。ＳｉＮ膜と同様に電荷を局所的に蓄積することが可能であれば、その他の材料を用いた場合でもよい。また、図４（ｂ）に示すように、サイドウォール層３０が孔部２６に埋め込まれている場合を例に示したが、サイドウォール層３０が孔部２６に埋め込まれずに、孔部２６はそのまま残存している場合でもよい。

実施例１の製造方法によれば、図６（ａ）から図６（ｄ）に示すように、半導体基板１０内に延伸するようにビットライン１２を形成し、半導体基板１０上にトンネル絶縁膜１４、電荷蓄積層１６、トップ絶縁膜１８からなるＯＮＯ膜２０を形成し、ＯＮＯ膜２０上にビットライン１２に交差して延伸するようにワードライン２２を形成する。次に、図７（ａ）から図７（ｄ）に示すように、ワードライン２２間で、且つビットライン１２間の中央部のトップ絶縁膜１８をエッチングして孔部２６を形成する。その後、図８（ａ）から図８（ｄ）に示すように、リン酸をエッチング液とし、孔部２６から等方的に電荷蓄積層１６をエッチングする。この製造方法により、チャネル領域２４上に設けられた電荷蓄積層１６のワードライン２２幅方向の幅が、ワードライン２２延伸方向でのチャネル領域２４の端部からチャネル領域２４の中央部に向かうに連れて曲線状に狭くなり、ワードライン２２延伸方向のチャネル領域２４の中央部上で分離した電荷蓄積層１６を容易に形成することができる。したがって、電荷蓄積領域に蓄積した電荷の干渉を抑制することができ、メモリセルの高集積化、微細化が可能な半導体装置を容易に形成することができる。

特に、リン酸を用いたウエットエッチングは、リン酸の温度を制御することで、電荷蓄積層１６のエッチングレートを制御することができる。つまり、電荷蓄積層１６のエッチング量を制御することができる。よって、リン酸の温度を制御することで、チャネル領域２４のビットライン１２近傍に形成される電荷蓄積領域となるべき領域の電荷蓄積層１６は残存させ、ワードライン２２延伸方向のチャネル領域２４の中央部上で電荷蓄積層１６を分離させることを容易に行うことができる。

さらに、実施例１の製造方法によれば、図６（ａ）から図６（ｄ）に示すように、半導体基板１０上にＯＮＯ膜２０とワードライン２２とを形成した後に、図７（ａ）から図７（ｄ）に示すように、トップ絶縁膜１８に孔部２６を形成している。このため、ワードライン２２に自己整合的にトップ絶縁膜１８をエッチングして孔部２６を形成することができる。つまり、ワードライン２２直下のトップ絶縁膜１８を残存させることができる。

さらに、実施例１の製造方法において、図８（ａ）から図８（ｄ）に示すように、リン酸を用いて電荷蓄積層１６をエッチングする場合を例に示したが、ケミカルドライエッチング等、その他の等方性エッチングを用いて電荷蓄積層１６をエッチングする場合でもよい。この場合でも、電荷蓄積領域に蓄積した電荷の干渉を抑制することができ、メモリセルの高集積化、微細化が可能な半導体装置を容易に形成することができる。

実施例２は、ワードライン２２延伸方向のチャネル領域２４の中央部上で電荷蓄積層１６が分離していない場合の例である。図１３は実施例２に係る仮想接地型フラッシュメモリの模式的上面図であり、図１４（ａ）は図１３のＡ−Ａ間の模式的断面図、図１４（ｂ）は図１３のＢ−Ｂ間の模式的断面図、図１４（ｃ）は図１３のＣ−Ｃ間の模式的断面図、図１４（ｄ）は図１３のＤ−Ｄ間の模式的断面図である。なお、図１３において、ワードライン２２、サイドウォール層３０およびトップ絶縁膜１８を透視して電荷蓄積層１６（図１４中の網線）を図示しており、ＯＮＯ膜２０およびサイドウォール層３０を透視してビットライン１２を図示しており、サイドウォール層３０を透視して孔部２６を図示している。

図１３から図１４（ｄ）を参照に、ワードライン２２延伸方向のチャネル領域２４の中央部上で電荷蓄積層１６が分離していない。その他の構成については、実施例１と同じであり、図４から図５（ｄ）に示しているので、説明を省略する。

実施例２に係る仮想接地型フラッシュメモリの製造方法は、図８（ａ）から図８（ｄ）に示す電荷蓄積層１６をエッチングする工程において、ワードライン２２延伸方向のチャネル領域２４の中央部上で電荷蓄積層１６を分離させず、ワードライン２２幅方向の電荷蓄積層１６の幅が狭くなるように電荷蓄積層１６をエッチングする以外は実施例１と同じであり、図６（ａ）から図９（ｄ）に示しているので説明を省略する。

実施例２によれば、図１３から図１４（ｄ）に示すように、ワードライン２２延伸方向のチャネル領域２４の中央部上で電荷蓄積層１６が分離していない。この場合でも、ワードライン２２幅方向の電荷蓄積層１６の幅が十分に狭い場合は、電荷蓄積領域に蓄積した電荷が移動することができない。したがって、ビットライン１２間の間隔が狭くなった場合でも、電荷蓄積領域に蓄積した電荷が干渉し合うことを抑制することができ、メモリセルの高集積化、微細化を図ることができる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 半導体基板
１１ 酸化膜
１２ ビットライン
１３ 素子分離領域
１４ トンネル絶縁膜
１５ ソース・ドレイン領域
１６ 電荷蓄積層
１８ トップ絶縁膜
２０ ＯＮＯ膜
２２ ワードライン
２４ チャネル領域
２６ 孔部
２８ 空洞部
２９ 絶縁膜
３０ サイドウォール層
３２ フォトレジスト

Claims (10)

1. 半導体基板内に延伸するように設けられたビットラインと、
   前記半導体基板上に設けられた電荷蓄積層と、
   前記電荷蓄積層上に前記ビットラインに交差して延伸するように設けられたワードラインと、
   前記ワードライン直下の前記半導体基板内であり、且つ、前記ビットライン間の領域であるチャネル領域と、を具備し、
   前記チャネル領域上に設けられた前記電荷蓄積層の前記ワードライン幅方向の幅が、前記ワードライン延伸方向の前記チャネル領域の端部から前記チャネル領域の中央部に向かうに連れて狭くなり、
   前記電荷蓄積層の幅の減少量が、前記ワードライン延伸方向の前記チャネル領域の端部から前記チャネル領域の中央部に向かうに連れて減少することを特徴とする半導体装置。
2. 前記チャネル領域上に設けられた前記電荷蓄積層は、前記ワードライン延伸方向の前記チャネル領域の中央部上で分離していることを特徴とする請求項１記載の半導体装置。
3. 前記半導体基板と前記電荷蓄積層との間に設けられたトンネル絶縁膜と、
   前記電荷蓄積層上に設けられたトップ絶縁膜と、を具備し、
   前記チャネル領域上に設けられた前記電荷蓄積層は、前記トンネル絶縁膜と前記トップ絶縁膜とに挟まれて設けられた空洞部に接していることを特徴とする請求項１または２記載の半導体装置。
4. 前記半導体基板と前記電荷蓄積層との間に設けられたトンネル絶縁膜と、
   前記電荷蓄積層上に設けられたトップ絶縁膜と、を具備し、
   前記チャネル領域上に設けられた前記電荷蓄積層は、前記トンネル絶縁膜と前記トップ絶縁膜とに挟まれて設けられた絶縁膜に接していることを特徴とする請求項１または２記載の半導体装置。
5. 前記電荷蓄積層は、窒化膜であることを特徴とする請求項１から４のいずれか一項記載の半導体装置。
6. 半導体基板内に延伸するようにビットラインを形成する工程と、
   前記半導体基板上に電荷蓄積層を形成する工程と、
   前記電荷蓄積層上にトップ絶縁膜を形成する工程と、
   前記トップ絶縁膜上に前記ビットラインに交差して延伸するようにワードラインを形成する工程と、
   前記ワードライン間で、且つ前記ビットライン間の中央部の前記トップ絶縁膜に孔部を形成する工程と、
   前記孔部から等方性エッチングを用いて前記電荷蓄積層をエッチングする工程と、を有することを特徴とする半導体装置の製造方法。
7. 前記電荷蓄積層をエッチングする工程は、前記ワードライン直下の前記半導体基板内であり、且つ、前記ビットライン間の領域であるチャネル領域の、前記ワードライン延伸方向の中央部上で、前記電荷蓄積層が分離するように、前記電荷蓄積層をエッチングする工程であることを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記孔部を形成する工程は、前記ワードラインを形成する工程の後に行うことを特徴とする請求項６または７記載の半導体装置の製造方法。
9. 前記電荷蓄積層をエッチングする工程の後、前記電荷蓄積層をエッチングした領域に絶縁膜を形成する工程を有することを特徴とする請求項６から８のいずれか一項記載の半導体装置の製造方法。
10. 前記電荷蓄積層は、窒化膜であることを特徴とする請求項６から９のいずれか一項記載の半導体装置の製造方法。

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