CN105185719B - 一种锁扣式混合键合方法 - Google Patents
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Abstract
本发明涉及一种锁扣式混合键合方法。包括以下步骤：在上衬底的绝缘层上形成多个金属凹陷；在下衬底的绝缘层上形成多个金属突起；所述金属突起的突起高度大于所述金属凹陷的凹陷深度；清洗所述上下衬底，形成亲水性活性表面；将上下衬底对准，施加压力，使下衬底上的多个金属突起分别扎入所述上衬底上对应的多个金属凹陷中，同时所述上衬底的绝缘层和所述下衬底的绝缘层也键合在一起，形成稳固的预键合结构；退火。本发明采用混合键合方法，将对界面平坦度的要求转化为对金属突起和凹陷的控制，大大降低了混合键合的工艺难度，采用当前集成电路制造工艺就可以规模化制造符合混合键合要求的晶圆，大幅降低了生产成本，提高了生产效率。
Description
技术领域
本发明涉及一种混合键合方法，特别涉及一种锁扣式混合键合方法。
背景技术
随着人们对电子产品的要求向小型化、多功能、环保型等方向的发展，人们努力寻求将电子系统越做越小，集成度越来越高，功能越做越多，越来越强。由此产生了许多新技术、新材料和新设计，例如三维堆叠封装等技术就是这些技术的典型代表。在超大规模集成电路发展日益接近物理极限的情况下，于物理尺寸和成本方面都具有优势的三维集成电路是延长摩尔定律并解决先进封装问题的有效途径。三维堆叠封装结构可直接将多个裸芯片或者衬底通过键合的方式堆叠起来，实现在三维方向上的金属互连结构，大大减小互连距离，提高传输速度，从而实现一个系统或者某个功能在三维结构上的集成。而晶圆键合技术正是三维电路集成的关键技术之一，尤其是混合键合技术可以在两片晶圆键合的同时实现数千个芯片的内部互联，可以极大改善芯片性能并节约成本。
混合键合技术的困难点在于实现金属的内部互联并维持这种互联的高良率。但是普通混合键合制程对键合界面要就极高，要求微观界面高低落差小于1到3个纳米，传统工艺很难制造出这样平的界面，即使制造出达到要求的界面也无法实现规模化生产。
发明内容
本发明所要解决的技术问题是提供一种锁扣式混合键合方法，解决了现有技术键合界面平坦性要求高、难以规模化生产的技术问题。
本发明解决上述技术问题的技术方案如下：一种锁扣式混合键合方法，包括以下步骤：
步骤一，提供第一晶圆和第二晶圆，所述第一晶圆具有待混合键合的上衬底，所述第二晶圆具有待混合键合的下衬底，所述第一晶圆的上衬底底部和所述第二晶圆的下衬底顶部均形成有绝缘层。
步骤二，在所述第一晶圆上衬底的绝缘层上形成多个金属凹陷；
步骤三，在所述第二晶圆下衬底的绝缘层上形成多个金属突起，所述下衬底绝缘层上多个金属突起的位置与所述上衬底绝缘层上多个金属凹陷的位置一一对应；所述金属突起的突起高度均大于所述相对应的金属凹陷的凹陷深度；
步骤四，对所述第一晶圆和第二晶圆进行清洗，去除所述上衬底和所述下衬底上附着的沾污物；
步骤五，将表面处理好的两个晶圆的上下衬底对准，通过键合装置施加压力，使下衬底上的多个金属突起分别扎入所述上衬底上对应的多个金属凹陷中，同时所述上衬底的绝缘层和所述下衬底的绝缘层也键合在一起，形成稳固的预键合结构；
步骤六，将形成预键合结构的第一晶圆和第二晶圆进行退火。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步，在清洗后的上衬底的绝缘层和清洗后的下衬底的绝缘层上形成亲水性活性表面。
进一步，所述金属凹陷的宽度大于所述金属突起的宽度。
进一步，所述金属凹陷的宽度尺寸为30nm～50um；所述金属突起的宽度尺寸为10nm～45um。
进一步，所述金属凹陷的凹陷深度为3nm～450nm。
进一步，所述金属突起的突起高度为10nm～500nm。
进一步，所述上下衬底上的绝缘层为二氧化硅绝缘层、氮化硅绝缘层、氮氧化硅绝缘层、碳化硅绝缘层或碳搀杂氧化硅介质层。
进一步，所述金属凹陷和所述金属突起有铜、铝、锡、金或铟电镀填充形成。
进一步，所述步骤五中，所施加的压力为1～50千牛顿。
进一步，所述步骤六中，退火温度范围为200～450℃，退火时间大于0.15小时。
本发明的有益效果是：本发明采用混合键合方法，在混合键合的过程中，突起的金属会穿过键合的界面深入到另一边晶圆的金属凹陷中去，即将对界面平坦度的要求转化为对金属突起和凹陷的控制，大大降低了混合键合的工艺难度，采用当前集成电路制造工艺就可以规模化制造符合混合键合要求的晶圆，大幅降低了生产成本，提高了生产效率。
附图说明
图1为本发明混合键合方法的流程图；
图2a至图2c为本发明实施例两衬底完成混合键合的工艺过程对应的结构示意图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图1所示，为本发明实施例中一种锁扣式混合键合方法的流程示意图，包括以下步骤：
步骤一，提供第一晶圆和第二晶圆，所述第一晶圆具有待混合键合的上衬底，所述第二晶圆具有待混合键合的下衬底，所述第一晶圆的上衬底底部和所述第二晶圆的下衬底顶部均形成有二氧化硅绝缘层。在其他实施例中，绝缘层还可以为氮化硅绝缘层、氮氧化硅绝缘层、碳化硅绝缘层或碳搀杂氧化硅介质层的任意一种。
步骤二，在所述第一晶圆上衬底的二氧化硅绝缘层上形成多个金属凹陷01，如图2a所示；本实施例中，所述金属凹陷有金属铜电镀填充形成，在其他实施例中，还可以为铝、锡、金或铟等金属电镀填充形成；所述金属凹陷的凹陷深度为100nm，在其他实施例中，所述金属凹陷的凹陷深度可以为3nm～450nm间的任意值，比如10nm、80nm、120nm、200nm、320nm、400nm等等。
步骤三，在所述第二晶圆下衬底的二氧化硅绝缘层上形成多个金属突起02，所述下衬底绝缘层上多个金属突起的位置与所述上衬底绝缘层上多个金属凹陷01的位置一一对应；且所述金属突起02的突起高度均大于与其相对应的金属凹陷的凹陷深度，如图2b所示；本实施例中，所述金属突起02的突起高度为120nm，在其他实施例中，所述金属突起02的突起高度为10nm～500nm间的任意值，比如20nm、50nm、150nm、200nm、350nm、480nm等等。且优选的，所述金属凹陷01的宽度大于所述金属突起02的宽度，本实施例中，所述金属凹陷01的宽度为300nm，所述金属突起02的宽度为200nm，以方便所述金属突起02更好的插入所述金属凹陷01之中，在其他实施例中，所述金属凹陷01的宽度尺寸为30nm～50um间的任意值；所述金属突起02的宽度尺寸为10nm～45um间的任意值，比如金属凹陷01的宽度为30um，所述金属突起02的宽度为20um。
步骤四，对所述第一晶圆和第二晶圆进行清洗，去除所述上衬底和所述下衬底上附着的沾污物，并在所述上衬底的绝缘层和所述下衬底的绝缘层上形成亲水性活性表面。
步骤五，将表面处理好的两个晶圆的上下衬底对准，通过键合装置施加30千牛顿的压力，使下衬底上的多个金属突起02分别扎入所述上衬底上对应的多个金属凹陷01中，同时所述上衬底的绝缘层和所述下衬底的绝缘层也键合在一起，形成稳固的预键合结构，如图2c所示；在其他实施例中，所施加的压力范围在1千牛顿～50千牛顿的任意值，比如20千牛顿、35千牛顿等等，使所述上衬底的绝缘层和所述下衬底的绝缘层键合在一起。
步骤六，将预键合后的晶圆进行退火。本实施例中，退火温度为300℃，退火半小时，退火温度达到金属铜的热膨胀会产生挤压从而实现界面接触及铜的晶粒融合。在其他实施例中，采用的退火温度为200～450℃间的任意值，比如380℃、420℃等，退火时间大于0.15小时即可。
本发明采用混合键合方法，在混合键合的过程中，突起的金属会穿过键合的界面深入到另一边晶圆的金属凹陷中去，即将对界面平坦度的要求转化为对金属突起和凹陷的控制，大大降低了混合键合的工艺难度，采用当前集成电路制造工艺就可以规模化制造符合混合键合要求的晶圆，大幅降低了生产成本，提高了生产效率。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种锁扣式混合键合方法，包括以下步骤：
步骤一，提供第一晶圆和第二晶圆，所述第一晶圆具有待混合键合的上衬底，所述第二晶圆具有待混合键合的下衬底，所述第一晶圆的上衬底底部和所述第二晶圆的下衬底顶部均形成有绝缘层；
步骤二，在所述第一晶圆上衬底的绝缘层上形成多个金属凹陷；
步骤三，在所述第二晶圆下衬底的绝缘层上形成多个金属突起，所述下衬底绝缘层上多个金属突起的位置与所述上衬底绝缘层上多个金属凹陷的位置一一对应；所述金属突起的突起高度均大于所述相对应的金属凹陷的凹陷深度，所述金属凹陷的凹陷深度为3nm～450nm，所述金属突起的突起高度为10nm～500nm；
步骤四，对所述第一晶圆和第二晶圆进行清洗，去除所述上衬底和所述下衬底上附着的沾污物；
步骤五，将表面处理好的两个晶圆的上下衬底对准，通过键合装置施加压力，使下衬底上的多个金属突起分别扎入所述上衬底上对应的多个金属凹陷中，同时所述上衬底的绝缘层和所述下衬底的绝缘层也键合在一起，形成稳固的预键合结构；
步骤六，将形成预键合结构的第一晶圆和第二晶圆进行退火；
所述金属凹陷和所述金属突起由铜、铝、锡、金或铟电镀填充形成。
2.根据权利要求1所述的混合键合方法，其特征在于：在清洗后的上衬底的绝缘层和清洗后的下衬底的绝缘层上形成亲水性活性表面。
3.根据权利要求1所述的混合键合方法，其特征在于：所述金属凹陷的宽度大于所述金属突起的宽度。
4.根据权利要求3所述的混合键合方法，其特征在于：所述金属凹陷的宽度尺寸为30nm～50um；所述金属突起的宽度尺寸为10nm～45um。
5.根据权利要求1～4任一所述的混合键合方法，其特征在于：所述上下衬底上的绝缘层为二氧化硅绝缘层、氮化硅绝缘层、氮氧化硅绝缘层、碳化硅绝缘层或碳搀杂氧化硅介质层。
6.根据权利要求5所述的混合键合方法，其特征在于：所述步骤五中，所施加的压力为1～50千牛顿。
7.根据权利要求5所述的混合键合方法，其特征在于：所述步骤六中，退火温度范围为200～450℃，退火时间大于0.15小时。
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105575953B (zh) * | 2015-12-31 | 2018-06-29 | 上海华虹宏力半导体制造有限公司 | 运动器件的连接部件及其形成方法和运动器件 |
| US10340249B1 (en) * | 2018-06-25 | 2019-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
| CN110429038A (zh) * | 2019-08-09 | 2019-11-08 | 芯盟科技有限公司 | 半导体结构及其形成方法 |
| CN110896025A (zh) * | 2019-10-28 | 2020-03-20 | 芯盟科技有限公司 | 晶圆键合方法以及键合后晶圆 |
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| CN113690217A (zh) * | 2021-09-16 | 2021-11-23 | 苏州通富超威半导体有限公司 | 一种半导体组件 |
| CN116525475B (zh) * | 2023-07-05 | 2024-04-02 | 湖北芯研投资合伙企业(有限合伙) | 一种基于预定位自补偿式对准的晶圆级混合键合方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102157442A (zh) * | 2011-03-08 | 2011-08-17 | 中国科学院微电子研究所 | 一种形成微电子芯片间互连的方法 |
| CN102169845A (zh) * | 2011-02-22 | 2011-08-31 | 中国科学院微电子研究所 | 一种用于三维封装的多层混合同步键合结构及方法 |
| CN102593087A (zh) * | 2012-03-01 | 2012-07-18 | 江苏物联网研究发展中心 | 一种用于三维集成混合键合结构及其键合方法 |
| CN102874739A (zh) * | 2012-10-10 | 2013-01-16 | 中国科学院上海微系统与信息技术研究所 | 自锁圆片键合结构及制作方法 |
| CN103107128A (zh) * | 2013-01-14 | 2013-05-15 | 陆伟 | 一种三维芯片结构的金属键合的方法及键合结构 |
| CN104167372A (zh) * | 2014-08-08 | 2014-11-26 | 武汉新芯集成电路制造有限公司 | 一种混合键合方法 |
| CN104167353A (zh) * | 2014-08-08 | 2014-11-26 | 武汉新芯集成电路制造有限公司 | 键合衬底表面的处理方法 |
-
2015
- 2015-06-24 CN CN201510354733.XA patent/CN105185719B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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