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KR20220014534A - 반도체 장치 - Google Patents

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KR20220014534A
KR20220014534A KR1020200094241A KR20200094241A KR20220014534A KR 20220014534 A KR20220014534 A KR 20220014534A KR 1020200094241 A KR1020200094241 A KR 1020200094241A KR 20200094241 A KR20200094241 A KR 20200094241A KR 20220014534 A KR20220014534 A KR 20220014534A
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KR
South Korea
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depth
pattern
lower pattern
sidewall
gate electrode
Prior art date
Application number
KR1020200094241A
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English (en)
Inventor
강명길
김동원
박우석
조근휘
허성기
Original Assignee
삼성전자주식회사
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Publication date
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Priority to TW110122080A priority patent/TW202205673A/zh
Priority to CN202110823416.3A priority patent/CN114068716A/zh
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Priority to US18/046,518 priority patent/US11769813B2/en
Priority to US18/449,734 priority patent/US20230387237A1/en

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Abstract

MBCFETTM에서, 성능 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 제1 방향으로 연장되는 제1 하부 패턴과, 제1 하부 패턴과 이격된 제1 시트 패턴을 포함하는 제1 활성 패턴, 및 제1 하부 패턴 상에, 제1 방향과 다른 제2 방향으로 연장되고, 제1 시트 패턴을 감싸는 제1 게이트 전극을 포함하고, 제1 하부 패턴은 서로 간에 대향되는 제1 측벽 및 제2 측벽을 포함하고, 제1 하부 패턴의 제1 측벽 및 제1 하부 패턴의 제2 측벽은 각각 제1 방향으로 연장되고, 제1 게이트 전극은 제1 하부 패턴의 제1 측벽과 제2 방향으로 제1 깊이만큼 중첩되고, 제1 게이트 전극은 제1 하부 패턴의 제2 측벽과 상기 제2 방향으로 제2 깊이만큼 중첩되고, 제1 깊이는 제2 깊이와 다르다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 사용자가 요구하는 트랜지스터 성능을 구현하기 점점 어려워지고 있다. 이러한 기술적 어려움을 극복하기 위해, 다양한 전계효과 트랜지스터 구조들이 제안되어 왔다. 예를 들면, 고유전막-금속 게이트 구조가, 실리콘 산화물 및 다결정 실리콘을 각각 게이트 절연층 및 게이트 전극 물질로 사용하는, 종래의 전계 효과 트랜지스터를 대체하기 위해 제안되었다.
전계효과 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 이에 따라, 집적 회로들의 성능을 결정하는 중요한 인자인 트랜지스터들의 동작 안정도 및 신뢰성을 향상시키기 위하여 집적회로 소자의 제조 공정 및 구조를 개선하기 위한 다양한 노력이 이루어지고 있다.
본 발명이 해결하려는 과제는, MBCFETTM에서, 성능 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, MBCFETTM에서, 성능 및 신뢰성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 방향으로 연장되는 제1 하부 패턴과, 제1 하부 패턴과 이격된 제1 시트 패턴을 포함하는 제1 활성 패턴, 및 제1 하부 패턴 상에, 제1 방향과 다른 제2 방향으로 연장되고, 제1 시트 패턴을 감싸는 제1 게이트 전극을 포함하고, 제1 하부 패턴은 서로 간에 대향되는 제1 측벽 및 제2 측벽을 포함하고, 제1 하부 패턴의 제1 측벽 및 제1 하부 패턴의 제2 측벽은 각각 제1 방향으로 연장되고, 제1 게이트 전극은 제1 하부 패턴의 제1 측벽과 제2 방향으로 제1 깊이만큼 중첩되고, 제1 게이트 전극은 제1 하부 패턴의 제2 측벽과 상기 제2 방향으로 제2 깊이만큼 중첩되고, 제1 깊이는 제2 깊이와 다르다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 방향으로 연장되는 제1 하부 패턴과, 제1 하부 패턴과 이격된 제1 시트 패턴을 포함하는 제1 활성 패턴, 제1 하부 패턴과 제1 방향과 다른 제2 방향으로 이격된 제2 하부 패턴과, 제2 하부 패턴과 이격된 제2 시트 패턴을 포함하는 제2 활성 패턴, 제1 하부 패턴 상에, 제2 방향으로 연장되고, 제1 시트 패턴을 감싸는 제1 게이트 전극, 및 제2 하부 패턴 상에, 제2 방향으로 연장되고, 제2 시트 패턴을 감싸는 제2 게이트 전극을 포함하고, 제1 하부 패턴은 서로 간에 대향되는 제1 측벽 및 제2 측벽을 포함하고, 제1 하부 패턴의 제1 측벽 및 제1 하부 패턴의 제2 측벽은 각각 제1 방향으로 연장되고, 제2 하부 패턴은 제1 하부 패턴의 제2 측벽과 마주보는 제3 측벽과, 상기 제3 측벽과 대향되는 제4 측벽을 포함하고, 제1 게이트 전극은 제1 하부 패턴의 제1 측벽과 제2 방향으로 제1 깊이만큼 중첩되고, 제2 게이트 전극은 제2 하부 패턴의 제4 측벽과 제2 방향으로 제4 깊이만큼 중첩되고, 제1 깊이는 제4 깊이와 다르다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 방향으로 이격된 제1 셀 분리 구조체 및 제2 셀 분리 구조체, 제1 셀 분리 구조체 및 제2 셀 분리 구조체 사이에, 제1 방향과 다른 제2 방향으로 연장되는 제1 하부 패턴, 제1 셀 분리 구조체 및 제2 셀 분리 구조체 사이에, 제1 하부 패턴과 제1 방향으로 이격된 제2 하부 패턴, 제1 하부 패턴 상에, 제1 하부 패턴과 이격된 제1 시트 패턴, 제2 하부 패턴 상에, 제2 하부 패턴과 이격된 제2 시트 패턴, 제1 하부 패턴의 상면 및 제1 시트 패턴을 감싸고, 제1 셀 분리 구조체의 측벽을 따라 연장된 제1 게이트 절연막, 및 제1 게이트 절연막 상에, 제1 시트 패턴을 감싸는 제1 게이트 전극을 포함하고, 제1 하부 패턴은 서로 간에 대향되는 제1 측벽 및 제2 측벽을 포함하고, 제1 하부 패턴의 제1 측벽 및 제1 하부 패턴의 제2 측벽은 각각 제2 방향으로 연장되고, 제2 하부 패턴은 제1 하부 패턴의 제2 측벽과 마주보는 제3 측벽과, 제3 측벽과 대향되는 제4 측벽을 포함하고, 제1 게이트 전극은 제1 하부 패턴의 제1 측벽과 제1 방향으로 제1 깊이만큼 중첩되고, 제1 게이트 전극은 제1 하부 패턴의 제2 측벽과 제1 방향으로 제2 깊이만큼 중첩되고, 제1 깊이는 상기 제2 깊이와 다르다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A를 따라 절단한 단면도이다.
도 3은 도 1의 B - B를 따라 절단한 단면도이다.
도 4a 및 도 4b는 도 1의 C - C를 따라 절단한 예시적인 도면들이다.
도 5a 및 도 5b는 도 1의 D - D를 따라 절단한 예시적인 도면들이다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9는 도 8의 C - C를 따라 절단한 단면도이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 18은 도 17의 D - D를 따라 절단한 단면도이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 20의 C - C를 따라 절단한 단면도이다.
도 21 내지 도 25는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A를 따라 절단한 단면도이다. 도 3은 도 1의 B - B를 따라 절단한 단면도이다. 도 4a 및 도 4b는 도 1의 C - C를 따라 절단한 예시적인 도면들이다. 도 5a 및 도 5b는 도 1의 D - D를 따라 자단한 예시적인 도면들이다.
설명의 편의성을 위해, 도 1에는 층간 절연막(191, 192) 및 배선 라인(195)는 도시하지 않았다.
도 1 내지 도 5b를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 복수의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)과, 제1 게이트 분리 구조체(GCS1)를 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 방향(D1)으로 길게 연장될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제2 방향(D2)으로 이격되어 배치될 수 있다. 예를 들어, 제1 방향(D1)은 제2 방향(D2)과 교차되는 방향이다.
일 예로, 제1 활성 패턴(AP1)은 PMOS가 형성되는 영역일 수 있고, 제2 활성 패턴(AP2)은 NMOS가 형성되는 영역일 수 있다. 다른 예로, 제1 활성 패턴(AP1)은 NMOS가 형성되는 영역일 수 있고, 제2 활성 패턴(AP2)은 PMOS가 형성되는 영역일 수 있다. 예를 들어, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)는 하나의 스탠다드 셀에 포함된 활성 영역일 수 있다.
제1 활성 패턴(AP1)은 제1 하부 패턴(110)과, 복수의 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 하부 패턴(210)과, 복수의 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)을 포함할 수 있다.
제1 하부 패턴(110) 및 제2 하부 패턴(210)은 각각 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(110) 및 제2 하부 패턴(210)은 각각 제1 방향(D1)으로 길게 연장될 수 있다.
제1 하부 패턴(110)은 제2 하부 패턴(210)과 제2 방향(D2)으로 이격될 수 있다. 제1 하부 패턴(110)은 및 제2 하부 패턴(210)은 제1 방향(D1)으로 연장되는 핀 트렌치(FT)에 의해 분리될 수 있다.
제1 하부 패턴(110)은 서로 간에 대향되는 제1 측벽(110_s1)과, 제2 측벽(110_s2)을 포함할 수 있다. 제1 하부 패턴의 제1 측벽(110_s1) 및 제1 하부 패턴의 제2 측벽(110_s2)은 제1 방향(D1)으로 연장될 수 있다. 제1 하부 패턴의 제1 측벽(110_s1) 및 제1 하부 패턴의 제2 측벽(110_s2)은 각각 핀 트렌치(FT)에 의해 정의될 수 있다.
제1 하부 패턴(110)은 제1 하부 패턴의 제1 측벽(110_s1) 및 제1 하부 패턴의 제2 측벽(110_s2)를 연결하는 상면(110us)을 포함할 수 있다. 제1 하부 패턴의 상면(110us)은 제1 방향(D1)으로 연장될 수 있다.
제2 하부 패턴(210)은 서로 간에 대향되는 제1 측벽(210_s1)과, 제2 측벽(210_s2)을 포함할 수 있다. 제2 하부 패턴의 제1 측벽(210_s1) 및 제2 하부 패턴의 제2 측벽(210_s2)은 제1 방향(D1)으로 연장될 수 있다. 제2 하부 패턴의 제1 측벽(210_s1) 및 제2 하부 패턴의 제2 측벽(210_s2)은 각각 핀 트렌치(FT)에 의해 정의될 수 있다. 제2 하부 패턴의 제1 측벽(210_s1)은 제1 하부 패턴의 제2 측벽(110_s2)과 마주볼 수 있다.
제2 하부 패턴(210)은 제2 하부 패턴의 제1 측벽(210_s1) 및 제2 하부 패턴의 제2 측벽(210_s2)를 연결하는 상면(210us)을 포함할 수 있다. 제2 하부 패턴의 상면(210us)은 제1 방향(D1)으로 연장될 수 있다.
복수의 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5)은 제1 하부 패턴(110) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5)는 제1 하부 패턴(110)과 제3 방향(D3)으로 이격될 수 있다. 서로 간에 이격된 복수의 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5)은 제1 하부 패턴의 상면(110us)을 따라 제1 방향(D1)으로 배열될 수 있다.
복수의 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)은 제2 하부 패턴(210) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)는 제2 하부 패턴(210)과 제3 방향(D3)으로 이격될 수 있다. 서로 간에 이격된 복수의 제1 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)은 제2 하부 패턴의 상면(210us)을 따라 제1 방향(D1)으로 배열될 수 있다.
각각의 복수의 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5)은 제3 방향(D3)으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다. 각각의 복수의 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)은 제3 방향(D3)으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다. 여기에서, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다.
도 2 및 도 3에서, 각각의 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5) 및 각각의 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)은 제3 방향(D3)는 제3 방향(D3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
각각의 제1 하부 패턴(110) 및 제2 하부 패턴(210)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 하부 패턴(110) 및 제2 하부 패턴(210)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 하부 패턴(110) 및 제2 하부 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
각각의 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)는 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다.
제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(110)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 핀 트렌치(FT)의 적어도 일부를 채울 수 있다.
일 예로, 필드 절연막(105)은 제1 하부 패턴의 제1 측벽(110_s1)의 일부 및/또는 제1 하부 패턴의 제2 측벽(110_s2)의 일부를 덮을 수 있다. 필드 절연막(105)은 제2 하부 패턴의 제1 측벽(210_s1)의 일부 및/또는 제2 하부 패턴의 제2 측벽(210_s2)의 일부를 덮을 수 있다. 제1 하부 패턴(110)의 일부는 필드 절연막(105)의 상면으로부터 제3 방향(D3)으로 돌출될 수 있다.
도시된 것과 달리, 다른 예로, 필드 절연막(105)은 제1 하부 패턴의 제1 측벽(110_s1) 및 제1 하부 패턴의 제2 측벽(110_s2)을 전체적으로 덮을 수 있다. 필드 절연막(105)은 제2 하부 패턴의 제1 측벽(210_s1) 및 제2 하부 패턴의 제2 측벽(210_s2)을 전체적으로 덮을 수 있다.
각각의 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5) 및 각각의 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)은 필드 절연막(105)의 상면보다 높게 배치된다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
복수의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)는 필드 절연막(105) 상에 배치될 수 있다. 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 제2 방향(D2)으로 연장될 수 있다. 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 제1 방향(D1)으로 이격되어 배치될 수 있다.
각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 교차할 수 있다. 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 제1 하부 패턴(110) 및 제2 하부 패턴(210)과 교차할 수 있다.
각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 제1 하부 패턴(110) 및 제2 하부 패턴(210) 상에 배치될 수 있다. 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 각각의 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5)을 감쌀 수 있다. 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 각각의 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)을 감쌀 수 있다.
제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 5개인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 5개보다 많을 수도 있고, 적을 수도 있다.
제1 게이트 절연막(130)은 필드 절연막(105)의 상면, 제1 하부 패턴의 상면(110us), 제2 하부 패턴(210)의 상면을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 각각의 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5)을 감쌀 수 있다. 제1 게이트 절연막(130)은 각각의 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5)의 둘레를 따라 배치될 수 있다. 제1 게이트 절연막(130)은 각각의 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)을 감쌀 수 있다. 제1 게이트 절연막(130)은 각각의 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)의 둘레를 따라 배치될 수 있다.
제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 제1 게이트 절연막(130) 상에 배치될 수 있다.
제1 게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
복수의 제1 에피택셜 패턴(150)은 제1 하부 패턴(110) 상에 배치될 수 있다. 복수의 제1 에피택셜 패턴(150)은 제1 방향(D1)으로 인접하는 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5) 사이에 배치될 수 있다. 각각의 제1 에피택셜 패턴(150)은 제1 방향(D1)으로 인접하는 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5)과 연결될 수 있다.
복수의 제2 에피택셜 패턴(250)은 제2 하부 패턴(210) 상에 배치될 수 있다. 복수의 제2 에피택셜 패턴(250)은 제1 방향(D1)으로 인접하는 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5) 사이에 배치될 수 있다. 각각의 제2 에피택셜 패턴(250)은 제1 방향(D1)으로 인접하는 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)과 연결될 수 있다.
복수의 제1 에피택셜 패턴(150)은 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 복수의 제2 에피택셜 패턴(250)은 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
도시되지 않았지만, 복수의 제1 에피택셜 패턴(150)과 복수의 제2 에피택셜 패턴(250) 상에, 소오스/드레인 컨택이 배치될 수 있다. 또한, 소오스/드레인 컨택과 에피택셜 패턴(150, 250) 사이에, 금속 실리사이드막이 더 배치될 수 있다.
게이트 스페이서(140)는 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)의 측벽 상에 배치될 수 있다.
도 2에서, 제1 하부 패턴(110) 상에 배치된 게이트 스페이서(140)은 외측 스페이서(141)와, 내측 스페이서(142)를 포함할 수 있다. 내측 스페이서(142)는 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1_1, NS1_2, NS1_3, NS1_4, NS1_5) 사이에 배치될 수 있다. 도 3에서, 제2 하부 패턴(210) 상에 배치된 게이트 스페이서(140)은 내측 스페이서(142)를 포함하지 않고, 외측 스페이서(141)만을 포함할 수 있다.
도시된 것과 달리, 일 예로, 제1 하부 패턴(110) 상에 배치된 게이트 스페이서(140) 및 제2 하부 패턴(210) 상에 배치된 게이트 스페이서(140)는 모두 외측 스페이서(141)와, 내측 스페이서(142)를 포함할 수 있다. 도시된 것과 달리, 다른 예로, 제1 하부 패턴(110) 상에 배치된 게이트 스페이서(140) 및 제2 하부 패턴(210) 상에 배치된 게이트 스페이서(140)는 모두 내측 스페이서(142)를 포함하지 않고, 외측 스페이서(141)만을 포함할 수 있다.
외측 스페이서(141)와, 내측 스페이서(142)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5) 및 게이트 스페이서(140) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)의 상면은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
도시된 것과 달리, 제1 게이트 캡핑 패턴(145)는 게이트 스페이서(140) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 분리 구조체(GCS1)는 기판(100) 상에 배치될 수 있다. 제1 게이트 분리 구조체(GCS1)는 필드 절연막(105) 상에 배치될 수 있다.
제1 게이트 분리 구조체(GCS1)는 제2 방향(D2)으로 이격되어 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제2 방향(D2)으로 인접하는 제1 게이트 분리 구조체(GCS1) 사이에 배치될 수 있다.
예를 들어, 제1 하부 패턴(110) 및 제2 하부 패턴(210)은 제2 방향(D2)으로 인접하는 제1 게이트 분리 구조체(GCS1) 사이에 배치될 수 있다. 제1 게이트 분리 구조체(GCS1)는 제1 하부 패턴의 제2 측벽(110_s2)보다 제1 하부 패턴의 제1 측벽(110_s1)에 인접하여 배치된다. 제1 게이트 분리 구조체(GCS1)는 제2 하부 패턴의 제1 측벽(210_s1)보다 제2 하부 패턴의 제2 측벽(210_s2)에 인접하여 배치된다.
각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)는 제2 방향(D2)으로 인접한 제1 게이트 분리 구조체(GCS1) 사이에 배치될 수 있다. 제1 게이트 분리 구조체(GCS1)는 제2 방향(D2)으로 인접하는 게이트 전극을 분리할 수 있다.
즉, 제1 게이트 분리 구조체(GCS1)에 의해, 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 제2 방향(D2)으로 인접하는 다른 게이트 전극과 분리될 수 있다. 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 단변을 포함하는 단측벽을 포함할 수 있다. 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)의 단측벽은 제1 게이트 분리 구조체(GCS1)의 측벽과 마주볼 수 있다.
다르게 설명하면, 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)는 단측벽을 포함하는 제1 종단 및 제2 종단을 포함할 수 있다. 제1 게이트 분리 구조체(GCS1)는 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)의 제1 종단 및 제2 종단에 배치될 수 있다.
제1 게이트 절연막(130)은 제1 게이트 분리 구조체(GCS1)의 측벽을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 분리 구조체(GCS1)의 측벽 및 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)의 단측벽 사이로 연장될 수 있다.
도 5a에서, 제1 게이트 분리 구조체(GCS1)는 제1 방향(D1)으로 이격되어 배치된 복수의 게이트 분리 패턴들을 포함할 수 있다. 각각의 게이트 분리 패턴은 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)의 단측벽과 대응되는 위치에 배치될 수 있다. 각각의 게이트 분리 패턴 사이에, 제1 층간 절연막(191)이 배치될 수 있다. 또한, 각각의 게이트 분리 패턴의 측벽 상에, 게이트 스페이서(140)(예를 들어, 외측 스페이서(141)가 배치될 수 있다. 도시된 것과 달리, 각각의 게이트 분리 패턴의 측벽 상에, 게이트 스페이서(140)가 배치되지 않을 수 있다.
도 5b에서, 제1 게이트 분리 구조체(GCS1)는 제1 방향(도 1의 D1)으로 길게 연장된 라인 형상을 가질 수 있다. 제1 게이트 분리 구조체(GCS1)는 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)의 단변과 대응되는 위치 뿐만 아니라, 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)의 사이에도 배치될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 분리 구조체(GCS1)는 스탠다드 셀의 경계를 따라 배치될 수 있다. 예를 들어, 제1 게이트 분리 구조체(GCS1)는 스탠다드 셀 분리 구조체일 수 있다.
제1 게이트 분리 구조체(GCS1)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 분리 구조체(GCS1)는 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 게이트 분리 구조체(GCS1)의 상면은 제1 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
도 4a에서, 제1 게이트 분리 구조체(GCS1)와 경계 부분에서, 필드 절연막(105)의 상면은 평평할 수 있다. 도 4b에서, 제1 게이트 분리 구조체(GCS1)와 경계 부분에서, 필드 절연막(105)의 상면은 아래로 굽은 곡면을 가질 수 있다.
제1 게이트 분리 구조체(GCS1)와 경계 부분에서, 제1 게이트 절연막(130)의 프로파일 및 제1 게이트 전극(120_1)의 바닥면의 모양은 필드 절연막(105)의 상면의 모양에 따라 변할 수 있다.
이하의 설명은 하나의 제1_1 게이트 전극(120_1)을 이용하여 설명하지만, 나머지 제1 게이트 전극(120_2, 120_3, 120_4, 120_5)에 적용될 수 있음은 물론이다.
제1 하부 패턴의 상면(110us)을 기준으로, 제1_1 게이트 전극(120_1)은 제1 하부 패턴의 제1 측벽(110_s1)과 제2 방향(D2)으로 제1_1 깊이(d11)만큼 중첩될 수 있다. 제1 하부 패턴의 상면(110us)을 기준으로, 제1_1 게이트 전극(120_1)은 제1 하부 패턴의 제2 측벽(110_s2)과 제2 방향(D2)으로 제1_2 깊이(d12)만큼 중첩될 수 있다.
제2 하부 패턴의 상면(210us)을 기준으로, 제1_1 게이트 전극(120_1)은 제2 하부 패턴의 제1 측벽(210_s1)과 제2 방향(D2)으로 제2_1 깊이(d21)만큼 중첩될 수 있다. 제2 하부 패턴의 상면(210us)을 기준으로, 제1_1 게이트 전극(120_1)은 제2 하부 패턴의 제2 측벽(210_s2)과 제2 방향(D2)으로 제2_2 깊이(d22)만큼 중첩될 수 있다.
제1_1 게이트 전극(120_1)은 제1 부분(120_1a)와, 제2 부분(120_1b)와, 제3 부분(120_1c)을 포함할 수 있다. 제1_1 게이트 전극의 제1 부분(120_1a)은 제1 게이트 분리 구조체(GCS1)와 제1_1 시트 패턴(NS1_1) 사이에 배치될 수 있다. 제1_1 게이트 전극의 제1 부분(120_1a)은 제1 하부 패턴의 제1 측벽(110_s1)에 인접하여 배치될 수 있다. 제1_1 게이트 전극의 제2 부분(120_1b)은 제1 게이트 분리 구조체(GCS1)와 제2_1 시트 패턴(NS2_1) 사이에 배치될 수 있다. 제1_1 게이트 전극의 제2 부분(120_1b)은 제2 하부 패턴의 제2 측벽(210_s2)에 인접하여 배치될 수 있다. 제1_1 게이트 전극의 제3 부분(120_1c)은 제1_1 시트 패턴(NS1_1)과 제2_1 시트 패턴(NS2_1) 사이에 배치될 수 있다. 제1_1 게이트 전극의 제3 부분(120_1c)은 제1 하부 패턴의 제2 측벽(110_s2) 및 제2 하부 패턴의 제1 측벽(210_s1)에 인접하여 배치될 수 있다.
여기에서, 제1_1 깊이(d11)는 제1 하부 패턴의 상면(110us)에서 제1_1 게이트 전극의 제1 부분(120_1a)의 최하부까지의 깊이일 수 있다. 여기에서, 제1_2 깊이(d12)는 제1 하부 패턴의 상면(110us)에서 제1_1 게이트 전극의 제3 부분(120_1c)의 최하부까지의 깊이일 수 있다. 제2_1 깊이(d21)는 제2 하부 패턴의 상면(210us)에서 제1_1 게이트 전극의 제3 부분(120_1c)의 최하부까지의 깊이일 수 있다.
예를 들어, 제1_1 깊이(d11)는 제1_2 깊이(d12)와 다를 수 있다. 또한, 제2_1 깊이(d21)는 제2_2 깊이(d22)와 다를 수 있다. 즉, 제1 하부 패턴의 상면(110us)을 기준으로, 제1 하부 패턴(110)의 양 측벽을 따라 내려오는 제1_1 게이트 전극(120_1)의 깊이가 비대칭일 수 있다. 제2 하부 패턴의 상면(210us)을 기준으로, 제2 하부 패턴(210)의 양 측벽을 따라 내려오는 제1_1 게이트 전극(120_1)의 깊이가 비대칭일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1_1 깊이(d11)는 제1_2 깊이(d12)보다 작고, 제2_2 깊이(d22)는 제2_1 깊이(d21)보다 작다.
제1_1 깊이(d11)가 제1_2 깊이(d12)보다 작아져서, 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)과 제1 에피택셜 패턴(150) 사이의 커패시턴스가 감소할 수 있다. 또한, 제2_2 깊이(d22)가 제2_1 깊이(d21)보다 작아져서, 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)과 제2 에피택셜 패턴(250) 사이의 커패시턴스가 감소할 수 있다. 이를 통해, 반도체 장치의 성능 및 신뢰성이 개선될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1_1 깊이(d11)는 제2_2 깊이(d22)와 같을 수 있다. 제1_2 깊이(d21)는 제1_2 깊이(d12)와 같을 수 있다.
다르게 설명하면, 제1 게이트 분리 구조체(GCS1)와 제1 하부 패턴(110) 사이에서, 제1_1 게이트 전극(120_1)의 제2 방향(D2)으로의 폭(W11)이 줄어듦에 따라, 제1_1 깊이(d11)는 작아질 수 있다. 제1 하부 패턴(110)과 제2 하부 패턴(210) 사이에서, 제1_1 게이트 전극(120_1)의 제2 방향(D2)으로의 폭(W13)이 커짐에 따라, 제1_2 깊이(d12) 및 제2_1 깊이(d21)는 커질 수 있다.
여기에서, 제1 게이트 분리 구조체(GCS1)와 제1 하부 패턴(110) 사이에서 제1_1 게이트 전극(120_1)의 폭(W11)은 제1 하부 패턴의 상면(110us)을 기준으로 측정될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 패턴(110)과 제2 하부 패턴(210) 사이에서 제1_1 게이트 전극(120_1)의 폭(W13)은 제1 게이트 분리 구조체(GCS1)와 제1 하부 패턴(110) 사이에서 제1_1 게이트 전극(120_1)의 폭(W11)보다 크다. 또한, 제1 하부 패턴(110)과 제2 하부 패턴(210) 사이에서 제1_1 게이트 전극(120_1)의 폭(W13)은 제1 게이트 분리 구조체(GCS1)와 제2 하부 패턴(210) 사이에서 제1_1 게이트 전극(120_1)의 폭(W12)보다 크다.
제1 층간 절연막(191)은 필드 절연막(105) 상에 배치될 수 있다. 제1 층간 절연막(191)은 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)의 측벽을 덮을 수 있다. 제1 층간 절연막(191)는 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 상에 배치될 수 있다.
제2 층간 절연막(192)은 제1 층간 절연막(191) 상에 배치될 수 있다. 제1 층간 절연막(191) 및 제2 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
배선 라인(195)은 제2 층간 절연막(192) 내에 배치될 수 있다. 배선 라인(195)은 제1 게이트 분리 구조체(GCS1)를 따라 제1 방향(D1)으로 연장될 수 있다.
예를 들어, 배선 라인(195)는 제1 활성 패턴(AP1), 제2 활성 패턴(AP2) 및 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)를 포함하는 집적 회로에 전원을 공급하는 파워 레인일 수 있다. 라인 배선(195)는 예를 들어, 금속, 금속 합금, 도전성 금속 질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 제2 방향(D2)으로 제1 게이트 분리 구조체(GCS1) 사이에, 제1 활성 패턴(AP1), 제2 활성 패턴(AP2) 및 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)를 포함하는 집적 회로에 신호를 전달하는 배선들이 더 배치된다.
도시된 것과 달리, 일 예로, 배선 라인(195)은 제1 게이트 분리 구조체(GCS1)의 상면 및/또는 제1 게이트 캡핑 패턴(145)의 상면과 접촉할 수 있다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 핀 트렌치(FT)의 측벽 및 바닥면을 따라 연장되는 핀 라이너(107)를 더 포함할 수 있다.
핀 라이너(107)는 제1 하부 패턴의 제1 측벽(110_s1)의 적어도 일부와, 제1 하부 패턴의 제2 측벽(110_s2)의 적어도 일부와, 제2 하부 패턴의 제1 측벽(210_s1)의 적어도 일부와, 제2 하부 패턴의 제2 측벽(210_s2)의 적어도 일부를 따라 연장될 수 있다.
예를 들어, 핀 라이너(107)는 제1 하부 패턴의 제1 측벽(110_s1)의 일부와, 제1 하부 패턴의 제2 측벽(110_s2)의 일부와, 제2 하부 패턴의 제1 측벽(210_s1)의 일부와, 제2 하부 패턴의 제2 측벽(210_s2)의 일부를 덮지 않을 수 있다.
예를 들어, 제1 하부 패턴(110)의 일부 및/또는 제2 하부 패턴(210)의 일부는 핀 라이너(107)의 최상부보다 위로 돌출될 수 있다.
또한, 핀 라이너(107)의 일부는 필드 절연막(105)의 상면보다 제3 방향(D3)으로 돌출될 수 있다. 즉, 핀 라이너(107)의 일부는 필드 절연막(105)에 의해 덮이지 않을 수 있다.
도시된 것과 달리, 일 예로, 핀 라이너(107)는 제1 하부 패턴의 제1 측벽(110_s1)과, 제1 하부 패턴의 제2 측벽(110_s2)과, 제2 하부 패턴의 제1 측벽(210_s1)과, 제2 하부 패턴의 제2 측벽(210_s2)을 전체적으로 덮을 수 있다.
도시된 것과 달리, 일 예로, 핀 라이너(107)는 전체적으로 필드 절연막(105)에 의해 덮일 수 있다.
핀 라이너(107)는 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1_1 깊이(d11)는 제2_2 깊이(d22)와 다를 수 있다.
제1_1 깊이(d11)는 제2_2 깊이(d22)보다 클 수 있다. 제1_1 깊이(d11)는 제1_2 깊이(d12) 및 제2_1 깊이보다 작다.
제1_1 깊이(d11)는 제1 게이트 분리 구조체(GCS1)와 제1 하부 패턴(110) 사이에서 제1_1 게이트 전극(120_1)의 폭(W11)과 관련된다. 따라서, 제1 게이트 분리 구조체(GCS1)와 제1 하부 패턴(110) 사이에서 제1_1 게이트 전극(120_1)의 폭(W11)은 제1 게이트 분리 구조체(GCS1)와 제2 하부 패턴(210) 사이에서 제1_1 게이트 전극(120_1)의 폭(W12)보다 작다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 9는 도 8의 C - C를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8 및 도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 게이트 분리 구조체(GCS1) 사이에 배치된 제2 게이트 분리 구조체(GCS2)를 더 포함할 수 있다.
제2 게이트 분리 구조체(GCS2)는 기판(100) 상에 배치될 수 있다. 제2 게이트 분리 구조체(GCS2)는 필드 절연막(105) 상에 배치될 수 있다.
제2 게이트 분리 구조체(GCS2)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에 배치될 수 있다. 제2 게이트 분리 구조체(GCS2)는 제1 하부 패턴(110) 및 제2 하부 패턴(210) 사이에 배치될 수 있다.
제2 게이트 분리 구조체(GCS2)는 제1 하부 패턴의 제1 측벽(110_s1)보다 제1 하부 패턴의 제2 측벽(110_s2)에 인접하여 배치된다. 제2 게이트 분리 구조체(GCS2)는 제2 하부 패턴의 제2 측벽(210_s2)보다 제2 하부 패턴의 제1 측벽(210_s1)에 인접하여 배치된다.
제2 게이트 분리 구조체(GCS2)의 상면은 제1 게이트 분리 구조체(GCS1)의 상면과 동일 평면에 놓일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 분리 구조체(GCS2)는 스탠다드 셀의 내에 배치될 수 있다.
제2 게이트 분리 구조체(GCS2)를 제1 방향(D1)으로 절단한 단면도는 도 5a 또는 도 5b를 이용하여 설명한 제1 게이트 분리 구조체(GCS1)의 형상과 유사할 수 있다.
제2 게이트 분리 구조체(GCS2)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제2 게이트 분리 구조체(GCS)는 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
예를 들어, 제1 게이트 분리 구조체(GCS1)의 제2 방향(D2)으로의 폭(WD1)은 제2 게이트 분리 구조체(GCS2)의 제2 방향(D2)으로의 폭(WD2)보다 크거나 같을 수 있다.
각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)는 제1 게이트 분리 구조체(GCS1) 및 제2 게이트 분리 구조체(GCS2) 사이에 배치될 수 있다. 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)는 제1 활성 패턴(AP1)과 교차할 수 있다. 하지만, 각각의 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)는 제2 활성 패턴(AP2)과 교차하지 않는다.
제1 게이트 절연막(130)은 제2 게이트 분리 구조체(GCS2)의 측벽을 따라 연장될 수 있다.
각각의 제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5)는 제1 게이트 분리 구조체(GCS1) 및 제2 게이트 분리 구조체(GCS2) 사이에 배치될 수 있다. 각각의 제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5)은 제2 방향(D2)으로 연장될 수 있다. 각각의 제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5)는 제1 방향(D1)으로 이격될 수 있다.
각각의 제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5)는 제2 활성 패턴(AP2)과 교차할 수 있다. 하지만, 각각의 제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5)는 제1 활성 패턴(AP1)과 교차하지 않는다.
각각의 제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5)은 제2 하부 패턴(210) 상에 배치될 수 있다. 각각의 제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5)은 각각의 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)을 감쌀 수 있다.
제2 게이트 분리 구조체(GCS2)에 의해, 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)은 제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5)과 분리될 수 있다. 대응되는 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)과, 제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5)은 제2 방향(D2)으로 이격될 수 있다. 제2 게이트 분리 구조체(GCS2)는 제1 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5)과, 제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5) 사이에 배치될 수 있다.
제2 게이트 절연막(230)은 필드 절연막(105)의 상면, 제2 하부 패턴의 상면(210us)을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 각각의 제2 시트 패턴(NS2_1, NS2_2, NS2_3, NS2_4, NS2_5)을 감쌀 수 있다. 제2 게이트 절연막(230)은 제1 게이트 분리 구조체(GCS1)의 측벽과, 제2 게이트 분리 구조체(GCS2)의 측벽을 따라 연장될 수 있다. 제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5)은 제2 게이트 절연막(230) 상에 배치될 수 있다.
제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제2 게이트 절연막(230)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다.
제2 게이트 캡핑 패턴(245)은 제2 게이트 전극(220_1, 220_2, 220_3, 220_4, 220_5) 상에 배치될 수 있다. 제2 게이트 캡핑 패턴(245)의 상면은 제1 게이트 캡핑 패턴(145)과 동일 평면에 놓일 수 있다.
제2 게이트 캡핑 패턴(245)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
이하의 설명은 하나의 제2_1 게이트 전극(220_1)을 이용하여 설명하지만, 나머지 제2 게이트 전극(220_2, 220_3, 220_4, 220_5)에 적용될 수 있음은 물론이다.
제2 하부 패턴의 상면(210us)을 기준으로, 제2_1 게이트 전극(220_1)은 제2 하부 패턴의 제1 측벽(210_s1)과 제2 방향(D2)으로 제2_1 깊이(d21)만큼 중첩될 수 있다. 제2 하부 패턴의 상면(210us)을 기준으로, 제2_1 게이트 전극(220_1)은 제2 하부 패턴의 제2 측벽(210_s2)과 제2 방향(D2)으로 제2_2 깊이(d22)만큼 중첩될 수 있다.
예를 들어, 제1_1 깊이(d11)는 제1_2 깊이(d12)와 다를 수 있다. 또한, 제2_1 깊이(d21)는 제2_2 깊이(d22)와 다를 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1_1 깊이(d11)는 제1_2 깊이(d12)보다 크고, 제2_2 깊이(d22)는 제2_1 깊이(d21)보다 크다.
몇몇 실시예들에 따른 반도체 장치에서, 제1_1 깊이(d11)는 제2_2 깊이(d22)와 같을 수 있다. 제2_1 깊이(d21)는 제1_2 깊이(d12)와 같을 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 패턴(110)과 제1 게이트 분리 구조체(GCS1) 사이에서 제1_1 게이트 전극(120_1)의 폭(W11)은 제2 게이트 분리 구조체(GCS2)와 제1 하부 패턴(110) 사이에서 제1_1 게이트 전극(120_1)의 폭(W21)보다 크다. 또한, 제2 하부 패턴(210)과 제1 게이트 분리 구조체(GCS1) 사이에서 제2_1 게이트 전극(220_1)의 폭(W12)은 제2 게이트 분리 구조체(GCS2)와 제2 하부 패턴(210) 사이에서 제2_1 게이트 전극(120_1)의 폭(W22)보다 크다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8 및 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1_1 깊이(d11)는 제1_2 깊이(d12)와 같을 수 있다. 또한, 제2_2 깊이(d22)는 제2_1 깊이(d21)와 같을 수 있다.
다르게 설명하면, 제1_1 깊이(d11), 제1_2 깊이(d12), 제2_1 깊이(d21) 및 제2_2 깊이(d22)는 서로 간에 동일할 수 있다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1_1 깊이(d11)는 제1_2 깊이(d12)보다 작다. 또한, 제2_2 깊이(d22)는 제2_1 깊이(d21)보다 작다.
제1_1 깊이(d11)는 제2_2 깊이(d22)와 같을 수 있다. 제1_2 깊이(d21)는 제1_2 깊이(d12)와 같을 수 있다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1_1 깊이(d11)는 제2_2 깊이(d22)와 다를 수 있다. 예를 들어, 제1_1 깊이(d11)는 제2_2 깊이(d22)보다 크다.
제1_1 깊이(d11)는 제1_2 깊이(d12)보다 크다. 제2_2 깊이(d22)는 제2_1 깊이(d21)와 같을 수 있다. 제1_2 깊이(d12)는 제2_1 깊이(d21) 및 제2_2 깊이(d22)와 같다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1_1 깊이(d11)는 제2_2 깊이(d22)보다 크다. 제2_2 깊이(d22)는 제2_1 깊이(d21)보다 작다.
제2_1 깊이(d21)는 제1_2 깊이(d12)와 같을 수 있다. 제1_2 깊이(d12) 및 제2_1 깊이(d21)는 제1_1 깊이(d11)보다 작고, 제2_2 깊이(d22)보다 크다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8 및 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2_1 깊이(d21)는 제1_2 깊이(d12)와 다를 수 있다.
예를 들어, 제2_1 깊이(d21)는 제1_2 깊이(d12)보다 작을 수 있다. 제2 게이트 분리 구조체(GCS2)는 제1_1 시트 패턴(NS1_1)보다 제2_1 시트 패턴(NS2_1)에 더 인접할 수 있다.
예를 들어, 제1_1 깊이(d11)는 제2_2 깊이(d22)와 같을 수 있다. 제1_1 깊이(d11)는 제2_1 깊이(d21) 및 제1_2 깊이(d12)보다 클 수 있다.
도시되지 않았지만, 일 예로, 제1_1 깊이(d11)는 제1_2 깊이(d12)와 동일할 수 있다. 다른 예로, 제1 깊이(d11)는 제1_2 깊이(d12)보다 작고, 제2_1 깊이(d21)보다 클 수 있다. 또 다른 예로, 제1 깊이(d11)는 제2_1 깊이(d21)와 동일할 수 있다. 또 다른 예로, 제1 깊이(d11)는 제2_1 깊이(d21)보다 작을 수 있다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2_1 깊이(d21)는 제1_2 깊이(d12)보다 작다.
제1_1 깊이(d11)는 제2_2 깊이(d22)와 다를 수 있다. 예를 들어, 제1_1 깊이(d11)는 제2_2 깊이(d22)보다 클 수 있다.
제2_1 깊이(d21)는 제2_2 깊이(d22)와 다를 수 있다. 예를 들어, 제2_1 깊이(d21)는 제2_2 깊이(d22)보다 작을 수 있다. 제2_2 깊이(d22)는 제1_2 깊이(d12)보다 작을 수 있다.
도시된 것과 달리, 일 예로, 제2_2 깊이(d22)는 제1_2 깊이(d12)보다 클 수 있다. 다른 예로, 제2_2 깊이(d22)는 제2_1 깊이(d12)와 같거나 작을 수 있다. 또, 다른 예로, 제1_1 깊이(d11)는 제2_2 깊이(d22)보다 작을 수 있다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2_1 깊이(d21)는 제1_2 깊이(d12)보다 작다.
제1_1 깊이(d11)는 제1_2 깊이(d12)와 같을 수 있다. 제2_1 깊이(d21)는 제2_2 깊이(d22)와 같을 수 있다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 18은 도 17의 D - D를 따라 절단한 단면도이다. 설명의 편의상, 도 8 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 17의 C - C를 따라 절단한 단면도는 도 4 및 도 7 중 하나일 수 있다.
도 17 및 도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 분리 구조체(GCS2)가 분리하는 게이트 전극의 개수는 제1 게이트 분리 구조체(GCS1)이 분리하는 게이트 전극의 개수보다 작다.
제1 게이트 전극의 제1 그룹(120_1, 120_4, 120_5)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 교차할 수 있다. 제1 게이트 전극의 제1 그룹(120_1, 120_4, 120_5)은 제1 게이트 분리 구조체(GCS1)에 의해 분리되고, 제2 게이트 분리 구조체(GCS2)에 의해 분리되지 않는다.
제1 게이트 전극의 제2 그룹(120_2, 120_3)은 제1 활성 패턴(AP1)과 교차하지만, 제2 활성 패턴(AP2)과 교차하지 않는다. 제2 게이트 전극(220_2, 220_3)은 제1 게이트 전극의 제2 그룹(120_2, 120_3)과 제2 방향(D2)으로 배열될 수 있다.
이하의 설명은 도 17의 C - C를 따라 절단한 단면도가 도 4a와 유사할 경우에 관한 것이다.
도 18에서, 제1 하부 패턴의 상면(110us)을 기준으로, 제1_2 게이트 전극(120_2)은 제1 하부 패턴의 제1 측벽(110_s1)과 제2 방향(D2)으로 제1_1 깊이(d11)만큼 중첩될 수 있다. 제1 하부 패턴의 상면(110us)을 기준으로, 제1_2 게이트 전극(120_2)은 제1 하부 패턴의 제2 측벽(110_s2)과 제2 방향(D2)으로 제1_3 깊이(d13)만큼 중첩될 수 있다.
제2 하부 패턴의 상면(210us)을 기준으로, 제2_2 게이트 전극(220_2)은 제2 하부 패턴의 제1 측벽(210_s1)과 제2 방향(D2)으로 제2_3 깊이(d23)만큼 중첩될 수 있다. 제2 하부 패턴의 상면(210us)을 기준으로, 제2_2 게이트 전극(220_2)은 제2 하부 패턴의 제2 측벽(210_s2)과 제2 방향(D2)으로 제2_2 깊이(d22)만큼 중첩될 수 있다.
예를 들어, 제1_1 깊이(d11)는 제1_2 깊이(d12)와 다를 수 있다. 또한, 제2_1 깊이(d21)는 제2_2 깊이(d22)와 다를 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1_1 깊이(d11)는 제1_2 깊이(d12)보다 크고, 제2_2 깊이(d22)는 제2_1 깊이(d21)보다 크다.
몇몇 실시예들에 따른 반도체 장치에서, 제1_1 깊이(d11)는 제2_2 깊이(d22)와 같을 수 있다. 제2_1 깊이(d21)는 제1_2 깊이(d12)와 같을 수 있다.
도시된 것과 달리, 도 17의 D - D를 따라 절단된 도면 및 이에 관한 설명은 도 10, 도 11 및 도 14에 관한 것과 유사할 수 있다.
상술한 것과 달리, 도 17의 C - C를 따라 절단한 단면도가 도 7과 유사할 경우에 관한 것이다.
이와 같은 경우, 도 17의 D - D를 따라 절단된 도면 및 이에 관한 설명은 도 12, 도 13, 도 15 및 도 16에 관한 것과 유사할 수 있다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 20은 도 19의 C - C를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19 및 도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 패턴(AP1)은 제1 서브 활성 패턴(AP11)과, 제2 서브 활성 패턴(AP12)를 포함할 수 있다.
일 예로, 제1 서브 활성 패턴(AP11)과, 제2 서브 활성 패턴(AP12)은 PMOS가 형성되는 영역일 수 있고, 제2 활성 패턴(AP2)은 NMOS가 형성되는 영역일 수 있다. 다른 예로, 제1 서브 활성 패턴(AP11)과, 제2 서브 활성 패턴(AP12)은 NMOS가 형성되는 영역일 수 있고, 제2 활성 패턴(AP2)은 PMOS가 형성되는 영역일 수 있다.
도시된 것과 달리, 일 예로, 제2 활성 패턴(AP2)도 복수의 서브 활성 패턴을 포함할 수 있다. 다른 예로, 제1 활성 패턴(AP1)은 3개 이상의 서브 활성 패턴을 포함할 수 있다.
제1 서브 활성 패턴(AP11)은 제1 서브 하부 패턴(111)과, 복수의 제1 서브 시트 패턴(NS1_11)을 포함할 수 있다. 제2 서브 활성 패턴(AP12)은 제2 서브 하부 패턴(112)과, 복수의 제2 서브 시트 패턴(NS1_12)을 포함할 수 있다.
제1 서브 하부 패턴(111)은 제2 서브 하부 패턴(112)과 제2 방향(D2)으로 이격될 수 있다. 제1 서브 하부 패턴(111)은 및 제2 서브 하부 패턴(112)은 제1 방향(D1)으로 연장되는 핀 트렌치(FT)에 의해 분리될 수 있다.
제1 서브 하부 패턴(111)은 서로 간에 대향되는 제1 측벽(111_s1)과, 제2 측벽(111_s2)을 포함할 수 있다. 제2 서브 하부 패턴(112)은 서로 간에 대향되는 제1 측벽(112_s1)과, 제2 측벽(112_s2)을 포함할 수 있다.
제1 서브 하부 패턴의 제2 측벽(111_s2)는 제2 서브 하부 패턴의 제1 측벽(112_s1)과 마주볼 수 있다. 제2 서브 하부 패턴의 제2 측벽(112_s2)은 제2 하부 패턴의 제1 측벽(210_s1)을 마주볼 수 있다.
제1 서브 시트 패턴(NS1_11)은 제1 서브 하부 패턴(111) 상에 배치될 수 있다. 제2 서브 시트 패턴(NS1_12)은 제2 서브 하부 패턴(112) 상에 배치될 수 있다.
제1_1 게이트 전극(120_1)은 제1 서브 시트 패턴(NS1_11) 및 제2 서브 시트 패턴(NS1_12)을 감쌀 수 있다.
제1 서브 하부 패턴(111)의 상면을 기준으로, 제1_1 게이트 전극(120_1)은 제1 서브 하부 패턴의 제1 측벽(111_s1)과 제2 방향(D2)으로 제1_1 깊이(d11)만큼 중첩될 수 있다. 제2 서브 하부 패턴(112)의 상면을 기준으로, 제1_1 게이트 전극(120_1)은 제2 서브 하부 패턴의 제2 측벽(112_s2)과 제2 방향(D2)으로 제1_2 깊이(d12)만큼 중첩될 수 있다. 또한, 제1 서브 하부 패턴(111)의 상면을 기준으로, 제1_1 게이트 전극(120_1)은 제1 서브 하부 패턴의 제2 측벽(111_s2)과 제2 방향(D2)으로 제1_4 깊이(d14)만큼 중첩될 수 있다.
예를 들어, 제1_4 깊이(d14)는 제1_2 깊이(d12)보다 작다. 제1_4 깊이(d14)는 제1_1 깊이(d11)보다 작을 수 있다. 도시되지 않았지만, 일 예로, 제1_4 깊이(d14)는 제1_1 깊이(d11)와 같을 수 있다. 다른 예로, 제1_4 깊이(d14)는 제1_1 깊이(d11)보다 클 수 있다.
도 21 내지 도 25는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 21 내지 도 25는 도 1의 C - C 방향을 따라 절단한 중간단계 단면도들이다.
도 21을 참고하면, 기판(100) 상에 핀 트렌치(FT)에 의해 정의되는 제1 핀(F1) 및 제2 핀(F2)이 형성될 수 있다.
제1 핀(F1) 및 제2 핀(F2)은 각각 제1 방향(도 1의 D1)으로 길게 연장될 수 있다. 제1 핀(F1) 및 제2 핀(F2)은 제2 방향(D2)으로 이격될 수 있다.
제1 핀(F1)은 제1 하부 패턴(110)과, 제1 시트 패턴(NS1)과, 제1 희생 패턴(SC_NS1)을 포함할 수 있다. 제1 시트 패턴(NS1)과, 제1 희생 패턴(SC_NS1)는 제1 하부 패턴(110) 상에 교대로 배치될 수 있다.
제1 하부 패턴(110)은 핀 트렌치(FT)에 의해 정의된 제1 측벽(110_s1)과 제2 측벽(110_s2)를 포함할 수 있다.
제2 핀(F2)은 제2 하부 패턴(210)과, 제2 시트 패턴(NS2)과, 제2 희생 패턴(SC_NS2)을 포함할 수 있다. 제2 시트 패턴(NS2)과, 제2 희생 패턴(SC_NS2)는 제2 하부 패턴(210) 상에 교대로 배치될 수 있다.
제2 하부 패턴(210)은 핀 트렌치(FT)에 의해 정의된 제1 측벽(210_s1)과 제2 측벽(210_s2)를 포함할 수 있다.
기판(100) 상에 필드 절연막(105)이 형성될 수 있다. 제1 시트 패턴(NS1) 및 제1 희생 패턴(SC_NS1)은 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 제2 시트 패턴(NS2) 및 제2 희생 패턴(SC_NS2)은 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
핀 보호막(CAP_IL)은 제1 핀(F1) 및 제2 핀(F2) 상에 형성될 수 있다. 핀 보호막(CAP_IL)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀(F1) 및 제2 핀(F2)의 프로파일을 따라 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도시된 것과 달리, 핀 보호막(CAP_IL)은 제1 하부 패턴의 제1 측벽(110_s1), 제1 하부 패턴의 제2 측벽(110_s2), 제2 하부 패턴의 제1 측벽(210_s1) 및 제2 하부 패턴의 제2 측벽(210_s2)을 따라 연장될 수도 있다.
필드 절연막(105) 상에, 더미 게이트 전극(DPG)이 형성될 수 있다. 더미 게이트 전극(DPG)은 핀 보호막(CAP_IL)을 덮는다.
이어서, 더미 게이트 전극(DPG) 상에, 마스크 패턴(MASK)이 형성될 수 있다.
도 22를 참고하면, 마스크 패턴(MASK)을 이용하여, 더미 게이트 전극(DPG)을 관통하는 게이트 분리 트렌치(GCS_H)가 형성될 수 있다.
게이트 분리 트렌치(GCS_H)가 형성되는 동안, 필드 절연막(105)의 일부가 제거될 수 있지만, 이에 제한되는 것은 아니다.
도 23을 참고하면, 게이트 분리 트렌치(GCS_H)를 채우는 제1 게이트 분리 구조체(GCS1)이 필드 절연막(105) 상에 형성될 수 있다.
이어서, 마스크 패턴(MASK)은 제거될 수 있다.
도 24를 참고하면, 제1 게이트 분리 구조체(GCS1)를 이용하여, 더미 게이트 전극(DPG)가 제거될 수 있다.
더미 게이트 전극(DPG)이 제거되어, 제1 게이트 분리 구조체(GCS1) 사이에, 게이트 트렌치(GATE_T)가 형성될 수 있다.
게이트 트렌치(GATE_T)는 필드 절연막(105)을 노출시킨다.
이어서, 핀 보호막(CAP_IL)을 제거하여, 제1 시트 패턴(NS1), 제1 희생 패턴(SC_NS1), 제2 시트 패턴(NS2) 및 제2 희생 패턴(SC_NS2)가 노출된다.
도 25를 참고하면, 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이의 제1 희생 패턴(SC_NS1)이 제거되어, 제1 하부 패턴(110)과 이격된 제1 시트 패턴(NS1)이 형성될 수 있다. 제3 방향(D3)으로 인접한 제2 시트 패턴(NS2) 사이의 제2 희생 패턴(SC_NS2)이 제거되어, 제2 하부 패턴(210)과 이격된 제2 시트 패턴(NS2)이 형성될 수 있다.
물질의 식각 선택비에 의해, 제1 희생 패턴(SC_NS1) 및 제2 희생 패턴(SC_NS2)는 선택적으로 제거될 수 있다.
제1 희생 패턴(SC_NS1) 및 제2 희생 패턴(SC_NS2)이 제거되는 동안, 필드 절연막(105)의 일부도 제거될 수 있다.
제1 게이트 분리 구조체(GCS1) 및 제1 시트 패턴(NS1) 사이의 제1 거리(D1)와, 제1 게이트 분리 구조체(GCS1) 및 제2 시트 패턴(NS2) 사이의 제2 거리(D2)와, 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2) 사이의 제3 거리(D3)에 따라, 필드 절연막(105)이 제거되는 양이 다를 수 있다.
제3 거리(D3)가 제1 거리(D1) 및 제2 거리(D2)보다 클 때, 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2) 사이의 필드 절연막(105)이 가장 많이 리세스될 수 있다.
이어서, 도 4a를 참고하면, 제1 게이트 절연막(130) 및 제1_1 게이트 전극(120_1)이 형성될 수 있다.
도시되지 않았지만, 도 8의 제2 게이트 분리 구조체(GCS2)는 제1 게이트 분리 구조체(GCS1)와 같이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210: 하부 패턴 NS: 시트 패턴
120, 220: 게이트 전극 130, 230: 게이트 절연막

Claims (20)

  1. 제1 방향으로 연장되는 제1 하부 패턴과, 상기 제1 하부 패턴과 이격된 제1 시트 패턴을 포함하는 제1 활성 패턴; 및
    상기 제1 하부 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 시트 패턴을 감싸는 제1 게이트 전극을 포함하고,
    상기 제1 하부 패턴은 서로 간에 대향되는 제1 측벽 및 제2 측벽을 포함하고,
    상기 제1 하부 패턴의 제1 측벽 및 상기 제1 하부 패턴의 제2 측벽은 각각 상기 제1 방향으로 연장되고,
    상기 제1 게이트 전극은 상기 제1 하부 패턴의 제1 측벽과 상기 제2 방향으로 제1 깊이만큼 중첩되고,
    상기 제1 게이트 전극은 상기 제1 하부 패턴의 제2 측벽과 상기 제2 방향으로 제2 깊이만큼 중첩되고,
    상기 제1 깊이는 상기 제2 깊이와 다른 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 하부 패턴과 상기 제2 방향으로 이격된 제2 하부 패턴과, 상기 제2 하부 패턴과 이격된 제2 시트 패턴을 포함하는 제2 활성 패턴과,
    상기 제1 게이트 전극의 제1 종단 및 제2 종단에 배치된 게이트 분리 구조체를 더 포함하고,
    상기 제1 게이트 전극은 상기 제2 하부 패턴 상에 배치되고, 상기 제2 시트 패턴을 감싸는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 하부 패턴의 제1 측벽은 상기 제1 하부 패턴의 제2 측벽보다 상기 게이트 분리 구조체에 인접하고,
    상기 제1 깊이는 상기 제2 깊이보다 작은 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 시트 패턴의 둘레를 따라 배치된 게이트 절연막을 더 포함하고,
    상기 게이트 절연막은 상기 게이트 분리 구조체의 측벽을 따라 연장된 반도체 장치.
  5. 제2 항에 있어서,
    상기 제2 하부 패턴은 상기 제1 하부 패턴의 제2 측벽과 마주보는 제3 측벽과, 상기 제3 측벽과 대향되는 제4 측벽을 포함하고,
    상기 제1 게이트 전극은 상기 제2 하부 패턴의 제3 측벽과 상기 제2 방향으로 제3 깊이만큼 중첩되고,
    상기 제1 게이트 전극은 상기 제2 하부 패턴의 제4 측벽과 상기 제2 방향으로 제4 깊이만큼 중첩되고,
    상기 제4 깊이는 상기 제3 깊이보다 작은 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 깊이는 상기 제4 깊이와 같은 반도체 장치.
  7. 제5 항에 있어서,
    상기 제1 깊이는 상기 제4 깊이와 다른 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 하부 패턴과 상기 제2 방향으로 이격된 제2 하부 패턴과, 상기 제2 하부 패턴과 이격된 제2 시트 패턴을 포함하는 제2 활성 패턴과,
    상기 제2 하부 패턴 상에 상기 제2 방향으로 연장되고, 상기 제2 시트 패턴을 감싸는 제2 게이트 전극과,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치된 게이트 분리 구조체를 더 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제2 하부 패턴은 상기 제1 하부 패턴의 제2 측벽과 마주보는 제3 측벽과, 상기 제3 측벽과 대향되는 제4 측벽을 포함하고,
    상기 제2 게이트 전극은 상기 제2 하부 패턴의 제3 측벽과 상기 제2 방향으로 제3 깊이만큼 중첩되고,
    상기 제2 게이트 전극은 상기 제2 하부 패턴의 제4 측벽과 상기 제2 방향으로 제4 깊이만큼 중첩되고,
    상기 제3 깊이는 상기 제4 깊이와 다른 반도체 장치.
  10. 제8 항에 있어서,
    상기 제2 하부 패턴은 상기 제1 하부 패턴의 제2 측벽과 마주보는 제3 측벽과, 상기 제3 측벽과 대향되는 제4 측벽을 포함하고,
    상기 제2 게이트 전극은 상기 제2 하부 패턴의 제3 측벽과 상기 제2 방향으로 제3 깊이만큼 중첩되고,
    상기 제2 게이트 전극은 상기 제2 하부 패턴의 제4 측벽과 상기 제2 방향으로 제4 깊이만큼 중첩되고,
    상기 제3 깊이는 상기 제4 깊이와 같은 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 하부 패턴의 제1 측벽의 적어도 일부 및 상기 제1 하부 패턴의 제2 측벽의 적어도 일부를 따라 연장된 핀 라이너를 더 포함하는 반도체 장치.
  12. 제1 방향으로 연장되는 제1 하부 패턴과, 상기 제1 하부 패턴과 이격된 제1 시트 패턴을 포함하는 제1 활성 패턴;
    상기 제1 하부 패턴과 상기 제1 방향과 다른 제2 방향으로 이격된 제2 하부 패턴과, 상기 제2 하부 패턴과 이격된 제2 시트 패턴을 포함하는 제2 활성 패턴;
    상기 제1 하부 패턴 상에, 상기 제2 방향으로 연장되고, 상기 제1 시트 패턴을 감싸는 제1 게이트 전극; 및
    상기 제2 하부 패턴 상에, 상기 제2 방향으로 연장되고, 상기 제2 시트 패턴을 감싸는 제2 게이트 전극을 포함하고,
    상기 제1 하부 패턴은 서로 간에 대향되는 제1 측벽 및 제2 측벽을 포함하고,
    상기 제1 하부 패턴의 제1 측벽 및 상기 제1 하부 패턴의 제2 측벽은 각각 상기 제1 방향으로 연장되고,
    상기 제2 하부 패턴은 상기 제1 하부 패턴의 제2 측벽과 마주보는 제3 측벽과, 상기 제3 측벽과 대향되는 제4 측벽을 포함하고,
    상기 제1 게이트 전극은 상기 제1 하부 패턴의 제1 측벽과 상기 제2 방향으로 제1 깊이만큼 중첩되고,
    상기 제2 게이트 전극은 상기 제2 하부 패턴의 제4 측벽과 상기 제2 방향으로 제4 깊이만큼 중첩되고,
    상기 제1 깊이는 상기 제4 깊이와 다른 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치된 게이트 분리 구조체를 더 포함하고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 제2 방향을 따라 배열되고,
    상기 제1 게이트 전극은 상기 제1 하부 패턴의 제2 측벽과 상기 제2 방향으로 제2 깊이만큼 중첩되고,
    상기 제2 게이트 전극은 상기 제2 하부 패턴의 제3 측벽과 상기 제2 방향으로 제3 깊이만큼 중첩되는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 깊이는 상기 제2 깊이와 같고, 상기 제3 깊이는 상기 제3 깊이와 동일한 반도체 장치.
  15. 제13항에 있어서,
    상기 제1 깊이는 상기 제2 깊이와 같고, 상기 제3 깊이는 상기 제4 깊이와 다른 반도체 장치.
  16. 제12 항에 있어서,
    상기 제1 하부 패턴 및 상기 제2 하부 패턴 사이에 배치된 게이트 분리 구조체를 더 포함하고,
    상기 제1 활성 패턴은 상기 제1 하부 패턴 상에 상기 제1 시트 패턴과 상기 제1 방향으로 이격된 제3 시트 패턴을 더 포함하고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 제1 방향으로 이격되고,
    상기 제1 게이트 전극의 단변은 상기 게이트 분리 구조체와 마주보고,
    상기 제2 게이트 전극의 단변은 상기 게이트 분리 구조체와 마주보지 않고,
    상기 제2 게이트 전극은 상기 제1 하부 패턴 상으로 연장되고, 상기 제3 시트 패턴을 감싸는 반도체 장치.
  17. 제1 방향으로 이격된 제1 셀 분리 구조체 및 제2 셀 분리 구조체;
    상기 제1 셀 분리 구조체 및 상기 제2 셀 분리 구조체 사이에, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 하부 패턴;
    상기 제1 셀 분리 구조체 및 상기 제2 셀 분리 구조체 사이에, 상기 제1 하부 패턴과 제1 방향으로 이격된 제2 하부 패턴;
    상기 제1 하부 패턴 상에, 상기 제1 하부 패턴과 이격된 제1 시트 패턴;
    상기 제2 하부 패턴 상에, 상기 제2 하부 패턴과 이격된 제2 시트 패턴;
    상기 제1 하부 패턴의 상면 및 상기 제1 시트 패턴을 감싸고, 상기 제1 셀 분리 구조체의 측벽을 따라 연장된 제1 게이트 절연막; 및
    상기 제1 게이트 절연막 상에, 상기 제1 시트 패턴을 감싸는 제1 게이트 전극을 포함하고,
    상기 제1 하부 패턴은 서로 간에 대향되는 제1 측벽 및 제2 측벽을 포함하고,
    상기 제1 하부 패턴의 제1 측벽 및 상기 제1 하부 패턴의 제2 측벽은 각각 상기 제2 방향으로 연장되고,
    상기 제2 하부 패턴은 상기 제1 하부 패턴의 제2 측벽과 마주보는 제3 측벽과, 상기 제3 측벽과 대향되는 제4 측벽을 포함하고,
    상기 제1 게이트 전극은 상기 제1 하부 패턴의 제1 측벽과 상기 제1 방향으로 제1 깊이만큼 중첩되고,
    상기 제1 게이트 전극은 상기 제1 하부 패턴의 제2 측벽과 상기 제1 방향으로 제2 깊이만큼 중첩되고,
    상기 제1 깊이는 상기 제2 깊이와 다른 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 게이트 절연막 및 상기 제1 게이트 전극은 상기 제2 시트 패턴을 감싸고,
    상기 제1 깊이는 상기 제2 깊이보다 작은 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 게이트 전극은 상기 제2 하부 패턴의 제3 측벽과 상기 제1 방향으로 제3 깊이만큼 중첩되고,
    상기 제1 게이트 전극은 상기 제2 하부 패턴의 제4 측벽과 상기 제1 방향으로 제4 깊이만큼 중첩되고,
    상기 제3 깊이는 상기 제4 깊이와 큰 반도체 장치.
  20. 제17 항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제2 시트 패턴을 감싸는 제2 게이트 전극과,
    상기 제1 게이트 전극의 단변과 상기 제2 게이트 전극의 단변 사이에 배치된 게이트 분리 구조체를 더 포함하고,
    상기 제1 셀 분리 구조체의 상기 제1 방향으로의 폭은 상기 게이트 분리 구조체의 상기 제1 방향으로의 폭보다 큰 반도체 장치.
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