Nothing Special   »   [go: up one dir, main page]

BE1008384A3 - Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal. - Google Patents

Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal. Download PDF

Info

Publication number
BE1008384A3
BE1008384A3 BE9400527A BE9400527A BE1008384A3 BE 1008384 A3 BE1008384 A3 BE 1008384A3 BE 9400527 A BE9400527 A BE 9400527A BE 9400527 A BE9400527 A BE 9400527A BE 1008384 A3 BE1008384 A3 BE 1008384A3
Authority
BE
Belgium
Prior art keywords
layer
semiconductor
conductive
insulating layer
elements
Prior art date
Application number
BE9400527A
Other languages
English (en)
Inventor
Ronald Dekker
Henricus G R Maas
Den Einden Wilhelmus T A J Van
Original Assignee
Koninkl Philips Electronics Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninkl Philips Electronics Nv filed Critical Koninkl Philips Electronics Nv
Priority to BE9400527A priority Critical patent/BE1008384A3/nl
Priority to DE69505048T priority patent/DE69505048T2/de
Priority to EP95201277A priority patent/EP0684643B1/en
Priority to JP7122303A priority patent/JP2987081B2/ja
Priority to KR1019950012817A priority patent/KR100348233B1/ko
Priority to US08/447,597 priority patent/US5504036A/en
Priority to CN95108567A priority patent/CN1061783C/zh
Priority to TW084105282A priority patent/TW288193B/zh
Application granted granted Critical
Publication of BE1008384A3 publication Critical patent/BE1008384A3/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Wire Bonding (AREA)
  • Thin Film Transistor (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Weting (AREA)

Abstract

Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een eerste zijde (2) van een halfgeleiderplak (1), die is voorzien van een op een isolerende laag (3) liggende laag halfgeleidermateriaal (4), halfgeleiderelementen (5) en geleidersporen (14) worden gevormd. Daarna wordt de halfgeleiderplak (1) met deze eerste zijde (2) bevestigd op een dragerplak (15), waarna vanaf de andere, tweede zijde (17) materiaal van de halfgeleiderplak (1) wordt verwijderd tot de isolerende laag (3) is blootgelegd. De isolerende laag (3) wordt voorzien van contactvensters (18) waarin geleidende elementen (19) worden aangebracht. Dit gebeurt vanaf de eerste zijde (2) van de halfgeleiderplak (1) nog voordat deze wordt bevestigd op de dragerplak (15). De halfgeleiderelementen (5) worden door de geleidende elementen (19) uitwendig gecontacteerd met een contactdraad (20). De contactvensters (18) en de geleidende elementen (19) kunnen gevormd worden tijdens processtappen die worden uitgevoerd om de halfgeleiderelementen te vervaardigen.

Description

Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal.
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van halfgeleiderinrichtingen, waarbij op een eerste zijde van een halfgeleiderplak, die is voorzien van een op een isolerende laag liggende laag halfgeleidermateriaal, halfgeleiderelementen en geleidersporen worden gevormd, waarna de halfgeleiderplak met deze eerste zijde wordt bevestigd op een dragerplak en waarna vanaf de andere, tweede zijde materiaal van de halfgeleiderplak wordt verwijderd tot de isolerende laag is blootgelegd, bij welke werkwijze de isolerende laag wordt voorzien van contactvensters waarin geleidende elementen worden aangebracht die zijn verbonden met de halfgeleiderelementen.
Door de dragerplak op gebruikelijke wijze, bijvoorbeeld door zagen, te verdelen in afzonderlijke delen worden afzonderlijke halfgeleiderinrichtingen gevormd, die een of meerdere halfgeleiderelementen kunnen bevatten. In het eerste geval spreekt men van discrete, in het tweede geval van geïntegreerde halfgeleiderinrichtingen. De halfgeleiderelementen kunnen bijvoorbeeld bipolaire transistoren of een veldeffecttran-sistoren zijn.
Omdat de halfgeleiderplak na de vorming van de halfgeleiderelementen niet meer hoeft te worden verhit tot temperaturen die boven circa 200°C liggen, hoeven aan de bevestiging van de halfgeleiderplak op de dragerplak en aan de dragerplak zelf geen extreem hoge eisen te worden gesteld. De halfgeleiderplak kan bijvoorbeeld met een kunstharslijm, zoals een epoxy- of acrylaatlijm, op een geleidende dragerplak, zoals bijvoorbeeld van een metaal als koper, of op een isolerende dragerplak, zoals bijvoorbeeld van een isolator als glas of aluminiumoxyde, worden bevestigd. De dragerplak mag een uitzettingscoëffïciënt hebben die afwijkt van die van het materiaal van de halfgeleiderplak. Tijdens verdere processtappen zullen verschillen in uitzetting gering zijn en kunnen dan door de lijmlaag worden opgevangen.
De laag halfgeleidermateriaal, bijvoorbeeld van silicium, kan monokristal-lijn, maar ook polykristallijn of amorf zijn. De isolerende laag, bijvoorbeeld van siliciumoxyde, kan door depositie maar ook op andere wijze worden gerealiseerd. Een laag siliciumoxyde kan bijvoorbeeld worden verkregen door implantatie van zuurstofio-nen in een siliciumplak.
De isolerende laag waarop de laag halfgeleidermateriaal is aangebracht kan, tijdens de materiaal verwijderende behandeling, waarbij de isolerende laag wordt blootgelegd, dienen als laag waarop deze materiaalverwijdering van zelf stopt. Tijdens een etsbehandeling als ets-stoplaag, tijdens een polijstbehandeling als polijst-stoplaag.
De isolerende laag zelf wordt niet verwijderd en dient verder als isolatie van de halfgeleiderelementen. De isolerend laag wordt voorzien van contactvensters waarin geleidende elementen worden aangebracht die zijn verbonden met de halfgeleiderelementen. Door deze geleidende elementen kunnen de halfgeleiderelementen dan uitwendig worden gecontacteerd.
Uit het engelstalige uittreksel van JP-A-1/18248 is een werkwijze van de in de aanhef genoemde soort bekend, waarbij de isolerende laag wordt voorzien van contactvensters en waarbij de geleidende elementen in de contactvensters worden aangebracht, nadat de isolerende laag door de materiaal verwijderende behandeling is blootgelegd.
Om de contactvensters in de isolerende laag te vormen dient, zoals gebruikelijk, op de isolerende laag een fotolakmasker te worden aangebracht. Daarbij wordt een laag fotolak op de blootgelegde isolerende laag aangebracht, waarop vervolgens een fotomasker wordt afgebeeld. Een bezwaar van de bekende werkwijze is, dat bij dit fotolithografische proces geen gebruik kan worden gemaakt van uitrichtkenmer-ken die op de eerste zijde van de halfgeleiderplak werden aangebracht tijdens het aan die zijde aanbrengen van het halfgeleiderelement en de geleidersporen. Ook voor het aanbrengen van de geleidende elementen in de contactvensters dient een fotolakmasker te worden aangebracht waarbij deze uitrichtkenmerken niet kunnen worden gebruikt.
Verder zal er in de praktijk voor het aanbrengen van de contactvensters en de geleidende elementen andere apparatuur nodig blijken te zijn dan die welke wordt gebruikt bij het vormen van de halfgeleiderelementen en de geleidersporen op de halfgeleiderplak. De dragerplak, waarop het halfgeleiderelement en de geleidersporen en de isolerende laag zijn bevestigd, vertoont bijvoorbeeld een andere dikte dan die van de halfgeleiderplak.
Met de uitvinding wordt beoogd een werkwijze te verschaffen die het mogelijk maakt om voor het vormen van de contactvensters in de isolerende laag en voor het vormen van de geleidende elementen gebruik te kunnen maken van de zelfde fotolithografische apparatuur en van dezelfde uitrichtkenmerken op de eerste zijde van de halfgeleiderplak als worden gebruikt bij het vormen van de halfgeleiderelementen en de geleidersporen op de eerste zijde van de halfgeleiderplak.
De in de aanhef genoemde werkwijze heeft daartoe als kenmerk, dat de isolerende laag wordt voorzien van contactvensters en dat de geleidende elementen in de contactvensters worden aangebracht vanaf de eerste zijde van de halfgeleiderplak nog voordat deze wordt bevestigd op de dragerplak.
Voor het aanbrengen van de contactvensters in de isolerende laag en voor het aanbrengen van de geleidende elementen wordt dezelfde halfgeleiderplak aan zijn zelfde eerste zijde bewerkt als bij de vorming van de halfgeleiderelementen en de geleidersporen. Daarbij kan gebruik gemaakt worden van dezelfde lithografische apparatuur en van dezelfde uitrichtkenmerken. De uitvinding berust op het inzicht, dat de geleidende elementen die in de contactvensters worden aangebracht voordat de halfgeleiderplak wordt bevestigd op de dragerplak worden blootgelegd bij de materiaal verwijderende behandeling waarbij de isolerende laag wordt blootgelegd. Deze blootgelegde geleidende elementen maken dan de uitwendige contactering van de halfgeleiderelementen mogelijk.
In de praktijk kunnen alle processtappen die voorafgaan aan de bevestiging van de halfgeleiderplak op de dragerplak in een andere ruimte worden uitgevoerd als de ruimte waarin de overige processtappen worden uitgevoerd. Eerstgenoemde stappen moeten worden uitgevoerd in een stofvrije ruimte (clean-room), de andere kunnen daarbuiten worden uitgevoerd in een ruimte waarin aan het afwezig zijn van stofdeeltjes minder strenge eisen worden gesteld. Omdat een dergelijke ruimte veel goedkoper is dan een stofvrije ruimte kan de werkwijze volgens de uitvinding relatief goedkoop worden uitgevoerd.
De geleidersporen en de geleidende elementen kunnen in een enkele fotolithografische stap worden gevormd, als na de vorming van de contactvensters in de isolerende laag, een geleidende laag wordt gedeponeerd op de eerste zijde van de halfgeleiderplak, waarin vervolgens zowel de geleidersporen als de geleidende elemen- ten worden gevormd.
Bij voorkeur wordt de geleidende laag gedeponeerd op een geleidende onderlaag, waarna de geleidersporen en de geleidende elementen zowel in de geleidende laag als in de onderlaag worden gevormd. De materialen van de onderlaag en de geleidende laag kunnen dan zo gekozen worden, dat tijdens het blootleggen van de isolerende laag de geleidende laag door de onderlaag goed beschermd wordt en dat bovendien de geleidersporen een relatief lage electrische weerstand vertonen. Wordt een halfgeleiderplak van silicium toegepast met een isolerende laag van siliciumoxyde waarop een laag halfgeleidermateriaal van silicium is aangebracht, dan wordt tijdens het blootleggen van de isolerende laag silicium verwijderd. Deze materiaal verwijderende behandeling moet daarbij stoppen als de isolerende laag van siliciumoxyde is bereikt.
Dit kan op gebruikelijke wijze bijvoorbeeld zeer selectief in een etsbad met KOH. In dat geval kan de geleidende laag erg goed beschermd worden door een onderlaag van titaan, van wolfraam of van een legering van titaan en wolfraam. Door op de onderlaag bijvoorbeeld een laag van aluminium of van een aluminium legering aan te brengen kunnen geleidersporen gevormd worden met een electrische weerstand die veel kleiner is dan die van geleidersporen gevormd in een laag van titaan, van wolfraam of van een legering van titaan en wolfraam.
Ook kunnen, voordat de geleidende laag wordt gedeponeerd, de contact-vensters op hun bodem worden voorzien van een hulplaag. De geleidende laag wordt dan tijdens het blootleggen van de isolerende laag beschermd door deze hulplaag. Bij gebruik van eenzelfde halfgeleiderplak als hiervoor, kan de hulplaag vervaardigd worden van titaan, van wolfraam of van een legering van titaan en wolfraam. De hulplaag kan nu echter ook van een niet geleidend materiaal worden vervaardigd. In het hier gegeven voorbeeld bijvoorbeeld van siliciumnitride, dat zeer goed als ets-stop dient bij het etsen in een etsbad met KOH. Tijdens of na de materiaal verwijderende behandeling moet dan wel de geleidende laag binnen de contactvenster worden blootgelegd.
De geleidende laag wordt niet alleen blootgelegd als de hulplaag van een isolerend materiaal is vervaardigd, maar bij voorkeur ook als deze hulplaag van een geleidend materiaal is en ook in het geval dat de geleidende laag is aangebracht op een geleidende onderlaag. In al deze gevallen is het dan mogelijk om de geleidende laag te vervaardigen van een materiaal, zoals van aluminium of van een aluminiumlegering, waarop voor de uitwendige contactering met behulp van een gebruikelijke bond-techniek een geleidende draad kan worden aangebracht.
De uitvinding wordt in het navolgende, bij wijze van voorbeeld, nader toegelicht aan de hand van een tekening. Hierin tonen
Fig. 1 tot en met 6 schematisch en in dwarsdoorsnede een deel van een halfgeleiderinrichting tijdens enkele stadia van vervaardiging met behulp van de werkwijze volgens de uitvinding en
Fig. 7 tot en met 10 schematisch en in dwarsdoorsnede een deel van een halfgeleiderinrichting tijdens enkele stadia van vervaardiging met behulp voorkeursuitvoeringen van de werkwijze volgens de uitvinding.
In de figuren 1 tot en met 6 worden schematisch en in dwarsdoorsnede een deel van een halfgeleiderinrichting tijdens enkele stadia van vervaardiging met behulp van de werkwijze volgens de uitvinding getoond. Hierbij wordt uitgegaan van een circa 700/xm dikke halfgeleiderplak 1 die aan zijn eerste zijde 2 is voorzien van een op een isolerende laag 3 liggende laag halfgeleidermateriaal 4. In dit voorbeeld wordt uitgegaan van een halfgeleiderplak 1 van monokristallijn silicium waarin een circa 0,4μπι dikke laag siliciumoxyde 3 is door implantatie van zuurstofionen. Op de laag siliciumoxyde 3 bevindt zich een circa 0,1 μπι dikke laag halfgeleidermateriaal van monokristallijn silicium 4. Voor het wezen van de uitvinding is dit echter niet van belang. De laag halfgeleidermateriaal kan ook een laag polykristallijn of amorf halfgeleidermateriaal zijn die behalve van silicium ook van een andere halfgeleidermateriaal kan zijn. Ook de isolerende laag kan van andere materialen dan siliciumoxyde vervaardigd zijn.
Op de eerste zijde 2 worden op gebruikelijke wijze halfgeleiderelementen gevormd. Dit kunnen allerlei elementen zijn zoals veldeffecttransistors en bipolaire transistors. In dit voorbeeld wordt vanwege de duidelijkheid het aanbrengen van een enkel element in de vorm van een veldeffecttransistor getoond. De laag silicium 4 wordt hiertoe op gebruikelijke wijze voorzien van een p-type dotering en vervolgens in onderling geïsoleerde eilanden 5 verdeeld, in dit voorbeeld door de laag silicium 4 tussen de eilanden 5 van de isolerende laag 3 weg te etsen. In elk van deze eilanden wordt een veldeffecttransistor gevormd. Hiertoe wordt de laag silicium 4 voorzien van een laag poortdiëlectricum 6, waarna de laag silicium 4 wordt onderworpen aan een gebruikelijke thermische oxydatie. Vervolgens wordt een laag polykristallijn silicium 7 gedeponeerd waarin een poortelectrode 8 wordt gevormd. Onder maskering van de poortelectrode 8 worden door implantatie van een n-type doteringsstof vervolgens source 9 en drain 10 gevormd. Tenslotte wordt de aldus gevormde transistor bedekt met een isolerende laag siliciumoxyde 11.
In de laag siliciumoxyde 11 worden contactvensters 12 aangebracht, waarna op gebruikelijke wijze in een geleidende laag 13 geleidersporen 14 worden gevormd op de eerste zijde 2 van de halfgeleideiplak 1.
Na het vormen van de geleidersporen 14 wordt de halfgeleiderplak 1 met zijn eerste zijde 2 bevestigd op een dragerplak 15. In dit voorbeeld wordt de halfgeleiderplak 1 met behulp van een laag acrylaatlijm 16 bevestigd op een circa 1,5 mm dikke dragerplak 15 van glas. De halfgeleiderplak 1 hoeft na de vorming van de geleidersporen 14 niet meer te worden verhit tot temperaturen die boven circa 200°C liggen, daarom hoeven aan de bevestiging van de halfgeleiderplak 1 op de dragerplak 15 en aan de dragerplak 15 zelf geen extreem hoge eisen te worden gesteld. De halfgeleiderplak 1 kan bijvoorbeeld met een kunstharslijm, zoals een epoxy- of zoals in het voorbeeld met een acrylaatlijm, op de dragerplak 15 bevestigd worden. In het voorbeeld is de dragerplak 15 van glas, een dragerplak van metaal, zoals bijvoorbeeld koper, of van een andere isolator, zoals bijvoorbeeld aluminiumoxyde is echter ook mogelijk. In het algemeen mag de dragerplak een uitzettingscoëfficiënt hebben die afwijkt van die van het materiaal van de halfgeleiderplak. Tijdens verdere processtappen zullen verschillen in uitzetting gering zijn en kunnen dan door de lijmlaag worden opgevangen.
Nadat de halfgeleiderplak 1 is bevestigd op de dragerplak 15, wordt vanaf de andere, tweede zijde 17 materiaal van de halfgeleiderplak verwijderd tot de isolerende laag 3 is blootgelegd. Hiertoe wordt de tweede zijde 17 eerst zolang aan een gebruikelijke chemisch mechanische polijstbehandeling onderworpen tot de isolerende laag van siliciumoxyde 3 tot op enkele μπ\ is genaderd waarna deze laag 3 wordt blootgelegd in een etsbad met KOH. De etsbehandeling stopt vanzelf als de laag 3 is bereikt, deze fungeert als ets-stoplaag.
De isolerende laag van siliciumoxyde 3 wordt voorzien van contactvensters 18 waarin geleidende elementen 19 worden aangebracht die zijn verbonden met de halfgeleiderelementen, in de tekening met de source 9 van de transistor. De contactven-sters 18 en de geleidende elementen 19 worden, volgens de uitvinding, gevormd vanaf de eerste zijde 2 van de halfgeleiderplak 1 en nog voordat deze is bevestigd op de dragerplak 15. In dit voorbeeld worden de contactvensters 18 in de isolerende laag van siliciumoxyde 3 gevormd in de zelfde fotolithografische processtap waarin ook de contactvensters 12 in de laag siliciumoxyde 11 worden gevormd. Voor het vormen van de contactvensters 18 kunnen daarom dezelfde, niet getekende uitrichtkenmerken worden gebruikt als die welke worden gebruikt voor het vormen van de contactvensters 12. De geleidersporen 14 en de geleidende elementen 19 worden in dit voorbeeld gevormd in eenzelfde geleidende laag 13. De geleidersporen 14 en de geleidende elementen 19 kunnen dan op gebruikelijke wijze met behulp van een zelfde fotolithografische processtap worden gevormd. De bij de vorming van de contactvensters 12 en 18 gebruikte uitrichtkenmerken kunnen ook nu gebruikt worden.
Nadat de laag isolerende laag van siliciumoxyde 3, vanaf de tweede zijde 17 van de halfgeleiderplak 1, is blootgelegd zijn ook de geleidende elementen 19 die zijn aangebracht in de contactvensters 18 blootgelegd. De halfgeleiderelementen, in het voorbeeld de veldeffecttransistor, kunnen dan door middel van deze blootgelegde geleidende elementen 19 gecontacteerd worden. In het voorbeeld is dit gebeurt door middel van een contactdraad 20 die met behulp van een gebruikelijke bond-techniek is aangebracht. Ook kan op de blootgelegde geleidende elementen 18 langs galvanische weg een uitwendig contact worden aangebracht.
Voor het aanbrengen van dergelijke uitwendige contactdraden 20 wordt de dragerplak, op gebruikelijke wijze, bijvoorbeeld door zagen, verdeeld in afzonderlijke delen, waardoor afzonderlijke halfgeleiderinrichtingen worden gevormd. Deze kunnen een of meerdere halfgeleiderelementen bevatten. In het eerste geval spreekt men van discrete, in het tweede geval van geïntegreerde halfgeleiderinrichtingen.
Alle processtappen die voorafgaan aan de bevestiging van de halfgeleiderplak 1 op de dragerplak 15 kunnen in een andere ruimte worden uitgevoerd als de ruimte waarin de overige processtappen worden uitgevoerd. Eerstgenoemde stappen worden uitgevoerd in een stofvrije ruimte (clean-room), de andere in een ruimte waarin aan het afwezig zijn van stofdeeltjes minder strenge eisen worden gesteld. Daarom kan de werkwijze volgens de uitvinding relatief goedkoop worden uitgevoerd.
Figuur 7 toont een stadium van een voorkeursuitvoering van de werkwij- ze, waarbij de geleidende laag 13 gedeponeerd op een geleidende onderlaag 21, waarna de geleidersporen 14,14A en de geleidende elementen 19,19A zowel in de geleidende laag 13 (14 en 19) als in de onderlaag 21 (14A en 19A) worden gevormd. De materialen van de onderlaag 21 en de geleidende laag 13 kunnen dan zo gekozen worden, dat tijdens het blootleggen van de isolerende laag 3 de geleidende laag 13 door de onderlaag 21 goed beschermd wordt en dat bovendien de geleidersporen 14 een relatief lage electrische weerstand vertonen. In het hier gegeven voorbeeld wordt als materiaal voor de onderlaag 21 titaan, wolfraam of een legering van titaan en wolfraam gekozen. De isolerende laag 3 van siliciumoxyde wordt blootgelegd in een etsbad met KOH. De geleidende laag 13 wordt in dit etsbad goed beschermd door de onderlaag 21. Als materiaal voor laag geleidende laag 13 wordt aluminium of een aluminium legering gekozen. Hierdoor vertonen de geleidersporen 14 een electrische weerstand die veel kleiner is dan die van geleidersporen gevormd in een laag van titaan, van wolfraam of van een legering van titaan en wolfraam.
Figuur 8 toont een stadium van een voorkeursuitvoering van de werkwijze, waarbij, voordat de geleidende laag 13 wordt gedeponeerd, de contactvensters 18 op hun bodem 22 worden voorzien van een hulplaag 23. Dit gebeurt door op de isolerende laag 11 en in de contactvensters 12 en 18 een hulplaag 24 te deponeren en door deze vervolgens te bedekken met een niet getekend fotolakmasker dat het venster 18 en een daaromheen gelegen rand 25 bedekt. Daarna wordt een etsbehandeling uitgevoerd waarbij de onbedekte delen van de hulplaag worden verwijderd. Aldus resteert op de bodem 22 van de contactvensters 18 de hulplaag 23. Nadat de bodem 22 is bedekt door de hulplaag 23 wordt de geleidende laag 13 gedeponeerd waarin vervolgens de geleidersporen 14 en de geleidende elementen 19 worden gevormd.
Tijdens het blootleggen van de isolerende laag 3 wordt de geleidende laag 13 beschermd door de hulplaag 23. In het in figuur 8 geschetste voorbeeld kunnen het materiaal van de hulplaag 23 en dat van de geleidende laag 13 geheel onafhankelijk van elkaar gekozen worden. Het materiaal van de hulplaag zodanig dat het goed bestand is tegen het etsbad met KOH, het materiaal van de geleidende laag 13 zodanig, dat de geleidersporen 14 een lage electrische weerstand vertonen en een goed contact met de halfgeleiderelementen maken. In het hier gegeven voorbeeld kan een hulplaag 23 van titaan, van wolfraam of van een legering van titaan en wolfraam en de geleidende laag 13 van aluminium of van een aluminiumlegering worden vervaardigd. Een hulplaag met een dikte van circa lOOnm geeft dan een voldoende bescherming van de geleidende elementen 19.
Figuur 9 toont een stadium van een voorkeursuitvoering van de werkwijze, waarbij de hulplaag 26 van een niet geleidend materiaal worden vervaardigd. In het hier gegeven voorbeeld bijvoorbeeld een circa 20nm dikke laag van siliciumnitride, dat zeer goed als ets-stop dient bij het etsen in een etsbad met KOH. Tijdens of na het blootleggen van de isolerende laag 3 worden dan tevens, zoals getoond in figuur 10, de geleidende elementen 19 binnen de contactvensters 18 blootgelegd. Dit kan eenvoudig door een etsbehandeling in een gebruikelijk CF4-02-plasma uit te voeren nadat de isolerende laag van siliciumoxyde 3 is blootgelegd in het etsbad met KOH.
De geleidende elementen 19 kunnen ook met voordeel worden blootgelegd als de hulplaag 23, zoals in het voorbeeld van figuur 8, van een geleidend materiaal is of als, zoals in het voorbeeld van figuur 7, de geleidende elementen 19 zijn gevormd op een geleidende onderlaag 19A. In deze gevallen is het dan mogelijk om de geleidende laag 13 te vervaardigen van een materiaal, zoals van aluminium of van een aluminium-legering, waarop voor de uitwendige contactering met behulp van een gebruikelijke bond-techniek een geleidende draad 20 kan worden aangebracht.
4

Claims (5)

1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een eerste zijde van een halfgeleiderplak, die is voorzien van een op een isolerende laag liggende laag halfgeleidermateriaal, halfgeleiderelementen en geleidersporen worden gevormd, waarna de halfgeleiderplak met deze eerste zijde wordt bevestigd op een dragerplak en waarna vanaf de andere, tweede zijde materiaal van de halfgeleiderplak wordt verwijderd tot de isolerende laag is blootgelegd, bij welke werkwijze de isolerende laag wordt voorzien van contactvensters waarin geleidende elementen worden aangebracht die zijn verbonden met de halfgeleiderelementen, met het kenmerk, dat de isolerende laag wordt voorzien van contactvensters en dat de geleidende elementen in de contactvensters worden aangebracht vanaf de eerste zijde van de halfgeleiderplak nog voordat deze wordt bevestigd op de dragerplak.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat na de vorming van de contactvensters in de isolerende laag, een laag geleidend materiaal wordt gedeponeerd op de eerste zijde van de halfgeleiderplak, waarin vervolgens zowel de geleidersporen als de geleidende elementen worden gevormd.
3. Werkwijze volgens conclusie 2, met het kenmerk, dat de laag geleidend materiaal wordt gedeponeerd op een geleidende onderlaag, waarna de geleidersporen en de geleidende elementen zowel in de geleidende laag als in de onderlaag worden gevormd.
4. Werkwijze volgens conclusie 2, met het kenmerk, dat voordat de geleidende laag wordt gedeponeerd de contactvensters op hun bodem worden voorzien van een hulplaag.
5. Werkwijze volgens conclusie 3 of 4, met het kenmerk, na het blootleggen van de isolerende laag, tevens de geleidende laag binnen de contactvensters wordt blootgelegd.
BE9400527A 1994-05-24 1994-05-24 Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal. BE1008384A3 (nl)

Priority Applications (8)

Application Number Priority Date Filing Date Title
BE9400527A BE1008384A3 (nl) 1994-05-24 1994-05-24 Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal.
DE69505048T DE69505048T2 (de) 1994-05-24 1995-05-16 Herstellungsmethode für Halbleiterelemente in einer aktiven Schicht auf einem Trägersubstrat
EP95201277A EP0684643B1 (en) 1994-05-24 1995-05-16 Method of manufacturing semiconductor devices in an active layer on an support substrate
JP7122303A JP2987081B2 (ja) 1994-05-24 1995-05-22 半導体装置製造方法
KR1019950012817A KR100348233B1 (ko) 1994-05-24 1995-05-23 반도체장치의제조방법
US08/447,597 US5504036A (en) 1994-05-24 1995-05-23 Method of manufacturing semiconductor devices with semiconductor elements formed in a layer of semiconductor material provided on a support slice
CN95108567A CN1061783C (zh) 1994-05-24 1995-05-24 制造半导体器件的方法
TW084105282A TW288193B (nl) 1994-05-24 1995-05-25

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
BE9400527 1994-05-24
BE9400527A BE1008384A3 (nl) 1994-05-24 1994-05-24 Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal.

Publications (1)

Publication Number Publication Date
BE1008384A3 true BE1008384A3 (nl) 1996-04-02

Family

ID=3888174

Family Applications (1)

Application Number Title Priority Date Filing Date
BE9400527A BE1008384A3 (nl) 1994-05-24 1994-05-24 Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal.

Country Status (8)

Country Link
US (1) US5504036A (nl)
EP (1) EP0684643B1 (nl)
JP (1) JP2987081B2 (nl)
KR (1) KR100348233B1 (nl)
CN (1) CN1061783C (nl)
BE (1) BE1008384A3 (nl)
DE (1) DE69505048T2 (nl)
TW (1) TW288193B (nl)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204074B1 (en) * 1995-01-09 2001-03-20 International Business Machines Corporation Chip design process for wire bond and flip-chip package
WO1996036072A2 (en) * 1995-05-10 1996-11-14 Philips Electronics N.V. Method of manufacturing a device, by which method a substrate with semiconductor element and conductor tracks is glued to a support body with metallization
AU714520B2 (en) * 1996-01-31 2000-01-06 Cochlear Limited Thin film fabrication technique for implantable electrodes
US5698474A (en) * 1996-02-26 1997-12-16 Hypervision, Inc. High speed diamond-based machining of silicon semiconductor die in wafer and packaged form for backside emission microscope detection
JP2839007B2 (ja) * 1996-04-18 1998-12-16 日本電気株式会社 半導体装置及びその製造方法
US5965933A (en) * 1996-05-28 1999-10-12 Young; William R. Semiconductor packaging apparatus
EP1387401A3 (en) * 1996-10-29 2008-12-10 Tru-Si Technologies Inc. Integrated circuits and methods for their fabrication
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
KR100377033B1 (ko) * 1996-10-29 2003-03-26 트러시 테크날러지스 엘엘시 Ｉｃ 및 그 제조방법
US5897371A (en) * 1996-12-19 1999-04-27 Cypress Semiconductor Corp. Alignment process compatible with chemical mechanical polishing
EP1148546A1 (de) * 2000-04-19 2001-10-24 Infineon Technologies AG Verfahren zur Justierung von Strukturen auf einem Halbleiter-substrat
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
JP3788268B2 (ja) * 2001-05-14 2006-06-21 ソニー株式会社 半導体装置の製造方法
TW487958B (en) * 2001-06-07 2002-05-21 Ind Tech Res Inst Manufacturing method of thin film transistor panel
US6753199B2 (en) * 2001-06-29 2004-06-22 Xanoptix, Inc. Topside active optical device apparatus and method
US7831151B2 (en) 2001-06-29 2010-11-09 John Trezza Redundant optical device array
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
JP4110390B2 (ja) * 2002-03-19 2008-07-02 セイコーエプソン株式会社 半導体装置の製造方法
US20030189215A1 (en) * 2002-04-09 2003-10-09 Jong-Lam Lee Method of fabricating vertical structure leds
US8294172B2 (en) 2002-04-09 2012-10-23 Lg Electronics Inc. Method of fabricating vertical devices using a metal support film
US6841802B2 (en) * 2002-06-26 2005-01-11 Oriol, Inc. Thin film light emitting diode
JP2005150686A (ja) 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法
JP2008509445A (ja) * 2004-08-09 2008-03-27 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 所定量を有する少なくとも２種類の流体及び／又は気体を一緒にする方法
WO2006038150A2 (en) * 2004-10-05 2006-04-13 Koninklijke Philips Electronics N.V. Semiconductor device and use thereof
US20100164079A1 (en) * 2005-06-29 2010-07-01 Koninklijke Philips Electronics, N.V. Method of manufacturing an assembly and assembly
JP2008078486A (ja) * 2006-09-22 2008-04-03 Oki Electric Ind Co Ltd 半導体素子
GB2522565B (en) 2011-06-27 2016-02-03 Pragmatic Printing Ltd Transistor and its method of manufacture
GB2492532B (en) * 2011-06-27 2015-06-03 Pragmatic Printing Ltd Transistor and its method of manufacture
US9728498B2 (en) * 2015-06-30 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6418248A (en) * 1987-07-13 1989-01-23 Nec Corp Manufacture of semiconductor device
EP0486318A1 (en) * 1990-11-15 1992-05-20 Seiko Instruments Inc. Semiconductor device for use in a light valve device, and process for manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532003A (en) * 1982-08-09 1985-07-30 Harris Corporation Method of fabrication bipolar transistor with improved base collector breakdown voltage and collector series resistance
US4596069A (en) * 1984-07-13 1986-06-24 Texas Instruments Incorporated Three dimensional processing for monolithic IMPATTs
US5081061A (en) * 1990-02-23 1992-01-14 Harris Corporation Manufacturing ultra-thin dielectrically isolated wafers
US5091330A (en) * 1990-12-28 1992-02-25 Motorola, Inc. Method of fabricating a dielectric isolated area

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6418248A (en) * 1987-07-13 1989-01-23 Nec Corp Manufacture of semiconductor device
EP0486318A1 (en) * 1990-11-15 1992-05-20 Seiko Instruments Inc. Semiconductor device for use in a light valve device, and process for manufacturing the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 13, no. 196 (E - 755) 10 May 1989 (1989-05-10) *

Also Published As

Publication number Publication date
EP0684643A1 (en) 1995-11-29
KR950034534A (ko) 1995-12-28
JP2987081B2 (ja) 1999-12-06
TW288193B (nl) 1996-10-11
KR100348233B1 (ko) 2002-11-02
DE69505048D1 (de) 1998-11-05
EP0684643B1 (en) 1998-09-30
CN1061783C (zh) 2001-02-07
CN1115118A (zh) 1996-01-17
JPH07321298A (ja) 1995-12-08
DE69505048T2 (de) 1999-05-12
US5504036A (en) 1996-04-02

Similar Documents

Publication Publication Date Title
BE1008384A3 (nl) Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal.
SU654198A3 (ru) Способ изготовлени интегральных схем
EP0166983A2 (en) Method of selectively exposing the sidewalls of a trench and its use to the forming of a metal silicide substrate contact for dielectric filled deep trench isolated devices
JPS5950567A (ja) 電界効果トランジスタの製造方法
CN101188216B (zh) 半导体器件
JP2001526842A (ja) 半導体素子及び金属化層を有する基板を接着剤により取付られているガラス支持体を有する半導体装置
JP4230543B2 (ja) 「チップサイズパッケージ」を有する半導体装置の製造方法
JPH10503328A (ja) 電子装置の製造方法
US4897707A (en) Semiconductor device comprising a capacitor and a buried passivation layer
US6153919A (en) Bipolar transistor with polysilicon dummy emitter
US5236852A (en) Method for contacting a semiconductor device
JPH06302791A (ja) 半導体基板及びその製造方法
EP0091548A2 (en) Semiconductor structure comprising a mesa region, process for forming a semiconductor mesa; vertical field effect transistor and method of forming a vertical semiconductor device
JPS60182139A (ja) 半導体装置
KR100220243B1 (ko) 반도체 소자의 본딩 패드 형성방법
JPS60502129A (ja) Ｍｏｓｆｅｔ　デバイスの埋込みコンタクトの修復方法
JPH0587137B2 (nl)
JPH08124877A (ja) 半導体集積回路の製造方法
JP2002305294A (ja) 半導体基板及びその製造方法
US20060040431A1 (en) Supporting member for semiconductor elements, and method for driving supporting member for semiconductor elements
KR920003460A (ko) 반도체 집적회로의 소자 분리 방법
GB2083698A (en) Semiconductor device
JPS5980971A (ja) Ｍｉｓ半導体装置の製法
JPH0828390B2 (ja) パッド形成方法
KR930009021A (ko) 평탄화된 알루미늄 합금배선 마스킹방법

Legal Events

Date Code Title Description
RE Patent lapsed

Owner name: PHILIPS ELECTRONICS N.V.

Effective date: 19960531