MXPA00006183A - Un extractor de datos digitales auxiliares en una television. - Google Patents

Abstract

Un extractor de datos digitales auxiliares en un receptor de television incluye una fuente de una senal de video compuesta. La senal de video compuesta incluye un componente de datos digitales auxiliares que es ya sea un primer codigo de cuadro que tiene un numero predeterminado de bits y datos auxiliares en un primer formato, o bien, un segundo codigo de cuadro que tiene el mismo numero de bits y datos auxiliares en un segundo formato. Un detector de codigo de cuadro esta acoplado a la fuente de la senal de video compuesta. El detector de codigo de cuadro responde a una subserie de los bits de codigo de cuadro para detectar el primer codigo de cuadro y a una subserie diferente de bits de codigo de cuadro para detectar el segundo codigo de cuadro. Un circuito de utilizacion de datos auxiliares esta acoplado a la fuente de la senal de video compuesta y al detector de codigo de cuadro. El circuito de utilizacion de datos auxiliares recibe datos auxiliares en ya sea el primer formato cuando el primer codigo de cuadro se detecta o bien, en el segundo formato cuando se detecta el segundo codigo de cuadro.

Description

UN EXTRACTOR DE DATOS DIGITALES AUXILIARES EN UNA TELEVISIÓN La presente invención se refiere a un receptor de televisión que incluye un sistema para identificar y extraer datos digitales auxiliares, que tiene una pluralidad de formatos, insertados en el intervalo de extinción vertical de una señal de vídeo de televisión. Actualmente, los datos auxiliares, tales como por ejemplo, información de subtitulación e información de servicio de datos extendidos (XDS) se transmite en una forma digital durante el intervalo de extinción vertical de señales de televisión estándares. La información de subtitulación representa los caracteres de subtitulación, y la información de servicio de datos extendidos incluye una variedad de datos auxiliares. Esta información se inserta en ubicaciones conocidas en el intervalo de extinción vertical de la señal de vídeo de televisión y se formatea de una manera conocida. En la señal de televisión de NTSC en los Estados Unidos de Norteamérica la línea 21 .en el campo 1 está reservada para información de subtitulación, y la línea 21 del campo 2 está reservada para información de servicio de datos extendidos. Con referencia a la Figura 1, la señal de subtitulación se ilustra en la segunda forma de onda de la parte superior, denominada SEÑAL DE SUBTITULACIÓN. Esta señal incluye un primer intervalo de 10.5 microsegundos (µe) en los cuales la señal permanece nominalmente a 0 IRE de amplitud. Esto es seguido por un intervalo de entrada de funcionamiento de reloj de 14 µß que contiene siete ciclos de una señal de reloj de onda de seno de 500 kHz que tiene una amplitud pico a pico que es la misma que los datos de subtitulación, que sigue. La amplitud pico a pico es nominalmente \ ., 50 IRE. El intervalo de entrada de funcionamiento es seguido por un s periodo de 3 µß de señal 0 IRE. Después del intervalo de señal de 0 IRE de 3 µß, un bit de inicio de 2 µß de duración ocurre, seguido por 16 intervalos de bit de datos, cada uno también de una duración de 2 µe, en los cuales los datos son transmitidos en un formato de no retorno a cero (NRZ). De esta manera se transmiten dos bytes de x. , lo información de subtitulación. Un procesador de subtitulación en un receptor extrae los datos de subtitulación de su ubicación en el intervalo de extinción vertical y despliega esa información en el dispositivo de despliegue de televisión. La información auxiliar digital que no sea información de 15 servicio de datos extendidos y de subtitulación también se puede transmitir en el intervalo de extinción vertical, usando el mismo formato por ejemplo, información de programación de programa de ' televisión. La compañía Starsight ha proporcionado un servicio de programación en el cual la información de programación se 20 transmitió en el intervalo de extinción vertical de la señal de vídeo, usando el mismo formato que la información de subtitulación. Un procesador de programación en un receptor extrae los datos de programación de su ubicación en e! intervalo de extinción vertical y despliega esa información, permitiendo que el televidente haga 25 selecciones de programa de televisión con base en los datos de programación desplegados. Sin embargo, recientemente, la compañía Gemstar ha propuesto otro formato para datos digitales auxiliares, específicamente datos de programación de programa de televisión. Ninguna ubicación en el intervalo de extinción vertical se ha reservado para la información de programación de Starsight o Gemstar. Por lo tanto, diferentes transmisores pueden incluirla libremente en cualquier ubicación en el intervalo de extinción vertical, excepto las ubicaciones (líneas 21 en los campos 1 y 2) reservadas para la información de subtitulación y la información de servicio de datos extendidos. También, los datos transmitidos en el sistema de Gemstar propuesto, puede a veces estar en el formato de subtitulación, arriba descrito, y otras veces estar en un formato recientemente propuesto, denominado el formato Gemstar en el resto de esta solicitud. La señal del formato Gemstar se ilustra en la Figura 1 como la tercer forma de onda desde la parte superior denominada SEÑAL DE GEMSTAR. Una línea de formato Gemstar en el intervalo de extinción vertical también empieza con 10.5 de señal de 0 IRE nominalmente. Pero ese intervalo es seguido sólo por 5 ciclos de una señal de reloj de entrada de funcionamiento de onda de seno de 500 kHz, pico a pico de 50 IRE nominalmente. La señal de reloj de entrada de funcionamiento es seguida inmediatamente por un cuadro de nueve bits digitales identificando el código que tiene el valor predeterminado de 011101101. Cada bit en el código de cuadro toma 1 µe, y está en formato de no retorno a cero. El código de cuadro es seguido inmediatamente por 32 bits de datos, cada uno tomando también 1 µß, en formato de no retorno a cero. De esta manera, cuatro bytes de datos de programación se transmiten en la ubicación de subtitulación en el intervalo de extinción vertical. De nuevo, un procesador de programación en el receptor extrae los datos de programación de su ubicación en el intervalo de extinción vertical y permite al televidente realizar selecciones con base en los datos de programación. Es deseable proporcionar un decodificador de información auxiliar que decodifique de manera confiable los múltiples formatos de datos auxiliares tales como los datos de formato Gemstar y los datos de subtitulación. Un problema que puede surgir al decodificar datos auxiliares es que el ruido de señal puede hacer que los datos se decodifiquen de manera incorrecta. Por ejemplo, el ruido puede hacer que uno o más bits de un código de cuadro sean incorrectos. Como resultado, un detector de código de cuadro puede procesar un código de cuadro que contiene errores relacionados con ruido e indicar incorrectamente el tipo de datos que existe en una porción particular de una señal de televisión. Por ejemplo, un decodificador que procesa un código de cuadro de Gemstar que contiene bits erróneos puede indicar incorrectamente que el intervalo de linea asociado con el código de cuadro no contiene datos de Gemstar. Como resultado, el decodificador puede ignorar el intervalo de linea en lugar de decodificar los datos como se desea.

De conformidad con los principios de la presente invención, un extractor de datos digitales auxiliares en un receptor de televisión procesa una señal de vídeo compuesta que incluye componentes de datos digitales auxiliares que tienen ya sea un primer código de cuadro que tiene un número predeterminado de bits y datos auxiliares en un primer formato, o un segundo código de cuadro que tiene el mismo número de bits y datos auxiliares en un segundo formato. Un detector de código de cuadro responde a una subserie de los bits de código de cuadro para detectar el primer código de cuadro y a una subserie diferente de bits de código de cuadro para detectar el segundo código de cuadro. Un circuito de utilización de datos auxiliares recibe datos auxiliares en ya sea el primer formato cuando el primer código de cuadro se detecta o el segundo formato cuando se detecta el segundo código de cuadro. De conformidad con otro aspecto de la invención, un decodificador de información auxiliar tiene un primer modo de operación para detectar cualquier ocurrencia de información auxiliar en una señal y un segundo modo de operación para detectar una ocurrencia particular de información auxiliar en la señal. La invención se explicará con referencia a los dibujos en los cuales: La Figura 1. es un diagrama de forma de onda útil en la comprensión de la operación de la presente invención; La Figura 2, es un diagrama de bloques de una porción de un receptor de televisión que incorpora la presente invención; La Figura 3, es un diagrama de bloques más detallado de un extractor de datos de intervalo de extinción vertical de conformidad con la presente invención ; La Figura 4, es un diagrama más detallado, parcialmente en forma de bloque, y parcialmente en forma lógica que ilustra un detector de código de cuadro que se puede usar en un extractor de datos de intervalo de extinción vertical ilustrado en la Figura 3; y Las Figuras 5 y 6, son diagramas más detallados, parcialmente en forma de bloque, y parcialmente en forma lógica que ilustran porciones del circuito controlador ilustrado en la Figura 3. En el resto de esta solicitud, el término receptor de televisión se referirá a un sistema capaz de recibir y procesar una señal de televisión , independientemente de si ese sistema es capaz o no de proporcionar la imagen de vídeo y el componente de audio asociado, Por ejemplo, el término receptor de televisión pretende referirse a un receptor de televisión estándar con un despliegue y bocinas, asi como también puede referirse a los circuitos en una grabadora de cintas de video (VC R) o caja de satélite o cable encima del aparato, todos los cuales contienen circuitos capaces de recibir y procesar una señal de televisión, pero no de desplegar la imagen o proporcionar el sonido representado por una señal de televisión. Además, en el resto de esta solicitud, la información digital auxiliar se referirá ya sea a información de subtitulación o información de programación Gemstar. La Fig ura 2 , es un diagrama de bloque de una porción de un receptor de televisión que incorpora la presente invención. En la Figura 2, sólo se ilustran las porciones del receptor necesarias para comprender la operación de la presente invención . Los expertos en la técnica comprenderá que otros elementos son necesarios para operar un receptor de televisión, y cómo interconectar esos elementos con los elementos ilustrados en la Figura 2. En la Figura 2 , una terminal de entrada 5 está acoplada a una fuente (no mostrada) de una señal de vídeo compuesta. Por ejemplo, en un receptor de televisión estándar, esta fuente puede incluir una antena o conexión de cable, amplificadores de radio frecuencia y frecuencia intermedia, un detector, y posiblemente un elemento para separar el componente de audio del componente de vídeo. Como otro ejemplo, en una grabadora de cintas de vídeo estándar, la fuente puede incluir un mecanismo de transporte de cinta, cabeza de lectura de cinta y amplificadores de relectura. La terminal de entrada 5 está acoplada a terminales de entrada respectivas de un separador de componente de sincronización 10, y un separador de datos 30. Una terminal de salida de señal de sincronización compuesta S del separador de componente de sincronización 10 está acoplada a una terminal de entrada correspondiente S de un extractor de datos 20 de intervalo de extinción vertical (VBI). Una terminal de salida del separador de datos 30 está acoplada a una terminal de entrada de señal de intervalo de extinción vertical V del extractor de datos de intervalo de extinción vertical. Una terminal de sal ida de un oscilador de cristal 40 está acoplada a una terminal de entrada de reloj (RELOJ) del extractor de datos de intervalo de extinción vertical 20. U n microprocesador 50 está acoplado al extractor de datos de intervalo de extinción vertical mediante un bus de datos de ocho bits bidir-eccional. Una terminal de salida de control del microprocesador 50 está acoplada a una terminal de entrada correspondiente del extractor de datos de intervalo de extinción vertical 20, mientras que una terminal de salida de solicitud de interrupción del extractor de datos de intervalo de extinción vertical 20 está acoplada a una terminal de entrada correspondiente del microprocesador 50. En la operación , la señal de vídeo compuesta en i5es una señal de vídeo compuesta estándar, tal como, en los Estados Unidos de Norteamérica, la señal de vídeo compuesta NTSC, y contiene un componente de vídeo y un componente de sincronización (entre otros componentes no aplicables a la comprensión de la presente invención). El separador de componente de sincronización 1 0 opera de una manera conocida para separar el componente de sincronización compuesto de la señal de vídeo compuesta y proporciona ese componente de sincronización al extractor de datos de intervalo de extinción vertical 20. El separador de datos 30 produce una corriente en serie de señales de bit digitales que representa la señal de vídeo compuesta de una manera conocida . Cuando el valor de la señal de video compuesta es mayor que el valor de un nivel de separación, la señal de salida digital del separador 30 está a un primer nivel lógico, y cuando el valor de la señal de vídeo es menor que el valor del nivel de separación, la señal de salida digital está en un segundo nivel lógico. En la modalidad ejemplar descrita en la presente, el primer y v ¦ segundo niveles lógicos corresponden a los valores lógico "1 " y lógico "0", respectivamente. Con referencia a la Figura 1 , la segunda forma de onda de la SEÑAL DE SUBTITU LACIÓN superior ilustra la señal de datos de formato de subtitulación. La señal de entrada de funcionamiento, que consiste de siete ciclos de onda de seno, tiene un valor pico a pico que es el mismo qtle la señal de lo datos de no retorno a cero que sigue. El valor base de la onda de seno es nominalmente 0 I R E y el valor pico es nominalmente 50 I RE. Por lo tanto, la señal de nivel de separación, seleccionada para estar a la mitad entre los valores base y pico, es nominalmente 25 IRE, como se ilustra en la forma de onda de la SEÑAL DE SUBTITU LACIÓN . Los valores base y pico de la señal de entrada de funcionamiento recibida puede, por supuesto, variar, pero de todas maneras es igual a los valores de las porciones correspondientes de los datos de no retorno a cero siguientes. Por lo tanto, el nivel de separación se puede establecer al punto medio entre los valores 2ü reales base y pico recibidos de la señal de entrada de funcionamiento de una manera conocida . Comenzando con los dos últimos ciclos de la señal de entrada de funcionamie nto, 9 ß de ia sal ida del separador de datos 30. que representan el código de cuadro, se ilustran en la SEÑAL DE SUBTITU LACIÓN . Cuando la SE ÑAL DE S U BTITULAC IÓN es mayor que el nivel de separación ilustrado de 25 IRE, la señal de salida digital del separador 30 es una señal lógico " 1 ", y cuando la SEÑAL DE SU BTITULAC IÓN es menor que el nivel de separación ilustrado, el valor de la señal de salida digital es una señal lógico "0". Por lo tanto, el código de cuadro binario producido por el separador de datos 30 en respuesta a la SEÑAL DE SUBTITULACIÓN, es 1010001 1 . El microprocesador 50 proporciona datos que especifican la línea del intervalo de extinción vertical de la cual los datos digitales auxiliares se van a extraer al extractor de datos de intervalo de extinción vertical 20 vía el bus de datos y señales de control. Estos datos se pueden almacenar en un registro en el extractor de datos de intervalo de extinción vertical 20 de una manera conocida. El extractor de datos de intervalo de extinción vertical 20 opera, de una manera descrita con más detalle a continuación, para procesar la señal de intervalo de extinción vertical digitalizada de la línea horizontal de intervalo de extinción vertical previamente especificada mediante el microprocesador 50. El extractor de datos de intervalo de extinción vertical 20 determina la presencia y formato de, y extrae los datos en el intervalo de extinción vertical. En el extremo de esa línea horizontal de intervalo de extinción vertical, el microprocesador 50 es notificado mediante una solicitud de i nterrupción en la terminal de sal ida I RQ . En respuesta a la solicitud de i nterrupción , el microprocesador 50 determina si los datos de i ntervalo de extinción vertical estaban presentes en esa línea , y si es así, transfiere los datos extra ídos del extractor de datos de intervalo de extinción vertical 20 al microprocesador vía el bus de datos mediante señales de activación de lectura proporcionadas al extractor de datos de intervalo de extinción vertical 20 vía la terminal de salida de control, como se describe con más detalle a continuación . La Figura 3, es un diagrama de bloques más detalle de un extractor de datos de intervalo de extinción vertical 20 de conformidad con la presente invención. En la Figura 3, una terminal de entrada V recibe el componente de intervalo de extinción vertical digitalizado de la señal de vídeo del separador de datos 30 (de la Figura 2). La terminal de entrada V está acoplada a una terminal de entrada de datos en serie SI de un registro de desplazamiento de 32 bits 204. U na terminal de salida paralela de 32 bits PO del registro de desplazamiento 204 está acoplada a respectivas terminales de entrada de un generador de paridad 206, un detector de código de cuadro 208 y un circuito de retención 210. Una terminal de salida de cuatro bits del generador de paridad 206 está acoplada a una terminal de entrada correspondiente del circuito de retención 210. La primera y segunda terminales de salida del detector de código de cuadro 208, que producen las señales respectivas CUADRO DE SU BTITU LAC IÓN y CUADRO DE GEMSTAR (descritas con más detalle a continuación) están acopladas a terminales de entrada correspondientes de un circuito controlador 2 1 2. Una terminal de e ntrada S , recibe la señal de sincronización compuesta del separador de componente de sincronización 10 (de la Figura 2). La terminal de entrada S está acoplada a una terminal de entrada correspondiente del circuito controlador 212. La señal de reloj de 4 M Hz del oscilador de cristal 40 (de la Figura 2) está acoplada a una s terminal de entrada de señal de reloj del circuito controlador 212. Una primera terminal de salida del circuito controlador 212, que produce una señal de reloj de desplazamiento, está acoplada a una terminal de entrada de reloj de desplazamiento del registro de desplazamiento 204. Las segunda y tercer terminales de salida del o circuito controlador 212, que producen las señales MODO DE GEMSTAR y MODO DE SU BTITU LACtÓN . respectivamente, (descritas con mayor detalle a continuación) están acopladas a terminales de entrada correspondientes del circuito de retención 210. Una cuarta terminal de salida del circuito controlador 212 , que produce una 5 señal de LÍNEA , está acoplada a una terminal de entrada de reloj R ELOJ del circuito de retención 210. Una quinta terminal de salida del circuito controlador 212, que produce una señal de solicitud de interrupción I RQ , está acoplada a una terminal de salida I RQ, que está acoplada al microprocesador 50 (de l a Figura 2) . Una terminal de entrada CONTROL está acoplada a una terminal de entrada correspondiente del circuito controlador 212, y a cinco termi nales de entrada: EN B 1 , E N B 2 , ENB 3, EN B 4 y EN B S de un ci rcuito de retención 21 0. U na terminal de bus de datos bidireccional de ocho bits también está acoplada al microprocesador 50. La terminal de bus de datos está acoplada a una terminal de entrada del circuito controlador 212 y a cinco terminales de salida de datos de ocho bits: DO 1 , DO 2 , DO 3, DO 4 y DO S del circuito de retención 210. En la operación general, el microprocesador 50 (de la Figura 2) transfiere datos que especifican una línea horizontal en el intervalo de extinción vertical a un registro REG en el circuito controlador 212, vía el bus de datos y las señales de control en la terminal de entrada de CONTROL, de una manera conocida. El circuito controlador 212 monitorea la señal de sincronización compuesta de la terminal de entrada S. Cuando la línea horizontal especificada en el registro REG ocurre , la corriente de datos en serie de la señal del intervalo de extinción vertical para esa línea horizontal, del separador de datos 30, se desplaza a través de del registro de desplazamiento 204 en respuesta a la señal de reloj de desplazamiento del circuito controlador 212. El detector de código de cuadro 208 monitorea los 32 bits en la terminal de salida paralela del registro de desplazamiento 204 para detectar el código de cuadro de ya sea una señal de formato de subtitulación o una señal de formato Gemstar. Si se detecta una señal de formato de subtitulación, una indicación de que los datos de formato de subtitulación están disponibles se proporciona al circuito de retención 210 vía la señal de MODO DE SUBTITULAC IÓN : Si se detecta una señal de formato Gemstar, una indicación de que los datos de formato Gemstar están disponibles se proporciona al circuito de retención 210 vía la señal de MO DO DE G EMSTAR . En cualquiera de estos casos , los datos digitales auxiliares en el formato detectado son extraídos por el registro de desplazamiento 204 y, junto con la información de paridad asociada del generador de paridad 206, también almacenada en el circuito de retención 210. Si no se detecta ninguna señal de s formato, una indicación de que no hay datos disponibles se almacena en el circuito de retención 210. Al mismo tiempo que la información arriba mencionada se almacena en el circuito de retención 210, una señal de interrupción se proporciona al microprocesador 50 vía la línea de señal IRQ. El microprocesador 50, en respuesta a la señal lo de solicitud de interrupción, lee los contenidos del circuito de retención 210, vía el bus de datos y las señales de activación de la terminal de entrada de CONTROL, todo de una manera que se describirá con más detalle a continuación. Aunque la modalidad ilustrada incluye el circuito de retención ís 210, los expertos en la técnica comprenderán que no se requiere absolutamente. Si el microprocesador 50 puede responder a la señal I RQ , y recuperar las señales de MODO DE GEMSTAR y MODO DE , SU BTITU LACIÓN , y los datos digitales auxil iares y datos de paridad asociados antes de la siguiente ocurrencia del intervalo de línea de 20 intervalo de extinción vertical particular (el intervalo de línea de intervalo de extinción vertical especificado por los datos en el registro R EG en la Figura 3) entonces el circuito de retención 210 se puede omitir. En este caso, el microprocesador 50 lee los datos directamente del circuito controlador 212, el registro de 25 desplazamiento 204 y el generador de paridad 206.

El circu ito controlador 212 incluye contadores y circuitos asociados (no mostrados) de una configuración conocida, para supervisar la señal de sincronización compuesta de la terminal de entrada S a fin de detectar campos verticales y contar líneas horizontales. El circuito controlador 212 también incluye circuitos, también de configuración conocida, para comparar la línea horizontal actual con la linea horizontal especificada por los datos en el registro R EG . La señal de LÍN EA se activa (por ejemplo, un lógico "1 " como en la modalidad ilustrada) en el inicio de la "porción activa" de la línea horizontal especificada, y permanece inactiva (lógico "0") de otra manera . Con referencia a la Figura 1 , la forma de onda más superior ilustra la señal de LÍN EA para la línea horizontal en el intervalo de extinción vertical especificado por los datos en el registro REG. Al mismo tiempo que la señal de LÍNEA se activa, el circuito controlador 21 2 comienza a proporcionar un reloj de desplazamiento de 4 M Hz al registro de desplazamiento 204. De esta manera, la corriente de bits en serie del separador de datos 30 (de la Figura 2) que representa la señal de vídeo de intervalo de extinción vertical, se mide en tiempo a través del registro de desplazamiento 204. En la modalidad ilustrada, el registro de desplazamiento 204 se mide en tiempo en los bordes principales de la señal de reloj de desplazamiento. Como se mencionó anteriormente, la señal de datos de intervalo de extinción vertical tiene el formato ilustrado en la forma de onda de SEÑAL DE SU BTITU LAC IÓ N o la forma de onda de SEÑAL DE GEMSTA de la Figura 1. La señal de formato Gemstar SEÑAL DE GEMSTAR. después de un periodo inicial de 10.5 e y un periodo de reloj de entrada de funcionamiento de cinco ciclos, es seguido por un intervalo de 9 µe el cual, cuando se digitaliza, contiene una señal de código de cuadro que tiene el valor digital de 011101101. Durante el mismo intervalo de tiempo de 9 µß, la señal de formato de subtitularon SEÑAL DE SUBTITULACIÓN incluye una corriente de bits digital que tiene el valor 101000011. En la modalidad ilustrada, el intervalo de código de cuadro es el intervalo de 9 µd que sigue al periodo inicial de 9 = y el periodo de entrada de reloj de funcionamiento de cinco ciclos, que es común a ambas señales de formato. Es decir, el intervalo de código de cuadro comienza en el primer punto en donde dos señales de formato diferentes tienen valores diferentes, y termina en donde los datos digitales auxiliares para ambas señales de formato comienzan. Los expertos en la técnica comprenderán que la definición de un periodo de código de cuadro es arbitrario y puede incluir cualquier porción de la señal que sea suficiente para distinguir datos en un formato de datos en el otro formato. El detector de código de cuadro 208 monitorea el estado de los 32 bits en la terminal de salida paralela del registro de desplazamiento 204. El detector de código de cuadro 208 opera en uno de dos modos de operación El primer modo es un modo de búsqueda durante el cual el detector busca cualquier ocurrencia de información auxiliar tal como un código de cuadro. Es decir, en el modo de búsqueda, no se sabe si los datos digitales auxiliares en el formato de subtitulación o Gemstar están incluidos en la señal de vídeo y si es as í, no se sabe qué l ínea contiene qué datos . Estos datos se podrían incluir en cualquier l ínea horizontal en el intervalo s de extinción vertical: por ejemplo, de la línea 10 a 20 en el campo 1 ó 2. Adicionalmente, es posible que los datos en otros formatos sean insertados en lineas en el intervalo de extinción vertical. Para incrementar la certidumbre de detección y minimizar la identificación falsa de una señal arbitraria como la señal de formato deseada, los io criterios para detectar el código de cuadro de subtitulación o de Gemstar están ajustados en el modo de búsqueda. Todos los bits de código de cuadro disponibles en la señal de intervalo de extinción vertical digitalizada recibida son comparados a bits correspondientes en el código de cuadro de Gemstar de 01 1 101 10 ó en el código de I 5 cuadro de subtitulación de 10100001 1 , posiblemente por más de un cuadro secuencial de vídeo durante el modo de búsqueda . Una vez que se ha verificado la presencia y ubicación de los datos digitales auxiliares en el formato de subtitulación o Gemstar, se termina el modo de búsqueda. 0 Cuando se termina el modo de búsqueda, el detector de código de cuadro 208 entra al segundo modo de operación, denominado el modo de fijación en el resto de esta solicitud , durante el cual se detecta una ocurrencia particular de información auxiliar. Es decir, en el modo de fijación , se ha determinado la ubicación de los datos 5 auxiliar en el intervalo de extinción vertical y los datos que representan esa ubicación se almacenan en el registro REG en el circuito controlador 212. Por lo tanto, el detector puede buscar la ocurrencia de la información auxiliar deseada en el intervalo de línea particular que está indicado por los datos almacenados en el registro REG. El detector de código de cuadro 208, de una manera que se describirá con mayor detalle a continuación, continúa monitoreando los 32 bits del registro de desplazamiento 204 para detectar ya sea el código de cuadro de Gemstar de 01 1 101 10 ó el código de cuadro de subtituíación de 10100001 1. Sin embargo, en el modo de fijación, para minimizar la interrupción en la presencia de una señal ruidosa, los criterios de detección para detectar ya sea el código de cuadro de subtituíación o el código de cuadro de Gemstar se relajan con relación a los que hay en el modo de búsqueda. El resto de esta solicitud describirá el modo de operación de fijación, a menos que el modo de búsqueda se especifique explícitamente . Cada vez que el detector de código de cuadro 208 detecta el código de cuadro de Gemstar de 01 1 1 01 101 , se genera una señal de pulso CUADRO DE GEMSTAR, como se muestra en la Figura 1 . De manera similar, aunque no ilustrada en la Figura 1 , cada vez que el detector de código de cuadro 208 detecta el código de cuadro de subtituíación de 10100001 1 , se genera una señal de pulso CUADRO DE SU BTITULAC IÓN , todo de manera como se describirá con más detalle a continuación . El circu ito controlador 212 recibe las señales C UADRO DE SU BTIT U LAC I ÓN y C UADRO DE G EMSTA R del detector de código de cuadro 208. Para incrementar la precisión de detección del código de cuadro, el circuito controiador 212 genera una señal de VENTANA DE CUADRO. La señal de VENTANA DE CUADRO se deriva de la señales de sincronización compuesta, de una manera conocida, y está activa (es una señal lógico "1 " en la modalidad ilustrada) por un intervalo de tiempo que rodea al tiempo nominal cuando ya sea un pulso de CUADRO DE GEMSTAR o un CUADRO DE SUBTITU LACIÓN podrían ocurrir válidamente y está inactiva (lógico "O") de otra manera. En la modalidad ilustrada, la señal de VENTANA DE CUADRO está activa por un intervalo de 5 µß alrededor del tiempo nominal cuando un pulso de CUADRO DE GEMSTAR o CUADRO DE SUBTITULAC IÓN debieran ocurrir, que es 29.5 e del tiempo en que la señal de LÍN EA se activa. Esto se ilustra como la forma de onda de VENTANA DE CUADRO en la Figura 1. Durante el intervalo de tiempo en que la señal de VENTANA DE CUADRO está activa , las señales de CUADRO DE SU BTITU LAC IÓN y C UADRO DE GEMSTAR son monitoreadas por el circuito controiador 212. Si un pulso es detectado en la señal de CUADRO DE GEMSTAR (como se ilustra en la señal de CUADRO DE GEMSTAR en la Figura 1 ) el circuito controiador 212 hace que la señal de MODO DE GEMSTAR sea activa (lógico " 1 " en la modalidad ilustrada) como se ilustra en la señal de MODO DE GEMSTAR en la Figura 1 . Esto i ndica q ue los datos de formato Gemstar están presentes en la l ínea horizontal especificada, y que siguen datos . Los datos de formato Gemstar están en la forma de una corriente de datos de no retorno a cero de 32 bits, cada intervalo de bits es 1 µ3 , como se mencionó anteriormente. En respuesta a la detección de la señal de CUADRO DE GEMSTAR, el circuito controlador 212 proporciona una señal de - reloj de desplazamiento al registro de desplazamiento 204 de manera s que las señales de muestro (por ejemplo, bordes principales) se generan en la mitad de cada intervalo de bits de datos Gemstar como se ilustra en la señal de RELOJ DE MUESTRA DE GEMSTAR en la Figura 1 . Por lo tanto, para la primera porción de la línea, por ejemplo, hasta que se detecta el pulso de CUADRO DE GEMSTAR , la m señal de reloj de desplazamiento es una señal de reloj de 4 MHz. Para la segunda porción de la línea, por ejemplo después que se detecta el pulso de CUADRO DE GEMSTAR, la señal de reloj de desplazamiento es una señal de 1 MHz en fase de manera que los bordes principales (por ejemplo, señales de muestreo) se sincronizan al centro de los intervalos de bits de datos Gemstar. De manera simi lar, aunque no ilustrado en la Figura 1 , si se detecta un pulso en la señal de CUADRO DE SU BTITU LACION, el circuito controlador 21 2 hace que la señal de MODO DE SUBTITULACION sea activa (lógico "1 " en la modalidad ilustrada).

Esto indica que el formato de subtitulación está presente en la línea horizontal especificada, y que siguen datos. Los datos de formato de subtitulación están en la forma de una corriente de datos de no retorno a cero de 16 bits, cada intervalo es de 2 µe. En respuesta a la detección de la señal de CUADRO DE SU BTITU LACIÓN . el circuito controlador 212 proporciona una señal de reloj de desplazamiento al registro de desplazamiento 204 de manera que las señales de muestreo (por ejemplo, los bordes principales) son generadas en la mitad de cada periodo de bit de datos de subtitulación, como se ilustra en la señal de RELOJ DE MUESTRA DE SUBTITULACIÓN en la Figura 1. Por lo tanto, para la primer porción de la línea, por ejemplo hasta que se detecte el pulso de CUADRO DE · SUBTITULACIÓN, la señal de reloj de desplazamiento es una señal de reloj de 4 MHz. Para la segunda porción de la línea, por ejemplo después que se detecte el pulso de CUADRO DE SUBTITULACIÓN, la señal de reloj de desplazamiento es una señal de 500 kHz en fase de manera que los bordes principales (por ejemplo, señales de muestreo) están sincronizadas al centro de los intervalos de bits de datos de subtitulación. Si el detector de código de cuadro 208 no detecta una señal de CUADRO DE SUBTITULACIÓN ni tampoco una señal de CUADRO DE GEMSTAR mientras la señal de VENTANA DE CUADRO está activa, entonces no se genera ni el MODO DE GEMSTAR ni el MODO DE SUBTITULACIÓN, y no ocurre ningún cambio de frecuencia y fase en la señal de reloj de desplazamiento. En respuesta a la señal de reloj de desplazamiento, el registro de desplazamiento 204 muestrea la señal digital del separador de datos 30 (de la Figura 2) en la mitad de los intervalos de bit para el formato Gemstar (SEÑAL DE GEMSTAR de la Figura 1) o el formato de subtitulación (SEÑAL DE SUBTITULACIÓN) seleccionado por las señales de CUADRO DE SUBTITULACIÓN y CUADRO DE GEMSTAR.

Al final de la porción activa de la línea horizontal de intervalo de extinción vertical, el registro de desplazamiento 204 contiene los datos del intervalo de extinción vertical. Estos datos están presentes en la terminal de salida paralela PO del registro de desplazamiento 204, y se suministran al circuito de retención 210. Los 32 bits se dividen en 4 bytes de 8 bits. Simultáneamente, el generador de paridad 206 calcula cuatro bits de paridad, uno corresponde a cada uno de los bytes divididos del registro de desplazamiento 204. Los bits de paridad también se suministran al circuito de retención 210. Cuando la porción activa de la línea horizontal del intervalo de extinción vertical termina, la señal de LÍNEA se hace inactiva de nuevo por el circuito controlador 212, como se muestra en la Figura 1 . La señal de LÍNEA está acoplada a la terminal de entrada de reloj R ELOJ del circuito de retención 210. En respuesta a que la señal de LÍN EA se haga inactiva , el circuito de retención 210 retiene las señales de datos del intervalo de extinción vertical del registro de desplazamiento 204, las señales de MODO DE GEMSTAR y de MODO DE SU BTITU LAC IÓN del circuito controlador 212, y los bits de paridad del generador de paridad 206. Los cuatro bytes del registro de desplazamiento 204 se retienen en los respectivos cuatro bytes del 12. Los cuatro bits de paridad son retenidos en cuatro bits de un q uinto byte , denominado el byte de estado , del circuito de retención 21 0. Finalmente, las señales del MODO DE GEMSTA R y del MODO DE S U BTI TU LAC IÓN del ci rcuito controlador 212 se retienen en los quinto y sexto bits del quinto byte de estado en el circuito de retención 210. También en respuesta a que la señal de LÍNEA se haga inactiva, y al mismo tiempo que la retención de los datos y la información de estado en el circuito de retención 210, el circuito controlador 212 genera una señal de solicitud de interrupción IRQ, que se proporciona al microprocesador 50 (de la Figura 2). De una manera conocida , en respuesta a la señal IRQ, el microprocesador 50 ejecuta una rutina de manipulador de interrupción . La rutina de manipulador de interrupción condiciona al microprocesador 50 para leer el byte de estado del circuito de retención 210 activando la señal de activar el byte de estado EN B S. En respuesta a la señal de activar el byte de estado ENB S, la terminal de salida del circuito de retención 210 que produce el byte de estado, DO S se acopla al bus de datos del microprocesador 50 y los datos son leídos por el microprocesador 50. El manipulador de interrupción prueba los bits de datos que contienen las señales de MODO DE GEMSTAR y de MODO DE SU BTITU LAC IÓ N . Si el bit de MODO DE G EMSTAR está activo, entonces los 32 bits de los datos digitales auxiliares fueron transmitidos en la línea del intervalo de extinción vertical, y los cuatro bytes de datos son leídos por el microprocesador 50. En este caso, el microprocesador activa de manera secuencial las señales de activación d e byte d e datos E N B 1 , EN B 2 , EN B 3, y E N B 4. En respuesta a la señal EN B 1 , el circuito de retención 2 10 coloca los contenidos del primer byte de datos en la terminal de salida de datos DO 1 en el bus de datos, y esos datos son leídos por el microprocesador 50. Así mismo, el segundo, tercero y cuarto bytes, en las terminales de salida D02.DO 3 y DO 4, respectivamente, se colocan en el bus de datos en respuesta a las señales de activación de byte de datos ENB 2, ENB 3 y ENB 4, respectivamente. Si se desea, el microprocesador 50 puede también verificar la paridad de estos bytes de datos analizando los cuatro bits de paridad presentes en el byte de estado. En el caso que la señal de MODO DE SU BTITU LACIÓN esté activa, esto indica que se transmitió información de subtitulación durante la línea del intervalo de extinción vertical. Sin embargo, en este caso, sólo 16 bits o dos bytes de datos digitales auxiliares se transmitieron, y sólo bytes de datos en las terminales de salida de datos DO 3 y DO 4 contienen información válida. El microprocesador lee estos bytes de datos después de proporcionar las respectivas señales de activación. Entonces, los bytes de datos recibidos pueden procesarse en la manera adecuada, tal como extrayendo líneas información de programación y desplegando esta información para el televidente. La Figura 4, es un diagrama más detallado, parcialmente en forma de bloque, y parcialmente en forma lógica, que ilustra la porción del detector de código de cuadro 208 operativa durante el modo de fijación. En la Figura 4, los elementos que son los mismos que los ilustrados en la Figura 3 están designados por el mismo número de referencia y no se describen en detalle. En la Figura 4, el registro de desplazamiento 204 se ilustra con la terminal de entrada en serie SI y la terminal de entrada de reloj de desplazamiento RELOJ , y con 32 terminales de salida paralelas de un bit. La terminal de salida más a la izquierda, denominada "0" contiene el bit recibido más recientemente. Las terminales de salida respectivas 0 y 4 están acopladas a la primera y segunda terminales de entrada de una compuerta de salida negativa "Y" ("NAND") 302. Las respectivas terminales de salida 8, 12 y 16 están acopladas a la primera, segunda y tercera terminales de entrada de una compuerta de salida negativa "OR" (" OR") 304. Las respectivas terminales de salida 8, 12 ,20 y28 están acopladas a las primera , segunda, tercera y cuarta terminales de entrada de una segunda compuerta "NAND" 306. La terminal de salida 4 está acoplada a una primera terminal de entrada de una segunda compuerta " OR" 308. Una terminal de salida de la primera compuerta "NAN D" 302 está acoplada a una cuarta terminal de entrada de la compuerta "ÑOR" 304, y una terminal de salida de la segunda compuerta "NAND" 306 está acoplada a una segunda terminal de entrada de la segunda compuerta "ÑOR" 308. Una terminal de salida de la primera compuerta " OR" 403 produce la señal de CUADRO DE SUBTITULAC IÓN , y una terminal de salida de la segunda compuerta " OR" 308 produce la señal CUA DRO DE G EMSTA R . Con referencia a la Figura 1 , hasta el punto en donde se genera una señal de C UADRO DE GEMSTA R o una señal de CUADRO DE SUBTITULAC IÓN , la corriente de bits digital del separador 10 (de la Figura 2) se muestrea a una velocidad de 4 MHz en respuesta a la señal de R E LOJ DE MU ESTRA DE GEMSTA R. Como cada bit en la porción de código de cuadro de la señal es de 1 µe de duración, cada bit es sobre muestreado cuatro veces por el registro de desplazamiento 204. Es decir, cada bit se guarda en cuatro ubicaciones adyacentes en el registro de desplazamiento 204. Por lo tanto, para muestrear adecuadamente los diferentes bits en el código de cuadro, cada cuarto bit en ei registro de desplazamiento 204 es procesado por el detector de código de cuadro. En la modalidad actual, sólo ocho de los nueve bits de código de cuadro se pueden guardar en el registro de desplazamiento 204 de 32 bits, consecuentemente, únicamente esos ocho bits están disponibles para procesamiento para detectar un código de cuadro de subtitulación o de Gemstar válido. Sin embargo, en la modalidad ilustrada sólo una subserie de 5 bits de la serie disponible de ocho bits es procesada para determinar si está presente un cuadro de subtitulación o un cuadro de Gemstar. Esos cinco bits, y sus valores son: (x)xxx0001 1 para detectar un código de cuadro de subtitulación válido, y (x) 1 x1 x1 10x para detectar un código de cuadro de Gemstar válido, donde (x) indica el noveno bit no disponible, y x indica un bit de "no importa". En la Figura 4 , los bits más a la izquierda del código de cuadro llegan primero al registro de desplazamiento 204, y se desplazan hacia fuera primero. Por lo tanto, el primer bit del código de cuadro se desplaza completamente a través y fuera del registro de desplazamiento 204 antes de recibir el último bit. De manera inversa, el último bit del código de cuadro (bit más a la derecha) es el bit desplazado más recientemente en el registro de s desplazamiento 204 y está en la posición de bit más a la izquierda (bit 0) en el registro de desplazamiento 204 como se muestra en la Figura 4. En la Figura 4, si ambos bits o y 4 del registro de desplazamiento 204, que representan los dos bits más a la derecha K) del código de cuadro, son bits lógico "1", entonces la salida de la primera compuerta "NAND" 302 es una señal de lógico "0°, de otra manera es una señal de lógico "1". Si los bits 8, 12 y16 del registro de desplazamiento 204, que representan los siguientes tres bits del código de cuadro, y la salida de la primer compuerta "NAND" 302, son todos señales de lógico "0", entonces la señal en la terminal de salida de la primer compuerta "NAND" 304, el CUADRO DE SUBTITULACIÓN, es una señal de lógico "1" que indica que se ha detectado un código de cuadro de subtitulación. Si los bits 8, 12, 20 y 28 del registro de desplazamiento 204 0 son todos señales de lógico "1°, entonces la salida de la segunda compuerta "NAND" 306 es una señal de lógico "0". Si el bit 4 del registro de desplazamiento 204 y la salida de la segunda compuerta "NAND" 306 son ambas señales de lógico "0", entonces la señal en la terminal de salida de la segunda compuerta "NAND" 308, el CUADRO 5 DE GE STAR, es una señal de lógico "1" indicando que se ha detectado un código de cuadro de Gemstar. Como los bits de código de cuadro son cada uno de 1 microsegundo de duración y son sobremuestreados por el reloj de 4MHz (es decir, 4 muéstreos sucesivos de cada bit de código de cuadro son almacenados en el s registro de desplazamiento) la señal de CUADRO DE GEMSTAR permanece válida para cuatro ciclos de reloj de desplazamiento. La subserie particular de cinco bits seleccionados para su uso por los detectores de código de cuadro de la presente invención han sido seleccionados con base en experimentos hechos con el objetivo io de maximizar la detección de códigos de cuadro válidos en condiciones de señal débil, lo cual es equivalente a señales que contienen ruido blanco o aleatorio (el ruido correlacionado puede producir otros resultados). Al implementar los detectores de código de cuadro como se ilustra, sólo se requieren unas cuantas 15 compuertas relativamente simples, mientras el funcionamiento es sustancialmente equivalente a los detectores que procesan todos los bits de código de cuadro. Sin embargo, implementar detectores de , código de cuadro que procesan todos los bits de código de cuadro requeriría un registro de desplazamiento más grande (44 bits de 2 registro de desplazamiento para sostener los 1 1 bits de código de cuadro del código de cuadro de Gemstar) y sustancialmente un circuito lógico de combinación más complicado para procesar esos once bits (ocho bits para el código de cuadro de subtitulación) . La Figura 5 , es un diagrama más detallado , parcialmente en 2 forma de bloque , y parcialmente en forma lógica , que ilustra una porción del circuito controlador 212 ilustrado en la Figura 3, que genera las señales de MODO DE GEMSTAR y de MODO DE SU BTITU LACIÓN en respuesta a las señales de C UADRO DE GEMSTAR y CUADRO DE SU BTITU LACIÓN , respectivamente. En la Figura 5, la señal de reloj de 4 MHZ del oscilador de cristal 40 (de la Figura 2) está acoplada una terminal de entrada del inversor 402. Una terminal de salida del inversor 402 está acoplada a las respectivas terminales de entrada de reloj de un primer multívibrador D 404 y un segundo multívibrador D 406, y a una primera terminal de entrada de un circuito detector de cuadro de subtitulación (CC) 420.

La señal de VENTANA DE CUADRO, generada internamente de la señal de sincronización compuesta, como se mencionó anteriormente, está acoplada a una primera terminal de entrada de una compuerta "AN D" 408 y una segunda terminal de entrada del detector de cuadro de subtitulación 420. La señal de C UA DRO DE GEMSTA R del detector de código de cuadro 208 (de la Figura 3) está acoplada a una segunda terminal de entrada de la compuerta "A N D" 408. U na terminal de salida de la compuerta "AND" está acoplada a una terminal de entrada D del primer multívibrador D 404 y una primer terminal de entrada de una primer compuerta "NAND" 410. Una terminal de salida Q del primer multívibrador 404 está acoplada a una segunda terminal de entrada de la primer compuerta " NA N D" 41 0. Una terminal de salida de la primera compuerta " NAN D" está acoplada a una primera terminal de entrada de una segunda compuerta "NAN D" 412. una terminal de salida de la segunda compuerta "NAN D" 412 está acoplada a una terminal de entrada D del segundo multivibrador 406. Una terminal de salida Q del segundo multivibrador 406 genera la señal de MODO DE GEMSTAR que está acoplada al circuito de retención 210. La terminal de salida Q del segundo multivibrador 406 también está acoplada a una terminal de entrada de un segundo inversor 414. Una terminal de salida del segundo inversor 414 está acoplada a una segunda terminal de entrada de la segunda compuerta "NAND" 412. La combinación de la compuerta "AND" 408, el primer multivibrador D 404, el segundo multivibrador D 406, la primera compuerta "NAN D" 410, la segunda compuerta "NAN D" 412 y el inversor 414 forman un detector de cuadro de Gemstar (GS). La señal de CUADRO DE SUBTITU LACIÓN del detector de código de cuadro 208 (de la Figura 3) está acoplada a una tercera terminal de entrada del detector de cuadro de subtitulación 420. El detector de cuadro de subtitulación 420 está construido de manera idéntica al detector de cuadro de Gemstar 416, y opera de la misma manera (descrita con más detalle a continuación). Una terminal de salida del detector de CUADRO DE SU BTITU LACIÓN produce la señal de MODO DE SU BTITULAC IÓN , y está acoplada al circuito de retención 210. En la operación , al comienzo de cada línea horizontal, el primero y segundo multivibradores D 404 y 406 se vuelven a iniciar, mediante circuitos de un diseño conocido (no mostrado)por ejemplo generando una señal de reinicio en respuesta al componente de sincronización horizontal en la señal de vídeo compuesta y proporcionando esa señal de reinicio a una entrada de reinicio (no mostrada en la Figura 5) de cada uno de los multivibradores 404 v y406. Consecuentemente, las señales en las terminales de salida Q del primer y segundo multivibradores O 404 y 406 en el inicio de una línea horizontal son ambas señal de lógico "0". Por lo tanto, la señal de salida de MODO DE GEMSTAR es una señal de lógico "0". Además, la señal de entrada de CUADRO DE GEMSTAR es una señal de lógico "0" hasta que se detecte un código de cuadro de Gemstar, ^ lo (como se muestra en la Figura 1 ) . Mientras la señal de VENTANA DE CUADRO permanezca como una señal de lógico "0", la compuerta "AND" 408 permanece desactivada, y produce una señal de lógico "0", haciendo que la terminal de salida Q del primer multivibrador D 404 continúe para producir una señal de lógico "0" cuando sea 15 medido en tiempo por la señal de reloj de 4 MHz. La primer compuerta "NAN D" 410 es desactivada de esta manera y genera una señal de lógico "1 ". La salida del inversor 414, también es una señal de lógico " 1 ". La salida de la segunda compuerta "NAN D" 412, por lo tanto, es una señal de lógico "0" que hace que el segundo 2ü multivibrador D 406 continúe para producir una señal de lógico "0" en su terminal de salida Q cuando sea medido en tiempo por la señal invertida de reloj de 4 M Hz. El detector de cuadro de Gemstar 416 permanece en este estado mientras que no se reciba un pulso de señal de CUA DR O D E G EMSTA R . 25 El detector de cua d ro de Gemstar 416 reconoce el recibo de un código de cuadro de Gemstar sólo si ese código ocurre en dos ciclos sucesivos de la señal de reloj de 4 MHz. (Una señal de código de cuadro deberá estar disponible para cuatro ciclos sucesivos del reloj de 4 MHz debido al sobremuestreo de los bits de código de cuadro de 1 microsegundo por el reloj de 4 MHz como se explicó anteriormente). Esto mejora la precisión del proceso de detección de código de cuadro. La compuerta "AND" 408 se activa cuando la señal de VENTANA DE CUADRO, que define una ventana de tiempo en la cual puede ocurrir un código de cuadro válido, se activa (como se muestra en la Figura 1 ). Mientras la señal de VENTANA DE CUADRO está activa, cualquier pulso en la señal de CUADRO DE GEMSTAR pasará a través de la compuerta "AN D" 408. De otra manera, la compuerta "AND" 408 permanece desactivada, produce una señal de lógico "0" en su terminal de salida. Si ocurre un pulso de lógico "1 " en la señal de CUADRO DE GEMSTA R mientras la señal de VENTANA DE CUADRO está activa, un lógico " 1 " se proporciona a la terminal de entrada D del primer multivibrador 404. El primer multivibrador D 404 es medido en tiempo por la señal de reloj invertida de 4 M Hz, es decir, una señal de reloj que es retrasada por un medio ciclo comparado con la señal de reloj de 4 M Hz. Cuando el primer multivibrador D 404 es medido en tiempo , aparece una señal de lógico "1 " en su terminal de salida Q . Esto activa la primer compuerta "NA N D" 410. Si la señal de CUA DRO DE G EMSTA R permanece como una señal de lógico " 1 " en el siguiente ciclo de la señal de reloj de 4MHz, la señal de CUADRO DE GEMSTAR condiciona a la primera compuerta de "NANO" 410 para producir una señal de lógico "0". Como la terminal de salida Q del segundo multivibrador 406 todavía es una señal de lógico "0", la terminal de salida del inversor 414 produce una señal de lógico "1 ". Sin embargo, la señal de lógico "0" de la primera compuerta "NAN D" 410 condiciona a la segunda compuerta "NAN D" 412 para producir una señal de lógico "1 " en su terminal de salida. Esta señal de lógico " 1 " es medida en tiempo a través del segundo multivibrador 406 en el siguiente ciclo de la señal de reloj invertida de 4 M Hz. La terminal de salida Q del segundo multivibrador 406, y por lo tanto la señal de MODO DE GEMSTAR se hace una señal de lógico "1 ", como se ilustra en la Figura 1 . La señal de lógico "1 " en la salida del segundo multivibrador 406 condiciona al inversor 414 para generar una señal de lógico "0" en su terminal de salida. Esto desactiva la segunda compuerta "NAND" 412 , la cual a su vez produce una señal de lógico " 1 ". Esto hace que el segundo multivibrador 406 continúe produciendo una señal de lógico "1 " de MODO DE GEMSTAR cuando es medida en tiempo por la señal de reloj invertida de 4 MHz. Por lo tanto, cuando se detecta una señal de CUADRO DE GEMSTAR en dos ciclos consecutivos de la señal de reloj de 4 MHz, la señal de MODO DE GEMSTAR se hace activa, y permanece activa hasta el reinicio en el inicio de la sig uiente línea horizontal, como se mencionó a nteriormente. Sin embargo, si la señal de CUA DRO DE G EMSTAR no permanece como una señal de lógico " 1 " en el siguiente ciclo de la señal de reloj de 4 MHz, la compuerta "AND" 408 produce una señal de lógico "0", que regresa el primer multivibrador 404 a su condición estática, es decir, la terminal de salida Q genera una señal de lógico "0". Por lo tanto, la primer compuerta "NAND" 410 se desactiva y produce una señal de lógico "1". Esto condiciona la segunda compuerta "NAND" 412 para producir una señal de lógico "0", la cual a su vez, mantiene el segundo multivibrador 406 en su condición estática, es decir, la terminal de salida Q genera una señal de lógico "0". Por lo tanto, la señal de MODO DE GEMSTAR permanece en lógico "0" si la señal de CUADRO DE GEMSTAR está activa para sólo un ciclo de reloj de 4 MHz. Como se mencionó anteriormente, el detector de CUADRO DE SUBTITULACIÓN 420 está construido de manera idéntica al detecto de CUADRO DE GEMSTAR 416 y opera de la misma manera para generar una señal de lógico "1" de MODO DE SUBTITULACIÓN cuando la señal de CUADRO DE SUBTITULACIÓN esta presente por dos ciclos consecutivos de reloj de 4 MHZ cuando la señal de VENTANA DE CUADRO está activa. Entonces, la señal de MODO DE SUBTITULACIÓN permanece como una señal de lógico "1" hasta el inicio de la siguiente línea horizontal. La Figura 6 muestra, parcialmente en forma de bloque, y parcialmente en forma lógica, una porción del circuito controlador 212 de la Figura 3, que controla la señal de RELOJ DE DESPLAZAMIENTO proporcionada al registro de desplazamiento 204. En la Figura 6, la señal de LÍNEA, generada internamente en respuesta a la señal de sincronización compuesta , como se describió anteriormente, está acoplada a una primera terminal de entrada de una primer compuerta uOR" de entrada invertida 502 y una terminal de entrada de un inversor504. Una terminal de salida del inversor 504 está acoplada a una primer terminal de entrada de una compuerta "ÑOR" 506 y a la terminal de salida de la señal de solicitud de interrupción I RQ, que está acoplada al microprocesador 50 (de la Figura 2). La señal de reloj de 4 MHz del oscilador de cristal 40 (de la Figura 2) está acoplada a una terminal de entrada de un contador 508, a una terminal de entrada de reloj de un multivibrador D 510, ya una primer term inal de entrada de una primer compuerta "NAND" 512. Una primer terminal de salida del contador 508 genera una señal de reloj de Gemstar (RELOJ DE GE STAR) que está acoplada a una primer terminal de entrada de una segunda compuerta "NANO" 514. U na segunda terminal de salida del contador 508 genera una señal de reloj de subtitulación (R ELOJ DE SU BTITU LACIÓN) que está acoplada a una primer terminal de entrada de una tercera compuerta "NAN D" 516. Una terminal de salida de la primera compuerta "NA N D" 512 está acoplada a una primer terminal de entrada de una segunda compuerta "O " de entrada invertida 518; una terminal de salida de la segunda compuerta "NAN D" 514 está acoplada a una segunda terminal de entrada de la segunda compuerta "OR" 51 8; y una terminal de salida de la tercer compuerta "NAND" 516 está acoplada a una tercera terminal de entrada de la segunda compuerta "OR" 518. U na terminal de salida de la segunda compuerta "OR" produce la señal de RELOJ DE DESPLAZAMI ENTO, que está acoplada a la terminal de entrada de reloj del registro de desplazamiento 204 (de la Figura 3). En combinación, la compuerta " OR" 506; las primera, segunda y tercera compuertas "NAND" 512, 514 y 516; y la segunda compuerta "OR" 518 forman un multiplexor 560. La señal de MODO DE GEMSTAR de los circuitos de control de señal de modo ilustrados en la Figura 5 está acoplada a una segunda terminal de entrada de la compuerta "ÑOR" 506, a una primera terminal de entrada de una tercera compuerta "OR" 520, y a una segunda terminal de entrada de la segunda compuerta "NAND" 514. La señal de MODO DE SU BTITULACIÓN de los circuitos de control de señal de modo está acoplada a una tercera terminal de entrada de la compuerta "ÑOR" 506, a una segunda terminal de entrada de la tercera compuerta "OR" 520, y a una segunda terminal de entrada de la tercera compuerta "NAN D" 516. Una terminal de salida de la compuerta " OR" 506, que genera una señal de RELOJ RÁPIDO, como se ilustra en la Figura 1 , está acoplada a una segunda terminal de entrada de la primer compuerta "NAN D" 512. Una terminal de salida de la tercer compuerta "OR" 520 está acoplada a una terminal de entrada D del multivibrador D 510, y a una primera terminal de entrada de una cuarta compuerta "NAND" 522. U na terminal de salida Q del multivibrador D 510 está acoplada a una terminal de entrada de un segundo inversor 524. Una terminal de salida del segundo inversor 524 está acoplada a una segunda terminal de entrada de la cuarta compuerta "NAND" 522. En combinación, la tercer compuerta "OR" 520, el multivibrador D 510, el segundo inversor 524 y la cuarta compuerta "NANO" 522 forman un circuito de reinicio de contador 550. Una terminal de salida de la cuarta compuerta "NAND" 522 está acoplada a una segunda terminal de entrada de la primera compuerta "OR" 502. Una terminal de salida de la primer compuerta "OR" 502 está acoplada a una terminal de entrada de reinicio R del contador 508. En operación, el registro de desplazamiento 204 (de la Figura 3) es medido en tiempo a una de las tres velocidades durante la porción activa de la línea horizontal de intervalo de extinción vertical especificada por los datos en el registro REG en el circuito controlador 212: a una velocidad de reloj rápida de 4 MHz antes de detectar un código de cuadro válido, a una velocidad de datos Gemstar de 500 KHz después de detectar un código de cuadro de subtitulación . E l contador 508 recibe la señal de reloj de 4 MHz y, de una manera conocida, por ejemplo, usando etapas divisoras de multivibrador, divide en frecuencia la señal de reloj de 4 MHz para generar una señal de reloj de Gemstar de 1 MHz RELOJ DE GEMSTAR , y una señal de reloj de subtitulación de 500 kHz RELOJ DE SU BTITULAC IÓN . La señal de reloj de 4 MHz, la señal de R ELOJ DE G EMSTA R y l a señal de R ELOJ DE S U BTITULACIÓN se suministran a terminales de entrada de datos del multiplexor 560. El multiplexor 560 es controlado por la señal de LÍN EA invertida , la señal de MODO DE GEMSTAR y la señal de MODO DE SUBTITULAC IÓN para generar una señal de RELOJ DE DESPLAZAM I ENTO a la frecuencia apropiada. Como se mencionó anteriormente, y como se ilustra en la Figura 1 , las señales de LÍN EA. MODO DE GEMSTAR y MODO DE SUBTITULACIÓN son señales de lógico "0" en el inicio de cada línea horizontal. En respuesta a una señal de lógico "0" de LÍNEA, la primer compuerta "OR" 502 proporciona una señal de lógico "1 " a la terminal de entrada de reinicio R del contador 508, que permanece en el estado de reinicio. La señal de LÍN EA se hace una señal de lógico "1 " durante la porción activa de la línea horizontal de intervalo de extinción vertical especificada por los datos en el registro REG en el circuito controlador 212. En respuesta a una señal de lógico " 1 " de LÍNEA , la primer compuerta "OR" 502 proporciona una señal de lógico "0" a la terminal de entrada de reinicio R del contador 508, que comienza a operar normalmente . La señal de LÍN EA es invertida por el primer inversor 504. Por lo tanto, la señal de LÍN EA invertida es una señal de lógico "0" durante la porción activa de la línea horizontal del intervalo de extinción vertical especificada por los datos en el registro R EG, y una señal de lógico "1 " de otra manera. Por lo tanto, al inicio de la porción activa de la línea especificada , todas las señales invertidas de LÍN EA , MODO DE G EMSTA R y MODO DE SU BTITULACIÓN son lógico "0". En respuesta a que todas las señales invertidas de LÍ N EA , MODO DE G EMSTAR y MODO DE S U BTITU LACIÓN sean señales lógico "0", la compuerta "ÑOR" 506 genera una señal de lógico " 1 ", que activa la primer compuerta "NAND" 512. Cuando se activa, la primer compuerta "NAN D" 512 pasa la señal de reloj de 4 M Hz a su terminal de salida. Simultáneamente, en respuesta a que la señal de MODO DE GEMSTAR sea una señal de lógico "0", la segunda compuerta "NAND" 514 se desactiva, io cual bloquea la señal de RELOJ DE GEMSTAR de la segunda compuerta "OR" 51 8, y en respuesta a la señal de MODO DE SUBTITULACIÓN que es una señal de lógico "0", la tercera compuerta "NAN D" 516 se desactiva, lo cual bloquea la señal de R ELOJ DE SUBTITULAC IÓN de la segunda compuerta "OR" 518. La segunda compuerta "OR" 518 pasa la señal de4 MHz a su terminal de salida, la cual, a su vez, está acoplada a la terminal de entrada de reloj del registro de desplazamiento 204. Por lo tanto, al inicio de la porción activa de la linea horizontal especificada, el reloj de desplazamiento es una señal de 4 MHz. Si no se detecta un código de cuadro de subtitulación o de Gemstar en la línea horizontal especificada, los circuitos de control de señal de reloj de desplazamiento de la Figura 6 permanecen en este estado hasta el final de la porción activa de la línea. Al final de la porción activa de la línea , la señal de LÍNEA se hace una señal de lógico "0" y la señal de LÍN EA invertida se hace una señal de lógico " 1 " . La señal de lógico "0" de LÍN EA pone el contador 508en el estado de reinicio, como se mencionó anteriormente. La señal de lógico "0" de LÍNEA condiciona a la compuerta " OR" 506 para producir una señal de lógico "0" en su terminal de salida, que desactiva la primer compuerta "NAND" 512, bloqueando la señal de 4 MHz de la segunda compuerta "OR" 518 y la terminal de entrada de reloj del registro de desplazamiento 204. Cuando se detecta un código de cuadro de Gemstar, la señal de MODO DE GEMSTAR se convierte en una señal de lógico "1", como se describió anteriormente y se ilustra en las Figuras 4 y 5. En respuesta a una señal de lógico "1" de MODO DE GEMSTAR, la compuerta de "ÑOR" 506 genera una señal de lógico "0" en su terminal de salida, desactivando la primer compuerta "NAND" 512, y bloqueando la señal de 4 MHz de la segunda compuerta "OR" 518. Simultáneamente, la señal de lógico "1" de MODO DE GEMSTAR activa la segunda compuerta "NAND" 514, que pasa la señal de RELOJ DE GEMSTAR del contador 508 a la segunda compuerta "OR" 518, y a la terminal de entrada de reloj del registro de desplazamiento 204. La forma de onda resultante se ilustra en la Figura 1 como la forma de onda de RELOJ DE MUESTRA DE GEMSTAR. Si se detecta un código de cuadro de subtitulación, la señal de MODO DE SUBTITULACIÓN se convierte en una señal de lógico "1". En respuesta a una señal de lógico "1" de MODO DE SUBTITULACIÓN, la compuerta "ÑOR" 506 genera una señal de lógico "0" en su terminal de salida, desactivando la primer compuerta "NAND" 512, y bloqueando la señal de 4 MHz de la segunda compuerta "OR" 518. Simultáneamente, la señal de lógico "1" de MODO DE SUBTITULAC IÓN activa la tercer compuerta "NA N D" 516, que pasa la señal de RELOJ DE SUBTITULACIÓN del contador 508 a la segunda compuerta "OR" 51 8, y a la terminal de entrada de reloj del registro de desplazamiento 204. La forma de onda resultante se s ilustra en la Figura 1 como la forma de onda de RELOJ DE MU ESTRA DE SUBTITULACIÓN . Para ajustar la fase del reloj del registro de desplazamiento 204 al centro de los periodos de bit de datos, el contador 508 se reinicia cuando cualquiera de las señales MODO DE GEMSTAR o 0 MODO DE SU BTITU LACIÓN se convierten en una señal de lógico "1 ". Al inicio de cada línea horizontal las señales MODO DE GEMSTAR o MODO DE SU BTITU LAC IÓN son señales de lógico "0". Esto hacequela tercer compuerta "OR" 520 produzca una señal de lógico "0". Esta señal de lógico "0" se aplica a la cuarta compuerta "NAND" S 522, desactivando la compuerta "NAN D" 522 , que genera una señal de lógico "1 " de R EI N ICIO DEL CONTADOR . Al mismo tiempo, la señal de lógico "0" en la terminal de salida de la tercera compuerta "OR" 520 es medida en tiempo a través del multivibrador D 510 en cada ciclo de reloj de 4 MHz a la terminal de salida Q. La señal de lógico "0" en la terminal de salida Q del multivibrador 510 es invertida por el segundo inversor 524 que proporciona una señal de lógico "1 " de entrada a la cuarta compuerta "NAN D" (desactivada) 522. La señal de lógico "1 " de R EI N IC IO DEL CONTA DOR de la cuarta compuerta "NAN D" 522 se proporciona a la primera compuerta "OR" 502. En respuesta a esta señal de lógico " 1 ", la primera compuerta "OR" 502 proporciona una señal de lógico "0" a la terminal de entrada de reinicio R al contador 508. En respuesta a una señal de lógico "0" de reinicio, el contador 508 opera normalmente, Cuando cualquiera de las señales MODO DE GEMSTAR o MODO DE SU BTITU LACIÓN se convierte en una señal de lógico " 1 ", la tercera compuerta "OR" 520 produce una señal de lógico " 1 " en su terminal de salida . Esta señal activa la cuarta compuerta "NANO" 522. La cuarta compuerta "NAND" activada 522 produce una señal de lógico "0" en su terminal de salida como la señal de REI N IC IO DEL CONTADOR en respuesta a la señal de lógico "1 " del segundo inversor 524. La señal de lógico "0" de REIN ICIO DEL CONTADOR condiciona a la primera compuerta "OR" 502 a proporcionar una señal de lógico " 1 " a la terminal de entrada de reinicio R del contador 508, que entra al estado de reinicio. En el siguiente ciclo de reloj de 4 MHz. la señal de lógico "1 " de la tercera compuerta "OR" 520 se retiene a través del multivibrador D 51 0, y aparece en su terminal de salida Q. Esta señal de lógico " 1 " es invertida por el segundo inversor 524, que proporciona una señal de lógico "0" a la cuarta compuerta "NAN D" 522 , desactivando la cuarta compuerta "NAND" de nuevo. Por lo tanto, la cuarta compuerta "NA ND" 522, produce una señal de lógico " 1 " de n uevo , condicionando la primer compuerta !,OR" 502 para producir una señal de lógico "0" y permite al contador 508 operar normalmente de nuevo, pero de un estado cero conocido.

Consecuentemente, el contador producirá las señales RELOJ DE GEMSTAR y RELOJ DE SU BTITULAC ION con tiempos de muestreo (es decir, bordes principales) alineados adecuadamente con la mitad de ios respectivos bits de datos de subtitulación y Gemstar. Aunque la modalidad ilustrada se describe para datos de Gemstar y de subtitulación, los expertos en la técnica comprenderán que la presente invención se puede usar en cualquier sistema de transmisión de datos en el cual se pueda usar un código de cuadro para identificar el formato de los siguientes datos digitales auxiliares.

Claims (10)

1. REIVINDICACIONES 1 . En un receptor de televisión , un extractor de datos digitales auxiliares que comprende: { una fuente de señal de vídeo compuesta que incluye un s componente de datos digitales auxiliares que comprende uno de: a) un primer código de cuadro que tiene un número predeterminado de bits y datos auxiliares en un primer formato, y b) un segundo código de cuadro que tiene el número predeterminado de bits y datos auxiliares en un segundo formato; caracterizado por 10 un detector de código de cuadro, acoplado a la fuente de la señal de vídeo compuesta, y que responde a una primer subserie adecuada del número predeterminado de bits de código de cuadro para detectar el primer código de cuadro y que responde a una segunda subserie adecuada del número predeterminado de bits de ís código de cuadro para detectar el segundo código de cuadro; un circuito de utilización de datos auxiliares, acoplado a la fuente de señal de vídeo compuesta y el detector de código de cuadro, para recibir selectivamente datos auxiliares en el primer formato en respuesta a la detección del primer código de cuadro y en 20 el segundo formato en respuesta a la detección del segundo código de cuadro.
2. 2. El receptor de la reivindicación 1 , caracterizado adicionalmente por: un separador, acoplado a la fuente de la señal de vídeo 25 compuesta , para generar una corriente de bits digital que representa la señal de vídeo compuesta ; un registro, acoplado al separador, que responde a una señal de reloj , y que tiene una terminal de salida q ue genera el número predeterminado de bits, para guardar muestras de la corriente de bits digital del separador; y un controlador de registro , acoplado al detector de código de cuadro, y que tiene una terminal de salida que produce la señal de reloj para el registro, para condicionar el registro para muestrear la corriente de bits digital a una primer velocidad cuando guarda muestras de corriente de bits digital que representan un código de cuadro, a una segunda velocidad cuando almacena muestras que representan datos auxiliares en el segundo formato, en donde: el detector de código de cuadro está acoplado al registro, y que responde a una primer subserie de bits de la terminal de salida de registro , que corresponde a la primer subserie de bits de código de cuadro para detectar el primer código de cuadro , y que responde a una segunda subserie de bits de la terminal de salida del registro, q ue corresponden a la seg unda subserie de bits de código de cuadro, para detectar el segundo código de cuadro .
3. 3. El receptor de la reivi ndicación 2 , caracterizado adicionalmente porque: el controlador de reg i stro comprende ci rcuitos para generar una se ñ a l de reloj de reg i stro para el regi stro a la pri mera velocidad de m a nera que el reg istro es condicionado a sobrem uestrear la señal de vi deo compuesta representativa de la seña l del separador cuando almacena muestras de la corriente de bits digital que representa el código de cuadro; y el detector de código de cuadro adicionalmente comprende circuitos para detectar uno del primero y segundo código de cuadro s sólo cuando el uno del primero y segundo código de cuadro es detectado por dos muestras de corriente de bits digitales consecutivas.
4. 4. El receptor de la reivindicación 2, caracterizado adicionalmente porque el detector de código de cuadro comprende: o un primer circuito lógico combinatorio, acoplado a la primer subserie de bits de la terminal de salida del registro, para generar una señal cuando las señales en la primer subserie de las terminales de salida del registro corresponden al primer código de cuadro; y un segundo circuito lógico combinatorio, acoplado a la segunda subserie de bits de la terminal de salida del registro, para generar una señal cuando las señales en la segunda subserie de las terminales de salida del registro corresponden al segundo código de cuadro.
5. 5. El receptor de la reivindicación 1 caracterizado adicionalmente por: un separador, acoplado a la fuente de la señal de vídeo compuesta, para generar una corriente de bits digital que representa la señal de vídeo compuesta ; un registro, acoplado al separador, que responde a una señal de reloj, y que tiene una terminal de salida que genera menos que el número predeterminado de bits, para guardar muestras de la corriente de bits digital del separador; y un controlador de registro, acoplado al detector de código de cuadro, y que tiene una terminal de salida que produce la señal de s reloj para el registro, para condicionar el registro para muestrear la corriente de bits digital a una primer velocidad cuando guarda muestras de corriente de bits digital que representan un código de cuadro, a una segunda velocidad cuando almacena muestras que representan datos auxiliares en el segundo formato, en donde: 0 el detector de código de cuadro está acoplado al registro, y que responde a una primer subserie de bits de la terminal de salida de registro, que corresponde a la primer subserie de bits de código de cuadro para detectar el primer código de cuadro, y que responde a una segunda subserie de bits de la terminal de salida del registro, 5 que corresponden a la segunda subserie de bits de código de cuadro, para detectar el segundo código de cuadro.
6. 6. El receptor de la reivindicación 5, caracterizado adicionalmente porque: el controlador de registro comprende circuitos para generar una señal de reloj de registro para el registro a la primera velocidad de manera que el registro es condicionado a sobremuestrear la señal de vídeo compuesta representativa de la señal del separador cuando almacena muestras de la corriente de bits digital que representa el código de cuadro; y el detector de código de cuadro adicionalmente comprende circuitos para detectar uno del primero y segundo código de cuadro sólo cuando el uno del primero y segundo código de cuadro es detectado por dos muestras de corriente de bits digitales consecutivas.
7. 7. El receptor de la reivindicación 5, caracterizado adicionalmente porque el detector de código de cuadro comprende: un primer circuito lógico combinatorio, acoplado a la primer subserie de bits de la terminal de salida del registro, para generar una señal cuando las señales en la primer subserie de las terminales de salida del registro corresponden al primer código de cuadro; y un segundo circuito lógico combinatorio, acoplado a la segunda subserie de bits de la terminal de salida del registro, para generar una señal cuando las señales en la segunda subserie de las terminales de salida del registro corresponden al segundo código de cuadro.
8. 8. El receptor de la reivindicación 1 , caracterizado adicionalmente porque la primera y segunda subseries adecuadas son subseries adecuadas diferentes del número predeterminado de bits de código de cuadro.
9. 9. El receptor de la reivindicación 1 , caracterizado adicionalmente porque el detector de código de cuadro opera en un primer modo de operación para detectar cualquier ocurrencia de información auxiliar en la señal de vídeo compuesta y, responde a detectar cualquier ocurrencia de información auxiliar durante el primer modo de operación , opera en un segundo modo de operación para detectar una ocurrencia particular de información auxiliar en la señal de vídeo compuesta.
10. 10. El receptor de la reivindicación 9, caracterizado adicionalmente porque el detector de código de cuadro durante el primer modo de operación responde a todos los del número predeterminado de bits de código de cuadro para detectar cualquier ocurrencia de información auxiliar en la señal de vídeo compuesta, y el detector de código de cuadro durante el segundo modo de operación responde a la primer subserie adecuada o la segunda subserie adecuada del número predeterminado de bits de código de cuadro para detectar la ocurrencia particular de información auxiliar en la señal de vídeo compuesta. RESU MEN Un extractor de datos digitales auxiliares en un receptor de televisión incluye una fuente de una señal de vídeo compuesta. La señal de vídeo compuesta incluye un componente de datos digitales auxiliares que es ya sea un primer código de cuadro que tiene un número predeterminado de bits y datos auxiliares en un primer formato, o bien, un segundo código de cuadro que tiene el mismo número de bits y datos auxiliares en un segundo formato. Un detector de código de cuadro está acoplado a la fuente de la señal de vídeo compuesta. El detector de código de cuadro responde a una subserie de los bits de código de cuadro para detectar el primer código de cuadro y a una subserie diferente de bits de código de cuadro para detectar el segundo código de cuadro. Un circuito de utilización de datos auxiliares está acoplado a la fuente de la señal de vídeo compuesta y al detector de código de cuadro. El circuito de utilización de datos auxiliares recibe datos auxiliares en ya sea el primer formato cuando el primer código de cuadro se detecta o bien , en el segundo formato cuando se detecta el segundo código de cuadro.