KR100480413B1 - 텔레비전 내의 보조 디지털 데이터 추출기 - Google Patents

Abstract

텔레비전 수상기에 있는 보조 디지털 데이터 추출기는 복합 비디오 신호의 소스를 포함한다. 상기 복합 비디오 신호는 보조 디지털 데이터 성분을 포함하는데, 상기 성분은 제 1 포맷에 있는 미리 결정된 수의 비트와 보조 데이터를 구비한 제 1 프레임 코드와, 또는 제 2 포맷에 있는 동일한 수의 비트와 보조 데이터를 구비한 제 2 프레임 코드 중 하나이다. 프레임 코드 검출기는 복합 비디오 신호 소스에 결합된다. 프레임 코드 검출기는 제 1 프레임 코드를 검출하기 위해 프레임 코드 비트의 하나의 서브셋, 및 제 2 프레임 코드를 검출하기 위해 프레임 코드 비트의 상이한 서브셋에 응답한다. 보조 데이터 이용 회로는 복합 비디오 신호 소스 및 프레임 코드 검출기에 결합된다. 보조 데이터 이용 회로는 제 1 프레임 코드가 검출될 때의 제 1 포맷 또는 제 2 프레임 코드가 검출될 때의 제 2 포맷 중 하나에 있는 보조 데이터를 수신한다.

Description

텔레비전 내의 보조 디지털 데이터 추출기{AN AUXILIARY DIGITAL DATA EXTRACTOR IN A TELEVISION}

본 발명은, 텔레비전 비디오 신호의 수직 귀선 소거(blanking) 간격에 삽입된 다수의 포맷 중 하나를 갖는 보조 디지털 데이터를 식별하고 추출하기 위한 시스템을 포함하는 텔레비전 수상기에 관한 것이다.

일반적으로, 예를 들어, 폐쇄 자막 정보(closed captioning information) 및 확장된 데이터 서비스(XDS: eXtended Data Service) 정보와 같은 보조 데이터는 표준 텔레비전 신호의 수직 귀선 소거 간격 동안 디지털 형태로 전송된다. 폐쇄 자막 정보는 폐쇄된 자막 문자를 나타내고, XDS 정보는 다양한 보조 데이터를 포함한다. 이러한 정보는 텔레비전 비디오 신호의 수직 귀선 소거 간격에 있는 공지된 위치에 삽입되고, 공지된 방법으로 포맷된다. 미국에 있는 NTSC 텔레비전 신호에서, 필드(1)에 있는 라인(21)은 폐쇄 자막 정보를 위해 예약되고(reserved), 필드(2)의 라인(21)은 XDS 정보를 위해 예약된다.

도 1은 본 발명의 작동을 이해하는데 유용한 파형도.

도 2는 본 발명을 병합시키는 텔레비전 수상기의 일부분의 블록도.

도 3은 본 발명에 따라 수직 귀선 소거 간격 데이터 추출기의 더 구체적인 블록도.

도 4는 도 3에 도시된 수직 귀선 소거 간격 데이터 추출기에서 사용될 수 있는 프레임 코드 검출기를 도시한, 부분적으로 블록 형태이고, 부분적으로 논리 형태인 더 구체적인 도면.

도 5 및 도 6은 도 3에 도시된 제어기 회로의 부분을 도시한, 부분적으로 블록 형태이고, 부분적으로 논리 형태인 더 구체적인 도면.

도 1을 참조하여, 폐쇄 자막 신호는 CC SIG라고 표시(labeled)되어 있는 위에서 두 번째 파형에서 도시된다. 이 신호는 신호가 0 IRE 진폭에 명목상 남아있는 10.5㎲의 제 1 간격을 포함한다. 이것은 500㎑ 사인파 클록 신호의 7개의 주기를 포함하는 14㎲의 클록 런-인(clock run-in) 간격에 의해 후속되는데, 상기 클록 신호는 후속하는 폐쇄 자막 데이터와 동일한 피크-대-피크(peak-to-peak) 진폭을 갖는다. 피크-대-피크 진폭은 명목상 50 IRE이다. 런-인 간격은 0 IRE 신호의 3㎲ 구간에 의해 후속된다. 3㎲의 0 IRE 신호 간격 후에, 2㎲ 지속 기간의 시작 비트는 16 데이터 비트 간격에 의해 후속되어 발생하고, 또한 2㎲ 지속 기간의 각각에서 데이터는 비영 복귀(NRZ: non-return-to-zero) 포맷으로 전송된다. 이러한 방법으로, 폐쇄 자막 정보 중 2 바이트가 전송된다. 수신기 내의 폐쇄 자막 프로세서는 수직 귀선 소거 간격에 있는 위치로부터 폐쇄 자막 데이터를 추출하고, 상기 정보를 텔레비전 디스플레이 장치에 디스플레이한다.

폐쇄 자막 및 XDS 정보를 제외한 디지털 보조 정보, 예를 들어, 텔레비전 프로그램 스케줄링(scheduling) 정보는 또한 동일한 포맷을 사용하여 수직 귀선 소거 간격에 전송될 수 있다. 스케줄링 서비스는 스타사이트(Starsight) 회사에 의해 제공되는데, 여기서 스케줄링 정보는 폐쇄 자막 정보와 동일한 포맷을 사용하여, 비디오 신호의 수직 귀선 소거 간격으로 전송된다. 수신기에 있는 스케줄링 프로세서는, 시청자로 하여금 디스플레이된 스케줄링 데이터에 기초한 TV 프로그램 선택을 하게 하여, 수직 귀선 소거 간격에 있는 위치로부터 스케줄링 데이터를 추출하고, 그 정보를 디스플레이한다. 그러나, 최근에, 보조 디지털 데이터, 특히 TV 프로그램 스케줄링 데이터에 대한 또 다른 포맷은 젬스타 회사(Gemstar company)에 의해 제안되었다.

수직 귀선 소거 간격에 있는 어떠한 위치도 스타사이트 또는 젬스타 스케줄링 정보를 위해 예약되지 않았다. 따라서, 상이한 방송 장치(broadcaster)는, 폐쇄 자막 정보 및 XDS 정보를 위해 예약된 그러한 위치{필드(1 및 2)에 있는 라인(21)}를 제외하고, 상기 정보를 수직 귀선 소거 간격내의 임의의 위치에 자유롭게 포함한다. 또한, 제안된 젬스타 시스템에 전송된 데이터는 때때로 전술한 폐쇄 자막 포맷일 수 있고, 또 어떤 때에는 이 응용의 잔여물(reminder)에 있는 젬스타 포맷이라 불리는 새로 제안된 포맷일 수 있다.

젬스타 포맷 신호는 GS SIG라고 표시되어 있는 위에서 세 번째 파형으로 도 1에 도시된다. 수직 귀선 소거 간격에 있는 젬스타 포맷 라인은 또한 명목상 0 IRE 신호의 10.5㎲로 시작한다. 그러나, 그 간격은 500㎑, 명목상 50 IRE 피크-대-피크, 사인파 런-인 클록 신호의 5 주기에 의해서만 후속된다. 런-인 클록 신호는 011101101의 미리 결정된 값을 갖는 코드를 식별하는 디지털 9 비트 프레임에 의해 즉시 후속된다. 프레임 코드내의 각 비트는 1㎲를 취득하고, NRZ 포맷으로 존재한다. 프레임 코드는 즉시 32 데이터 비트에 의해 후속되고, 각각은 또한 NRZ 포맷에서 1㎲를 취득한다. 이 방법으로, 스케줄링 데이터의 4 바이트는 수직 귀선 소거 간격에 있는 폐쇄 자막 위치에서 전송된다. 다시, 수신기에 있는 스케줄링 프로세서는 스케줄링 데이터를 수직 귀선 소거 간격에 있는 위치로부터 추출하고, 시청자로 하여금 스케줄링 데이터에 기초하여 선택하게 한다.

젬스타 포맷 데이터 및 폐쇄 자막 데이터 모두와 같은 다수의 보조 데이터 포맷을 신뢰성 있게 디코딩하는 보조 정보 디코더를 제공하는 것이 바람직하다. 보조 데이터를 디코딩할 때 발생할 수 있는 문제점은, 신호 잡음이 데이터가 부정확하게 디코딩되게 할 수 있다는 것이다. 예를 들어, 잡음은 프레임 코드의 하나 이상의 비트가 부정확하게 되도록 할 수 있다. 그 결과, 프레임 코드 검출기는 잡음에 관계한 오류를 포함하는 프레임 코드를 처리하고, 텔레비전 신호의 특정 부분에 존재하는 데이터의 유형을 부정확하게 나타낼 수 있다. 예를 들어, 오류가 난 비트(erroneous bit)를 포함한 젬스타 프레임 코드를 처리하는 디코더는, 프레임 코드와 관련된 라인 간격이 젬스타 데이터를 포함하지 않는다는 것을 부정확하게 나타낼 수 있다. 그 결과, 디코더는 바람직하게 데이터를 디코딩하는 것보다 오히려 라인 간격을 무시할 수 있다.

본 발명의 원리에 따라, 텔레비전 수상기에 있는 보조 디지털 데이터 추출기는 보조 디지털 데이터 성분을 포함하는 복합 비디오 신호를 처리하는데, 상기 성분은, 제 1 포맷에 있는 미리 결정된 수의 비트와 보조 데이터를 갖는 제 1 프레임 코드, 또는 제 2 포맷에 있는 동일한 수의 비트와 보조 데이터를 갖는 제 2 프레임 코드 중 하나를 갖는다. 프레임 코드 검출기는 제 1 프레임 코드를 검출하기 위해 프레임 코드 비트의 하나의 서브셋(subset)에 응답하고, 제 2 프레임 코드를 검출하기 위해 프레임 코드 비트의 상이한 서브셋에 응답한다. 보조 데이터 이용 회로는, 제 1 프레임 코드가 검출될 때의 제 1 포맷, 또는 제 2 프레임 코드가 검출될 때의 제 2 포맷 중 하나에서 보조 데이터를 수신한다.

본 발명의 또 다른 측면에 따라, 보조 정보 디코더는 신호에 있는 보조 정보의 임의의 발생을 검출하기 위한 작동의 제 1 모드, 및 신호에 있는 보조 정보의 특정 발생을 검출하기 위한 작동의 제 2 모드를 갖는다.

본 발명은 도면을 참조하여 설명될 것이다.

이 응용의 잔여물에서, 텔레비전 수상기라는 용어는, 그 시스템이 비디오 이미지 및 관련된 오디오 성분을 렌더링(rendering)할 수 있든지 없든지 간에, 텔레비전 신호를 수신하고 처리할 수 있는 시스템으로 언급할 것이다. 예를 들어, 텔레비전 수상기라는 용어는 디스플레이 및 스피커를 갖는 표준 텔레비전 수상기로 언급하고, 또한 비디오 카세트 레코더(VCR: Video Cassette Recorder) 또는 셋톱 케이블 또는 위성 박스에 있는 회로로 언급하는 것을 의미하는데, 상기 모든 장치는 텔레비전 신호를 수신하고 처리할 수 있는 회로를 포함하지만, 텔레비전 신호에 의해 나타난 이미지를 디스플레이하거나 음성을 렌더링할 수 없다. 더욱이, 이러한 응용의 잔여물에서, 보조 디지털 정보는 폐쇄 자막 정보 또는 젬스타 스케줄링 정보 중 하나로 언급할 것이다.

도 2는 본 발명을 병합시키는 텔레비전 수상기의 일부분의 블록도이다. 도 2에서, 본 발명의 작동을 이해하는데 필요한 수상기의 그러한 부분만이 도시된다. 당업자는 작동하는 텔레비전 수상기에서 어떤 다른 요소가 필요하고, 도 2에 도시된 요소와 그러한 다른 요소를 어떻게 상호연결하는지 이해할 수 있다.

도 2에서, 입력 단자(5)는 복합 비디오 신호의 소스(미도시)에 결합된다. 예를 들어, 표준 텔레비전 수상기에서, 이러한 소스는 안테나 또는 케이블 연결부, RF 및 IF 증폭기, 검출기를 포함하고, 오디오 성분을 비디오 성분으로부터 분리시키기 위한 요소를 포함하는 것이 가능하다. 또 다른 예로서, 표준 VCR에서, 소스는 테이프 전송 메커니즘, 테이프 판독 헤드 및 되읽기(read-back) 증폭기를 포함할 수 있다. 입력 단자(5)는 동기 성분 분리기(10)의 각 입력 단자, 및 데이터 슬라이서(data slicer)(30)에 결합된다. 동기 성분 분리기(10)의 복합 동기 신호 출력 단자(S)는 수직 귀선 소거 간격(VBI: Vertical Blanking Interval) 데이터 추출기(20)의 해당 입력 단자(S)에 결합된다. 데이터 슬라이서(30)의 출력 단자는 VBI 데이터 추출기의 VBI 신호 입력 단자(V)에 결합된다. 수정 발진기(40)의 출력 단자는 VBI 데이터 추출기(20)의 클록 입력 단자(CLK: clock input terminal)에 결합된다.

마이크로프로세서(50)는 쌍방향 8-비트 데이터 버스에 의해 VBI 데이터 추출기에 결합된다. 마이크로프로세서(50)의 제어 입력 단자가 VBI 데이터 추출기(20)의 해당 입력 단자에 결합되는 반면, VBI 데이터 추출기(20)의 중단(interrupt) 요청 출력 단자는 마이크로프로세서(50)의 해당 입력 단자에 결합된다.

작동 중 일 때, 입력 단자(5)에서 복합 비디오 신호는 미국에 있는 NTSC 복합 비디오 신호와 같은 표준 복합 비디오 신호이고, 비디오 성분 및 동기 성분(본 발명의 이해에 적절하지 않은 다른 성분 중에서)을 포함한다. 동기 성분 분리기(separator)(10)는, 복합 비디오 신호로부터 복합 동기 성분을 분리하고, 상기 동기 성분을 VBI 데이터 추출기(20)에 공급하기 위해 공지된 방법으로 작동한다.

상기 데이터 슬라이서(30)는 공지된 방법으로 복합 비디오 신호를 나타내는 디지털 비트 신호의 직렬 스트림을 발생시킨다. 복합 비디오 신호 값이 슬라이스 레벨의 값보다 클 때, 슬라이서(30) 출력 신호는 제 1 논리 레벨에 존재하고, 비디오 신호의 값이 슬라이스 레벨의 값보다 적을 때, 디지털 출력 신호는 제 2 논리 레벨에 존재한다. 본 명세서에 기술된 예시적인 실시예에서, 제 1 및 제 2 논리 레벨은 각각 논리 '1' 및 논리 '0'에 해당한다. 도 1을 참조하여, 위에서 2번째 파형(CC SIG)은 폐쇄 자막 포맷 데이터 신호를 도시한다. 7개의 사인파 주기를 구성하는 런-인 신호는 후속하는 NRZ 데이터 신호와 동일한 피크-대-피크 값을 갖는다. 사인파의 베이스 값은 명목상 0 IRE이고, 피크 값은 명목상 50 IRE이다. 따라서, 베이스 값 및 피크 값 사이의 중간이 되도록 선택된 슬라이싱 레벨 신호는 CC SIG 파형으로 도시된 바와 같이, 명목상 25 IRE이다. 수신된 런-인 신호의 베이스 값 및 피크 값은, 물론 변경할 수 있지만, 후속하는 NRZ 데이터의 해당 부분의 값과 여전히 동일해야 한다. 따라서, 슬라이싱 레벨은 공지된 방법으로 런-인 신호의 실제로 수신된 베이스 값과 피크 값 사이의 중심점으로 세팅될 수 있다.

런-인 신호의 마지막 2개의 주기에서 시작하여, 프레임 코드를 나타내는 데이터 슬라이서(30)로부터 출력의 9㎲는 CC SIG 신호 상에서 도시된다. CC SIG 신호가 25 IRE의 도시된 슬라이싱 레벨보다 클 때, 슬라이서(30)로부터의 디지털 출력 신호는 논리 '1' 신호가 되고, CC SIG 신호가 도시된 슬라이싱 레벨보다 적을 때, 디지털 출력 신호의 값은 논리 '0' 신호가 된다. 그러므로, CC SIG 신호에 응답하여 데이터 슬라이서(30)에 의해 발생된 이진 프레임 코드는 101000011이다.

마이크로프로세서(50)는, 데이터 버스와 제어 신호를 거쳐, 보조 디지털 데이터가 추출될 수직 귀선 소거 간격의 라인을 지정하는 데이터를 VBI 데이터 추출기(20)에 공급한다. 이 데이터는 공지된 방법으로 VBI 데이터 추출기(20)에 있는 레지스터에 저장될 수 있다.

VBI 데이터 추출기(20)는, 아래에서 더 구체적으로 기술된 방법으로 마이크로프로세서(50)에 의해 미리 지정된 VBI 수평선으로부터 디지털화된 VBI 신호를 처리하도록 작동한다. VBI 데이터 추출기(20)는 VBI내의 데이터의 존재와 포맷을 결정하고, 그 데이터를 추출한다. 상기 VBI 수평선의 말단부에서, 마이크로프로세서(50)는 IRQ 출력 단자 상의 중단 요청에 의해 통보된다. 중단 요청에 응답하여, 모든 것이 아래에 더 구체적으로 기술된 바와 같이, 마이크로프로세서(50)는, VBI 데이터가 수평선에 존재하는지 결정하며, 존재하는 경우, 제어 출력 단자를 거쳐 VBI 데이터 추출기(20)에 공급된 판독 인에이블 신호(read enable signal)로 데이터 버스를 거쳐, VBI 데이터 추출기(20)로부터 마이크로프로세서로 추출된 데이터를 전송한다.

도 3은 본 발명에 따라 수직 귀선 소거 간격 데이터 추출기(20)의 더 구체적인 블록도이다. 도 3에서, 입력 단자(V)는 데이터 슬라이서(30)(도 2)로부터 비디오 신호의 디지털화된 VBI 성분을 수신한다. 입력 단자(V)는 32 비트 시프트 레지스터(shift register)(204)의 직렬 데이터 입력 단자(SI)에 결합된다. 시프트 레지스터(204)의 32 비트 병렬 출력 단자(PO)는 패리티(parity) 발생기(206), 프레임 코드 검출기(208) 및 래치(latch)(210)의 각 입력 단자에 결합된다. 패리티 발생기(206)의 4 비트 출력 단자는 래치(210)의 해당 입력 단자에 결합된다.

각 신호(CC FRAME 및 GS FRAME)(더 구체적으로 아래에서 기술됨)를 발생시키는 프레임 코드 검출기(208)의 제 1 및 제 2 출력 단자는 제어기 회로(212)의 해당 입력 단자에 결합된다. 입력 단자(S)는 동기 신호 분리기(10)(도 2)로부터 복합 동기 신호를 수신한다. 입력 단자(S)는 제어기 회로(212)의 해당 입력 단자에 결합된다. 수정 발진기(40)(도 2)로부터 4㎒ 클록 신호는 제어기 회로(212)의 클록 신호 입력 단자에 결합된다.

시프트 클록 신호(shift clock signal)를 발생시키는 제어기 회로(212)의 제 1 출력 단자는 시프트 레지스터(204)의 시프트 클록 입력 단자에 결합된다. 신호(GS MODE 및 CC MODE)(아래에서 더 구체적으로 기술됨)를 발생시키는 제어기 회로(212)의 제 2 및 제 3 출력 단자는 각각 래치(210)의 해당 입력 단자에 결합된다. LINE 신호를 발생시키는 제어기 회로(212)의 제 4 출력 단자는 래치(210)의 클록 입력 단자(CLK)에 결합된다.

중단 요청 신호(IRQ)를 발생시키는 제어기 회로(212)의 제 5 출력 단자는 마이크로프로세서(50)(도 2)에 결합된 출력 단자(IRQ)에 결합된다. CNTRL 입력 단자는 마이크로프로세서(50)의 제어 출력 단자에 결합된다. CNTRL 입력 단자는 제어기 회로(212)의 해당 입력 단자, 및 5개의 인에이블 입력 단자, 즉, 래치(210)의 ENB 1, ENB 2, ENB 3, ENB 4 및 ENB S에 결합된다. 8-비트 쌍방향 데이터 버스 단자는 또한 마이크로프로세서(50)에 결합된다. 데이터 버스 단자는 제어기 회로(212)의 입력 단자, 및 5개의 8-비트 출력 단자, 즉, 래치(210)의 DO 1, DO 2, DO 3, DO 4 및 DO S에 결합된다.

일반적인 작동에서, 마이크로프로세서(50)(도 2)는, 공지된 방법으로 CNTRL 입력 단자에서 데이터 버스와 제어 신호를 거쳐 수직 귀선 소거 간격에 있는 수평선을 지정하는 데이터를 제어기 회로(212)에 있는 레지스터(REG)로 전송한다. 제어기 회로(212)는 입력 단자(S)로부터 복합 동기 신호를 감시한다. 레지스터(REG)에서 지정된 수평선이 발생할 때, 데이터 슬라이서(30)로부터, 상기 수평선에 대한 VBI 신호 직렬 데이터 스트림은, 제어기 회로(212)로부터 시프트 클록 신호에 응답하여 시프트 레지스터(204)를 통해 이동된다. 프레임 코드 검출기(208)는 폐쇄 자막 포맷 신호 또는 젬스타 포맷 신호 중 하나의 프레임 코드를 검출하기 위해 시프트 레지스터(204)의 병렬 출력 단자에서 32 비트를 감시한다.

폐쇄 자막 포맷 신호가 검출되면, 폐쇄 자막 포맷 데이터가 이용가능하다는 표시는 CC MODE 신호를 거쳐 래치(210)에 공급된다. 젬스타 포맷 신호가 검출되면, 젬스타 포맷 데이터가 이용가능하다는 표시는 GS MODE 신호를 거쳐 래치(210)에 공급된다. 이러한 경우 중 하나에서, 검출된 포맷에 있는 보조 디지털 데이터는 시프트 레지스터(204)에 의해 추출되며, 패리티 발생기(206)로부터 관련된 패리티 정보와 함께, 또한 래치(210)에 저장된다. 어떠한 포맷 신호도 검출되지 않는다면, 어떠한 데이터도 이용할 수 없다는 표시(indication)는 래치(210)에 저장된다. 동시에, 상기 정보는 래치(210)에 저장되고, 중단 신호는 IRQ 신호 라인을 거쳐 마이크로프로세서(50)에 공급된다. 중단 요청 신호에 응답하여, 마이크로프로세서(50)는, 아래에 더 구체적으로 기술될 모든 방법으로, CNTRL 입력 단자 상의 데이터 버스 및 인에이블 신호를 거쳐 래치(210)의 내용을 판독한다.

도시된 실시예가 래치(210)를 포함할 지라도, 당업자는 그것이 전적으로 요구되지 않는다는 것을 알 것이다. 마이크로프로세서(50)가 IRQ 신호에 응답하고, 특정 VBI 라인 간격{도 3에서 레지스터(REG)에 있는 데이터에 의해 지정된 VBI 라인 간격}의 다음 발생 전에 GS MODE와 CC MODE 신호, 및 보조 디지털 데이터 및 관련된 패리티 데이터를 검색할 수 있는 경우, 래치(210)는 생략될 수 있다. 이 경우에, 마이크로프로세서(50)는 제어기 회로(212), 시프트 레지스터(204) 및 패리티 발생기(206)로부터 데이터를 직접 판독한다.

제어기 회로(212)는, 수직 필드를 검출하고 수평선을 계수(count)하는 입력(S) 단자로부터 복합 동기 신호를 감시하기 위해 공지된 장치의 계수기 및 관련된 회로(미도시)를 포함한다. 제어기 회로(212)는, 현행 수평선을 레지스터(REG)에 있는 데이터에 의해 지정된 수평선과 비교하기 위해, 또한 공지된 장치의 회로를 또한 포함한다. LINE 신호는 지정된 수평선의 '활성화 부분'의 처음에 활성화(즉, 도시된 실시예에서와 같은 논리 '1')되게 하고, 그렇지 않으면 비활성화(논리 '0')되어 남아있다. 도 1을 참조하여, 최상의 파형은 레지스터(REG)에 있는 데이터에 의해 지정된 수직 귀선 소거 간격에 있는 수평선에 대해 LINE 신호를 도시한다.

LINE 신호가 활성화되는 것과 동시에, 제어기 회로(212)는 4㎒ 이동 클록을 시프트 레지스터(204)에 제공하기 시작한다. 이 방법으로, 데이터 슬라이서(30)(도 2)로부터 VBI 비디오 신호를 나타내는 직렬 비트 스트림은 시프트 레지스터(204)를 통해 클로킹(clocked)된다. 도시된 실시예에서, 시프트 레지스터(204)는 시프트 클록 신호의 리딩 에지(leading edge)에서 클로킹된다. 전술한 바와 같이, VBI 데이터 신호는 도 1의 CC SIG 파형 또는 GS SIG 파형 중 하나에 도시된 포맷을 갖는다. 초기 10.5㎲ 구간 및 5개의 주기 런-인 클록 구간 뒤에, 젬스타 포맷 신호(GS SIG)는 9㎲ 간격에 의해 후속되는데, 상기 간격은, 디지털화될 때 디지털 값(011101101)을 갖는 프레임 코드 신호를 포함한다. 동일한 9㎲ 시간 간격 동안, 폐쇄 자막 포맷 신호(CC SIG)는 값(101000011)을 갖는 디지털 비트 스트림을 포함한다.

도시된 실시예에서, 프레임 코드 간격은 초기 10.5㎲ 구간 및 5개의 주기 런-인 클록 구간에 후속하는 9㎲ 간격인데, 상기 구간은 모든 포맷 신호에 공통적이다. 즉, 프레임 코드 간격은, 2개의 상이한 포맷 신호가 상이한 값을 갖는 제 1 점에서 시작하여, 모든 포맷 신호에 대한 디지털 보조 데이터가 시작하는 곳에서 끝난다. 프레임 코드 구간의 정의가 임의적이고, 하나의 포맷에 있는 데이터를 다른 포맷에 있는 데이터와 구별하기에 충분한 신호의 임의의 부분을 포함할 수 있다는 것을 당업자는 이해할 것이다.

프레임 코드 검출기(208)는 시프트 레지스터(204)의 병렬 출력 단자에서 32 비트의 상태를 감시한다. 프레임 코드 검출기(208)는 2개의 작동 모드 중 하나에서 작동한다. 제 1 모드는 검출기가 프레임 코드와 같은 보조 정보의 임의의 발생을 탐색 중인 탐색 모드이다. 즉, 탐색 모드에서, 폐쇄 자막 포맷 또는 젬스타 포맷 중 하나에 있는 보조 디지털 데이터가 비디오 신호에 포함되는지 공지되지 않았고, 공지되었다면, 어떤 라인이 상기 데이터를 포함하는지 공지되지 않는다. 그러한 데이터는 수직 귀선 소거 간격에 있는 임의의 수평 라인, 예를 들어, 필드(1) 또는 필드(2) 중 하나에 있는 라인(10)으로부터 라인(20)까지 포함될 수 있다. 더욱이, 다른 포맷에 있는 데이터는 수직 귀선 소거 간격에 있는 라인으로 삽입될 수 있다. 원하는 포맷 신호로서 검출의 확실함(certainty)을 증가시키고, 임의 신호의 잘못된 식별(false identification)을 최소화하기 위해, 폐쇄 자막 또는 젬스타 프레임 코드 중 하나를 검출하기 위한 기준은 탐색 모드에서 강화된다. 수신된 디지털화된 VBI 신호에서 모든 이용가능한 프레임 코드는, 아마도 탐색 모드 동안 하나 이상의 순차 비디오 프레임에 대해 01110110의 젬스타 프레임 코드 또는 101000011의 폐쇄 자막 코드 중 하나에 있는 해당 비트와 비교된다. 일단 폐쇄 자막 포맷 또는 젬스타 포맷에 있는 보조 디지털 데이터의 존재와 위치가 확인되면, 탐색 모드는 종결된다.

탐색 모드가 종결될 때, 프레임 코드 검출기(208)는, 보조 정보의 특정 발생이 검출될 동안 이 응용의 잔여물에 있는 로크-온 모드(locked-on mode)라 칭하는 작동의 제 2 모드에 들어간다. 즉, 로크-온 모드에서, 수직 귀선 소거 간격에 있는 보조 데이터의 위치가 결정되고, 해당 위치를 나타내는 데이터는 제어기 회로(212)에 있는 레지스터(REG)에 저장된다. 따라서, 검출기는, 레지스터(REG)에 저장된 데이터에 의해 나타난 특정 라인 간격에서 원하는 보조 정보의 출현을 찾을 수 있다. 아래에 더 구체적으로 기술될 방법으로, 프레임 코드 검출기(208)는, 01110110의 젬스타 프레임 코드 또는 101000011의 폐쇄 자막 프레임 코드 중 하나를 검출하기 위해 시프트 레지스터(204)로부터 32 비트를 연속으로 감시한다. 그러나, 로크-온 모드에서, 잡음 신호의 존재의 방해(disruption)를 최소화하기 위해, 폐쇄 자막 또는 젬스타 프레임 코드를 검출하기 위한 검출 기준은 탐색 모드의 기준과 비례하여 완화된다. 이 응용의 잔여물은 탐색 모드가 명쾌하게 상술될 지라도, 로크-온 모드동작을 기술할 것이다.

011101101의 젬스타 프레임 코드가 프레임 코드 검출기(208)에 의해 검출될 때마다, 도 1에 도시된 바와 같이, GS FRAME 펄스 신호가 생성된다. 이와 유사한 방법으로, 도 1에 도시되지 않을지라도, 101000011의 폐쇄 자막 프레임 코드가 프레임 코드 검출기(208)에 의해 검출될 때마다, CC FRAME 펄스 신호는 아래에 더 구체적으로 기술될 모든 방법으로 생성된다.

제어기 회로(212)는 프레임 코드 검출기(208)로부터 CC FRAME 및 GS FRAME 신호를 수신한다. 프레임 코드의 검출의 정확성을 증가시키기 위해, 제어기 회로(212)는 FRAME WINDOW 신호를 생성한다. FRAME WINDOW 신호는 공지된 방법으로 복합 동기 신호로부터 유도되고, GS FRAME 또는 CC FRAME 펄스 중 하나가 정확하게 발생할 수 있을 때, 공칭 시간(nominal time)을 둘러싸는 시간 간격에 대해 활성화되고(도시된 실시예에서 논리 '1' 신호이다), 그렇지 않으면 비활성화된다(논리'0'). 도시된 실시예에서, FRAME WINDOW 신호는 GS FRAME 또는 CC FRAME 펄스가 발생해야 할 때 공칭 시간 주변의 5㎲ 간격에 대해 활성화되는데, 상기 공칭 시간은 LINE 신호가 활성화될 때로부터 29.5㎲이다. 이것은 도 1에 있는 파형(FRAME WINDOW)으로 도시된다.

FRAME WINDOW 신호가 활성화될 때 시간 간격 동안, CC FRAME 및 GS FRAME 신호는 제어기 회로(212)에 의해 감시된다. 펄스가 GS FRAME 신호(도 1에 있는 GS FRAME 신호에서 도시된 바와 같이)에서 검출되면, 제어기 회로(212)는 도 1에 있는 GS MODE 신호에서 도시된 바와 같이 GS MODE 신호를 활성화(도시된 실시예에서 논리 '1')되게 한다. 이것은 젬스타 포맷 데이터가 지정된 수평선에 존재하고, 데이터가 후속한다는 것을 나타낸다. 젬스타 포맷 데이터는 32 비트 NRZ 데이터 스트림의 형태로 존재한다. 전술한 바와 같이, 각 비트 간격은 1㎲가 된다. GS FRAME 신호의 검출에 응답하여, 제어기 회로(212)는, 샘플링 신호(즉 리딩 에지)가 도 1에 있는 GS SAMPLE CLOCK 신호에서 도시된 바와 같이 각 젬스타 데이터 비트 간격의 중간에서 생성되도록, 시프트 클록 신호를 시프트 레지스터(204)에 공급한다. 따라서, 라인의 제 1 부분에 대해, 즉, GS FRAME 신호가 검출될 때까지, 시프트 클록 신호는 4㎒ 클록 신호이다. 라인의 제 2 부분에 대해, 즉, GS FRAME 펄스가 검출될 때까지, 시프트 클록 신호는, 리딩 에지(즉 샘플링 신호)가 젬스타 데이터 비트 간격의 중앙에서 동기화되도록, 위상화된 1㎒ 신호이다.

이와 유사한 방법으로, 도 1에 도시되지 않을지라도, 펄스가 CC FRAME 신호에서 검출되면, 제어기 회로(212)는 CC MODE 신호를 활성화(도시된 실시예에서 논리 '1')하게 한다. 이것은 폐쇄 자막 포맷이 지정된 수평선에 존재하고, 데이터가 후속한다는 것을 나타낸다. 폐쇄 자막 포맷 데이터는 16 비트 NRZ 데이터 스트림의 형태로 존재하는데, 각 비트 간격은 2㎲이다. CC FRAME 신호의 검출에 응답하여, 도 1에 있는 CC SAMPLE CLOCK 신호에서 도시된 바와 같이, 제어기 회로(212)는, 샘플링 신호(즉 리딩 에지)가 각 폐쇄 자막 데이터 비트 구간의 중간에서 생성되도록, 시프트 클록 신호를 시프트 레지스터(204)에 공급한다. 따라서, 라인의 제 1 부분에 대해, 즉, CC FRAME 펄스가 검출될 때까지, 시프트 클록 신호는 4㎒ 클록 신호이다. 라인의 제 2 부분에 대해, 즉 CC FRAME 펄스가 검출된 후에, 시프트 클록 신호는, 리딩 에지(즉, 샘플링 신호)가 폐쇄 자막 데이터 비트 간격의 중앙으로 동기화되도록, 위상화된 500㎑ 신호이다.

FRAME WINDOW 신호가 활성화될 동안, 어떠한 CC FRAME 신호 또는 GS FRAME 신호도 프레임 코드 검출기(208)에 의해 검출되지 않는다면, 어떠한 GS MODE 또는 CC MODE 신호도 생성되지 않고, 시프트 클록 신호에서의 주파수와 위상의 어떠한 변경도 발생하지 않는다.

변경된 시프트 클록 신호에 응답하여, 시프트 레지스터(204)는, CC FRAME 및 GS FRAME 신호에 의해 선택된 바와 같이, 젬스타 포맷(도 1의 GS SIG) 또는 폐쇄 자막 포맷(CC SIG) 중 하나에 대한 비트 간격의 중간에서 데이터 슬라이서(30)(도 2)로부터 디지털 신호를 샘플링한다. VBI 수평선의 활성화 부분의 말단부에서, 시프트 레지스터(204)는 VBI 데이터를 포함한다. 이 데이터는 시프트 레지스터(204)의 병렬 출력 단자(PO)에 존재하고, 래치(210)에 공급된다. 32 비트는 4개의 8-비트 바이트로 분할된다. 동시에, 패리티 발생기(206)는 4개의 패리티 비트를 계산하는데, 1개의 패리티 비트는 시프트 레지스터(204)로부터 분할된 바이트 각각에 해당한다. 패리티 비트는 또한 래치(210)에 공급된다.

VBI 수평선의 활성화 부분이 끝날 때, LINE 신호는 도 1에 도시된 바와 같이, 제어기 회로(212)에 의해 다시 비활성화된다. LINE 신호는 래치(210)의 클록 입력 단자(CLK)에 결합된다. 비활성화되는 LINE 신호에 응답하여, 래치(210)는 시프트 레지스터(204)로부터 VBI 데이터 신호를 래치하고, 제어기 회로(212)로부터 GS MODE 및 CC MODE 신호를 래치하고, 패리티 발생기(206)로부터 패리티 신호를 래치한다. 시프트 레지스터(204)로부터의 4 바이트는 래치(210)의 각 4 바이트로 래치된다. 4 패리티 비트는, 상태 바이트라고 하는, 래치(210)의 제 5 바이트 중 4 비트로 래치된다. 최종적으로, 제어기 회로(212)로부터의 GS MODE 및 CC MODE 신호는 래치(210)에 있는 제 5 상태 바이트 중 제 5 및 제 6 비트로 래치된다.

또한 비활성화되는 LINE 신호에 응답하고, 데이터 및 상태 정보를 래치(210)로 래칭하는 것과 동시에, 제어기 회로(212)는 마이크로프로세서(50)(도 2)에 공급되는 중단 요청 신호(IRQ)를 생성한다. 공지된 방법으로, IRQ 신호에 응답하여, 마이크로프로세서(50)는 중단 핸들러 루틴(interrupt handler routine)을 실행한다. 중단 핸들러 루틴은 상태 바이트 인에이블 신호(ENB S)를 활성화함으로써 마이크로프로세서(50)가 래치(210)로부터 상태 바이트를 판독하게 한다. 상태 바이트 인에이블 신호(ENB S)에 응답하여, 상태 바이트를 발생시키는 래치(210)의 출력 단자(DO S)는 마이크로프로세서(50) 데이터 버스에 결합되고, 데이터는 마이크로프로세서(50)에 의해 판독된다. 중단 핸들러는 GS MODE 및 CC MODE 신호를 포함하는 데이터 비트를 시험한다. GS MODE 비트가 활성화되면, 보조 디지털 데이터의 32 비트는 VBI 라인에서 전송되고, 모든 4 데이터 바이트는 마이크로프로세서(50)에 의해 판독된다. 이 경우에, 마이크로프로세서는 데이터 바이트 인에이블 신호(ENB 1, ENB 2, ENB 3 및 ENB 4)를 순차적으로 활성화한다. ENB 1 신호에 응답하여, 래치(210)는 데이터 출력 단자(DO 1)에서 제 1 데이터 바이트의 내용을 데이터 버스에 위치시키고, 상기 데이터는 마이크로프로세서(50)에 의해 판독된다. 이와 유사하게, 데이터 출력 단자(DO 2, DO 3 및 DO 4) 각각에서 제 2, 제 3 및 제 4 바이트는 각각 데이터 바이트 인에이블 신호(ENB 2, ENB 3 및 ENB 4)에 응답하여 데이터 버스 상에 위치된다. 원하는 경우, 마이크로프로세서(50)는 상태 바이트에 존재하는 4개의 패리티 비트를 분석함으로써 이러한 데이터 바이트의 패리티를 또한 검사할 수 있다.

CC MODE 신호가 활성화되는 경우에, 이것은 폐쇄 자막 정보가 VBI 라인 동안 전송되었다는 것을 나타낸다. 그러나, 이 경우에, 보조 디지털 데이터의 단지 16 비트, 또는 2 바이트가 전송되고, 데이터 출력 단자(DO 3 및 DO 4)에서 단지 데이터 바이트만이 유효 정보를 포함한다. 마이크로프로세서는 각 인에이블 신호를 제공한 후에 이러한 데이터 바이트를 판독한다. 그 후에, 수신된 데이터 바이트는, 스케줄링 정보를 추출하고, 그러한 정보를 시청자에게 디스플레이하는 것과 같은 적절한 방법으로 처리될 수 있다.

도 4는, 로크-온 모드 동안 작동하는 프레임 코드 검출기(208)의 부분을 도시하는, 부분적으로 블록 형태이고, 부분적으로 논리 형태인 더 구체적인 도면이다. 도 4에서, 도 3에 도시된 요소와 동일한 요소는 동일한 참조 번호로 지정되어, 구체적으로 기술되지 않는다. 도 4에서, 시프트 레지스터(204)는, 직렬 입력 단자(SI)와 이동 클록 입력 단자(CLK), 및 32개의 단일-비트 병렬 출력 단자로 도시된다. "0"이라 표시되어 있는 가장 왼쪽의 출력 단자는 가장 최근에 수신된 비트를 포함한다.

각 출력 단자(0 및 4)는 음의 출력 AND(NAND) 게이트(302)의 제 1 및 제 2 입력 단자에 결합된다. 각 출력 단자(8, 12 및 16)는 음의 출력 OR(NOR) 게이트(304)의 제 1, 제 2 및 제 3 입력 단자에 결합된다. 각 출력 단자(8, 12, 20 및 28)는 제 2 NAND 데이트(306)의 제 1, 제 2, 제 3 및 제 4 입력 단자에 결합된다. 출력 단자(4)는 제 2 NOR 게이트(308)의 제 1 입력 단자에 결합된다. 제 1 NAND 게이트(302)의 출력 단자는 NOR 게이트(304)의 제 4 입력 단자에 결합되고, 제 2 NAND 게이트(306)의 출력 단자는 제 2 NOR 게이트(308)의 제 2 입력 단자에 결합된다. 제 1 NOR 게이트(304)의 출력 단자는 CC FRAME 신호를 발생시키고, 제 2 NOR 게이트(308)의 출력 단자는 GS FRAME 신호를 발생시킨다.

도 1을 참조하여, GS FRAME 신호 또는 CC FRAME 신호 중 하나가 생성되는 점까지, 슬라이서(10)(도 2)로부터의 디지털 비트 스트림은 GS SAMPLE CLOCK 신호에 응답하여 4㎒ 속도로 샘플링된다. 상기 신호의 프레임 코드 부분에 있는 각 비트가 지속기간이 1㎲이기 때문에, 그러한 각 비트는 시프트 레지스터(204)에 의해 4번 오버샘플링된다. 즉, 각 비트는 시프트 레지스터(204)에 있는 4개의 인접한 위치에 저장된다. 따라서, 프레임 코드에 있는 상이한 비트를 적절히 샘플링하기 위해, 시프트 레지스터(204)에 있는 제 4 비트마다 프레임 코드 검출기에 의해 처리된다.

현행 실시예에서, 9개의 프레임 코드 비트 중 8개만이 32 비트 시프트 레지스터(204)에 저장될 수 있고, 따라서 그러한 8개의 비트만이 유효 젬스타 또는 폐쇄 자막 프레임 코드를 검출하도록 처리하는데 이용가능하다. 그러나, 도시된 실시예에서, 8 비트의 이용가능한 세트 중 5 비트의 서브셋만이, 폐쇄 자막 프레임 또는 젬스타 프레임이 존재하는지 결정하도록 처리된다. 그러한 5 비트, 및 값은 유효 폐쇄 자막 프레임 코드를 검출하기 위해 (x)xxx00011이고, 유효 젬스타 프레임 코드를 검출하기 위해 (x)1x1x110x인데, 여기서 (x)는 제 9의 가용하지 않은 비트(unavailable bit)를 나타내고, x는 '무정의(don't care)' 비트를 나타낸다.

도 4에서, 프레임 코드의 가장 왼쪽 비트는 시프트 레지스터(204)에 먼저 도달하고, 먼저 밖으로 이동(shifted out)된다. 따라서, 프레임 코드의 제 1 비트는 마지막 비트가 수신되기 전에 시프트 레지스터(204)를 통하고, 범위 밖으로 완전히 이동된다. 역으로, 프레임 코드(극우 비트)의 마지막 비트는, 시프트 레지스터(204)로 가장 최근에 이동된 비트이고, 도 4에 도시된 바와 같이 시프트 레지스터(204)내의 극좌 비트 위치(비트 0)에 있다.

도 4에서, 프레임 코드의 극좌 2 비트를 나타내는, 시프트 레지스터(204) 비트(0 및 4) 모두가 논리 '1' 비트이면, 제 1 NAND 게이트(302)의 출력이 논리 '0' 신호이며, 그렇지 않으면, 논리 '1' 신호이다. 프레임 코드의 다음 3 비트 및 제 1 NAND 게이트(302)로부터 출력을 나타내는, 시프트 레지스터(204) 비트(8, 12 및 16)가 모두 논리 '0' 신호이면, 제 1 NOR 게이트(304)의 출력 단자에서의 신호(CC FRAME)는 폐쇄 자막 프레임 코드가 검출된 것을 나타내는 논리 '1' 신호이다.

시프트 레지스터(204)로부터 비트(8, 12, 20 및 28)가 모두 논리 '1' 신호이면, 제 2 NAND 게이트(306)로부터 출력은 논리 '0' 신호이다. 시프트 레지스터(204)로부터의 비트(4) 및 제 2 NAND 게이트(306)의 출력이 모두 논리 '0' 신호이면, 제 2 NOR 게이트(308)의 출력 단자에서의 신호(GS FRAME)는 젬스타 프레임 코드가 검출된 것을 나타내는 논리 '1' 신호이다. 프레임 코드 비트가 지속 기간 동안 각각 1 마이크로초이고, 4㎒ 클록에 의해 오버샘플링되기 때문에(즉, 각 프레임 코드 비트의 4개의 연속된 샘플이 시프트 레지스터에 저장된다), GS FRAME 신호는 4개의 시프트 클록 사이클 동안 유효하게 남아있다.

본 발명의 프레임 코드 검출기에 의한 사용에 대해 선택된 5 비트의 특정 서브셋은 약한 신호 상태에서 유효 프레임 코드의 검출을 최대화하기 위한 목표를 이루는 실험을 근거로 선택되는데, 상기 약한 신호 상태는 임의의, 또는 화이트(white) 잡음(상호관련된 잡음은 다른 결과를 발생시킬 수 있음)을 포함하는 신호와 동등하다. 도시된 바와 같은 프레임 코드 검출기를 구현함으로써, 모든 프레임 코드 비트를 처리하는 검출기와 실질적으로 성능이 동일한 경우에, 몇몇 비교적 간단한 게이트만이 필요하게 된다. 그러나, 모든 프레임 코드 비트를 처리하는 프레임 코드 검출기를 구현하는 것은, 보다 큰 시프트 레지스터(젬스타 프레임 코드의 모든 11개의 프레임 코드를 수용하기 위한 44개의 시프트 레지스터 비트), 및 그러한 11 비트(폐쇄 자막 프레임 코드에 대해 8 비트)를 처리하기 위해 실질적으로 더 복잡한 조합 논리 회로를 필요로 한다.

도 5는 도 3에 도시된 제어기 회로(212)의 부분을 도시한, 부분적으로 블록 형태이고, 부분적으로 논리 형태인 더 구체적인 도면인데, 상기 제어기 회로(212)는 각각 GS FRMAE 및 CC FRAME 신호에 응답하여 GS MODE 및 CC MODE 신호를 생성시킨다. 도 5에서, 수정 발진기(40)(도 2)로부터의 4㎒ 클록 신호는 인버터(inverter)(402)의 입력 단자에 결합된다. 인버터(402)의 출력 단자는 제 1 D 플립 플롭(404)과 제 2 D 플립 플롭(406)의 각 클록 입력 단자, 및 폐쇄 자막(CC) 프레임 검출기 회로(420)의 제 1 입력 단자에 결합된다. 전술한 바와 같이, 복합 동기 신호로부터 내부에 생성되는 FRAME WINDOW 신호는 AND 게이트(408)의 제 1 입력 단자 및 CC 프레임 검출기(420)의 제 2 입력 단자에 결합된다.

프레임 코드 검출기(208)(도 3)로부터의 GS FRAME 신호는 AND 게이트(408)의 제 2 입력 단자에 결합된다. AND 게이트의 출력 단자는 제 1 D 플립 플롭(404)의 D 입력 단자 및 제 1 NAND 게이트(410)의 제 1 입력 단자에 결합된다. 제 1 플립 플롭(404)의 Q 출력 단자는 제 1 NAND 게이트(410)의 제 2 입력 단자에 결합된다. 제 1 NAND 게이트의 출력 단자는 제 2 NAND 게이트(412)의 제 1 입력 단자에 결합된다. 제 2 NAND 게이트(412)의 출력 단자는 제 2 플립 플롭(406)의 D 입력 단자에 결합된다. 제 2 플립 플롭(406)의 Q 출력 단자는 래치(210)에 결합된 GS MODE 신호를 생성시킨다. 제 2 플립 플롭(406)의 Q 출력 단자는 또한 제 2 인버터(414)의 입력 단자에 결합된다. 제 2 인버터(414)의 출력 단자는 제 2 NAND 게이트(412)의 제 2 입력 단자에 결합된다. AND 게이트(408), 제 1 D 플립 플롭(404), 제 2 D 플립 플롭(406), 제 1 NAND 게이트(410), 제 2 NAND 게이트(412) 및 인버터(414)의 조합은 젬스타(GS) 프레임 검출기를 형성한다.

프레임 코드 검출기(208)(도 3)로부터의 CC FRAME 신호는 CC 프레임 검출기(420)의 제 3 입력 단자에 결합된다. CC 프레임 검출기(420)는 GS 프레임 검출기(416)와 동일하게 구성되고, 동일한 방법으로(더 구체적으로 아래에 기술됨) 작동한다. CC FRAME 검출기의 출력 단자는 CC MODE 신호를 발생시키고, 래치(210)에 결합된다.

작동하는 동안, 각 수평선의 처음에, 제 1 및 제 2 D 플립 플롭(404 및 406)은, 공지된 설계의 회로(미도시)에 의해, 즉, 복합 비디오 신호에 있는 수평 동기 성분에 응답하여 리셋 신호를 생성시키고, 상기 리셋 신호를 각 플립 플롭(404 및 406)의 리셋 입력(도 5에서 미도시)에 공급함으로써 리셋된다. 따라서, 수평선의 처음에 제 1 및 제 2 D 플립 플롭(404 및 406)의 Q 출력 단자에서의 신호는 모두 논리 '0' 신호이다. 따라서 GS MODE 출력 신호는 논리 '0' 신호이다. 더욱이, GS FRAME 입력 신호는 젬스타 프레임 코드가 검출될 때까지(도 1에 도시된 바와 같이) 논리 '0' 신호이다. FRAME WINDOW 신호가 논리 '0' 신호로 남아있기만 하면, AND 게이트(408)는, 반전된 4㎒ 클록 신호에 의해 클록될 때 제 1 D 플립 플롭(404)의 Q 출력 단자가 논리 '0' 신호를 연속으로 발생하게 하여, 비활성화(disable) 상태가 되고, 논리 '0' 신호를 발생시킨다. 제 1 NAND 게이트(410)는 이에 따라 비활성화 되고, 논리 '1' 신호를 생성시킨다. 인버터(414)의 출력은 이와 유사하게 논리 '1' 신호이다. 따라서, 제 2 NAND 게이트(412)의 출력은 논리 '0' 신호인데, 상기 신호는 반전된 4㎒ 클록 신호에 의해 클록될 때 제 2 D 플립 플롭(406)이 Q 출력 단자에서 논리 '0' 신호를 연속으로 발생하게 한다. GS 프레임 검출기(416)는, 어떠한 GS FRAME 신호 펄스도 수신되지 않는 한 이 상태로 남아있다.

GS 프레임 검출기(416)는 그 코드가 4㎒ 클록 신호의 2개의 연속 주기로 발생하기만 하면 유효 젬스타 프레임 코드의 수신을 인식한다(유효 프레임 코드 신호는 4㎒ 클록의 4개의 연속 주기에서 이용가능해야 하는데, 이는 전술한 바와 같이 4㎒ 클록에 의해 1 마이크로초 프레임 코드 비트의 오버샘플링 때문이다). 이것은 프레임 코드 검출 과정의 정확성을 향상시킨다. AND 게이트(408)는, 유효 프레임 코드가 발생한 시간 윈도우(time window)를 정의한 FRAME WINDOW 신호가 활성화될 때(도 1에 도시된 바와 같이) 가능하다. FRAME WINDOW 신호가 활성화된 경우, GS FRAME 신호 상의 임의의 펄스는 AND 게이트(408)를 통해 통과될 것이다. 그렇지 않으면, AND 게이트(408)는 비활성화 상태로 남아있고, 출력 단자에서 논리 '0' 신호를 발생시킨다.

논리 '1' 펄스가 FRAME WINDOW 신호가 활성화되어 있는 동안 GS FRAME 신호 상에서 발생하면, 논리 '1'은 제 1 플립 플롭(404)의 D 입력 단자에 공급된다. 제 1 D 플립 플롭(404)은 반전된 4㎒ 클록 신호, 즉 4㎒ 클록 신호에 비교된 주기의 절반에 의해 지연된 클록 신호에 의해 클로킹된다. 제 1 D 플립 플롭(404)이 클로킹될 때, 논리 '1' 신호는 Q 출력 단자에서 나타난다. 이것은 제 1 NAND 게이트(410)를 활성화시킨다(enables).

GS FRAME 신호는 4㎒ 클록 신호의 다음에 계속되는 주기에 대해 논리 '1' 신호로 남아있다면, GS FRAME 신호는 제 1 NAND 게이트(410)가 논리 '0' 신호를 발생하게 한다. 제 2 플립 플롭(406)의 Q 출력 단자가 여전히 논리 '0' 신호이므로, 인버터(414)의 출력 단자가 논리 '1' 신호를 발생시킨다. 그러나, 제 1 NAND 게이트(410)로부터의 논리 '0' 신호는 제 2 NAND 게이트(412)로 하여금 출력 단자에서 논리 '1' 신호를 발생하게 한다. 이 논리 '1' 신호는 반전된 4㎒ 클록 신호의 다음 주기에서 제 2 플립 플롭(406)을 통해 클록킹된다. 제 2 플립 플롭(406)의 Q 출력 단자, 및 GS MODE 신호는 도 1에 도시된 바와 같이, 논리 '1' 신호로 된다. 제 2 플립 플롭(406)의 출력에서 논리 '1' 신호는 인버터(414)로 하여금 출력 터미널에서 논리 '0' 신호를 생성하게 한다. 이것은 논리 '1' 신호를 번갈아 발생시키는 제 2 NAND 게이트(412)를 비활성화 되게 한다. 이것은, 반전된 4㎒ 클록 신호에 의해 클록킹될 때 제 2 플립 플롭(406)으로 하여금 논리 '1' GS MODE 신호를 연속으로 발생시키게 한다. 따라서, 전술한 바와 같이, GS FRAME 신호가 2개의 연속되는 4㎒ 클록 신호 주기에서 검출될 때, GS MODE 신호는 활성화되고, 다음 수평선의 처음에서 리셋될 때까지 활성화되어 남아있다.

그러나, GS FRAME 신호가 4㎒ 클록 신호의 다음의 연속 주기에서 논리 '1' 신호로 남아있지 않으면, AMD 게이트(408)는 제 1 플립 플롭(404)을 정지한 상태로 복귀시키는 논리 '0' 신호를 발생시키는데, 즉, Q 출력 단자는 논리 '0' 신호를 생성시킨다. 따라서, 제 1 NAND 게이트(410)는 비활성화되어 논리 '1' 신호를 발생한다. 이것은 정지 상태에서 제 2 NAND 게이트(412)로 하여금 제 2 플립 플롭(406)을 번갈아 유지하는 논리 '0' 신호를 발생하도록 하는데, 즉, Q 출력 단자는 논리 '0' 신호를 생성한다. 따라서, GS MODE 신호는, GS FRAME 신호가 단지 하나의 4㎒ 클록 주기 동안 활성화된 경우 논리 '0'으로 남아있다.

전술한 바와 같이, CC FRAME 검출기(420)는 GS FRAME 검출기(416)와 동일하게 구성되고, FRAME WINDOW 신호가 활성화된 경우 CC FRAME 신호가 2개의 연속적인 4㎒ 클록 주기 동안 존재할 때, 논리 '1' CC MODE 신호를 생성하는 동일한 방법으로 작동한다. 그 후에 CC MODE 신호는 다음 수평선의 시작까지 논리 '1' 신호로 남아있다.

도 6은 시프트 레지스터(204)에 공급된 SHIFT CLOCK 신호를 제어하는 도 3의 제어기 회로(212)의 부분을, 부분적으로 블록 형태이고, 부분적으로 논리 형태로 보여준다. 도 6에서, 전술한 바와 같이, 복합 동기 신호에 응답하여 내부에 생성된 LINE 신호는 제 1 반전된 입력 OR 게이트(502)의 제 1 입력 단자, 및 인버터(504)의 입력 단자에 결합된다. 인버터(504)의 출력 단자는 NOR 게이트(506)의 제 1 입력 단자, 및 마이크로프로세서(50)(도 2)에 결합된 중단 요청 신호 출력 단자(IRQ)에 결합된다.

수정 발진기(40)(도 2)로부터 4㎒ 클록 신호는, 계수기(508)의 입력 단자와, D 플립 플롭(510)의 클록 입력 단자, 및 제 1 NAND 게이트(512)의 제 1 입력 단자에 결합된다. 계수기(508)의 제 1 출력 단자는 제 2 NAND 게이트(514)의 제 1 입력 단자에 결합된 젬스타 클록킹 신호(GS CLOCK)를 생성한다. 계수기(508)의 제 2 출력 단자는 제 3 NAND 게이트(516)의 제 1 입력 단자에 결합된 폐쇄 자막 클록킹 신호(CC CLOCK)를 생성한다. 제 1 NAND 게이트(512)의 출력 단자는 제 2 반전된 입력 OR 게이트(518)의 제 1 입력 단자에 결합된다. 제 2 NAND 게이트(514)의 출력 단자는 제 2 OR 게이트(518)의 제 2 입력 단자에 결합되고, 제 3 NAND 게이트(516)의 출력 단자는 제 2 OR 게이트(518)의 제 3 입력 단자에 결합된다. 제 2 OR 게이트의 출력 단자는 시프트 레지스터(204)(도 3)의 클록 입력 단자에 결합된 SHIFT CLOCK 신호를 발생시킨다. 조합에서, NOR 게이트(506), 제 1, 제 2 및 제 3 NAND 게이트(512, 514 및 516) 및 제 2 OR 게이트(518)는 멀티플렉서(multiplexer)(560)를 형성한다.

도 5에 도시된 모드 신호 제어 회로로부터 GS MODE 신호는, NOR 게이트(506)의 제 2 입력 단자와, 제 3 OR 게이트(520)의 제 1 입력 단자, 및 제 2 NAND 게이트(514)의 제 2 입력 단자에 결합된다. 모드 신호 제어 회로로부터 CC MODE 신호는, NOR 게이트(506)의 제 3 입력 단자와, 제 3 OR 게이트(520)의 제 2 입력 단자, 및 제 3 NAND 게이트(516)의 제 2 입력 단자에 결합된다. 도 1에 도시된 바와 같이, FAST CLOCK 신호를 생성하는 NOR 게이트(506)의 출력 단자는 제 1 NAND 게이트(512)의 제 2 입력 단자에 결합된다.

제 3 OR 게이트(520)의 출력 단자는, D 플립 플롭(510)의 D 입력 단자, 및 제 4 NAND 게이트(522)의 제 1 입력 단자에 결합된다. D 플립 플롭(510)의 Q 출력 단자는 제 2 인버터(524)의 입력 단자에 결합된다. 제 2 인버터(524)의 출력 단자는 제 4 NAND 게이트(522)의 제 2 입력 단자에 결합된다. 조합에서, 제 3 OR 게이트(520), D 플립 플롭(510), 제 2 인버터(524) 및 제 4 NAND 게이트(522)는 계수기 리셋 회로(550)를 형성한다. 제 4 NAND 게이트(522)의 출력 단자는 제 1 OR 게이트(502)의 제 2 입력 단자에 결합된다. 제 1 OR 게이트(502)의 출력 단자는 계수기(508)의 리셋 입력 단자(R)에 결합된다.

작동하는 동안, 시프트 레지스터(204)(도 3)는 제어기 회로(212)에서 레지스터(REG)에 있는 데이터에 의해 지정된 VBI 수평선의 활성화 부분 동안 3개의 속도, 즉, 유효 프레임 코드가 검출되기 전에 4㎒의 빠른 클록 속도, 젬스타 프레임 코드가 검출된 후에 1㎒의 젬스타 데이터 속도, 및 폐쇄 자막 프레임 코드가 검출된 후 500㎑의 폐쇄 자막 데이터 속도 중, 하나의 속도로 클로킹된다. 계수기(508)는 4㎒ 클록 신호를 수신하고, 공지된 방법으로, 즉, 플립 플롭 분할기 단계를 사용하여, 1㎒ 젬스타 클록킹 신호(GS CLOCK), 및 500㎑ 폐쇄 자막 클록킹 신호(CC CLOCK)를 생성하기 위해 4㎒ 클록 신호를 주파수 분할한다. 4㎒ 클록 신호, 즉, GS CLOCK 신호 및 CC CLOCK 신호는 멀티플렉서(560)의 데이터 입력 단자에 공급된다. 멀티플렉서(560)는 적절한 주파수에서 SHIFT CLOCK 신호를 생성하기 위해, 반전된 LINE 신호, GS MODE 신호 및 CC MODE 신호에 의해 제어된다.

전술하고, 도 1에서 도시된 바와 같이, LINE 신호, GS MODE 신호 및 CC MODE 신호는 각 수평선의 처음에 논리 '0' 신호이다. 논리 '0' LINE 신호에 응답하여, 제 1 OR 게이트(502)는 논리 '1' 신호를 계수기(508)의 리셋 입력 단자(R)에 제공하는데, 이 계수기는 리셋 상태로 남아있다. LINE 신호는, 제어기 회로(212)에서 레지스터(REG)에 있는 데이터에 의해 지정된 VBI 수평선의 활성화 부분 동안 논리 '1' 신호로 된다. 논리 '1' LINE 신호에 응답하여, 제1 OR 게이트(502)는 논리 '0' 신호를 계수기(508)의 리셋 입력 단자(R)에 제공하는데, 상기 계수기는 정상적으로 작동하기 시작한다.

LINE 신호는 제 1 인버터(504)에 의해 반전된다. 따라서, 반전된 LINE 신호는 레지스터(REG)에 있는 데이터에 의해 지정된 VBI 수평선의 활성화 부분 동안 논리 '0' 신호이고, 그렇지 않으면 논리 '1'이다. 따라서, 지정된 라인의 활성화 부분의 처음에, 반전된 LINE 신호, GS MODE 신호 및 CC MODE 신호 모두는 논리 '0'이다. 논리 '0' 신호인 반전된 LINE 신호, GS MODE 신호 및 CC MODE 신호 모두에 응답하여, NOR 게이트(506)는 제 1 NAND 게이트(512)를 활성화하는 논리 '1' 신호를 생성한다. 활성화될 때, 제 1 NAND 게이트(512)는 4㎒ 클록 신호를 출력 단자에 전달하고, 이와 동시에, 논리 '0'인 GS MODE 신호에 응답하여, 제 2 OR 게이트(518)로부터 GS CLOCK 신호를 블록킹하는 제 2 NAND 게이트(514)는 비활성화되고, 논리 '0' 신호인 CC MODE 신호에 응답하여, 제 2 OR 게이트(518)로부터 CC CLOCK 신호를 블록킹하는 제 3 NAND 게이트(516)는 비활성화된다. 제 2 OR 게이트(518)는 4㎒ 신호를 출력 단자에 전달하는데, 상기 출력 단자는 시프트 레지스터(204)의 클록 입력 단자에 번갈아 결합된다. 따라서, 지정된 수평선의 활성화 부분의 처음에, 이동 클록은 4㎒ 신호이다.

어떠한 젬스타 또는 폐쇄 자막 프레임 코드도 지정된 수평선에서 검출되지 않는다면, 도 6의 시프트 클록 신호 제어 회로는 라인의 활성화 부분의 말단부까지 이 상태로 남아있다. 라인의 활성화 부분의 말단부에서, LINE 신호는 논리 '0' 신호가 되고, 반전된 LINE 신호는 논리 '1' 신호가 된다. 전술한 바와 같이, 논리 '0' LINE 신호는 계수기(508)를 리셋 상태로 위치한다. 논리 '1' 반전된 LINE 신호는 출력 단자에서 논리 '0' 신호를 발생시키기 위해 NOR 게이트(506)에 조건을 설정하는데, 상기 논리 '0' 신호는 제 2 OR 게이트(518) 및 시프트 레지스터(204)의 클록 입력 단자의 4㎒ 신호를 블록킹하여, 제 1 NAND 게이트(512)를 불능이 되게 한다.

젬스타 프레임 코드가 검출될 때, 전술하고 도 4 및 도 5에서 도시된 바와 같이, GS MODE 신호는 논리 '1' 신호가 된다. 논리 '1' GS MODE 신호에 응답하여, NOR 게이트(506)는, 제 1 NAND 게이트(512)를 비활성화되게 하고, 제 2 OR 게이트(518)로의 4㎒ 신호를 블록킹하여{blocking the 4 ㎒ signal from the second OR gate(518)}, 출력 단자에서 논리 '0' 신호를 생성시킨다. 동시에, 논리 '1' GS MODE 신호는 제 2 NAND 게이트(514)를 활성화하는데, 상기 게이트는 GS CLOCK 신호를 계수기(508)로부터 제 2 OR 게이트(518)로 전달하고, 시프트 레지스터(204)의 클록 입력 단자로 전달한다. 최종 파형은 GS SAMPLE CLOCK 파형과 같은 도 1에 도시된다.

폐쇄 자막 프레임 코드가 검출되면, CC MODE 신호는 논리 '1' 신호가 된다. 논리 '1' CC MODE 신호에 응답하여, NOR 게이트(506)는 출력 단자에서 논리 '0' 신호를 생성하는데, 상기 논리 '0' 신호는 제 1 NAND 게이트(512)를 비활성화되게 하고, 제 2 OR 게이트(518)로의 4㎒ 신호를 블록킹한다. 동시에, 논리 '1' CC MODE 신호는 제 3 NAND 게이트(516)를 활성화하는데, 상기 게이트(516)는 CC CLOCK 신호를 계수기(508)로부터 제 2 OR 게이트(518)로 전달하고, 시프트 레지스터(204)의 클록 입력 단자에 전달한다. 최종 파형은 CC SAMPLE CLOCK 파형으로서 도 1에 도시된다.

시프트 레지스터(204)의 위상을 데이터 비트 구간의 중심으로 조정하기 위해, 계수기(508)는 GS MODE 또는 CC MODE 신호 중 하나가 논리 '1' 신호가 될 때 리셋된다. 각 수평선의 처음에, GS MODE 또는 CC MODE 신호는 모두 논리 '0' 신호이다. 이것은 제 3 OR 게이트(520)가 논리 '0' 신호를 발생하게 한다. 이 논리 '0' 신호는 NAND 게이트(522)를 비활성화되게 하며, 제 4 NAND 게이트(522)에 인가되는데, 상기 NAND 게이트(522)는 논리 '1' COUNTER RESET 신호를 생성한다. 동시에, 제 3 OR 게이트(520)의 출력 단자에서 논리 '0' 신호는 Q 출력 단자에서의 각 4㎒ 클록 주기로 D 플립 플롭(510)을 통해 클록킹된다. 플립 플롭(510)의 Q 출력 단자에서 논리 '0' 신호는 논리 '1' 입력 신호를 (비활성화된) 제 4 NAND 게이트(522)에 제공하는 제 2 인버터(524)에 의해 반전된다.

제 4 NAND 게이트(522)로부터의 논리 '1' COUNTER RESET 신호는 제 1 OR 게이트(502)에 공급된다. 이 논리 '1' 신호에 응답하여, 제 1 OR 게이트(502)는 논리 '0' 신호를 계수기(508)에 있는 리셋 입력 단자(R)에 제공한다. 논리 '0' 리셋 신호에 응답하여, 계수기(508)는 정상적으로 작동한다.

GS MODE 또는 CC MODE 신호 중 하나가 논리 '1'이 될 때, 제 3 OR 게이트(520)는 출력 단자에서 논리 '1' 신호를 발생한다. 이 신호는 제 4 NAND 게이트(522)를 활성화한다. 활성화된 제 4 NAND 게이트(522)는, 제 2 인버터(524)로부터 논리 '1' 신호에 응답하여 COUNTER RESET 신호로서 논리 '0' 신호를 출력 단자에서 발생한다. 논리 '0' COUNTER RESET 신호는 제 1 OR 게이트(502)로 하여금 논리 '1' 신호를 리셋 상태로 되는 계수기(508)의 리셋 입력 단자(R)에 제공하게 한다.

다음 4㎒ 클록 주기에서, 제 3 OR 게이트(520)로부터 논리 '1' 신호는 D 플립 플롭(510)을 통해 래치되고, Q 출력 단자에 나타난다. 이 논리 '1' 신호는 다시 제 4 NAND 게이트를 비활성화되게 하며, 제 2 인버터(524)에 의해 반전되는데, 상기 인버터는 논리 '0' 신호를 제 4 NAND 게이트(522)에 공급한다. 따라서, 제 4 NAND 게이트(522)는, 다시 논리 '1' 신호를 생성하며, 제 1 OR 게이트(502)로 하여금 논리 '0' 신호를 발생하게 하고, 중지되며 제로로 된(zeroed) 상태로부터를 제외하고, 계수기(508)가 정상으로 다시 동작하게 한다.

따라서, 계수기는, 각 젬스타 및 폐쇄 자막 데이터 비트 간격의 중간에 적절하게 정렬된 샘플링 시간(즉 리딩 에지)으로 GS CLOCK 및 CC CLOCK 신호를 발생할 것이다.

도시된 실시예가 젬스타 및 폐쇄 자막 데이터에 대해 기술될 지라도, 본 발명이 프레임 코드가 후속하는 보조 디지털 데이터의 포맷을 식별하도록 사용될 수 있는 임의의 데이터 전송 시스템에서 사용될 수 있다는 것을 당업자는 알 것이다.

Claims (11)

1. 텔레비전 수상기에서의 보조 디지털 데이터 추출기로서, a)미리 결정된 수의 비트와 제 1 포맷의 보조 데이터를 갖는 제 1 프레임 코드, b)상기 미리 결정된 수의 비트와 제 2 포맷의 보조 데이터를 갖는 제 2 프레임 코드 중 하나의 프레임 코드를 포함하는, 보조 디지털 데이터 성분을 포함하는 복합 비디오 신호의 소스를 포함하는, 텔레비전 수상기에서의 보조 디지털 데이터 추출기에 있어서,

   상기 복합 비디오 신호 소스에 결합되고, 상기 제 1 프레임 코드를 검출하기 위해 상기 미리 결정된 수의 프레임 코드 비트의 제 1 적당한 서브셋(subset)에 응답하고, 제 2 프레임 코드를 검출하기 위해 상기 미리 결정된 수의 프레임 코드 비트의 제 2 적당한 서브셋에 응답하는, 프레임 코드 검출기와,

   상기 제 1 프레임 코드의 검출에 응답하여 상기 제 1 포맷의 보조 데이터, 및 상기 제 2 프레임 코드의 검출에 응답하여 상기 제 2 포맷의 보조 데이터를 선택적으로 수신하기 위해, 상기 복합 비디오 신호 소스와 상기 프레임 코드 검출기에 결합된 보조 데이터 이용 회로를 특징으로 하는, 텔레비전 수상기에서의 보조 디지털 데이터 추출기.
2. 제 1항에 있어서,

   상기 복합 비디오 신호를 나타내는 디지털 비트 스트림을 생성하기 위해, 상기 복합 비디오 신호 소스에 결합된, 슬라이서와,

   상기 슬라이서로부터 상기 디지털 비트 스트림의 샘플을 저장하기 위해, 상기 슬라이서에 결합되고, 클록킹 신호에 응답하고, 상기 미리 결정된 수의 비트를 생성시키는 출력 단자를 구비하는, 레지스터와,

   프레임 코드를 나타내는 디지털 비트 스트림 샘플을 저장할 때는 제 1 속도, 상기 제 1 포맷의 보조 데이터를 나타내는 샘플을 저장할 때는 제 2 속도, 및 상기 제 2 포맷의 보조 데이터를 나타내는 샘플을 저장할 때는 제 3 속도로 상기 디지털 비트 스트림을 샘플링하도록 상기 레지스터를 조절하기 위해, 상기 프레임 코드 검출기에 결합되고, 상기 레지스터를 위한 상기 클록킹 신호를 발생시키는 출력 단자를 갖는 레지스터 제어기를 더 특징으로 하되,

   상기 프레임 코드 검출기는, 상기 레지스터에 결합되고, 상기 제 1 프레임 코드를 검출하기 위해 프레임 코드 비트의 상기 제 1 서브셋에 해당하는 레지스터 출력 단자 비트의 제 1 서브셋에 응답하고, 상기 제 2 프레임 코드를 검출하기 위해 프레임 코드 비트의 상기 제 2 서브셋에 해당하는 레지스터 출력 단자 비트의 제 2 서브셋에 응답하는, 텔레비전 수상기에서의 보조 디지털 데이터 추출기.
3. 제 2항에 있어서, 상기 레지스터 제어기는, 상기 프레임 코드를 나타내는 디지털 비트 스트림 샘플을 저장할 때 상기 레지스터가 상기 슬라이서로부터의 상기 복합 비디오 신호를 나타내는 신호를 오버샘플링하게 조절되도록 상기 레지스터를 위한 레지스터 클록킹 신호를 상기 제 1 속도로 생성시키기 위한 회로를 포함하고,

   상기 프레임 코드 검출기는, 상기 제 1 및 제 2 프레임 코드 중 하나가 2개의 연속 디지털 비트 스트림 샘플에 대해 검출될 때만 상기 제 1 및 제 2 프레임 코드 중 하나를 검출하는 회로를 더 포함하는 것을 더 특징으로 하는, 텔레비전 수상기에서의 보조 디지털 데이터 추출기.
4. 제 2항에 있어서, 상기 프레임 코드 검출기는,

   레지스터 출력 단자의 상기 제 1 서브셋에서의 신호가 상기 제 1 프레임 코드에 해당할 때 신호를 생성하기 위해, 레지스터 출력 단자 비트의 상기 제 1 서브셋에 결합된, 제 1 조합 논리 회로와,

   레지스터 출력 단자의 상기 제 2 서브셋에서의 신호가 상기 제 2 프레임 코드에 해당할 때 신호를 생성하기 위해, 레지스터 출력 단자 비트의 상기 제 2 서브셋에 결합된, 제 2 조합 논리 회로를 포함하는 것을 더 특징으로 하는, 텔레비전 수상기에서의 보조 디지털 데이터 추출기.
5. 제 1항에 있어서,

   상기 복합 비디오 신호를 나타내는 디지털 비트 스트림을 생성하기 위해, 상기 복합 비디오 신호 소스에 결합된 슬라이서와,

   상기 슬라이서로부터의 상기 디지털 비트 스트림의 샘플을 저장하기 위해, 상기 슬라이서에 결합되고, 클록킹 신호에 응답하고, 상기 미리 결정된 수의 프레임 코드 비트보다 적게 프레임 코드 비트를 생성하는 출력 단자를 갖는, 레지스터와,

   프레임 코드를 나타내는 디지털 비트 스트림 샘플을 저장할 때는 제 1 속도, 상기 제 1 포맷의 보조 데이터를 나타내는 샘플을 저장할 때는 제 2 속도, 및 상기 제 2 포맷의 보조 데이터를 나타내는 샘플을 저장할 때는 제 3 속도로 상기 디지털 비트 스트림을 샘플링하게 상기 레지스터를 조절하기 위해, 상기 프레임 코드 검출기에 결합되고, 상기 레지스터를 위한 상기 클록킹 신호를 발생시키는 출력 단자를 갖는, 레지스터 제어기를 더 특징으로 하되,

   상기 프레임 코드 검출기는, 상기 레지스터에 결합되고, 상기 제 1 프레임 코드를 검출하기 위해 프레임 코드 비트의 상기 제 1 서브셋에 해당하는 레지스터 출력 단자 비트의 제 1 서브셋에 응답하고, 상기 제 2 프레임 코드를 검출하기 위해 프레임 코드 비트의 상기 제 2 서브셋에 해당하는 레지스터 출력 단자 비트의 제 2 서브셋에 응답하는, 텔레비전 수상기에서의 보조 디지털 데이터 추출기.
6. 제 5항에 있어서,

   상기 레지스터 제어기는, 상기 프레임 코드를 나타내는 디지털 비트 스트림 샘플을 저장할 때는 상기 레지스터가 상기 슬라이서로부터의 상기 복합 비디오 신호를 나타내는 신호를 오버샘플링하게 조절되도록 상기 레지스터를 위한 레지스터 클록킹 신호를 상기 제 1 속도로 생성시키기 위한 회로를 포함하고,

   상기 프레임 코드 검출기는, 상기 제 1 및 제 2 프레임 코드중 하나가 2개의 연속 디지털 비트 스트림 샘플에 대해 검출될 때만 상기 제 1 및 제 2 프레임 코드 중 하나를 검출하는 회로를 더 포함하는 것을 더 특징으로 하는, 텔레비전 수상기에서의 보조 디지털 데이터 추출기.
7. 제 5항에 있어서, 상기 프레임 코드 검출기는,

   레지스터 출력 단자의 상기 제 1 서브셋에서의 신호가 상기 제 1 프레임 코드에 해당할 때 신호를 생성시키기 위해, 레지스터 출력 단자 비트의 상기 제 1 서브셋에 결합된, 제 1 조합 논리 회로와,

   레지스터 출력 단자의 상기 제 2 서브셋에서의 신호가 상기 제 2 프레임 코드에 해당할 때 신호를 생성시키기 위해, 레지스터 출력 단자 비트의 상기 제 2 서브셋에 결합된, 제 2 조합 논리 회로를 포함하는 것을 더 특징으로 하는, 텔레비전 수상기에서의 보조 디지털 데이터 추출기.
8. 제 1항에 있어서, 상기 제 1 및 제 2 적당한 서브셋은 상기 미리 결정된 수의 프레임 코드 비트의 상이한 적당한 서브셋인 것을 더 특징으로 하는, 텔레비전 수상기에서의 보조 디지털 데이터 추출기.
9. 제 1항에 있어서, 상기 프레임 코드 검출기는, 상기 복합 비디오 신호의 보조 정보의 임의의 발생을 검출하기 위해 제 1 작동 모드에서 작동하고, 상기 제 1 작동 모드 동안 보조 정보의 임의의 발생을 검출하는데 반응하여, 복합 비디오 신호의 보조 정보의 특정 발생을 검출하기 위해 제 2 작동 모드에서 작동하는 것을 더 특징으로 하는, 텔레비전 수상기에서의 보조 디지털 데이터 추출기.
10. 제 9항에 있어서, 상기 제 1 작동 모드 동안 상기 프레임 코드 검출기는, 상기 복합 비디오 신호의 보조 정보의 임의의 발생을 검출하기 위해 상기 미리 결정된 수의 모든 프레임 코드 비트에 반응하고, 상기 제 2 작동 모드 동안 상기 프레임 코드 검출기는, 상기 복합 비디오 신호의 보조 정보의 상기 특정 발생을 검출하기 위해 상기 미리 결정된 수의 프레임 코드 비트의 상기 제 1 적당한 서브셋 또는 상기 제 2 적당한 서브셋에 반응하는 것을 더 특징으로 하는, 텔레비전 수상기에서의 보조 디지털 데이터 추출기.
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