MX2007009818A - Receptor avanzado con ecualizador lineal de bloque de intervalo deslizable. - Google Patents

Abstract

Se proporciona un receptor o un circuito integrado (IC) incorporado en el mismo que incluye un ecualizador de nivel de bloque (BLE) de intervalo deslizable basado en transformada rapida de Fourier (FTT) (o basado en FFT hibrido) para generar muestras ecualizadas. El BLE incluye un calculador de energia de ruido, primero y segundo calculadores de canal, un ecualizador de nivel de chip (CLEQ) basado en FFT y una unidad de monitor de canal. El calculador de energia de ruido genera un calculo de energia de ruido en base en dos corrientes de datos de muestra diferentes. Los calculadores de canal generan calculos de canal respectivos en base en las corrientes de datos de muestra. La unidad de monitor de canal genera una primera senal de monitor de canal que incluye vectores de calculo de canal truncados en base en los calculos de canal y una segunda senal de monitor de canal la cual indica una velocidad aproximada de cambio de los vectores de calculo de canal truncados. El CLEQ basado en FFT genera las muestras ecualizadas en base en el calculo de energia de ruido, muestras de un bloque de la primera y segunda corrientes de datos de muestra, los calculos de canal y las senales de monitor.

Description

RECEPTOR AVANZADO CON ECUALIZADOR LINEAL DE BLOQUE DE INTERVALO DESLIZABLE CAMPO DE LA INVENCIÓN La presente invención se relaciona con un receptor de acceso múltiple de división de código (CDMA) utilizado en un sistema de comunicación inalámbrico. Más particularmente, la presente invención se relaciona con un receptor de acceso de paquete de enlace descendente de alta velocidad (HSDPA) , tal como el utilizado en una unidad transmisora/receptora inalámbrica (WTRU) o una estación de base, la cual utiliza las técnicas de procesamiento de transformada rápida de Fourier (FFT) .

ANTECEDENTES Existen una diversidad de algoritmos que se pueden considerar como mejoras sobre un receptor CDMA basado en rastrillo convencional. Estos algoritmos receptores generalmente involucran complej idad computacional adicional significativa lo que genera implementaciones que requieren más componentes, más ciclos de software y más potencia. A su vez, la complejidad computacional adicional finalmente implica WTRU de mayor costo y una duración de batería más corta. Se desea optimizar el funcionamiento del receptor mediante la utilización de algoritmos mejorados y que al mismo tiempo se minimice o elimine la complejidad computacional adicional .

DESCRIPCIÓN BREVE DE LA INVENCIÓN La presente invención se relaciona con un receptor o un circuito integrado (IC) incorporado en la presente el cual incluye un ecualizador lineal de bloque de intervalo deslizable (BLE) basado en FFT (o basado en FFT híbrido) para generar muestras ecualizadas. El BLE incluye un calculador de energía de ruido, un primero y segundo calculadores de canal, un ecualizador de nivel de chip basado en FFT (CLEQ) y una unidad de monitoreo de canal. El calculador de energía de ruido genera un cálculo de energía de ruido en base en dos corrientes de datos de muestra. Los calculadores de canal generan cálculos de canal respectivos en base en las corrientes de datos de muestra. La unidad de monitor de canal genera una primera señal de monitor de canal que incluye vectores de cálculo de canal truncados en base en los cálculos de canal y una segunda señal de monitor de canal la cual indica una velocidad de cambio aproximada de los vectores de cálculo de canal truncados. El CLEQ basado en FFT genera las muestras ecualizadas en base en el cálculo de energía de ruido, muestras de un bloque de la primera y segunda corrientes de datos de muestra, los cálculos de canal y las señales de monitor.

DESCRIPCIÓN BREVE DE LOS DIBUJOS Se puede obtener una comprensión más detallada de la invención a partir de la siguiente descripción de una modalidad preferida que se proporciona a modo de ejemplo y para entenderse junto con los dibujos anexos, en los que: la figura 1 es un diagrama de bloque de alto nivel de un receptor avanzado que incluye un BLE el cual genera muestras ecualizadas utilizadas para procesar canales HSDPA y diferentes de HSDPA, de acuerdo con la presente invención; la figura 2 es un diagrama de bloques detallado de un receptor avanzado que incluye un BLE de intervalo de deslizamiento basado en FFT el cual incluye por lo menos un calculador de canal, un monitor de canal, un calculador de energía de ruido y un CLEQ basado en FFT, de acuerdo con la presente invención; la figura 3 es un diagrama de bloques detallado de un CLEQ basado en FFT utilizado en el receptor de la figura 2 de acuerdo con una modalidad de la presente invención; la figura 4 muestra una operación de intervalo deslizable utilizado en el BLE de la figura 2; la figura 5 es un diagrama de bloques detallado de un CLEQ basado en FFT utilizado en el receptor de la figura 2 de acuerdo con otra modalidad de la presente invención; la figura 6 es un diagrama de bloques detallado de un CLEQ basado en FFT híbrido utilizado en el receptor de la figura 2 de acuerdo con otra modalidad adicional de la presente invención; la figura 7 es un diagrama de bloques de alto nivel de un calculador de canal del BLE basado en FFT del receptor en la figura 2 ; la figura 8 es un diagrama de bloques detallado de un calculador de canal similar al mostrado en la figura 7 ; la figura 9 es un diagrama de bloques ejemplar del calculador de energía de ruido del BLE basado en FFT del receptor de la figura 2; y la figura 10 es un diagrama de bloques de un calculador de canal de coprocesador HSDPA, de acuerdo con la presente invención.

DESCRIPCIÓN DETALLADA DE LAS MODALIDADES PREFERIDAS A continuación, la terminología "WTRU" incluye pero no se limita a un equipo de usuario (UE) , una estación móvil, una computadora portátil, un asistente personal de datos (PDA) , una unidad suscriptora fija o móvil, un localizador o cualquier otro tipo de dispositivo capaz de operar en un ambiente inalámbrico. Cuando se hace referencia en lo siguiente, la terminología "estación de base" incluye pero no se limita a un punto de acceso (AP) , un nodo-B, un controlador de sitio o cualquier otro tipo de dispositivo de interconexión en un ambiente inalámbrico. Las características de la presente invención se pueden incorporar en un IC o se pueden configurar en un circuito que comprende una multitud de componentes de interconexión .

Acrónimos 3GPP Proyecto asociado de tercera generación AICH Canal indicador de adquisición BLE Ecualizador lineal de bloque CDMA Acceso múltiple de división de código CLEQ Ecualizador de nivel de chip CPICH Canal piloto común DFT Transformada de Fourier separada DPCCH Canal de control físico dedicado DPDCH Canal de datos físicos dedicados EV-DO Evolución-únicamente datos EV-DV Evolución-datos y voz FDD Dúplex de división de frecuencia FFT Transformada de Fourier rápida FIR Respuesta de impulso finito HS-PDSCH Canal compartido de enlace descendente físico de alta velocidad HS-SCCH Canal de control compartido de alta velocidad para HS-DSCH HSDPA Acceso de paquete de enlace descendente de alta velocidad IC Circuito integrado MAI Interferencia de acceso múltiple MMSE Error cuadrado medio mínimo P-CCPCH Canal físico de control común primario PICH Canal indicador de localización S-CCPCH Canal físico de control común secundario SNR Relación señal a ruido TDD Dúplex de división de tiempo WTRU Unidad transmisora/receptora inalámbrica ZF Forzado a cero Símbolos Las definiciones de símbolos a continuación se aplican a menos que se indique de otra manera en el texto. M = Tamaño de la parte media del bloque E = Tamaño del borde del bloque W = Tamaño del bloque = M + 2E Longitud máxima del vector de respuesta de canal en chips L = Longitud del vector de respuesta de canal que se procesará N = Velocidad de actualización del vector de respuesta de canal en relación a la velocidad de bloque (cuando N = 1, la matriz se invierte cada W bloque de chip) h{ = Vector de respuesta de canal de longitud Lmax o L que corresponde a muestras pares para la antena # j . hi Vector de respuesta de canal de longitud Lmax o L que corresponde a muestras impares de la antena # j . ni o L-j,e = Vector recibido de longitud W que contiene muestras pares de antena # j . Í O C-V,O = Vector recibido de longitud W que contiene muestras impares de la antena # j . ni = Vector de ruido recibido de longitud W que contiene muestras pares de la antena # j . ni = Vector de ruido recibido de longitud W que contiene muestras impares de la antena # j . d = Vector de muestras transmitidas ¿L = Vector de chips recibidos calculados Hj,e = Matriz de respuesta de canal que corresponde a muestras pares de la antena # j . Hjr0 = Matriz de respuesta de canal que corresponde a las muestras impares de la antena # j . Te = Duración de chip s2 = Variación de ruido o potencia (real o aproximada) utilizada en la solución MMSE. Un canal de comunicación se puede caracterizar por una relación señal a ruido (SNR) , trayectoria múltiple, interferencia de acceso múltiple (MAI) y otras acciones que provoquen disminución, las cuales pueden ser externas o internas al transmisor o al receptor. Para un conjunto dado de condiciones de canal de comunicación, la presente invención tiene un funcionamiento mejorado en comparación con un receptor CDMA basado en rastrillo convencional al proporcionar una probabilidad de error menor o un rendimiento de datos mayor. De manera similar, la presente invención proporciona un receptor con funcionamiento de probabilidad de error similar a la de un receptor de rastrillo, pero bajo condiciones de canal más pobres o a una distancia mayor del transmisor. Además, la presente invención proporciona un número de técnicas para mejorar adicionalmente el funcionamiento o para reducir la complejidad computacional al ajustar parámetros de los algoritmos receptores. La presente invención utiliza procesamiento FFT, el cual es una técnica bien conocida para calcular eficazmente transformada de Fourier definidas (DFT) . Siempre que se utiliza FFT, se pueden sustituir métodos alternativos para calcular una DFT (por ejemplo algoritmos basados en factorización de primos o transformada de chirp-Z) . La presente invención es aplicable a HSDPA. Los parámetros se pueden establecer en base en condiciones de canal de comunicación y se reduce la complejidad computacional. Aunque la presente invención es aplicable principalmente al sistema HSDPA dúplex de división de frecuencia (FDD) del proyecto de socios de tercera generación (3GPP) , la presente invención es aplicable de manera más general a receptores CDMA que pueden ser utilizados para desmodular, por ejemplo, canales diferentes de HSDPA en el estándar 3GPP, señales HSDPA y diferentes de HSDPA de dúplex de división de tiempo (TDD) , CDMA2000, lxEV-DV (evolución - datos y voz) y lxEV-DO (evolución -únicamente datos) . La figura 1 es un diagrama de bloques de un receptor 100 avanzado que incluye un BLE 105 y una unidad 110 descodificadora y recuperadora de acuerdo con la presente invención. La unidad 110 descodificadora y recuperadora para desmodular canales CDMA incluyendo canales 115 HSDPA y canales 120 diferentes de HSDPA en base en un código 140 de codificación y códigos 145 de canalización. El BLE 105 se puede utilizar para procesar canales HSDPA (HS-PDSCH 150 y HS-SCCH 155) y desmodula canales diferentes de HSDPA (DPDCH 160, DPCCH 165, S-CCPCH 170, P-CCPCH 175, PICH 180, AICH 185 y CPICH 190) . Únicamente se puede utilizar BLE 105 para canales HSDPA y diferentes de HSDPA, o se pueden utilizar BLE 105 múltiples. El receptor 100 utiliza 2x de sobremuestreo y dos antenas receptoras . Puede operar con una antena y una velocidad de sobremuestreo arbitraria para recibir muestras 125, 130 y transmitir muestras 135 ecualizadas. También se puede extender fácilmente a más de dos antenas . La figura 2 es un diagrama de bloques detallado de un receptor 200 avanzado el cual incluye un intervalo BLE 205 de deslizamiento basado en FFT el cual se utiliza para procesar canales HSDPA (HS-PDSCH 150 y HS-SCCH 155) y desmodular canales diferentes de HSDPA (DPDCH 160, DPCCH165, S-CCPCH 170, P-CCPCH 175, PICH 180, AICH 185 y CPICH 190) . El fondo adicional en los ecualizadores de intervalo deslizables basados en FFT y los ecualizadores de bloque se pueden encontrar en la solicitud de patente copendiente número de Serie 10/791,244 presentados el 2 de marzo del 2004 intitulada "Reduced Complexity Sliding Window Based Equalizer" por Yang et al., la cual se incorpora como referencia como se establece por completo en la presente. El BLE 205 de intervalo deslizable basado en FFT del receptor 200 avanzado de la figura 2 incluye calculadores 210 y 215 de canal, una unidad 220 de monitor de canal, un calculador 225 de energía de ruido, un procesador 230 opcional y un CLEQ 235 basado en FFT. El calculador 210 de canal recibe muestras 240 de una corriente de datos de muestra asociada con una primera antena y, en respuesta, genera una primera señal 250 de cálculo de canal que incluye los vectores de cálculo de canal he , h0 que tienen una longitud, Lmax. Supóngase que h(t) es un cálculo de la respuesta de impulso de canal y h(k) son las muestras de h(t) . Las muestras pares de h(k) se expresan como he(k) y las muestras impares de h(k) se expresan como h0 (k) . Aquí utilizamos he , h„ para representar las muestras pares e impares de h(k) de la primera antena receptora, respectivamente. Dado que h(t) está limitada en tiempo, se limita el número de muestras de he(k) y h0 (k) . Se utiliza Lmax para indicar el número de muestras. La señal recibida r(t) es muestreada como r(k) (de la corriente 240/245). Las muestras pares están representadas como re(k) y las muestras impares están representadas como r0(k). Adicionalmente, el calculador 215 de canal recibe muestras 245 de una corriente de datos de muestra asociados con una segunda antena y en respuesta genera una segunda señal 255 de cálculo de canal que incluye vectores de 2 2 cálculo de canal he , h„ que también tienen una longitud Lmax . Cada una de la primera y segunda señales 250, 255 de cálculo de canal se introducen a la unidad 220 de monitor de canal y el CLEQ 235 basado en FFT. Además, las muestras 240 y 245 recibidas son introducidas al CLEQ 235 basado en FFT y el calculador 225 de energía de ruido. En respuesta a la recepción de la primera y segunda señales 250, 255 de cálculo de canal, la unidad 220 de monitor de canal genera una primera señal 260 de monitor de canal que incluye vectores de cálculo de canal truncados. De esta manera, la unidad 220 de monitor de canal acorta (es decir, trunca) , los vectores de cálculo de canal de la primera y segunda señales 250, 255 de cálculo de canal para ser utilizadas por el CLEQ 235 basado en FFT. Los vectores de cálculo de canal truncados se pueden identificar por especificación de una longitud L de vector en donde L <Lmax. Se pueden utilizar diversos algoritmos para determinar L. Por ejemplo, cuando se establece un umbral en relación a un valor pico en el vector de cálculo de canal, entonces se puede seleccionar L para incluir elementos que están por encima del umbral. La señal 260 de monitor de canal generada por una unidad 220 de monitor de canal también puede identificar los puntos de inicio y de fin de los vectores calculados truncados. Por ejemplo, si los vectores de cálculo de canal truncados originales incluyen puntos 1 a Lmax, pero existe sólo una energía significativa en los puntos 4 a Lmax - 7, la señal 260 de monitor de canal puede instruir al ecualizador de nivel de chip a utilizar únicamente Lmax -10 puntos que abarquen de la posición 4 a Lmax - 7 en cada uno de los vectores 250, 255 de cálculo de canal originales. Los calculadores 210 y 215 de canal pueden incluir una función de postprocesamiento que establece ciertos puntos de salida de calculador de canal en cero. Por lo tanto, la unidad 220 de monitor de canal puede seleccionar L y el punto de inicio para simplemente incluir todos los valores diferentes de cero. La unidad 220 de monitor de canal también puede generar una segunda señal 265 de monitor de canal que para ser utilizada por el CLEQ 235 basado en FFT el cual indica una velocidad de cambio aproximada de los vectores de cálculo de canal truncados incluidos en la primera señal 260 de monitor de canal. En comunicaciones inalámbricas, con frecuencia, se establece la suposición de que el canal es un canal tipo Rayleigh o un canal de extinción de otro tipo. El canal de extinción tiene un tiempo de coherencia y parámetros de dispersión Doppler, los cuales se utilizan para determinar qué tan rápido cambia el canal con el tiempo. Por lo tanto, la unidad 220 de monitor de canal puede calcular el tiempo de coherencia o la dispersión Doppler de los vectores 250, 255 de cálculo de canal. El calculador 225 de energía de ruido recibe cada una de las muestras 240 y 245 y genera un valor de energía de ruido calculado, s2 requerido por la solución MMSE. El procesador 230 opcional puede ser utilizado para determinar parámetros de procesamiento FFT y calcular los parámetros requeridos por el CLEQ 235 basados en FFT tal como la velocidad de actualización, N, el tamaño de bloque, W y el tamaño de borde E. El procesador 230 también puede calcular la energía de ruido, s2 como una alternativa para utilizar el calculador 225 de energía de ruido. En este caso, el cálculo de energía de ruido puede derivarse de los vectores 250, 255 de cálculo de canal que se proporcionan a la unidad 220 de monitor de canal. Los parámetros N, W y E son programables de acuerdo con el tiempo de coherencia, la dispersión Doppler o los ahorros de energía. El procesador 230 opcionalmente se puede utilizar para proporcionar control de parámetro. Si no se utiliza el procesador 230, se utiliza un conjunto de parámetros implícitos fijos por el CLEQ 235 basado en FFT.

El procesador 230 puede seleccionar parámetros para proporcionar funcionamiento de desmodulación óptimo o para reducir la complejidad computacional (y por lo tanto reducir los requerimientos de energía) . Además, los parámetros se pueden adaptar durante el funcionamiento de CLEQ 235 basado en FFT conforme cambien las condiciones del canal de comunicación. La unidad 220 de monitor de canal, el calculador 225 de energía de ruido y el procesador 230 se muestran por separado, pero se pueden combinar en un número menor de algoritmos o componentes distintos tal como en un chip IC. De acuerdo con la presente invención, un vector r = [r0, rx , . . . , r2w-?] t, contiene muestras recibidas a dos veces (2x) la velocidad de chip de una señal que entra. Es separada en un vector recibido par y un vector recibido impar como sigue: r = [r0, r2, ... , r2w-2] t, y r Cuando la respuesta de impulso de canal muestreada 2x es [h0,h?, ... ,h2L-?] , cuando L es la longitud de respuesta de impulso de canal en chips, la matriz de respuesta de impulso de canal se indica como: Ecuación (1) y se separa en una matriz par y una matriz impar, como sigue Ecuación (2) Ecuación (3) Suponiendo que d es el vector de señal transmitido muestreado a la velocidad de chip (lx) , tenemos ?J HtHí Ecuación ( 4 ) en donde ne y n0 son los vectores de ruido en las posiciones de muestreado par e impar, respectivamente. Se supone que la variación de ruido (o potencia) es s2n. Utilizando el principio MMSE, el cálculo de la muestra de señal se muestra como d = (H?H.+H?H + slr)-l(H?r.+H?r0) Ecuación (5) en donde (»)H es la operación de transposición conjugada compleja (o Hermiciana) . I es una matriz diagonal unitaria. Para un receptor de diversidad de dos antenas, el desarrollo anterior se puede extender fácilmente, en donde los subíndices y superíndices 1 y 2 indican dos antenas receptoras .

Ecuación (6) La solución MMSE está dada por d = (H« H,, +H Hl? +tí¡ß u +K K2?+s>i? fe «J +H«0rJ +H^rß' + « -H + c?)4 (H« I.1 +H^ + H«„rß' + H».?¿) Ecuación (7) La solución forzada a cero (ZF) se proporciona al omitir los términos s I Ecuación (8) Las formulaciones anteriores se han proporcionado para un sobremuestreo de dos veces (2x) con y sin diversidad. Por ejemplo, el receptor de diversidad procesa cuatro corrientes de datos recibidos de banda de base compleja: Las muestras impares de la antena #1, las muestras pares desde la antena #1, las muestras impares desde la antena #2 y las muestras pares desde la antena #2. Se pueden presentar formulaciones similares para un número arbitrario de antenas receptoras y una velocidad de sobremuestreado arbitraria. Las técnicas descritas se aplican igualmente a los diversos conjuntos de parámetros. El uso de las FFT para evaluar eficazmente la ecuación (5) se han establecido previamente. La figura 3, por ejemplo, ilustra una arquitectura 235' CLEQ la cual se puede implementar en el CLEQ 235 basado en FFT del receptor 200 de la figura 2, en donde (He He + H" H0 + s]l)~? se implementa utilizando los FFT como la salidas de las operaciones de correlación lineal. El CLEQ 235' incluye dispositivos 305, 310 de operación conjugada compleja, dispositivos 315, 320, 390 de amortiguamiento cero, unidades 325, 330, 335, 340 y 385 de operación FFT, dispositivos 345, 350 de correlación lineal, multiplicadores 355, 360, adicionadores 365, 370, 375, un divisor 380 y una unidad 395 de transformada de Fourier rápida inversa (IFFT) . Los cálculos de canal para las muestras 255 recibidas pares y los cálculos de canal para las muestras 250 recibidas impares se introducen en los dispositivos 305 y 310 de operación conjugada compleja, respectivamente, lo cual genera señales 245 y 430 conjugadas complejas. Las señales 425 y 430 conjugadas complejas después se introducen a los dispositivos 315 y 320 de amortiguamiento cero, de manera correspondiente, los cuales generan señales 435 y 440 de salida. Las señales 435 y 40 de salida después se introducen en las unidades 330 y 340 de operación FFT para generar señales 450 y 460 en consecuencia. Las muestras 245 pares recibidas y las muestras 240 impares recibidas se introducen a las unidades 325 y 335 de operación FFT, respectivamente, las cuales generan señales 445 y 455 de salida, en consecuencia. La señal 445 es multiplicada con la señal 450 por el multiplicador 355 para generar una señal 472 de resultado de producto. La señal 455 se multiplica con la señal 460 por el multiplicador 360 para generar una señal 474 de resultado de producto. Las señales 472 y 474 de resultado de producto se adicionan juntas por el adicionador 370 para generar una señal 476 sumada.

El canal calcula para las muestras 255 recibidas pares y la señal 425 conjugada compleja se introduce al dispositivo 345 de correlación lineal el cual genera una señal 465 de salida. El canal calcula para las muestras 250 recibidas impares y la señal 430 conjugada compleja se introduce al dispositivo 350 de correlación lineal el cual genera una señal 470 de salida. Las señales 465 y 470 se adicionan juntas por el adicionador 365 para generar una señal 482 sumada la cual después se adiciona con la señal 275 de cálculo de energía de ruido por el adicionador 375 para generar una señal 486 sumada. La señal 486 sumada se introduce en el dispositivo 390 de amortiguamiento cero el cual genera una señal 488 de salida sobre la cual se realiza la operación FFT por la unidad 385 de operación FFT para generar una señal 490 de salida. La señal 476 sumada se divide entre la señal 490 por el divisor 380 para generar una señal 478 resultado de cociente la cual es suministrada a través de la unidad 395 IFFT para generar las muestras 135 ecualizadas. La figura 4 muestra los intervalos de deslizamiento utilizados para proporcionar muestras en los cuales cada operación FFT se realiza en la figura 3. El intervalo BLE deslizable de término se refiere al uso de un bloque de muestras o un cálculo de intervalo por FFT, en donde cada bloque tiene un borde 405 sobre cada extremo y a un cierto nivel de superposición con los bloques precedentes y posteriores. Un tamaño de intervalo grande puede proporcionar más muestras sobre las cuales conformar un cálculo de canal, no obstante, si la duración del intervalo es demasiado prolongada en comparación con la velocidad de cambio del canal entonces el cálculo de canal puede ser pobre. Alternativamente, si el canal cambia muy lentamente, entonces el uso de cada bloque para calcular el cálculo de canal puede ser innecesario y se puede reducir la complejidad computacional al calcular el cálculo de canal con menor frecuencia. La presente invención se adapta el tamaño de intervalo y la velocidad a la cual se calculan los cálculos de canal. La superposición es necesaria para acumular suficiente energía de trayectoria múltiple para desmodular adecuadamente cada bloque. Un funcionamiento mejor de desmodulación sugiere el uso de un borde más grande, minimizado del número de los cálculos sugiere el uso de un tamaño de borde más corto. La presente invención incluye la capacidad de adaptar el tamaño de borde (E) de los bloques BLE a las características de canal o al nivel aceptable de complejidad. El tamaño de bloque (W) = M + 2E en donde M es el tamaño de la parte media 410 del bloque y E es el tamaño del borde 405 del bloque. Un diseño típico para HSDPA es W = 256 y E = 16 o W = 512 y E = 32. Son posibles otras combinaciones de W y E y también se puede utilizar la adaptación sobre un intervalo más amplio. La figura 5 muestra otra modalidad de una arquitectura CLEQ 235'' implementado en el CLEQ 235 basado en FFT del receptor 200 de la figura 2. El CLEQ 235' ' incluye dispositivos 502, 504 de amortiguamiento cero, unidades de operación FFT 506, 508, 510, 514, dispositivos de operación de conjugado complejo 512, 516, multiplicadores 518, 520, 522 y 524, adicionadores 519, 526, 530, un divisor 528 y una unidad 532 IFFT. Los cálculos de canal para las muestras 255 recibidas pares y los cálculos de canal para las muestras 254 recibidas impares se introducen en los dispositivos 502 y 504 de amortiguamiento cero, respectivamente, lo cual genera señales de salida 548 y 550. Las señales 548 y 550 después se introducen a las unidades de operación de FFT 506 y 508, respectivamente, las cuales generan señales 554 y 556 de salida en consecuencia. Las señales 554 y 556 después se introducen a los dispositivos 512 y 516 de operación de conjugado complejo, respectivamente los cuales generan señales 558 y 562 de conjugado complejo en consecuencia. Las muestras 245 pares recibidas y las muestras 240 impares recibidas se introducen a las unidades 510, 514 de operación FFT, respectivamente, las cuales generan señales 552 y 560 de salida en consecuencia. La señal 552 es multiplicada con la señal 558 conjugada compleja por el multiplicador 518 para generar una señal 564 de resultado de producto. La señal 560 se multiplica con la señal 562 de conjugado complejo por el multiplicador 520 que genera una señal 566 de resultado de producto. Las señales 564 y 566 de resultado de producto se adicionan juntas por el adicionador 519 para generar una señal 572 sumada. La señal 554 se multiplica con la señal 558 conjugada compleja por el multiplicador 522 para generar una señal 568 de resultado de producto. La señal 556 se multiplica con la señal 562 por el multiplicador 524 para generar una señal 570 de resultado de producto. Las señales 568 y 570 de resultado de producto se adicionan juntas por el adicionador 526 para generar una señal 574 sumada. La señal 574 sumada y la señal 275 de calculo de energía de ruido se adicionan juntas por el adicionador 530 para generar una señal 578 sumada. La señal 572 sumada se divide entre la señal 578 sumada por el divisor 528 para generar una señal 580 de resultado de cociente la cual es suministrada a través de la unidad 532 IFFT para generar las muestras 135 ecualizadas . La arquitectura 235' ' CLEQ elimina la operación de correlación lineal y uno de los bloques FFT, y por lo tanto reduce la complejidad computacional. El diagrama se muestra utilizando un sobremuestreo 2x y una antena receptora. Se puede extender con facilidad a dos o más antenas y otras velocidades de sobremuestreo. La arquitectura 235' ' CLEQ utiliza una solución MMSE, pero puede ser utilizada fácilmente para una solución ZF al ajustar la energía de ruido a cero o al omitir el nodo 530 de sumatoria con el cálculo de ruido. De acuerdo con una modalidad alternativa de la presente invención, la arquitectura CLEQ para un caso muestreado 2x utiliza un receptor avanzado basado en FFT híbrido. El receptor avanzado basado en FFT híbrido utiliza una combinación de procesamiento basado en FFT y procesamiento de dominio de tiempo. Una unidad de procesamiento FFT genera coeficientes de filtro superior que son utilizados por el filtro FIR de dominio de tiempo. El receptor avanzado o basado en FFT híbrido se muestra en la figura 6, en donde las ecuaciones (5) y (7) se rescriben como : Ecuación (9) en donde s es el vector de datos dispersado (el cual es equivalente al vector de datos previo d) , Hi es la matriz de respuesta de canal, ri es el vector recibido y M = 2 para muestre 2x. Para un muestreo 2x con una diversidad de receptor de antena 2, se puede utilizar M = 4. La matriz R se puede indicar como: Ecuación (10) La ecuación (9) se puede rescribir como s = R-l?H!'rl = ?R->H!'rl Ecuación (11) o, de manera equivalente: = ?G,r, Ecuación (12) G,=R~ HH Ecuación (13) Se denota g, = G,(q,:), en donde qésima hilera de la matriz Gi. El cálculo de la ecuación (12) se puede realizar en el dominio de tiempo en forma de un filtrado de respuesta de impulso finito (FIR) tal como: ¿í*'r'' Ecuación (14 Como una aproximación, un vector Gi único se puede calcular en base en el bloque W de muestras para representar los coeficientes FIR para un intervalo de tiempo que corresponde a W o más prolongado. En ese caso, la salida ecualizada puede ser calculada al correr una corriente de muestras continuas a través del filtro y al cambiar el vector de coeficiente Gi cuando se calcula una versión nueva. Se puede realizar un cálculo de la ecuación (13) en dominio de frecuencia en forma de operaciones FFT e IFFT para proporcionar el vector gi . Supóngase que el vector Si está representado como sigue: Si = G^i Ecuación (15) La ecuación (12) se puede rescribir utilizando la descomposición FFT de manera tal que: Ecuación (16) Jf-itfK??' +s'ir?iµ i Ecuación (17) en donde Dp es la matriz FFT de punto P. Punto ?i es la matriz diagonal cuya diagonal es la FFT de la primera columna de la matriz Hi . La ecuación (17) se puede rescribir como sigue: Sl = D- KG pr, Ecuación (18) en donde ?G es la matriz diagonal cuya diagonal es el FFT de la primera columna de la matriz Gi. Utilizando las ecuaciones (17) y (18) se establece lo siguiente: ?0(=(?? ,+s2/)-l?, Ecuación (19) Por lo tanto Ecuación (20) en donde F(-) indica la operación FFT, F_1(-) indica una inversa de FFT y * indica el conjugado complejo. El vector de coeficiente superior gi se puede obtener del vector g,, en donde g ' l = G,(q,:), la qés?m hilera de la matriz Gi por reordenamiento y alineación de los elementos de vector con la señal recibida. De manera alternativa, el vector de coeficiente gi también se puede obtener de Gi(:,l), la primera columna de la matriz G al realizar un desplazamiento descendente circular de Gi(:,l) por L/2 elementos y al tomar los primeros L elementos de Gi,shift ( ; , 1) desplazada de manera descendente de modo circular. Típicamente, el valor L de parámetros representa la longitud del ecualizador. El valor q de parámetros 0 representa el tamaño de un área de superposición entre bloques adyacentes. Por ejemplo, se puede seleccionar q para que sea E. En general, L y q pueden representar otros valores dependiendo de los diseños, las implementaciones y optimizaciones. El valor gi puede ser procesado adicionalmente al truncar el vector de coeficiente superior o al colocar en cero los coeficientes de ruido en el vector de coeficiente superior. Algunas funciones de postprocesamiento se pueden implementar para filtro y procesamientos adicionales de los coeficientes. Además, los parámetros q y L son parámetros de diseño que habitualmente dependen del retraso de dispersión y la velocidad del vehículo y se pueden optimizar a través de simulaciones u otros métodos . Para SHDPA, el valor preferible de q varía de 4 a 32 (chips) y el valor preferible de L varía de 4 a 20 (chips) . También se pueden utilizar otros valores. La figura 6 muestra una arquitectura 235' '• CLEQ basada en FFT híbrido implementada en el receptor 200 de la figura 2. El CLEQ 235' '• incluye una unidad 602 de procesamiento FFT, unidades 634, 636 de postprocesamiento/registro y una unidad 604 de filtro. La unidad 602 de procesamiento FFT incluye una primera entrada para recepción del cálculo 255 de canal de muestra par, una segunda entrada para recepción del cálculo 250 de canal de muestra impar, una tercera entrada para recepción del cálculo 275 de energía de ruido, una primera salida para la salida de una primera señal 672 de salida FFT híbrida y una segunda salida para la salida de una segunda señal 674 de salida FFT híbrida. La unidad 602 de procesamiento FFT incluye además dispositivos 606, 608 de amortiguamiento a cero, unidades de operación FFT 610, 612, dispositivos 614, 616 de operación de conjugado complejo, multiplicadores 618, 622, adicionadores 620, 624, divisores 626, 628 y unidades 630, 632 IFFT. La unidad 604 de filtro incluye los filtros 640, 642 FIR y un adicionador 644. El cálculo de canal para las muestras 255 recibidas pares y el cálculo de canal para las muestras 250 recibidas impares se introducen a los dispositivos 606 y 608 de amortiguamiento cero respectivamente, lo cual genera las señales 648 y 650 amortiguadas a cero. Las señales 648 y 650 amortiguadas a cero después se introducen a las unidades 610 y 612 de operación FFT, de manera correspondiente, las cuales generan las señales 652 y 654 procesadas FFT. Las señales 652 y 654 procesadas FFT después se introducen a los dispositivos 614 y 616 de operación conjugada compleja, respectivamente, lo cual genera las señales 656 y 658 conjugadas complejas de manera correspondiente. La señal 652 procesada por FFT se multiplica con la señal 656 conjugada compleja por el multiplicador 618 para generar una señal 662 de resultado de producto. De manera similar, la señal 654 procesada por FFT se multiplica con la señal 658 conjugada compleja por el multiplicador 622 para generar una señal 663 de resultado de producto. Las señales 662 y 663 de resultado de producto se agregan juntas por el adicionador 620 para generar una primera señal 664 sumada, la cual después se agrega al cálculo 275 de energía de ruido por el adicionador 624 para generar una segunda señal 666 sumada. Las señales 656 y 658 conjugadas complejas se dividen cada una entre la segunda señal 666 sumada por los divisores 626 y 628, respectivamente, para generar señales 668 y 670 de resultado de cociente. Las señales 668 y 670 de resultado de cociente después se introducen en las unidades 630 y 632 IFFT respectivas las cuales generan señales 672 y 674 de salida FFT híbridas (es decir, coeficientes de filtro no procesados) de manera correspondiente. Las señales 672 y 674 de salida FFT híbridas se procesan adicionalmente utilizando unidades 634 y 636 de post-procesamiento/registro, las cuales generan coeficientes 676 (gi) y 678 (g2) de filtro superior final. Las unidades 634 y 636 de post-procesamiento/registro realiza por lo menos un corte o truncado, filtrado de ruido (es decir, coeficientes de ruido en cero) , y reordenamiento de coeficiente superior. Los coeficientes 676 superiores finales se utilizan por el filtro 640 FIR en la unidad 604 de filtro para realizar ecualización de dominio de tiempo sobre las muestras 245 pares recibidas. El filtro 640 FIR transmite una primera señal 684 ecualizada. Los coeficientes 678 superiores finales se utilizan por el filtro 642 FIR en la unidad 604 de filtro para realizar ecualización de dominio de tiempo sobre las muestras 245 impares recibidas. El filtro 642 FIR transmite una segunda señal 686 ecualizada. La primera y segunda señales 684 y 686 ecualizadas se agregan juntas por el adicionador 644 para generar las muestras 135 ecualizadas. De manera alternativa, un combinador que utiliza la combinación de relación máxima (MRC) puede utilizarse en vez de adicionador 644. En la figura 6, se implementa la ecuación (12) en el dominio de tiempo utilizando un filtro FIR mientras que los coeficientes de filtro FIR se calculan utilizando operaciones FFT. Esta modalidad del CLEQ puede ser operada como un intervalo deslizable BLE al correr bloques superpuestos de muestras a través del filtro FIR como se describe en lo anterior. De manera alternativa, esta modalidad puede operar sobre una corriente continua de muestras recibidas aplicadas al filtro FIR con procesamiento de bloque que se utiliza únicamente para el cálculo de los vectores de coeficiente de filtro FIR, gA . La modalidad de la figura 6 utiliza el procesamiento de bloque basado en FFT para calcular los coeficientes de filtro FIR. Se pueden utilizar otros métodos para el procesamiento de bloque para calcular los coeficientes de filtro. Por ejemplo se pueden aplicar diversos métodos para matrices intermedias tales como la descomposición de Cholesky, la descomposición de Cholesky aproximada y la descomposición QR. Cada una de las figuras 3, 5 y 6 muestra una solución MMSE, pero pueden ser utilizadas fácilmente para una solución ZF al ajustar el cálculo de ruido a cero u omitir el nodo de sumatoria con el cálculo de ruido. La figura 7 es un diagrama de bloque de alto nivel del calculador 210 de canal del BLE 205 basado en FFT del receptor 200 de la figura 2 de acuerdo con una modalidad de la presente invención. El calculador 210 de canal incluye un banco de correlacionadores 705 para procesamiento de las muestras 240 recibidas, filtros 710?, 7102... 710N de alisado y la unidad 715 de postprocesamiento el cual transmite los vectores 250 de cálculo de canal, h. La misma configuración descrita en lo anterior se aplica al calculador 215 de canal, excepto que el banco de correlacionadores 705 en realidad esto debe procesar las muestras 245 recibidas y se transmiten los vectores 255 de cálculo de canal . La figura 8 es un diagrama de bloque detallado del calculador 210' de canal similar al calculador 210 de canal de la figura 7. El calculador 210' de canal incluye un correlacionador 815 de vector que abarca Lmax chips. Un valor típico de Lmax para aplicaciones HSDPA es 20 chips. El calculador 210' de canal incluye además una pluralidad de filtros de alisado 840?, 8402..., 840N lo cual mejora cada punto del cálculo de canal. Los filtros de alisado 840?, 8402..., 840N pueden ser promediadores de bloque, filtros FIR o filtros de respuesta de impulso finito (IIR) . Las salidas de los filtros de alisado 840]., 8402..., 840N se suministran a una unidad 845 de post-procesamiento la cual transmite una respuesta 860 de impulso de canal par (o impar) . La unidad 845 de postprocesamiento elimina o minimiza el efecto de las muestras ruidosas en el vector de cálculo de canal h. En una modalidad, la unidad 845 de post-procesamiento puede incluir un algoritmo que corre sobre el mismo que puede ser utilizado como umbral, por lo que todos los elementos con una magnitud inferior al umbral se ajustan a cero. El umbral se puede calcular como una constante (menos de 1) , multiplicado de la magnitud del elemento más grande en h. En otra modalidad, el algoritmo que corre sobre la unidad 845 de post-procesamiento se puede calcular como una constante (mayor de 1) multiplicada por la magnitud promedio (o alguna aproximación en la magnitud promedio) de todos los elementos en h.

En otra modalidad adicional, los dos umbrales se pueden calcular utilizando ambos métodos y al seleccionar el umbral final como el más grande o el más pequeño de los dos valores. La figura 9 es un diagrama de bloques ejemplar del calculador 225 de energía de ruido del BLE 205 basado en FFT del receptor 200 de la figura 2. El calculador 225 de energía de ruido incluye una pluralidad de unidades 905, 910, 915, 920 de procesamiento de magnitud, un adicionador 925, un filtro 930 de alisado y un multiplicador 935. La magnitud (o magnitud aproximada) de muestras pares 240e, 245e y muestras impares 240o, 2450 de cada una de las dos antenas se calcula por las unidades de procesamiento de magnitud 905, 910, 915, 920. Las muestras procesadas admitidas por las unidades de procesamiento de magnitud 905, 910, 915, 920 se suman por el adicionador 925 para generar una señal 928 sumada la cual se aplica a un filtro 930 de alisado. El multiplicador 935 multiplica la salida 932 del filtro 930 de alisado con una constante 940 de aumento o escalado para generar el cálculo 275 de energía de ruido . La figura 10 es un diagrama de bloques de un calculador 1000 de canal de coprocesador HSDPA, de acuerdo con la presente invención. Aunque las características y elementos de la presente invención se han descrito en las modalidades preferidas en combinaciones particulares, cada característica o elemento pueden ser utilizados solos sin las otras características o elementos de las modalidades preferidas o en diversas combinaciones con o sin otras características y elementos de la presente invención.

Claims (52)

REIVINDICACIONES

1. Receptor, que comprende: (a) una primera antena la cual recibe una primera corriente de datos de muestra; (b) una segunda antena la cual recibe una segunda corriente de datos de muestra; (c) un calculador de energía de ruido el cual genera un cálculo de energía de ruido en base en muestras impares y pares asociadas con cada uno de la primera y segunda corrientes de datos de muestra; y (d) un ecualizador de nivel de chip (CLEQ) el cual genera muestras ecualizadas en base en el cálculo de energía de ruido y las muestras de un bloque de la primera y segunda corriente de datos de muestra.

2. Receptor como se describe en la reivindicación 1, que comprende además: (e) un primer calculador de canal para generar un primer cálculo de canal en base en la primera corriente de datos de muestra; y (f) un segundo calculador de canal para generar un segundo cálculo de canal en base en la segunda corriente de datos de muestra, en donde las muestras ecualizadas generadas por el CLEQ se basan adicionalmente en el primero y segundo cálculos de canal .

3. Receptor como se describe en la reivindicación 2, que comprende además: (g) una unidad de monitor de canal la cual genera una primera señal de monitor de canal que incluye vectores de cálculo de canal truncados en base en el primero y segundo cálculos de canal, y una segunda señal de monitor de canal la cual indica una velocidad de cambio aproximada de los vectores de cálculo de canal truncados incluidos en la primera señal de monitor de canal.

4. Receptor como se describe en la reivindicación 3, en donde CLEQ es un CLEQ basado en transformada de Fourier rápida (FFT) , el receptor comprende además: (h) un procesador acoplado entre la unidad de monitor de canal y el CLEQ basado en FFT para determinar los parámetros de procesamiento FFT para uso por el CLEQ basado en FFT.

5. Receptor como se describe en la reivindicación 4, en donde los parámetros incluyen una velocidad de actualización N.

6. Receptor como se describe en la reivindicación 4, en donde los parámetros incluyen un tamaño de bloque , W y un tamaño de borde , E .

7. Receptor como se describe en la reivindicación 6, en donde el tamaño de una muestra de un bloque, W es igual al tamaño de una parte media M, del bloque agregado a dos veces el tamaño de borde, E, de la muestra de un bloque.

8. Receptor como se describe en la reivindicación 6, en donde W = 256 y E = 16.

9. Receptor como se describe en la reivindicación 6, en donde W = 512 y E = 32.

10. Receptor como se describe en la reivindicación 4, en donde los parámetros incluyen una energía de ruido, s2.

11. Receptor como se describe en la reivindicación 1, en donde el CLEQ es un CLEQ basado en la transformada de Fourier rápida híbrida (FFT) .

12. Receptor, que comprende: (a) una primera antena la cual recibe una primera corriente de datos de muestra; (b) una segunda antena la cual recibe una segunda corriente de datos de muestra; (c) un primer calculador de canal para generar un primer cálculo de canal en base en la primera corriente de datos de muestra; (d) un segundo calculador de canal para generar un segundo cálculo de canal en base en la segunda corriente de datos de muestra; y (e) un ecualizador de nivel de chip (CLEQ) para generar muestras ecualizadas en base en el primero y segundo cálculos de canal, y muestras de un bloque del primero y segundo corrientes de datos de muestra.

13. Receptor como se describe en la reivindicación 12, que comprende además: (f) un calculador de energía de ruido el cual genera un cálculo de energía de ruido en base en las muestras impares y pares asociada con cada una de la primera y segunda corrientes de datos de muestra, en donde las muestras ecualizadas generadas por el CLEQ se basan adicionalmente en el cálculo de energía de ruido .

14. Receptor como se describe en la reivindicación 12, que comprende además: (f) unidad de monitor de canal el cual genera una primera señal de monitor de canal que incluye vectores de cálculo de canal truncados en base en el primero y segundo cálculos de canal, y una segunda señal de monitor de canal la cual indica una velocidad de cambio aproximada de los vectores de cálculo de canal truncados incluidos en la primera señal de monitor de canal .

15. Receptor como se describe en la reivindicación 14, en donde el CLEQ es un CLEQ basado en transformada de Fourier rápida (FFT) , el receptor comprende además: (g) un procesador acoplado entre la unidad de monitor de canal y el CLEQ basado en FFT para determinar los parámetros de procesamiento de FFT para uso por el CLEQ basado en FFT.

16. Receptor como se describe en la reivindicación 15, en donde los parámetros incluyen una velocidad de actualización, N.

17. Receptor como se describe en la reivindicación 15, en donde los parámetros incluyen un tamaño de bloque , W y un tamaño de borde , E .

18. Receptor como se describe en la reivindicación 17, en donde el tamaño de una muestra de un bloque, W, es igual al tamaño de una parte media, M, de bloque agregado a dos veces el tamaño del borde, E, de la muestra de un bloque .

19. Receptor como se describe en la reivindicación 17, en donde W = 256 y E = 16.

20. Receptor como se describe en la reivindicación 17, en donde w = 512 y E = 32.

21. Receptor como se describe en la reivindicación 15, en donde los parámetros incluyen una energía de ruido, s2.

22. Receptor como se describe en la reivindicación 12, en donde el CLEQ es un CLEQ basado en transformada de Fourier rápida híbrida (FFT) .

23. Circuito integrado (IC) incorporado en un receptor que incluye una primera antena la cual recibe una primera corriente de datos de muestra y una segunda antena la cual recibe una segunda corriente de datos de muestra, el IC comprende: (a) un calculador de energía de ruido el cual general un cálculo de energía de ruido en base en muestras impares y pares asociadas con cada una de la primera y segunda corrientes de datos de muestra; y (b) un ecualizador de nivel de chip (CLEQ) el cual genera muestras ecualizadas en base en el cálculo de energía de ruido y muestras de un bloque de la primera y segunda corrientes de datos de muestras.

24. IC como se describe en la reivindicación 23, que comprende además: (c) un primer calculador de canal para generar un primer cálculo de canal en base en la primera corriente de datos de muestra; y (d) un segundo calculador de canal para generar un segundo cálculo de canal en base en la segunda corriente de datos de muestra, en donde las muestras ecualizadas generadas por el CLEQ basado en FFT se basan adicionalmente en el primero y segundo cálculos de canal .

25. IC como se describe en la reivindicación 24, que comprende además: (e) unidad de monitor de canal la cual genera una primera señal de monitor de canal que incluye vectores de cálculo de canal truncados en base en el primero y segundo cálculos de canal y una segunda señal de monitor de canal la cual indica una velocidad aproximada de cambio de los vectores de cálculo de canal truncados incluidos en la primera señal de monitor de canal.

26. IC como se describe en la reivindicación 25, en donde el CLEQ es un CLEQ basado en transformada de Fourier rápida (FFT), el IC comprende además: (f) un procesador acoplado entre la unidad de monitor de canal y el CLEQ basado en FFT para determinar los parámetros de procesamiento FFT para uso por el CLEQ basado en el FFT.

27. IC como se describe en la reivindicación 26, en donde los parámetros incluyen una velocidad de actualización, N.

28. IC como se describe en la reivindicación 26, en donde los parámetros incluyen un tamaño de bloque, W, y un tamaño de borde , E .

29. IC como se describe en la reivindicación 28, en donde el tamaño de una muestra de un bloque, W, es igual al tamaño 9 de una parte media, M, del bloque agregado a dos veces el tamaño de borde, E, de la muestra de un bloque .

30. IC como se describe en la reivindicación 28, en donde W = 256 y E = 16.

31. IC como se describe en la reivindicación 28, en donde W = 512 y E =

32. 32. IC como se describe en la reivindicación 26, en donde los parámetros incluyen una energía de ruido, s2.

33. IC como se describe en la reivindicación 23, en donde el CLEQ es un CLEQ basado en transformada de Fourier rápida híbrida (FFT) .

34. Circuito integrado (IC) incorporado en un receptor que incluye una primera antena la cual recibe una primera corriente de datos de muestra y una segunda antena la cual recibe una segunda corriente de datos de muestra, el IC comprende: (a) un primer calculador de canal para generar un primer cálculo de canal en base en la primera corriente de datos de muestra; (b) un segundo calculador de canal para generar un segundo cálculo de canal en base en la segunda corriente de datos de muestra; y (c) un ecualizador de nivel de chip (CLEQ) para generar muestras ecualizadas en base en el primero y segundo cálculos de canal, y muestras de un bloque de la primera y segunda corrientes de datos de muestra.

35. IC como se describe en la reivindicación 34, que comprende además: (d) un calculador de energía de ruido el cual genera un cálculo de energía de ruido en base en muestras impares y pares asociadas con cada una de la primera y segunda corrientes de datos de muestra, en donde las muestras ecualizadas generadas por el CLEQ se basan adicionalmente en el cálculo de energía de ruido.

36. IC como se describe en la reivindicación 34, que comprende además: (d) una unidad de monitor de canal la cual genera una primera señal de monitor de canal que incluye vectores de cálculo de canal truncados en base en el primero y segundo cálculos de canal, y una segunda señal de monitor de canal la cual indica una velocidad de cambio aproximada de los vectores de cálculo de canal truncados incluidos en la primera señal de monitor de canal.

37. IC como se describe en la reivindicación 36, en donde el CLEQ es un CLEQ basado en transformado de Fourier rápida (FFT), el IC comprende además: (e) un procesador acoplado entre la unidad de monitor de canal y el CLEQ basado en FFT, para determinar los parámetros de procesamiento de FFT para uso por el CLEQ basado en FFT.

38. IC como se describe en la reivindicación 37, en donde los parámetros incluyen velocidad de actualización, N.

39. IC como se describe en la reivindicación 37, en donde los parámetros incluyen un tamaño de bloque, W, y un tamaño de borde, E.

40. IC como se describe en la reivindicación 39, en donde el tamaño de una muestra de un bloque, W, es igual al tamaño de una parte media M del bloque agregada a dos veces el tamaño de borde, E en la muestra de un bloque.

41. IC como se describe en la reivindicación 39, en donde W = 256 y E = 16.

42. IC como se describe en la reivindicación 39, en donde W = 512 y E = 32.

43. IC como se describe en la reivindicación 37, en donde los parámetros incluyen la energía de ruido, s2.

44. IC como se describe en la reivindicación 34, en donde el CLEQ es un CLEQ basado en transformada de Fourier rápida híbrida (FFT) .

45. Un ecualizador del nivel de chip (CLEQ) basado en transformada de Fourier rápida (FFT) híbrida la cual genera muestra ecualizadas, en un receptor que comprende: (i) un calculador de energía de ruido el cual genera un cálculo de energía de ruido en base en muestras impares y pares asociadas con una primera corriente de datos de muestra recibida por una primera antena y una segunda corriente de datos de muestra recibida por una segunda antena, (ii) un primer calculador de canal el cual genera un cálculo de canal de muestra par en base en las muestras pares en la primera corriente de datos de muestra, y (iii) un segundo calculador de canal para generar un cálculo de canal de muestra impar en base en las muestras impares en la segunda corriente de datos de muestra, el CLEQ basado en FFT híbrido comprende: (a) una unidad de procesamiento FFT que incluye: (i) una primera entrada para recibir el cálculo de canal de muestra par; (ii) una segunda entrada para recibir el cálculo de canal de muestra impar; (iii) una tercera entrada para recibir el cálculo de energía de ruido; (iv) una primera salida para transmitir una primera señal de salida FFT híbrida; y (v) una segunda salida para transmitir una segunda señal de salida FFT híbrida; (b) una primera unidad de post-procesamiento/registro para la primera salida de la unidad de procesamiento FFT para generar coeficientes de filtro superior final asociados con las muestras pares; (c) una segunda unidad de post-procesamiento/registro acoplada a la segunda salida de la unidad de procesamiento FFT para generar coeficientes de filtro superior final asociados con las muestras impares; (d) un primer filtro para realizar ecuación de dominio de tiempo sobre las muestras pares utilizando los coeficientes de filtro superior finales asociados con las muestras pares para generar una primera señal ecualizada; (e) un segundo filtro para realizar ecuación de dominio de tiempo sobre las muestras impares utilizando los coeficientes de filtro superior final asociados con las muestras impares para generar una segunda señal ecualizada; y (f) un adicionador para agregar la primera y segunda señales ecualizadas juntas para generar las muestras ecualizadas.

46. CLEQ basado en FFT híbrido como se describe en la reivindicación 45, en donde el primero y segundo filtros son filtros de respuesta de impulso finito (FIR) .

47. CLEQ basado en FFT híbrido como se describe en la reivindicación 45, en donde las unidades de post-procesamiento/registro realizan por lo menos uno de truncado, filtración de ruido y reordenamiento de coeficiente superior.

48. CLEQ basado en FFT híbrido como se describe en la reivindicación 45, en donde la unidad de procesamiento FFT (a) comprende además: (al) un primer dispositivo de amortiguamiento a cero que tiene una entrada acoplada a la primera entrada, el primer dispositivo de amortiguamiento a cero genera una primera señal amortiguada a cero al realizar amortiguamiento a cero sobre el cálculo de canal de muestra par; (a2) un segundo dispositivo de amortiguamiento a cero que tiene una entrada acoplada a la segunda entrada, el segundo dispositivo de amortiguamiento a cero genera una segunda señal de amortiguamiento a cero al realizar el amortiguamiento a cero en el cálculo de canal de muestra impar; (a3) una primera unidad de operaciones de FFT que tiene una entrada acoplada a una salida del primer dispositivo de amortiguamiento a cero, la primera unidad de operación FFT genera una primera señal procesada por FFT para realizar una operación de FFT sobre la primera señal amortiguada a cero; (a4) una segunda unidad de operación FFT que tiene una entrada acoplada a una salida del segundo dispositivo de amortiguamiento a cero, la segunda unidad de operación FFT genera una segunda señal procesada por FFT al realizar una operación de FFT sobre la segunda señal amortiguada a cero; (a5) un primer dispositivo de operación conjugada compleja que tiene una entrada acoplada a una salida de la primera unidad de operación FFT, el primer dispositivo de operación conjugada compleja genera una primera señal conjugada compleja al realizar una operación conjugada compleja sobre la primera señal procesada por FFT; (a6) un segundo dispositivo de operación conjugada compleja que tiene una entrada acoplada a una salida de la segunda unidad de operación FFT, el segundo dispositivo de operación conjugada compleja genera una segunda señal conjugada compleja al realizar una operación conjugada compleja sobre la segunda señal procesada por FFT; (a7) un primer multiplicador para generar una primera señal de resultado de producto al multiplicar la primera señal procesada por FFT con la primera señal conjugada compleja; (a8) un segundo multiplicador para generar una segunda señal de resultado de producto al multiplicar la segunda señal procesada FFT con la segunda señal conjugada compleja; (a9) un primer adicionador para generar una primera señal sumada al adicionar la primera y segunda señales de resultado de producto; (alO) un segundo adicionador para generar una segunda señal sumada al adicionar la primera señal sumada y el cálculo de energía de ruido para generar una segunda señal sumada; (all) un primer divisor para generar una primera señal de resultado de cociente al dividir la primera señal conjugada compleja entre la segunda señal sumada; (al2) un segundo divisor para generar una segunda señal de resultado de cociente al dividir la segunda señal de conjugado compleja entre la segunda señal sumada; (al3) una primera unidad transformada de Fourier rápida inversa (IFFT) para generar la primera señal de salida FFT híbrida al realizar una operación IFFT sobre la primera señal de resultado de cociente; y (al4) una segunda unidad IFFT para generar la segunda señal de salida FFT híbrida al realizar una operación IFFT sobre la segunda señal de resultado de cociente .

49. Circuito integrado (IC) el cual genera muestras ecualizadas en un receptor que comprende: (i) un calculador de energía de ruido el cual genera un cálculo de energía de ruido en base en muestras impares y pares asociadas con la primera corriente de datos de muestra recibida por una primera antena y una segunda corriente de datos de muestra recibida por una segunda antena, (ii) un primer calculador de canal el cual genera un cálculo de canal de muestra par en base en las muestras pares en la primera corriente de datos de muestra, y (iii) un segundo calculador de canal para generar un cálculo de canal de muestra impar en base en las muestras impares en la segunda corriente de datos de muestra, el IC comprende: (a) una unidad de procesamiento FFT que incluye: (i) una primera entrada para recibir el cálculo de canal de muestra par; (ii) una segunda entrada para recibir el cálculo de canal de muestra impar; (iii) una tercera entrada para recibir el cálculo de energía de ruido; (iv) una primera salida para transmitir la primera señal de salida FFT híbrida; y (v) una segunda salida para transmitir una segunda señal de salida FFT híbrida; (b) una primera unidad de post-procesamiento/registro acoplada a la primera salida de la unidad de procesamiento FFT para generar coeficientes de filtro superior final asociados con las muestras pares; (c) segunda unidad de post-procesamiento/registro acoplada a la segunda salida de la unidad de procesamiento FFT para generar coeficientes de filtro superior final asociados con las muestras impares; (d) un primer filtro para realizar ecuación de dominio de tiempo sobre las muestras pares utilizando los coeficientes de filtro superior finales asociados con las muestras pares para generar una primera señal ecualizada; (e) un segundo filtro para realizar ecuación de dominio de tiempo sobre las muestras impares utilizando los coeficientes de filtro superior final asociados con las muestras impares para generar una segunda señal ecualizada; y (f) un adicionador para sumar las primera y segunda señales ecualizadas juntas para generar las muestras ecualizadas.

50. IC como se describe en la reivindicación 49, en donde el primer y segundo filtros son filtros de respuesta de impulso finito (FIR) .

51. IC como se describe en la reivindicación 49, en donde las unidades de post-procesamiento/registro realizan por lo menos uno de truncado, filtración de ruido y reordenamiento de coeficiente superior.

52. IC como se describe en la reivindicación 49, en donde la unidad (a) de procesamiento FFT comprende además: (al) un primer dispositivo de amortiguamiento a cero que tiene una entrada acoplada a la primera entrada, el primer dispositivo de amortiguamiento a cero genera una primera señal amortiguada a cero al realizar el amortiguamiento a cero en el cálculo de canal de muestra par; (a2) un segundo dispositivo de amortiguamiento a cero que tiene una entrada acoplada a la segunda entrada, el segundo dispositivo de amortiguamiento a cero genera una segunda señal de amortiguamiento a cero al realizar el amortiguamiento a cero sobre el cálculo de canal de muestra impar,- (a3) una primera unidad de operación de FFT que tiene una entrada acoplada a una salida del primer dispositivo de amortiguamiento a cero, la primera unidad de operación FFT generan una primera señal procesada por FFT al realizar una operación de FFT sobre la primera señal amortiguada a cero; (a4) una segunda unidad de operación FFT que tiene una entrada acoplada a una salida del segundo dispositivo de amortiguamiento a cero, la segunda unidad de operación FFT genera una segunda señal procesada por FFT al realizar una operación de FFT sobre la segunda señal amortiguada a cero; (a5) un primer dispositivo de operación conjugado complejo que tiene una entrada acoplada a una salida de la primera unidad de operación FFT, el primer dispositivo de operación conjugada compleja genera una primera señal conjugada compleja al realizar una operación conjugada compleja sobre la primera señal procesada por FFT; (a6) un segundo dispositivo de operación conjugada compleja que tiene una entrada acoplada a una salida de la segunda unidad de operación FFT, el segundo dispositivo de operación conjugada compleja genera una segunda señal conjugada compleja al realizar una operación conjugada compleja sobre la segunda señal procesada por FFT; (a7) un primer multiplicador para generar una primera señal de resultado de producto al multiplicar la primera señal procesada por FFT con la primera señal conjugada compleja; (a8) un segundo multiplicador para generar una segunda señal de resultado de producto al multiplicar la segunda señal procesada por FFT con la segunda señal conjugada compleja; (a9) un primer adicionador para generar una primera señal sumada al sumar la primera y segunda señales de resultado de producto; (alO) un segundo adicionador para generar una segunda señal sumada al adicionar la primera señal sumada y el cálculo de energía de ruido para generar una segunda señal sumada; (all) un primer divisor para generar una primera señal de resultado de cociente al dividir la primera señal conjugada compleja entre la segunda señal sumada; (al2) un segundo divisor para generar una segunda señal de resultado de cociente al dividir la segunda señal de conjugado compleja entre la segunda señal sumada; (al3) una primera unidad transformada de Fourier rápida inversa (IFFT) para generar la primera señal de salida FFT híbrida al realizar una operación IFFT sobre la primera señal de resultado de cociente; y (al4) una segunda unidad IFFT para generar la segunda señal de salida FFT híbrida al realizar una operación IFFT sobre la segunda señal de resultado de cociente.