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WO2024224921A1 - 積層セラミックコンデンサ - Google Patents

積層セラミックコンデンサ Download PDF

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Publication number
WO2024224921A1
WO2024224921A1 PCT/JP2024/012177 JP2024012177W WO2024224921A1 WO 2024224921 A1 WO2024224921 A1 WO 2024224921A1 JP 2024012177 W JP2024012177 W JP 2024012177W WO 2024224921 A1 WO2024224921 A1 WO 2024224921A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
dielectric layer
voids
dielectric
multilayer ceramic
Prior art date
Application number
PCT/JP2024/012177
Other languages
English (en)
French (fr)
Inventor
健太 平井
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Publication of WO2024224921A1 publication Critical patent/WO2024224921A1/ja

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • This invention relates to multilayer ceramic capacitors.
  • multilayer ceramic capacitors are made up of a capacitor body of sintered ceramic made of a dielectric such as barium titanate, and inside this capacitor body, internal electrodes made of a precious metal material such as Ag or an Ag-Pd alloy or a base metal material such as Ni are arranged alternately on one end face and the other end face via ceramic layers (dielectric layers).
  • the internal electrodes of one potential are electrically connected to an external electrode, and the internal electrodes of the other potential are electrically connected to an external electrode (see Patent Document 1).
  • the multilayer ceramic capacitor described in Patent Document 1 has internal electrodes made of a metal material, and external electrodes made of a glass component and multiple metal components, including the same metal or metals that can be alloyed with the internal electrodes.
  • the external electrodes are bonded to the wiring board via a conductive resin adhesive, and the area occupancy rate (porosity) of the metal components relative to the cross-sectional area of the external electrodes is 60 to 95%. This allows this multilayer ceramic capacitor to be mounted on the wiring board at low cost and with high reliability without using solder.
  • the main objective of this invention is therefore to provide a multilayer ceramic capacitor that can suppress the occurrence of cracks inside the laminate caused by electrostriction when a high voltage is applied.
  • the multilayer ceramic capacitor of the present invention includes a laminate including a plurality of laminated dielectric layers and a plurality of laminated internal electrode layers, a first main surface and a second main surface that face each other in a height direction, which is the lamination direction of the plurality of dielectric layers, a first side surface and a second side surface that face each other in a width direction perpendicular to the height direction, and a first end surface and a second end surface that face each other in a length direction perpendicular to the height direction and the width direction, and includes an inner layer portion in which the dielectric layers and the internal electrode layers are alternately laminated, and an outer layer portion arranged to sandwich the inner layer portion from the first main surface side and the second main surface side, and a laminate including an inner layer portion arranged on the first end surface and an outer layer portion arranged on the inner layer portion from the first main surface side and the second main surface side.
  • the inner layer portion is constituted by an inner dielectric layer among a plurality of dielectric layers disposed in the inner layer portion, the inner dielectric layer contains voids, the inner dielectric layer has a longitudinal center side dielectric layer disposed in a longitudinal center region of the inner layer portion, and a longitudinal end side dielectric layer disposed in a longitudinal end region of the inner layer portion, and the amount of voids contained in the longitudinal end side dielectric layer is less than the amount of voids in the longitudinal center side dielectric layer.
  • the mechanical strength is lower than in the region filled with ceramic. Therefore, when voids exist in the area where electrostrictive stress is concentrated, electrostrictive cracks occur in the dielectric layer starting from the voids. Electrostriction is likely to occur at the longitudinal ends of the dielectric layer present in the inner layer part of the laminate.
  • the multilayer ceramic capacitor of the present invention it is possible to reduce the occurrence of electrostrictive cracks by reducing the amount of voids near the longitudinal ends of the dielectric layer present inside the inner layer part of the laminate, where electrostrictive stress is concentrated, compared to the longitudinal center part.
  • the reduction in the amount of voids in the dielectric layer at the longitudinal ends improves the sinterability of the ceramic, and the improvement in the shrinkage rate at the longitudinal ends increases the amount of exposure of the internal electrode layer, improving contact with the external electrode.
  • This invention provides a multilayer ceramic capacitor that can suppress the occurrence of cracks inside the laminate caused by electrostriction when a high voltage is applied.
  • FIG. 1 is an external perspective view showing an example of a multilayer ceramic capacitor according to an embodiment of the present invention
  • 2 is a cross-sectional view taken along line II-II in FIG. 1.
  • 3 is a cross-sectional view taken along line III-III in FIG. 1.
  • 2A is a cross-sectional view showing a schematic view of an internal dielectric layer taken along line II-II in FIG. 1
  • FIG. 2B is a cross-sectional view showing a schematic view of an internal dielectric layer taken along line III-III in FIG. 1A is a cross-sectional view taken along line III-III in FIG. 1 showing a structure in which a counter electrode portion of an internal electrode layer of a multilayer ceramic capacitor according to an embodiment of the present invention is divided into two, FIG.
  • FIG. 1B is a cross-sectional view taken along line III-III in FIG. 1 showing a structure in which a counter electrode portion of an internal electrode layer of a multilayer ceramic capacitor according to an embodiment of the present invention is divided into three
  • FIG. 1C is a cross-sectional view taken along line III-III in FIG. 1 showing a structure in which a counter electrode portion of an internal electrode layer of a multilayer ceramic capacitor according to an embodiment of the present invention is divided into four.
  • Multilayer Ceramic Capacitor A multilayer ceramic capacitor according to an embodiment of the present invention will be described.
  • FIG. 1 is an external perspective view showing an example of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG. 1.
  • FIG. 3 is a cross-sectional view taken along line III-III in FIG. 1.
  • FIG. 4(a) is a cross-sectional view showing a schematic representation of an internal dielectric layer taken along line II-II in FIG. 1
  • FIG. 4(b) is a cross-sectional view showing a schematic representation of an internal dielectric layer taken along line III-III in FIG. 1.
  • the multilayer ceramic capacitor 10 includes a rectangular parallelepiped laminate 12 and external electrodes 30 arranged at both ends of the laminate 12.
  • the laminate 12 has a plurality of dielectric layers 14 stacked together, and a plurality of internal electrode layers 20 stacked on the dielectric layers 14. Furthermore, the laminate 12 has a first main surface 12a and a second main surface 12b that face the height direction x, a first side surface 12c and a second side surface 12d that face the width direction y that is perpendicular to the height direction x, and a first end surface 12e and a second end surface 12f that face the length direction z that is perpendicular to the height direction x and the width direction y.
  • the corners and ridges of this laminate 12 are rounded.
  • the corner portion refers to a portion where three adjacent faces of the laminate 12 intersect
  • the ridge portion refers to a portion where two adjacent faces of the laminate 12 intersect.
  • the term "rectangular parallelepiped" refers to a general member having the first and second main faces 12a and 12b, the first and second side faces 12c and 12d, and the first and second end faces 12e and 12f. Furthermore, unevenness may be formed on some or all of the first and second main faces 12a and 12b, the first and second side faces 12c and 12d, and the first and second end faces 12e and 12f.
  • the dielectric layer 14 and the internal electrode layer 20 are stacked in the height direction x.
  • the laminate 12 has an inner layer portion 16 in which dielectric layers 14 and internal electrode layers 20 are alternately stacked in the height direction x connecting the first main surface 12a and the second main surface 12b, a first outer layer portion 18a formed from a plurality of dielectric layers 14 located between the internal electrode layer 20 located closest to the first main surface 12a and the first main surface 12a, and a second outer layer portion 18b formed from a plurality of dielectric layers 14 located between the internal electrode layer 20 located closest to the second main surface 12b and the second main surface 12b.
  • the inner layer portion 16 is composed of a plurality of inner dielectric layers 14a among the plurality of dielectric layers 14. That is, the inner layer portion 16 is arranged so that the plurality of inner electrode layers 20 face each other via the inner dielectric layers 14a.
  • the inner dielectric layers 14a contain voids.
  • the internal dielectric layer 14a further includes a longitudinal center side dielectric layer 14a1 arranged in the central region of the longitudinal direction z of the internal layer portion 16, and a longitudinal end side dielectric layer 14a2 arranged in the end region of the internal layer portion 16 in the longitudinal direction z.
  • the amount of voids contained in the longitudinal end side dielectric layer 14a2 is preferably smaller than the amount of voids contained in the longitudinal center side dielectric layer 14a1.
  • the internal electrode layer 20 is not shown in FIG. 4(a).
  • the difference between the void area occupancy PCL in the LT cross section of the longitudinal center dielectric layer 14a1 and the void area occupancy PEL in the LT cross section of the longitudinal end dielectric layer 14a2 is preferably 2.0% or more and 8.0% or less.
  • the regions LA in which the amount of voids in the longitudinal end side dielectric layers 14a2 is smaller than the amount of voids in the longitudinal center side dielectric layers 14a1 are disposed in regions in the longitudinal direction z from both ends in the longitudinal direction z of the inner layer portion 16.
  • the dimension l1 in the longitudinal direction z of the region LA in which the amount of voids in the longitudinal end side dielectric layers 14a2 is smaller than the amount of voids in the longitudinal center side dielectric layers 14a1 is preferably 10% or less of the dimension l0 in the longitudinal direction z of the inner layer portion 16.
  • the internal dielectric layer 14a has a widthwise center side dielectric layer 14a3 arranged in the center region of the width direction y of the internal layer portion 16, and a widthwise end side dielectric layer 14a4 arranged in the end region of the internal layer portion 16 in the width direction y.
  • the amount of voids contained in the widthwise end side dielectric layer 14a4 is smaller than the amount of voids contained in the widthwise center side dielectric layer 14a3.
  • the internal electrode layer 20 is not shown in FIG. 4(b).
  • the difference between the area occupancy rate PCW of the voids in the WT cross section of the widthwise center side dielectric layer 14a3 and the area occupancy rate PEW of the voids in the WT cross section of the widthwise end side dielectric layer 14a4 is preferably 0.5% or more and 8.0% or less.
  • the regions WA in which the amount of voids in the width direction end side dielectric layers 14a4 is smaller than the amount of voids in the width direction center side dielectric layers 14a3 are located in regions in the width direction y from both ends in the width direction y of the inner layer portion 16.
  • the dimension w1 in the width direction y of the region WA in which the amount of voids in the width direction end side dielectric layers 14a4 is smaller than the amount of voids in the width direction center side dielectric layers 14a3 is preferably 15% or less of the dimension w0 in the width direction y of the inner layer portion 16.
  • the voids are measured by the following method.
  • An image of the cross section of the laminate 12 is obtained using a scanning electron microscope (SEM), and the ceramic filled portions and voids are binarized.
  • the ratio of the area occupied by the voids to the total area of the binarized image is taken as the porosity.
  • the first outer layer portion 18a is located on the first main surface 12a side of the laminate 12, and is an aggregate of multiple outer dielectric layers 14b, which are multiple dielectric layers 14 located between the first main surface 12a and the internal electrode layer 20 closest to the first main surface 12a.
  • the second outer layer portion 18b is located on the second main surface 12b side of the laminate 12, and is an aggregate of multiple outer dielectric layers 14b, which are multiple dielectric layers 14 located between the second main surface 12b and the internal electrode layer 20 closest to the second main surface 12b.
  • the region sandwiched between the first outer layer portion 18a and the second outer layer portion 18b is the inner layer portion 16.
  • the dimensions of the laminate 12 are not particularly limited, but it is preferable that the dimension in the length direction z is 0.95 mm or more and 3.1 mm or less, the dimension in the width direction y is 0.49 mm or more and 2.47 mm or less, and the dimension in the height direction x is 0.49 mm or more and 2.47 mm or less.
  • the dielectric layer 14 can be formed of, for example, a dielectric material.
  • a dielectric material for example, a dielectric ceramic containing a main component such as BaTiO 3 , CaTiO 3 , SrTiO 3 or CaZrO 3 can be used.
  • a subcomponent such as a Mn compound, an Fe compound, a Cr compound, a Co compound or a Ni compound may be added in a smaller amount than the main component depending on the desired characteristics of the laminate 12.
  • the thickness of the dielectric layer 14 after firing is preferably 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the number of dielectric layers 14 stacked is preferably 50 or more and 1000 or less.
  • the first internal electrode layer 20a is disposed on the plurality of dielectric layers 14 and is located inside the laminate 12.
  • the first internal electrode layer 20a has a first opposing electrode portion 22a that faces the second internal electrode layer 20b, and a first lead electrode portion 24a that is located on one end side of the first internal electrode layer 20a and extends from the first opposing electrode portion 22a to the first end face 12e of the laminate 12.
  • the end of the first lead electrode portion 24a is led out to the surface of the first end face 12e and is exposed from the laminate 12. In other words, the end of the first lead electrode portion 24a is not exposed to the first main surface 12a and the second main surface 12b, the second end face 12f, or the first side face 12c and the second side face 12d.
  • the end of the first internal electrode layer 20a is slightly recessed from the second end face 12f.
  • the shape of the first opposing electrode portion 22a of the first internal electrode layer 20a is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered). It may also be tapered in plan view, with a slope in either direction.
  • the shape of the first extraction electrode portion 24a of the first internal electrode layer 20a is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered). It may also be tapered in plan view, with a slope in either direction.
  • the width of the first opposing electrode portion 22a of the first internal electrode layer 20a and the width of the first extraction electrode portion 24a of the first internal electrode layer 20a may be the same, or one of them may be narrower.
  • the second internal electrode layer 20b is disposed on the plurality of dielectric layers 14 and is located inside the laminate 12.
  • the second internal electrode layer 20b has a second opposing electrode portion 22b that faces the first internal electrode layer 20a, and a second lead electrode portion 24b that is located on one end side of the second internal electrode layer 20b and extends from the second opposing electrode portion 22b to the second end face 12f of the laminate 12.
  • the end of the second lead electrode portion 24b is led out to the surface of the second end face 12f and is exposed from the laminate 12.
  • the end of the first lead electrode portion 24a is not exposed to the first main surface 12a and the second main surface 12b, the first end face 12e, or the first side face 12c and the second side face 12d.
  • the end of the second internal electrode layer 20b is slightly recessed from the first end face 12e.
  • the shape of the second opposing electrode portion 22b of the second internal electrode layer 20b is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered). It may also be tapered in plan view, with a slope in either direction.
  • the shape of the second extraction electrode portion 24b of the second internal electrode layer 20b is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered). It may also be tapered in plan view, with a slope in either direction.
  • the width of the second opposing electrode portion 22b of the second internal electrode layer 20b and the width of the second extraction electrode portion 24b of the second internal electrode layer 20b may be formed to be the same width, or one of the widths may be formed to be narrower.
  • the laminate 12 includes a side portion (hereinafter referred to as a "W gap”) 26a of the laminate 12 formed between one end of the first opposing electrode portion 22a and the second opposing electrode portion 22b in the width direction y and the first side surface 12c, and between the other end of the first opposing electrode portion 22a and the second opposing electrode portion 22b in the width direction y and the second side surface 12d. Furthermore, the laminate 12 includes an end portion (hereinafter referred to as an "L gap”) 26b of the laminate 12 formed between the end portion of the first internal electrode layer 20a opposite the first extraction electrode portion 24a and the second end surface 12f, and between the end portion of the second internal electrode layer 20b opposite the second extraction electrode portion 24b and the first end surface 12e.
  • a side portion hereinafter referred to as a "W gap” 26a of the laminate 12 formed between one end of the first opposing electrode portion 22a and the second opposing electrode portion 22b in the width direction y and the first side surface 12c, and between the other end of
  • the internal electrode layer 20 can be made of an appropriate conductive material, such as a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals, such as an Ag-Pd alloy.
  • the internal electrode layer 20 may further contain dielectric particles of the same composition as the ceramics contained in the dielectric layer 14.
  • the thickness of the internal electrode layer 20 is preferably 0.2 ⁇ m or more and 2.0 ⁇ m or less.
  • first internal electrode layers 20a and second internal electrode layers 20b is 50 or more and 1000 or less.
  • the laminate 12 shown in FIG. 1 may have a floating internal electrode layer 20c that is not drawn out to either the first end face 12e or the second end face 12f, in addition to the first internal electrode layer 20a and the second internal electrode layer 20b, and the floating internal electrode layer 20c may divide the opposing electrode portion 22 into multiple parts.
  • the opposing electrode portion 22 may have a two-way structure as shown in FIG. 5(a), a three-way structure as shown in FIG. 5(b), a four-way structure as shown in FIG. 5(c), or a structure of more than four parts.
  • the opposing electrode portion 22 by dividing the opposing electrode portion 22 into multiple parts, multiple capacitor components are formed between the opposing first internal electrode layer 20a, the second internal electrode layer 20b, and the floating internal electrode layer 20c, and these capacitor components are connected in series. Therefore, the voltage applied to each capacitor component is reduced, and the multilayer ceramic capacitor 10 can have a high withstand voltage.
  • the floating internal electrode layer 20c can be made of an appropriate conductive material, such as a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals, such as an Ag-Pd alloy.
  • external electrodes 30 are arranged on the first end face 12e and the second end face 12f of the laminate 12.
  • the external electrode 30 includes a base electrode layer 32 containing a metal component and glass, and a plating layer 34 disposed on the surface of the base electrode layer 32.
  • the external electrode 30 has a first external electrode 30a and a second external electrode 30b.
  • the first external electrode 30a is connected to the first internal electrode layer 20a and is disposed on at least the surface of the first end face 12e.
  • the first external electrode 30a also extends from the first end face 12e of the laminate 12 and is disposed on a part of the first main face 12a and a part of the second main face 12b, as well as a part of the first side face 12c and a part of the second side face 12d.
  • the first external electrode 30a is electrically connected to the first lead electrode portion 24a of the first internal electrode layer 20a.
  • the second external electrode 30b is connected to the second internal electrode layer 20b and is disposed on at least the surface of the second end face 12f.
  • the second external electrode 30b also extends from the second end face 12f of the laminate 12 and is disposed on a part of the first main face 12a and a part of the second main face 12b, as well as a part of the first side face 12c and a part of the second side face 12d.
  • the second external electrode 30b is electrically connected to the second lead-out electrode portion 24b of the second internal electrode layer 20b.
  • the first opposing electrode portion 22a of the first internal electrode layer 20a and the second opposing electrode portion 22b of the second internal electrode layer 20b face each other via the dielectric layer 14, forming a capacitance. Therefore, a capacitance can be obtained between the first external electrode 30a to which the first internal electrode layer 20a is connected and the second external electrode 30b to which the second internal electrode layer 20b is connected, and the characteristics of a capacitor are expressed.
  • the base electrode layer 32 has a first base electrode layer 32a and a second base electrode layer 32b.
  • the first base electrode layer 32a is connected to the first internal electrode layer 20a and is disposed on the surface of the first end face 12e.
  • the first base electrode layer 32a also extends from the first end face 12e and is disposed on a part of the first main face 12a and a part of the second main face 12b, as well as a part of the first side face 12c and a part of the second side face 12d.
  • the first base electrode layer 32a is electrically connected to the first lead electrode portion 24a of the first internal electrode layer 20a.
  • the second base electrode layer 32b is connected to the second internal electrode layer 20b and is disposed on the surface of the second end face 12f.
  • the second base electrode layer 32b also extends from the second end face 12f and is disposed on a part of the first main face 12a and a part of the second main face 12b, as well as a part of the first side face 12c and a part of the second side face 12d.
  • the second base electrode layer 32b is electrically connected to the second lead electrode portion 24b of the second internal electrode layer 20b.
  • the base electrode layer 32 includes at least one selected from a baked layer, a conductive resin layer, a thin film layer, etc.
  • the baking layer includes a metal component and glass.
  • the metal component of the baking layer includes at least one selected from, for example, Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, and the like.
  • the baking layer is formed by applying a conductive paste containing glass and a metal to the laminate and baking it.
  • the baking layer is formed by simultaneously baking the laminated chip having the internal electrode layer 20 and the dielectric layer 14 and the conductive paste applied to the laminated chip, but may be baked after baking the laminated chip having the internal electrode layer 20 and the dielectric layer 14.
  • the baking layer may be a multi-layered layer.
  • the thickness in the length direction z connecting the first end face 12e and the second end face 12f at the center of the height direction x of the first base electrode layer 32a located on the first end face 12e is preferably, for example, about 10 ⁇ m or more and 150 ⁇ m or less.
  • the thickness in the length direction z connecting the first end face 12e and the second end face 12f at the center in the height direction x of the second base electrode layer 32b located on the second end face 12f is preferably, for example, about 10 ⁇ m or more and 150 ⁇ m or less.
  • the thickness in the height direction x connecting the first principal surface 12a and the second principal surface 12b at the center of the length direction z connecting the first end surface 12e and the second end surface 12f of the first base electrode layer 32a located on a part of the first principal surface 12a and the second principal surface 12b is preferably, for example, about 10 ⁇ m or more and 100 ⁇ m or less.
  • the thickness in the height direction x connecting the first principal surface 12a and the second principal surface 12b at the center of the length direction z connecting the first end surface 12e and the second end surface 12f of the second base electrode layer 32b located on a part of the first principal surface 12a and the second principal surface 12b is preferably, for example, about 10 ⁇ m or more and 100 ⁇ m or less.
  • the thickness in the width direction y connecting the first side surface 12c and the second side surface 12d at the center of the length direction z connecting the first end surface 12e and the second end surface 12f of the first base electrode layer 32a located on a part of the first side surface 12c and the second side surface 12d is preferably, for example, about 10 ⁇ m or more and 100 ⁇ m or less.
  • the thickness in the width direction y connecting the first side surface 12c and the second side surface 12d at the center of the length direction z connecting the first end surface 12e and the second end surface 12f of the second base electrode layer 32b located on a part of the first side surface 12c and the second side surface 12d is preferably, for example, about 10 ⁇ m or more and 100 ⁇ m or less.
  • the conductive resin layer includes a first conductive resin layer and a second conductive resin layer.
  • the first conductive resin layer is preferably arranged as a first base electrode layer 32a so as to further cover other layers such as a baked layer
  • the second conductive resin layer is preferably arranged as a second base electrode layer 32b so as to further cover other layers such as a baked layer.
  • the first conductive resin layer and the second conductive resin layer are preferably disposed as the first base electrode layer 32a and the second base electrode layer 32b on other layers such as baked layers located on the first end face 12e and the second end face 12f, and are also disposed so as to extend onto other layers such as baked layers located on the first main face 12a and the second main face 12b, and the first side face 12c and the second side face 12d.
  • the first conductive resin layer and the second conductive resin layer may be disposed only on other layers such as baked layers located on the first end face 12e and the second end face 12f.
  • the thickness of the first conductive resin layer and the second conductive resin layer is preferably, for example, about 10 ⁇ m or more and 200 ⁇ m or less.
  • the first conductive resin layer and the second conductive resin layer contain a thermosetting resin and a metal component.
  • the first conductive resin layer and the second conductive resin layer contain a thermosetting resin, and therefore are more flexible than the base electrode layer 32, which is made of, for example, a plating film or a fired conductive paste. Therefore, even if the multilayer ceramic capacitor 10 is subjected to a physical shock or a shock caused by a thermal cycle, the conductive resin layer functions as a buffer layer and can prevent cracks in the multilayer ceramic capacitor 10.
  • thermosetting resins that can be used include various known thermosetting resins such as epoxy resin, phenolic resin, urethane resin, silicone resin, and polyimide resin.
  • epoxy resin is one of the most suitable resins due to its excellent heat resistance, moisture resistance, and adhesion.
  • the first conductive resin layer and the second conductive resin layer preferably contain a curing agent in addition to the thermosetting resin.
  • a curing agent in addition to the thermosetting resin.
  • various known compounds such as phenol-based, amine-based, acid anhydride-based, and imidazole-based compounds can be used as the curing agent for the epoxy resin.
  • the metal contained in the first conductive resin layer and the second conductive resin layer can be Ag, Cu, or an alloy thereof. It is also possible to use metal powder with an Ag-coated surface. When using metal powder with an Ag-coated surface, it is preferable to use Cu or Ni as the metal powder.
  • the metal contained in the first conductive resin layer and the second conductive resin layer is preferably contained in an amount of 35 vol% or more and 75 vol% or less relative to the total volume of the conductive resin.
  • the shape of the metal contained in the first conductive resin layer and the second conductive resin layer is not particularly limited.
  • the conductive filler may be spherical, flat, etc.
  • the average particle size of the metal contained in the first conductive resin layer and the second conductive resin layer is not particularly limited.
  • the average particle size of the conductive filler may be, for example, about 0.3 ⁇ m or more and 10 ⁇ m or less.
  • the metals contained in the first conductive resin layer and the second conductive resin layer are mainly responsible for the electrical conductivity of the conductive resin layers. Specifically, the conductive fillers come into contact with each other, forming electrical paths inside the conductive resin layers.
  • the metal contained in the first conductive resin layer and the second conductive resin layer may be spherical or flat, but it is preferable to use a mixture of spherical metal powder and flat metal powder.
  • the conductive resin layer may be formed directly on the laminate without forming a baked layer.
  • first plating layer 34a and the second plating layer 34b which are the plating layers 34 disposed on the base electrode layer 32, will be described with reference to Figures 2 and 3.
  • the first plating layer 34a and the second plating layer 34b include, for example, at least one selected from Cu, Ni, Sn, Ag, Pd, Ag-Pd alloy, Au, etc.
  • the first plating layer 34a is disposed so as to completely cover the first base electrode layer 32a.
  • the second plating layer 34b is disposed so as to completely cover the second base electrode layer 32b.
  • the first plating layer 34a and the second plating layer 34b may be formed of a plurality of layers.
  • the plating layer 34 preferably has a two-layer structure including a lower plating layer (Ni plating layer) formed on the base electrode layer 32 by Ni plating, and an upper plating layer (Sn plating layer) formed on the lower plating layer by Sn plating. That is, in this case, the first plating layer 34a has a first lower plating layer 36a and a first upper plating layer 38a located on the surface of the first lower plating layer 36a.
  • the second plating layer 34b also has a second lower plating layer 36b and a second upper plating layer 38b located on the surface of the second lower plating layer 36b.
  • the lower plating layer 36 made of Ni plating is used to prevent the base electrode layer 32 from being eroded by solder when mounting the multilayer ceramic capacitor 10, and the upper plating layer 38 made of Sn plating is used to improve the wettability of the solder when mounting the multilayer ceramic capacitor 10, thereby making it easier to mount.
  • the thickness of each of the lower plating layer 36 and the upper plating layer 38 is preferably 1.0 ⁇ m or more and 15.0 ⁇ m or less.
  • the dimension in the length direction z of the multilayer ceramic capacitor 10, including the laminate 12, the first external electrode 30a, and the second external electrode 30b is defined as dimension L
  • the dimension in the height direction x of the multilayer ceramic capacitor 10, including the laminate 12, the first external electrode 30a, and the second external electrode 30b is defined as dimension T
  • the dimension in the width direction y of the multilayer ceramic capacitor 10, including the laminate 12, the first external electrode 30a, and the second external electrode 30b is defined as dimension W.
  • the dimensions of the multilayer ceramic capacitor 10 are: L dimension in the length direction z is 1.0 mm to 3.2 mm, W dimension in the width direction y is 0.5 mm to 2.5 mm, and T dimension in the height direction x is 0.5 mm to 2.5 mm.
  • the dimensions of the multilayer ceramic capacitor 10 can be measured using a microscope.
  • voids exist in the dielectric layer 14 the mechanical strength is lower than in the area where the dielectric layer 14 is filled with ceramic. Therefore, if voids exist in the area where electrostrictive stress is concentrated, electrostrictive cracks will occur in the dielectric layer 14 starting from the voids. Electrostriction is likely to occur at the ends in the width direction y of the dielectric layer 14 that exists in the inner layer portion 16 of the laminate 12.
  • the amount of voids near the ends in the length direction z of the dielectric layers 14 present in the inner layer portion 16 of the laminate 12, which are the locations where electrostrictive stress is concentrated, is made smaller than the central portion in the length direction z.
  • the amount of voids contained in the dielectric layers 14a2 at the ends in the length direction is smaller than the amount of voids contained in the dielectric layers 14a1 at the central portion in the length direction. This makes it possible to reduce the occurrence of electrostrictive cracks.
  • the amount of voids contained in the longitudinal end side dielectric layers 14a2 is configured to be smaller than the amount of voids contained in the longitudinal center side dielectric layers 14a1, thereby improving the sinterability of the ceramic and improving the shrinkage rate of the longitudinal end side dielectric layers 14a2, thereby increasing the exposed amount of the internal electrode layers 20 and improving contact with the external electrodes 30. In this way, the effect of reducing the occurrence of electrostrictive cracks can be significantly obtained.
  • the occurrence of electrostrictive cracks can be further reduced.
  • the effect of reducing the occurrence of electrostrictive cracks can be significantly obtained.
  • the difference between the void area occupancy PCW in the WT cross section of the widthwise center side dielectric layer 14a3 and the void area occupancy PEW in the WT cross section of the widthwise end side dielectric layer 14a4 is 0.5% or more and 8.0% or less, the effect of reducing the occurrence of electrostrictive cracks can be obtained more significantly.
  • ceramic green sheets for the dielectric layers and conductive paste for the internal electrode layers are prepared.
  • the ceramic green sheets and conductive paste for the internal electrode layers contain a binder and a solvent.
  • the binder and solvent may be publicly known.
  • a conductive paste for the internal electrode layers is printed in a predetermined pattern on the ceramic green sheets for the dielectric layers, for example by screen printing or gravure printing. This prepares a ceramic green sheet on which the pattern for the first internal electrode layer is formed, and a ceramic green sheet on which the pattern for the second internal electrode layer is formed.
  • Step of obtaining laminated sheet Next, a predetermined number of ceramic green sheets for the outer layer on which the pattern of the internal electrode layer is not printed are stacked to form a portion that will become the second outer layer portion on the second main surface side. Then, a ceramic green sheet on which the pattern of the first internal electrode layer is printed and a ceramic green sheet on which the pattern of the second internal electrode layer is printed are stacked in order on the portion that will become the second outer layer portion so as to form the structure of the present invention, to form a portion that will become the inner layer portion.
  • a predetermined number of ceramic green sheets for the outer layer on which the pattern of the internal electrode layer is not printed are stacked on the portion that will become the inner layer portion to form a portion that will become the first outer layer portion on the first main surface side. This produces a laminated sheet.
  • Step of obtaining laminated block Next, the laminated sheets are pressed in the lamination direction by means of a hydrostatic press or the like to produce a laminated block.
  • Step of Obtaining Laminated Chip The laminated block is then cut to a predetermined size to obtain laminated chips. At this time, corners and edges of the laminated chips may be rounded by barrel polishing or the like.
  • the laminated chip is fired to create a laminate.
  • the heat distribution of the firing furnace during the heat treatment is adjusted so that the heat amount related to the center of the length direction z of the laminated chip is smaller than the heat amount related to the end of the length direction z of the laminated chip.
  • the ceramic filling rate is higher at the end of the length direction z of the laminate than at the center of the length direction z of the laminate, and the amount of voids at the end of the length direction z of the laminate can be made smaller than the amount of voids at the center of the length direction z of the laminate.
  • the firing temperature is preferably 900°C or higher and 1400°C or lower, depending on the temperatures of the dielectric layers and the internal electrode layers.
  • a conductive paste containing metal and glass components is prepared for the base electrode layer.
  • the conductive paste that will become the prepared base electrode layer is applied to both end faces of the laminate to form the base electrode layer.
  • the conductive paste can be applied to both end faces of the laminate by, for example, dipping or screen printing.
  • the temperature of the baking process at this time is preferably 700° C. or higher and 900° C. or lower.
  • plating is applied to the surface of the base electrode layer to form a plating layer.
  • two plating layers are formed on the surface of the base electrode layer.
  • a Ni plating layer and a Sn plating layer are formed on the base electrode layer.
  • the Ni plating layer and the Sn plating layer are formed in sequence, for example, by barrel plating.
  • the multilayer ceramic capacitor 10 according to this embodiment is manufactured as described above.
  • the method for manufacturing a multilayer ceramic capacitor according to the present invention has a higher ceramic filling rate at the ends of the laminate in the length direction z than at the center of the laminate in the length direction z, and the amount of voids at the ends of the laminate in the length direction z can be made smaller than the amount of voids at the center of the laminate in the length direction z. This makes it possible to obtain a multilayer ceramic capacitor that can reduce the rate of electrostrictive cracking.
  • the ones where cracks were confirmed were counted as electrostrictive defects, and the crack occurrence rate was calculated.
  • 100 samples were prepared, and the crack occurrence rate was measured.
  • the percentage of the total number of measurements (100) and the number of cracks occurred was defined as the crack occurrence rate.
  • the criteria for the crack occurrence rate were as follows: 0% to 10% was marked as " ⁇ ", 11% to 30% was marked as " ⁇ ", 31% to 50% was marked as " ⁇ ", and 51% to 100% was marked as "X”.
  • the difference between the void area occupancy PCL in the LT cross section of the dielectric layer at the longitudinal center and the void area occupancy PEL in the LT cross section of the dielectric layer at the longitudinal end was 2.0% or more and 8.0% or less, so that the crack occurrence rate was 11% or more and 30% or less, which was a better result.
  • the difference between the void area occupancy PCW in the WT cross section of the dielectric layer at the widthwise center side and the void area occupancy PEW in the WT cross section of the dielectric layer at the widthwise end side was 0.5% or more and 8.0% or less, so that the crack occurrence rate was 10% or less, and even better results were obtained.
  • the amount of voids contained in the dielectric layer at the longitudinal end side was greater than the amount of voids contained in the dielectric layer at the longitudinal center side, so the crack occurrence rate was 72%.
  • the inner layer of the laminate is composed of an inner dielectric layer, which contains voids, and the amount of voids contained in the dielectric layers at the longitudinal ends arranged in the longitudinal central region of the inner layer is smaller than the amount of voids contained in the dielectric layers at the longitudinal central region.
  • the amount of voids near the longitudinal ends of the dielectric layers present in the inner layer of the laminate, where electrostrictive stress is concentrated is smaller than the amount of voids near the longitudinal central region, thereby reducing the occurrence of electrostrictive cracks.
  • Multilayer ceramic capacitor 12 Laminate 12a First main surface 12b Second main surface 12c First side surface 12d Second side surface 12e First end surface 12f Second end surface 14 Dielectric layer 14a Internal dielectric layer 14a1 Lengthwise center side dielectric layer 14a2 Lengthwise end side dielectric layer 14a3 Widthwise center side dielectric layer 14a4 Widthwise end side dielectric layer 14b External dielectric layer 16 Internal layer portion 18a First outer layer portion 18b Second outer layer portion 20 Internal electrode layer 20a First internal electrode layer 20b Second internal electrode layer 20c Floating internal electrode layer 22 Counter electrode portion 22a First counter electrode portion 22b Second counter electrode portion 24a First lead electrode portion 24b Second lead electrode portion 26a Side (W gap) 26b End (L gap) 30 External electrode 30a First external electrode 30b Second external electrode 32 Base electrode layer 32a First base electrode layer 32b Second base electrode layer 34 Plating layer 34a First plating layer 34b Second plating layer 36 Base plating layer 36a First base plating layer 36b Second base plat

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Abstract

高電圧を印加した際の電歪による積層体内部に生ずるクラックの発生を抑制しうる積層セラミックコンデンサを提供する。　発明に係る積層セラミックコンデンサは、積層された複数の誘電体層と積層された複数の内部電極層とを含み、複数の誘電体層の積層方向である高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含み、誘電体層と内部電極層とが交互に積層されてなる内層部と、内層部を第１の主面側および第２の主面側から挟み込むように配置された外層部とを含む積層体と、第１の端面上に配置された第１の外部電極と、第２の端面上に配置された第２の外部電極と、を有する。内層部は、内層部に配置された複数の誘電体層のうち内部誘電体層により構成され、内部誘電体層は、空隙を含有しており、内部誘電体層は、内層部の長さ方向の中央部の領域に配置された長さ方向中央部側誘電体層と、内層部の長さ方向の端部の領域に配置された長さ方向端部側誘電体層と、を有し、長さ方向端部側誘電体層に含有される空隙の量は、長さ方向中央部側誘電体層の空隙の量よりも少ない。

Description

積層セラミックコンデンサ
　この発明は、積層セラミックコンデンサに関する。
　従来、積層セラミックコンデンサは、チタン酸バリウムなどの誘電体からなるセラミック焼結体のコンデンサ本体で構成され、このコンデンサ本体の内部にはセラミック層（誘電体層）を介して、ＡｇまたはＡｇ－Ｐｄ合金などの貴金属材料あるいはＮｉなどの卑金属材料からなる内部電極が一方の端面と他方の端面とに交互に導出するように配設されている。そして、一方の電位の内部電極は外部電極に、他方の電位の内部電極は外部電極にそれぞれ電気的に導通接続されている（特許文献１を参照）。
　特許文献１に記載の積層セラミックコンデンサは、金属材料を内部電極とし、外部電極がこれと同一またはこれと合金化しうる金属を含む複数の金属成分とガラス成分とからなる積層セラミックコンデンサにおいて、外部電極が導電性樹脂接着剤を介して配線基板に接着されるものであり、外部電極の断面積に対する金属成分の面積占有率（空孔率）が６０～９５％であることを特徴とする。これにより、この積層セラミックコンデンサは、半田を用いることなく安価に高い信頼性をもって配線基板に実装することができる。
特開２００１－２３７１３７号公報
　しかしながら、特許文献１のような一般的な構造の積層セラミックコンデンサでは、電圧を印加すると、電歪が生じる。この電歪による応力は、積層セラミックコンデンサの長さ方向および幅方向の有効部端部、かつ高さ方向１／２の位置に集中する。高電圧を印加した際には、前述の応力集中のポイントを起点にクラックが発生する。電歪によるクラックは、スクリーニングによる選別が難しいにも関わらず、高温負荷信頼性や耐湿性の悪化につながるため、市場にて問題となるリスクが存在する。
　そこで、電歪によるクラックを低減する方法はいくつか存在するが、スクリーニング時の印加電圧を電歪が発生しないように低めに設定することが代表的な対策とされる。電歪の発生電圧が低い場合、スクリーニングに必要な電圧が印加できず、スクリーニング効果が低下する課題があった。
　それゆえに、この発明の主たる目的は、高電圧を印加した際の電歪による積層体内部に生ずるクラックの発生を抑制しうる積層セラミックコンデンサを提供することである。
　この発明に係る積層セラミックコンデンサは、積層された複数の誘電体層と積層された複数の内部電極層とを含み、複数の誘電体層の積層方向である高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含み、誘電体層と内部電極層とが交互に積層されてなる内層部と、内層部を第１の主面側および第２の主面側から挟み込むように配置された外層部とを含む積層体と、第１の端面上に配置された第１の外部電極と、第２の端面上に配置された第２の外部電極と、を有する積層セラミックコンデンサにおいて、内層部は、内層部に配置された複数の誘電体層のうち内部誘電体層により構成され、内部誘電体層は、空隙を含有しており、内部誘電体層は、内層部の長さ方向の中央部の領域に配置された長さ方向中央部側誘電体層と、内層部の長さ方向の端部の領域に配置された長さ方向端部側誘電体層と、を有し、長さ方向端部側誘電体層に含有される空隙の量は、長さ方向中央部側誘電体層の空隙の量よりも少ない、積層セラミックコンデンサである。
　誘電体層中に空隙が存在すると、誘電体層中にセラミックが充填された領域に比べ機械強度が低い。そのため、電歪応力の集中箇所に空隙が存在すると、空隙を起点として誘電体層に電歪クラックが発生する。電歪は、積層体の内層部内に存在する誘電体層の長さ方向端部で起こりやすい。本発明にかかる積層セラミックコンデンサによれば、電歪応力が集中する箇所である、積層体の内層部の内部に存在する誘電体層の長さ方向端部付近の空隙量を長さ方向中央部よりも少なくすることにより、電歪クラックの発生を低減することが可能となる。また、長さ方向端部の誘電体層の空隙量が減少することで、セラミックの焼結性が向上し、長さ方向端部の収縮率が向上することで、内部電極層の露出量が増加し、外部電極とのコンタクト性が向上する。
　この発明によれば、高電圧を印加した際の電歪による積層体内部に生ずるクラックの発生を抑制しうる積層セラミックコンデンサを提供することができる。
　この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この発明の実施の形態に係る積層セラミックコンデンサの一例を示す外観斜視図である。 図１の線ＩＩ－ＩＩにおける断面図である。 図１の線ＩＩＩ－ＩＩＩにおける断面図である。 （ａ）は図１の線ＩＩ－ＩＩにおいて、内部誘電体層を模式的に示す断面図であり、（ｂ）は図１の線ＩＩＩ－ＩＩＩにおいて、内部誘電体層を模式的に示す断面図である。 （ａ）はこの発明の実施の形態に係る積層セラミックコンデンサの内部電極層の対向電極部が２つに分割された構造を示す図１の線ＩＩＩ－ＩＩＩにおける断面図であり、（ｂ）はこの発明に係る積層セラミックコンデンサの内部電極層の対向電極部が３つに分割された構造を示す図１の線ＩＩＩ－ＩＩＩにおける断面図であり、（ｃ）はこの発明に係る積層セラミックコンデンサの内部電極層の対向電極部が４つに分割された構造を示す図１の線ＩＩＩ－ＩＩＩにおける断面図である。
１．積層セラミックコンデンサ
　この発明の実施の形態に係る積層セラミックコンデンサについて説明する。
　図１は、この発明の実施の形態に係る積層セラミックコンデンサの一例を示す外観斜視図である。図２は、図１の線ＩＩ－ＩＩにおける断面図である。図３は、図１の線ＩＩＩ－ＩＩＩにおける断面図である。図４（ａ）は図１の線ＩＩ－ＩＩにおいて、内部誘電体層を模式的に示す断面図であり、図４（ｂ）は図１の線ＩＩＩ－ＩＩＩにおいて、内部誘電体層を模式的に示す断面図である。
　図１ないし図３に示すように、積層セラミックコンデンサ１０は、直方体状の積層体１２と、積層体１２の両端部に配置される外部電極３０とを含む。
　積層体１２は、積層された複数の誘電体層１４と、誘電体層１４上に積層された複数の内部電極層２０とを有する。さらに、積層体１２は、高さ方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。この積層体１２には、角部および稜線部に丸みがつけられている。
　なお、角部とは、積層体１２の隣接する３面が交わる部分のことであり、稜線部とは、積層体１２の隣接する２面が交わる部分のことである。また、上記「直方体状」とは、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄならびに第１の端面１２ｅおよび第２の端面１２ｆとを有する部材全般を意味する。さらに、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、ならびに第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。誘電体層１４と内部電極層２０は、高さ方向ｘに積層される。
　積層体１２は、図２および図３に示すように、第１の主面１２ａおよび第２の主面１２ｂ同士を結ぶ高さ方向ｘにおいて、誘電体層１４と内部電極層２０とが交互に積層されてなる内層部１６と、最も第１の主面１２ａ側に位置する内部電極層２０と第１の主面１２ａとの間に位置する複数の誘電体層１４から形成される第１の外層部１８ａと、最も第２の主面１２ｂ側に位置する内部電極層２０と第２の主面１２ｂとの間に位置する複数の誘電体層１４から形成される第２の外層部１８ｂと、を有する。
　内層部１６は、複数の誘電体層１４のうち、複数の内部誘電体層１４ａにより構成される。すなわち、内層部１６は、内部誘電体層１４ａを介して複数の内部電極層２０が対向するように配置される。内部誘電体層１４ａの内部には空隙が含有される。
　また、内部誘電体層１４ａは、図４（ａ）に示すように、内層部１６の長さ方向ｚの中央部の領域に配置された長さ方向中央部側誘電体層１４ａ１と、内層部１６の長さ方向ｚの端部の領域に配置された長さ方向端部側誘電体層１４ａ２とを、さらに有する。長さ方向端部側誘電体層１４ａ２に含有される空隙の量は、長さ方向中央部側誘電体層１４ａ１に含有される空隙の量よりも少ないことが好ましい。なお、図４（ａ）では、内部電極層２０の図示は省略している。
　長さ方向中央部側誘電体層１４ａ１のＬＴ断面における空隙の面積占有率ＰＣＬと長さ方向端部側誘電体層１４ａ２のＬＴ断面における空隙の面積占有率ＰＥＬの差は、２．０％以上８．０％以下であることが好ましい。
　長さ方向端部側誘電体層１４ａ２における空隙の量が長さ方向中央部側誘電体層１４ａ１における空隙の量よりも少ない領域ＬＡは、内層部１６の長さ方向ｚの両端部から長さ方向ｚの内部の領域に配置される。長さ方向端部側誘電体層１４ａ２における空隙の量が長さ方向中央部側誘電体層１４ａ１における空隙の量よりも少ない領域ＬＡの長さ方向ｚの寸法ｌ1は、内層部１６の長さ方向ｚの寸法ｌ0に対して、１０％以下であることが好ましい。
　また、内部誘電体層１４ａは、図４（ｂ）に示すように、内層部１６の幅方向ｙの中央部の領域に配置された幅方向中央部側誘電体層１４ａ３と、内層部１６の幅方向ｙの端部の領域に配置された幅方向端部側誘電体層１４ａ４とを有する。幅方向端部側誘電体層１４ａ４に含有される空隙の量は、幅方向中央部側誘電体層１４ａ３に含有される空隙の量よりも少ない。なお、図４（ｂ）では、内部電極層２０の図示は省略している。
　幅方向中央部側誘電体層１４ａ３のＷＴ断面における空隙の面積占有率ＰＣＷと幅方向端部側誘電体層１４ａ４のＷＴ断面における空隙の面積占有率ＰＥＷの差は、０．５％以上８．０％以下であることが好ましい。
　幅方向端部側誘電体層１４ａ４における空隙の量が幅方向中央部側誘電体層１４ａ３における空隙の量よりも少ない領域ＷＡは、内層部１６の幅方向ｙの両端部から幅方向ｙの内部の領域に配置される。幅方向端部側誘電体層１４ａ４における空隙の量が幅方向中央部側誘電体層１４ａ３における空隙の量よりも少ない領域ＷＡの幅方向ｙの寸法ｗ1は、内層部１６の幅方向ｙの寸法ｗ0に対して、１５％以下であることが好ましい。
　なお、空隙の測定方法は、以下の方法により行う。
　走査電子顕微鏡（ＳＥＭ）にて積層体１２の断面の画像を取得し、セラミックの充填部と空隙部を２値化する。そして、２値化された画像の全体の面積に対して空隙部が占める面積の割合を空隙率とする。
　第１の外層部１８ａは、積層体１２の第１の主面１２ａ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層２０との間に位置する複数の誘電体層１４である複数の外部誘電体層１４ｂの集合体である。
　第２の外層部１８ｂは、積層体１２の第２の主面１２ｂ側に位置し、第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層２０との間に位置する複数の誘電体層１４である複数の外部誘電体層１４ｂの集合体である。
　第１の外層部１８ａと第２の外層部１８ｂに挟まれた領域が内層部１６である。
　積層体１２の寸法は、特に限定されないが、長さ方向ｚの寸法が０．９５ｍｍ以上３．１ｍｍ以下、幅方向ｙの寸法が０．４９ｍｍ以上２．４７ｍｍ以下、高さ方向ｘの寸法が０．４９ｍｍ以上２．４７ｍｍ以下であることが好ましい。
　誘電体層１４は、たとえば、誘電体材料により形成することができる。誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3またはＣａＺｒＯ3などの主成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主主成分として含む場合、所望する積層体１２の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物またはＮｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。
　焼成後の誘電体層１４の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。
　積層される誘電体層１４の枚数は、５０枚以上１０００枚以下であることが好ましい。
　第１の内部電極層２０ａは、複数の誘電体層１４上に配置され、積層体１２の内部に位置している。第１の内部電極層２０ａは、第２の内部電極層２０ｂと対向する第１の対向電極部２２ａと、第１の内部電極層２０ａの一端側に位置し、第１の対向電極部２２ａから積層体１２の第１の端面１２ｅまでの第１の引出電極部２４ａとを有する。第１の引出電極部２４ａは、その端部が第１の端面１２ｅの表面に引き出され、積層体１２から露出している。つまり、第１の引出電極部２４ａの端部は、第１の主面１２ａおよび第２の主面１２ｂ、第２の端面１２ｆ並びに第１の側面１２ｃおよび第２の側面１２ｄには露出していない。詳細には、第１の内部電極層２０ａの端部は、第２の端面１２ｆから少しだけ後退している。
　第１の内部電極層２０ａの第１の対向電極部２２ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第１の内部電極層２０ａの第１の引出電極部２４ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第１の内部電極層２０ａの第１の対向電極部２２ａの幅と、第１の内部電極層２０ａの第１の引出電極部２４ａの幅は、同じ幅で形成されていてもよく、どちらか一方の幅が狭く形成されていてもよい。
　第２の内部電極層２０ｂは、複数の誘電体層１４上に配置され、積層体１２の内部に位置している。第２の内部電極層２０ｂは、第１の内部電極層２０ａと対向する第２の対向電極部２２ｂと、第２の内部電極層２０ｂの一端側に位置し、第２の対向電極部２２ｂから積層体１２の第２の端面１２ｆまでの第２の引出電極部２４ｂを有する。第２の引出電極部２４ｂは、その端部が第２の端面１２ｆの表面に引き出され、積層体１２から露出している。つまり、第１の引出電極部２４ａの端部は、第１の主面１２ａおよび第２の主面１２ｂ、第１の端面１２ｅ並びに第１の側面１２ｃおよび第２の側面１２ｄには露出していない。詳細には、第２の内部電極層２０ｂの端部は、第１の端面１２ｅから少しだけ後退している。
　第２の内部電極層２０ｂの第２の対向電極部２２ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第２の内部電極層２０ｂの第２の引出電極部２４ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第２の内部電極層２０ｂの第２の対向電極部２２ｂの幅と、第２の内部電極層２０ｂの第２の引出電極部２４ｂの幅は、同じ幅で形成されていてもよく、どちらか一方の幅が狭く形成されていてもよい。
　積層体１２は、第１の対向電極部２２ａおよび第２の対向電極部２２ｂの幅方向ｙの一端と第１の側面１２ｃとの間、および、第１の対向電極部２２ａおよび第２の対向電極部２２ｂの幅方向ｙの他端と第２の側面１２ｄとの間に形成される積層体１２の側部（以下、「Ｗギャップ」という。）２６ａを含む。さらに、積層体１２は、第１の内部電極層２０ａの第１の引出電極部２４ａとは反対側の端部と第２の端面１２ｆとの間、および、第２の内部電極層２０ｂの第２の引出電極部２４ｂとは反対側の端部と第１の端面１２ｅとの間に形成される積層体１２の端部（以下、「Ｌギャップ」という。）２６ｂを含む。
　内部電極層２０は、たとえば、Ｎｉ、Ｃｕ、Ａｇ、ＰｄまたはＡｕなどの金属や、Ａｇ－Ｐｄ合金などの、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。内部電極層２０は、さらに誘電体層１４に含まれるセラミックスと同一組成系の誘電体粒子を含んでいてもよい。
　内部電極層２０の厚みは、０．２μｍ以上２．０μｍ以下であることが好ましい。
　また、第１の内部電極層２０ａおよび第２の内部電極層２０ｂの枚数は、合わせて５０枚以上１０００枚以下であることが好ましい。
　なお、図１に示す積層体１２は、図５に示されるように、第１の内部電極層２０ａおよび第２の内部電極層２０ｂに加えて、第１の端面１２ｅおよび第２の端面１２ｆのどちらにも引き出されない浮き内部電極層２０ｃが設けられており、浮き内部電極層２０ｃによって、対向電極部２２が複数に分割された構造としてもよい。たとえば、図５（ａ）に示される２連、図５（ｂ）に示される３連、図５（ｃ）に示されるような４連構造であり、４連以上の構造でもよいことは言うまでもない。このように、対向電極部２２を複数個に分割した構造とすることによって、対向する第１の内部電極層２０ａ、第２の内部電極層２０ｂ、浮き内部電極層２０ｃ間において複数のコンデンサ成分が形成され、これらのコンデンサ成分が直列に接続された構成となる。そのため、それぞれのコンデンサ成分に印加される電圧が低くなり、積層セラミックコンデンサ１０の高耐圧化を図ることができる。
　また、浮き内部電極層２０ｃは、第１の内部電極層２０ａおよび第２の内部電極層２０ｂと同様に、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
　積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、図１ないし図３に示されるように、外部電極３０が配置される。
　外部電極３０は、金属成分およびガラスを含む下地電極層３２と、下地電極層３２の表面に配置されるめっき層３４とを含む。
　外部電極３０は、第１の外部電極３０ａおよび第２の外部電極３０ｂを有する。
　第１の外部電極３０ａは、第１の内部電極層２０ａに接続され、少なくとも第１の端面１２ｅの表面に配置されている。また、第１の外部電極３０ａは、積層体１２の第１の端面１２ｅから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第１の外部電極３０ａは、第１の内部電極層２０ａの第１の引出電極部２４ａと電気的に接続される。
　第２の外部電極３０ｂは、第２の内部電極層２０ｂに接続され、少なくとも第２の端面１２ｆの表面に配置されている。また、第２の外部電極３０ｂは、積層体１２の第２の端面１２ｆから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の外部電極３０ｂは、第２の内部電極層２０ｂの第２の引出電極部２４ｂと電気的に接続される。
　積層体１２内においては、第１の内部電極層２０ａの第１の対向電極部２２ａと第２の内部電極層２０ｂの第２の対向電極部２２ｂとが誘電体層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層２０ａが接続された第１の外部電極３０ａと第２の内部電極層２０ｂが接続された第２の外部電極３０ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
　下地電極層３２は、第１の下地電極層３２ａおよび第２の下地電極層３２ｂを有する。
　第１の下地電極層３２ａは、第１の内部電極層２０ａに接続され、第１の端面１２ｅの表面に配置されている。また、第１の下地電極層３２ａは、第１の端面１２ｅから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第１の下地電極層３２ａは、第１の内部電極層２０ａの第１の引出電極部２４ａと電気的に接続される。
　第２の下地電極層３２ｂは、第２の内部電極層２０ｂに接続され、第２の端面１２ｆの表面に配置されている。また、第２の下地電極層３２ｂは、第２の端面１２ｆから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の下地電極層３２ｂは、第２の内部電極層２０ｂの第２の引出電極部２４ｂと電気的に接続される。
　下地電極層３２は、焼付け層、導電性樹脂層、および薄膜層等から選ばれる少なくとも１つを含む。
　以下、下地電極層３２を上記の焼付け層、導電性樹脂層、および薄膜層とした場合の各構成について説明する。
　（焼付け層の場合）
　焼付け層は、金属成分とガラスとを含む。焼付け層の金属成分としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体に塗布して焼付けたものである。焼付け層は、内部電極層２０および誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成して形成するが、内部電極層２０および誘電体層１４を有する積層チップを焼成した後に焼き付けてもよい。焼付け層は、複数層であってもよい。
　第１の端面１２ｅに位置する第１の下地電極層３２ａの高さ方向ｘの中央部における第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの厚みは、たとえば、１０μｍ以上１５０μｍ以下程度であることが好ましい。
　第２の端面１２ｆに位置する第２の下地電極層３２ｂの高さ方向ｘの中央部における第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの厚みは、たとえば、１０μｍ以上１５０μｍ以下程度であることが好ましい。
　第１の主面１２ａおよび第２の主面１２ｂの一部に位置する第１の下地電極層３２ａの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の主面１２ａおよび第２の主面１２ｂを結ぶ高さ方向ｘの厚みは、たとえば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　また、第１の主面１２ａおよび第２の主面１２ｂの一部に位置する第２の下地電極層３２ｂの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の主面１２ａおよび第２の主面１２ｂを結ぶ高さ方向ｘの厚みは、たとえば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　第１の側面１２ｃおよび第２の側面１２ｄの一部に位置する第１の下地電極層３２ａの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の側面１２ｃおよび第２の側面１２ｄを結ぶ幅方向ｙの厚みは、たとえば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　また、第１の側面１２ｃおよび第２の側面１２ｄの一部に位置する第２の下地電極層３２ｂの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の側面１２ｃおよび第２の側面１２ｄを結ぶ幅方向ｙの厚みは、たとえば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　（導電性樹脂層の場合）
　導電性樹脂層は、第１の導電性樹脂層と第２の導電性樹脂層とを有する。
　第１の導電性樹脂層は、第１の下地電極層３２ａとして焼付け層等の他の層を更に覆うように配置されていることが好ましく、第２の導電性樹脂層は、第２の下地電極層３２ｂとして焼付け層等の他の層を更に覆うように配置されていることが好ましい。
　具体的には、第１の導電性樹脂層および第２の導電性樹脂層は、第１の下地電極層３２ａおよび第２の下地電極層３２ｂとして、第１の端面１２ｅおよび第２の端面１２ｆ上に位置する焼付け層等の他の層の上に配置され、第１の主面１２ａおよび第２の主面１２ｂ、並びに第１の側面１２ｃおよび第２の側面１２ｄ上に位置する焼付け層等の他の層上にも至るように設けられていることが好ましい。もっとも、第１の導電性樹脂層および第２の導電性樹脂層は、第１の端面１２ｅおよび第２の端面１２ｆ上に位置する焼付け層等の他の層上にのみに配されていてもよい。
　第１の導電性樹脂層と第２の導電性樹脂層の厚みは、例えば、１０μｍ以上２００μｍ以下程度であることが好ましい。
　第１の導電性樹脂層および第２の導電性樹脂層は、熱硬化性樹脂と金属成分と、を含む。
　第１の導電性樹脂層および第２の導電性樹脂層は、熱硬化性樹脂を含むため、例えば、めっき膜や導電性ペーストの焼成物からなる下地電極層３２よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ１０に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサ１０へのクラックを防止することができる。
　熱硬化性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は最も適切な樹脂の一つである。
　第１の導電性樹脂層および第２の導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。硬化剤としては、ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系など公知の種々の化合物を使用することができる。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、またはそれらの合金を使用することができる。また、金属粉の表面にＡｇコーティングされたものを使用することができる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕやＮｉを用いることが好ましい。
　またＣｕに酸化防止処理を施したものを使用することもできる。Ａｇコーティングされた金属を用いる理由としては、上記のＡｇの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、３５ｖｏｌ％以上７５ｖｏｌ％以下で含まれていることが好ましい。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属の形状は、特に限定されない。導電性フィラーは、球状、扁平状等であってもよい。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、例えば、０．３μｍ以上１０μｍ以下程度であってもよい。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラーどうしが接触することにより、導電性樹脂層内部に通電経路が形成される。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
　導電性樹脂層は、焼付け層を形成せずに積層体上に直接形成してもよい。
　続いて、下地電極層３２の上に配置されるめっき層３４である第１のめっき層３４ａ及び第２のめっき層３４ｂについて、図２及び図３を参照して説明する。
　第１のめっき層３４ａ及び第２のめっき層３４ｂとしては、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　第１のめっき層３４ａは、第１の下地電極層３２ａを完全に覆うように配置されている。
　第２のめっき層３４ｂは、第２の下地電極層３２ｂを完全に覆うように配置されている。
　第１のめっき層３４ａ及び第２のめっき層３４ｂは、複数層により形成されていてもよい。この場合、めっき層３４は、下地電極層３２上に形成されるＮｉめっきによる下層めっき層（Ｎｉめっき層）と、下層めっき層上に形成されるＳｎめっきによる上層めっき層（Ｓｎめっき層）の２層構造であることが好ましい。
　すなわち、この場合、第１のめっき層３４ａは、第１の下層めっき層３６ａと、第１の下層めっき層３６ａの表面に位置する第１の上層めっき層３８ａとを有する。
　また、第２のめっき層３４ｂは、第２の下層めっき層３６ｂと、第２の下層めっき層３６ｂの表面に位置する第２の上層めっき層３８ｂとを有する。
　Ｎｉめっきによる下層めっき層３６は、下地電極層３２が積層セラミックコンデンサ１０を実装する際のはんだによって侵食されることを防止するために用いられ、Ｓｎめっきによる上層めっき層３８は、積層セラミックコンデンサ１０を実装する際の半田の濡れ性を向上させて、容易に実装することができるようにするために用いられる。
　下層めっき層３６および上層めっき層３８の各めっき層一層あたりの厚みは、１．０μｍ以上、１５．０μｍ以下であることが好ましい。
　積層体１２、第１の外部電極３０ａおよび第２の外部電極３０ｂを含む積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬ寸法とし、積層体１２、第１の外部電極３０ａおよび第２の外部電極３０ｂを含む積層セラミックコンデンサ１０の高さ方向ｘの寸法をＴ寸法とし、積層体１２、第１の外部電極３０ａおよび第２の外部電極３０ｂを含む積層セラミックコンデンサ１０の幅方向ｙの寸法をＷ寸法とする。
　積層セラミックコンデンサ１０の寸法は、長さ方向ｚのＬ寸法が１．０ｍｍ以上３．２ｍｍ以下、幅方向ｙのＷ寸法が０．５ｍｍ以上２．５ｍｍ以下、高さ方向ｘのＴ寸法が０．５ｍｍ以上２．５ｍｍ以下である。また、積層セラミックコンデンサ１０の寸法は、マイクロスコープにより測定することができる。
　誘電体層１４に空隙が存在すると、誘電体層１４中にセラミックが充填された領域に比べ機械強度が低い。そのため、電歪応力の集中箇所に空隙が存在すると、空隙を起点として誘電体層１４に電歪クラックが発生する。電歪は、積層体１２の内層部１６内に存在する誘電体層１４の幅方向ｙの端部で生じやすい。
　図１に示す積層セラミックコンデンサ１０では、電歪応力の集中箇所である積層体１２の内層部１６内に存在する誘電体層１４の長さ方向ｚの端部付近の空隙量を長さ方向ｚの中央部よりも少なくする。具体的には、長さ方向端部側誘電体層１４ａ２に含有される空隙の量は、長さ方向中央部側誘電体層１４ａ１に含有される空隙の量よりも少ない。これにより、電歪クラックの発生を低減することが可能となる。
　また、図１に示す積層セラミックコンデンサ１０では、長さ方向端部側誘電体層１４ａ２に含有される空隙の量は、長さ方向中央部側誘電体層１４ａ１に含有される空隙の量よりも少ない構成とすることで、セラミックの焼結性が向上し、長さ方向端部側誘電体層１４ａ２の収縮率が向上することで内部電極層２０の露出量が増加し、外部電極３０とのコンタクト性が向上する。
と、電歪クラックの発生を低減する効果を顕著に得ることができる。
　また、図１に示す積層セラミックコンデンサ１０では、長さ方向中央部側誘電体層１４ａ１のＬＴ断面における空隙の面積占有率ＰＣＬと長さ方向端部側誘電体層１４ａ２のＬＴ断面における空隙の面積占有率ＰＥＬの差は、２．０％以上８．０％以下であると、電歪クラックの発生をより低減させることができる。
　さらに、図１に示す積層セラミックコンデンサ１０では、幅方向端部側誘電体層１４ａ４に含有される空隙の量は、幅方向中央部側誘電体層１４ａ３に含有される空隙の量よりも少ないと、電歪クラックの発生を低減する効果を顕著に得ることができる。
　さらにまた、図１に示す積層セラミックコンデンサ１０では、幅方向中央部側誘電体層１４ａ３のＷＴ断面における空隙の面積占有率ＰＣＷと幅方向端部側誘電体層１４ａ４のＷＴ断面における空隙の面積占有率ＰＥＷの差は、０．５％以上８．０％以下であると、電歪クラックの発生を低減する効果をより顕著に得ることができる。
２．積層セラミックコンデンサの製造方法
　次に、積層セラミックコンデンサの製造方法について説明する。
　まず、誘電体層用のセラミックグリーンシートおよび内部電極層用の導電性ペーストが準備される。セラミックグリーンシートおよび内部電極層用の導電性ペーストは、バインダーおよび溶剤を含む。バインダーおよび溶剤は、公知のものであってよい。
　そして、誘電体層用のセラミックグリーンシート上に、内部電極層用の導電性ペーストが、たとえば、スクリーン印刷やグラビア印刷などにより所定のパターンで印刷される。これにより、第１の内部電極層のパターンが形成されたセラミックグリーンシート、および第２の内部電極層のパターンが形成されたセラミックグリーンシートが準備される。
（積層シートを得る工程）
　続いて、内部電極層のパターンが印刷されていない外層用のセラミックグリーンシートを所定枚数積層することにより、第２の主面側の第２の外層部となる部分が形成される。そして、第２の外層部となる部分の上に第１の内部電極層のパターンが印刷されたセラミックグリーンシート、および第２の内部電極層のパターンが印刷されたセラミックグリーンシートを本発明の構造となるように順次積層することにより、内層部となる部分が形成される。この内層部となる部分の上に、内部電極層のパターンが印刷されてない外層用のセラミックグリーンシートを所定枚数積層することにより、第１の主面側の第１の外層部となる部分が形成される。これにより、積層シートが作製される。
（積層ブロックを得る工程）
　次に、積層シートを静水圧プレスなどの手段により積層方向にプレスすることにより、積層ブロックが作製される。
（積層チップを得る工程）
　そして、積層ブロックを所定のサイズにカットすることにより、積層チップが切り出される。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みをつけてもよい。
（積層体を得る工程）
　次に、積層チップを焼成して積層体を作成する。このとき、熱処理の際の焼成炉の熱分布を調整することで、積層体チップの長さ方向ｚの中央部に係る熱量が、積層体チップの長さ方向ｚの端部に係る熱量よりも小さくなるように調整する。そうすることで、積層体の長さ方向ｚの中央部に比べ積層体の長さ方向ｚの端部の方が、セラミックの充填率が高くなり、積層体の長さ方向ｚの端部における空隙の量は、積層体の長さ方向ｚの中央部における空隙の量よりも少なくすることができる。焼成温度は、誘電体層や内部電極層の温度にもよるが、９００℃以上１４００℃以下であることが好ましい。
　次に、金属成分とガラス成分を含む下地電極層用の導電性ペーストが準備される。
（外部電極を形成する工程）
　積層体の両端面に、準備された下地電極層となる導電性ペーストが塗布され、下地電極層が形成される。積層体の両端面に対する導電性ペーストの塗布は、例えば、ディッピングやスクリーン印刷などの方法が用いられる。この時の焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
　次に、必要に応じて、下地電極層の表面にめっきを施しめっき層が形成される。本実施の形態では、下地電極層の表面にめっき層が２層形成される。具体的には、下地電極層上にＮｉめっき層およびＳｎめっき層が形成された。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
　上述のようにして、本実施の形態に係る積層セラミックコンデンサ１０が製造される。
　本発明に係る積層セラミックコンデンサの製造方法によれば、積層体の長さ方向ｚの中央部に比べ積層体の長さ方向ｚの端部の方が、セラミックの充填率が高くなり、積層体の長さ方向ｚの端部における空隙の量は、積層体の長さ方向ｚの中央部における空隙の量よりも少なくすることができる。これにより、電歪クラックのクラック発生率を低減しうる積層セラミックコンデンサを得ることができる。
３．実験例
　次に、上述した本発明にかかる積層セラミックコンデンサの効果を確認するために、実験の試料として上述した製造方法にしたがって、試料である積層セラミックコンデンサを作製し、電歪によるクラックの有無を確認する実験を行った。
（１）実験例における試料の仕様
　まず、上述した積層セラミックコンデンサの製造方法にしたがって、以下のような仕様の実施例１ないし実施例１０、ならびに比較例にかかる積層セラミックコンデンサの試料を作製した。
　（積層セラミックコンデンサの仕様）
・積層セラミックコンデンサの寸法（設計値）：Ｌ×Ｗ×Ｔ＝１．６ｍｍ×０．８ｍｍ×０．８ｍｍ
・誘電体層の主成分のセラミック材料：ＢａＴｉＯ3
・容量：２２μＦ
・定格電圧：１６Ｖ
・内部電極層の材料：Ｎｉ
・外部電極の構造：導電性金属（Ｃｕ）とガラス成分
・外部電極の第１の端面および第２の端面の各々の高さ方向中央部における膜厚：約９０μｍ
・めっき層
　Ｎｉめっき層とＳｎめっき層との２層形成
　　Ｎｉめっき層厚み：約３μｍ
　　Ｓｎめっき層厚み：約５μｍ
（２）クラック発生の評価方法
　各試料にかかる積層セラミックコンデンサの電歪試験は、破壊電圧測定装置を使用して実施した。破壊電圧測定装置に対する詳細な条件として、ＤＣ１５０Ｖまで昇圧し、昇圧速度は１００Ｖ／ｓｅｃとした。本評価は、超音波探傷装置を使用してクラックの有無を観察した。具体的には、まず、試料である積層セラミックコンデンサの主面が上面を向くように整列させた。次に、整列させた積層セラミックコンデンサの上面に対して、超音波探触子を用いて超音波を照射し、スキャンニングをした。このときの超音波の反射波を観察し、底面波よりも早く返ってくる反射波を検出することにより、クラックの有無を確認した。
　ここで、クラックが入っていることが確認されたものを電歪不良としてカウントし、クラック発生率を算出した。各実施例および比較例に対して、試料数は１００個を準備し、クラックの発生率を測定した。そして、全体測定数（１００個）とクラック発生数の百分率をクラック発生率と定義した。なお、クラック発生率の判定基準は、０％以上１０％以下を「◎」とし、１１％以上３０％以下を「〇」とし、３１％以上５０％以下を「△」とし、５１％以上１００％以下を「×」とした。
（３）結果
　表１に、実施例１ないし実施例１０、ならびに比較例による積層体の誘電体層のクラック発生率を示す。
Figure JPOXMLDOC01-appb-T000001
　表１によれば、実施例１ないし実施例１０の各試料は、長さ方向端部側誘電体層に含有される空隙の量は、長さ方向中央部側誘電体層に含有される空隙の量よりも少ないので、クラック発生率が５０％以下と良好な結果が得られた。
　また、実施例２ないし実施例５の各試料は、長さ方向中央部側誘電体層のＬＴ断面における空隙の面積占有率ＰＣＬと長さ方向端部側誘電体層のＬＴ断面における空隙の面積占有率ＰＥＬの差は、２．０％以上８．０％以下であるので、クラック発生率が１１％以上３０％以下とより良好な結果が得られた。
　さらに、実施例７ないし実施例１０の各試料では、幅方向中央部側誘電体層のＷＴ断面における空隙の面積占有率ＰＣＷと幅方向端部側誘電体層のＷＴ断面における空隙の面積占有率ＰＥＷの差は、０．５％以上８．０％以下であるので、クラック発生率が１０％以下と、さらに良好な結果が得られた。
　一方、比較例に係る試料では、長さ方向端部側誘電体層に含有される空隙の量が、長さ方向中央部側誘電体層に含有される空隙の量より大きいので、クラック発生率が７２％であった。
　以上の結果から、本発明では、積層体の内層部には、その内層部が内部誘電体層により構成され、内部誘電体層は空隙を含有しており、内部誘電体層が内層部の長さ方向中央部の領域に配置された長さ方向端部側誘電体層に含有される空隙の量が、長さ方向中央部側誘電体層に含有される空隙の量よりも少ない構成にすることで、電歪応力の集中する箇所である、積層体の内層部内に存在する誘電体層の長さ方向の端部付近の空隙の量を長さ方向の中央部付近の空隙の量よりも少ないので、電歪クラックの発生を低減しうることが示唆された。
　なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
　すなわち、本発明の技術的思想および目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置または配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
　１０　積層セラミックコンデンサ
　１２　積層体
　１２ａ　第１の主面
　１２ｂ　第２の主面
　１２ｃ　第１の側面
　１２ｄ　第２の側面
　１２ｅ　第１の端面
　１２ｆ　第２の端面
　１４　誘電体層
　１４ａ　内部誘電体層
　１４ａ１　長さ方向中央部側誘電体層
　１４ａ２　長さ方向端部側誘電体層
　１４ａ３　幅方向中央部側誘電体層
　１４ａ４　幅方向端部側誘電体層
　１４ｂ　外部誘電体層
　１６　内層部
　１８ａ　第１の外層部
　１８ｂ　第２の外層部
　２０　内部電極層
　２０ａ　第１の内部電極層
　２０ｂ　第２の内部電極層
　２０ｃ　浮き内部電極層
　２２　対向電極部
　２２ａ　第１の対向電極部
　２２ｂ　第２の対向電極部
　２４ａ　第１の引出電極部
　２４ｂ　第２の引出電極部
　２６ａ　側部（Ｗギャップ）
　２６ｂ　端部（Ｌギャップ）
　３０　外部電極
　３０ａ　第１の外部電極
　３０ｂ　第２の外部電極
　３２　下地電極層
　３２ａ　第１の下地電極層
　３２ｂ　第２の下地電極層
　３４　めっき層
　３４ａ　第１のめっき層
　３４ｂ　第２のめっき層
　３６　下層めっき層
　３６ａ　第１の下層めっき層
　３６ｂ　第２の下層めっき層
　３８　上層めっき層
　３８ａ　第１の上層めっき層
　３８ｂ　第２の上層めっき層
　ＷＡ　幅方向端部側誘電体層内の空隙が配置されている領域
　ＬＡ　長さ方向端部側誘電体層の空隙が配置されている領域
　ｘ　高さ方向（積層方向）
　ｙ　幅方向
　ｚ　長さ方向

Claims (4)

  1. 　積層された複数の誘電体層と積層された複数の内部電極層とを含み、
    　前記複数の誘電体層の積層方向である高さ方向に相対する第１の主面および第２の主面と、前記高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、前記高さ方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含み、
    　前記誘電体層と前記内部電極層とが交互に積層されてなる内層部と、
    　前記内層部を前記第１の主面側および前記第２の主面側から挟み込むように配置された外層部とを含む積層体と、
    　前記第１の端面上に配置された第１の外部電極と、
    　前記第２の端面上に配置された第２の外部電極と、
    を有する積層セラミックコンデンサにおいて、
    　前記内層部は、前記内層部に配置された複数の誘電体層のうち内部誘電体層により構成され、
    　前記内部誘電体層は、空隙を含有しており、
    　前記内部誘電体層は、前記内層部の前記長さ方向の中央部の領域に配置された長さ方向中央部側誘電体層と、前記内層部の前記長さ方向の端部の領域に配置された長さ方向端部側誘電体層と、
    を有し、
    　前記長さ方向端部側誘電体層に含有される前記空隙の量は、前記長さ方向中央部側誘電体層の前記空隙の量よりも少ない、積層セラミックコンデンサ。
  2. 　前記長さ方向中央部側誘電体層のＬＴ断面における前記空隙の面積占有率ＰＣＬと前記長さ方向端部側誘電体層のＬＴ断面における前記空隙の面積占有率ＰＥＬの差が、２．０％以上８．０％以下である、請求項１に記載の積層セラミックコンデンサ。
  3. 　前記内部誘電体層は、前記内層部の前記幅方向の中央部の領域に配置された幅方向中央部側誘電体層と、前記内層部の幅方向の端部の領域に配置された幅方向端部側誘電体層と、をさらに有し、
    　前記幅方向端部側誘電体層における前記空隙の量は、前記幅方向中央部側誘電体層における前記空隙の量よりも少ない、請求項１または請求項２に記載の積層セラミックコンデンサ。
  4. 　前記幅方向中央部側誘電体層のＷＴ断面における前記空隙の面積占有率ＰＣＷと前記幅方向端部側誘電体層のＷＴ断面における前記空隙の面積占有率ＰＥＷの差が、０．５％以上８．０％以下である、請求項３に記載の積層セラミックコンデンサ。
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WO2016121745A1 (ja) * 2015-01-29 2016-08-04 京セラ株式会社 コンデンサおよびモジュール
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JP2023041859A (ja) * 2019-02-13 2023-03-24 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法

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