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WO2024014209A1 - 撮像装置 - Google Patents

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Publication number
WO2024014209A1
WO2024014209A1 PCT/JP2023/021813 JP2023021813W WO2024014209A1 WO 2024014209 A1 WO2024014209 A1 WO 2024014209A1 JP 2023021813 W JP2023021813 W JP 2023021813W WO 2024014209 A1 WO2024014209 A1 WO 2024014209A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
semiconductor layer
section
electrode part
imaging device
Prior art date
Application number
PCT/JP2023/021813
Other languages
English (en)
French (fr)
Inventor
善明 菊池
秀益 大内
学 冨田
利起 林
永 千葉
秀臣 熊野
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Publication of WO2024014209A1 publication Critical patent/WO2024014209A1/ja

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Classifications

    • H01L27/146—

Definitions

  • the present disclosure relates to, for example, an imaging device.
  • Patent Document 1 an amplification transistor having a gate electrode including a vertical gate electrode portion buried in a depth direction from one surface of a semiconductor substrate made of a p-type layer, which is a well layer, is disclosed.
  • a formed solid-state imaging device is disclosed.
  • An imaging device includes a photoelectric conversion section that generates charges according to the amount of received light, and a photoelectric conversion section that performs a predetermined operation on the charges generated in the photoelectric conversion section, and that are arranged in parallel in a first direction.
  • a first active element having a gate electrode including a first electrode part, a second electrode part, and a third electrode part connecting the first electrode part and the second electrode part;
  • the first electrode part and the second electrode part of the gate electrode are embedded in the first surface side, and the first electrode part and the second electrode part are connected to each other.
  • a first semiconductor layer having a non-doped first semiconductor region therebetween.
  • the first electrode part and the second electrode part are embedded in the first semiconductor layer in which the first electrode part and the second electrode part constituting the gate electrode of the first active element are embedded.
  • a non-doped first semiconductor region is formed between the second electrode portion and the second electrode portion. Thereby, the entire first semiconductor layer between the first electrode part and the second electrode part is used as a channel region.
  • FIG. 1 is a block diagram illustrating an example of a functional configuration of an imaging device according to an embodiment of the present disclosure.
  • 2 is a schematic plan view showing a schematic configuration of the imaging device shown in FIG. 1.
  • FIG. 3 is a schematic diagram showing a cross-sectional configuration taken along the line A-A' shown in FIG. 2.
  • FIG. 2 is an equivalent circuit diagram of the unit cell shown in FIG. 1.
  • FIG. FIG. 2 is a schematic diagram showing an example of a cross-sectional configuration of the imaging device shown in FIG. 1.
  • FIG. 6 is a schematic diagram showing an example of a planar layout of the first substrate shown in FIG. 5.
  • FIG. 6 is a schematic diagram showing an example of a planar layout of the second substrate shown in FIG. 5.
  • FIG. 1 is a block diagram illustrating an example of a functional configuration of an imaging device according to an embodiment of the present disclosure.
  • 2 is a schematic plan view showing a schematic configuration of the imaging device shown in FIG. 1.
  • FIG. FIG. 3 is
  • FIG. 6B is a schematic cross-sectional view taken along line I-I' shown in FIG. 6B.
  • FIG. 6B is a schematic cross-sectional view taken along the line II-II' shown in FIG. 6B.
  • FIG. 6B is a schematic cross-sectional view taken along the line III-III' shown in FIG. 6B.
  • FIG. 6B is a schematic cross-sectional view taken along the line IV-IV' shown in FIG. 6B.
  • FIG. It is a schematic diagram explaining the channel formed in a notch part.
  • FIG. 3 is a developed view of a channel formed in a cutout.
  • FIG. 7A is a schematic cross-sectional view illustrating an example of the manufacturing process of the pixel transistor shown in FIG. 7A and the like.
  • FIG. 7A is a schematic cross-sectional view illustrating an example of the manufacturing process of the pixel transistor shown in FIG. 7A and the like.
  • FIG. 10A is a schematic cross-sectional view showing a step subsequent to FIG. 10A.
  • FIG. 10B is a schematic cross-sectional view showing a step following FIG. 10B.
  • FIG. 10C is a schematic cross-sectional view showing a step following FIG. 10C.
  • FIG. 10D is a schematic cross-sectional view showing a step following FIG. 10D.
  • FIG. 10 is a schematic cross-sectional view showing a step following FIG. 10E.
  • FIG. 10 is a schematic cross-sectional view showing a step following FIG. 10F.
  • FIG. 10 is a schematic cross-sectional view showing a step following FIG. 10G.
  • 10H is a schematic cross-sectional view showing a step following FIG. 10H.
  • FIG. FIG. 10A is a schematic cross-sectional view showing a step subsequent to FIG. 10A.
  • FIG. 10B is a schematic cross-sectional view showing a step following FIG. 10B.
  • FIG. 10C is
  • FIG. 10 is a schematic cross-sectional view showing a step subsequent to FIG. 10I.
  • FIG. 3 is a schematic cross-sectional diagram illustrating another configuration of a pixel transistor according to the present disclosure.
  • 12 is a schematic cross-sectional view illustrating a manufacturing process of the pixel transistor shown in FIG. 11.
  • FIG. 7A is a schematic cross-sectional view illustrating another example of the manufacturing process of the pixel transistor shown in FIG. 7A and the like.
  • FIG. 4 is a schematic diagram for explaining a path of an input signal to the imaging device shown in FIG. 3.
  • FIG. 4 is a schematic diagram for explaining a signal path of a pixel signal of the imaging device shown in FIG. 3.
  • FIG. 2 is a schematic plan view showing the configuration of a pixel transistor as Comparative Example 1.
  • FIG. 17 is a schematic cross-sectional view taken along the line V-V′ shown in FIG. 16.
  • FIG. 17 is a schematic cross-sectional view taken along line VI-VI' shown in FIG. 16.
  • FIG. 3 is a schematic diagram showing an example of a planar layout of fins.
  • FIG. 3 is a schematic cross-sectional view showing an example of the shape of a fin formed by etching.
  • FIG. 7 is a schematic cross-sectional view showing another example of the shape of a fin formed by etching.
  • 3 is a schematic plan view showing the configuration of a pixel transistor as Comparative Example 2.
  • FIG. 23 is a schematic cross-sectional view taken along line VIII-VIII' shown in FIG. 22.
  • FIG. 23 is a schematic cross-sectional view taken along line IX-IX' shown in FIG. 22.
  • FIG. FIG. 3 is a characteristic diagram showing mutual conductance (gm) of Comparative Example 2 and Example.
  • FIG. 3 is a characteristic diagram showing current-voltage characteristics of Comparative Example 2 and Example.
  • FIG. 3 is a schematic cross-sectional view of a pixel transistor according to Modification Example 1 of the present disclosure.
  • FIG. 3 is a characteristic diagram showing the relationship between noise current (Isub) and life depending on sidewall width.
  • FIG. 7 is a schematic cross-sectional view illustrating a manufacturing process of a pixel transistor according to Modification Example 2 of the present disclosure.
  • FIG. 29A is a schematic cross-sectional view showing a step subsequent to FIG. 29A.
  • FIG. 29B is a schematic cross-sectional view showing a step subsequent to FIG. 29B.
  • FIG. 29C is a schematic cross-sectional view showing a step following FIG. 29C.
  • FIG. 29D is a schematic cross-sectional view showing a step subsequent to FIG. 29D.
  • FIG. 29E is a schematic cross-sectional view showing a step subsequent to FIG. 29E.
  • FIG. 29F is a schematic cross-sectional view showing a step following FIG. 29F.
  • FIG. 29 is a schematic cross-sectional view showing a step following FIG. 29G.
  • FIG. 29H is a schematic cross-sectional view showing a step following FIG. 29H.
  • FIG. 29I is a schematic cross-sectional view showing a step subsequent to FIG. 29I.
  • FIG. 29 is a schematic cross-sectional view showing a step following FIG. 29J.
  • FIG. 7 is a schematic plan view showing the configuration of a pixel transistor according to Modification Example 2 of the present disclosure.
  • FIG. 2 is a block diagram showing a configuration example of an electronic device including the imaging device shown in FIG. 1.
  • FIG. FIG. 2 is a schematic diagram showing an example of the overall configuration of a photodetection system using the imaging device shown in FIG. 1 and the like.
  • 32A is a diagram showing an example of a circuit configuration of the photodetection system shown in FIG. 32A.
  • FIG. FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 1 is a diagram showing an example of a schematic configuration of an endoscopic surgery system.
  • FIG. 2 is a block diagram showing an example of the functional configuration of a camera head and a CCU.
  • FIG. 1 is a block diagram showing an example of a functional configuration of an imaging device (imaging device 1) according to an embodiment of the present disclosure.
  • the imaging device 1 in FIG. 1 includes, for example, an input section 510A, a row drive section 520, a timing control section 530, a pixel array section 540, a column signal processing section 550, an image signal processing section 560, and an output section 510B.
  • pixels 541 are repeatedly arranged in an array. More specifically, a unit cell 539 including a plurality of pixels serves as a repeating unit, and is repeatedly arranged in an array in a row direction and a column direction. Note that in this specification, for convenience, the row direction may be referred to as the H direction, and the column direction orthogonal to the row direction may be referred to as the V direction. In the example of FIG. 1, one unit cell 539 includes, for example, four pixels (pixels 541A, 541B, 541C, and 541D).
  • the pixel array section 540 is provided with pixels 541A, 541B, 541C, and 541D, as well as a plurality of row drive signal lines 542 and a plurality of vertical signal lines (column readout lines) 543.
  • the row drive signal line 542 drives the pixels 541 included in each of the plurality of unit cells 539 arranged in the row direction in the pixel array section 540.
  • each pixel arranged in the row direction is driven.
  • the unit cell 539 is provided with a plurality of transistors.
  • a plurality of row drive signal lines 542 are connected to one unit cell 539 in order to drive these plurality of transistors, respectively.
  • a unit cell 539 is connected to the vertical signal line (column readout line) 543 . Pixel signals are read out from each of pixels 541A, 541B, 541C, and 541D included in unit cell 539 via vertical signal line (column readout line) 543.
  • the row driving section 520 is, for example, a row address control section that determines the position of a row for pixel driving, in other words, a row decoder section and a row driving section that generates signals for driving the pixels 541A, 541B, 541C, and 541D. It includes a circuit section.
  • the column signal processing section 550 includes, for example, a load circuit section that is connected to the vertical signal line 543 and forms a source follower circuit with the pixels 541A, 541B, 541C, and 541D (unit cells 539).
  • the column signal processing section 550 may include an amplifier circuit section that amplifies the signal read out from the unit cell 539 via the vertical signal line 543.
  • the column signal processing section 550 may include a noise processing section. In the noise processing section, for example, the system noise level is removed from the signal read out from the unit cell 539 as a result of photoelectric conversion.
  • the column signal processing section 550 includes, for example, an analog-to-digital converter (ADC).
  • ADC analog-to-digital converter
  • the analog-to-digital converter converts the signal read from the unit cell 539 or the noise-processed analog signal into a digital signal.
  • the ADC includes, for example, a comparator section and a counter section. In the comparator section, the analog signal to be converted and the reference signal to be compared are compared. The counter section measures the time until the comparison result at the comparator section is reversed.
  • the column signal processing section 550 may include a horizontal scanning circuit section that controls scanning of readout columns.
  • the timing control unit 530 supplies timing control signals to the row driving unit 520 and column signal processing unit 550 based on the reference clock signal and timing control signal input to the device.
  • the image signal processing unit 560 is a circuit that performs various signal processing on data obtained as a result of photoelectric conversion, in other words, data obtained as a result of an imaging operation in the imaging device 1.
  • the image signal processing section 560 includes, for example, an image signal processing circuit section and a data holding section.
  • Image signal processing section 560 may include a processor section.
  • An example of the signal processing executed in the image signal processing unit 560 is to add many gradations when the AD-converted imaging data is data of a dark subject, and to add many gradations when the AD-converted imaging data is data of a bright subject.
  • This is a tone curve correction process that reduces the gradation.
  • it is preferable to store characteristic data of the tone curve in advance in the data holding unit of the image signal processing unit 560 to determine which tone curve is used to correct the gradation of the image data.
  • the input unit 510A is for inputting, for example, the reference clock signal, timing control signal, characteristic data, etc. to the imaging device 1 from outside the device.
  • the timing control signal is, for example, a vertical synchronization signal and a horizontal synchronization signal.
  • the characteristic data is, for example, to be stored in the data holding section of the image signal processing section 560.
  • the input section 510A includes, for example, an input terminal 511, an input circuit section 512, an input amplitude changing section 513, an input data conversion circuit section 514, and a power supply section (not shown).
  • the input terminal 511 is an external terminal for inputting data.
  • the input circuit section 512 is for taking in the signal input to the input terminal 511 into the imaging device 1 .
  • the input amplitude changing unit 513 changes the amplitude of the signal taken in by the input circuit unit 512 to an amplitude that can be easily used inside the imaging device 1.
  • the input data conversion circuit section 514 is configured by, for example, a serial-parallel conversion circuit. This serial-to-parallel conversion circuit converts a serial signal received as input data into a parallel signal. Note that the input amplitude changing section 513 and the input data converting circuit section 514 may be omitted in the input section 510A.
  • the power supply unit supplies power set to various voltages required inside the imaging device 1 based on the power supplied to the imaging device 1 from the outside.
  • the input section 510A may be provided with a memory interface circuit that receives data from the external memory device.
  • External memory devices include, for example, flash memory, SRAM, and DRAM.
  • the output unit 510B outputs the image data to the outside of the device.
  • This image data is, for example, image data photographed by the imaging device 1, image data subjected to signal processing by the image signal processing section 560, and the like.
  • the output section 510B includes, for example, an output data conversion circuit section 515, an output amplitude changing section 516, an output circuit section 517, and an output terminal 518.
  • the output data conversion circuit section 515 is composed of, for example, a parallel-to-serial conversion circuit, and in the output data conversion circuit section 515, a parallel signal used inside the imaging device 1 is converted into a serial signal.
  • the output amplitude changing unit 516 changes the amplitude of the signal used inside the imaging device 1.
  • the signal with the changed amplitude can be easily used by an external device connected to the outside of the imaging device 1.
  • the output circuit section 517 is a circuit that outputs data from the inside of the imaging device 1 to the outside of the device, and the output circuit section 517 drives wiring outside the imaging device 1 connected to the output terminal 518. At the output terminal 518, data is output from the imaging device 1 to the outside of the device.
  • the output data conversion circuit section 515 and the output amplitude changing section 516 may be omitted.
  • the output unit 510B may be provided with a memory interface circuit that outputs data to the external memory device.
  • External memory devices include, for example, flash memory, SRAM, and DRAM.
  • FIG. 2 and 3 show an example of a schematic configuration of the imaging device 1.
  • the imaging device 1 includes three substrates (a first substrate 100, a second substrate 200, and a third substrate 300).
  • FIG. 2 schematically shows the planar configuration of the first substrate 100, second substrate 200, and third substrate 300
  • FIG. 3 shows the first substrate 100, second substrate 200, and third substrate stacked on each other.
  • the cross-sectional configuration of the third substrate 300 is schematically represented.
  • FIG. 3 corresponds to a cross-sectional configuration taken along line AA' shown in FIG.
  • the imaging device 1 is a three-dimensional imaging device configured by bonding three substrates (a first substrate 100, a second substrate 200, and a third substrate 300).
  • the first substrate 100 includes a semiconductor layer 100S and a wiring layer 100T.
  • the second substrate 200 includes a semiconductor layer 200S and a wiring layer 200T.
  • the third substrate 300 includes a semiconductor layer 300S and a wiring layer 300T.
  • the sum of the wiring included in each of the first substrate 100, the second substrate 200, and the third substrate 300 and the interlayer insulating film around the wiring is These are called wiring layers (100T, 200T, 300T) provided on the substrate 200 and the third substrate 300).
  • the first substrate 100, the second substrate 200, and the third substrate 300 are stacked in this order, and along the stacking direction, the semiconductor layer 100S, the wiring layer 100T, the semiconductor layer 200S, the wiring layer 200T, the wiring layer 300T, and the semiconductor
  • the layers 300S are arranged in this order. Specific configurations of the first substrate 100, second substrate 200, and third substrate 300 will be described later.
  • the arrow shown in FIG. 3 represents the direction of incidence of the light L into the imaging device 1.
  • the light incidence side of the imaging device 1 is referred to as "lower”, “lower side”, and “lower”, and the side opposite to the light incidence side is referred to as "upper”, “upper side”, and "upper”. There are cases.
  • the wiring layer side may be referred to as the front surface
  • the semiconductor layer side may be referred to as the back surface. Note that the description in the specification is not limited to the above-mentioned names.
  • the imaging device 1 is, for example, a back-illuminated imaging device in which light enters from the back side of a first substrate 100 having a photodiode.
  • Both the pixel array section 540 and the unit cell 539 included in the pixel array section 540 are constructed using both the first substrate 100 and the second substrate 200.
  • the first substrate 100 is provided with a plurality of pixels 541A, 541B, 541C, and 541D included in the unit cell 539. Each of these pixels 541 has a photodiode (photodiode PD described later) and a transfer transistor (transfer transistor TR described later).
  • the second substrate 200 is provided with a pixel circuit (pixel circuit 210 described later) included in the unit cell 539.
  • the pixel circuit reads out pixel signals transferred from the photodiodes of the pixels 541A, 541B, 541C, and 541D via transfer transistors, or resets the photodiodes.
  • the second substrate 200 has a plurality of row drive signal lines 542 extending in the row direction and a plurality of vertical signal lines 543 extending in the column direction.
  • the second substrate 200 further includes a power line 544 extending in the row direction.
  • the third substrate 300 includes, for example, an input section 510A, a row drive section 520, a timing control section 530, a column signal processing section 550, an image signal processing section 560, and an output section 510B.
  • the row driving section 520 is provided, for example, in a region that partially overlaps the pixel array section 540 in the stacking direction of the first substrate 100, the second substrate 200, and the third substrate 300 (hereinafter simply referred to as the stacking direction). .
  • the row driving section 520 is provided in a region that overlaps near the end of the pixel array section 540 in the H direction in the stacking direction.
  • the column signal processing section 550 is provided, for example, in a region that partially overlaps the pixel array section 540 in the stacking direction. More specifically, the column signal processing section 550 is provided in a region that overlaps near the end of the pixel array section 540 in the V direction in the stacking direction.
  • the input section 510A and the output section 510B may be arranged in a portion other than the third substrate 300, for example, they may be arranged in the second substrate 200.
  • the input section 510A and the output section 510B may be provided on the back surface (light incident surface) side of the first substrate 100.
  • the pixel circuit provided on the second substrate 200 is also sometimes called a pixel transistor circuit, a pixel transistor group, a pixel transistor, a pixel readout circuit, or a readout circuit. In this specification, the term pixel circuit is used.
  • the first substrate 100 and the second substrate 200 are electrically connected, for example, by a through electrode (for example, through electrodes 120E and 121E in FIG. 5, which will be described later).
  • the second substrate 200 and the third substrate 300 are electrically connected via contact portions 201, 202, 301, and 302, for example.
  • Contact portions 201 and 202 are provided on the second substrate 200, and contact portions 301 and 302 are provided on the third substrate 300.
  • the contact portion 201 of the second substrate 200 is in contact with the contact portion 301 of the third substrate 300, and the contact portion 202 of the second substrate 200 is in contact with the contact portion 302 of the third substrate 300.
  • the second substrate 200 has a contact region 201R in which a plurality of contact portions 201 are provided and a contact region 202R in which a plurality of contact portions 202 are provided.
  • the third substrate 300 has a contact region 301R in which a plurality of contact parts 301 are provided and a contact region 302R in which a plurality of contact parts 302 are provided.
  • the contact regions 201R and 301R are provided between the pixel array section 540 and the row drive section 520 in the stacking direction. In other words, the contact regions 201R and 301R are provided, for example, in a region where the row driving section 520 (third substrate 300) and the pixel array section 540 (second substrate 200) overlap in the stacking direction, or in a region near this region.
  • the contact regions 201R and 301R are arranged, for example, at the ends of these regions in the H direction.
  • a contact region 301R is provided at a position overlapping a part of the row driving section 520, specifically, an end of the row driving section 520 in the H direction.
  • the contact sections 201 and 301 connect, for example, the row drive section 520 provided on the third substrate 300 and the row drive signal line 542 provided on the second substrate 200.
  • the contact portions 201 and 301 may connect, for example, the input portion 510A provided on the third substrate 300, the power supply line 544, and a reference potential line (reference potential line VSS to be described later).
  • the contact regions 202R and 302R are provided between the pixel array section 540 and the column signal processing section 550 in the stacking direction.
  • the contact regions 202R and 302R are provided, for example, in a region where the column signal processing section 550 (third substrate 300) and the pixel array section 540 (second substrate 200) overlap in the stacking direction, or in a region near this region. ing.
  • the contact regions 202R and 302R are arranged, for example, at the ends of these regions in the V direction.
  • a contact region 301R is provided at a position overlapping a part of the column signal processing section 550, specifically, an end of the column signal processing section 550 in the V direction.
  • the contact portions 202 and 302 transmit a pixel signal (a signal corresponding to the amount of charge generated as a result of photoelectric conversion in a photodiode) output from each of the plurality of unit cells 539 included in the pixel array portion 540 to a third This is for connecting to the column signal processing section 550 provided on the substrate 300. Pixel signals are sent from the second substrate 200 to the third substrate 300.
  • FIG. 3 is an example of a cross-sectional view of the imaging device 1.
  • the first substrate 100, the second substrate 200, and the third substrate 300 are electrically connected via wiring layers 100T, 200T, and 300T.
  • the imaging device 1 includes an electrical connection section that electrically connects the second substrate 200 and the third substrate 300.
  • the contact portions 201, 202, 301, and 302 are formed with electrodes made of a conductive material.
  • the conductive material is made of, for example, a metal material such as copper (Cu), aluminum (Al), or gold (Au).
  • the contact regions 201R, 202R, 301R, and 302R electrically connect the second substrate and the third substrate by, for example, directly bonding wirings formed as electrodes, and connect the second substrate 200 and the third substrate 300. Enables input and/or output of signals to and from.
  • the electrical connection portion that electrically connects the second substrate 200 and the third substrate 300 can be provided at a desired location.
  • the electrical connection portion may be provided in a region that does not overlap with the pixel array portion 540 in the stacking direction. Specifically, it may be provided in a region that overlaps in the stacking direction with a peripheral portion located outside the pixel array section 540.
  • connection holes H1 and H2 are provided with connection holes H1 and H2, for example.
  • the connection holes H1 and H2 penetrate the first substrate 100 and the second substrate 200.
  • the connection hole portions H1 and H2 are provided outside the pixel array portion 540 (or the portion overlapping the pixel array portion 540).
  • the connection hole portion H1 is placed outside the pixel array portion 540 in the H direction
  • the connection hole portion H2 is placed outside the pixel array portion 540 in the V direction.
  • the connection hole portion H1 reaches an input portion 510A provided on the third substrate 300
  • the connection hole portion H2 reaches an output portion 510B provided on the third substrate 300.
  • connection holes H1 and H2 may be hollow, or may contain a conductive material at least in part.
  • connection holes H1 and H2 may be hollow, or may contain a conductive material at least in part.
  • bonding wires are connected to electrodes formed as the input section 510A and/or the output section 510B.
  • electrodes formed as the input section 510A and/or the output section 510B are connected to conductive materials provided in the connection holes H1 and H2.
  • the conductive material provided in the connection holes H1, H2 may be embedded in part or all of the connection holes H1, H2, or the conductive material may be formed on the side walls of the connection holes H1, H2. good.
  • the third substrate 300 has a structure in which the input section 510A and the output section 510B are provided, but the present invention is not limited to this.
  • the input section 510A and/or the output section 510B can be provided on the second substrate 200 by sending signals from the third substrate 300 to the second substrate 200 via the wiring layers 200T and 300T.
  • the input section 510A and/or the output section 510B can be provided on the first substrate 100 by sending signals from the second substrate 200 to the first substrate 100 via the wiring layers 100T and 200T.
  • the pixels 541A, 541B, 541C, and 541D have common components.
  • identification number 1 is added to the end of the code of the component of pixel 541A
  • identification number 2 is added to the end of the code of the component of pixel 541B
  • An identification number 3 is given to the end of the code of the component of the pixel 541C
  • an identification number 4 is given to the end of the code of the component of the pixel 541D.
  • the identification numbers at the end of the symbols of the constituent elements of the pixels 541A, 541B, 541C, and 541D are omitted.
  • FIG. 4 is an equivalent circuit diagram showing an example of the configuration of the unit cell 539.
  • the unit cell 539 includes a plurality of pixels 541 (four pixels 541A, 541B, 541C, and 541D in FIG. 4), one pixel circuit 210 connected to the plurality of pixels 541, and a pixel circuit 210 connected to the pixel circuit 210. and a vertical signal line 543.
  • the pixel circuit 210 includes, for example, four transistors, specifically, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FDG.
  • the unit cell 539 operates one pixel circuit 210 in a time-division manner to control each of the four pixels 541 (pixels 541A, 541B, 541C, and 541D) provided in two adjacent pixels.
  • the signals are sequentially output to the vertical signal line 543.
  • One pixel circuit 210 is connected to a plurality of pixels 541, and the pixel signals of the plurality of pixels 541 are output by one pixel circuit 210 in a time-sharing manner. "The circuit 210 will be shared.”
  • the pixels 541A, 541B, 541C, and 541D have common components.
  • the pixels 541A, 541B, 541C, and 541D each include, for example, a photodiode PD, a transfer transistor TR electrically connected to the photodiode PD, and a floating diffusion FD electrically connected to the transfer transistor TR.
  • a photodiode PD a cathode is electrically connected to the source of the transfer transistor TR, and an anode is electrically connected to a reference potential line (eg, ground).
  • the photodiode PD photoelectrically converts incident light and generates a charge depending on the amount of received light.
  • the transfer transistor TR is, for example, an n-type CMOS (Complementary Metal Oxide Semiconductor) transistor.
  • Transfer transistor TR In the transfer transistor TR, a drain is electrically connected to the floating diffusion FD, and a gate is electrically connected to the drive signal line. This drive signal line is part of a plurality of row drive signal lines 542 connected to one unit cell 539.
  • Transfer transistor TR transfers the charge generated by photodiode PD to floating diffusion FD.
  • the floating diffusion FD is an n-type diffusion layer region formed in a p-type semiconductor layer.
  • the floating diffusion FD is a charge holding means that temporarily holds the charge transferred from the photodiode PD, and is a charge-voltage conversion means that generates a voltage according to the amount of charge.
  • the four floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) included in the unit cell 539 of 1 are electrically connected to each other and connected to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG. electrically connected.
  • the drain of the FD conversion gain switching transistor FDG is connected to the source of the reset transistor RST, and the gate of the FD conversion gain switching transistor FDG is connected to a drive signal line.
  • This drive signal line is part of a plurality of row drive signal lines 542 connected to one unit cell 539.
  • the drain of the reset transistor RST is connected to the power supply line VDD, and the gate of the reset transistor RST is connected to the drive signal line.
  • This drive signal line is part of a plurality of row drive signal lines 542 connected to one unit cell 539.
  • the gate of the amplification transistor AMP is connected to the floating diffusion FD, the drain of the amplification transistor AMP is connected to the power supply line VDD, and the source of the amplification transistor AMP is connected to the drain of the selection transistor SEL.
  • the source of the selection transistor SEL is connected to the vertical signal line 543, and the gate of the selection transistor SEL is connected to the drive signal line.
  • This drive signal line is part of a plurality of row drive signal lines 542 connected to one unit cell 539.
  • the transfer transistor TR When the transfer transistor TR is turned on, the transfer transistor TR transfers the charge of the photodiode PD to the floating diffusion FD.
  • the gate of the transfer transistor TR includes, for example, a so-called vertical electrode, and is provided extending from the surface of the semiconductor layer (semiconductor layer 100S in FIG. 5 described later) to a depth reaching the PD. There is.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential. When the reset transistor RST turns on, it resets the potential of the floating diffusion FD to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of pixel signals from the pixel circuit 210.
  • the amplification transistor AMP generates, as a pixel signal, a voltage signal corresponding to the level of charge held in the floating diffusion FD.
  • Amplification transistor AMP is connected to vertical signal line 543 via selection transistor SEL.
  • This amplification transistor AMP constitutes a source follower in the column signal processing section 550 together with a load circuit section connected to the vertical signal line 543.
  • the amplification transistor AMP outputs the voltage of the floating diffusion FD to the column signal processing section 550 via the vertical signal line 543 when the selection transistor SEL is turned on.
  • the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are, for example, N-type CMOS transistors.
  • the FD conversion gain switching transistor FDG is used to change the charge-voltage conversion gain in the floating diffusion FD.
  • the pixel signal is small.
  • the capacitance of the floating diffusion FD (FD capacitance C)
  • V when converted into voltage by the amplification transistor AMP becomes small.
  • the pixel signal becomes large, so unless the FD capacitance C is large, the floating diffusion FD cannot receive the charge of the photodiode PD.
  • the FD capacitance C needs to be large so that V when converted into voltage by the amplification transistor AMP does not become too large (in other words, becomes small).
  • the FD conversion gain switching transistor FDG when the FD conversion gain switching transistor FDG is turned on, the gate capacitance corresponding to the FD conversion gain switching transistor FDG increases, so the overall FD capacitance C increases. On the other hand, when the FD conversion gain switching transistor FDG is turned off, the overall FD capacitance C becomes smaller. In this way, by switching the FD conversion gain switching transistor FDG on and off, the FD capacitance C can be made variable and the conversion efficiency can be switched.
  • the FD conversion gain switching transistor FDG is, for example, an N-type CMOS transistor.
  • the pixel circuit 210 is configured with three transistors: an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST.
  • the pixel circuit 210 includes, for example, at least one pixel transistor such as an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FDG.
  • the selection transistor SEL may be provided between the power supply line VDD and the amplification transistor AMP.
  • the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the selection transistor SEL.
  • the source of the selection transistor SEL is electrically connected to the drain of the amplification transistor AMP, and the gate of the selection transistor SEL is electrically connected to the row drive signal line 542.
  • the source of the amplification transistor AMP (output end of the pixel circuit 210) is electrically connected to the vertical signal line 543, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the number of pixels 541 that share one pixel circuit 210 may be other than four. For example, two or eight pixels 541 may share one pixel circuit 210.
  • FIG. 5 shows an example of a cross-sectional configuration of the first substrate 100, second substrate 200, and third substrate 300 of the imaging device 1 in a direction perpendicular to the main surface.
  • FIG. 5 is a schematic representation to make it easier to understand the positional relationship of the components, and may differ from the actual cross section.
  • FIG. 6A schematically represents an example of a planar layout of the first substrate 100.
  • FIG. 6B schematically represents an example of the planar layout of the second substrate 200.
  • a first substrate 100, a second substrate 200, and a third substrate 300 are stacked in this order.
  • the imaging device 1 further includes a light receiving lens 401 on the back surface side (light incident surface side) of the first substrate 100.
  • a color filter layer (not shown) may be provided between the light receiving lens 401 and the first substrate 100.
  • the light receiving lens 401 is provided, for example, in each of the pixels 541A, 541B, 541C, and 541D.
  • the imaging device 1 is, for example, a back-illuminated imaging device.
  • the imaging device 1 includes a pixel array section 540 arranged at the center and a peripheral section (not shown) arranged outside the pixel array section 540.
  • the first substrate 100 has a semiconductor layer 100S and a wiring layer 100T in order from the light receiving lens 401 side.
  • the semiconductor layer 100S is made of, for example, a silicon substrate.
  • a photodiode PD is embedded in the semiconductor layer 100S.
  • the semiconductor layer 100S has, for example, a p-well layer 112 in a part of the surface (the surface on the wiring layer 100T side) and in the vicinity thereof, and the other region (more than the p-well layer 112) It has an n-type semiconductor region 111 in a deep region).
  • the n-type semiconductor region 111 and the p-well layer 112 constitute a pn junction type photodiode PD.
  • P-well layer 112 is a p-type semiconductor region.
  • the semiconductor layer 100S corresponds to a specific example of the "second semiconductor layer" in the embodiment of the present disclosure.
  • a floating diffusion FD and a VSS contact region 118 are provided near the surface of the semiconductor layer 100S.
  • Floating diffusion FD is constituted by an n-type semiconductor region provided within p-well layer 112.
  • the floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) of the pixels 541A, 541B, 541C, and 541D are provided close to each other in the center of the unit cell 539, for example, as shown in FIG. 6A. There is.
  • the four floating diffusions (floating diffusions FD1, FD2, FD3, FD4) included in this unit cell 539 are connected to electrical connection means (described later) within the first substrate 100 (more specifically, within the wiring layer 100T).
  • the floating diffusion FD is connected from the first substrate 100 to the second substrate 200 (more specifically, from the wiring layer 100T to the wiring layer 200T) via electrical means (through electrodes 120E, which will be described later). There is.
  • the floating diffusion FD is electrically connected to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG by this electrical means. There is.
  • the VSS contact region 118 is a region electrically connected to the reference potential line VSS, and is arranged apart from the floating diffusion FD.
  • the floating diffusion FD is arranged at one corner, and the VSS contact region 118 is arranged at a diagonal corner of the floating diffusion FD.
  • the VSS contact region 118 is composed of, for example, a p-type semiconductor region.
  • the VSS contact region 118 is connected to, for example, a ground potential or a fixed potential. Thereby, the reference potential is supplied to the semiconductor layer 100S.
  • the first substrate 100 is provided with a photodiode PD, a floating diffusion FD, a VSS contact region 118, and a transfer transistor TR.
  • the photodiode PD, floating diffusion FD, VSS contact region 118, and transfer transistor TR are provided in each of the pixels 541A, 541B, 541C, and 541D.
  • the transfer transistor TR is provided on the surface side of the semiconductor layer 100S (the side opposite to the light incident surface side, the second substrate 200 side).
  • Transfer transistor TR has a transfer gate TG.
  • the transfer gate TG includes, for example, a horizontal portion TGb facing the surface of the semiconductor layer 100S and a vertical portion TGa provided within the semiconductor layer 100S.
  • the vertical portion TGa extends in the thickness direction of the semiconductor layer 100S. One end of the vertical portion TGa is in contact with the horizontal portion TGb, and the other end is provided within the n-type semiconductor region 111.
  • the transfer transistor TR may be configured by a planar transistor.
  • a transfer gate TG is provided on the surface of the semiconductor layer 100S.
  • a gate insulating film is provided between the semiconductor layer 100S and the transfer gate TG.
  • the semiconductor layer 100S is provided with a pixel separation section 117 that separates the pixels 541A, 541B, 541C, and 541D from each other.
  • the pixel separation section 117 is formed to extend in the normal direction of the semiconductor layer 100S (direction perpendicular to the surface of the semiconductor layer 100S (Z-axis direction in FIG. 5)).
  • the pixel separation section 117 is provided so as to partition the pixels 541A, 541B, 541C, and 541D from each other, and has, for example, a grid-like planar shape.
  • the pixel separation unit 117 electrically and optically isolates the pixels 541A, 541B, 541C, and 541D from each other, for example.
  • the pixel separation section 117 includes, for example, a light shielding film 117A and an insulating film 117B.
  • tungsten (W) or the like is used for the light shielding film 117A.
  • the insulating film 117B is provided between the light shielding film 117A and the p-well layer 112 or the n-type semiconductor region 111.
  • the insulating film 117B is made of silicon oxide (SiO), for example.
  • the pixel isolation section 117 has, for example, an FTI (Full Trench Isolation) structure, and penetrates through the semiconductor layer 100S. Although not shown, the pixel isolation section 117 is not limited to an FTI structure penetrating the semiconductor layer 100S.
  • a DTI (Deep Trench Isolation) structure that does not penetrate the semiconductor layer 100S may be used.
  • the pixel separation section 117 extends in the normal direction of the semiconductor layer 100S and is formed in a part of the semiconductor layer 100S.
  • a first pinning region 113 and a second pinning region 116 are provided in the semiconductor layer 100S.
  • the first pinning region 113 is provided near the back surface of the semiconductor layer 100S, and is arranged between the n-type semiconductor region 111 and the fixed charge film 114.
  • the second pinning region 116 is provided on a side surface of the pixel isolation section 117, specifically, between the pixel isolation section 117 and the p-well layer 112 or the n-type semiconductor region 111.
  • the first pinning region 113 and the second pinning region 116 are formed of, for example, a p-type semiconductor region.
  • a fixed charge film 114 having negative fixed charges is provided between the semiconductor layer 100S and the insulating film 115.
  • the electric field induced by the fixed charge film 114 forms the first pinning region 113 of the hole accumulation layer at the interface on the light-receiving surface (back surface) side of the semiconductor layer 100S. This suppresses the generation of dark current caused by the interface level on the light-receiving surface side of the semiconductor layer 100S.
  • the fixed charge film 114 is formed of, for example, an insulating film having negative fixed charges. Examples of the material of the insulating film having a negative fixed charge include hafnium oxide, zirconium oxide, aluminum oxide, titanium oxide, and tantalum oxide.
  • a light shielding film 117A is provided between the fixed charge film 114 and the insulating film 115.
  • This light shielding film 117A may be provided continuously with the light shielding film 117A that constitutes the pixel separation section 117.
  • the light shielding film 117A between the fixed charge film 114 and the insulating film 115 is selectively provided, for example, at a position facing the pixel separation section 117 in the semiconductor layer 100S.
  • An insulating film 115 is provided to cover this light shielding film 117A.
  • the insulating film 115 is made of silicon oxide, for example.
  • the wiring layer 100T provided between the semiconductor layer 100S and the second substrate 200 includes pad portions 120, 121, a passivation film 122, an interlayer insulating film 123, and a bonding film 124 in this order from the semiconductor layer 100S side. There is.
  • the horizontal portion TGb of the transfer gate TG is provided, for example, in this wiring layer 100T. Note that the configuration of the wiring layer 100T is not limited to the above-described configuration, and may be any configuration as long as it includes wiring and an insulating film.
  • the pad portions 120 and 121 are provided in selective regions on the surface of the semiconductor layer 100S, for example, via an insulating film (not shown).
  • the pad section 120 is for connecting the floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) of the pixels 541A, 541B, 541C, and 541D to each other.
  • the pad portion 120 is arranged, for example, at the center of the unit cell 539 in a plan view for each unit cell 539.
  • This pad section 120 is provided so as to straddle the pixel separation section 117, and is arranged to overlap at least a portion of each of the floating diffusions FD1, FD2, FD3, and FD4. Specifically, as shown in FIG.
  • the pad section 120 connects at least a portion of each of a plurality of floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) that share the pixel circuit 210, and Perpendicular to the surface of the semiconductor layer 100S with respect to at least a part of the pixel separation section 117 formed between the plurality of photodiodes PD (photodiodes PD1, PD2, PD3, PD4) that share the pixel circuit 210. are formed in areas that overlap in the same direction.
  • the pad portion 121 is for connecting the plurality of VSS contact regions 118 to each other.
  • the VSS contact regions 118 provided in the pixels 541C and 541D of one unit cell 539 adjacent to each other in the V direction and the VSS contact regions 118 provided in the pixels 541A and 541B of the other unit cell 539 are connected to the pad portion 121. electrically connected.
  • the pad section 121 is provided, for example, so as to straddle the pixel separation section 117, and is arranged to overlap at least a portion of each of these four VSS contact regions 118.
  • the pad section 121 connects at least a portion of each of the plurality of VSS contact regions 118 and at least a portion of the pixel separation section 117 formed between the plurality of VSS contact regions 118 with a semiconductor layer. It is formed in a region that overlaps the surface of the layer 100S in a direction perpendicular to it.
  • the pad section 120 By providing the pad section 120, it is possible to reduce the number of wiring lines for connecting each floating diffusion FD to the pixel circuit 210 (for example, the gate electrode of the amplification transistor AMP) in the entire chip. Similarly, by providing the pad portion 121, the number of wirings for supplying potential to each VSS contact region 118 can be reduced in the entire chip. This makes it possible to reduce the area of the entire chip, suppress electrical interference between wiring lines in miniaturized pixels, and/or reduce costs by reducing the number of parts.
  • the pad portions 120 and 121 are made of, for example, polysilicon (PolySi), more specifically, doped polysilicon to which impurities are added.
  • the pad portions 120 and 121 are preferably made of a conductive material with high heat resistance, such as polysilicon, tungsten (W), titanium (Ti), and titanium nitride (TiN). This makes it possible to form the pixel circuit 210 after bonding the semiconductor layer 200S of the second substrate 200 to the first substrate 100.
  • the pad portions 120 and 121 may be made of metal materials such as tantalum nitride (TaN), aluminum (Al), and copper (Cu).
  • the passivation film 122 is provided over the entire surface of the semiconductor layer 100S, for example, so as to cover the pad portions 120 and 121.
  • the passivation film 122 is made of, for example, a silicon nitride (SiN) film.
  • Interlayer insulating film 123 covers pad parts 120 and 121 with passivation film 122 in between.
  • This interlayer insulating film 123 is provided, for example, over the entire surface of the semiconductor layer 100S.
  • the interlayer insulating film 123 is made of, for example, a silicon oxide (SiO) film.
  • the bonding film 124 is provided on the bonding surface between the first substrate 100 (specifically, the wiring layer 100T) and the second substrate 200. That is, the bonding film 124 is in contact with the second substrate 200.
  • This bonding film 124 is provided over the entire main surface of the first substrate 100.
  • the bonding film 124 is made of, for example, a silicon nitride film.
  • the light receiving lens 401 faces the semiconductor layer 100S with the fixed charge film 114 and the insulating film 115 in between.
  • the light receiving lens 401 is provided, for example, at a position facing the photodiode PD of each of the pixels 541A, 541B, 541C, and 541D.
  • the second substrate 200 has a semiconductor layer 200S and a wiring layer 200T in this order from the first substrate 100 side.
  • the semiconductor layer 200S is made of a silicon substrate.
  • a well region 211 is provided in a selective region, although the details will be described later.
  • the second substrate 200 is provided with pixel circuits 210 arranged for each unit cell 539, for example, as shown in FIG. 6B.
  • the well region 211 is provided, for example, around the active regions 200X of the four transistors that constitute the pixel circuit 210.
  • the well region 211 corresponds to a specific example of the "second semiconductor region" in the embodiment of the present disclosure, and is, for example, a p-type semiconductor region.
  • the pixel circuit 210 is provided, for example, on the front surface side (wiring layer 200T side) of the semiconductor layer 200S.
  • the second substrate 200 is bonded to the first substrate 100 such that the back surface side (semiconductor layer 200S side) of the second substrate 200 faces the front side (wiring layer 100T side) of the first substrate 100. ing. That is, the second substrate 200 is bonded face-to-back to the first substrate 100.
  • the semiconductor layer 200S corresponds to a specific example of the "first semiconductor layer" in the embodiment of the present disclosure.
  • the second substrate 200 is provided with an insulating region 212 that divides the semiconductor layer 200S, and an element isolation region 213 provided in a part of the semiconductor layer 200S in the thickness direction.
  • the insulating region 212 is a region where the through electrodes 120E, 121E and the through electrode TGV for electrically connecting the first substrate 100 and the second substrate 200 are provided insulated from the semiconductor layer 200S.
  • the semiconductor layer 200S is divided by this insulating region 212, and the through electrodes 120E, 121E and the through electrode TGV are arranged in this insulating region 212.
  • the insulating region 212 has approximately the same thickness as the semiconductor layer 200S. Insulating region 212 is made of silicon oxide, for example.
  • the through electrodes 120E and 121E are provided to penetrate the insulating region 212 in the thickness direction.
  • the upper ends of the through electrodes 120E and 121E are connected to the wiring (first wiring layer W1, second wiring layer W2, and third wiring layer W3) of the wiring layer 200T.
  • the through electrodes 120E and 121E are provided to penetrate the insulating region 212, the bonding film 124, the interlayer insulating film 123, and the passivation film 122, and have their lower ends connected to the pad portions 120 and 121.
  • the through electrode 120E is for electrically connecting the pad portion 120 and the pixel circuit 210. That is, the floating diffusion FD of the first substrate 100 is electrically connected to the pixel circuit 210 of the second substrate 200 by the through electrode 120E.
  • the through electrode 121E is for electrically connecting the pad portion 121 and the reference potential line VSS of the wiring layer 200T. That is, the VSS contact region 118 of the first substrate 100 is electrically connected to the reference potential line VSS of the second substrate 200 by the through electrode 121E.
  • the through electrode TGV is provided to penetrate the insulating region 212 in the thickness direction.
  • the upper end of the through electrode TGV is connected to the wiring of the wiring layer 200T.
  • This through electrode TGV is provided to penetrate through the insulating region 212, the bonding film 124, the interlayer insulating film 123, and the passivation film 122, and its lower end is connected to the transfer gate TG.
  • Such a through electrode TGV connects the transfer gates TG (transfer gates TG1, TG2, TG3, TG4) of each of the pixels 541A, 541B, 541C, and 541D and the wiring of the wiring layer 200T (a part of the row drive signal line 542).
  • the through electrode TGV electrically connects the transfer gate TG of the first substrate 100 to the wiring TRG of the second substrate 200, and connects the transfer transistor TR (transfer transistors TR1, TR2 , TR3, TR4), and drive signals are sent to each of them.
  • the element isolation region 213 is provided on the surface side of the semiconductor layer 200S.
  • the element isolation region 213 has an STI (Shallow Trench Isolation) structure.
  • the semiconductor layer 200S is dug in the thickness direction (perpendicular to the main surface of the second substrate 200), and an insulating film is embedded in this trench.
  • This insulating film is made of silicon oxide, for example.
  • the element isolation region 213 is for element isolation between a plurality of transistors forming the pixel circuit 210 according to the layout of the pixel circuit 210.
  • the semiconductor layer 200S extends below the element isolation region 213 (deep in the semiconductor layer 200S). In this embodiment, a well region 211 is selectively formed below this element isolation region 213.
  • the pixel circuit 210 includes, for example, four transistors, specifically, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FDG.
  • the amplification transistor AMP, selection transistor SEL, reset transistor RST, and FD conversion gain switching transistor FDG are arranged in parallel in the X-axis direction.
  • the amplification transistor AMP and the selection transistor SEL, the reset transistor RST and the FD conversion gain switching transistor FDG, which are arranged in parallel in the X-axis direction, are respectively provided in the continuous semiconductor layer 200S, and the amplification transistor AMP and the selection transistor SEL are provided in the continuous semiconductor layer 200S.
  • the reset transistor RST and the FD conversion gain switching transistor FDG are isolated by an element isolation region 213, respectively.
  • the semiconductor layer 200S provided with the amplification transistor AMP and the selection transistor SEL and the semiconductor layer 200S provided with the reset transistor RST and the FD conversion gain switching transistor FDG are separated by an insulating region 212.
  • the amplification transistor AMP, selection transistor SEL, reset transistor RST, and FD conversion gain switching transistor FDG correspond to a specific example of the "first active element" in the embodiment of the present disclosure.
  • a transistor arranged in parallel with that transistor and formed in the same semiconductor layer 200S is a “second active element” in the embodiment of the present disclosure. This corresponds to "an active element”.
  • the selection transistors SEL formed in the same semiconductor layer 200S and arranged in parallel in the X-axis direction are set as "second active elements”. Equivalent to.
  • amplification transistor AMP the configurations of the amplification transistor AMP, selection transistor SEL, reset transistor RST, FD transfer transistor FDG, and the semiconductor layer 200S provided with these will be described in detail. Note that when there is no need to distinguish the components of the amplification transistor AMP, selection transistor SEL, reset transistor RST, and FD transfer transistor FDG from each other, they are referred to as pixel transistors.
  • the amplification transistor AMP, selection transistor SEL, reset transistor RST, and FD transfer transistor FDG have a three-dimensional structure, such as a fin type, for example.
  • a transistor with a three-dimensional structure is one in which a plurality of flat gate electrodes are provided facing the channel, or one in which a curved surface of the gate electrode is provided around the channel.
  • the effective gate width can be made larger than that of the planar transistor. Therefore, a large amount of current flows through the three-dimensionally structured transistor, resulting in a high mutual conductance (gm). This makes it possible to improve the operating speed of a three-dimensional transistor compared to a planar transistor.
  • RN Random Noise
  • RTS Random Telegraph Signal
  • FIG. 7A schematically shows a cross-sectional configuration corresponding to the line II' shown in FIG. 6B.
  • FIG. 7B schematically shows a cross-sectional configuration corresponding to the line II-II' shown in FIG. 6B.
  • FIG. 7C schematically shows a cross-sectional configuration corresponding to the line III-III' shown in FIG. 6B.
  • FIG. 7D schematically shows a cross-sectional configuration corresponding to the line IV-IV' shown in FIG. 6B.
  • the pixel transistors including the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the FD transfer transistor FDG have a fin 200A extending in one direction, and a gate electrode 214G surrounding the top surface and two side walls of the fin 200A. and a source region 214S and a drain region 214D formed at both ends of the fin 200A in the extending direction, and an LDD (Light Detailed Drive) provided between the gate electrode 214G and the source region 214S and between the gate electrode 214G and the drain region 214D, respectively.
  • Doped Drain region 214L the pixel transistor includes a side wall 215 surrounding a gate electrode 214G formed on the semiconductor layer 200S, and a gate insulating film 216 provided between the gate electrode 214G and the semiconductor layer 200S.
  • the fin 200A is formed by processing the semiconductor layer 200S from the surface 200S1 side.
  • the fin 200A extends, for example, in the Y-axis direction and has a side wall substantially perpendicular to the surface 200S1 of the semiconductor layer 200S.
  • the fin 200A stands upright on the surface 200S1 of the semiconductor layer 200S with a substantially constant width in a substantially perpendicular direction.
  • the fin 200A is formed of a non-doped semiconductor layer 200S.
  • non-doped refers to a state in which ions for element isolation are not passed through. This non-doped region corresponds to a specific example of the "first semiconductor region" in the embodiment of the present disclosure.
  • FIGS. 7A and 7B show an example in which the sidewalls of the fins 200A are formed perpendicularly to the surface 200S1 of the semiconductor layer 200S, the sidewalls of the base portions are formed so that the base portions of the fins 200A are widened. It may form a curved surface. This alleviates stress concentration on the base portion of the fin 200A, prevents it from breaking during the manufacturing process, and improves yield.
  • the pixel transistor has one or more fins 200A.
  • the amplification transistor AMP has two fins 200A arranged in parallel in the X-axis direction.
  • the selection transistor SEL, the reset transistor RST, and the FD transfer transistor FDG each have one fin 200A.
  • the gate electrode 214G includes vertical portions 214Ga and 214Gb provided in the semiconductor layer 200S, and a horizontal portion 214Gc facing the surface 200S1 of the semiconductor layer 200S.
  • the vertical portions 214Ga and 214Gb extend in the thickness direction of the semiconductor layer 200S.
  • One end of the vertical portions 214Ga, 214Gb is in contact with the horizontal portion 214Gc, and the other end is provided within the semiconductor layer 200S.
  • the gate electrode 214G includes vertical portions 214Ga and 214Gb embedded in the semiconductor layer 200S along the sidewall of the fin 200A, and a vertical portion 214Ga and a vertical portion arranged in parallel in the X-axis direction between the fins 200A.
  • the vertical portions 214Ga and 214Gb correspond to a specific example of a “first electrode portion” and a “second electrode portion” in the embodiment of the present disclosure
  • the horizontal portion 214Gc corresponds to a specific example of the “first electrode portion” and the “second electrode portion” in the embodiment of the present disclosure. This corresponds to a specific example of a "third electrode section.”
  • a transistor having two fins 200A such as the amplification transistor AMP, further includes a vertical portion 214Gd between the vertical portion 214Ga and the vertical portion 214Gb.
  • the vertical portion 214Gd like the vertical portions 214Ga and 214Gb, has one end in contact with the horizontal portion 214Gc and the other end provided within the semiconductor layer 200S.
  • This vertical portion 214Gd corresponds to a specific example of the "fourth electrode section" in the embodiment of the present disclosure.
  • a cutout portion X is formed in the active region 200X of the semiconductor layer 200S that constitutes each pixel transistor.
  • the notch X is formed in the fin 200A portion of the outer edge of the active region 200X having a substantially rectangular shape, in which the vertical portions 214Ga and 214Gb of the gate 214 are embedded.
  • FIG. 8 schematically shows a channel formed in the cutout X of the semiconductor layer 200S.
  • FIG. 9 is a developed view of a channel formed in the cutout X of the semiconductor layer 200S in a pixel transistor (eg, selection transistor SEL) having one fin 200A.
  • a pixel transistor eg, selection transistor SEL
  • the horizontal portion 214Gc of the gate electrode 214G covers the entire fin 200A extending in the Y-axis direction, and the source region 214S formed at both ends of the fin 200A, for example, as shown in FIG. 6B. and protrudes so as to cover part of the drain region 214D.
  • a channel is formed in the cutout X.
  • a surface channel 214Ca is formed near the surface 200S1 of the semiconductor layer 200S facing the horizontal portion 214Gc of the gate electrode 214G, and a surface channel 214Ca is formed near the surface 200S1 of the gate electrode 214G opposite to the horizontal portion 214Gc.
  • a side wall channel 214Cb is formed on the side wall of the fin 200A facing each other, a bottom channel 214Cc is formed on the semiconductor layer 200S facing the bottom surface of each of the vertical portions 214Ga and 214Gb, and a pair of side surfaces facing each other in the Y-axis direction are formed on each of the vertical portions 214Ga and 214Gb.
  • Transport channels 214Cd are formed in the semiconductor layer 200S facing the semiconductor layer 200S (eg, the semiconductor layer 200S facing the shaded area in FIG. 7B), respectively. Note that the width of the sidewall channel 214Cb in the Y-axis direction becomes narrower from the front surface 200S1 to the back surface 200S2 of the semiconductor layer 200S, as shown in FIG. This allows current to flow through the bottom channel 214Cc and transport channel 214Cd, along with the surface channel 214Ca and sidewall channel 214Cb.
  • the wiring layer 200T includes, for example, a passivation film 221, an interlayer insulating film 222, and a plurality of wirings (first wiring layer W1, second wiring layer W2, and third wiring layer W3).
  • the passivation film 221 is in contact with the surface of the semiconductor layer 200S, and covers the entire surface of the semiconductor layer 200S.
  • This passivation film 221 covers the gate electrodes of each of the selection transistor SEL, the amplification transistor AMP, the reset transistor RST, and the FD conversion gain switching transistor FDG.
  • Interlayer insulating film 222 is provided between passivation film 221 and third substrate 300.
  • a plurality of wirings (first wiring layer W1, second wiring layer W2, and third wiring layer W3) are separated by this interlayer insulating film 222.
  • the interlayer insulating film 222 is made of silicon oxide, for example.
  • a first wiring layer W1, a second wiring layer W2, a third wiring layer W3, and contact parts 201 and 202 are provided in this order from the semiconductor layer 200S side, and these are connected to each other by an interlayer insulating film 222.
  • the interlayer insulating film 222 is provided with a plurality of connection parts that connect the first wiring layer W1, the second wiring layer W2, or the third wiring layer W3 and the layers below these layers.
  • the connection portion is a portion in which a conductive material is buried in a connection hole provided in the interlayer insulating film 222.
  • the through electrode 120E is connected to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG through the first wiring layer W1.
  • the first wiring layer W1 connects, for example, the through electrode 121E and a connection portion connected to, for example, a VSS contact region provided in the semiconductor layer 200S. Thereby, the VSS contact region of the semiconductor layer 200S and the VSS contact region 118 of the semiconductor layer 100S are electrically connected.
  • the contact portions 201 and 202 may be provided at a position overlapping the pixel array portion 540 in a plan view, or may be provided at a peripheral portion outside the pixel array portion 540.
  • the contact parts 201 and 202 are provided on the surface of the second substrate 200 (the surface on the wiring layer 200T side).
  • the contact parts 201 and 202 are made of metal such as Cu (copper) and Al (aluminum), for example.
  • the contact parts 201 and 202 are exposed on the surface of the wiring layer 200T (the surface on the third substrate 300 side).
  • the contact parts 201 and 202 are used for electrical connection between the second substrate 200 and the third substrate 300 and for bonding the second substrate 200 and the third substrate 300 together.
  • the third substrate 300 has, for example, a wiring layer 300T and a semiconductor layer 300S in this order from the second substrate 200 side.
  • the surface of the semiconductor layer 300S is provided on the second substrate 200 side.
  • the semiconductor layer 300S is made of a silicon substrate.
  • a circuit is provided on the surface side of this semiconductor layer 300S.
  • the surface side portion of the semiconductor layer 300S includes, for example, an input section 510A, a row drive section 520, a timing control section 530, a column signal processing section 550, an image signal processing section 560, and an output section 510B. At least some of them are provided.
  • the wiring layer 300T provided between the semiconductor layer 300S and the second substrate 200 includes, for example, an interlayer insulating film, a plurality of wiring layers separated by the interlayer insulating film, and contact parts 301 and 302. There is.
  • the contact portions 301 and 302 are exposed on the surface of the wiring layer 300T (the surface on the second substrate 200 side). Each contact portion 202 is in contact with the contact portion 202 .
  • the contact sections 301 and 302 are connected to at least any of the circuits formed in the semiconductor layer 300S (for example, the input section 510A, the row drive section 520, the timing control section 530, the column signal processing section 550, the image signal processing section 560, and the output section 510B).
  • the contact parts 301 and 302 are made of metal such as Cu (copper) and aluminum (Al), for example.
  • metal such as Cu (copper) and aluminum (Al), for example.
  • an external terminal is connected to the input section 510A through the connection hole H1, and an external terminal is connected to the output section 510B through the connection hole H2.
  • Method for manufacturing pixel transistor 10A to 10J illustrate an example of a method for manufacturing the pixel transistor shown in FIG. 6B and the like.
  • a hard mask is formed on the surface 200S1 of the semiconductor layer 200S, and photolithography and etching are performed. For example, as shown in FIG. 10A, a plurality of grooves H3 are formed on the surface 200S1 of the semiconductor layer 200S. A plurality of fins 200A are formed at regular intervals on the entire surface 200S1. As a result, fins 200A are formed on the surface 200S1 of the semiconductor layer 200S with a substantially constant width and standing in a substantially vertical direction.
  • a silicon nitride film is formed as a hard mask 231 so as to fill the groove H3 between the plurality of fins 200A, and then the hard mask 231 is formed by CMP (Chemical Mechanical Polishing). Grind and flatten the surface.
  • the hard mask 231 is patterned by photolithography and etching so as to protect the active region 200X of the pixel transistor.
  • the fin 200A exposed from the hard mask 231 is etched. At this time, a portion of the fin 200A remains to form a convex portion 200B.
  • a p-type impurity for example, boron (B)
  • B boron
  • FIG. 10F an oxide film 232 is formed on the semiconductor layer 200S by, for example, thermal oxidation.
  • the oxide film 232 and hard mask 231 are ground by CMP to planarize the surface. This forms an element isolation region 213 that isolates adjacent pixel transistors.
  • the convex portion 200B formed in the semiconductor layer 200S can improve the adhesion strength between the semiconductor layer 200S and the element isolation region 213 by fitting into the element isolation region 213.
  • a continuous gate insulating film 216 is formed.
  • a polysilicon film 233 is formed so as to fill in between adjacent fins 200A and between fins 200A and element isolation region 213.
  • the polysilicon film 233 is processed.
  • the gate electrode 214G of the pixel transistor for example, the amplification transistor AMP and the selection transistor SEL
  • an n-type impurity for example, phosphorus (P)
  • an n-type impurity for example, arsenic (As)
  • As arsenic
  • FIG. 7A and the like show an example in which the well region 211 is selectively formed only below the element isolation region 213, the present invention is not limited to this.
  • the well region 211 may extend over the entire back surface 200S2 of the semiconductor layer 200S without reaching the base portion of the fin 200A. This enables more stable element isolation.
  • the well region 211 extending over the entire back surface 200S2 of the semiconductor layer 200S is formed by processing the front surface 200S1 of the semiconductor layer 200S by photolithography and etching to form a plurality of fins 200A. It can be formed by first implanting a p-type impurity (for example, boron (B)) by ion implantation or the like from the surface 200S1 side of the semiconductor layer 200S.
  • a p-type impurity for example, boron (B)
  • FIG. 10A shows an example in which a plurality of fins 200A are formed upright at equal intervals over the entire surface 200S1 of the semiconductor layer 200S
  • the present invention is not limited to this.
  • a layout in which a plurality of pixel transistors constituting the pixel circuit 210 are densely arranged may be used.
  • the groove H3 may be provided only in a predetermined region, and a plurality of fins 200A may be formed. In other words, it is not necessary to form the dummy fins 200A.
  • By arranging a layout in which a plurality of pixel transistors are densely arranged it is possible to form the fins 200A that stand up in a substantially vertical direction and have a substantially constant width without forming the dummy fins 200A.
  • FIGS. 14 and 15. 14 and 15 are the same as in FIG. 3 with arrows representing the paths of each signal added.
  • FIG. 14 shows the paths of input signals inputted to the imaging device 1 from the outside, the power supply potential, and the reference potential by arrows.
  • signal paths of pixel signals output from the imaging device 1 to the outside are represented by arrows.
  • an input signal for example, a pixel clock and a synchronization signal
  • the row drive unit 520 generates a row drive signal. produced.
  • This row drive signal is sent to the second substrate 200 via the contact parts 301 and 201. Furthermore, this row drive signal reaches each unit cell 539 of the pixel array section 540 via the row drive signal line 542 in the wiring layer 200T.
  • drive signals other than the transfer gate TG are input to the pixel circuit 210, and each transistor included in the pixel circuit 210 is driven.
  • the drive signal of the transfer gate TG is input to the transfer gate TG of the first substrate 100, and the pixel 541 is driven.
  • the power supply potential and the reference potential supplied from the outside of the imaging device 1 to the input section 510A (input terminal 511) of the third substrate 300 are sent to the second substrate 200 via the contact sections 301 and 201, and the wiring The pixel circuit 210 of each unit cell 539 is supplied via wiring in the layer 200T.
  • the reference potential is also supplied to the pixels 541 of the first substrate 100.
  • pixel signals photoelectrically converted by the pixels 541 of the first substrate 100 are sent to the pixel circuit 210 of the second substrate 200 for each unit cell 539.
  • a pixel signal based on this pixel signal is sent from the pixel circuit 210 to the third substrate 300 via the vertical signal line 543 and the contact sections 202 and 302. This pixel signal is processed by the column signal processing section 550 and the image signal processing section 560 of the third substrate 300, and then outputted to the outside via the output section 510B.
  • FIG. 16 schematically shows a planar configuration of a pixel transistor as Comparative Example 1.
  • FIG. 17 schematically shows a cross-sectional configuration corresponding to the line VV' shown in FIG. 16.
  • FIG. 18 schematically shows a cross-sectional configuration corresponding to the line VI-VI' shown in FIG. 16.
  • the drain region 1214D having the highest voltage is transferred to the source region 1214S of the adjacent transistor. Can prevent current from flowing.
  • a p-type impurity eg, boron (B)
  • B boron
  • steps such as gate processing, LDD implantation, sidewall processing, and implantation of n-type impurities (for example, arsenic (As)) to form source and drain regions are performed.
  • a transistor having a cross-sectional configuration as shown in FIG. 18 is formed. As shown in FIGS.
  • the transistor formed in this manner has a P-type well 1211 formed at the base of the fin 1200A, which is a region where current does not easily flow even if the channel is reversed. is created.
  • a P-type well 1211 formed at the base of the fin 1200A, which is a region where current does not easily flow even if the channel is reversed. is created.
  • L channel length
  • W channel width
  • the gm of the fin type transistor manufactured using the above method is 1.4.
  • RTS Random Telegraph Signal
  • the entire fin 200A formed between the vertical portions 214Ga and 214Gb constituting the gate electrode 214G is made of non-doped semiconductor.
  • the layer 200S is formed. This allows the entire fin 200A to be used as a channel region. Therefore, gm can be improved compared to a general fin type transistor. Furthermore, RTS noise can be improved.
  • the imaging device 1 of this embodiment it is possible to improve device characteristics compared to an imaging device equipped with a general fin-type pixel transistor.
  • FIG. 19 schematically shows an example of a planar layout of the plurality of fins 1200A.
  • FIG. 20 schematically shows an example of the cross-sectional shape of each fin 1200A when the fin 1200A is formed by etching in the planar layout shown in FIG.
  • FIG. 20 schematically shows another example of the cross-sectional shape of each fin 1200A when the fin 1200A is formed by etching in the planar layout shown in FIG.
  • a taper is formed on the side surface of the fins 1200A.
  • Anisotropic dry etching can be performed vertically by balancing the re-deposition of reaction products between the etching gas and the etched material and etching. However, when the peripheral etching areas are different, the balance between attachment of reaction products and etching changes due to the difference in the etching areas.
  • the flow rate of etching gas is adjusted so that the side walls of adjacent fins 1200A are vertical at interval W2.
  • the pressure, electrode voltage, etc. as shown in FIG. 20, although the side walls of the fins 1200A adjacent to each other at the interval W2 can be machined vertically, the side walls are tapered depending on the intervals of other parts. Ru.
  • the flow rate and pressure of the etching gas, the electrode voltage, etc. are adjusted so that the side wall of the fin 1200A between the interval W3 and the interval W4 is vertical, as shown in FIG.
  • the side walls of the fins 1200A arranged at narrow intervals are excessively etched, resulting in a curved cross-sectional shape.
  • the gate insulating film formed on the constricted part becomes extremely thin, which may cause a decrease in durability or breakdown. becomes.
  • the plurality of fins 120A and the active region 120X are processed separately. Specifically, as shown in FIG. 10A, grooves H3 are formed so that a plurality of fins 200A including the dummy fins 200A are equally spaced, and then the dummy fins 200A are selectively removed to form the element. A separation region 213 is formed. As a result, the side walls of all the fins 200A are processed substantially vertically. Therefore, the size of the transistor in the width direction (X-axis direction) of the fin 200A can be reduced, and area efficiency can be improved. Further, since the width of the groove H3 for forming the fin 200A is substantially constant, the time required to consider etching conditions can be reduced. Furthermore, since the side walls of the fins 200A are substantially vertical, short channel characteristics (SCE) can be improved.
  • SCE short channel characteristics
  • FIG. 22 schematically shows a planar configuration of a pixel transistor as Comparative Example 2.
  • FIG. 23 schematically shows a cross-sectional configuration corresponding to the line VIII-VIII' shown in FIG. 22.
  • FIG. 24 schematically shows a cross-sectional configuration corresponding to the line IX-IX' shown in FIG. 22.
  • FIG. 25 shows mutual conductance (gm) of Comparative Example 2 and Example.
  • FIG. 26 shows the current-voltage characteristics of Comparative Example 2 and Example. As shown in FIG. 23, if there is no taper in the buried portion of the gate electrode 1214G, a channel is formed on the bottom surface of the buried gate electrode 1214G.
  • the depth of the fin 1200A is made deep (for example, 200 nm) and the source region 1214S and drain region 1214D are formed to a depth corresponding to the base portion of the fin 1200A, impurities will diffuse into the vertical channel portion. It becomes a transistor that cannot be turned off.
  • the maximum depth of the source region 1214S and drain region 1214D is about 100 nm to 150 nm, and the impurity concentration becomes lower in deeper portions. Therefore, in the vertical channel portion of the fin 1200A having a depth exceeding 100 nm to 150 nm, the resistance of the source region 1214S and the drain region 1214D becomes high, so that not much current flows.
  • a notch X is formed at the outer edge of the active region 200X having a substantially rectangular shape, vertical portions 214Ga and 214Gb of the gate 214 are formed in this notch X, and the source
  • the horizontal portion 214Gc so as to cover part of the region 214S and the drain region 214D, in addition to the surface channel 214Ca, a side wall channel 214Cb, a bottom channel 214Cc, and a transport channel 214Cd are formed in the cutout X. Therefore, as shown in FIGS. 25 and 26, it is desirable to provide a transistor that has a higher gm and excellent current-voltage characteristics compared to the above-described transistor (Comparative Example 2) even though the transistor has the same area. becomes possible.
  • FIG. 27 schematically illustrates a cross-sectional configuration of a pixel transistor according to Modification 1 of the present disclosure.
  • the width of the horizontal portion 214Gc constituting the gate electrode 214G extending to the source region 214S side and the drain region 214D side is the same, but the width is not limited to this.
  • the width (W5) of the horizontal portion 214Gc constituting the gate electrode 214G extending toward the drain region 214D is made larger than the width (W6) of extending toward the source region 214S ( W5>W6).
  • NMOS transistors have a problem in that the current value decreases due to an increase in threshold voltage and a decrease in mobility due to the occurrence of hot carrier injection (HCI) phenomenon.
  • HCI hot carrier injection
  • FIG. 28 shows the relationship between noise current (Isub) and life depending on sidewall width. It can be seen that when trying to reduce the footprint by reducing the sidewall width, the lifespan is shortened.
  • the horizontal portion 214Gc forming the gate electrode 214G is made to extend more toward the drain region 214D side where a high voltage is applied.
  • the extension of the horizontal portion 214Gc toward the drain region 214D can provide the same effect as the formation of the sidewall 215. Specifically, by extending the horizontal portion 214Gc to the side of the drain region 214D, a distance between the drain region 214D and the channel end can be ensured, so that the electric field at the end of the gate electrode 142G can be relaxed. Further, a sufficient area can be secured between the drain region 214D and the channel region in which the LDD region 214L for relaxing the electric field is formed.
  • (2-2. Modification 2) 29A to 29K illustrate an example of a method for manufacturing a pixel transistor according to Modification 2 of the present disclosure.
  • FIG. 29A photolithography and etching are performed on the semiconductor layer 200S in which the well region 211 has been formed in advance, and the semiconductor layer 200S other than the active region is processed.
  • a silicon nitride film (SiN film) 235 is formed and the surface is planarized by CMP, and then a hard mask 234 is patterned by lithography.
  • a p-type impurity for example, boron (B)
  • B boron
  • an oxide film that will become the element isolation region 213 is formed on the semiconductor layer 200S by, for example, thermal oxidation.
  • the oxide film and SiN film 235 that will become the element isolation region 213 are ground by CMP to planarize the surface, and then a hard mask 236 is formed.
  • This hard mask 236 may be an oxide film or a multilayer film such as a silicon nitride film stacked on an oxide film.
  • the hard mask 236 is patterned using a lithography technique.
  • the semiconductor layer 200S exposed from the hard mask 236 is etched to form a groove H3 having the same width. Thereby, a plurality of fins 200A are formed.
  • hard mask 236 is removed using a hot phosphoric acid solution.
  • FIG. 29I after forming a continuous gate insulating film 216 on the side surfaces and top surfaces of the plurality of fins 200A and the surface of the semiconductor layer 200S exposed between the adjacent fins 200A, the adjacent fins 200A A polysilicon film 233 is formed so as to fill in the space between the fin 200A and the element isolation region 213.
  • the polysilicon film 233 is processed.
  • the gate electrode 214G of the pixel transistor for example, the amplification transistor AMP and the selection transistor SEL
  • an n-type impurity for example, phosphorus (P)
  • P phosphorus
  • an n-type impurity for example, arsenic (As) is implanted at a higher concentration than the LDD region 214L to form a source region 214S and a drain region 214D, thereby completing the pixel transistor shown in FIG. 29K. do.
  • n-type impurity for example, arsenic (As)
  • FIG. 30 schematically represents the planar configuration of the amplification transistor AMP and selection transistor SEL shown in FIG. 29K.
  • the pixel transistor manufactured using the manufacturing process of this modification since the element isolation region 213 is first formed, the groove H3 formed at the outer edge of the active region, which forms the notch portion X, remains as it is. Therefore, the width is wider than the vertical portions 214Ga and 214Gb of the gate electrode 214G formed in the cutout portion X of the pixel transistor manufactured using the manufacturing process described in the above embodiment.
  • the width of the vertical portions 214Ga, 214Gb of the gate electrode 214G is smaller than, for example, the vertical portion 214Gd embedded in the active region of the amplification transistor AMP, whereas in the present modification example
  • the width of the vertical portions 214Ga, 214Gb of the gate electrode 214G formed using the manufacturing process is, for example, approximately the same width as the vertical portion 214Gd embedded in the active region of the amplification transistor AMP.
  • the area of the gate electrode 214G increases accordingly.
  • the area efficiency is lower than that of the pixel transistor of the above embodiment, even if the plurality of fins 200A are formed after forming the element isolation region 213, the same effect as that of the above embodiment can be obtained. It is possible to form a pixel transistor that provides the following.
  • the imaging device 1 and the like can be applied to any type of electronic device having an imaging function, such as a camera system such as a digital still camera or a video camera, or a mobile phone having an imaging function.
  • FIG. 31 shows a schematic configuration of electronic device 1000.
  • the electronic device 1000 includes, for example, a lens group 1001, an imaging device 1, a DSP (Digital Signal Processor) circuit 1002, a frame memory 1003, a display section 1004, a recording section 1005, an operation section 1006, and a power supply section 1007. and are interconnected via a bus line 1008.
  • a lens group 1001 an imaging device 1
  • a DSP (Digital Signal Processor) circuit 1002 a frame memory 1003, a display section 1004, a recording section 1005, an operation section 1006, and a power supply section 1007. and are interconnected via a bus line 1008.
  • DSP Digital Signal Processor
  • the lens group 1001 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging device 1.
  • the imaging device 1 converts the amount of incident light focused on the imaging surface by the lens group 1001 into an electrical signal for each pixel, and supplies the electrical signal to the DSP circuit 1002 as a pixel signal.
  • the DSP circuit 1002 is a signal processing circuit that processes signals supplied from the imaging device 1.
  • the DSP circuit 1002 processes signals from the imaging device 1 and outputs image data obtained.
  • the frame memory 1003 temporarily stores image data processed by the DSP circuit 1002 in units of frames.
  • the display unit 1004 is composed of a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays image data of moving images or still images captured by the imaging device 1 on a recording medium such as a semiconductor memory or a hard disk. to be recorded.
  • a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel
  • a recording medium such as a semiconductor memory or a hard disk. to be recorded.
  • the operation unit 1006 outputs operation signals regarding various functions owned by the electronic device 1000 in accordance with user operations.
  • the power supply unit 1007 appropriately supplies various kinds of power to serve as operating power for the DSP circuit 1002, frame memory 1003, display unit 1004, recording unit 1005, and operation unit 1006 to these supply targets.
  • FIG. 32A schematically represents an example of the overall configuration of a photodetection system 2000 including the imaging device 1.
  • FIG. 32B shows an example of the circuit configuration of the photodetection system 2000.
  • the photodetection system 2000 includes a light emitting device 2001 as a light source section that emits infrared light L2, and a photodetection device 2002 as a light receiving section having a photoelectric conversion element.
  • the photodetection device 2002 the above-described imaging device 1 can be used.
  • the light detection system 2000 may further include a system control section 2003, a light source drive section 2004, a sensor control section 2005, a light source side optical system 2006, and a camera side optical system 2007.
  • the light detection device 2002 can detect light L1 and light L2.
  • the light L1 is the light that is the ambient light from the outside reflected on the subject (measurement object) 2100 (FIG. 32A).
  • Light L2 is light that is emitted by the light emitting device 2001 and then reflected by the subject 2100.
  • the light L1 is, for example, visible light
  • the light L2 is, for example, infrared light.
  • Light L1 can be detected in a photoelectric conversion section in photodetection device 2002, and light L2 can be detected in a photoelectric conversion region in photodetection device 2002.
  • Image information of the subject 2100 can be obtained from the light L1, and distance information between the subject 2100 and the light detection system 2000 can be obtained from the light L2.
  • the photodetection system 2000 can be installed in, for example, an electronic device such as a smartphone or a mobile object such as a car.
  • the light emitting device 2001 can be configured with, for example, a semiconductor laser, a surface emitting semiconductor laser, or a vertical cavity surface emitting laser (VCSEL).
  • VCSEL vertical cavity surface emitting laser
  • an iTOF method can be adopted, but the method is not limited thereto.
  • the photoelectric conversion unit can measure the distance to the subject 2100 using, for example, time-of-flight (TOF).
  • a structured light method or a stereo vision method can be adopted as a method for detecting the light L2 emitted from the light emitting device 2001 by the photodetecting device 2002.
  • the distance between the light detection system 2000 and the subject 2100 can be measured by projecting a predetermined pattern of light onto the subject 2100 and analyzing the degree of distortion of the pattern.
  • the stereo vision method the distance between the light detection system 2000 and the subject can be measured by, for example, using two or more cameras and acquiring two or more images of the subject 2100 viewed from two or more different viewpoints. can.
  • the light emitting device 2001 and the photodetecting device 2002 can be synchronously controlled by the system control unit 2003.
  • FIG. 33 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (present technology) can be applied.
  • FIG. 33 shows an operator (doctor) 11131 performing surgery on a patient 11132 on a patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 that supports the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into a body cavity of a patient 11132 over a predetermined length, and a camera head 11102 connected to the proximal end of the lens barrel 11101.
  • an endoscope 11100 configured as a so-called rigid scope having a rigid tube 11101 is shown, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible tube. good.
  • An opening into which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101, and the light is guided to the tip of the lens barrel. Irradiation is directed toward an observation target within the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct-viewing mirror, a diagonal-viewing mirror, or a side-viewing mirror.
  • An optical system and an image sensor are provided inside the camera head 11102, and reflected light (observation light) from an observation target is focused on the image sensor by the optical system.
  • the observation light is photoelectrically converted by the image sensor, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to a camera control unit (CCU) 11201.
  • CCU camera control unit
  • the CCU 11201 includes a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and centrally controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal, such as development processing (demosaic processing), for displaying an image based on the image signal.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under control from the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (light emitting diode), and supplies irradiation light to the endoscope 11100 when photographing the surgical site or the like.
  • a light source such as an LED (light emitting diode)
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • a treatment tool control device 11205 controls driving of an energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, or the like.
  • the pneumoperitoneum device 11206 injects gas into the body cavity of the patient 11132 via the pneumoperitoneum tube 11111 in order to inflate the body cavity of the patient 11132 for the purpose of ensuring a field of view with the endoscope 11100 and a working space for the operator. send in.
  • the recorder 11207 is a device that can record various information regarding surgery.
  • the printer 11208 is a device that can print various types of information regarding surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies irradiation light to the endoscope 11100 when photographing the surgical site can be configured, for example, from a white light source configured by an LED, a laser light source, or a combination thereof.
  • a white light source configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so the white balance of the captured image is adjusted in the light source device 11203. It can be carried out.
  • the laser light from each RGB laser light source is irradiated onto the observation target in a time-sharing manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing, thereby supporting each of RGB. It is also possible to capture images in a time-division manner. According to this method, a color image can be obtained without providing a color filter in the image sensor.
  • the driving of the light source device 11203 may be controlled so that the intensity of the light it outputs is changed at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of changes in the light intensity to acquire images in a time-division manner and compositing the images, a high dynamic It is possible to generate an image of a range.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength range compatible with special light observation.
  • Special light observation uses, for example, the wavelength dependence of light absorption in body tissues to illuminate the mucosal surface layer by irradiating a narrower band of light than the light used for normal observation (i.e., white light).
  • Narrow Band Imaging is performed to photograph specific tissues such as blood vessels with high contrast.
  • fluorescence observation may be performed in which an image is obtained using fluorescence generated by irradiating excitation light.
  • Fluorescence observation involves irradiating body tissues with excitation light and observing the fluorescence from the body tissues (autofluorescence observation), or locally injecting reagents such as indocyanine green (ICG) into the body tissues and It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be able to supply narrowband light and/or excitation light compatible with such special light observation.
  • FIG. 34 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG. 33.
  • the camera head 11102 includes a lens unit 11401, an imaging section 11402, a driving section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 includes a communication section 11411, an image processing section 11412, and a control section 11413. Camera head 11102 and CCU 11201 are communicably connected to each other by transmission cable 11400.
  • the lens unit 11401 is an optical system provided at the connection part with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging element configuring the imaging unit 11402 may be one (so-called single-plate type) or multiple (so-called multi-plate type).
  • image signals corresponding to RGB are generated by each imaging element, and a color image may be obtained by combining them.
  • the imaging unit 11402 may be configured to include a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (dimensional) display. By performing 3D display, the operator 11131 can more accurately grasp the depth of the living tissue at the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is constituted by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405. Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is configured by a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 to the CCU 11201 via the transmission cable 11400 as RAW data.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405.
  • the control signal may include, for example, information specifying the frame rate of the captured image, information specifying the exposure value at the time of capturing, and/or information specifying the magnification and focus of the captured image. Contains information about conditions.
  • the above imaging conditions such as the frame rate, exposure value, magnification, focus, etc. may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • the image signal and control signal can be transmitted by electrical communication, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal, which is RAW data, transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site etc. by the endoscope 11100 and the display of the captured image obtained by imaging the surgical site etc. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site, etc., based on the image signal subjected to image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape and color of the edge of an object included in the captured image to detect surgical tools such as forceps, specific body parts, bleeding, mist when using the energy treatment tool 11112, etc. can be recognized.
  • the control unit 11413 may use the recognition result to superimpose and display various types of surgical support information on the image of the surgical site. By displaying the surgical support information in a superimposed manner and presenting it to the surgeon 11131, it becomes possible to reduce the burden on the surgeon 11131 and allow the surgeon 11131 to proceed with the surgery reliably.
  • the transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable thereof.
  • communication is performed by wire using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to the imaging unit 11402 among the configurations described above. By applying the technology according to the present disclosure to the imaging unit 11402, detection accuracy is improved.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be applied to any type of transportation such as a car, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility vehicle, an airplane, a drone, a ship, a robot, a construction machine, an agricultural machine (tractor), etc. It may also be realized as a device mounted on the body.
  • FIG. 35 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 36 is a diagram showing an example of the installation position of the imaging section 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 36 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the photoelectric conversion unit (photodiode PD) and the pixel circuit (pixel circuit 210) are provided on different substrates (the first substrate 100 and the second substrate 200). , but is not limited to this.
  • the pixel circuit 210 may be formed together with the transfer transistor TR on the surface of the semiconductor layer 100S constituting the first substrate 100, on which the photodiode PD is formed. In that case as well, similar effects can be obtained by applying the present technology.
  • the present technology can be applied to various semiconductor devices and electronic devices other than imaging devices.
  • the present invention can be applied to electronic devices including semiconductor elements such as photodetecting elements, light receiving elements, photoelectric conversion elements, ionizing radiation energy conversion elements, semiconductor detectors, integrated circuits, and memories.
  • semiconductor elements such as photodetecting elements, light receiving elements, photoelectric conversion elements, ionizing radiation energy conversion elements, semiconductor detectors, integrated circuits, and memories.
  • the photodiode PD and the pixel circuit 210 are installed on different substrates (first substrate 100 and second substrate 200).
  • the configuration provided in the photodiode PD can provide a greater effect because it is not affected by the p-well layer 112 that constitutes the photodiode PD.
  • the present disclosure can also have the following configuration.
  • the first electrode part and the second electrode part constituting the gate electrode of the first active element are embedded.
  • a non-doped first semiconductor region is formed between the two. This makes it possible to use the entire first semiconductor layer between the first electrode part and the second electrode part as a channel region, thereby making it possible to improve device characteristics.
  • a photoelectric conversion unit that generates a charge according to the amount of received light; A predetermined operation is performed on the charges generated in the photoelectric conversion section, and a first electrode section and a second electrode section are arranged in parallel in a first direction, and the first electrode section and the second electrode section are arranged in parallel in a first direction.
  • a first active element having a gate electrode including a third electrode portion connected to the electrode portion has a first surface and a second surface facing each other, the first electrode part and the second electrode part of the gate electrode are embedded in the first surface side, and the first electrode part and a first semiconductor layer having a non-doped first semiconductor region between the second electrode section.
  • the imaging device includes a first standing portion formed of the first semiconductor region provided between the first electrode portion and the second electrode portion of the first active element. , a convex portion is provided between the first electrode portion of the second active element and a second standing portion formed of the first semiconductor region provided between the second electrode portion.
  • the convex portion is covered by a separation portion that electrically separates the first active element and the second active element,
  • the first active element is a surface channel formed near the first surface of the first semiconductor layer between the first electrode part and the second electrode part; a sidewall channel extending from the surface channel along each of opposing first side surfaces of the first electrode portion and the second electrode portion; A bottom channel is formed on the bottom surface of the first electrode section and the second electrode section and is continuous with the side wall channel;
  • the imaging device according to any one of (1) to (7), wherein the imaging device has a transport channel that extends along a second side surface adjacent to the first side surface and is continuous with the bottom channel. . (9) The imaging device according to (8), wherein the width of the side wall channel becomes narrower from the first surface side to the second surface side.
  • the imaging device according to any one of (10).
  • the first active element has a fourth electrode part provided between the first electrode part and the second electrode part and connected to the third electrode part,
  • the imaging device according to any one of (1) to (11), wherein the fourth electrode portion is embedded in the first semiconductor region.
  • the imaging device according to (12), wherein the first electrode part, the second electrode part, and the fourth electrode part have the same width in the first direction.
  • the width of the first electrode part and the second electrode part in the first direction is smaller than the width of the fourth electrode part in the first direction.
  • the first electrode part and the second electrode part each extend in a second direction substantially perpendicular to the first direction in plan view
  • the third electrode portion is formed on the first surface of the first semiconductor layer, and is formed on the outside of both ends of the first electrode portion and the second electrode portion in the extending direction. It has an overhanging part, The width of the first protruding part protruding from the one end of the first protruding part protruding toward one end of both ends of each of the first electrode part and the second electrode part;
  • the imaging device according to any one of (1) to (14), wherein the width of the second projecting portion projecting toward the end portion from the other end portion is different from each other.
  • the first semiconductor region extends in the second direction between the first electrode part and the second electrode part in a plan view, The method according to (15), wherein the first semiconductor layer has third semiconductor regions doped with impurities of a second conductivity type at both ends of the first semiconductor region in the extending direction. Imaging device.
  • the third semiconductor region on one end side is a source region of the first active element
  • the third semiconductor region on the other end side is a drain region of the first active element
  • the first overhang extends toward the source region
  • the second projecting portion projects toward the drain region
  • the imaging device according to (16) wherein a projecting width of the second projecting portion is larger than a projecting width of the first projecting portion.
  • the first active element is one or more transistors that constitute a pixel circuit that generates a pixel signal based on the charge generated in the photoelectric conversion section.
  • a photoelectric conversion unit that generates a charge according to the amount of received light; a first semiconductor layer having a first surface and a second surface facing each other; A predetermined operation is performed on the charges generated in the photoelectric conversion section, and a first electrode section and a second electrode section are arranged in parallel in a first direction, and the first electrode section and the second electrode section are arranged in parallel in a first direction.
  • a first active element having a gate electrode including a third electrode part connected to the electrode part; The first electrode portion and the second electrode portion are each embedded in the first surface side of the first semiconductor layer, and each is approximately located in the first direction in plan view.
  • the third electrode portion is formed on the first surface of the first semiconductor layer, and is formed on the outside of both ends of the first electrode portion and the second electrode portion in the extending direction. It has an overhanging part, The width of the first protruding part protruding from the one end of the first protruding part protruding toward one end of both ends of each of the first electrode part and the second electrode part; The width of the second overhang extending toward the end of the second overhang from the other end is different from each other.

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Abstract

本開示の一実施形態の撮像装置は、受光量に応じた電荷を生成する光電変換部と、光電変換部において生成された電荷に対して所定の動作を行うと共に、第１の方向に並設される第１の電極部および第２の電極部ならびに第１の電極部と第２の電極部とを接続する第３の電極部を含むゲート電極を有する第１の能動素子と、対向する第１の面および第２の面を有し、第１の面側においてゲート電極の第１の電極部および第２の電極部が埋め込まれると共に、第１の電極部と第２の電極部との間にノンドープな第１の半導体領域を有する第１の半導体層とを備える。

Description

撮像装置
　本開示は、例えば、撮像装置に関する。
　例えば、特許文献１では、ウェル層であるｐ型層で構成された半導体基板の一の面に、一の面から深さ方向に埋め込まれた垂直ゲート電極部を含むゲート電極を有する増幅トランジスタが形成された固体撮像装置が開示されている。
特開２０２１－３４４３５号公報
　ところで、上記のように３次元構造を有する撮像素子では、暗電流の発生の低減が求められている。
　デバイス特性を向上させることが可能な撮像装置を提供することが望ましい。
　本開示の一実施形態の撮像装置は、受光量に応じた電荷を生成する光電変換部と、光電変換部において生成された電荷に対して所定の動作を行うと共に、第１の方向に並設される第１の電極部および第２の電極部ならびに第１の電極部と第２の電極部とを接続する第３の電極部を含むゲート電極を有する第１の能動素子と、対向する第１の面および第２の面を有し、第１の面側においてゲート電極の第１の電極部および第２の電極部が埋め込まれると共に、第１の電極部と第２の電極部との間にノンドープな第１の半導体領域を有する第１の半導体層とを備えたものである。
　本開示の一実施形態の撮像装置では、第１の能動素子のゲート電極を構成する第１の電極部および第２の電極部が埋め込まれる第１の半導体層において、第１の電極部と第２の電極部との間にノンドープな第１の半導体領域を形成するようにした。これにより、第１の電極部と第２の電極部との間の第１の半導体層全体をチャネル領域として利用する。
本開示の実施の形態に係る撮像装置の機能構成の一例を表すブロック図である。 図１に示した撮像装置の概略構成を表す平面模式図である。 図２に示したＡ－Ａ’線に沿った断面構成を表す模式図である。 図１に示したユニットセルの等価回路図である。 図１に示した撮像装置の断面構成の一例を表す模式図である。 図５に示した第１基板の平面レイアウトの一例を表す模式図である。 図５に示した第２基板の平面レイアウトの一例を表す模式図である。 図６Ｂに示したＩ－Ｉ’線に沿った断面模式図である。 図６Ｂに示したＩＩ－ＩＩ’線に沿った断面模式図である。 図６Ｂに示したＩＩＩ－ＩＩＩ’線に沿った断面模式図である。 図６Ｂに示したＩＶ－ＩＶ’線に沿った断面模式図である。 切欠部に形成されるチャネルを説明する模式図である。 切欠部に形成されるチャネルの展開図である。 図７Ａ等に示した画素トランジスタの製造工程の一例を説明する断面模式図である。 図１０Ａに続く工程の表す断面模式図である。 図１０Ｂに続く工程の表す断面模式図である。 図１０Ｃに続く工程の表す断面模式図である。 図１０Ｄに続く工程の表す断面模式図である。 図１０Ｅに続く工程の表す断面模式図である。 図１０Ｆに続く工程の表す断面模式図である。 図１０Ｇに続く工程の表す断面模式図である。 図１０Ｈに続く工程の表す断面模式図である。 図１０Ｉに続く工程の表す断面模式図である。 本開示の画素トランジスタの他の構成を説明する断面模式図である。 図１１に示した画素トランジスタの製造工程を説明する断面模式図である。 図７Ａ等に示した画素トランジスタの製造工程の他の例を説明する断面模式図である。 図３に示した撮像装置への入力信号の経路について説明するための模式図である。 図３に示した撮像装置の画素信号の信号経路について説明するための模式図である。 比較例１としての画素トランジスタの構成を表す平面模式図である。 図１６に示したＶ－Ｖ’線に沿った断面模式図である。 図１６に示したＶＩ－ＶＩ’線に沿った断面模式図である。 フィンの平面レイアウトの一例を表す模式図である。 エッチングによるフィンの形状の一例を表す断面模式図である。 エッチングによるフィンの形状の他の例を表す断面模式図である。 比較例２としての画素トランジスタの構成を表す平面模式図である。 図２２に示したＶＩＩＩ－ＶＩＩＩ’線に沿った断面模式図である。 図２２に示したＩＸ－ＩＸ’線に沿った断面模式図である。 比較例２および実施例の相互コンダクタンス（ｇｍ）を表す特性図である。 比較例２および実施例の電流電圧特性を表す特性図である。 本開示の変形例１に係る画素トランジスタの断面模式図である。 側壁幅によるノイズ電流（Ｉｓｕｂ）と寿命との関係を表す特性図である。 本開示の変形例２に係る画素トランジスタの製造工程を説明する断面模式図である。 図２９Ａに続く工程の表す断面模式図である。 図２９Ｂに続く工程の表す断面模式図である。 図２９Ｃに続く工程の表す断面模式図である。 図２９Ｄに続く工程の表す断面模式図である。 図２９Ｅに続く工程の表す断面模式図である。 図２９Ｆに続く工程の表す断面模式図である。 図２９Ｇに続く工程の表す断面模式図である。 図２９Ｈに続く工程の表す断面模式図である。 図２９Ｉに続く工程の表す断面模式図である。 図２９Ｊに続く工程の表す断面模式図である。 本開示の変形例２に係る画素トランジスタの構成を表す平面模式図である。 図１に示した撮像装置を有する電子機器の構成例を表すブロック図である。 図１等に示した撮像装置を用いた光検出システムの全体構成の一例を表す模式図である。 図３２Ａに示した光検出システムの回路構成の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、本開示における一実施形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
　１．実施の形態（フィンのボトムまでノンドープな半導体領域で形成された画素トランジスタを備えた撮像装置の例）
　２．変形例
　　　２－１．変形例１（画素トランジスタの構成の他の例）
　　　２－２．変形例２（画素トランジスタの製造方法の他の例）
　３．適用例
　４．応用例
＜１．実施の形態＞
［撮像装置の機能構成］
　図１は、本開示の実施の形態に係る撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。
　図１の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
　画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだユニットセル５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図１の例において、１つのユニットセル５３９は、例えば４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。
　画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数のユニットセル５３９各々に含まれる画素５４１を駆動する。ユニットセル５３９のうち、行方向に並んで配列された各画素を駆動する。後に図４を参照して詳しく説明するが、ユニットセル５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つのユニットセル５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、ユニットセル５３９が接続されている。ユニットセル５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
　行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
　列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（ユニットセル５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介してユニットセル５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果としてユニットセル５３９から読み出された信号から、系のノイズレベルが取り除かれる。
　列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、ユニットセル５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
　タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
　画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
　画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
　入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
　入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
　撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
　出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データおよび画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
　出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
　撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
［撮像装置の概略構成］
　図２および図３は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図２は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図３は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図３は、図２に示したＡ－Ａ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図３に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
　画素アレイ部５４０および画素アレイ部５４０に含まれるユニットセル５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、ユニットセル５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、ユニットセル５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
　第１基板１００と第２基板２００とは、例えば、貫通電極（例えば、後述の図５の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動信号線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数のユニットセル５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
　図３は、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
　第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図３においてコンタクト領域２０１Ｒ，２０２Ｒ，３０１Ｒ，３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
　第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している。接続孔部Ｈ１，Ｈ２は、図２に示したように、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
　なお、図３では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
　画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
　図４は、ユニットセル５３９の構成の一例を表す等価回路図である。ユニットセル５３９は、複数の画素５４１（図４では、画素５４１Ａ、５４１Ｂ，５４１Ｃ，５４１Ｄの４つ）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含んでいる。上述のように、ユニットセル５３９は、１の画素回路２１０を時分割で動作させることにより、隣り合う２つの画素に設けられた４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
　画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。
　画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤに電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤでは、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲは、例えば、ｎ型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１のユニットセル５３９に接続された複数の行駆動信号線５４２のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤは、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
　１のユニットセル５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１のユニットセル５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１のユニットセル５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１のユニットセル５３９に接続された複数の行駆動信号線５４２のうちの一部である。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、半導体層（後述の図５の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＣＭＯＳトランジスタである。
　ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷－電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。更に、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＣＭＯＳトランジスタである。
　なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。
　選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
［撮像装置の断面構成］
　図５は、撮像装置１の第１基板１００、第２基板２００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図５は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。図６Ａは、第１基板１００の平面レイアウトの一例を模式的に表したものである。図６Ｂは、第２基板２００の平面レイアウトの一例を模式的に表したものである。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間には、例えば、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部（図示せず）とを有している。
　第１基板１００は、受光レンズ４０１側から順に、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓには、フォトダイオードＰＤが埋め込み形成されている。具体的には、半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１２を有しており、それ以外の領域（ｐウェル層１１２よりも深い領域）に、ｎ型半導体領域１１１を有している。例えば、このｎ型半導体領域１１１およびｐウェル層１１２によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１２はｐ型半導体領域である。ここでは、半導体層１００Ｓが、本開示の実施の形態における「第２の半導体層」の一具体例に相当する。
　半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１２内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、図６Ａに示したように、ユニットセル５３９の中央部に互いに近接して設けられている。このユニットセル５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
　ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、正方形状を有する画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、フローティングディフュージョンＦＤ１つの角部に配置され、その対角線上の角部にＶＳＳコンタクト領域１１８が配置されている。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
　第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１１内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
　なお、転送トランジスタＴＲは、平面型トランジスタにより構成されていてもよい。このとき、例えば、半導体層１００Ｓの表面上に転送ゲートＴＧが設けられている。半導体層１００Ｓと転送ゲートＴＧとの間には、ゲート絶縁膜が設けられている。
　半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向（図５では、Ｚ軸方向））に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１２またはｎ型半導体領域１１１との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
　半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１１と固定電荷膜１１４との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１２またはｎ型半導体領域１１１との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
　半導体層１００Ｓと絶縁膜１１５との間には、負の固定電荷を有する固定電荷膜１１４が設けられている。固定電荷膜１１４が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１４は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
　固定電荷膜１１４と絶縁膜１１５との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１４と絶縁膜１１５との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１５は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１５は、例えば、酸化シリコンにより構成されている。
　半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、パッド部１２０，１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
　パッド部１２０，１２１は、半導体層１００Ｓの表面に、例えば絶縁膜（図示せず）を介して選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、ユニットセル５３９毎に、平面視でユニットセル５３９の中央部に配置されている。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２０は、例えば、図６Ａに示したように、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。
　パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方のユニットセル５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方のユニットセル５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト領域１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。
　パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。
　パッド部１２０，１２１は、例えば、ポリシリコン（Poly Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。
　パッド部１２０，１２１は、窒化タンタル（ＴａＮ），アルミニウム（Ａｌ）および銅（Ｃｕ）等の金属材料により構成されていてもよい。
　パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。
　受光レンズ４０１は、例えば、固定電荷膜１１４および絶縁膜１１５を間にして半導体層１００Ｓに対向している。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
　第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、詳細は後述するが、例えば、選択的な領域にウェル領域２１１が設けられている。第２基板２００には、例えば、図６Ｂに示したように、ユニットセル５３９毎に配置された画素回路２１０が設けられている。ウェル領域２１１は、例えば、画素回路２１０を構成する４つのトランジスタのアクティブ領域２００Ｘの周囲に設けられている。ウェル領域２１１は、本開示の実施の形態における「第２の半導体領域」の一具体例に相当するものであり、例えば、ｐ型半導体領域である。画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。ここでは、半導体層２００Ｓが、本開示の実施の形態における「第１の半導体層」の一具体例に相当する。
　第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている。
　絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。換言すると、半導体層２００Ｓは、この絶縁領域２１２により分断されており、この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
　貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔの配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
　貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線層２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端は転送ゲートＴＧに接続されている。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
　素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓが延在している。本実施の形態では、この素子分離領域２１３の下方にウェル領域２１１が選択的に形成されている。
　画素回路２１０は、上記のように、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含んでいる。図６Ｂに示したように、４つのトランジスタのうち、増幅トランジスタＡＭＰと選択トランジスタＳＥＬ、リセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧが、それぞれ、Ｘ軸方向に並設されている。Ｘ軸方向に並設された増幅トランジスタＡＭＰと選択トランジスタＳＥＬ、リセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧは、それぞれ、連続する半導体層２００Ｓに設けられており、増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間、リセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間は、それぞれ、素子分離領域２１３によって素子分離されている。増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられた半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧが設けられた半導体層２００Ｓとは、絶縁領域２１２によって分断されている。
　ここで、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧが、本開示の実施の形態における「第１の能動素子」の一具体例に相当するものである。また、上記４つのトランジスタのうちの１つを「第１の能動素子」とした場合、そのトランジスタに並設され、同じ半導体層２００Ｓに形成されたトランジスタが本開示の実施の形態における「第２の能動素子」に相当する。具体的には、例えば、増幅トランジスタＡＭＰを「第１の能動素子」とした場合、同じ半導体層２００Ｓに形成され、Ｘ軸方向に並設された選択トランジスタＳＥＬが「第２の能動素子」に相当する。
　以下に、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ転送トランジスタＦＤＧならびにこれらが設けられた半導体層２００Ｓの構成について詳細に説明する。なお、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ転送トランジスタＦＤＧの構成要素を互いに区別する必要のない場合には、画素トランジスタと称する。
　増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ転送トランジスタＦＤＧは、例えば、フィン（Ｆｉｎ）型等の三次元構造を有していることが好ましい。
　三次元構造のトランジスタは、チャネルに対向するゲート電極の平面が複数設けられているもの、あるいは、チャネルの周囲にゲート電極の曲面が設けられているものをいう。このような三次元構造のトランジスタでは、平面型のトランジスタと同じフットプリントを有するとき、平面型のトランジスタに比べて実効のゲート幅を大きくすることができる。したがって、三次元構造のトランジスタには、多くの電流が流れ、相互コンダクタンス（ｇｍ）が高くなる。これにより三次元構造のトランジスタでは、平面型のトランジスタに比べて、動作速度を向上させることが可能となる。加えて、ＲＮ（Random Noise）を低減することも可能である。また、三次元構造のトランジスタは、平面型のトランジスタに比べて、ゲート面積が大きくなるので、ＲＴＳ（Random Telegraph Signal）ノイズが小さくなる。
　図７Ａは、図６Ｂに示したＩ－Ｉ’線に対応する断面構成を模式的に表したものである。図７Ｂは、図６Ｂに示したＩＩ－ＩＩ’線に対応する断面構成を模式的に表したものである。図７Ｃは、図６Ｂに示したＩＩＩ－ＩＩＩ’線に対応する断面構成を模式的に表したものである。図７Ｄは、図６Ｂに示したＩＶ－ＩＶ’線に対応する断面構成を模式的に表したものである。
　本実施の形態では、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ転送トランジスタＦＤＧを含む画素トランジスタは、一方向に延伸するフィン２００Ａと、フィン２００Ａの上面および２つの側壁を囲むゲート電極２１４Ｇと、フィン２００Ａの延伸方向の両端部にそれぞれ形成されたソース領域２１４Ｓおよびドレイン領域２１４Ｄと、ゲート電極２１４Ｇとソース領域２１４Ｓおよびゲート電極２１４Ｇとドレイン領域２１４Ｄとの間にそれぞれ設けられたＬＤＤ（Light Doped Drain）領域２１４Ｌとを有する。更に、画素トランジスタは、半導体層２００Ｓ上に形成されたゲート電極２１４Ｇを囲む側壁２１５と、ゲート電極２１４Ｇと半導体層２００Ｓとの間に設けられたゲート絶縁膜２１６とを有する。
　フィン２００Ａは、半導体層２００Ｓを表面２００Ｓ１側から加工することにより形成されたものである。フィン２００Ａは、例えば、Ｙ軸方向に延伸すると共に、半導体層２００Ｓの表面２００Ｓ１に対して略垂直な側壁を有している。換言すると、フィン２００Ａは、半導体層２００Ｓの表面２００Ｓ１に略一定の幅で略垂直方向に立設している。本実施の形態では、フィン２００Ａは、ノンドープな半導体層２００Ｓによって形成されている。ここで、「ノンドープ」とは、素子分離のためのイオンを通過させていない状態とする。このノンドープな領域が、本開示の実施の形態における「第１の半導体領域」の一具体例に相当する。
　なお、図７Ａおよび図７Ｂでは、フィン２００Ａの側壁が半導体層２００Ｓの表面２００Ｓ１に対して垂直に形成されている例を示したが、フィン２００Ａの基底部分が広がるように、基底部分の側壁は曲面を形成していてもよい。これにより、フィン２００Ａの基底部分への応力の集中を緩和し、製造工程中に折れることを防ぐことができ、歩留まりが向上する。
　画素トランジスタは、フィン２００Ａは１つまたは複数有している。具体的には、例えば、増幅トランジスタＡＭＰは、Ｘ軸方向に並設された２つのフィン２００Ａを有している。選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ転送トランジスタＦＤＧは、それぞれ、１つのフィン２００Ａを有している。
　ゲート電極２１４Ｇは、半導体層２００Ｓ内に設けられた垂直部分２１４Ｇａ，２１４Ｇｂと、半導体層２００Ｓの表面２００Ｓ１に対向する水平部分２１４Ｇｃとを含んでいる。垂直部分２１４Ｇａ，２１４Ｇｂは、半導体層２００Ｓの厚み方向に延在している。垂直部分２１４Ｇａ，２１４Ｇｂの一端は水平部分２１４Ｇｃに接し、他端は半導体層２００Ｓ内に設けられている。具体的には、ゲート電極２１４Ｇは、フィン２００Ａの側壁に沿って半導体層２００Ｓに埋め込まれた垂直部分２１４Ｇａ，２１４Ｇｂと、フィン２００Ａを間にＸ軸方向に並設された垂直部分２１４Ｇａと垂直部分２１４Ｇｂとを接続する水平部分２１４Ｇｃとを含んでいる。この垂直部分２１４Ｇａ，２１４Ｇｂが、本開示の実施の形態における「第１の電極部」および「第２の電極部」の一具体例に相当し、水平部分２１４Ｇｃが、本開示の実施の形態における「第３の電極部」の一具体例に相当する。
　また、増幅トランジスタＡＭＰのように、２つのフィン２００Ａを有するトランジスタでは、垂直部分２１４Ｇａと垂直部分２１４Ｇｂとの間に垂直部分２１４Ｇｄをさらに有する。垂直部分２１４Ｇｄは、垂直部分２１４Ｇａ，２１４Ｇｂと同様に、一端は水平部分２１４Ｇｃに接し、他端は半導体層２００Ｓ内に設けられている。この垂直部分２１４Ｇｄが、本開示の実施の形態における「第４の電極部」の一具体例に相当する。
　更に、各画素トランジスタを構成する半導体層２００Ｓのアクティブ領域２００Ｘには切欠部Ｘが形成されている。具体的には、切欠部Ｘは、略矩形形状を有するアクティブ領域２００Ｘ外縁の、ゲート２１４の垂直部分２１４Ｇａ，２１４Ｇｂが埋め込まれるフィン２００Ａ部分に形成される。
　図８は、半導体層２００Ｓの切欠部Ｘに形成されるチャネルを模式的に表したものである。図９は、１つのフィン２００Ａを有する画素トランジスタ（例えば、選択トランジスタＳＥＬ）における半導体層２００Ｓの切欠部Ｘに形成されるチャネルの展開図である。
　本実施の形態では、ゲート電極２１４Ｇの水平部分２１４Ｇｃは、例えば、図６Ｂに示したように、Ｙ軸方向に延伸するフィン２００Ａ全体を覆うと共に、フィン２００Ａの両端部に形成されるソース領域２１４Ｓおよびドレイン領域２１４Ｄの一部を覆うように張り出している。これにより、切欠部Ｘにチャネルが形成されるようになる。具体的には、図８および図９に示したように、ゲート電極２１４Ｇの、水平部分２１４Ｇｃと対向する半導体層２００Ｓの表面２００Ｓ１近傍に表面チャネル２１４Ｃａが、垂直部分２１４Ｇａ，２１４Ｇｂの対向する側面とそれぞれ対向するフィン２００Ａの側壁に側壁チャネル２１４Ｃｂが、垂直部分２１４Ｇａ，２１４Ｇｂのそれぞれの底面と対向する半導体層２００Ｓに底面チャネル２１４Ｃｃが、垂直部分２１４Ｇａ，２１４ＧｂそれぞれにおいてＹ軸方向に対向する一対の側面と対向する半導体層２００Ｓ（例えば、図７Ｂの網掛け部分と対向する半導体層２００Ｓ）に輸送チャネル２１４Ｃｄがそれぞれ形成される。なお、側壁チャネル２１４ＣｂのＹ軸方向の幅は、図９に示したように、半導体層２００Ｓの表面２００Ｓ１から裏面２００Ｓ２に向かって狭くなる。これにより、表面チャネル２１４Ｃａおよび側壁チャネル２１４Ｃｂと共に底面チャネル２１４Ｃｃおよび輸送チャネル２１４Ｃｄを介して電流が流れるようになる。
　配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
　配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２または第３配線層Ｗ３と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。
　例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースとが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと、例えば半導体層２００Ｓに設けられたＶＳＳコンタクト領域に接続された接続部とを接続している。これにより、半導体層２００ＳのＶＳＳコンタクト領域と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
　コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく、あるいは、画素アレイ部５４０の外側の周辺部に設けられていてもよい。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１，２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。
　第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子が入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子が出力部５１０Ｂに接続されている。
［画素トランジスタの製造方法］
　図１０Ａ～図１０Ｊは、図６Ｂ等に示した画素トランジスタの製造方法の一例を表したものである。
　まず、半導体層２００Ｓの表面２００Ｓ１にハードマスクを形成し、フォトリソグラフィおよびエッチングを行い、例えば、図１０Ａに示したように、半導体層２００Ｓの表面２００Ｓ１に複数の溝Ｈ３を形成し、半導体層２００Ｓの表面２００Ｓ１全面に等間隔に立設する複数のフィン２００Ａを形成する。これにより、半導体層２００Ｓの表面２００Ｓ１に略一定の幅で略垂直方向に立設するフィン２００Ａが形成される。
　次に、図１０Ｂに示したように、複数のフィン２００Ａの間の溝Ｈ３を埋めるように、ハードマスク２３１として、例えば窒化シリコン膜を成膜した後、ＣＭＰ（Chemical Mechanical Polishing）によりハードマスク２３１の表面を研削し、平坦化する。続いて、図１０Ｃに示したように、フォトリソグラフィおよびエッチングにより、画素トランジスタのアクティブ領域２００Ｘを保護するようにハードマスク２３１をパターニングする。次に、図１０Ｄに示したように、ハードマスク２３１から露出したフィン２００Ａをエッチングする。このとき、フィン２００Ａの一部が残ることにより凸部２００Ｂが形成される。
　続いて、図１０Ｅに示したように、ハードマスク２３１から露出した半導体層２００Ｓにｐ型の不純物（例えば、ホウ素（Ｂ））を注入してウェル領域２１１を形成する。これにより、ウェル領域２１１はフィン２００Ａの外側に形成されるようになり、フィン部分全てがノンドープな状態なフィン２００Ａが形成される。次に、図１０Ｆに示したように、半導体層２００Ｓ上に、例えば熱酸化により酸化膜２３２を成膜する。続いて、図１０Ｇに示したように、ＣＭＰにより酸化膜２３２およびハードマスク２３１を研削し、表面を平坦化する。これにより、隣り合う画素トランジスタを素子分離する素子分離領域２１３が形成される。このとき、半導体層２００Ｓに形成された凸部２００Ｂは、素子分離領域２１３と嵌合することにより、半導体層２００Ｓと素子分離領域２１３との密着強度を向上させることができる。
　次に、図１０Ｈに示したように、例えば、ホットリン酸溶液を用いてハードマスク２３１を除去した後、複数のフィン２００Ａの側面および上面ならびに隣り合うフィン２００Ａの間に露出する半導体層２００Ｓの表面に連続するゲート絶縁膜２１６を形成する。続いて、図１０Ｉに示したように、隣り合うフィン２００Ａの間およびフィン２００Ａと素子分離領域２１３との間を埋め込むようにポリシリコン膜２３３を成膜する。次に、図１０Ｊに示したように、ポリシリコン膜２３３を加工する。これにより、画素トランジスタ（例えば、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬ）のゲート電極２１４Ｇが形成される。
　その後、ゲート電極２１４Ｇから露出した半導体層２００Ｓのアクティブ領域２００Ｘに、ｎ型の不純物（例えば、リン（Ｐ））を注入してＬＤＤ領域２１４Ｌを形成した後、ゲート電極２１４Ｇの側面に側壁２１５を形成する。最後に、ＬＤＤ領域２１４Ｌよりも高濃度でｎ型の不純物（例えば、ヒ素（Ａｓ））を注入してソース領域２１４Ｓおよびドレイン領域２１４Ｄを形成する、これにより、図７Ａ等に示した画素トランジスタが完成する。
　なお、図７Ａ等では、ウェル領域２１１が素子分離領域２１３の下方にのみ選択的に形成されている例を示したが、これに限定されるものではない。ウェル領域２１１は、例えば、図１１に示したように、フィン２００Ａの基底部分には到達しない範囲で半導体層２００Ｓの裏面２００Ｓ２全面に延在していてもよい。これにより、より安定した素子分離が可能となる。半導体層２００Ｓの裏面２００Ｓ２全面に延在するウェル領域２１１は、例えば、図１２に示したように、半導体層２００Ｓの表面２００Ｓ１をフォトリソグラフィおよびエッチングによって加工して複数の複数のフィン２００Ａを形成する前に、半導体層２００Ｓの表面２００Ｓ１側からのイオンインプラ等によりｐ型の不純物（例えば、ホウ素（Ｂ））を注入してすることにより形成することができる。
　また、図１０Ａでは、半導体層２００Ｓの表面２００Ｓ１全面に等間隔に立設する複数のフィン２００Ａを形成する例を示したが、これに限定されるものではない。例えば、本実施の形態の撮像装置１のように、フォトダイオードＰＤと画素回路２１０とを異なる基板に設ける場合には、画素回路２１０を構成する複数の画素トランジスタを密集させたレイアウトとすることにより、例えば、図１３に示したように、所定の領域にのみ溝Ｈ３を設け、複数のフィン２００Ａを形成するようにしてもよい。換言すると、ダミーとなるフィン２００Ａを形成しなくてもよい。複数の画素トランジスタを密集させたレイアウトとすることにより、ダミーとなるフィン２００Ａを形成しなくても、略一定の幅で略垂直方向に立設するフィン２００Ａを形成することができる。
［撮像装置の動作］
　次に、図１４および図１５を用いて撮像装置１の動作について説明する。図１４および図１５は、図３に各信号の経路を表す矢印を追記したものである。図１４は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図１５は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０のユニットセル５３９各々に到達する。第２基板２００のユニットセル５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は第１基板１００の転送ゲートＴＧに入力され、画素５４１が駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、ユニットセル５３９各々の画素回路２１０に供給される。基準電位は、第１基板１００の画素５４１へも供給される。一方、第１基板１００の画素５４１で光電変換された画素信号は、ユニットセル５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
［作用・効果］
　図１６は、比較例１としての画素トランジスタの平面構成を模式的に表したものである。図１７は、図１６に示したＶ－Ｖ’線に対応する断面構成を模式的に表したものである。図１８は、図１６に示したＶＩ－ＶＩ’線に対応する断面構成を模式的に表したものである。並列配置されたＭＯＳ型のトランジスタ同士を分離する場合、例えばＮ型のトランジスタであれば、例えば図１７に示したように、ＳＴＩ構造を有する素子分離部１２１３の下方から隣り合う同型のトランジスタ同士を覆うようにＰ型のウェル１２１１が隙間なく形成される。そうすると、ウェル１２１１とソース領域１２１４Ｓおよびドレイン領域１２１４Ｄとの間にダイオードが形成される。このダイオードが動作しないようにウェル１２１１に電圧を印加することにより、隣り合うトランジスタ間に電流が流れないようにすることができる。具体的には、例えば、Ｐ型のウェル１２１１にトランジスタで用いられる電圧のうち最も低い電圧を同等以下の電圧を印加することにより、最も電圧の高いドレイン領域１２１４Ｄから隣り合うトランジスタのソース領域１２１４Ｓへ電流が流れるのを阻止することができる。
　一般的なＮＭＯＳトランジスタの製造工程では、素子分離部１２１３の加工後に、例えばｐ型の不純物（例えば、ホウ素（Ｂ））を注入して半導体層１２００の全面にわたってウェル１２１１を形成する。その後、溝を形成した後、ゲート加工、ＬＤＤ注入、側壁加工およびソース領域およびドレイン領域を形成するｎ型の不純物（例えば、ヒ素（Ａｓ））の注入等の工程を経ることにより、図１７および図１８に示したような断面構成を有するトランジスタが形成される。このようにして形成されたトランジスタは、図１７および図１８に示したように、Ｐ型のウェル１２１１がフィン１２００Ａの基底部分に形成されているため、チャネルが反転しても電流が流れにくい領域ができてしまう。例えば、平面型のＮＭＯＳトランジスタのｇｍを１としたとき、ｇｍが１．６倍となるようにチャネル長（Ｌ）／チャネル幅（Ｗ）を設計したフィン型トランジスタを作製しても、上記方法を用いて作製されたフィン型トランジスタのｇｍは１．４となる。また、フィン１２００Ａの基底部分がチャネルとして寄与しない影響により、ＲＴＳ（Random Telegraph Signal）ノイズについても想定ほど改善されない。
　これに対して本実施の形態の撮像装置１は、フィン型の三次元構造を有する画素トランジスタにおいて、ゲート電極２１４Ｇを構成する垂直部分２１４Ｇａ，２１４Ｇｂの間に形成されるフィン２００Ａ全体をノンドープな半導体層２００Ｓで形成するようにした。これにより、フィン２００Ａ全体をチャネル領域として利用することができようになる。よって、一般的なフィン型トランジスタと比較して、ｇｍを向上させることができる。また、ＲＴＳノイズを改善することができる。
　以上により、本実施の形態の撮像装置１では、一般的なフィン型の画素トランジスタを備えた撮像装置と比較して、デバイス特性を向上させることが可能となる。
　図１９は、複数のフィン１２００Ａの平面レイアウトの一例を表す模式的に表したものである。図２０は、図１９に示した平面レイアウトでエッチングによりフィン１２００Ａを形成した際の各フィン１２００Ａの断面形状の一例を模式的に表したものである。図２０は、図１９に示した平面レイアウトでエッチングによりフィン１２００Ａを形成した際の各フィン１２００Ａの断面形状の他の例を模式的に表したものである。例えば、図１９に示した平面レイアウトを有する複数のフィン１２００Ａを、異方性エッチングを用いて形成した場合、フィン１２００Ａの側面にはテーパが形成される。異方性のドライエッチングは、エッチングガスとエッチングされる材料との反応生成物の再付着とエッチングのバランスにより垂直に加工することができる。しかしながら、周辺のエッチング面積が異なる場合、エッチング面積の違いによって反応生成物の付着とエッチングのバランスが変化する。
　図１９に示したように、Ｗ２＜Ｗ１＜Ｗ３＜Ｗ４の順に隣り合うフィン１２００Ａの間隔が広くなるレイアウトにおいて、例えば、間隔Ｗ２で隣り合うフィン１２００Ａの側壁が垂直になるようにエッチングガスの流量や圧力、電極の電圧等を調整した場合、図２０に示したように、間隔Ｗ２で隣り合うフィン１２００Ａの側壁は垂直に加工できるものの、その他の部分の間隔に応じて側壁にテーパが形成される。また、間隔Ｗ３と間隔Ｗ４との間のフィン１２００Ａの側壁が垂直になるようにエッチングガスの流量や圧力、電極の電圧等を調整した場合、図２１に示したように、間隔Ｗ３，Ｗ４よりも狭い間隔で配置されたフィン１２００Ａは、側壁が過剰にエッチングされてしまい胴曲がりな断面形状となる。このように、胴曲がりな断面形状のフィン１２００Ａの表面にゲート絶縁膜を成膜した場合、くびれた部分に成膜されるゲート絶縁膜が極端に薄くなり、耐久性の低下やブレイクダウンの原因となる。
　これに対して、隣り合うフィンの間隔が等しくなるようにダミーのフィンを配置して周辺のエッチング面積を均一にする方法が考えられるが、本実施の形態の撮像装置１のように周囲に貫通電極が配置される場合には、容易にダミーのフィンを配置するはできない。そのため、前述した固体撮像装置では、フィン幅が半導体基板の深さ方向に狭まる垂直ゲート電極部の形状が採用されていた。しかしながら、基底部分のフィン幅が広いため、結果的にトランジスタのピッチが基底部分のフィン幅で制限されてしまい、トランジスタのサイズが大きくなるという問題がある。更に、レイアウト毎にフィンの断面形状が胴曲がりにならないようなエッチング条件の検討が求められる。
　本実施の形態の撮像装置１では、上述したように、複数のフィン１２０Ａとアクティブ領域１２０Ｘとを分けて加工するようにした。具体的には、図１０Ａに示したように、ダミーのフィン２００Ａを含めて複数のフィン２００Ａが等間隔となるように溝Ｈ３を形成した後、ダミーのフィン２００Ａを選択的に除去して素子分離領域２１３形成するようにした。これにより、全てのフィン２００Ａの側壁が略垂直に加工されるようになる。よって、フィン２００Ａの幅方向（Ｘ軸方向）のトランジスタのサイズを縮小することができるため、面積効率を向上させることができる。また、フィン２００Ａを形成するための溝Ｈ３の幅は略一定であるため、エッチング条件の検討時間を削減することができる。更に、フィン２００Ａの側壁が略垂直となることにより、短チャネル特性（ＳＣＥ）を改善することができる。
　図２２は、比較例２としての画素トランジスタの平面構成を模式的に表したものである。図２３は、図２２に示したＶＩＩＩ－ＶＩＩＩ’線に対応する断面構成を模式的に表したものである。図２４は、図２２に示したＩＸ－ＩＸ’線に対応する断面構成を模式的に表したものである。図２５は、比較例２および実施例の相互コンダクタンス（ｇｍ）を表したものである。図２６は、比較例２および実施例の電流電圧特性を表したものである。図２３に示したように、ゲート電極１２１４Ｇの埋め込み部分にテーパがなくなれば、埋め込まれたゲート電極１２１４Ｇの底面にチャネルが形成される。しかしながら、底面のチャネルの両端には素子分離部１２１３があるため、チャネルが反転しても電流が流れない。また、フィン１２００Ａの深さを深く（例えば、２００ｎｍ）し、フィン１２００Ａの基底部分に対応する深さまでソース領域１２１４Ｓおよびドレイン領域１２１４Ｄを形成しようとすると、不純物が垂直チャネル部分に拡散してしまい、オフできないトランジスタとなる。一般に、ソース領域１２１４Ｓおよびドレイン領域１２１４Ｄの深さは１００ｎｍ～１５０ｎｍ程度が限界であり、それよりも深い部分では不純物濃度が低くなる。そのため、１００ｎｍ～１５０ｎｍを超える深さのフィン１２００Ａの垂直チャネル部分は、ソース領域１２１４Ｓおよびドレイン領域１２１４Ｄの抵抗が高くなるため、あまり電流が流れない。
　これに対して本実施の形態の撮像装置１では、略矩形形状を有するアクティブ領域２００Ｘ外縁に切欠部Ｘを形成し、この切欠部Ｘにゲート２１４の垂直部分２１４Ｇａ，２１４Ｇｂを形成すると共に、ソース領域２１４Ｓおよびドレイン領域２１４Ｄの一部を覆うように水平部分２１４Ｇｃを張り出させることにより、切欠部Ｘに表面チャネル２１４Ｃａに加えて側壁チャネル２１４Ｃｂ、底面チャネル２１４Ｃｃおよび輸送チャネル２１４Ｃｄが形成される。よって、図２５および図２６に示したように、上述したトランジスタ（比較例２）と比較して、同じ面積のトランジスタでもより高いｇｍを有すると共に、優れた電流電圧特性を有するトランジスタを提供することが可能となる。
　以下、本開示の変形例１，２ならびに適用例および応用例について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜２．変形例＞
（２－１．変形例１）
　図２７は、本開示の変形例１に係る画素トランジスタの断面構成を模式的に表したものである。
　上記実施の形態では、ソース領域２１４Ｓ側およびドレイン領域２１４Ｄ側に張り出すゲート電極２１４Ｇを構成する水平部分２１４Ｇｃの幅が同じ例を示したが、これに限定されるものではない。本変形例では、図２７に示したように、ゲート電極２１４Ｇを構成する水平部分２１４Ｇｃのドレイン領域２１４Ｄ側への張り出し幅（Ｗ５）をソース領域２１４Ｓ側への張り出し幅（Ｗ６）よりも大きく（Ｗ５＞Ｗ６）した。
　ＮＭＯＳトランジスタでは、ホットキャリア注入（ＨＣＩ）現象の発生による閾値電圧の上昇や移動度の低下に起因して電流値が減少するという課題がある。その対策として、ドレイン側の電界が高くならないようにＬＤＤ領域を形成した後、ゲート電極の周囲に側壁を形成し、ＬＤＤ領域よりも不純物濃度の高いソース領域およびドレイン領域を形成する。図２８は、側壁幅によるノイズ電流（Ｉｓｕｂ）と寿命との関係を表したものである。側壁幅を縮小してフットプリントを小さくしようとすると、寿命が短くなることがわかる。
　これに対して本変形例では、高い電圧が印加されるドレイン領域２１４Ｄ側へ、ゲート電極２１４Ｇを構成する水平部分２１４Ｇｃをより大きく張り出すようにした。ドレイン領域２１４Ｄ側への水平部分２１４Ｇｃの張り出しは、側壁２１５の形成と同等の効果を得ることができる。具体的には、水平部分２１４Ｇｃをドレイン領域２１４Ｄ側に大きく張り出すことにより、ドレイン領域２１４Ｄとチャネル端部との距離を確保できるため、ゲート電極１４２Ｇ端部の電界を緩和することができる。また、ドレイン領域２１４Ｄとチャネル領域との間に、電界を緩和するＬＤＤ領域２１４Ｌを形成する領域を十分に確保することができる。
　よって、寿命を犠牲にすることなく、電流が流れる方向（Ｙ軸方向）のトランジスタのサイズを縮小することが可能となる。
（２－２．変形例２）
　図２９Ａ～図２９Ｋは、本開示の変形例２に係る画素トランジスタの製造方法の一例を表したものである。
　まず、図２９Ａに示したように、ウェル領域２１１を予め形成した半導体層２００Ｓにフォトリソグラフィおよびエッチングを行い、アクティブ領域以外の半導体層２００Ｓを加工する。次に、図２９Ｂに示したように、シリコン窒化膜（ＳｉＮ膜）２３５を成膜し、ＣＭＰにより表面を平坦化した後、リソグラフィ技術によってハードマスク２３４をパターニングする。続いて、図２９Ｃに示したように、ＳｉＮ膜２３５をエッチングした後、ＳｉＮ膜２３５から露出した半導体層２００Ｓにｐ型の不純物（例えば、ホウ素（Ｂ））を注入してウェル領域２１１を延出させる。
　次に、図２９Ｄに示したように、半導体層２００Ｓ上に、例えば熱酸化により素子分離領域２１３となる酸化膜を成膜する。続いて、図２９Ｅに示したように、ＣＭＰにより素子分離領域２１３となる酸化膜およびＳｉＮ膜２３５を研削し、表面を平坦化した後、ハードマスク２３６を成膜する。このハードマスク２３６は、酸化膜や、酸化膜上にシリコン窒化膜を積層する等の多層膜を用いてもよい。続いて、図２９Ｆに示したように、リソグラフィ技術によってハードマスク２３６をパターニングする。
　続いて、図２９Ｇに示したように、ハードマスク２３６から露出した半導体層２００Ｓをエッチングして同じ幅を有する溝Ｈ３を形成する。これにより、複数のフィン２００Ａが形成される。次に、図２９Ｈに示したように、ホットリン酸溶液を用いてハードマスク２３６を除去する。続いて、図２９Ｉに示したように、複数のフィン２００Ａの側面および上面ならびに隣り合うフィン２００Ａの間に露出する半導体層２００Ｓの表面に連続するゲート絶縁膜２１６を形成した後、隣り合うフィン２００Ａの間およびフィン２００Ａと素子分離領域２１３との間を埋め込むようにポリシリコン膜２３３を成膜する。
　次に、図２９Ｊに示したように、ポリシリコン膜２３３を加工する。これにより、画素トランジスタ（例えば、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬ）のゲート電極２１４Ｇが形成される。その後、ゲート電極２１４Ｇから露出した半導体層２００Ｓのアクティブ領域２００Ｘに、ｎ型の不純物（例えば、リン（Ｐ））を注入してＬＤＤ領域２１４Ｌを形成した後、ゲート電極２１４Ｇの側面に側壁２１５を形成する。最後に、ＬＤＤ領域２１４Ｌよりも高濃度でｎ型の不純物（例えば、ヒ素（Ａｓ））を注入してソース領域２１４Ｓおよびドレイン領域２１４Ｄを形成する、これにより、図２９Ｋに示した画素トランジスタが完成する。
　図３０は、図２９Ｋに示した増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬの平面構成を模式的に表したものである。本変形例の製造工程を用いて製造された画素トランジスタは、先に素子分離領域２１３を形成するため、切欠部Ｘを形成する、アクティブ領域の外縁に形成される溝Ｈ３がそのまま残る。そのため、上記実施の形態において説明した製造工程を用いて製造された画素トランジスタの切欠部Ｘに形成されるゲート電極２１４Ｇの垂直部分２１４Ｇａ，２１４Ｇｂよりも幅広となる。具体的には、上記実施の形態では、ゲート電極２１４Ｇの垂直部分２１４Ｇａ，２１４Ｇｂの幅は、例えば、増幅トランジスタＡＭＰのアクティブ領域に埋め込まれる垂直部分２１４Ｇｄよりも小さいのに対して、本変形例の製造工程を用いて形成されたゲート電極２１４Ｇの垂直部分２１４Ｇａ，２１４Ｇｂの幅は、例えば、増幅トランジスタＡＭＰのアクティブ領域に埋め込まれる垂直部分２１４Ｇｄと略同じ幅となる。その分、ゲート電極２１４Ｇの面積が大きくなる。
　このように、上記実施の形態の画素トランジスタと比較して面積効率が低下するものの、素子分離領域２１３を形成した後に複数のフィン２００Ａを形成するようにしても、上記実施の形態と同様の効果が得られる画素トランジスタを形成することができる。
＜３．適用例＞
（適用例１）
　上記撮像装置１等は、例えば、デジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話等、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。図３１は、電子機器１０００の概略構成を表したものである。
　電子機器１０００は、例えば、レンズ群１００１と、撮像装置１と、ＤＳＰ（Digital Signal Processor）回路１００２と、フレームメモリ１００３と、表示部１００４と、記録部１００５と、操作部１００６と、電源部１００７とを有し、バスライン１００８を介して相互に接続されている。
　レンズ群１００１は、被写体からの入射光（像光）を取り込んで撮像装置１の撮像面上に結像するものである。撮像装置１は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００２に供給する。
　ＤＳＰ回路１００２は、撮像装置１から供給される信号を処理する信号処理回路である。ＤＳＰ回路１００２は、撮像装置１からの信号を処理して得られる画像データを出力する。フレームメモリ１００３は、ＤＳＰ回路１００２により処理された画像データをフレーム単位で一時的に保持するものである。
　表示部１００４は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像装置１で撮像された動画または静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
　操作部１００６は、ユーザによる操作に従い、電子機器１０００が所有する各種の機能についての操作信号を出力する。電源部１００７は、ＤＳＰ回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５および操作部１００６の動作電源となる各種の電源を、これら供給対象に対して適宜供給するものである。
（適用例２）
　図３２Ａは、撮像装置１を備えた光検出システム２０００の全体構成の一例を模式的に表したものである。図３２Ｂは、光検出システム２０００の回路構成の一例を表したものである。光検出システム２０００は、赤外光Ｌ２を発する光源部としての発光装置２００１と、光電変換素子を有する受光部としての光検出装置２００２とを備えている。光検出装置２００２としては、上述した撮像装置１を用いることができる。光検出システム２０００は、さらに、システム制御部２００３、光源駆動部２００４、センサ制御部２００５、光源側光学系２００６およびカメラ側光学系２００７を備えていてもよい。
　光検出装置２００２は光Ｌ１と光Ｌ２とを検出することができる。光Ｌ１は、外部からの環境光が被写体（測定対象物）２１００（図３２Ａ）において反射された光である。光Ｌ２は発光装置２００１において発光されたのち、被写体２１００に反射された光である。光Ｌ１は例えば可視光であり、光Ｌ２は例えば赤外光である。光Ｌ１は、光検出装置２００２における光電変換部において検出可能であり、光Ｌ２は、光検出装置２００２における光電変換領域において検出可能である。光Ｌ１から被写体２１００の画像情報を獲得し、光Ｌ２から被写体２１００と光検出システム２０００との間の距離情報を獲得することができる。光検出システム２０００は、例えば、スマートフォン等の電子機器や車等の移動体に搭載することができる。発光装置２００１は例えば、半導体レーザ、面発光半導体レーザ、垂直共振器型面発光レーザ（ＶＣＳＥＬ）で構成することができる。発光装置２００１から発光された光Ｌ２の光検出装置２００２による検出方法としては、例えばｉＴＯＦ方式を採用することができるが、これに限定されることはない。ｉＴＯＦ方式では、光電変換部は、例えば光飛行時間（Time-of-Flight；ＴＯＦ）により被写体２１００との距離を測定することができる。発光装置２００１から発光された光Ｌ２の光検出装置２００２による検出方法としては、例えば、ストラクチャード・ライト方式やステレオビジョン方式を採用することもできる。例えばストラクチャード・ライト方式では、あらかじめ定められたパターンの光を被写体２１００に投影し、そのパターンのひずみ具合を解析することによって光検出システム２０００と被写体２１００との距離を測定することができる。また、ステレオビジョン方式においては、例えば２以上のカメラを用い、被写体２１００を２以上の異なる視点から見た２以上の画像を取得することで光検出システム２０００と被写体との距離を測定することができる。なお、発光装置２００１と光検出装置２００２とは、システム制御部２００３によって同期制御することができる。
＜４．応用例＞
（内視鏡手術システムへの応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図３３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図３３では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図３４は、図３３に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１１４０２に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、検出精度が向上する。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
（移動体への応用例）
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３６は、撮像部１２０３１の設置位置の例を示す図である。
　図３６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、上記実施の形態およびそれらの変形例１，２ならびに適用例および応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。
　例えば、上記実施の形態では、光電変換部（フォトダイオードＰＤ）と画素回路（画素回路２１０）とが、それぞれ異なる基板（第１基板１００および第２基板２００）に設けられた例を示したが、これに限定されるものではない。例えば、画素回路２１０は、フォトダイオードＰＤが形成された、第１基板１００と構成する半導体層１００Ｓの表面に転送トランジスタＴＲと共に形成するようにしてもよい。その場合も、本技術を適用することにより同様の効果を得ることができる。
　また、本技術は、撮像装置以外の種々の半導体装置や電子機器に適用することができる。具体的には、光検出素子、受光素子、光電変換素子、電離放射エネルギー変換素子、半導体検出器、集積回路およびメモリ等の半導体素子を備えた電子機器にも適用することができる。なお、本技術を撮像装置に適用する場合には、上記実施の形態の撮像装置１のように、フォトダイオードＰＤと画素回路２１０とが、それぞれ異なる基板（第１基板１００および第２基板２００）に設けられた構成の方が、フォトダイオードＰＤを構成するｐウェル層１１２の影響を受けないためより大きな効果を得ることができる。
　なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　なお、本開示は以下のような構成をとることも可能である。以下の構成によれば、第１の能動素子のゲート電極を構成する第１の電極部および第２の電極部が埋め込まれる第１の半導体層において、第１の電極部と第２の電極部との間にノンドープな第１の半導体領域を形成するようにした。これにより、第１の電極部と第２の電極部との間の第１の半導体層全体をチャネル領域として利用できるようになるため、デバイス特性を向上させることが可能となる。
（１）
　受光量に応じた電荷を生成する光電変換部と、
　前記光電変換部において生成された電荷に対して所定の動作を行うと共に、第１の方向に並設される第１の電極部および第２の電極部ならびに前記第１の電極部と前記第２の電極部とを接続する第３の電極部を含むゲート電極を有する第１の能動素子と、
　対向する第１の面および第２の面を有し、前記第１の面側において前記ゲート電極の前記第１の電極部および前記第２の電極部が埋め込まれると共に、前記第１の電極部と前記第２の電極部との間にノンドープな第１の半導体領域を有する第１の半導体層と
　を備えた撮像装置。
（２）
　前記光電変換部は、前記第１の半導体層に埋め込み形成されている、前記（１）に記載の撮像装置。
（３）
　前記第１の半導体層の前記第２の面側に配線層を介して積層される第２の半導体層をさらに有し、
　前記光電変換部は、前記第２の半導体層に埋め込み形成されている、前記（１）または（２）に記載の撮像装置。
（４）
　前記第１の半導体領域の外側に、前記第１の半導体層の前記第１の面に埋め込まれた絶縁性を有する分離部をさらに有し、
　前記第１の半導体層は、前記分離部に接して前記第２の面まで広がる、第１の導電型の不純物がドープされた第２の半導体領域を有する、前記（１）乃至（３）のうちのいずれか１つに記載の撮像装置。
（５）
　前記第２の半導体領域は、前記第２の面側において前記第１の半導体層の全面に延在している、前記（４）に記載の撮像装置。
（６）
　前記第１の能動素子と前記第１の方向に並設され、前記光電変換部において生成された電荷に対して所定の動作を行うと共に、第１の方向に並設される第１の電極部および第２の電極部ならびに前記第１の電極部と前記第２の電極部とを接続する第３の電極部を含むゲート電極を有する第２の能動素子をさらに有する、前記（１）乃至（５）のうちのいずれか１つに記載の撮像装置。
（７）
　前記第１の半導体層は、前記第１の能動素子の前記第１の電極部と前記第２の電極部との間に設けられた前記第１の半導体領域からなる第１の立設部と、前記第２の能動素子の前記第１の電極部と前記第２の電極部との間に設けられた前記第１の半導体領域からなる第２の立設部との間に凸部を有し、
　前記凸部は、前記第１の能動素子と前記第２の能動素子とを電気的に分離する分離部によって覆われ、
　前記第１の立設部、前記第２の立設部および前記凸部は、前記第１の方向に互いに略同じ幅を有すると共に等間隔に配置されている、前記（６）に記載の撮像装置。
（８）
　前記第１の能動素子は、
　前記第１の電極部と前記第２の電極部との間の前記第１の半導体層の前記第１の面近傍に形成される表面チャネルと、
　前記表面チャネルから前記第１の電極部および前記第２の電極部の互いに対向する第１の側面それぞれに沿って延在する側壁チャネルと、
　前記第１の電極部および前記第２の電極部の底面にそれぞれ形成され、前記側壁チャネルと連続する底面チャネルと、前記表面チャネル近傍から前記第１の電極部および前記第２の電極部それぞれの第１の側面と隣接する第２の側面に沿って延在し、前記底面チャネルと連続する輸送チャネルとを有する、前記（１）乃至（７）のうちのいずれか１つに記載の撮像装置。
（９）
　前記側壁チャネルは、前記第１の面側から前記第２の面側に向かって幅が狭くなる、前記（８）に記載の撮像装置。
（１０）
　前記輸送チャネルは、前記第１の電極部および前記第２の電極部それぞれの底部に形成される前記底面チャネルそれぞれに対して少なくとも２つ形成される、前記（８）または（９）に記載の撮像装置。
（１１）
　前記第１の電極部および前記第２の電極部は、それぞれ、平面視において、前記第１の方向に対して略垂直な第２の方向に延伸し、
　前記第１の半導体層は、平面視において、前記第１の半導体領域を含むと共に、前記第２の方向に対応する一対の第１の辺と前記第１の方向に対向する一対の第２の辺とかなる略矩形形状を有する、前記第１の能動素子のアクティブ領域を有し、
　前記アクティブ領域は、前記一対の第２の辺の少なくとも一方に、前記第１の電極部および／または前記第２の電極部が埋め込まれることによって形成される切欠部を有する、前記（１）乃至（１０）のうちのいずれか１つに記載の撮像装置。
（１２）
　前記第１の能動素子は、前記第１の電極部と前記第２の電極部との間に設けられると共に、前記第３の電極部と接続された第４の電極部を有し、
　前記第４の電極部は、前記第１の半導体領域に埋め込まれている、前記（１）乃至（１１）のうちのいずれか１つに記載の撮像装置。
（１３）
　前記第１の電極部、前記第２の電極部および前記第４の電極部は、互いに前記第１の方向に同じ幅を有する、前記（１２）に記載の撮像装置。
（１４）
　前記第１の電極部および前記第２の電極部の前記第１の方向の幅は、前記第４の電極部の前記第１の方向の幅よりも小さい、前記（１２）または（１３）に記載の撮像装置。
（１５）
　前記第１の電極部および前記第２の電極部は、それぞれ、平面視において、前記第１の方向に対して略垂直な第２の方向に延伸し、
　前記第３の電極部は、前記第１の半導体層の前記第１の面上に形成されると共に、前記第１の電極部および前記第２の電極部それぞれの延伸方向の両端部の外側に張り出す張出部を有し、
　前記第１の電極部および前記第２の電極部それぞれの前記両端部のうち、一の端部側に張り出した第１の張出部の前記一の端部からの張出幅と、他の端部側に張り出した第２の張出部の前記他の端部からの張出幅とは互いに異なる、前記（１）乃至（１４）のうちのいずれか１つに記載の撮像装置。
（１６）
　前記第１の半導体領域は、平面視において、前記第１の電極部と前記第２の電極部との間を前記第２の方向に延伸し、
　前記第１の半導体層は、前記第１の半導体領域の延伸方向に両端部に、それぞれ、第２の導電型の不純物がドープされた第３の半導体領域を有する、前記（１５）に記載の撮像装置。
（１７）
　前記第１の半導体領域の延伸方向の両端部に形成された前記第３の半導体領域のうち、一の端部側の前記第３の半導体領域は前記第１の能動素子のソース領域であり、前記他の端部側の前記第３の半導体領域は前記第１の能動素子のドレイン領域であり、
　前記第１の張出部は、前記ソース領域側に張り出しており、
　前記第２の張出部は、前記ドレイン領域側に張り出しており、
　前記第２の張出部の張出幅は、前記第１の張出部の張出幅よりも大きい、前記（１６）に記載の撮像装置。
（１８）
　前記第１の能動素子は、前記光電変換部において生成された前記電荷に基づいて画素信号を生成する画素回路を構成する１または複数のトランジスタである、前記（１）乃至（１７）のうちのいずれか１つに記載の撮像装置。
（１９）
　受光量に応じた電荷を生成する光電変換部と、
　対向する第１の面および第２の面を有する第１の半導体層と、
　前記光電変換部において生成された電荷に対して所定の動作を行うと共に、第１の方向に並設される第１の電極部および第２の電極部ならびに前記第１の電極部と前記第２の電極部とを接続する第３の電極部を含むゲート電極を有する第１の能動素子とを備え、
　前記第１の電極部および前記第２の電極部は、それぞれ、前記第１の半導体層の前記第１の面側に埋め込まれると共に、それぞれ、平面視において、前記第１の方向に対して略垂直な第２の方向に延伸し、
　前記第３の電極部は、前記第１の半導体層の前記第１の面上に形成されると共に、前記第１の電極部および前記第２の電極部それぞれの延伸方向の両端部の外側に張り出す張出部を有し、
　前記第１の電極部および前記第２の電極部それぞれの前記両端部のうち、一の端部側に張り出した第１の張出部の前記一の端部からの張出幅と、他の端部側に張り出した第２の張出部の前記他の端部からの張出幅とは互いに異なる
　撮像装置。
　本出願は、米国特許商標庁において２０２２年７月１２日に出願された米国特許出願番号６３／３３８，５５６号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (18)

  1. 　受光量に応じた電荷を生成する光電変換部と、
    　前記光電変換部において生成された電荷に対して所定の動作を行うと共に、第１の方向に並設される第１の電極部および第２の電極部ならびに前記第１の電極部と前記第２の電極部とを接続する第３の電極部を含むゲート電極を有する第１の能動素子と、
    　対向する第１の面および第２の面を有し、前記第１の面側において前記ゲート電極の前記第１の電極部および前記第２の電極部が埋め込まれると共に、前記第１の電極部と前記第２の電極部との間にノンドープな第１の半導体領域を有する第１の半導体層と
    　を備えた撮像装置。
  2. 　前記光電変換部は、前記第１の半導体層に埋め込み形成されている、請求項１に記載の撮像装置。
  3. 　前記第１の半導体層の前記第２の面側に配線層を介して積層される第２の半導体層をさらに有し、
    　前記光電変換部は、前記第２の半導体層に埋め込み形成されている、請求項１に記載の撮像装置。
  4. 　前記第１の半導体領域の外側に、前記第１の半導体層の前記第１の面に埋め込まれた絶縁性を有する分離部をさらに有し、
    　前記第１の半導体層は、前記分離部に接して前記第２の面まで広がる、第１の導電型の不純物がドープされた第２の半導体領域を有する、請求項１に記載の撮像装置。
  5. 　前記第２の半導体領域は、前記第２の面側において前記第１の半導体層の全面に延在している、請求項４に記載の撮像装置。
  6. 　前記第１の能動素子と前記第１の方向に並設され、前記光電変換部において生成された電荷に対して所定の動作を行うと共に、第１の方向に並設される第１の電極部および第２の電極部ならびに前記第１の電極部と前記第２の電極部とを接続する第３の電極部を含むゲート電極を有する第２の能動素子をさらに有する、請求項１に記載の撮像装置。
  7. 　前記第１の半導体層は、前記第１の能動素子の前記第１の電極部と前記第２の電極部との間に設けられた前記第１の半導体領域からなる第１の立設部と、前記第２の能動素子の前記第１の電極部と前記第２の電極部との間に設けられた前記第１の半導体領域からなる第２の立設部との間に凸部を有し、
    　前記凸部は、前記第１の能動素子と前記第２の能動素子とを電気的に分離する分離部によって覆われ、
    　前記第１の立設部、前記第２の立設部および前記凸部は、前記第１の方向に互いに略同じ幅を有すると共に等間隔に配置されている、請求項６に記載の撮像装置。
  8. 　前記第１の能動素子は、
    　前記第１の電極部と前記第２の電極部との間の前記第１の半導体層の前記第１の面近傍に形成される表面チャネルと、
    　前記表面チャネルから前記第１の電極部および前記第２の電極部の互いに対向する第１の側面それぞれに沿って延在する側壁チャネルと、
    　前記第１の電極部および前記第２の電極部の底面にそれぞれ形成され、前記側壁チャネルと連続する底面チャネルと、前記表面チャネル近傍から前記第１の電極部および前記第２の電極部それぞれの第１の側面と隣接する第２の側面に沿って延在し、前記底面チャネルと連続する輸送チャネルとを有する、請求項１に記載の撮像装置。
  9. 　前記側壁チャネルは、前記第１の面側から前記第２の面側に向かって幅が狭くなる、請求項８に記載の撮像装置。
  10. 　前記輸送チャネルは、前記第１の電極部および前記第２の電極部それぞれの底部に形成される前記底面チャネルそれぞれに対して少なくとも２つ形成される、請求項８に記載の撮像装置。
  11. 　前記第１の電極部および前記第２の電極部は、それぞれ、平面視において、前記第１の方向に対して略垂直な第２の方向に延伸し、
    　前記第１の半導体層は、平面視において、前記第１の半導体領域を含むと共に、前記第２の方向に対応する一対の第１の辺と前記第１の方向に対向する一対の第２の辺とかなる略矩形形状を有する、前記第１の能動素子のアクティブ領域を有し、
    　前記アクティブ領域は、前記一対の第２の辺の少なくとも一方に、前記第１の電極部および／または前記第２の電極部が埋め込まれることによって形成される切欠部を有する、請求項１に記載の撮像装置。
  12. 　前記第１の能動素子は、前記第１の電極部と前記第２の電極部との間に設けられると共に、前記第３の電極部と接続された第４の電極部を有し、
    　前記第４の電極部は、前記第１の半導体領域に埋め込まれている、請求項１に記載の撮像装置。
  13. 　前記第１の電極部、前記第２の電極部および前記第４の電極部は、互いに前記第１の方向に同じ幅を有する、請求項１２に記載の撮像装置。
  14. 　前記第１の電極部および前記第２の電極部の前記第１の方向の幅は、前記第４の電極部の前記第１の方向の幅よりも小さい、請求項１２に記載の撮像装置。
  15. 　前記第１の電極部および前記第２の電極部は、それぞれ、平面視において、前記第１の方向に対して略垂直な第２の方向に延伸し、
    　前記第３の電極部は、前記第１の半導体層の前記第１の面上に形成されると共に、前記第１の電極部および前記第２の電極部それぞれの延伸方向の両端部の外側に張り出す張出部を有し、
    　前記第１の電極部および前記第２の電極部それぞれの前記両端部のうち、一の端部側に張り出した第１の張出部の前記一の端部からの張出幅と、他の端部側に張り出した第２の張出部の前記他の端部からの張出幅とは互いに異なる、請求項１に記載の撮像装置。
  16. 　前記第１の半導体領域は、平面視において、前記第１の電極部と前記第２の電極部との間を前記第２の方向に延伸し、
    　前記第１の半導体層は、前記第１の半導体領域の延伸方向に両端部に、それぞれ、第２の導電型の不純物がドープされた第３の半導体領域を有する、請求項１５に記載の撮像装置。
  17. 　前記第１の半導体領域の延伸方向の両端部に形成された前記第３の半導体領域のうち、一の端部側の前記第３の半導体領域は前記第１の能動素子のソース領域であり、前記他の端部側の前記第３の半導体領域は前記第１の能動素子のドレイン領域であり、
    　前記第１の張出部は、前記ソース領域側に張り出しており、
    　前記第２の張出部は、前記ドレイン領域側に張り出しており、
    　前記第２の張出部の張出幅は、前記第１の張出部の張出幅よりも大きい、請求項１６に記載の撮像装置。
  18. 　前記第１の能動素子は、前記光電変換部において生成された前記電荷に基づいて画素信号を生成する画素回路を構成する１または複数のトランジスタである、請求項１に記載の撮像装置。
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