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WO2022223284A1 - Verfahren zur herstellung eines bauteils mit kavität und bauteil mit kavität - Google Patents

Verfahren zur herstellung eines bauteils mit kavität und bauteil mit kavität Download PDF

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WO2022223284A1
WO2022223284A1 PCT/EP2022/058954 EP2022058954W WO2022223284A1 WO 2022223284 A1 WO2022223284 A1 WO 2022223284A1 EP 2022058954 W EP2022058954 W EP 2022058954W WO 2022223284 A1 WO2022223284 A1 WO 2022223284A1
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WO
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layer
semiconductor chip
intermediate layer
component
carrier
Prior art date
Application number
PCT/EP2022/058954
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English (en)
French (fr)
Inventor
Lutz Höppel
Original Assignee
Osram Opto Semiconductors Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Osram Opto Semiconductors Gmbh filed Critical Osram Opto Semiconductors Gmbh
Priority to CN202280030000.9A priority Critical patent/CN117178379A/zh
Priority to DE112022000750.8T priority patent/DE112022000750A5/de
Priority to US18/287,727 priority patent/US20240186460A1/en
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • a component with at least one cavity is specified.
  • a method for producing a component in particular the component with at least one cavity or with a plurality of cavities, is specified.
  • a suitable reflective environment that is suitable for beam shaping should be generated around every emission point, for example around every picture element (pixel).
  • a suitable reflective environment that is suitable for beam shaping should be generated around every emission point, for example around every picture element (pixel).
  • a component generally has cavities in which individual light-emitting semiconductor chips, such as light-emitting semiconductor diodes or micro-LEDs, are arranged. If the cavities have vertical depths that are smaller or slightly larger than the usual vertical heights of the semiconductor chips, the cavities could be produced before the semiconductor chips are attached. Side walls of the cavities can be provided with thin, radiation-reflecting metal layers. Such metal layers can at the same time be set up for electrical contacting of the semiconductor chips arranged in the cavities. However, this harbors a latent risk of possible short circuits during the electrical wiring of the semiconductor chips and during the operation of the component.
  • One object is to specify a component, in particular an optoelectronic component in the form of a display, with a high level of compactness, improved beam-shaping properties and increased stability with respect to electrical short circuits.
  • a further object is to specify a reliable and cost-efficient method for producing a component, in particular a component described here.
  • this has a carrier, at least one semiconductor chip and a cover layer.
  • the cover layer is arranged on the carrier, for example, and has a cavity in which the semiconductor chip is arranged.
  • the semiconductor chip is set up to generate electromagnetic radiation in the infrared, visible or ultraviolet spectral range.
  • the semiconductor chip can be a micro-LED.
  • the cover layer has a vertical height that differs depending on the lateral positions of the cover layer, for example.
  • the top layer may have a reduced vertical height at positions of the intermediate layer.
  • a component is often described below only in connection with at least one semiconductor chip and at least one cavity in the cover layer. However, it is possible for such a component to have a single semiconductor chip and a single cavity in the cover layer or a plurality of cavities in the cover layer and a plurality of semiconductor chips.
  • the features of the component described below in connection with a semiconductor chip and a cavity can be used analogously for a component with a plurality of semiconductor chips and a plurality of cavities in the cover layer.
  • the component can be an optoelectronic component, in particular a display.
  • Each cavity with the semiconductor chip(s) arranged therein can form a picture element, ie a pixel, of the component.
  • the component has an intermediate layer.
  • the intermediate layer is designed to be electrically insulating, for example.
  • the intermediate layer can be arranged in regions between the carrier and the top layer. It is possible for the intermediate layer and/or the top layer to be/is arranged in regions directly on the carrier.
  • the intermediate layer can extend into the cavity or into the cavities along the lateral direction. For example, the intermediate layer borders, in particular directly, on the semiconductor chip arranged in the cavity.
  • the intermediate layer can be free from being covered by the cover layer within the cavity(ies). Outside the cavity / s, the intermediate layer of the top layer covered, in particular completely covered. If the cover layer has a plurality of cavities, the intermediate layer can have a plurality of partial layers, in particular a plurality of laterally spaced partial layers, the partial layers each extending into or through one of the cavities.
  • a lateral direction is understood to mean a direction which runs, in particular, parallel to a main extension surface of the carrier.
  • a vertical direction is understood to mean a direction which is in particular directed perpendicularly to the main extension surface of the carrier. The vertical direction and the lateral direction are orthogonal to each other.
  • this has a carrier, at least one semiconductor chip, an intermediate layer and a cover layer.
  • the semiconductor chip, the intermediate layer and the cover layer are arranged on the carrier.
  • the cover layer has at least one cavity in which the semiconductor chip is arranged.
  • the intermediate layer is arranged in regions along the vertical direction between the carrier and the cover layer. The intermediate layer extends into the cavity along a lateral direction, the intermediate layer adjoining the semiconductor chip, in particular directly adjoining the semiconductor chip arranged in the cavity.
  • the intermediate layer which is designed in particular to be electrically insulating, a risk of short circuits between electrical supply lines or connections to the semiconductor chip can be largely avoided or ruled out.
  • the chip transfer can and does take place on flat surfaces therefore no complex stepped stamps that would negatively affect placement accuracy.
  • a permanent connection of the semiconductor chips to the intended mounting areas is reproducible and can be designed to be significantly more reliable. Wiring starting from a front side of the semiconductor chip should only overcome a minimum of topography. Furthermore, significantly deeper cavities could be produced. This allows more options for beam shaping and, in particular, allows stronger forward emission.
  • inner walls or side flanks of the cavity can be provided with a reflective material in a simple manner, with the reflective material being able to be selected independently of a material for electrical contact layers.
  • this degree of freedom makes it possible to dispense with possible cover layers, which would otherwise be recommended, for example, for a more reliable generation of chip interconnects or for the necessary insulation. Without such cover layers, significantly higher degrees of reflection can be achieved for the side flanks of the cavity.
  • the intermediate layer completely encloses the semiconductor chip in lateral directions.
  • the intermediate layer can partially or completely cover side faces of the semiconductor chip.
  • a front side or a rear side of the semiconductor chip is not covered by the intermediate layer, in particular except for cavities under the semiconductor chip starting from its side flanks. These cavities can be partially or completely filled by the intermediate layer.
  • the intermediate layer has a lateral width that is greater than a lateral width of the semiconductor chip.
  • the intermediate layer can completely or only partially enclose the semiconductor chip in lateral directions.
  • the intermediate layer completely covers at least one side surface of the semiconductor chip along its entire width. Further side areas of the semiconductor chip can be covered by the intermediate layer only in certain areas or not at all.
  • the intermediate layer has a lateral width that is smaller than a lateral width of the semiconductor chip.
  • the intermediate layer only partially covers a side surface of the semiconductor chip.
  • the intermediate layer only partially covers the side area of the semiconductor chip along the entire width of the side area.
  • the semiconductor chip has a front side facing away from the carrier, which is flush with the intermediate layer in the vertical direction or protrudes vertically beyond the intermediate layer. Deviating from this, it is also possible for a front side of the intermediate layer to protrude slightly beyond the front side of the semiconductor chip along the vertical direction.
  • the latter has a reflection layer which is formed on the inner walls of the cavity.
  • the reflection layer can be formed from an electrically insulating material.
  • the reflection layer is electrically isolated from the semiconductor chip.
  • the component has a first contact layer and a second contact layer for making electrical contact with the semiconductor chip.
  • the intermediate layer is arranged in regions along the vertical direction between the first contact layer and the second contact layer, the intermediate layer electrically insulating the first contact layer from the second contact layer.
  • the first contact layer or the second contact layer can be formed from a radiation-transmissive electrically conductive material.
  • the semiconductor chip is located between the first contact layer and the second contact layer.
  • the semiconductor chip has, in particular, a first electrical contact point on its rear side and a second electrical contact point on its front side.
  • the first contact layer is electrically isolated from the second contact layer by the intermediate layer.
  • the semiconductor chip partially covers the first contact layer in a plan view.
  • the first contact layer has at least one subregion or subregions, the subregion or subregions protruding laterally out of the semiconductor chip in a plan view.
  • the protruding part area or the protruding part areas of the first contact layer can be at least partially or completely covered by the intermediate layer in plan view.
  • the semiconductor chip is arranged in the vertical direction between the first contact layer and the second contact layer.
  • the second contact layer can be arranged on a front side of the semiconductor chip which is remote from the carrier.
  • the second contact layer at least partially or completely covers the front side of the semiconductor chip.
  • the second contact layer is formed, for example, from a radiation-transmissive material, in particular from a transparent and electrically conductive material.
  • the carrier has a base body, in particular an electrically insulating base body, vias, inner connection layers and outer connection layers.
  • the inner connection layers and the outer connection layers are arranged on opposite surfaces of the base body.
  • the vias extend through the body. The vias can each electrically connect one of the inner connection layers to one of the outer connection layers.
  • the semiconductor chip has a vertical height.
  • the cavity has a vertical depth.
  • a ratio of the vertical depth of the cavity to the vertical height of the semiconductor chip can be between 2 and 20 inclusive, for example between 2 and 15 inclusive, between 2 and 10 inclusive, between 2 and 5 inclusive, between 3 and 10 inclusive or between 5 inclusive and 10 In accordance with at least one embodiment of the component, this has a plurality of semiconductor chips.
  • the cover layer can have a plurality of cavities, at least one or exactly one of the semiconductor chips being arranged in each of the cavities, the inner walls of which are provided in particular with a reflection layer.
  • a method for producing a component, in particular a component described here, is specified, in which the cavity or the plurality of cavities is formed only after the setting or arrangement or after the electrical wiring of the semiconductor chip or semiconductor chips.
  • the semiconductor chips can be arranged or wired without significant differences in the topography on the carrier, which is designed as a display backplane, for example .
  • the intermediate layer for topography compensation can be formed on the carrier.
  • the intermediate layer and the semiconductor chips differ in their vertical heights by at most 30%, 25%, 20%, 10%, 5% or at most 3%. It is possible for the intermediate layer to terminate flush with the associated semiconductor chip on a vertical plane. An at least regionally planar contacting of the semiconductor chip can thus be achieved due to the small or hardly existing differences in the topography.
  • the intermediate layer can be designed to be electrically insulating. In this case, the intermediate layer electrically insulate different contact layers, which are arranged for example above and below the intermediate layer, from one another.
  • the intermediate layer can also be designed to be transparent to radiation.
  • the intermediate layer is designed with regard to its material composition and layer thickness such that it has a transmittance of at least 50%, 60%, 70%, 80% or at least 90% for radiation in the visible or ultraviolet spectral range, for example.
  • An intermediate layer designed in this way has hardly any negative impact on the efficiency of the component.
  • the method described here is particularly suitable for the production of a component described here.
  • the features described in connection with the component can therefore also be used for the method and vice versa.
  • the semiconductor chip is arranged on the carrier.
  • the intermediate layer is applied to the carrier, the intermediate layer laterally adjoining the semiconductor chip.
  • the cover layer is applied to the intermediate layer and to the carrier, with at least one cavity being formed in the cover layer, in which cavity the semiconductor chip is arranged.
  • the intermediate layer is arranged in regions along the vertical direction between the support and the cover layer. The intermediate layer extends into the cavity along the lateral direction. Be particular the arrangement of the semiconductor chip, the application of the intermediate layer and the application of the cover layer are carried out in the order given.
  • the semiconductor chip is electrically wired before the cover layer is applied to the intermediate layer and to the carrier.
  • the semiconductor chip can thus be positioned and wired in a simple manner. Since the cavity is only formed after the semiconductor chip has been positioned, the cavity with any desired vertical depth can be formed in a simple manner.
  • a planar contact layer is formed on a front side of the intermediate layer remote from the carrier for the purpose of electrically wiring the semiconductor chip.
  • Figures 1A, 1B, IC, ID, IE and 1F are schematic representations of various method steps of an exemplary embodiment of a method for producing a component, which is shown schematically in particular in Figure 1F in a sectional view and in Figure 1G in a plan view,
  • FIGS. 2A and 2B are schematic representations of a further exemplary embodiment of a component in a sectional view and in a plan view
  • 3A shows a schematic representation of a method step according to a further exemplary embodiment of a method for producing a component, which is shown schematically in particular in FIG. 3B in a sectional view and in FIG. 3C in a plan view
  • FIGS. 2A and 2B are schematic representations of a further exemplary embodiment of a component in a sectional view and in a plan view
  • 3A shows a schematic representation of a method step according to a further exemplary embodiment of a method for producing a component, which is shown schematically in particular in FIG. 3B in a sectional view and in FIG. 3C in a plan view
  • FIGS. 2A and 2B are schematic representations of a further exemplary embodiment of a component in a sectional view and in a plan view
  • 3A shows a schematic representation of a method step according to a further exemplary embodiment of
  • FIGS. 4A, 4B and 5 are schematic representations of further exemplary embodiments of a component in a sectional view or in a plan view.
  • FIGS. 1A to 1F show various method steps of a method for producing a component 10.
  • a carrier 1 is provided, on which at least one semiconductor chip 2 or a plurality of semiconductor chips 2 is positioned or mounted.
  • the carrier 1 can be a carrier plate or part of the carrier plate of a display.
  • the carrier 1 or the carrier plate can have a plurality of transistors, for example a plurality of thin-film transistors (TFT), which are not shown in FIG. 1A for reasons of clarity.
  • the transistors are set up for driving, in particular for individually driving the semiconductor chips 2 .
  • the carrier 1 can be a so-called TFT backplane. It is also possible that the transistors are integrated in a separate control board. According to FIG.
  • the carrier 1 has a base body IG, which stabilizes the carrier 1 mechanically. At least 50%, 60%, 80% or 90% of the total volume or the total weight of the carrier 1 can be allotted to the base body IG.
  • the base body IG is formed from an electrically insulating material.
  • the carrier 1 has a front side IV, which can be formed in some areas by the surface of the base body IG.
  • the carrier 1 has at least a first inner connection layer 61 and a second inner connection layer 62 on a front side of the base body IG, which are spatially spaced apart from one another in the lateral direction and, in particular, are associated with different electrical polarities of the component 1 .
  • the carrier 1 can have a plurality of such pairs composed of the first inner connection layer 61 and the second inner connection layer 62, the pairs being assigned to a semiconductor chip 2, for example.
  • Each pair of the first inner connection layer 61 and the second inner connection layer 62 can be set up for electrically contacting a semiconductor chip 2 , in particular precisely one semiconductor chip 2 .
  • the component 1 can have a common inner electrode instead of the first inner connection layers 61 or instead of the second inner connection layers 62 .
  • the device 1 has a common electrode and a plurality of second inner terminal layers 62 or a plurality of first inner terminal layers 61 .
  • the second inner connection layers 62 or the first inner connection layers 61 can be arranged in openings of the common, in particular contiguous, electrode.
  • the carrier 1 has at least a first outer connection layer 81 and a second outer connection layer 82 on a rear side of the base body IG, which are spatially spaced apart from one another in the lateral direction and, in particular, are spatially spaced apart from one another and electrically insulated by an electrically insulating separating layer 80.
  • a rear side 10R of the component 10 or a rear side IR of the carrier 1 can be formed in some areas by surfaces of the outer connection layers 81 and 82 and in some areas by surfaces of the separating layer 80 .
  • the carrier 1 can have several such pairs of the first outer connection layer 81 and the second outer connection layer 82 . It is possible for the carrier 1 to have a common outer electrode instead of the first outer connection layers 81 or instead of the second outer connection layers 82 .
  • the second outer connection layers 82 or the first outer connection layers 81 can be arranged in openings of the common outer, in particular contiguous, electrode.
  • external electrical contact can be made with the semiconductor chip 2 via the rear side IR or 10R, for example exclusively via the rear side IR or 10R, on the outer connection layers 81 and 82 .
  • the component 1 can be part of a larger assembly, so that in particular the rear side IR or 10R is not exposed.
  • the composite has a carrier plate on which the component 1 is arranged.
  • the carrier plate can have transistors which are set up for electrical control, in particular for individual electrical control of the semiconductor chips 2 .
  • the carrier 1 has at least a first through contact 71 and a second through contact 72 .
  • the vias 71 and 72 extend along the vertical direction, in particular through the base body IG.
  • the first/second outer connection layer 81/82 is electrically conductively connected to the first/second inner connection layer 61/62 via the first/second via 71/72.
  • the carrier 1 can have a plurality of such pairs of the first through contact 71 and the second through contact 72 .
  • first connection layers 61 and 81 and the first via 71 are assigned to a first electrode, for example an anode of the component 10 .
  • the second connection layers 62 and 82 and the second via 72 can be associated with a second electrode, for example a cathode of the component 10 or of the semiconductor chip 2 .
  • a transistor can be connected to the anode or to the cathode.
  • the semiconductor chip 2 is electrically conductively connected to the first inner connection layer 61 via a first contact layer 51 .
  • the first contact layer 51 is located along the vertical direction between the semiconductor chip 2 and the first inner connection layer 61.
  • the first contact layer 51 or the first inner connection layer 61 can be laterally connected via a side surface 2S or protrude beyond a plurality of side surfaces 2S of the semiconductor chip 2.
  • This lateral edge region is shown schematically in FIG. 1A as a lateral subregion 51L of the first contact layer 51 or as a lateral subregion 61L of the first inner connection layer 61.
  • the lateral partial area 51L or 61L is not covered by the semiconductor chip 2.
  • the semiconductor chip 2 has a front side 2V.
  • the front side 2V is one
  • the semiconductor chip 2 can be designed as a volume emitter.
  • the side surfaces 2S can also be designed as radiation exit surfaces.
  • a part or the entire rear side of the semiconductor chip 2 can also be embodied as a radiation exit area.
  • the first contact layer 51 is formed of a transparent electrically conductive material such as indium tin oxide (ITO).
  • the underlying first inner connection layer 61 can be embodied as an electrically conductive mirror layer.
  • the first inner terminal layer 61 comprises CrMo/MoAl. Deviating from this, it is possible for the first contact layer 51 to be formed from an electrically conductive and radiation-reflecting material.
  • an intermediate layer 3 is applied to the carrier 1, in particular after the semiconductor chip 2 has been arranged.
  • the intermediate layer 3 adjoins the semiconductor chip 2 , in particular directly adjoins the semiconductor chip 2 .
  • the intermediate layer 3 can enclose the semiconductor chip 2 partially or completely.
  • a side face 2S of a plurality of side faces 2S of the semiconductor chip 2 can be partially or completely covered by a material of the intermediate layer 3 .
  • the material of the intermediate layer 3 is a radiation-transmissive material.
  • the semiconductor chip 2 has a vertical height 2H.
  • the intermediate layer 3 has a vertical height 3H. It is possible that the vertical height 2H will change by at most 30%, 20%, 15%, 10%, 5% or at most 3% from the vertical height 3H.
  • the semiconductor chip 2 can protrude slightly beyond the intermediate layer 3 along the vertical direction, or vice versa. However, it is possible that within the manufacturing tolerances the front side 2V of the semiconductor chip 2 is flush with a front side 3V of the intermediate layer 3 that faces away from the carrier 1 .
  • the manufacturing tolerances can be in the micron range, about ⁇ 1 pm or less, for example ⁇ 800 nm, ⁇ 500 nm, ⁇ 300 nm or ⁇ 100 nm.
  • the intermediate layer 3 can first be applied areally to the carrier 1, in particular to the base body IG, to the second inner connection layer 62 and to the semiconductor chip 2.
  • partial areas of the carrier 1, for example partial areas of the base body IG and the second inner connection layer 62, and the front side 2V of the semiconductor chip 2 can be uncovered from the material of the intermediate layer 3.
  • intermediate layer 3 is structured using a mask. As shown schematically in FIG. 1B, the intermediate layer 3 has at least one opening 30 in which the second inner connection layer 62 is freely accessible in some areas.
  • the intermediate layer 3 can adjoin each of the semiconductor chips 2 , in particular directly adjoin each of the semiconductor chips 2 .
  • the intermediate layer 3 can be designed to be continuous.
  • a second contact layer 52 is formed on the intermediate layer 3.
  • the second contact layer 52 extends from the opening 30 of the intermediate layer 3 via the front side 3V of the intermediate layer 3 to the front side 2V of the semiconductor chip 2.
  • the second contact layer 52 is made of an electrically conductive transparent material, for example an electrically conductive transparent oxide (TCO).
  • the second contact layer 52 can partially or completely cover the front side 2V of the semiconductor chip 2 .
  • the second contact layer 52 can be designed as a planar contact. Within the opening 30, the second contact layer 52 extends along the vertical direction from a bottom surface of the opening 30 via side walls of the opening 30 to the front side 3V of the intermediate layer 3. An intermediate connection layer 50 can be formed within the opening 30 to achieve improved electrical contact , which is arranged between the second contact layer 52 and the second inner connection layer 62.
  • the semiconductor chip 2 is electrically conductively connected to the outer connection layers 81 and 82 via the first contact layer 51 and the second contact layer 52 .
  • the intermediate layer 3 is located along the vertical direction in some areas between the first contact layer 51 and the second contact layer 52.
  • the intermediate layer 3 thus serves in particular as an insulating layer between the first contact layer 51 and the second contact layer 52.
  • Lateral subregions 51L or 61L of the first contact layer 51 or the first inner connection layer 61, which protrude laterally from the semiconductor chip 2 in a plan view of the front side IV of the carrier 1, can be partially or completely covered by the intermediate layer 3. This significantly reduces the risk of short circuits.
  • the cover layer 4 is formed according to FIG.
  • the cover layer 4 can be formed from a lacquer material, in particular from a lacquer with photoactive components.
  • a material of the cover layer 4 is applied to exposed surfaces of the intermediate layer 3, the second contact layer 52, the carrier 1, in particular the base body IG, and/or the semiconductor chip 2.
  • the opening 30 of the intermediate layer 3 can be completely filled with the material of the cover layer 4 .
  • the cover layer 4 can directly or indirectly adjoin the intermediate layer 3, the second contact layer 52, the carrier 1, the base body IG of the carrier 1 and/or the semiconductor chip 2. It is possible that the covering layer 4 initially completely covers the intermediate layer 3, the second contact layer 52, the semiconductor chip 2 and/or the carrier 1 in a plan view of the carrier 1 .
  • a cavity 40 is formed in the cover layer 4.
  • the cavity 40 can be formed at the position of the semiconductor chip 2 by structuring the cover layer 4, for example by removing the material of the cover layer 4.
  • FIG. It is possible for the cover layer 4 to be structured downstream using its photoactive component(s). It is possible that partial areas of the second contact layer 52, the intermediate layer 3, the semiconductor chip 2 and/or the carrier 1 in the cavity 40 are exposed become/are.
  • FIG. 1E in particular, only a section of the component 10 with a cavity 40 in the cover layer 4 is shown schematically. Deviating from this, it is possible for the component 10 to have a plurality of such sections, in particular contiguous sections, with a plurality of corresponding cavities 40 .
  • the cover layer 4 has a vertical height 4H.
  • the vertical height 4H can be different. If the cover layer 4 is directly adjacent to the carrier 1 at a first position, for example, the cover layer 4 can have a maximum vertical height 4H, which defines a vertical depth 40T of the cavity 40, in particular the maximum vertical depth 40T of the cavity 40. If the cover layer 4 is directly adjacent to the second contact layer 52 or to the intermediate layer 3 at a second position, for example, the cover layer 4 has a reduced vertical height 4H compared to the first position.
  • the maximum vertical depth 40T of the cavity 40 which is given by the maximum vertical height 4H of the cover layer 4, is in particular greater than or equal to the sum of the vertical height 3H of the intermediate layer 3, the layer thickness of the second contact layer 52 and the reduced vertical height 4H .
  • a ratio of the vertical depth 40T of the cavity 40 to the vertical height 2H of the semiconductor chip 2 can be between 2 and 20 inclusive, for example between 2 and 15 inclusive, between 2 and 10 inclusive, between 2 and 5 inclusive, between 3 and 10 inclusive or between 5 and 10 inclusive.
  • the inner walls of the cavity 40 are provided with a reflection layer 4R.
  • the inner walls of the cavity 40 are/are completely covered with a material of the reflection layer 4R.
  • the inner walls of the cavity 40 are slanted.
  • the reflection layer 4R can be formed from an electrically insulating material or from an electrically conductive material.
  • the reflection layer 4R is designed to be electrically conductive, it is possible for the reflection layer 4R to be in electrical contact with the second contact layer 52 . However, it is preferred that the reflection layer 4R is electrically insulated from the second contact layer 52 . For example, as shown schematically in Figures 2A and 2B, there is an insulating layer 60 between the reflective layer 4R and the second contact layer 52.
  • Encapsulation layer 9 are partially or completely filled.
  • the encapsulation layer 9 is in particular designed to be radiation-transmissive. It is possible for the encapsulation layer 9 to have scattering particles, reflection particles and/or phosphors for converting the radiation emitted by the semiconductor chip 2 . It is also possible for at least one small converter plate to be arranged in the cavity 40 or on the cavity 40 .
  • FIG. 1G shows the component 10 shown in particular in FIG. 1F in a plan view.
  • the intermediate layer 3 is in the form of a tie bar on which the second contact layer 52 is formed.
  • the intermediate layer 3 has a lateral width 3B which, in particular, is greater than a lateral width 52B of the second contact layer 52.
  • the intermediate layer 3 extends into the cavity 40 along the lateral direction. In a plan view, the intermediate layer 3 is thus located both inside and outside the cavity 40.
  • the semiconductor chip 2 arranged in the cavity 40 is completely surrounded by the intermediate layer 3 in the lateral direction.
  • the lateral partial regions 51L and 61L of the first contact layer 51 and of the first inner connection layer 61 which protrude laterally from the semiconductor chip 2 in a top view, can be partially or completely covered by the cover layer 3.
  • the first contact layer 51 is arranged between the semiconductor chip 2 and the first inner connection layer 61 along the vertical direction.
  • the first inner connection layer 61 has a larger cross section than the first contact layer 51 and protrudes laterally beyond the first contact layer 51 .
  • the first contact layer 51 can have a larger cross section than the semiconductor chip 2 and protrudes laterally beyond the semiconductor chip 2 .
  • the semiconductor chip 2 is arranged between the first contact layer 51 and the second contact layer 52 along the vertical direction. Since the electrically insulating intermediate layer 3 is arranged between the first contact layer 51 and the second contact layer 52 and partially or in particular completely covers the lateral partial regions 51L and 61L of the first contact layer 51 and the first inner connection layer 61, the risk of short circuits can be minimized.
  • the second contact layer 52 which in particular consists of a transparent and electrically conductive material is formed, completely cover the semiconductor chip 2 in plan view.
  • the semiconductor chip 2 has a lateral width 2B that is smaller than the lateral width 52B of the second contact layer 52.
  • the intermediate layer 3 outside the opening 40 has a smaller lateral width than the cover layer 4.
  • the second contact layer 52 can be formed exclusively on the intermediate layer 3. Outside the opening 40 the intermediate layer 3 or the second contact layer 52 can be completely covered by the cover layer 4 .
  • the second contact layer 52 can be formed in regions on the cover layer 3, the first contact layer 51, the first inner connection layer 61 and in regions on the semiconductor chip 2 in a plan view.
  • the cover layer 4 is not present. In other words, the intermediate layer 3 within the opening 40 is free from being covered by the cover layer 4.
  • FIGS. 1A to 1F are particularly suitable for the production of a component 10 in accordance with all of the exemplary embodiments described here.
  • the features described in connection with the method steps can therefore also be used for the component 10 described here and vice versa.
  • the exemplary embodiment of a component 10 illustrated in FIG. 2A essentially corresponds to the component 10 illustrated in FIG. 1F.
  • the insulating layer 60 is exclusive arranged within the cavity 40.
  • the insulation layer 60 is used as a separating layer between the reflection layer 4R and the second contact layer 52, the first contact layer 51 and/or the first inner connection layer 61.
  • the insulation layer 60 is directly adjacent to the reflection layer 4R, the first inner connection layer 61, the second contact layer 52 and/or the first contact layer 51.
  • the insulation layer 60 can be designed to be continuous or have at least two partial layers that are separate from one another.
  • the semiconductor chip 2 is only partially surrounded by the intermediate layer 3.
  • the intermediate layer 3 can completely cover at least one side face 2S of the semiconductor chip 2 .
  • the intermediate layer 3 partially covers further side areas 2S of the semiconductor chip 2 . This is shown schematically in FIG. 2B, for example.
  • FIG. 2B shows a component 10 which is illustrated in particular in FIG. 2A in a sectional view.
  • the semiconductor chip 2, the first inner connection layer 61 and/or the first contact layer 51 can be completely surrounded by the insulation layer 60.
  • the exemplary embodiment of a component 10 illustrated in FIG. 2B essentially corresponds to the component 10 illustrated in FIG 2 only partially. It is also conceivable that the one shown in FIG. 2B Insulation layer 60 is not present. As a further alternative, it is possible for the insulation layer 60 to be embodied in such a way that it covers, in particular completely covers, the lateral subregions 51L and 61L of the first contact layer 51 or the first inner connection layer 61, for example if these lateral subregions 51L and 61L do not or are only partially covered by the intermediate layer 3. Such a configuration of the insulating layer 60 can be used for all exemplary embodiments of a component 10, in particular if the semiconductor chip 2 is not completely surrounded by the intermediate layer 3.
  • the reflection layer 4R can be designed to be electrically conductive or electrically insulating.
  • the method step shown in Figure 3A essentially corresponds to the method step shown in Figure 1B of a method for producing a component 10.
  • Figure 3A explicitly shows that the front side 2V of the semiconductor chip 2 is connected to the front side 3V of the intermediate layer 3 flush.
  • the intermediate layer 3 extends through the cavity 40 .
  • the second contact layer 52 can be designed exclusively as a planar contact.
  • the component 10 shown in FIGS. 3B and 3C essentially corresponds to the component 10 shown in FIGS. 1F and 1G.
  • the intermediate layer 3 can extend through the cavity 40 or through a plurality of cavities 40 . If the component 10 has a plurality of cavities 40 and a plurality of semiconductor chips 2 arranged in the cavities 40, the intermediate layer 3 can be designed to be continuous overall. If the intermediate layer 3 extends into the respective cavities 40 but not through the respective cavities 40, the intermediate layer 3 can have a plurality of laterally spaced partial layers, the partial layers of the intermediate layer 3 each extending into one of the cavities 40.
  • the second contact layer 52 only extends into the cavity 40 and not through the cavity 40.
  • the second contact layer 52 can be designed to be continuous.
  • the semiconductor chips 2 arranged in the cavities 40 have a common electrode.
  • the number of the second inner connection layers 62, the second vias 72 and/or the second outer connection layers 82 can be reduced.
  • the semiconductor chips 2 are controlled individually, in particular via the plurality of the first outer connection layers 81 and the first vias 71.
  • FIGS. 4A and 4B essentially corresponds to the exemplary embodiment of a component illustrated in FIGS. 1F and 1G Component 10.
  • the semiconductor chip 2 is only partially enclosed by the intermediate layer 3.
  • the intermediate layer 3 borders on three different side areas 2S of the semiconductor chip 2 .
  • a side face 2S of the semiconductor chip 2 can be completely covered by the material of the intermediate layer 3 .
  • Two further side areas 2S of the semiconductor chip 2 can be partially covered by the material of the intermediate layer 3 .
  • the second contact layer 52 is designed such that its lateral width 52B is smaller than the lateral width 2B of the semiconductor chip 2.
  • the intermediate layer 3 can be completely surrounded by the cover layer 4 in lateral directions. If the intermediate layer 3 has a plurality of laterally spaced partial layers, each of which extends into one of the cavities 40, each of the partial layers of the intermediate layer 3 can be completely surrounded by the cover layer 4 in lateral directions.
  • the lateral width 3B of the intermediate layer 3 is still larger than the lateral width 2B of the semiconductor chip 2 or the lateral width 52B of the second contact layer 52.
  • the lateral width 3B of the intermediate layer 3 it is possible for the lateral width 3B of the intermediate layer 3 to be smaller than the lateral width 2B of the semiconductor chip 2. This is shown schematically in FIG. 5, for example.
  • the component 10 shown in FIG. 5 thus essentially corresponds to the component 10 shown in FIG. 4B, with the difference that the intermediate layer 3 is only attached to one of the Side faces 2S of the semiconductor chip 2 is adjacent.
  • the intermediate layer 3 thus only partially covers the lateral partial regions 51L and 61L of the first contact layer 51 and the first inner connection layer 61 .
  • the lateral partial regions 51L and 61L of the first contact layer 51 or the first inner connection layer 61 which are not or only partially covered by the intermediate layer 3 in a top view, can be covered by the insulation layer 60 and/or by the encapsulation layer 9, in particular completely covered.
  • a possible electrical short circuit between the second contact layer 52 or the reflection layer 4R and the first contact layer 51 or the first inner connection layer 61 can thus continue to be reliably prevented.
  • the intermediate layer 3 which is formed in particular before the formation of the cavity/s 40, many advantages can be achieved with regard to beam shaping, reduction of the risk of short circuits and with regard to the production of a component 10 described here.

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Abstract

Es wird ein Bauteil (10) mit einem Träger (1), zumindest einem Halbleiterchip (2), einer Zwischenschicht (3) und einer Deckschicht (4) angegeben, wobei - der Halbleiterchip (2), die Zwischenschicht (3) und die Deckschicht (4) auf dem Träger (1) angeordnet sind, - die Deckschicht (4) zumindest eine Kavität (40) aufweist, in der der Halbleiterchip (2) angeordnet ist, - die Zwischenschicht (3) elektrisch isolierend ausgeführt ist und entlang vertikaler Richtung bereichsweise zwischen dem Träger (1) und der Deckschicht (4) angeordnet ist, - sich die Zwischenschicht (3) entlang lateraler Richtung in die Kavität (40) hinein erstreckt und an den Halbleiterchip (2) angrenzt, und - die Deckschicht (4) eine vertikale Höhe (4H) aufweist, die abhängig von den lateralen Positionen der Deckschicht (4) unterschiedlich ist und an den Positionen der Zwischenschicht (3) eine verringerte vertikale Höhe (4H) aufweist. Des Weiteren wird ein Verfahren zur Herstellung eines Bauteils (10) angegeben.

Description

Beschreibung
VERFAHREN ZUR HERSTELLUNG EINES BAUTEILS MIT KAVITÄT UND
BAUTEIL MIT KAVITÄT
Es wird ein Bauteil mit zumindest einer Kavität angegeben.
Des Weiteren wird ein Verfahren zur Herstellung eines Bauteils, insbesondere des Bauteils mit zumindest einer Kavität oder mit mehreren Kavitäten angegeben.
Bei einem optoelektronischen Bauteil zum Beispiel in Form eines Displays sollte um jeden Emissionspunkt, etwa um jeden Bildpunkt (Pixel), eine passende reflektive Umgebung erzeugt werden, die zur Strahlformung geeignet ist. Ein solches Bauteil weist in der Regel Kavitäten auf, in denen einzelne lichtemittierende Halbleiterchips, etwa lichtemittierende Halbleiterdioden oder Mikro-LEDs, angeordnet sind. Weisen die Kavitäten vertikale Tiefen auf, die kleiner oder kaum größer sind als die üblichen vertikalen Höhen der Halbleiterchips, könnten die Kavitäten vor dem Anbringen der Halbleiterchips erzeugt werden. Seitenwände der Kavitäten können mit dünnen strahlungsreflektierenden Metalllagen versehen werden. Solche Metalllagen können zugleich zur elektrischen Kontaktierung der in den Kavitäten angeordneten Halbleiterchips eingerichtet sein. Dies birgt jedoch eine latente Gefahr für mögliche Kurzschlüsse während der elektrischen Verdrahtung der Halbleiterchips sowie während des Betriebs des Bauteils.
Es wurde festgestellt, dass je tiefer die Kavitäten sind, umso besser eine gewünschte Vorwärtsemission erreicht werden kann. Erstrebenswert sind daher Kavitäten, deren Tiefen deutlich größer sind als die vertikalen Höhen der in den Kavitäten angeordneten Halbleiterchips. Tiefere Kavitäten behindern jedoch die Platzierung sowie die Verdrahtung der Halbleiterchips, da größere topographische Unterschiede überwunden werden müssten.
Eine Aufgabe ist es, ein Bauteil, insbesondere ein optoelektronisches Bauteil in Form eines Displays, mit hoher Kompaktheit, verbesserten Strahlformungseigenschaften und erhöhter Stabilität gegenüber elektrischen Kurzschlüssen anzugeben. Eine weitere Aufgabe ist es, ein zuverlässiges und kosteneffizientes Verfahren zur Herstellung eines Bauteils, insbesondere eines hier beschriebenen Bauteils anzugeben.
Diese Aufgaben werden durch das Bauteil gemäß dem unabhängigen Anspruch sowie durch das Verfahren zur Herstellung eines Bauteils gemäß einem weiteren unabhängigen Anspruch gelöst. Weitere Ausgestaltungen und Weiterbildungen des Bauteils oder des Verfahrens sind Gegenstand der abhängigen Ansprüche.
Gemäß zumindest einer Ausführungsform eines Bauteils weist dieses einen Träger, zumindest einen Halbleiterchip und eine Deckschicht auf. Die Deckschicht ist zum Beispiel auf dem Träger angeordnet und weist eine Kavität auf, in der der Halbleiterchip angeordnet ist. Insbesondere ist der Halbleiterchip zur Erzeugung elektromagnetischer Strahlung im infraroten, sichtbaren oder im ultravioletten Spektralbereich eingerichtet. Der Halbleiterchip kann eine Mikro-LED sein.
Die Deckschicht weist eine vertikale Höhe aufweist, die abhängig von den lateralen Positionen der Deckschicht zum Beispiel unterschiedlich ist. Die Deckschicht kann an Positionen der Zwischenschicht eine verringerte vertikale Höhe aufweisen. Aus Übersichtlichkeitsgründen wird im Folgenden ein Bauteil oft lediglich im Zusammenhang mit zumindest einem Halbleiterchip und zumindest einer Kavität in der Deckschicht beschrieben. Es ist jedoch möglich, dass ein solches Bauteil einen einzigen Halbleiterchip und eine einzige Kavität in der Deckschicht oder eine Mehrzahl von Kavitäten in der Deckschicht und eine Mehrzahl von Halbleiterchips aufweist. Die im Folgenden im Zusammenhang mit einem Halbleiterchip und einer Kavität beschriebenen Merkmale des Bauteils können sinngemäß analog für ein Bauteil mit einer Mehrzahl von Halbleiterchips und einer Mehrzahl von Kavitäten in der Deckschicht herangezogen werden. Zum Beispiel ist/sind genau einer der Halbleiterchips oder mehrere Halbleiterchips in jeder der Kavitäten angeordnet. Das Bauteil kann optoelektronisches Bauteil, insbesondere ein Display sein. Jede Kavität mit dem/den darin angeordneten Halbleiterchip/s kann einen Bildpunkt, i.e. ein Pixel, des Bauteils bilden.
Gemäß zumindest einer Ausführungsform des Bauteils weist dieses eine Zwischenschicht auf. Die Zwischenschicht ist zum Beispiel elektrisch isolierend ausgeführt. Entlang vertikaler Richtung kann die Zwischenschicht bereichsweise zwischen dem Träger und der Deckschicht angeordnet sein. Es ist möglich, dass die Zwischenschicht und/oder die Deckschicht bereichsweise direkt auf dem Träger angeordnet sind/ist. Entlang lateraler Richtung kann sich die Zwischenschicht in die Kavität oder in die Kavitäten hinein erstrecken. Zum Beispiel grenzt die Zwischenschicht an den in der Kavität angeordneten Halbleiterchip an, insbesondere direkt an.
In Draufsicht kann die Zwischenschicht innerhalb der Kavität/en frei von einer Bedeckung durch die Deckschicht sein. Außerhalb der Kavität/en kann die Zwischenschicht von der Deckschicht bedeckt, insbesondere vollständig bedeckt sein. Weist die Deckschicht eine Mehrzahl von Kavitäten auf, kann die Zwischenschicht eine Mehrzahl von Teilschichten, insbesondere eine Mehrzahl von lateral beabstandeten Teilschichten aufweisen, wobei die Teilschichten jeweils in eine der Kavitäten hinein oder hindurch erstrecken.
Unter einer lateralen Richtung wird eine Richtung verstanden, die insbesondere parallel zu einer Haupterstreckungsfläche des Trägers verläuft. Unter einer vertikalen Richtung wird eine Richtung verstanden, die insbesondere senkrecht zu der Haupterstreckungsfläche des Trägers gerichtet ist. Die vertikale Richtung und die laterale Richtung sind orthogonal zueinander .
In mindestens einer Ausführungsform eines Bauteils weist dieses einen Träger, zumindest einen Halbleiterchip, eine Zwischenschicht und eine Deckschicht auf. Der Halbleiterchip, die Zwischenschicht und die Deckschicht sind auf dem Träger angeordnet. Die Deckschicht weist zumindest eine Kavität auf, in der der Halbleiterchip angeordnet ist. Die Zwischenschicht ist entlang vertikaler Richtung bereichsweise zwischen dem Träger und der Deckschicht angeordnet. Die Zwischenschicht erstreckt sich entlang einer lateralen Richtung in die Kavität hinein, wobei die Zwischenschicht an den Halbleiterchip angrenzt, insbesondere an den in der Kavität angeordneten Halbleiterchip unmittelbar angrenzt.
Mit der Verwendung der Zwischenschicht, die insbesondere elektrisch isolierend ausgeführt ist, kann eine Kurzschlussgefahr zwischen elektrischen Zuleitungen oder Anschlüssen zum Halbleiterchip weitgehend vermieden oder ausgeschlossen werden. Bei der Herstellung des Bauteils kann der Chip-Transfer auf plane Oberflächen erfolgen und benötigt daher keine komplex gestufte Stempel, die sich auf die Platziergenauigkeit negativ auswirken würden. Eine dauerhafte Anbindung der Halbleiterchips an vorgesehene Montageflächen ist reproduzierbar und kann deutlich verlässlicher gestaltet werden. Eine Verdrahtung ausgehend von einer Vorderseite des Halbleiterchips soll nur noch ein Minimum an Topographie überwinden. Des Weiteren könnten deutlich tiefere Kavitäten erzeugt werden. Dies erlaubt mehr Möglichkeiten zur Strahlformung und lässt insbesondere eine stärkere Vorwärtsemission zu.
Außerdem können Innenwände oder Seitenflanken der Kavität mit einem reflektierenden Material auf einfache Art und Weise versehen werden, wobei das reflektierende Material unabhängig von einem Material elektrischer Kontaktschichten gewählt werden kann. Dieser Freiheitsgrad erlaubt insbesondere den Verzicht auf mögliche Abdeckschichten, die andernfalls zum Beispiel für eine zuverlässigere Generation des Chip- Interconnects oder zur nötigen Isolation zu empfehlen sind. Ohne solche Abdeckschichten können für die Seitenflanken der Kavität deutlich höhere Reflexionsgrade erzielt werden.
Gemäß zumindest einer Ausführungsform des Bauteils umschließt die Zwischenschicht den Halbleiterchip in lateralen Richtungen vollumfänglich. Die Zwischenschicht kann Seitenflächen des Halbleiterchips teilweise oder vollständig bedecken. Insbesondere ist eine Vorderseite oder eine Rückseite des Halbleiterchips frei von einer Bedeckung durch die Zwischenschicht, insbesondere bis auf Hohlräume unter dem Halbleiterchip ausgehend von dessen Seitenflanken. Diese Hohlräume können teilweise oder vollständig durch die Zwischenschicht gefüllt sein. Gemäß zumindest einer Ausführungsform des Bauteils weist die Zwischenschicht eine laterale Breite auf, die größer ist als eine laterale Breite des Halbleiterchips. Die Zwischenschicht kann den Halbleiterchip in lateralen Richtungen vollumfänglich oder nur teilweise umschließen. Zum Beispiel bedeckt die Zwischenschicht zumindest eine Seitenfläche des Halbleiterchips entlang ihrer gesamten Breite vollständig. Weitere Seitenflächen des Halbleiterchips können von der Zwischenschicht lediglich bereichsweise oder nicht bedeckt sein.
Gemäß zumindest einer Ausführungsform des Bauteils weist die Zwischenschicht eine laterale Breite auf, die kleiner ist als eine laterale Breite des Halbleiterchips. Zum Beispiel bedeckt die Zwischenschicht eine Seitenfläche des Halbleiterchips nur teilweise. Insbesondere bedeckt die Zwischenschicht die Seitenfläche des Halbleiterchips entlang der gesamten Breite der Seitenfläche nur teilweise.
Gemäß zumindest einer Ausführungsform des Bauteils weist der Halbleiterchip eine dem Träger abgewandte Vorderseite auf, die in vertikaler Richtung mit der Zwischenschicht bündig abschließt oder die Zwischenschicht vertikal überragt. Abweichend hiervon ist auch möglich, dass eine Vorderseite der Zwischenschicht entlang der vertikalen Richtung die Vorderseite des Halbleiterchips geringfügig überragt.
Gemäß zumindest einer Ausführungsform des Bauteils weist dieses eine Reflexionsschicht auf, die auf Innenwänden der Kavität gebildet ist. Die Reflexionsschicht kann aus einem elektrisch isolierenden Material gebildet sein. Alternativ ist es möglich, dass die Reflexionsschicht aus einem elektrisch leitfähigen Material gebildet ist. Zum Beispiel ist die Reflexionsschicht von dem Halbleiterchip elektrisch isoliert.
Gemäß zumindest einer Ausführungsform des Bauteils weist dieses eine erste Kontaktschicht und eine zweite Kontaktschicht zur elektrischen Kontaktierung des Halbleiterchips auf. Die Zwischenschicht ist entlang vertikaler Richtung bereichsweise zwischen der ersten Kontaktschicht und der zweiten Kontaktschicht angeordnet, wobei die Zwischenschicht die erste Kontaktschicht von der zweiten Kontaktschicht elektrisch isoliert. Die erste Kontaktschicht oder die zweite Kontaktschicht kann aus einem strahlungsdurchlässigen elektrisch leitfähigen Material gebildet sein. Insbesondere befindet sich der Halbleiterchip zwischen der ersten Kontaktschicht und der zweiten Kontaktschicht . Der Halbleiterchip weist insbesondere auf seiner Rückseite eine erste elektrische Kontaktstelle und auf seiner Vorderseite eine zweite elektrische Kontaktstelle auf. Zum Beispiel ist die erste Kontaktschicht durch die Zwischenschicht von der zweiten Kontaktschicht elektrisch isoliert.
Gemäß zumindest einer Ausführungsform des Bauteils überdeckt der Halbleiterchip in Draufsicht die erste Kontaktschicht teilweise. Die erste Kontaktschicht weist zumindest einen Teilbereich oder Teilbereiche auf, wobei der Teilbereich oder die Teilbereiche in Draufsicht seitlich aus dem Halbleiterchip herausragt/herausragen. Der herausragende Teilbereich oder die herausragenden Teilbereiche der ersten Kontaktschicht kann/können in Draufsicht von der Zwischenschicht zumindest teilweise oder vollständig bedeckt sein. Gemäß zumindest einer Ausführungsform des Bauteils ist der Halbleiterchip in vertikaler Richtung zwischen der ersten Kontaktschicht und der zweiten Kontaktschicht angeordnet. Die zweite Kontaktschicht kann auf einer dem Träger abgewandten Vorderseite des Halbleiterchips angeordnet sein. Zum Beispiel bedeckt die zweite Kontaktschicht die Vorderseite des Halbleiterchips zumindest teilweise oder vollständig. Die zweite Kontaktschicht ist zum Beispiel aus einem strahlungsdurchlässigen Material, insbesondere aus einem transparenten und elektrisch leitfähigen Material gebildet.
Gemäß zumindest einer Ausführungsform des Bauteils weist der Träger einen Grundkörper, insbesondere einen elektrisch isolierenden Grundkörper, Durchkontakte, innere Anschlussschichten und äußere Anschlussschichten auf. Insbesondere sind die inneren Anschlussschichten und die äußeren Anschlussschichten auf gegenüberliegenden Oberflächen des Grundkörpers angeordnet. Zum Beispiel erstrecken sich die Durchkontakte durch den Grundkörper hindurch. Die Durchkontakte können jeweils eine der inneren Anschlussschichten mit einer der äußeren Anschlussschichten elektrisch verbinden.
Gemäß zumindest einer Ausführungsform des Bauteils weist der Halbleiterchip eine vertikale Höhe auf. Die Kavität weist eine vertikale Tiefe auf. Ein Verhältnis der vertikalen Tiefe der Kavität zu der vertikalen Höhe des Halbleiterchips kann zwischen einschließlich 2 und 20 sein, zum Beispiel zwischen einschließlich 2 und 15, zwischen einschließlich 2 und 10, zwischen einschließlich 2 und 5, zwischen einschließlich 3 und 10 oder zwischen einschließlich 5 und 10. Gemäß zumindest einer Ausführungsform des Bauteils weist dieses eine Mehrzahl von Halbleiterchips auf. Die Deckschicht kann eine Mehrzahl von Kavitäten aufweisen, wobei in jeder der Kavitäten, deren Innenwände insbesondere mit einer Reflexionsschicht versehen sind, mindestens einer oder genau einer der Halbleiterchips angeordnet ist.
Es wird ein Verfahren zur Herstellung eines Bauteils, insbesondere eines hier beschriebenen Bauteils angegeben, bei dem die Kavität oder die Mehrzahl der Kavitäten erst nach dem Setzen bzw. Anordnen oder nach der elektrischen Verdrahtung des Halbleiterchips oder der Halbleiterchips gebildet wird.
Da die Kavitäten insbesondere als Öffnungen der Deckschicht erst nach der Positionierung und/oder elektrischen Kontaktierung der Halbleiterchips gebildet werden, kann die Anordnung oder Verdrahtung der Halbleiterchips ohne nennenswerte Unterschiede in der Topographie auf dem Träger, der zum Beispiel als Display-Backplane ausgeführt ist, erfolgen .
Nach dem Setzen bzw. Anordnen des Halbleiterchips oder der Halbleiterchips auf dem Träger kann die Zwischenschicht zum Topographie-Ausgleich auf dem Träger gebildet werden. Zum Beispiel unterscheiden sich die Zwischenschicht und die Halbleiterchips bezüglich ihrer vertikalen Höhen um höchstens 30 %, 25 %, 20 %, 10 %, 5 % oder höchstens um 3 %. Es ist möglich, dass die Zwischenschicht mit dem zugehörigen Halbleiterchip an einer vertikalen Ebene bündig abschließt. Eine zumindest bereichsweise planare Kontaktierung des Halbleiterchips kann so aufgrund der geringen oder kaum vorhandenen Unterschiede in der Topographie erzielt werden. Die Zwischenschicht kann elektrisch isolierend ausgeführt sein. In diesem Fall kann die Zwischenschicht unterschiedliche Kontaktschichten, die zum Beispiel oberhalb und unterhalb der Zwischenschicht angeordnet sind, voneinander elektrisch isolieren.
Die Zwischenschicht kann außerdem strahlungsdurchlässig ausgeführt sein. Zum Beispiel ist die Zwischenschicht hinsichtlich ihrer Materialzusammensetzung und Schichtdicke derart ausgeführt, dass sie zum Beispiel für Strahlungen im sichtbaren oder ultravioletten Spektralbereich einen Transmissionsgrad von mindestens 50 %, 60 %, 70 %, 80 % oder mindestens 90 % aufweist. Eine derart ausgeführte Zwischenschicht hat kaum negativen Einfluss auf die Effizienz des Bauteils.
Das hier beschriebene Verfahren ist für die Herstellung eines hier beschriebenen Bauteils besonders geeignet. Die im Zusammenhang mit dem Bauteil beschriebenen Merkmale können daher auch für das Verfahren herangezogen werden und umgekehrt.
In mindestens einer Ausführungsform eines Verfahrens zur Herstellung eines Bauteils mit einem Träger, zumindest einem Halbleiterchip, einer Zwischenschicht und einer Deckschicht wird der Halbleiterchip auf dem Träger angeordnet. Die Zwischenschicht wird auf den Träger aufgebracht, wobei die Zwischenschicht lateral an den Halbleiterchip angrenzt. Die Deckschicht wird auf die Zwischenschicht und auf den Träger aufgebracht, wobei in der Deckschicht zumindest eine Kavität gebildet wird, in der der Halbleiterchip angeordnet ist. Die Zwischenschicht ist entlang der vertikalen Richtung bereichsweise zwischen dem Träger und der Deckschicht angeordnet. Die Zwischenschicht erstreckt sich entlang der lateralen Richtung in die Kavität hinein. Insbesondere werden das Anordnen des Halbleiterchips, das Aufbringen der Zwischenschicht und das Aufbringen der Deckschicht in der angegebenen Reihenfolge durchgeführt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird der Halbleiterchip elektrisch verdrahtet, bevor die Deckschicht auf die Zwischenschicht und auf den Träger aufgebracht wird. Der Halbleiterchip kann somit auf einfache Art und Weise positioniert und verdrahtet werden. Da die Kavität erst nach dem Positionieren des Halbleiterchips gebildet werden, kann die Kavität mit einer beliebigen vertikalen Tiefe auf einfacher Art und Weise gebildet werden.
Gemäß zumindest einer Ausführungsform des Verfahrens wird zur elektrischen Verdrahtung des Halbleiterchips eine planare Kontaktschicht auf einer dem Träger abgewandten Vorderseite der Zwischenschicht gebildet.
Weitere Ausführungsformen und Weiterbildungen des Bauteils oder des Verfahrens zur Herstellung des Bauteils ergeben sich aus den im Folgenden in Verbindung mit den Figuren 1A bis 5 erläuterten Ausführungsbeispielen. Es zeigen:
Figuren 1A, 1B, IC, ID, IE und 1F schematische Darstellungen verschiedener Verfahrensschritte eines Ausführungsbeispiels eines Verfahrens zur Herstellung eines Bauteils, das insbesondere in Figur 1F in Schnittansicht und in Figur IG in Draufsicht schematisch dargestellt ist,
Figuren 2A und 2B schematische Darstellungen eines weiteren Ausführungsbeispiels eines Bauteils in Schnittansicht und in Draufsicht, Figur 3A schematische Darstellung eines Verfahrensschritts gemäß einem weiteren Ausführungsbeispiel eines Verfahrens zur Herstellung eines Bauteils, das insbesondere in Figur 3B in Schnittansicht und in Figur 3C in Draufsicht schematisch dargestellt ist, und
Figuren 4A, 4B und 5 schematische Darstellungen weiterer Ausführungsbeispiele eines Bauteils in Schnittansicht oder in Draufsicht .
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit gleichen Bezugszeichen versehen. Die Figuren sind jeweils schematische Darstellungen und daher nicht unbedingt maßstabsgetreu. Vielmehr können vergleichsweise kleine Elemente und insbesondere Schichtdicken zur Verdeutlichung übertrieben groß dargestellt sein.
Figuren 1A bis 1F zeigen verschiedene Verfahrensschritte eines Verfahrens zur Herstellung eines Bauteils 10. Gemäß Figur 1A wird ein Träger 1 bereitgestellt, auf dem zumindest einen Halbleiterchip 2 oder eine Mehrzahl von Halbleiterchips 2 positioniert oder montiert wird. Der Träger 1 kann eine Trägerplatte oder Teil der Trägerplatte eines Displays sein. Der Träger 1 oder die Trägerplatte kann eine Mehrzahl von Transistoren, etwa eine Mehrzahl von Dünnfilm-Transistoren (Englisch: Thin-film Transistors, TFT) aufweisen, die in der Figur 1A aus Übersichtlichkeitsgründen nicht dargestellt sind. Die Transistoren sind zur Ansteuerung, insbesondere zur individualen Ansteuerung der Halbleiterchips 2 eingerichtet. Der Träger 1 kann eine so genannte TFT-Backplane sein. Es ist auch möglich, dass die Transistoren in einer separaten Kontrollplatte integriert sind. Gemäß Figur 1A weist der Träger 1 einen Grundkörper IG auf, der den Träger 1 mechanisch stabilisiert. Auf den Grundkörper IG können mindestens 50 %, 60 %, 80 % oder 90 % des Gesamtvolumens oder des Gesamtgewichts des Trägers 1 entfallen. Zum Beispiel ist der Grundkörper IG aus einem elektrisch isolierenden Material gebildet. Der Träger 1 weist eine Vorderseite IV auf, die bereichsweise durch Oberfläche des Grundkörpers IG gebildet sein kann.
Der Träger 1 weist zumindest eine erste innere Anschlussschicht 61 und eine zweite innere Anschlussschicht 62 auf einer Vorderseite des Grundkörpers IG auf, die in lateralen Richtung voneinander räumlich beabstandet sind und insbesondere unterschiedlichen elektrischen Polaritäten des Bauteils 1 zugeordnet sind. Der Träger 1 kann mehrere solche Paare aus der ersten inneren Anschlussschicht 61 und der zweiten inneren Anschlussschicht 62 aufweisen, wobei die Paare jeweils zum Beispiel einem Halbleiterchip 2 zugeordnet sind. Jedes Paar aus der ersten inneren Anschlussschicht 61 und der zweiten inneren Anschlussschicht 62 kann zur elektrischen Kontaktierung eines Halbleiterchips 2, insbesondere genau eines Halbleiterchips 2 eingerichtet sein. Auch ist es möglich, dass das Bauteil 1 anstelle der ersten inneren Anschlussschichten 61 oder anstelle der zweiten inneren Anschlussschichten 62 eine gemeinsame innere Elektrode aufweist. Zum Beispiel weist das Bauteil 1 eine gemeinsame Elektrode und eine Mehrzahl von zweiten inneren Anschlussschichten 62 oder eine Mehrzahl von ersten inneren Anschlussschichten 61 auf. Die zweiten inneren Anschlussschichten 62 oder die ersten inneren Anschlussschichten 61 können in Öffnungen der gemeinsamen insbesondere zusammenhängenden Elektrode angeordnet sein. Der Träger 1 weist zumindest eine erste äußere Anschlussschicht 81 und eine zweite äußere Anschlussschicht 82 auf einer Rückseite des Grundkörpers IG auf, die in lateralen Richtung voneinander räumlich beabstandet sind und insbesondere durch eine elektrisch isolierende Trennschicht 80 voneinander räumlich beabstandet und elektrisch isoliert sind. Eine Rückseite 10R des Bauteils 10 oder eine Rückseite IR des Trägers 1 kann bereichsweise durch Oberflächen der äußeren Anschlussschichten 81 und 82 und bereichsweise durch Oberflächen der Trennschicht 80 gebildet sein. Der Träger 1 kann mehrere solche Paare aus der ersten äußeren Anschlussschicht 81 und der zweiten äußeren Anschlussschicht 82 aufweisen. Es ist möglich, dass der Träger 1 anstelle der ersten äußeren Anschlussschichten 81 oder anstelle der zweiten äußeren Anschlussschichten 82 eine gemeinsame äußere Elektrode aufweist. Die zweiten äußeren Anschlussschichten 82 oder die ersten äußeren Anschlussschichten 81 können in Öffnungen der gemeinsamen äußeren insbesondere zusammenhängenden Elektrode angeordnet sein.
Insbesondere ist der Halbleiterchip 2 über die Rückseite IR oder 10R, etwa ausschließlich über die Rückseite IR oder 10R, an den äußeren Anschlussschichten 81 und 82 extern elektrisch kontaktierbar. Das Bauteil 1 kann Bestandteil eines größeren Verbundes sein, sodass insbesondere die Rückseite IR oder 10R nicht offen liegt. Zum Beispiel weist der Verbund eine Trägerplatte auf, auf der das Bauteil 1 angeordnet ist. Die Trägerplatte kann Transistoren aufweisen, die zur elektrischen Ansteuerung, insbesondere zur individuellen elektrischen Ansteuerung der Halbleiterchips 2 eingerichtet sind.
Der Träger 1 weist zumindest einen ersten Durchkontakt 71 und einen zweiten Durchkontakt 72 auf. Die Durchkontakte 71 und 72 erstrecken sich entlang der vertikalen Richtung insbesondere durch den Grundkörper IG hindurch. Über den ersten/zweiten Durchkontakt 71/72 ist die erste/zweite äußere Anschlussschicht 81/82 mit der ersten/zweiten inneren Anschlussschicht 61/62 elektrisch leitend verbunden. Der Träger 1 kann mehrere solche Paare aus dem ersten Durchkontakt 71 und dem zweiten Durchkontakt 72 aufweisen.
Zum Beispiel sind die ersten Anschlussschichten 61 und 81 sowie der erste Durchkontakt 71 einer ersten Elektrode, etwa einer Anode des Bauteils 10 zugeordnet. Die zweiten Anschlussschichten 62 und 82 sowie der zweite Durchkontakt 72 können einer zweiten Elektrode, etwa einer Kathode des Bauteils 10 oder des Halbleiterchips 2 zugeordnet sein. Zur Ansteuerung des Halbleiterchips 2 kann ein Transistor an der Anode oder an der Kathode angeschlossen sein.
Gemäß Figur 1A ist der Halbleiterchip 2 über eine erste Kontaktschicht 51 mit der ersten inneren Anschlussschicht 61 elektrisch leitend verbunden. Die erste Kontaktschicht 51 befindet sich entlang der vertikalen Richtung zwischen dem Halbleiterchip 2 und der ersten inneren Anschlussschicht 61. In Draufsicht auf die Vorderseite IV des Grundkörpers IG oder des Trägers 1 kann die erste Kontaktschicht 51 oder die erste innere Anschlussschicht 61 seitlich über eine Seitenfläche 2S oder über mehrere Seitenflächen 2S des Halbleiterchips 2 hinausragen. Dieser laterale Randbereich wird in Figur 1A als lateraler Teilbereich 51L der ersten Kontaktschicht 51 oder als lateraler Teilbereich 61L der ersten inneren Anschlussschicht 61 schematisch dargestellt. In Draufsicht auf die Vorderseite IV des Trägers 1 ist der laterale Teilbereich 51L oder 61L frei von einer Bedeckung durch den Halbleiterchip 2. Der Halbleiterchip 2 weist eine Vorderseite 2V auf. Die Vorderseite 2V ist insbesondere eine
Strahlungsaustrittsfläche des Halbleiterchips 2. Der Halbleiterchip 2 kann als Volumenemitter ausgeführt sein. In diesem Fall können die Seitenflächen 2S ebenfalls als Strahlungsaustrittsflächen ausgeführt sein. Auch ein Teil oder die gesamte Rückseite des Halbleiterchips 2 kann als Strahlungsaustrittsfläche ausgeführt sein. Zum Beispiel ist die erste Kontaktschicht 51 aus einem transparenten elektrisch leitfähigen Material, etwa aus Indiumzinnoxid (ITO), gebildet. Die darunter liegende erste innere Anschlussschicht 61 kann als elektrisch leitfähige Spiegelschicht ausgebildet sein. Zum Beispiel weist die erste innere Anschlussschicht 61 CrMo/MoAl auf. Abweichend davon ist es möglich, dass die erste Kontaktschicht 51 aus einem elektrisch leitfähigen und strahlungsreflektierenden Material gebildet ist.
Gemäß Figur 1B wird eine Zwischenschicht 3 insbesondere nach dem Anordnen des Halbleiterchips 2 auf den Träger 1 aufgebracht. Die Zwischenschicht 3 grenzt an den Halbleiterchip 2 an, insbesondere direkt an den Halbleiterchip 2 an. In Draufsicht auf die Vorderseite IV des Trägers 1 kann die Zwischenschicht 3 den Halbleiterchip 2 teilweise oder vollständig umschließen. Eine Seitenfläche 2S eine Mehrzahl von Seitenflächen 2S des Halbleiterchips 2 kann von einem Material der Zwischenschicht 3 teilweise oder vollständig bedeckt sein. Insbesondere ist das Material der Zwischenschicht 3 ein strahlungsdurchlässiges Material.
Der Halbleiterchip 2 weist eine vertikale Höhe 2H auf. Die Zwischenschicht 3 weist eine vertikale Höhe 3H auf. Es ist möglich, dass sich die vertikale Höhe 2H höchstens um 30 %, 20 %, 15 %, 10 %, 5 % oder höchstens um 3 % von der vertikalen Höhe 3H unterscheidet. Entlang der vertikalen Richtung kann der Halbleiterchip 2 geringfügig über die Zwischenschicht 3 hinausragen, oder umgekehrt. Es ist jedoch möglich, dass innerhalb der Herstellungstoleranzen die Vorderseite 2V des Halbleiterchips 2 mit einer dem Träger 1 abgewandten Vorderseite 3V der Zwischenschicht 3 bündig abschließt. Die Herstellungstoleranzen können im Mikrometer- Bereich, etwa ± 1 pm oder weniger, zum Beispiel ± 800 nm, ± 500 nm, ± 300 nm oder ± 100 nm, liegen.
Die Zwischenschicht 3 kann zunächst flächig auf den Träger 1, insbesondere auf den Grundkörper IG, auf die zweite innere Anschlussschicht 62 sowie auf den Halbleiterchip 2, aufgebracht wird. In einem nachfolgenden Verfahrensschritt können Teilbereiche des Trägers 1, etwa Teilbereiche des Grundkörpers IG und der zweiten inneren Anschlussschicht 62, sowie die Vorderseite 2V des Halbleiterchips 2 vom Material der Zwischenschicht 3 freigelegt werden. Zum Beispiel wird Zwischenschicht 3 mit Hilfe eine Maske strukturiert. Wie in der Figur 1B schematisch dargestellt weist die Zwischenschicht 3 zumindest eine Öffnung 30 auf, in der die zweite innere Anschlussschicht 62 bereichsweise frei zugänglich ist.
Weist das Bauteil 10 eine Mehrzahl von Halbleiterchips 2 auf, kann die Zwischenschicht 3 an jeden der Halbleiterchips 2 angrenzen, insbesondere unmittelbar an jeden der Halbleiterchips 2 angrenzen. Die Zwischenschicht 3 kann zusammenhängend ausgeführt sein. Alternativ ist es möglich, dass die Zwischenschicht 3 eine Mehrzahl von lateral beabstandeten Teilschichten aufweist, wobei die Teilschichten jeweils an einen Halbleiterchip 2, insbesondere an genau einen der Halbleiterchips 2 angrenzen.
Gemäß Figur IC wird eine zweite Kontaktschicht 52 auf der Zwischenschicht 3 gebildet. Insbesondere erstreckt sich die zweite Kontaktschicht 52 von der Öffnung 30 der Zwischenschicht 3 über die Vorderseite 3V der Zwischenschicht 3 bis zu der Vorderseite 2V des Halbleiterchips 2. Insbesondere ist die zweite Kontaktschicht 52 aus einem elektrisch leitfähigen transparenten Material, etwa aus einem elektrisch leitfähigen transparenten Oxid (TCO), gebildet.
Die zweite Kontaktschicht 52 kann die Vorderseite 2V des Halbleiterchips 2 teilweise oder vollständig bedecken.
Außerhalb der Öffnung 30 kann die zweite Kontaktschicht 52 als planare Kontaktierung ausgeführt sein. Innerhalb der Öffnung 30 erstreckt sich die zweite Kontaktschicht 52 entlang der vertikalen Richtung von einer Bodenfläche der Öffnung 30 über Seitenwände der Öffnung 30 bis zu der Vorderseite 3V der Zwischenschicht 3. Innerhalb der Öffnung 30 kann zur Erzielung eines verbesserten elektrischen Kontakts eine Zwischenanschlussschicht 50 gebildet sein, die zwischen der zweiten Kontaktschicht 52 und der zweiten inneren Anschlussschicht 62 angeordnet ist.
Über die erste Kontaktschicht 51 und die zweite Kontaktschicht 52 ist der Halbleiterchip 2 mit den äußeren Anschlussschichten 81 und 82 elektrisch leitend verbunden.
Die Zwischenschicht 3 befindet sich entlang der vertikalen Richtung bereichsweise zwischen der ersten Kontaktschicht 51 und der zweiten Kontaktschicht 52. Die Zwischenschicht 3 dient somit insbesondere als Isolierungsschicht zwischen der ersten Kontaktschicht 51 und der zweiten Kontaktschicht 52. Laterale Teilbereiche 51L oder 61L der ersten Kontaktschicht 51 oder der ersten inneren Anschlussschicht 61, die in Draufsicht auf die Vorderseite IV des Trägers 1 aus dem Halbleiterchip 2 seitlich herausragen, können von der Zwischenschicht 3 teilweise oder vollständig bedeckt sein. Mögliche Kurzschlussgefahr wird dadurch signifikant reduziert .
Gemäß Figur ID wird die Deckschicht 4 gebildet. Die Deckschicht 4 kann aus einem Lack-Material, insbesondere aus einem Lack mit fotoaktiven Komponenten, gebildet sein. Insbesondere wird ein Material der Deckschicht 4 auf freiliegende Oberflächen der Zwischenschicht 3, der zweiten Kontaktschicht 52, des Trägers 1, insbesondere des Grundkörpers IG, und/oder des Halbleiterchips 2 aufgebracht. Die Öffnung 30 der Zwischenschicht 3 kann vom Material der Deckschicht 4 vollständig aufgefüllt sein. Die Deckschicht 4 kann mittelbar oder unmittelbar an die Zwischenschicht 3, an die zweite Kontaktschicht 52, an den Träger 1, an den Grundkörper IG des Trägers 1 und/oder an den Halbleiterchip 2 angrenzen. Es ist möglich, dass die Deckschicht 4 in Draufsicht auf den Träger 1 die Zwischenschicht 3, die zweite Kontaktschicht 52, den Halbleiterchip 2 und/oder den Träger 1 zunächst vollständig bedeckt.
Gemäß Figur IE wird eine Kavität 40 in der Deckschicht 4 gebildet. Die Kavität 40 kann durch Strukturieren der Deckschicht 4, zum Beispiel durch Abtragen des Materials der Deckschicht 4, an der Position des Halbleiterchips 2 gebildet werden. Es ist möglich, dass die Deckschicht 4 nachgelagert unter Nutzung ihrer fotoaktiven Komponente/n strukturiert wird. Es ist möglich, dass Teilbereiche der zweiten Kontaktschicht 52, der Zwischenschicht 3, des Halbleiterchips 2 und/oder des Trägers 1 in der Kavität 40 freigelegt werden/sind. In Figur IE ist insbesondere lediglich ein Abschnitt des Bauteils 10 mit einer Kavität 40 in der Deckschicht 4 schematisch dargestellt. Abweichend davon ist es möglich, dass das Bauteil 10 mehrere solche Abschnitte, insbesondere zusammenhängende Abschnitte, mit einer Mehrzahl von entsprechenden Kavitäten 40 aufweist.
Wie in der Figur IE schematisch dargestellt weist die Deckschicht 4 eine vertikale Höhe 4H auf. Abhängig von den lateralen Positionen der Deckschicht 4 kann die vertikale Höhe 4H unterschiedlich sein. Grenzt die Deckschicht 4 an einer ersten Position zum Beispiel unmittelbar an den Träger 1 an, kann die Deckschicht 4 eine maximale vertikale Höhe 4H aufweisen, die eine vertikale Tiefe 40T der Kavität 40, insbesondere die maximale vertikale Tiefe 40T der Kavität 40 definiert. Grenzt die Deckschicht 4 an einer zweiten Position zum Beispiel unmittelbar an die zweite Kontaktschicht 52 oder an die Zwischenschicht 3 an, weist die Deckschicht 4 im Vergleich zu der ersten Position eine verringerte vertikale Höhe 4H auf. Die maximale vertikale Tiefe 40T der Kavität 40, die durch die maximale vertikale Höhe 4H der Deckschicht 4 gegeben ist, ist insbesondere größer oder gleich die Summe aus der vertikalen Höhe 3H der Zwischenschicht 3, der Schichtdicke der zweiten Kontaktschicht 52 und der verringerten vertikalen Höhe 4H.
Ein Verhältnis der vertikalen Tiefe 40T der Kavität 40 zu der vertikalen Höhe 2H des Halbleiterchips 2 kann zwischen einschließlich 2 und 20 sein, zum Beispiel zwischen einschließlich 2 und 15, zwischen einschließlich 2 und 10, zwischen einschließlich 2 und 5, zwischen einschließlich 3 und 10 oder zwischen einschließlich 5 und 10. Gemäß Figur IE werden die Innenwände der Kavität 40 mit einer Reflexionsschicht 4R versehen. Insbesondere werden/sind die Innenwände der Kavität 40 vollständig mit einem Material der Reflexionsschicht 4R bedeckt. Insbesondere sind die Innenwände der Kavität 40 schräg ausgeführt. Mit zunehmendem vertikalem Abstand vom Träger 1 kann die Kavität 40 einen größer werdenden Querschnitt aufweisen. Die Reflexionsschicht 4R kann aus einem elektrisch isolierenden oder aus einem elektrisch leitfähigen Material gebildet sein. Ist die Reflexionsschicht 4R elektrisch leitfähig ausgeführt, ist es möglich, dass die Reflexionsschicht 4R im elektrischen Kontakt mit der zweiten Kontaktschicht 52 steht. Bevorzugt ist es jedoch, dass die Reflexionsschicht 4R von der zweiten Kontaktschicht 52 elektrisch isoliert ist. Zum Beispiel befindet sich - wie in den Figuren 2A und 2B schematisch dargestellt - eine Isolierungsschicht 60 zwischen der Reflexionsschicht 4R und der zweiten Kontaktschicht 52.
Gemäß Figur 1F kann die Kavität 40 mit einer
Verkapselungsschicht 9 teilweise oder vollständig aufgefüllt werden. Die Verkapselungsschicht 9 ist insbesondere strahlungsdurchlässig ausgeführt. Es ist möglich, dass die Verkapselungsschicht 9 Streupartikel, Reflexionspartikel und/oder zur Umwandlung der von dem Halbleiterchip 2 emittierten Strahlung Leuchtstoffe aufweist. Auch ist es möglich, dass in der Kavität 40 oder auf der Kavität 40 zumindest ein Konverterplättchen angeordnet ist.
Figur IG zeigt das insbesondere in der Figur 1F dargestellte Bauteil 10 in Draufsicht. Die Zwischenschicht 3 weist die Form eines Verbindungsstegs auf, auf dem die zweite Kontaktschicht 52 gebildet ist. Die Zwischenschicht 3 weist eine laterale Breite 3B auf, die insbesondere größer ist als eine laterale Breite 52B der zweiten Kontaktschicht 52. Wie in der Figur IG schematisch dargestellt erstreckt sich die Zwischenschicht 3 entlang der lateralen Richtung in die Kavität 40 hinein. In Draufsicht befindet sich die Zwischenschicht 3 somit sowohl innerhalb als auch außerhalb der Kavität 40. Der in der Kavität 40 angeordnete Halbleiterchip 2 ist in lateralen Richtung von der Zwischenschicht 3 vollumfänglich umschlossen. Die lateralen Teilbereiche 51L und 61L der ersten Kontaktschicht 51 bzw. der ersten inneren Anschlussschicht 61, die in Draufsicht aus dem Halbleiterchip 2 seitlich herausragen, können von der Deckschicht 3 teilweise oder vollständig bedeckt sein.
Die erste Kontaktschicht 51 ist entlang der vertikalen Richtung zwischen dem Halbleiterchip 2 und der ersten inneren Anschlussschicht 61 angeordnet. Insbesondere weist die erste innere Anschlussschicht 61 einen größeren Querschnitt auf als die erste Kontaktschicht 51, und ragt seitlich über die erste Kontaktschicht 51 hinaus. Die erste Kontaktschicht 51 kann einen größeren Querschnitt als der Halbleiterchip 2 aufweisen, und ragt seitlich über den Halbleiterchip 2 hinaus. Der Halbleiterchip 2 ist entlang der vertikalen Richtung zwischen der ersten Kontaktschicht 51 und der zweiten Kontaktschicht 52 angeordnet. Da die elektrisch isolierende Zwischenschicht 3 zwischen der ersten Kontaktschicht 51 und der zweiten Kontaktschicht 52 angeordnet ist und die lateralen Teilbereiche 51L sowie 61L der ersten Kontaktschicht 51 bzw. der ersten inneren Anschlussschicht 61 teilweise oder insbesondere vollständig bedeckt, kann die Kurzschlussgefahr minimiert werden.
Wie in der Figur IG schematisch dargestellt kann die zweite Kontaktschicht 52, die insbesondere aus einem transparenten und elektrisch leitfähigen Material gebildet ist, in Draufsicht den Halbleiterchip 2 vollständig bedecken. Der Halbleiterchip 2 weist eine laterale Breite 2B auf, die kleiner ist als die laterale breite 52B der zweiten Kontaktschicht 52. In Draufsicht ist es in der Figur IG eindeutig erkennbar, dass die Zwischenschicht 3 außerhalb der Öffnung 40 eine kleinere laterale Breite aufweist als die Deckschicht 4. Außerhalb der Öffnung 40 kann die zweite Kontaktschicht 52 ausschließlich auf der Zwischenschicht 3 gebildet sein. Außerhalb der Öffnung 40 kann die Zwischenschicht 3 oder die zweite Kontaktschicht 52 von der Deckschicht 4 vollständig bedeckt sein. Innerhalb der Öffnung 40 kann die zweite Kontaktschicht 52 in Draufsicht bereichsweise auf der Deckschicht 3, der ersten Kontaktschicht 51, der ersten inneren Anschlussschicht 61 und bereichsweise auf dem Halbleiterchip 2 gebildet sein. Innerhalb der Öffnung 40 ist die Deckschicht 4 nicht vorhanden. Mit anderen Worten ist die Zwischenschicht 3 innerhalb der Öffnung 40 frei von einer Bedeckung durch die Deckschicht 4.
Die in den Figuren 1A bis 1F beschriebenen Verfahrensschritte sind für die Herstellung eines Bauteils 10 gemäß allen hier beschriebenen Ausführungsbeispielen besonders geeignet. Die im Zusammenhang mit den Verfahrensschritten beschriebenen Merkmale können daher auch für das hier beschriebene Bauteil 10 herangezogen werden und umgekehrt.
Das in der Figur 2A dargestellte Ausführungsbeispiel eines Bauteils 10 entspricht im Wesentlichen dem in der Figur 1F dargestellten Bauteil 10. Im Unterschied hierzu weist das Bauteil 10 eine Isolierungsschicht 60 auf. Die Isolierungsschicht 60 ist insbesondere ausschließlich innerhalb der Kavität 40 angeordnet. Die Isolierungsschicht 60 ist dient als Trennschicht zwischen der Reflexionsschicht 4R und der zweiten Kontaktschicht 52, der ersten Kontaktschicht 51 und/oder der ersten inneren Anschlussschicht 61. Insbesondere grenzt die Isolierungsschicht 60 unmittelbar an die Reflexionsschicht 4R, die erste innere Anschlussschicht 61, die zweite Kontaktschicht 52 und/oder die erste Kontaktschicht 51 an.
Die Isolierungsschicht 60 kann zusammenhängend ausgeführt sein oder zumindest zwei voneinander getrennte Teilschichten aufweisen .
Als weiterer Unterschied zur Figur 1F ist der Halbleiterchip 2 nur teilweise von der Zwischenschicht 3 umgeben. Die Zwischenschicht 3 kann jedoch mindestens eine Seitenfläche 2S des Halbleiterchips 2 vollständig bedecken. Insbesondere bedeckt die Zwischenschicht 3 weitere Seitenflächen 2S des Halbleiterchips 2 teilweise. Dies ist zum Beispiel in Figur 2B schematisch dargestellt.
Figur 2B zeigt ein Bauteil 10, das insbesondere in Figur 2A in Schnittansicht dargestellt ist. In Draufsicht können/kann der Halbleiterchip 2, die erste innere Anschlussschicht 61 und/oder die erste Kontaktschicht 51 vollumfänglich von der Isolierungsschicht 60 umschlossen sein.
Das in der Figur 2B dargestellte Ausführungsbeispiel eines Bauteils 10 entspricht im Wesentlichen dem in der Figur IG dargestellten Bauteil 10. Im Unterschied hierzu weist die zweite Kontaktschicht 52 eine kleinere laterale Breite 52B auf als der Halbleiterchip 2. In Draufsicht bedeckt die zweite Kontaktschicht 52 den Halbleiterchip 2 nur teilweise. Es ist auch denkbar, dass die in der Figur 2B dargestellte Isolierungsschicht 60 nicht vorhanden ist. Als weitere Alternative ist es möglich, dass die Isolierungsschicht 60 derart ausgeführt ist, dass diese die lateralen Teilbereiche 51L und 61L der ersten Kontaktschicht 51 bzw. der ersten inneren Anschlussschicht 61 bedeckt, insbesondere vollständig bedeckt, zum Beispiel wenn diese lateralen Teilbereiche 51L und 61L nicht oder nur teilweise von der Zwischenschicht 3 bedeckt sind. Eine derartige Ausgestaltung der Isolierungsschicht 60 kann für alle Ausführungsbeispiele eines Bauteils 10 angewandt werden, insbesondere wenn der Halbleiterchip 2 von der Zwischenschicht 3 nicht vollumfänglich umschlossen ist. Die Reflexionsschicht 4R kann dabei elektrisch leitfähig oder elektrisch isolierend ausgeführt sein.
Der in der Figur 3A dargestellte Verfahrensschritt entspricht im Wesentlichen dem in der Figur 1B dargestellten Verfahrensschritt eines Verfahrens zur Herstellung eines Bauteils 10. Im Unterschied hierzu ist in der Figur 3A explizit dargestellt, dass die Vorderseite 2V des Halbleiterchips 2 mit der Vorderseite 3V der Zwischenschicht 3 bündig abschließt. Als weiterer Unterschied zur Figur 1B erstreckt sich die Zwischenschicht 3 durch die Kavität 40 hindurch. Innerhalb der Öffnung 40 kann die zweite Kontaktschicht 52 ausschließlich als planare Kontaktierung ausgeführt sein.
Ein Bauteil 10, das gemäß dem in der Figur 3A dargestellten Verfahrensschritt hergestellt ist, ist insbesondere in der Figur 3B in Schnittansicht und in Figur 3C in Draufsicht schematisch dargestellt. Das in den Figuren 3B und 3C dargestellte Bauteil 10 entspricht im Wesentlichen dem in den Figuren 1F und IG dargestellten Bauteil 10. Im Unterschied hierzu kann sich die Zwischenschicht 3 durch die Kavität 40 oder durch eine Mehrzahl von Kavitäten 40 hindurch erstrecken. Weist das Bauteil 10 eine Mehrzahl von Kavitäten 40 und eine Mehrzahl von in den Kavitäten 40 angeordneten Halbleiterchips 2 auf, kann die Zwischenschicht 3 insgesamt zusammenhängend ausgeführt sein. Erstreckt sich die Zwischenschicht 3 in die jeweiligen Kavitäten 40 hinein, jedoch nicht durch die jeweiligen Kavitäten 40 hindurch, kann die Zwischenschicht 3 eine Mehrzahl von lateral beabstandeten Teilschichten aufweisen, wobei sich die Teilschichten der Zwischenschicht 3 jeweils in eine der Kavitäten 40 hinein erstrecken .
Wie in der Figur 3B und 3C schematisch dargestellt erstreckt sich die zweite Kontaktschicht 52 lediglich in die Kavität 40 hinein und nicht durch die Kavität 40 hindurch. Abweichend hiervon ist es für alle Ausführungsbeispiele des Bauteils 10 möglich, dass sich die zweite Kontaktschicht 52 durch die Kavität 40 oder durch eine Mehrzahl von Kavitäten 40 insbesondere durch alle Kavitäten 40 hindurch erstreckt. Die zweite Kontaktschicht 52 kann zusammenhängend ausgeführt sein. In diesem Fall weisen die in den Kavitäten 40 angeordneten Halbleiterchips 2 eine gemeinsame Elektrode auf. Die Anzahl der zweiten inneren Anschlussschichten 62, der zweiten Durchkontakte 72 und/oder der zweiten äußeren Anschlussschichten 82 kann reduziert werden. Die individuelle Ansteuerung der Halbleiterchips 2 erfolgt insbesondere über die Mehrzahl der ersten äußeren Anschlussschichten 81 und der ersten Durchkontakte 71.
Das in den Figuren 4A und 4B dargestellte Ausführungsbeispiel eines Bauteils 10 entspricht im Wesentlichen dem in den Figuren 1F und IG dargestellten Ausführungsbeispiel eines Bauteils 10. Im Unterschied hierzu ist der Halbleiterchip 2 von der Zwischenschicht 3 lediglich teilweise umschlossen.
Die Zwischenschicht 3 grenzt an drei unterschiedliche Seitenflächen 2S des Halbleiterchips 2 an. Eine Seitenfläche 2S des Halbleiterchips 2 kann vom Material der Zwischenschicht 3 vollständig bedeckt sein. Zwei weitere Seitenflächen 2S des Halbleiterchips 2 können vom Material der Zwischenschicht 3 teilweise bedeckt sein.
Als weiterer Unterschied zu den Figuren 1F und IG ist die zweite Kontaktschicht 52 derart ausgeführt, dass ihre laterale Breite 52B kleiner ist als die laterale Breite 2B des Halbleiterchips 2. In lateralen Richtungen kann die Zwischenschicht 3 von der Deckschicht 4 vollständig umgeben sein. Weist die Zwischenschicht 3 eine Mehrzahl von lateral beabstandeten Teilschichten auf, die sich jeweils in eine der Kavitäten 40 hinein erstrecken, kann jede der Teilschichten der Zwischenschicht 3 in lateralen Richtungen von der Deckschicht 4 vollständig umschlossen sein.
Gemäß Figur 4B ist die laterale Breite 3B der Zwischenschicht 3 weiterhin größer als die laterale Breite 2B des Halbleiterchips 2 oder die laterale Breite 52B der zweiten Kontaktschicht 52. Im Unterschied hierzu ist es möglich, dass die laterale Breite 3B der Zwischenschicht 3 kleiner gestaltet ist als die laterale Breite 2B des Halbleiterchips 2. Dies ist zum Beispiel in der Figur 5 schematisch dargestellt .
Das in der Figur 5 dargestellte Bauteil 10 entspricht somit im Wesentlichen dem in der Figur 4B dargestellten Bauteil 10 mit dem Unterschied, dass die Zwischenschicht 3 aufgrund der verringerten lateralen Breite 3B lediglich an eine der Seitenflächen 2S des Halbleiterchips 2 angrenzt. Die Zwischenschicht 3 bedeckt somit die lateralen Teilbereiche 51L und 61L der ersten Kontaktschicht 51 bzw. der ersten inneren Anschlussschicht 61 nur teilweise. Die lateralen Teilbereiche 51L und 61L der ersten Kontaktschicht 51 bzw. der ersten inneren Anschlussschicht 61, die in Draufsicht von der Zwischenschicht 3 nicht oder nur teilweise bedeckt sind, können von der Isolierungsschicht 60 und/oder von der Verkapselungsschicht 9 bedeckt insbesondere vollständig bedeckt sein. Ein möglicher elektrischer Kurzschluss zwischen der zweiten Kontaktschicht 52 oder der Reflexionsschicht 4R und der ersten Kontaktschicht 51 oder der ersten inneren Anschlussschicht 61 kann somit weiterhin sicher unterbunden werden.
Mit der Verwendung der Zwischenschicht 3, die insbesondere vor dem Ausbilden der Kavität/en 40 gebildet wird, können viele Vorteile bezüglich der Strahlformung, Reduzierung von Kurzschlussgefahr sowie bezüglich der Herstellung eines hier beschriebenen Bauteils 10 erzielt werden.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung DE 102021 110 089.5, deren
Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Die Erfindung ist nicht durch die Beschreibung der Erfindung anhand der Ausführungsbeispiele auf diese beschränkt. Die Erfindung umfasst vielmehr jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Ansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Ansprüchen oder Ausführungsbeispielen angegeben ist. Bezugszeichenliste
10 Bauteil
10V Vorderseite des Bauteils
10R Rückseite des Bauteils
1 Träger
IG Grundkörper des Trägers
IV Vorderseite des Trägers
IR Rückseite des Trägers
2 Halbleiterchip
2B laterale Breite des Halbleiterchips
2H vertikale Höhe des Halbleiterchips 2S Seitenfläche des Halbleiterchips 2V Vorderseite des Halbleiterchips
3 Zwischenschicht
30 Öffnung der Zwischenschicht 3B laterale Breite der Zwischenschicht 3H vertikale Höhe der Zwischenschicht 3V Vorderseite der Zwischenschicht
4 Deckschicht
4H vertikale Höhe der Deckschicht 4R Reflexionsschicht
40 Kavität der Deckschicht 40T vertikale Tiefe der Kavität
50 Zwischenanschlussschicht
51 erste Kontaktschicht
51L lateraler Teilbereich der ersten Kontaktschicht 52 zweite Kontaktschicht
52B laterale Breite der zweiten Kontaktschicht
60 Isolierungsschicht
61 erste innere Anschlussschicht
61L lateraler Teilbereich der inneren Anschlussschicht
62 zweite innere Anschlussschicht
71 erster Durchkontakt 72 zweiter Durchkontakt
80 Trennschicht
81 erste äußere Anschlussschicht
82 zweite äußere Anschlussschicht
9 VerkapselungsSchicht

Claims

Patentansprüche
1. Bauteil (10) mit einem Träger (1), zumindest einem Halbleiterchip (2), einer Zwischenschicht (3) und einer Deckschicht (4), wobei
- der Halbleiterchip (2), die Zwischenschicht (3) und die Deckschicht (4) auf dem Träger (1) angeordnet sind,
- die Deckschicht (4) zumindest eine Kavität (40) aufweist, in der der Halbleiterchip (2) angeordnet ist,
- die Zwischenschicht (3) elektrisch isolierend ausgeführt ist und entlang vertikaler Richtung bereichsweise zwischen dem Träger (1) und der Deckschicht (4) angeordnet ist,
- sich die Zwischenschicht (3) entlang lateraler Richtung in die Kavität (40) hinein erstreckt und an den Halbleiterchip (2) angrenzt, und
- die Deckschicht (4) eine vertikale Höhe (4H) aufweist, die abhängig von den lateralen Positionen der Deckschicht (4) unterschiedlich ist und an den Positionen der Zwischenschicht (3) eine verringerte vertikale Höhe (4H) aufweist.
2. Bauteil (10) nach Anspruch 1, bei dem die Zwischenschicht (3) den Halbleiterchip (2) in lateralen Richtungen vollumfänglich umschließt.
3. Bauteil (10) nach Anspruch 1, bei dem die Zwischenschicht (3) eine laterale Breite (3B) aufweist, die größer ist als eine laterale Breite (2B) des Halbleiterchips (2), wobei die Zwischenschicht (3) den Halbleiterchip (2) in lateralen Richtungen nur teilweise umschließt.
4. Bauteil (10) nach Anspruch 1, bei dem die Zwischenschicht (3) eine laterale Breite (3B) aufweist, die kleiner ist als eine laterale Breite (2B) des Halbleiterchips (2), wobei die Zwischenschicht (3) eine Seitenfläche (2S) des Halbleiterchips (2) nur teilweise bedeckt.
5. Bauteil (10) nach einem der vorhergehenden Ansprüche, bei dem der Halbleiterchip (2) eine dem Träger (1) abgewandte Vorderseite (2V) aufweist, die in vertikaler Richtung mit der Zwischenschicht (3) bündig abschließt oder die Zwischenschicht (3) vertikal überragt.
6. Bauteil (10) nach einem der vorhergehenden Ansprüche, das eine Reflexionsschicht (4R) aufweist, die auf Innenwänden der Kavität (40) gebildet ist, wobei die Reflexionsschicht (4R) aus einem elektrisch isolierenden Material gebildet ist.
7. Bauteil (10) nach einem der Ansprüche 1 bis 5, das eine Reflexionsschicht (4R) aufweist, die auf Innenwänden der Kavität (40) gebildet ist, wobei die Reflexionsschicht (4R) aus einem elektrisch leitfähigen Material gebildet ist.
8. Bauteil (10) nach dem vorhergehenden Anspruch, bei dem die Reflexionsschicht (4R) von dem Halbleiterchip (2) elektrisch isoliert ist.
9. Bauteil (10) nach einem der vorhergehenden Ansprüche, das eine erste Kontaktschicht (51) und eine zweite Kontaktschicht (52) zur elektrischen Kontaktierung des Halbleiterchips (2) aufweist, wobei
- die Zwischenschicht (3) entlang vertikaler Richtung bereichsweise zwischen der ersten Kontaktschicht (51) und der zweiten Kontaktschicht (52) angeordnet ist, und - die Zwischenschicht (3) die erste Kontaktschicht (51) von der zweiten Kontaktschicht (52) elektrisch isoliert.
10. Bauteil (10) nach dem vorhergehenden Anspruch, bei dem
- der Halbleiterchip (2) in Draufsicht die erste Kontaktschicht (51) teilweise überdeckt,
- die erste Kontaktschicht (51) zumindest einen Teilbereich (51L) aufweist, der in Draufsicht seitlich aus dem Halbleiterchip (2) herausragt, und
- der Teilbereich (51L) in Draufsicht von der Zwischenschicht (3) zumindest teilweise oder vollständig bedeckt ist.
11. Bauteil (10) nach einem der Ansprüche 9 bis 10, bei dem der Halbleiterchip (2) in vertikaler Richtung zwischen der ersten Kontaktschicht (51) und der zweiten Kontaktschicht (52) angeordnet ist, wobei die zweite Kontaktschicht (52) auf einer dem Träger (1) abgewandten Vorderseite (2V) des Halbleiterchips (2) angeordnet ist und die Vorderseite (2V) zumindest teilweise oder vollständig bedeckt .
12. Bauteil (10) nach einem der vorhergehenden Ansprüche, bei dem der Träger (1) einen Grundkörper (IG), Durchkontakte (71, 72), innere Anschlussschichten (61, 62) und äußere
Anschlussschichten (81, 82) aufweist, wobei
- die inneren Anschlussschichten (61, 62) und die äußeren
Anschlussschichten (81, 82) auf gegenüberliegenden
Oberflächen des Grundkörpers (IG) angeordnet sind,
- sich die Durchkontakte (71, 72) durch den Grundkörper (IG) hindurch erstrecken, und - die Durchkontakte (71, 72) jeweils eine der inneren
Anschlussschichten (61, 62) mit einer der äußeren
Anschlussschichten (81, 82) elektrisch verbinden.
13. Bauteil (10) nach einem der vorhergehenden Ansprüche, bei dem die Zwischenschicht (3) aus einem strahlungsdurchlässigen Material gebildet ist.
14. Bauteil (10) nach einem der vorhergehenden Ansprüche, bei dem
- der Halbleiterchip (2) eine vertikale Höhe (2H) aufweist,
- die Kavität (40) eine vertikale Tiefe (40T) aufweist, und
- ein Verhältnis (40T/2H) der vertikalen Tiefe (40T) zu der vertikalen Höhe (2H) zwischen einschließlich 2 und 20 ist.
15. Bauteil (10) nach einem der vorhergehenden Ansprüche, das eine Mehrzahl von Halbleiterchips (2) aufweist, wobei
- die Deckschicht (4) eine Mehrzahl von Kavitäten (40) aufweist, und
- in jeder der Kavitäten (40), deren Innenwände mit einer Reflexionsschicht (4R) versehen sind, mindestens einer oder genau einer der Halbleiterchips (2) angeordnet ist.
16. Verfahren zur Herstellung eines Bauteils (10), das einen Träger (1), zumindest einen Halbleiterchip (2), eine Zwischenschicht (3) und eine Deckschicht (4) aufweist, mit folgenden Schritten:
- Anordnen des Halbleiterchips (2) auf dem Träger (1);
- Aufbringen der Zwischenschicht (3) auf den Träger (1) wobei die Zwischenschicht (3) lateral an den Halbleiterchip (2) angrenzt; und - Aufbringen der Deckschicht (4) auf die Zwischenschicht (3) und auf den Träger (1), wobei
- zumindest eine Kavität (40) in der Deckschicht (40) gebildet wird, in der der Halbleiterchip (2) angeordnet ist,
- die Zwischenschicht (3) elektrisch isolierend ausgeführt ist und entlang vertikaler Richtung bereichsweise zwischen dem Träger (1) und der Deckschicht (4) angeordnet ist, - sich die Zwischenschicht (3) entlang lateraler
Richtung in die Kavität (40) hinein erstreckt, und
- die Deckschicht (4) eine vertikale Höhe (4H) aufweist, die abhängig von den lateralen Positionen der Deckschicht (4) unterschiedlich ist und an den Positionen der Zwischenschicht (3) eine verringerte vertikale Höhe (4H) aufweist.
17. Verfahren nach Anspruch 16, bei dem der Halbleiterchip (2) elektrisch verdrahtet wird, bevor die Deckschicht (4) auf die Zwischenschicht (3) und auf den Träger (1) aufgebracht wird.
18. Verfahren nach Anspruch 16 oder 17, bei dem zur elektrischen Verdrahtung des Halbleiterchips (2) eine planare Kontaktschicht (52) auf einer dem Träger (1) abgewandten Vorderseite (3V) der Zwischenschicht (3) gebildet wird.
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