Nothing Special   »   [go: up one dir, main page]

WO2021153266A1 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

Info

Publication number
WO2021153266A1
WO2021153266A1 PCT/JP2021/001166 JP2021001166W WO2021153266A1 WO 2021153266 A1 WO2021153266 A1 WO 2021153266A1 JP 2021001166 W JP2021001166 W JP 2021001166W WO 2021153266 A1 WO2021153266 A1 WO 2021153266A1
Authority
WO
WIPO (PCT)
Prior art keywords
nitride semiconductor
semiconductor layer
region
film
etching step
Prior art date
Application number
PCT/JP2021/001166
Other languages
English (en)
French (fr)
Inventor
浩隆 大嶽
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Priority to US17/789,786 priority Critical patent/US20230045660A1/en
Priority to DE112021000745.9T priority patent/DE112021000745T5/de
Priority to JP2021574625A priority patent/JPWO2021153266A1/ja
Priority to CN202180009696.2A priority patent/CN114981979A/zh
Publication of WO2021153266A1 publication Critical patent/WO2021153266A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/343—Gate regions of field-effect devices having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates

Definitions

  • the present invention relates to a nitride semiconductor device composed of a group III nitride semiconductor (hereinafter, may be simply referred to as "nitride semiconductor").
  • the group III nitride semiconductor is a semiconductor that uses nitrogen as a group V element in the group III-V semiconductor. Typical examples are aluminum nitride (AlN), gallium nitride (GaN), and indium nitride (InN). In general, the group III nitride semiconductor can be expressed as Al x In y Ga 1-x ⁇ y N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1,0 ⁇ x + y ⁇ 1).
  • Such a HEMT includes, for example, an electron traveling layer made of GaN and an electron supply layer made of AlGaN epitaxially grown on the electron traveling layer. A pair of source and drain electrodes are formed so as to be in contact with the electron supply layer, and a gate electrode is arranged between them.
  • a two-dimensional electron gas is formed in the electron traveling layer at a position several ⁇ inward from the interface between the electron traveling layer and the electron supply layer. ..
  • the source and drain are connected using this two-dimensional electron gas as a channel.
  • the source and drain are cut off.
  • the control voltage is not applied to the gate electrode, the source and drain are conductive, so that the device is a normally-on type.
  • Patent Document 1 Since devices using nitride semiconductors have features such as high withstand voltage, high temperature operation, large current density, high speed switching and low on-resistance, application to power devices has been proposed, for example, in Patent Document 1.
  • Patent Document 1 a ridge-shaped p-type GaN gate layer (corresponding to the ridge portion of the third nitride semiconductor layer of the present invention) is laminated on an AlGaN electron supply layer, and a gate electrode is arranged on the ridge-shaped p-type GaN gate layer.
  • a configuration that achieves normal off by eliminating channels by a depletion layer extending from the type GaN gate layer.
  • a high-concentration P-type GaN layer and a gate electrode are ohmic-connected.
  • Ohmic GIT Gate Injection Transistor
  • JP-A-2017-73506 Japanese Unexamined Patent Publication No. 2006-339561
  • An object of the present invention is a nitride semiconductor device capable of directly measuring the film thickness of the material film of the third nitride semiconductor layer before forming a ridge portion of the third nitride semiconductor layer, and a method for manufacturing the same. Is to provide.
  • One embodiment of the present invention comprises a substrate, a first nitride semiconductor layer arranged above the substrate and forming an electron traveling layer, and an electron supply layer formed on the first nitride semiconductor layer.
  • the gate electrode and the source electrode and the drain electrode arranged on the second nitride semiconductor layer with the ridge portion interposed therebetween are included, and in a plan view, the active region contributing to the transistor operation and the transistor operation
  • the non-active region has a non-active region that does not contribute, and the non-active region has a first region, and the film thickness of the second nitride semiconductor layer in the first region is the ridge portion of the active region.
  • a nitride semiconductor device having a thickness different from that of the second nitride semiconductor layer in a region where the source electrode and the drain electrode are not formed.
  • the film thickness of the second nitride semiconductor layer in the first region is the first in the active region in which the ridge portion, the source electrode, and the drain electrode are not formed. It is thicker than the film thickness of the nitride semiconductor layer.
  • the film thickness of the second nitride semiconductor layer in the first region is the first in the active region in which the ridge portion, the source electrode, and the drain electrode are not formed. It is thinner than the film thickness of the nitride semiconductor layer.
  • the first region is adjacent to the third nitride semiconductor layer.
  • the nitride semiconductor device has a rectangular shape in a plan view, and the first region is a peripheral edge of the nitride semiconductor device and an active region in a plan view. It exists in between.
  • the third nitride semiconductor layer has an extension region extending from the end of the ridge portion, and in the non-active region, the gate electrode and the gate electrode and the extension region are included in the extension region.
  • An opening is formed that penetrates the third nitride semiconductor layer and reaches the second nitride semiconductor layer, and the first region is a region in which the opening is formed in a plan view.
  • the side edge of the gate electrode on the ridge portion adjacent to the first region on the first region side is the side edge of the first region side on the upper surface of the ridge portion. It recedes inward from the side edge.
  • a passivation film covering the second nitride semiconductor layer, the third nitride semiconductor layer, and the exposed surface of the gate electrode is formed on the second nitride semiconductor layer.
  • a source contact hole and a drain contact hole are formed in the passivation film, the source electrode penetrates the source contact hole and is in contact with the second nitride semiconductor layer, and the drain electrode is the drain electrode. It penetrates the drain contact hole and is in contact with the second nitride semiconductor layer.
  • the source electrode comprises a source main electrode portion that penetrates the source contact hole and contacts the second nitride semiconductor layer, and the gate electrode that extends from and is adjacent to the source main electrode portion. It has an extension to cover.
  • the source main electrode portion extends in parallel with the ridge portion, and extends in the length direction of the source main electrode portion in the width intermediate portion of the surface of the source main electrode portion. A concave portion of the source electrode is formed.
  • the drain electrode extends parallel to the ridge portion, and a drain electrode recess extending in the length direction of the drain electrode is formed in the width intermediate portion of the surface of the drain electrode. ing.
  • the peripheral portion of the nitride semiconductor device penetrates the passivation film and the second nitride semiconductor layer to reach the first nitride semiconductor layer, and the upper surface and the outer surface are open.
  • the first recess is formed, and the outer peripheral edge of the bottom surface of the first recess has a second recess that penetrates the first nitride semiconductor layer and reaches the substrate, and the upper surface and the outer surface are open. It is formed.
  • the film thickness of the third nitride semiconductor layer is larger than 100 nm.
  • the gate electrode is composed of a single film of any one of TiN, TiW, Ti and W, or a composite film composed of any combination of two or more thereof.
  • the second nitride semiconductor layer is composed of an Al x Ga 1-x N (0 ⁇ x1 ⁇ 1) layer, and the second nitride semiconductor layer is composed of a GaN layer.
  • the acceptor impurities are Mg, Zn or codope thereof.
  • One embodiment of the present invention comprises a substrate, a first nitride semiconductor layer arranged above the substrate and forming an electron traveling layer, and an electron supply layer formed on the first nitride semiconductor layer.
  • the gate electrode film and the third nitride semiconductor layer are selectively etched to obtain the second nitride semiconductor layer.
  • a method for manufacturing a nitride semiconductor device which includes a second etching step of forming a ridge-shaped gate electrode portion on a nitride semiconductor layer, and the etching conditions of the first etching step and the second etching step are different. do.
  • the film thickness of the third nitride semiconductor layer is measured using the opening region, and the etching conditions of the second etching step are determined based on the measurement result.
  • the first etching step also serves as an alignment forming step.
  • the first etching step comprises a third etching step of etching the gate electrode film and a fourth etching step of etching the third nitride semiconductor layer, and the second etching step.
  • it is composed of a fifth etching step of etching the gate electrode film and a sixth etching step of etching the third nitride semiconductor layer, and the etching conditions of the third etching step and the fourth etching step are different from each other.
  • the etching conditions of the fifth etching step and the sixth etching step are different from each other.
  • the etching conditions of the fourth etching step and the sixth etching step are different from each other.
  • the etching conditions of the third etching step and the fifth etching step are the same.
  • the peripheral edge of the opening region in the gate electrode film is directed toward the outside of the opening region from the peripheral edge of the opening region in the third nitride semiconductor layer. It has a process for retreating.
  • the opening region is formed over the entire peripheral edge of the gate electrode film.
  • an insulating film is formed on the entire surface after the film thickness of the third nitride semiconductor layer is measured using the opening region between the first etching step and the second etching step. Including a step of selectively forming a resist film on the insulating film so as to cover a region to be formed of a gate electrode and a region outside the region to be prepared of a gate electrode in a plan view. It may be.
  • the gate electrode film has a rectangular shape in a plan view, and in the first etching step, the opening region is formed at a position close to the corner of the gate electrode film.
  • an insulating film is formed on the entire surface after the film thickness of the third nitride semiconductor layer is measured using the opening region between the first etching step and the second etching step.
  • a step of selectively forming a resist film on the insulating film so as to cover a region where a gate electrode is planned to be produced in a plan view may be included.
  • FIG. 1 is a cross-sectional view for explaining the configuration of the nitride semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is an enlarged cross-sectional view taken along the line II-II of FIG.
  • FIG. 3A is a cross-sectional view showing an example of a manufacturing process of the nitride semiconductor device of FIG.
  • FIG. 3B is a cross-sectional view showing the next step of FIG. 3A.
  • FIG. 3C is a cross-sectional view showing the next step of FIG. 3B.
  • FIG. 3D is a cross-sectional view showing the next step of FIG. 3C.
  • FIG. 3E is a cross-sectional view showing the next step of FIG. 3D.
  • FIG. 3F is a cross-sectional view showing the next step of FIG. 3E.
  • FIG. 3G is a cross-sectional view showing the next step of FIG. 3F.
  • FIG. 3H is a cross-sectional view showing the next step of FIG. 3G.
  • FIG. 3I is a cross-sectional view showing the next step of FIG. 3H.
  • FIG. 3J is a cross-sectional view showing the next step of FIG. 3I.
  • FIG. 3K is a cross-sectional view showing the next step of FIG. 3J.
  • FIG. 3L is a cross-sectional view showing the next step of FIG. 3K.
  • FIG. 3M is a cross-sectional view showing the next step of FIG. 3L.
  • FIG. 3N is a cross-sectional view showing the next step of FIG. 3M.
  • FIG. 3O is a cross-sectional view showing the next step of FIG. 3N.
  • FIG. 3P is a cross-sectional view showing the next step of FIG. 3O.
  • FIG. 3Q is a cross-sectional view showing the next step of FIG. 3P.
  • FIG. 3R is a cross-sectional view showing the next step of FIG. 3Q.
  • FIG. 3S is a cross-sectional view showing the next step of FIG. 3R.
  • FIG. 4 is a cross-sectional view for explaining a modified example of the manufacturing process of the nitride semiconductor device of FIG.
  • FIG. 5 is a cross-sectional view for explaining the configuration of the nitride semiconductor device according to the second embodiment of the present invention.
  • FIG. 6 is an enlarged cross-sectional view taken along the line VI-VI of FIG.
  • FIG. 1 is a plan view for explaining the configuration of the nitride semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is an enlarged cross-sectional view taken along the line II-II of FIG.
  • the passivation film 15 (see FIG. 2) is omitted for convenience of explanation.
  • the source electrode 3 only the source main electrode portion 3A is shown, and the extension portion 3B is omitted.
  • the width of the ridge portion 21A of the third nitride semiconductor layer 21 is larger than the width of the gate main electrode portion 22A of the gate electrode 22, but in FIG. 1, the width of the ridge portion 21A is the gate. It is shown as being equal to the width of the main electrode portion 22A.
  • the horizontal direction of the paper surface of FIG. 1 may be referred to as the horizontal direction
  • the vertical direction of the paper surface of FIG. 1 may be referred to as the vertical direction
  • the nitride semiconductor device 1 has a quadrangular shape having two sides parallel to each other in the horizontal direction and two sides parallel to each other in the vertical direction in a plan view.
  • the nitride semiconductor device 1 includes a semiconductor laminated structure 2 (see FIG. 2) and an electrode metal structure arranged on the semiconductor laminated structure 2.
  • the electrode metal structure includes a plurality of source electrodes 3, a gate electrode 22, and a plurality of drain electrodes 4.
  • the source electrode 3 and the drain electrode 4 extend in the vertical direction.
  • the gate electrode 22 includes a plurality of gate main electrode portions 22A extending in the vertical direction parallel to each other, and two base portions 22B connecting the corresponding ends of the gate main electrode portions 22A.
  • One source electrode 3 includes a source main electrode portion 3A arranged between two adjacent gate main electrode portions 22A and an extension portion 3B (see FIG. 2) around the source main electrode portion 3A in a plan view. Consists of.
  • the source main electrode portion 3A refers to a region including a region surrounded by the contour of the source contact hole 5 and a peripheral region thereof in the entire region of the source electrode 3 in a plan view.
  • the extension portion 3B refers to a portion of the entire region of the source electrode 3 other than the source main electrode portion 3A in a plan view. As shown in FIG. 2, the extension portion 3B covers a pair of gate main electrode portions 22A arranged on both sides of the source main electrode portion 3A.
  • Drain electrodes 4 are arranged on both sides of one source electrode 3.
  • the adjacent drain electrode 4 and the source main electrode portion 3A face each other with the gate main electrode portion 22A in between in a plan view.
  • the length of the drain electrode 4 and the length of the source main electrode portion 3A are substantially equal to each other, and the vertical positions of both ends of the drain electrode 4 and the vertical positions of the corresponding ends of the source main electrode portion 3A are substantially equal to each other. Match.
  • the source main electrode portion 3A (S), the gate main electrode portion 22A (G), and the drain electrode 4 (D) are periodically arranged in the order of DGSGDGS in the lateral direction.
  • the element structure is formed by sandwiching the gate main electrode portion 22A (G) between the source main electrode portion 3A (S) and the drain electrode 4 (D).
  • the surface region on the semiconductor laminated structure 2 is composed of an active region 31 that contributes to the transistor operation and a non-active region 32 that does not contribute to the transistor operation.
  • the alternate long and short dash line 33 indicates the boundary line between the active region 31 and the inactive region 32.
  • the active region 31 refers to a region in which a current flows between the source and drain when an on-voltage is applied to the gate electrode 22.
  • the semiconductor laminated structure 2 includes a substrate 11, a buffer layer 12 formed on the surface of the substrate 11, a first nitride semiconductor layer 13 epitaxially grown on the buffer layer 12, and first nitride. It includes a second nitride semiconductor layer 14 epitaxially grown on the material semiconductor layer 13.
  • the substrate 11 may be, for example, a low resistance silicon substrate.
  • the low resistance silicon substrate may be, for example, a p-type substrate having an electrical resistivity of 0.001 ⁇ mm to 0.5 ⁇ mm (more specifically, about 0.01 ⁇ mm to 0.1 ⁇ mm).
  • the substrate 11 may be a low resistance silicon substrate, a low resistance SiC substrate, a low resistance GaN substrate, or the like.
  • the substrate 11 may be an insulating substrate such as a sapphire substrate.
  • the thickness of the substrate 11 is, for example, about 650 ⁇ m in the semiconductor process, and is ground to about 300 ⁇ m or less in the stage before chipping.
  • the substrate 11 is electrically connected to the source electrode 3.
  • the buffer layer 12 is composed of a multilayer buffer layer in which a plurality of nitride semiconductor films are laminated.
  • the buffer layer 12 is laminated on a first buffer layer (not shown) made of an AlN film in contact with the surface of the substrate 11 and a surface of the first buffer layer (a surface opposite to the substrate 11). It is composed of a second buffer layer (not shown) composed of an AlN / AlGaN superlattice layer.
  • the film thickness of the first buffer layer is about 100 nm to 500 nm.
  • the film thickness of the second buffer layer is about 500 nm to 2 ⁇ m.
  • the buffer layer 12 may be composed of, for example, a single film or a composite film of AlGaN.
  • Impurities may be introduced to make the buffer layer 12 semi-insulating.
  • the concentration of impurities is preferably 4 ⁇ 10 16 cm -3 or more.
  • the impurity is, for example, Fe (iron).
  • the first nitride semiconductor layer 13 constitutes an electron traveling layer.
  • the first nitride semiconductor layer 13 is made of a GaN layer and has a thickness of about 0.5 ⁇ m to 2 ⁇ m. Further, for the purpose of suppressing the leakage current flowing through the first nitride semiconductor layer 13, even if impurities for semi-insulating are introduced in the region other than the surface layer portion of the first nitride semiconductor layer 13. good.
  • the concentration of impurities is preferably 1 ⁇ 10 17 cm -3 or more.
  • the impurity is, for example, C (carbon).
  • the second nitride semiconductor layer 14 constitutes an electron supply layer.
  • the second nitride semiconductor layer 14 is made of a nitride semiconductor having a bandgap larger than that of the first nitride semiconductor layer 13.
  • the second nitride semiconductor layer 14 is made of a nitride semiconductor having a higher Al composition than the first nitride semiconductor layer 13. In a nitride semiconductor, the higher the Al composition, the larger the band gap.
  • the second nitride semiconductor layer 14 is composed of an Al x1 Ga 1-x1 N layer (0 ⁇ x1 ⁇ 1), and its thickness is about 5 nm to 25 nm.
  • the first nitride semiconductor layer (electron traveling layer) 13 and the second nitride semiconductor layer (electron supply layer) 14 are made of nitride semiconductors having different band gaps (Al composition), and are between them. Has a grid mismatch. Then, due to the spontaneous polarization of the first nitride semiconductor layer 13 and the second nitride semiconductor layer 14 and the piezo polarization due to the lattice mismatch between them, the first nitride semiconductor layer 13 and the second nitride semiconductor are formed. The energy level of the conduction band of the first nitride semiconductor layer 13 at the interface with the layer 14 is lower than the Fermi level.
  • a third nitride semiconductor layer (semiconductor gate layer) 21 is interposed between the second nitride semiconductor layer 14 and the gate electrode 22.
  • the third nitride semiconductor layer 21 is formed on the surface of the second nitride semiconductor layer 14 by epitaxial growth.
  • the third nitride semiconductor layer 21 has substantially the same shape as the gate electrode 22 in a plan view.
  • the third nitride semiconductor layer 21 has a plurality of ridge portions 21A extending in the longitudinal direction parallel to each other and two connecting portions 21B (2 connecting portions 21B) for connecting the corresponding ends of the ridge portions 21A. (See FIG. 1).
  • the gate electrode 22 is formed on the third nitride semiconductor layer 21. More specifically, the gate main electrode portion 22A of the gate electrode 22 is formed on each of the ridge portions 21A of the third nitride semiconductor layer 21. A base portion 22B of the gate electrode 22 is formed on each of the two connecting portions 21B of the third nitride semiconductor layer 21.
  • the ridge-shaped gate portion 20 is formed by the ridge portion 21A of the third nitride semiconductor layer 21 and the gate main electrode portion 22A formed on the ridge portion 21A.
  • the gate portion 20 including the leftmost ridge portion 21A in FIG. 2 and the gate main electrode portion 22A above the ridge portion 21A functions as a guard link and does not contribute to the operation of the transistor.
  • the gate portion 20 including the rightmost ridge portion 21A in FIG. 1 and the gate main electrode portion 22A above the ridge portion 21A also functions as a guard link and does not contribute to the operation of the transistor.
  • the cross section of the ridge portion 21A and the gate main electrode portion 22A is rectangular.
  • the width of the gate main electrode portion 22A is narrower than the width of the ridge portion 21A.
  • the gate main electrode portion 22A is formed on the width intermediate portion of the upper surface of the ridge portion 21A. Therefore, a step is formed between the upper surface of the gate main electrode portion 22A and the upper surface of one side portion of the ridge portion 21A, and the upper surface of the gate main electrode portion 22A and the upper surface of the other side portion of the ridge portion 21A. A step is formed between the and. Further, in a plan view, both side edges of the gate main electrode portion 22A are retracted inward from the corresponding side edges of the ridge portion 21A.
  • the gate electrode 22 is in Schottky contact with the upper surface of the third nitride semiconductor layer 21.
  • the gate electrode 22 is made of TiN.
  • the film thickness of the gate electrode 22 is about 50 nm to 150 nm.
  • the gate electrode 22 may be composed of a single film of any one of a Ti film, a TiN film, a TiW film and W, or a composite film composed of any combination of two or more thereof.
  • the third nitride semiconductor layer 21 is made of a nitride semiconductor doped with acceptor-type impurities.
  • the third nitride semiconductor layer 21 is composed of a GaN layer (p-type GaN layer) doped with acceptor-type impurities.
  • the acceptor-type impurity is Mg (magnesium).
  • the acceptor-type impurity may be an acceptor-type impurity other than Mg such as Zn (zinc). Further, the acceptor type impurity may be a codope of Mg and Zn.
  • the film thickness of the third nitride semiconductor layer 21 is preferably larger than 100 nm, more preferably 110 nm or more.
  • the film thickness of the third nitride semiconductor layer 21 is more preferably 110 nm or more and 150 nm or less. This is because when the film thickness of the third nitride semiconductor layer 21 is 110 nm or more and 150 nm or less, the maximum rated voltage of the gate in the positive direction can be increased.
  • the film thickness of the third nitride semiconductor layer 21 is about 120 nm.
  • the third nitride semiconductor layer 21 changes the energy level of the conduction band at the interface between the first nitride semiconductor layer 13 and the second nitride semiconductor layer 14 in the region directly below the gate portion 20, and the gate voltage. Is provided so that the two-dimensional electron gas 9 is not generated in the region directly below the gate portion 20 in a state where the above is not applied.
  • a passivation film 15 is formed on the second nitride semiconductor layer 14 to cover the exposed surfaces of the second nitride semiconductor layer 14, the third nitride semiconductor layer 21, and the gate electrode 22. .. Therefore, the side surface and the surface of the gate portion 20 are covered with the passivation film 15.
  • the passivation film 15 is made of a SiN film and has a thickness of about 50 nm to 200 nm.
  • the passivation film 15 may be composed of a single film of SiN, SiO 2 and SiON, or a composite film composed of any combination of two or more thereof.
  • a source contact hole 5 and a drain contact hole 6 are formed in the passivation film 15.
  • the source contact hole 5 and the drain contact hole 6 are formed so as to sandwich the gate portion 20.
  • the source main electrode portion 3A of the source electrode 3 penetrates the source contact hole 5 and is in contact with the second nitride semiconductor layer 14. As shown in FIG. 2, the extension portion 3B of the source electrode 3 covers the gate portion 20. A recess (source electrode recess) extending in the length direction of the source main electrode portion 3A is formed in the width intermediate portion of the surface of the source main electrode portion 3A.
  • the drain electrode 4 penetrates the drain contact hole 6 and is in contact with the second nitride semiconductor layer 14.
  • a recess (drain electrode recess) extending in the length direction of the drain electrode 4 is formed in the intermediate width of the surface of the drain electrode 4.
  • the source electrode 3 and the drain electrode 4 are, for example, a first metal layer (ohmic metal layer) in contact with the second nitride semiconductor layer 14 and a second metal layer (main electrode metal layer) laminated on the first metal layer. It is composed of a third metal layer (adhesion layer) laminated on the second metal layer and a fourth metal layer (barrier metal layer) laminated on the third metal layer.
  • the first metal layer is, for example, a Ti layer having a thickness of about 10 nm to 20 nm.
  • the second metal layer is, for example, an AlCu layer having a thickness of about 100 nm to 300 nm.
  • the third metal layer is, for example, a Ti layer having a thickness of about 10 nm to 20 nm.
  • the fourth metal layer is, for example, a TiN layer having a thickness of about 10 nm to 50 nm.
  • the peripheral portion of the nitride semiconductor device 1 penetrates the passivation film 15 and the second nitride semiconductor layer 14 to reach the first nitride semiconductor layer 13, and has an upper surface and an outer surface (outer peripheral surface).
  • the first recess 16 is formed.
  • the second recess 17 penetrates the first nitride semiconductor layer 13 and the buffer layer 12 and reaches the substrate 11, and the upper surface and the outer surface (outer peripheral surface) are opened. Is formed.
  • a substrate contact metal (not shown) for electrically connecting the substrate 11 to the source electrode 3 is embedded in the first recess 16 and the second recess 17.
  • the non-active region 32 includes a first region 32a for directly measuring the film thickness of the second nitride semiconductor layer 14 in the manufacturing process of the nitride semiconductor device 1.
  • the first region 32a in a plan view, is formed in the region between the peripheral edge of the nitride semiconductor device 1 and the active region 31. More specifically, the first region 32a is a region between the outer peripheral edge of the third nitride semiconductor layer 21 of FIGS. 1 and 2 and the first recess 16 in a plan view. Therefore, the first region 32a is adjacent to the outer peripheral edge of the third nitride semiconductor layer 21. In FIG. 1, the first region 32a is shown as a dot region.
  • the film thickness of the second nitride semiconductor layer 14 in the first region 32a and the region of the active region 31 in which the ridge portion 21A, the source contact hole 5 and the drain contact hole 6 are not formed (hereinafter, “access region 34””. It is different from the film thickness of the second nitride semiconductor layer 14 in).
  • the film thickness of the second nitride semiconductor layer 14 in the first region 32a is larger than the film thickness of the access region 34.
  • the film thickness of the second nitride semiconductor layer 14 in the first region 32a may be smaller than the film thickness of the access region 34.
  • a second nitride semiconductor layer (electron supply layer) 14 having a different band gap (Al composition) is formed on the first nitride semiconductor layer (electron traveling layer) 13 to form a heterojunction.
  • a two-dimensional electron gas 9 is formed in the first nitride semiconductor layer 13 near the interface between the first nitride semiconductor layer 13 and the second nitride semiconductor layer 14, and the two-dimensional electron gas 9 is used as a channel.
  • the used HEMT is formed.
  • the gate main electrode portion 22A of the gate electrode 22 faces the second nitride semiconductor layer 14 with the ridge portion 21A of the third nitride semiconductor layer 21 interposed therebetween.
  • the energy levels of the first nitride semiconductor layer 13 and the second nitride semiconductor layer 14 are raised by the ionization acceptor contained in the ridge portion 21A composed of the p-type GaN layer. Therefore, the energy level of the conduction band at the heterojunction interface between the first nitride semiconductor layer 13 and the second nitride semiconductor layer 14 is higher than the Fermi level. Therefore, immediately below the gate main electrode portion 22A (gate portion 20), a two-dimensional electron gas caused by spontaneous polarization of the first nitride semiconductor layer 13 and the second nitride semiconductor layer 14 and piezo polarization due to lattice mismatch thereof. 9 is not formed.
  • a predetermined voltage for example, 50V to 100V
  • an off voltage (0V) or an on voltage (5V) is applied to the gate electrode 22 with the source electrode 3 as a reference potential (0V).
  • 3A to 3S are cross-sectional views for explaining an example of the manufacturing process of the above-mentioned nitride semiconductor device 1, and show cross-sectional structures at a plurality of stages in the manufacturing process.
  • the buffer layer 12, the first nitride semiconductor layer (electron traveling layer) 13, and the second nitride semiconductor layer (electrons) are placed on the substrate 11 by the MOCVD (Metalorganic Chemical Vapor Deposition) method.
  • the supply layer) 14 is epitaxially grown.
  • the semiconductor laminated structure 2 is obtained.
  • the third semiconductor material film 41 which is the material film of the third nitride semiconductor layer 21, is epitaxially grown on the second nitride semiconductor layer 14 by the MOCVD method.
  • the third semiconductor material film 41 is a p-type GaN film.
  • a gate electrode film 42 which is a material film of the gate electrode 22, is formed on the third semiconductor material film 41 by, for example, a sputtering method.
  • the resist 43 is formed on the region excluding the peripheral edge of the gate electrode film 42.
  • the peripheral edge portion of the gate electrode film 42 refers to a region corresponding to the outer periphery of the outer peripheral edge of the third nitride semiconductor layer 21 of FIGS. 1 and 2.
  • the gate electrode film 42 is dry-etched using the resist 43 as a mask.
  • the third semiconductor material film 41 is dry-etched using the first resist 43 and the gate electrode film 42 as masks. As a result, an opening region 44 penetrating the gate electrode film 42 and the third semiconductor material film 41 is formed in a region corresponding to the outer periphery of the outer peripheral edge of the third nitride semiconductor layer 21 of FIGS. 1 and 2.
  • the gate electrode film 42 is isotropically etched.
  • the side edge of the gate electrode film 42 on the opening region 44 side recedes toward the outside of the opening region 44 from the side edge of the third semiconductor material film 41 on the opening region 44 side.
  • the etching steps of FIGS. 3D to 3F (when the etching of FIG. 3F is not performed as described later, the etching steps of FIGS. 3D to 3E) will be referred to as a first etching step.
  • the step of etching the TiN (gate electrode film 42) of the first region 32a as shown in FIG. 3D is referred to as a third etching step, and as shown in FIG. 3E, the p-type GaN (third semiconductor) of the first region 32a.
  • the step of etching the material film 41) is called a fourth etching step.
  • the etching conditions of the third etching step and the fourth etching step are different.
  • the third etching step for example, CF 4 / Cl 2 / N 2 is used as the etching gas.
  • the fourth etching step for example, Cl 2 / O 2 / Ar is used as the etching gas.
  • the first etching step also serves as an alignment forming step. That is, in this embodiment, the alignment mark is formed by the first etching step.
  • the first resist 43 is removed.
  • the film thickness of the third semiconductor material film 41 is directly measured by an AFM (Atomic Force Microscope).
  • reference numeral 45 indicates an AFM probe.
  • the film thickness of the third semiconductor material film 41 is directly measured when the film thickness of the third semiconductor material film 41 is larger than 100 nm by a normal indirect measurement method. This is because it is difficult to measure the film thickness of 41 with high accuracy.
  • Normal indirect measurement methods include a method of irradiating a wafer with a laser during crystal growth and identifying the film thickness from the intensity cycle of the reflected light, an XRR (X-Ray Reflectivity) for observing a thin film, and the like.
  • a SiN film (insulating film) 46 is formed on the entire exposed surface.
  • the resist film 47 is selected on the SiN film 46 so as to cover the region where the gate electrode is planned to be created and the region outside the outer peripheral edge of the region where the gate electrode is planned to be created in a plan view. Is formed.
  • the SiN film 46 and the gate electrode film 42 are patterned by dry etching using the resist film 47 as a mask. As a result, the gate electrode 22 is formed. After this, the resist film 47 is removed.
  • the SiO 2 film 48 is formed so as to cover the entire exposed surface by, for example, a plasma chemical vapor deposition method (PECVD method).
  • PECVD method plasma chemical vapor deposition method
  • SiO 2 film 48 by being etched back, SiO 2 film 48 covering the side surfaces of the gate electrode 22 and SiN film 46 is formed thereon.
  • the third semiconductor material film 41 is patterned by dry etching using the SiN film 46 and the SiO 2 film 48 as masks. As a result, the third nitride semiconductor layer 21 is obtained.
  • the etching steps of FIGS. 3J and 3M will be referred to as a second etching step.
  • the step of etching the TiN (gate electrode film 42) of the active region 31 as shown in FIG. 3J is referred to as a fifth etching step, and as shown in FIG. 3M, the p-type GaN (third semiconductor material film) of the active region 31 is used.
  • the step of etching 41) is referred to as a sixth etching step.
  • the etching conditions of the second etching step are determined based on the film thickness of the third semiconductor material film 41 directly measured by the step of FIG. 3G.
  • the etching conditions of the fifth etching step and the sixth etching step are different.
  • the fifth etching step for example, CF 4 / Cl 2 / N 2 is used as the etching gas.
  • the sixth etching step for example, Cl 2 / O 2 / Ar is used as the etching gas.
  • the etching conditions of the third etching step (see FIG. 3D) and the fifth etching step (see FIG. 3J) may be the same.
  • the etching conditions of the fourth etching step (see FIG. 3E) and the sixth etching step (see FIG. 3M) are different.
  • the oxygen flow rate in the fourth etching step is higher than the oxygen flow rate in the sixth etching step.
  • the larger the oxygen flow rate the easier it is for the third semiconductor material film 41 and the second nitride semiconductor layer 14 to oxidize, so that the etching rate becomes slower. Therefore, the etching time of the fourth etching step (see FIG. 3E) is set longer than the etching time of the sixth etching step (see FIG. 3M).
  • the etching rate of the second nitride semiconductor layer 14 is slower than that of the third semiconductor material film 41, but the larger the oxygen flow rate, the larger the difference in etching rate between the two. Therefore, the larger the oxygen flow rate, the easier it is to etch the third semiconductor material film 41 to the depth of the surface of the second nitride semiconductor layer 14 with higher accuracy. Therefore, the fourth etching step (see FIG. 3E) makes it easier to etch the third semiconductor material film 41 with higher accuracy than the sixth etching step (see FIG. 3M). However, as the oxygen flow rate increases, the etched surface becomes more likely to become rough. Therefore, in the sixth etching step for creating the device structure, the oxygen flow rate is reduced as compared with the fourth etching step for creating the first region 32a.
  • the film thickness of the second nitride semiconductor layer 14 in the first region 32a and the access region 34 is different from the film thickness of the second nitride semiconductor layer 14.
  • the amount of etching on the surface layer of the second nitride semiconductor layer 14 in the sixth etching step is larger than the amount of etching on the surface layer of the second nitride semiconductor layer 14 in the fourth etching step.
  • the film thickness of the second nitride semiconductor layer 14 in the access region 34 is thinner than the film thickness of the second nitride semiconductor layer 14 in the first region 32a.
  • the film thickness of the second nitride semiconductor layer 14 in the first region 32a may be the film of the second nitride semiconductor layer 14 in the access region 34. It may be thinner than it is thick.
  • the SiN film 46 and the SiO 2 film 48 are removed by wet etching.
  • the gate portion 20 including the ridge portion 21A of the third nitride semiconductor layer 21 and the gate main electrode portion 22A formed on the width intermediate portion of the upper surface of the third nitride semiconductor layer 21 is obtained.
  • the passivation film 15 is formed so as to cover the entire exposed surface.
  • the passivation film 15 is made of, for example, SiN.
  • a source contact hole 5 and a drain contact hole 6 reaching the second nitride semiconductor layer 14 are formed on the passivation film 15.
  • the source / drain electrode film 49 is formed so as to cover the entire exposed surface.
  • the source / drain electrode film 49 is patterned by photolithography and etching to form the source electrode 3 and the drain electrode 4 in contact with the second nitride semiconductor layer 14.
  • the first recess 16 reaching the first nitride semiconductor layer 13 is formed in the second nitride semiconductor layer 14 and the passivation film 15.
  • a second recess 17 reaching the substrate 11 is formed on the outer peripheral edge of the bottom surface of the first recess 16. In this way, the nitride semiconductor device 1 having the structure shown in FIGS. 1 and 2 is obtained.
  • the side edge of the gate electrode film 42 on the opening region 44 side is set to be larger than the side edge of the third semiconductor material film 41 on the opening region 44 side by the etching step of FIG. 3F. It is retracted toward the outside of the opening region 44.
  • the film thickness of the third semiconductor material film 41 may be measured after removing the resist 43 on the gate electrode film 42. Specifically, for example, the sum d3 of the film thickness d1 of the gate electrode film 42 and the film thickness d2 of the third semiconductor material film 41 is directly measured by an AFM. Further, the film thickness d1 of the gate electrode film 42 is measured by a normal indirect measuring method. Then, by calculating (d3-d1), the film thickness d2 of the third semiconductor material film 41 is obtained.
  • the film thickness of the material film (third semiconductor material film 41) of the third nitride semiconductor layer 21 is directly measured before forming the ridge portion 21A of the third nitride semiconductor layer 21. It becomes possible. As a result, the etching conditions for forming the ridge portion 21A of the third nitride semiconductor layer 21 can be appropriately determined.
  • this embodiment is particularly effective when the film thickness of the third nitride semiconductor layer 21 is made thicker than 100 nm in order to increase the maximum rated voltage of the gate in the positive direction.
  • FIG. 5 is a plan view for explaining the configuration of the nitride semiconductor device according to the second embodiment of the present invention.
  • FIG. 6 is an enlarged cross-sectional view taken along the line VI-VI of FIG.
  • the parts corresponding to the respective parts of FIG. 1 described above are designated by the same reference numerals as those in FIG.
  • the portions corresponding to the respective parts of FIG. 2 described above are designated by the same reference numerals as those in FIG.
  • the passivation film 15 (see FIG. 6) is omitted for convenience of explanation.
  • the source electrode 3 only the source main electrode portion 3A is shown, and the extension portion 3B is omitted.
  • the width of the ridge portion 21A of the third nitride semiconductor layer 21 is larger than the width of the gate main electrode portion 22A of the gate electrode 22, but in FIG. 5, the ridge portion 21A The width is shown as being equal to the width of the gate main electrode portion 22A.
  • the nitride semiconductor device 1A according to the second embodiment is different from the nitride semiconductor device 1 according to the first embodiment in the first region 32a formed in the non-active region 32.
  • the first region 32a is formed in the connecting portion 21B of the third nitride semiconductor layer 21. More specifically, as shown in FIG. 5, in the connecting portion 21B of the third nitride semiconductor layer 21, a first region having a rectangular shape in a plan view is located near the upper left corner of the third nitride semiconductor layer 21. 32a is formed.
  • the connecting portion 21B of the third nitride semiconductor layer 21 is an example of the “extended region extending from the end of the ridge portion” in the present invention.
  • the first region 32a has a planar quadrangular shape that penetrates the base portion 22B of the gate electrode 22 and the connecting portion 21B of the third nitride semiconductor layer 21 and reaches the second nitride semiconductor layer 14.
  • the opening 51 is formed.
  • the opening 51 communicates with the first opening 51a having a rectangular shape in a plan view penetrating the base portion 22B of the gate electrode 22 and the first opening 51a, and penetrates the connecting portion 21B of the third nitride semiconductor layer 21. It is composed of a second opening 51b having a rectangular shape in a plan view. Therefore, the first region 32a is adjacent to the third nitride semiconductor layer 21.
  • the first opening 51a is larger than the second opening 51b, and the four sides of the first opening 51a are parallel to the four sides of the second opening 51b, respectively.
  • the second opening 51b is located at the center of the first opening 51a. Therefore, the peripheral edge of the opening 51 (first opening 51a) of the gate electrode 22 is outside the opening 51 with respect to the peripheral edge of the opening 51 (second opening 51b) of the third nitride semiconductor layer 21. Retreating towards.
  • the manufacturing method of the nitride semiconductor device 1A will be briefly described.
  • the steps of FIG. 3A and the steps of FIG. 3B described above are the same.
  • the opening 51 penetrating the gate electrode film 42 and the third semiconductor material film 41 is formed by photolithography and etching.
  • the film thickness of the third semiconductor material film 41 is directly measured by AFM.
  • the same steps as those in FIGS. 3H to 3S described above are performed.
  • the region of the SiN film 46 surface corresponding to the region to be formed of the gate electrode is covered with the resist film 47, but the region to be formed of the gate electrode is planned.
  • the region outside the outer peripheral edge of the is not covered by the resist film 47. Therefore, the gate electrode film 42 in the region outside the outer peripheral edge of the region where the gate electrode is planned to be formed and the third semiconductor material film 41 in the region outside the outer peripheral edge of the region where the third nitride semiconductor layer is planned to be formed are shown in FIG. 3I. -Etched (removed) by the process shown in FIG. 3N.
  • Si may be contained in the second nitride semiconductor layer 14 directly below the source electrode 3 and the drain electrode 4.
  • silicon is exemplified as a material example of the substrate 11, but other substrate materials such as a sapphire substrate and a QST substrate can be applied.
  • Nitride semiconductor device Semiconductor laminated structure 3 Source electrode 3A Source main electrode part 3B Extension part 4 Drain electrode 5 Source contact hole 6 Drain contact hole 9 Two-dimensional electron gas) 11 Substrate 12 Buffer layer 13 First nitride semiconductor layer (electron traveling layer) 14 Second nitride semiconductor layer (electron supply layer) 15 Passivation film 16 1st recess 17 2nd recess 20 Gate 21 3rd nitride semiconductor layer (semiconductor gate layer) 21A Ridge part 21B Connecting part 22 Gate electrode 22A Gate main electrode part 22B Base part 31 Active area 32 Non-active area 32a First area 33 Boundary 41 Third semiconductor material film 42 Gate electrode film 43 Resist 44 Open area 45 AFC probe 46 SiN film 47 Resist film 48 SiO 2 film 49 Source / drain electrode film 51 Opening 51a First opening 51b Second opening

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

窒化物半導体装置は、第１窒化物半導体層と、第１窒化物半導体層上に形成された第２窒化物半導体層と、第２窒化物半導体層上に配置され、少なくとも一部にリッジ部を有し、アクセプタ型不純物を含む第３窒化物半導体層と、リッジ部上に配置されたゲート電極と、第２窒化物半導体層上に、リッジ部を挟んで配置されたソース電極およびドレイン電極とを含み、アクティブ領域とノンアクティブ領域とを有する。ノンアクティブ域は第１領域を有しており、第１領域における第２窒化物半導体層の膜厚が、アクティブ領域のうちリッジ部、ソース電極およびドレイン電極が形成されてない領域における第２窒化物半導体層の膜厚と異なる。

Description

窒化物半導体装置
　この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置に関する。
　III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、III族窒化物半導体は、ＡｌｘＩｎｙＧａ１－x－yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
　このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。
　ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。
　窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が例えば特許文献１において提案されている。
　特許文献１は、ＡｌＧａＮ電子供給層にリッジ形状のｐ型ＧａＮゲート層（本発明の第３窒化物半導体層のリッジ部に対応する）を積層し、その上にゲート電極を配置し、前記ｐ型ＧａＮゲート層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。
　また、特許文献２は、ｐ型ＧａＮゲート層を使用してノーマリーオフを達成するため、高濃度Ｐ型ＧａＮ層とゲート電極をオーミック接続している。オーミック接続のため、ゲート電極に電流を流し、ゲート電極から高濃度Ｐ型ＧａＮ層にホールを注入することで、それをもって伝導度変調を行うことを旨としたオーミックＧＩＴ（Gate Injection Transistor）である。
特開２０１７－７３５０６号公報 特開２００６－３３９５６１号公報
　本発明の目的は、第３窒化物半導体層のリッジ部を形成する前に、第３窒化物半導体層の材料膜の膜厚を直接測定することが可能となる窒化物半導体装置およびその製造方法を提供することにある。
　本発明の一実施形態は、基板と、前記基板の上方に配置され、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に配置され、少なくとも一部にリッジ部を有し、アクセプタ型不純物を含む第３窒化物半導体層と、前記リッジ部上に配置されたゲート電極と、前記第２窒化物半導体層上に、前記リッジ部を挟んで配置されたソース電極およびドレイン電極とを含み、平面視において、トランジスタ動作に寄与するアクティブ領域と、トランジスタ動作に寄与しないノンアクティブ領域とを有し、前記ノンアクティブ領域は第１領域を有しており、前記第１領域における前記第２窒化物半導体層の膜厚が、前記アクティブ領域のうち前記リッジ部、前記ソース電極および前記ドレイン電極が形成されていない領域における前記第２窒化物半導体層の膜厚と異なる、窒化物半導体装置を提供する。
　この構成では、第３窒化物半導体層のリッジ部を形成する前に、第１領域において、第３窒化物半導体層の材料膜の膜厚を直接測定することが可能となる。
　本発明の一実施形態では、前記第１領域における前記第２窒化物半導体層の膜厚が、前記アクティブ領域のうち前記リッジ部、前記ソース電極および前記ドレイン電極が形成されていない領域における前記第２窒化物半導体層の膜厚よりも厚い。
　本発明の一実施形態では、前記第１領域における前記第２窒化物半導体層の膜厚が、前記アクティブ領域のうち前記リッジ部、前記ソース電極および前記ドレイン電極が形成されていない領域における前記第２窒化物半導体層の膜厚よりも薄い。
　本発明の一実施形態では、前記第１領域は、前記第３窒化物半導体層に隣接している。
　本発明の一実施形態では、前記窒化物半導体装置が、平面視で四角形状を有しており、前記第１領域は、平面視において、前記窒化物半導体装置の周縁と、前記アクティブ領域との間に存在している。
　本発明の一実施形態では、前記第３窒化物半導体層が、前記リッジ部の端から延びた延長領域を有しており、前記ノンアクティブ領域において、前記延長領域内には、前記ゲート電極および前記第３窒化物半導体層を貫通して前記第２窒化物半導体層に達する開口部が形成されており、前記第１領域は、平面視において、前記開口部が形成されている領域である。
　本発明の一実施形態では、平面視において、前記第１領域に隣接した前記リッジ部上の前記ゲート電極における前記第１領域側の側縁は、当該リッジ部の上面における前記第１領域側の側縁よりも内方に後退している。
　本発明の一実施形態では、前記第２窒化物半導体層上に、前記第２窒化物半導体層、前記第３窒化物半導体層および前記ゲート電極の露出面を覆うパッシベーション膜が形成されており、前記パッシベーション膜には、ソースコンタクトホールおよびドレインコンタクトホールが形成されており、前記ソース電極は、前記ソースコンタクトホールを貫通して第２窒化物半導体層に接触しており、前記ドレイン電極は、前記ドレインコンタクトホールを貫通して第２窒化物半導体層に接触している。
　本発明の一実施形態では、前記ソース電極は、前記ソースコンタクトホールを貫通して第２窒化物半導体層に接触するソース主電極部と、前記ソース主電極部から延びかつ隣接する前記ゲート電極を覆う延長部とを有している。
　本発明の一実施形態では、前記ソース主電極部は前記リッジ部と平行に延びており、前記ソース主電極部の表面の幅中間部には、前記ソース主電極部の長さ方向に延びたソース電極凹部が形成されている。
　本発明の一実施形態では、前記ドレイン電極は前記リッジ部と平行に延びており、前記ドレイン電極の表面の幅中間部には、前記ドレイン電極の長さ方向に延びたドレイン電極凹部が形成されている。
　本発明の一実施形態では、前記窒化物半導体装置の周縁部には、前記パッシベーション膜および前記第２窒化物半導体層を貫通して前記第１窒化物半導体層に達し、上面および外側面が開口した第１凹部が形成されており、前記第１凹部の底面の外周縁部には、前記第１窒化物半導体層を貫通して前記基板に達し、上面および外側面が開口した第２凹部が形成されている。
　本発明の一実施形態では、前記第３窒化物半導体層の膜厚が１００ｎｍよりも大きい。
　本発明の一実施形態では、前記ゲート電極が、ＴｉＮ、ＴｉＷ、ＴｉおよびＷのうちのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されている。
　本発明の一実施形態では、前記第２窒化物半導体層がＡｌｘＧａ１－ｘＮ（０＜ｘ１＜１）層からなり、前記第２窒化物半導体層がＧａＮ層からなる。
　本発明の一実施形態では、前記アクセプタ不純物がＭｇ、Ｚｎまたはそれらのコドープである。
　本発明の一実施形態は、基板と、前記基板の上方に配置され、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に配置され、アクセプタ型不純物を含む第３窒化物半導体層とを含む窒化物半導体積層構造を準備する工程と、前記窒化物半導体積層構造上にゲート電極膜を形成する工程と、前記ゲート電極膜および前記第３窒化物半導体層を選択的にエッチングすることにより、前記ゲート電極膜および前記第３窒化物半導体層を貫通して前記第２窒化物半導体層に達する開口領域を形成する第１エッチング工程と、前記第１エッチング工程後に、前記ゲート電極膜および前記第３窒化物半導体層を選択的にエッチングすることにより、前記第２窒化物半導体層上にリッジ形状のゲート電極部を形成する第２エッチング工程とを含み、前記第１エッチング工程と前記第２エッチング工程のエッチング条件が異なる、窒化物半導体装置の製造方法を提供する。
　この製造方法では、第１エッチング工程後に第３窒化物半導体層の材料膜の膜厚を直接測定することが可能となる。これにより、第３窒化物半導体層のリッジ部を形成する前に、第３窒化物半導体層の材料膜の膜厚を直接測定することが可能となる。
　本発明の一実施形態では、前記開口領域を利用して前記第３窒化物半導体層の膜厚が測定され、当該測定結果に基づいて、前記第２エッチング工程のエッチング条件が決定される。
　本発明の一実施形態では、前記第１エッチング工程が、アライメント形成工程を兼ねる。
　本発明の一実施形態では、前記第１エッチング工程が、前記ゲート電極膜をエッチングする第３エッチング工程と、前記第３窒化物半導体層をエッチングする第４エッチング工程からなり、前記第２エッチング工程が、前記ゲート電極膜をエッチングする第５エッチング工程と、前記第３窒化物半導体層をエッチングする第６エッチング工程からなり、前記第３エッチング工程と前記第４エッチング工程のエッチング条件が互いに異なり、前記第５エッチング工程と前記第６エッチング工程のエッチング条件が互いに異なる。
　本発明の一実施形態では、前記第４エッチング工程と前記第６エッチング工程のエッチング条件が互いに異なる。
　本発明の一実施形態では、前記第３エッチング工程と前記第５エッチング工程のエッチング条件が同じである。
　本発明の一実施形態では、前記第１エッチング工程が、前記ゲート電極膜における前記開口領域の周縁を前記第３窒化物半導体層における前記開口領域の周縁よりも前記開口領域の外方に向かって後退させるための工程を有する。
　本発明の一実施形態では、前記第１エッチング工程では、前記ゲート電極膜の周縁部全域に、前記開口領域が形成される。この場合、前記第１エッチング工程と前記第２エッチング工程との間に、前記開口領域を利用した前記第３窒化物半導体層の膜厚測定が行われた後に、表面全体に絶縁膜が形成される工程と、平面視において、ゲート電極作成予定領域と、前記ゲート電極作成予定領域よりも外側の領域とを覆うように、前記絶縁膜上にレジスト膜が選択的に形成される工程とを含んでいてもよい。
　本発明の一実施形態では、前記ゲート電極膜が平面視で四角形状であり、前記第１エッチング工程では、前記ゲート電極膜のコーナーに近い位置に、前記開口領域が形成される。この場合、前記第１エッチング工程と前記第２エッチング工程との間に、前記開口領域を利用した前記第３窒化物半導体層の膜厚測定が行われた後に、表面全体に絶縁膜が形成される工程と、平面視において、ゲート電極作成予定領域を覆うように、前記絶縁膜上にレジスト膜が選択的に形成される工程とを含んでいてもよい。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図２は、図１のII－II線に沿う拡大断面図である。 図３Ａは、図１の窒化物半導体装置の製造工程の一例を示す断面図である。 図３Ｂは、図３Ａの次の工程を示す断面図である。 図３Ｃは、図３Ｂの次の工程を示す断面図である。 図３Ｄは、図３Ｃの次の工程を示す断面図である。 図３Ｅは、図３Ｄの次の工程を示す断面図である。 図３Ｆは、図３Ｅの次の工程を示す断面図である。 図３Ｇは、図３Ｆの次の工程を示す断面図である。 図３Ｈは、図３Ｇの次の工程を示す断面図である。 図３Ｉは、図３Ｈの次の工程を示す断面図である。 図３Ｊは、図３Ｉの次の工程を示す断面図である。 図３Ｋは、図３Ｊの次の工程を示す断面図である。 図３Ｌは、図３Ｋの次の工程を示す断面図である。 図３Ｍは、図３Ｌの次の工程を示す断面図である。 図３Ｎは、図３Ｍの次の工程を示す断面図である。 図３Ｏは、図３Ｎの次の工程を示す断面図である。 図３Ｐは、図３Ｏの次の工程を示す断面図である。 図３Ｑは、図３Ｐの次の工程を示す断面図である。 図３Ｒは、図３Ｑの次の工程を示す断面図である。 図３Ｓは、図３Ｒの次の工程を示す断面図である。 図４は、図１の窒化物半導体装置の製造工程の変形例を説明するための断面図である。 図５は、この発明の第２施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図６は、図５のVI－VI線に沿う拡大断面図である。
　図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための平面図である。図２は、図１のII－II線に沿う拡大断面図である。
　ただし、図１では、説明の便宜上、パッシベーション膜１５（図２参照）は省略されている。また、図１では、ソース電極３としては、ソース主電極部３Ａのみが図示され、延長部３Ｂは省略されている。また、後述するように、第３窒化物半導体層２１のリッジ部２１Ａの幅は、ゲート電極２２のゲート主電極部２２Ａの幅よりも大きいが、図１においては、リッジ部２１Ａの幅がゲート主電極部２２Ａの幅と等しいものとして図示されている。
　説明の便宜上、以下において、図１の紙面の左右方向を横方向といい、図１の紙面の上下方向を縦方向という場合がある。
　窒化物半導体装置１は、平面視において横方向に平行な二辺と、縦方向に平行な二辺とを有する四角形状を有している。窒化物半導体装置１は、半導体積層構造２（図２参照）と、半導体積層構造２上に配置された電極メタル構造とを含む。
　電極メタル構造は、図１に示すように、複数のソース電極３、ゲート電極２２および複数のドレイン電極４を含む。ソース電極３およびドレイン電極４は縦方向に延びている。
　ゲート電極２２は、互いに平行に縦方向に延びた複数のゲート主電極部２２Ａと、これらのゲート主電極部２２Ａの対応する端部どうしをそれぞれ連結する２つのベース部２２Ｂとを含む。
　１つのソース電極３は、平面視において、隣接する２つのゲート主電極部２２Ａの間に配置されたソース主電極部３Ａと、ソース主電極部３Ａの周囲の延長部３Ｂ（図２参照）とからなる。この実施形態では、ソース主電極部３Ａとは、平面視において、ソース電極３の全領域のうち、ソースコンタクトホール５の輪郭に囲まれた領域およびその周辺領域からなる領域をいうものとする。延長部３Ｂは、平面視において、ソース電極３の全領域のうち、ソース主電極部３Ａ以外の部分をいう。延長部３Ｂは、図２に示すように、ソース主電極部３Ａの両側に配置された一対のゲート主電極部２２Ａを覆っている。
　１つのソース電極３の両側のそれぞれに、ドレイン電極４が配置されている。隣り合うドレイン電極４およびソース主電極部３Ａは、平面視において、ゲート主電極部２２Ａを挟んで互いに対向している。この実施形態では、ドレイン電極４の長さとソース主電極部３Ａの長さはほぼ等しく、ドレイン電極４の両端の縦方向位置とソース主電極部３Ａの対応する端の縦方向位置とは、ほぼ一致している。
　図１の例では、ソース主電極部３Ａ（Ｓ）、ゲート主電極部２２Ａ（Ｇ）およびドレイン電極４（Ｄ）は、横方向にＤＧＳＧＤＧＳの順に周期的に配置されている。これにより、ソース主電極部３Ａ（Ｓ）およびドレイン電極４（Ｄ）でゲート主電極部２２Ａ（Ｇ）を挟むことによって素子構造が構成されている。
　半導体積層構造２上の表面の領域は、トランジスタ動作に寄与するアクティブ領域３１と、トランジスタ動作に寄与しないノンアクティブ領域３２とからなる。図１および図２において、一点鎖線３３は、アクティブ領域３１とノンアクティブ領域３２との境界線を示している。この実施形態では、アクティブ領域３１とは、ゲート電極２２にオン電圧が印加されているときに、ソース－ドレイン間に電流が流れる領域をいうものとする。
　半導体積層構造２は、図２に示すように、基板１１と、基板１１の表面に形成されたバッファ層１２と、バッファ層１２上にエピタキシャル成長された第１窒化物半導体層１３と、第１窒化物半導体層１３上にエピタキシャル成長された第２窒化物半導体層１４とを含む。
　基板１１は、例えば、低抵抗のシリコン基板であってもよい。低抵抗のシリコン基板は、例えば、０．００１Ωｍｍ～０．５Ωｍｍ（より具体的には０．０１Ωｍｍ～０．１Ωｍｍ程度）の電気抵抗率を有したｐ型基板でもよい。また、基板１１は、低抵抗のシリコン基板の他、低抵抗のＳｉＣ基板、低抵抗のＧａＮ基板等であってもよい。また、基板１１は、サファイア基板等の絶縁基板であってもよい。基板１１の厚さは、半導体プロセス中においては、例えば６５０μｍ程度であり、チップ化する前段階において、３００μｍ以下程度に研削される。基板１１は、ソース電極３に電気的に接続されている。
　バッファ層１２は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層１２は、基板１１の表面に接するＡｌＮ膜からなる第１バッファ層（図示略）と、この第１バッファ層の表面（基板１１とは反対側の表面）に積層されたＡｌＮ／ＡｌＧａＮ超格子層からなる第２バッファ層（図示略）とから構成されている。第１バッファ層の膜厚は、１００ｎｍ～５００ｎｍ程度である。第２バッファ層の膜厚は、５００ｎｍ～２μｍ程度である。バッファ層１２は、例えば、ＡｌＧａＮの単膜または複合膜から構成されていてもよい。
　なお、バッファ層１２を半絶縁性にするために不純物が導入されてもよい。その場合、不純物の濃度は、４×１０１６ｃｍ－３以上であることが好ましい。また、不純物は、例えばＦｅ（鉄）である。
　第１窒化物半導体層１３は、電子走行層を構成している。第１窒化物半導体層１３は、ＧａＮ層からなり、その厚さは０．５μｍ～２μｍ程度である。また、第１窒化物半導体層１３を流れるリーク電流を抑制する目的で、第１窒化物半導体層１３のうち、表層部以外の領域には半絶縁性にするための不純物が導入されていてもよい。その場合、不純物の濃度は、１×１０１７ｃｍ－３以上であることが好ましい。また、不純物は、例えばＣ（炭素）である。
　第２窒化物半導体層１４は、電子供給層を構成している。第２窒化物半導体層１４は、第１窒化物半導体層１３よりもバンドギャップの大きい窒化物半導体からなっている。この実施形態では、第２窒化物半導体層１４は、第１窒化物半導体層１３よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバンドギャップは大きくなる。この実施形態では、第２窒化物半導体層１４は、Ａｌｘ１Ｇａ１－ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは５ｎｍ～２５ｎｍ程度である。
　このように第１窒化物半導体層（電子走行層）１３と第２窒化物半導体層（電子供給層）１４とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層１３および第２窒化物半導体層１４の自発分極と、それらの間の格子不整合に起因するピエゾ分極とによって、第１窒化物半導体層１３と第２窒化物半導体層１４との界面における第１窒化物半導体層１３の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層１３の表層部内には、第１窒化物半導体層１３と第２窒化物半導体層１４との界面に近い位置（例えば界面から数Å程度の距離）に、二次元電子ガス９が広がっている。
　第２窒化物半導体層１４とゲート電極２２との間には、第３窒化物半導体層（半導体ゲート層）２１が介在している。第３窒化物半導体層２１は、エピタキシャル成長によって、第２窒化物半導体層１４の表面に形成されている。第３窒化物半導体層２１は、平面視において、ゲート電極２２とほぼ同じ形状を有している。具体的には、第３窒化物半導体層２１は、互いに平行に縦方向に延びた複数のリッジ部２１Ａと、これらのリッジ部２１Ａの対応する端部どうしをそれぞれ連結する２つの連結部２１Ｂ（図１参照）とを含む。
　ゲート電極２２は、第３窒化物半導体層２１上に形成されている。より具体的には、第３窒化物半導体層２１のリッジ部２１Ａ上のそれぞれに、ゲート電極２２のゲート主電極部２２Ａが形成されている。第３窒化物半導体層２１の２つの連結部２１Ｂ上のそれぞれに、ゲート電極２２のベース部２２Ｂが形成されている。第３窒化物半導体層２１のリッジ部２１Ａと、その上に形成されたゲート主電極部２２Ａとによって、リッジ形状のゲート部２０が形成されている。
　なお、図２の最も左側のリッジ部２１Ａおよびその上のゲート主電極部２２Ａからなるゲート部２０は、ガードリンクとして機能し、トランジスタの動作に寄与しない。図１の最も右側のリッジ部２１Ａおよびその上のゲート主電極部２２Ａからなるゲート部２０も、ガードリンクとして機能し、トランジスタの動作に寄与しない。
　リッジ部２１Ａおよびゲート主電極部２２Ａの横断面は矩形状である。ゲート主電極部２２Ａの幅は、リッジ部２１Ａの幅よりも狭い。ゲート主電極部２２Ａは、リッジ部２１Ａの上面の幅中間部上に形成されている。したがって、ゲート主電極部２２Ａの上面と、リッジ部２１Ａの一側部の上面との間に段差が形成されているとともに、ゲート主電極部２２Ａの上面と、リッジ部２１Ａの他側部の上面との間に段差が形成されている。また、平面視において、ゲート主電極部２２Ａの両側縁は、リッジ部２１Ａの対応する側縁よりも内方に後退している。
　この実施形態では、ゲート電極２２は、第３窒化物半導体層２１の上面にショットキー接触している。ゲート電極２２は、ＴｉＮからなる。ゲート電極２２の膜厚は、５０ｎｍ～１５０ｎｍ程度である。ゲート電極２２は、Ｔｉ膜、ＴｉＮ膜、ＴｉＷ膜およびＷのうちのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
　第３窒化物半導体層２１は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、第３窒化物半導体層２１は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっている。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。また、アクセプタ型不純物は、ＭｇとＺｎのコドープであってもよい。
　第３窒化物半導体層２１の膜厚は、１００ｎｍよりも大きいことが好ましく、１１０ｎｍ以上であることがより好ましい。第３窒化物半導体層２１の膜厚は、１１０ｎｍ以上１５０ｎｍ以下であることがより好ましい。第３窒化物半導体層２１の膜厚が１１０ｎｍ以上１５０ｎｍ以下であれば、正方向のゲート最大定格電圧を高めることができるからである。この実施形態では、第３窒化物半導体層２１の膜厚は、１２０ｎｍ程度である。
　第３窒化物半導体層２１は、ゲート部２０の直下の領域において、第１窒化物半導体層１３と第２窒化物半導体層１４との間の界面における伝導帯のエネルギーレベルを変化させ、ゲート電圧を印加しない状態において、ゲート部２０の直下の領域に二次元電子ガス９が発生しないようにするために設けられている。
　図２に示すように、第２窒化物半導体層１４上には、第２窒化物半導体層１４、第３窒化物半導体層２１およびゲート電極２２の露出面を覆うパッシベーション膜１５が形成されている。したがって、ゲート部２０の側面および表面は、パッシベーション膜１５によって覆われている。この実施形態では、パッシベーション膜１５はＳｉＮ膜からなり、その厚さ５０ｎｍ～２００ｎｍ程度である。パッシベーション膜１５は、ＳｉＮ、ＳｉＯ２およびＳｉＯＮのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
　パッシベーション膜１５には、ソースコンタクトホール５およびドレインコンタクトホール６が形成されている。ソースコンタクトホール５およびドレインコンタクトホール６は、ゲート部２０を挟む配置で形成されている。
　ソース電極３のソース主電極部３Ａは、ソースコンタクトホール５を貫通して、第２窒化物半導体層１４に接触している。図２に示すように、ソース電極３の延長部３Ｂは、ゲート部２０を覆っている。ソース主電極部３Ａの表面の幅中間部には、ソース主電極部３Ａの長さ方向に延びる凹部（ソース電極凹部）が形成されている。ドレイン電極４は、ドレインコンタクトホール６を貫通して、第２窒化物半導体層１４に接触している。ドレイン電極４の表面の幅中間部には、ドレイン電極４の長さ方向に延びる凹部（ドレイン電極凹部）が形成されている。
　ソース電極３およびドレイン電極４は、例えば、第２窒化物半導体層１４に接する第１金属層（オーミックメタル層）と、第１金属層に積層された第２金属層（主電極メタル層）と、第２金属層に積層された第３金属層（密着層）と、第３金属層に積層された第４金属層（バリアメタル層）とからなる。第１金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第２金属層は、例えば、厚さが１００ｎｍ～３００ｎｍ程度のＡｌＣｕ層である。第３金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第４金属層は、例えば、厚さが１０ｎｍ～５０ｎｍ程度のＴｉＮ層である。
　ノンアクティブ領域３２において、窒化物半導体装置１の周縁部には、パッシベーション膜１５および第２窒化物半導体層１４を貫通して第１窒化物半導体層１３に達し、上面および外側面（外周面）が開口した第１凹部１６が形成されている。また、第１凹部１６の底面の外周縁部には、第１窒化物半導体層１３およびバッファ層１２を貫通して基板１１に達し、上面および外側面（外周面）が開口した第２凹部１７が形成されている。第１凹部１６および第２凹部１７内には、基板１１をソース電極３に電気的に接続するための基板コンタクトメタル（図示略）が埋め込まれる。
　この実施形態では、ノンアクティブ領域３２には、窒化物半導体装置１の製造過程において第２窒化物半導体層１４の膜厚を直接測定するための第１領域３２ａを含んでいる。この実施形態では、平面視において、窒化物半導体装置１の周縁とアクティブ領域３１との間の領域内に、第１領域３２ａが形成されている。より具体的には、第１領域３２ａは、平面視において、図１および図２の第３窒化物半導体層２１の外周縁と第１凹部１６との間の領域である。したがって、第１領域３２ａは、第３窒化物半導体層２１の外周縁に隣接している。図１においては、第１領域３２ａをドット領域で示す。
　第１領域３２ａにおける第２窒化物半導体層１４の膜厚と、アクティブ領域３１のうち、リッジ部２１Ａ、ソースコンタクトホール５およびドレインコンタクトホール６が形成されていない領域（以下、「アクセス領域３４」という）における第２窒化物半導体層１４の膜厚と異なる。この実施形態では、第１領域３２ａにおける第２窒化物半導体層１４の膜厚は、アクセス領域３４の膜厚よりも大きい。なお、第１領域３２ａにおける第２窒化物半導体層１４の膜厚は、アクセス領域３４の膜厚よりも小さくてもよい。
　この窒化物半導体装置１では、第１窒化物半導体層（電子走行層）１３上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層（電子供給層）１４が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層１３と第２窒化物半導体層１４との界面付近の第１窒化物半導体層１３内に二次元電子ガス９が形成され、この二次元電子ガス９をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極２２のゲート主電極部２２Ａは、第３窒化物半導体層２１のリッジ部２１Ａを挟んで第２窒化物半導体層１４に対向している。
　ゲート主電極部２２Ａの下方においては、ｐ型ＧａＮ層からなるリッジ部２１Ａに含まれるイオン化アクセプタによって、第１窒化物半導体層１３および第２窒化物半導体層１４のエネルギーレベルが引き上げられる。このため、第１窒化物半導体層１３と第２窒化物半導体層１４との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、ゲート主電極部２２Ａ（ゲート部２０）の直下では、第１窒化物半導体層１３および第２窒化物半導体層１４の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス９が形成されない。
　よって、ゲート電極２２にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス９によるチャネルはゲート主電極部２２Ａの直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極２２に適切なオン電圧（たとえば５Ｖ）を印加すると、ゲート主電極部２２Ａの直下の第１窒化物半導体層１３内にチャネルが誘起され、ゲート主電極部４Ａの両側の二次元電子ガス９が接続される。これにより、ソース－ドレイン間が導通する。
　使用に際しては、たとえば、ソース電極３とドレイン電極４の間に、ドレイン電極４側が正となる所定の電圧（たとえば５０Ｖ～１００Ｖ）が印加される。その状態で、ゲート電極２２に対して、ソース電極３を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
　図３Ａ～図３Ｓは、前述の窒化物半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
　まず、図３Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板１１上に、バッファ層１２、第１窒化物半導体層（電子走行層）１３および第２窒化物半導体層（電子供給層）１４がエピタキシャル成長される。これにより、半導体積層構造２が得られる。さらに、ＭＯＣＶＤ法によって、第２窒化物半導体層１４上に、第３窒化物半導体層２１の材料膜である第３半導体材料膜４１がエピタキシャル成長される。この実施形態では、第３半導体材料膜４１はｐ型ＧａＮ膜である。
　次に、図３Ｂに示すように、例えばスパッタ法によって、第３半導体材料膜４１上に、ゲート電極２２の材料膜であるゲート電極膜４２が形成される。
　次に、図３Ｃに示すように、ゲート電極膜４２の周縁部を除く領域上にレジスト４３が形成される。ここで、ゲート電極膜４２の周縁部とは、図１および図２の第３窒化物半導体層２１の外周縁よりも外側に相当する領域をいう。
　次に、図３Ｄに示すように、レジスト４３をマスクとして、ゲート電極膜４２がドライエッチングされる。次に、図３Ｅに示すように、第１レジスト４３およびゲート電極膜４２をマスクとして、第３半導体材料膜４１がドライエッチングされる。これにより、図１および図２の第３窒化物半導体層２１の外周縁よりも外側に相当する領域において、ゲート電極膜４２および第３半導体材料膜４１を貫通する開口領域４４が形成される。
　次に、図３Ｆに示すように、ゲート電極膜４２を等方性エッチングする。これにより、ゲート電極膜４２における開口領域４４側の側縁が、第３半導体材料膜４１における開口領域４４側の側縁よりも開口領域４４の外方に向かって後退する。
　以下において、図３Ｄ～図３Ｆのエッチング工程（後述するように図３Ｆのエッチングを行わない場合には、図３Ｄ～図３Ｅのエッチング工程）を、第１エッチング工程という。また、図３Ｄに示すように第１領域３２ａのＴｉＮ（ゲート電極膜４２）をエッチングする工程を第３エッチング工程といい、図３Ｅに示すように第１領域３２ａのｐ型ＧａＮ（第３半導体材料膜４１）をエッチングする工程を第４エッチング工程という。
　第３エッチング工程と第４エッチング工程とのエッチング条件は異なる。第３エッチング工程では、エッチングガスとして、例えばＣＦ４／Ｃｌ２／Ｎ２が用いられる。第４エッチング工程では、エッチングガスとして、例えばＣｌ２／Ｏ２／Ａｒが用いられる。なお、この実施形態では、第１エッチング工程は、アライメント形成工程を兼ねている。つまり、この実施形態では、第１エッチング工程によって、アライメントマークが形成される。
　次に、図３Ｇに示すように、第１レジスト４３を除去する。そして、例えば、ＡＦＭ（Atomic Force Microscope:原子間力顕微鏡）により第３半導体材料膜４１の膜厚を直接測定する。図３Ｇにおいて、符号４５は、ＡＦＭ探針を示している。このように、第３半導体材料膜４１の膜厚を直接測定しているのは、第３半導体材料膜４１の膜厚が１００ｎｍよりも大きくなると、通常の間接測定法では、第３半導体材料膜４１の膜厚を高精度で測定することが難しいからである。通常の間接測定法には、結晶成長中にウェハ上にレーザを照射し、その反射光の強度周期から膜厚を同定する方法、薄膜観察用のＸＲＲ（X-Ray Reflectivity）等がある。
　次に、図３Ｈに示すように、露出した表面全体にＳｉＮ膜（絶縁膜）４６を形成する。
　次に、図３Ｉに示すように、平面視において、ゲート電極作成予定領域と、ゲート電極作成予定領域の外周縁よりも外側の領域とを覆うように、ＳｉＮ膜４６上にレジスト膜４７が選択的に形成される。
　次に、図３Ｊに示すように、レジスト膜４７をマスクとしたドライエッチングによって、ＳｉＮ膜４６およびゲート電極膜４２がパターニングされる。これにより、ゲート電極２２が形成される。この後、レジスト膜４７が除去される。
　次に、図３Ｋに示すように、例えばプラズマ化学的蒸着法（ＰＥＣＶＤ法）によって、露出した表面全体を覆うようにＳｉＯ２膜４８が形成される。
　次に、図３Ｌに示すように、例えばドライエッチングにより、ＳｉＯ２膜４８がエッチバックされることにより、ゲート電極２２およびその上のＳｉＮ膜４６の側面を覆うＳｉＯ２膜４８が形成される。
　次に、図３Ｍに示すように、ＳｉＮ膜４６およびＳｉＯ２膜４８をマスクとしたドライエッチングにより、第３半導体材料膜４１がパターニングされる。これにより、第３窒化物半導体層２１が得られる。
　以下において、図３Ｊおよび図３Ｍのエッチング工程を、第２エッチング工程という。また、図３Ｊに示すようにアクティブ領域３１のＴｉＮ（ゲート電極膜４２）をエッチングする工程を第５エッチング工程といい、図３Ｍに示すようにアクティブ領域３１のｐ型ＧａＮ（第３半導体材料膜４１）をエッチングする工程を第６エッチング工程という。第２エッチング工程のエッチング条件は、図３Ｇの工程によって直接測定された第３半導体材料膜４１の膜厚に基づいて決定される。
　第５エッチング工程と第６エッチング工程とのエッチング条件は異なる。第５エッチング工程では、エッチングガスとして、例えばＣＦ４／Ｃｌ２／Ｎ２が用いられる。第６エッチング工程では、エッチングガスとして、例えばＣｌ２／Ｏ２／Ａｒが用いられる。
　第３エッチング工程（図３Ｄ参照）と第５エッチング工程（図３Ｊ参照）のエッチング条件は同じであってもよい。
　この実施形態では、第４エッチング工程（図３Ｅ参照）と第６エッチング工程（図３Ｍ参照）のエッチング条件は異なる。具体的には、第４エッチング工程における酸素流量は、第６エッチング工程における酸素流量よりも多い。酸素流量が大きいほど、第３半導体材料膜４１および第２窒化物半導体層１４が酸化しやすくなるため、エッチング速度が遅くなる。このため、第４エッチング工程（図３Ｅ参照）のエッチング時間は、第６エッチング工程（図３Ｍ参照）のエッチング時間よりも長く設定される。
　第３半導体材料膜４１よりも第２窒化物半導体層１４のエッチング速度は遅いが、酸素流量が多いほど両者間のエッチング速度の差は大きくなる。このため、酸素流量が多いほど、第３半導体材料膜４１を第２窒化物半導体層１４の表面の深さまで、より高い精度でエッチングしやすくなる。したがって、第６エッチング工程（図３Ｍ参照）に比べて、第４エッチング工程（図３Ｅ参照）の方が、第３半導体材料膜４１を高精度でエッチングしやすくなる。しかしながら、酸素流量を多くするほど、エッチング面が荒れやすくなる。そこで、素子構造を作成するための第６エッチング工程においては、第１領域３２ａを作成するための第４エッチング工程に比べて酸素流量を少なくしている。
　このように、第４エッチング工程との第６エッチング工程とは、異なる時刻に行われるとともにエッチング条件が異なるため、第１領域３２ａにおける第２窒化物半導体層１４の膜厚と、アクセス領域３４における第２窒化物半導体層１４の膜厚とは異なる。この実施形態では、第４エッチング工程での第２窒化物半導体層１４の表層部のエッチング量に比べて、第６エッチング工程での第２窒化物半導体層１４の表層部のエッチング量が多いために、アクセス領域３４における第２窒化物半導体層１４の膜厚が、第１領域３２ａにおける第２窒化物半導体層１４の膜厚よりも薄くなっている。
　ただし、第４エッチング工程のエッチング条件および第６エッチング工程のエッチング条件によっては、第１領域３２ａにおける第２窒化物半導体層１４の膜厚が、アクセス領域３４における第２窒化物半導体層１４の膜厚よりも薄くなる場合もある。
　次に、図３Ｎに示すように、ウエットエッチングにより、ＳｉＮ膜４６およびＳｉＯ２膜４８が除去される。これにより、第３窒化物半導体層２１のリッジ部２１Ａと、第３窒化物半導体層２１の上面の幅中間部上に形成されたゲート主電極部２２Ａとからなるゲート部２０が得られる。
　次に、図３Ｏに示すように、露出した表面全体を覆うように、パッシベーション膜１５が形成される。パッシベーション膜１５は例えばＳｉＮからなる。
　次に、図３Ｐに示すように、パッシベーション膜１５に、第２窒化物半導体層１４に達するソースコンタクトホール５およびドレインコンタクトホール６が形成される。
　次に、図３Ｑに示すように、露出した表面全体を覆うようにソース・ドレイン電極膜４９が形成される。
　次に、図３Ｒに示すように、フォトリソグラフィおよびエッチングによってソース・ドレイン電極膜４９がパターニングされることにより、第２窒化物半導体層１４に接触するソース電極３およびドレイン電極４が形成される。
　次に、図３Ｓに示すように、第２窒化物半導体層１４およびパッシベーション膜１５に、第１窒化物半導体層１３に達する第１凹部１６が形成される。
　最後に、第１凹部１６の底面の外周縁部に、基板１１に達する第２凹部１７が形成される。こうして、図１および図２に示すような構造の窒化物半導体装置１が得られる。
　前述の製造方法では、図３Ｅの工程の後に、図３Ｆのエッチング工程によって、ゲート電極膜４２における開口領域４４側の側縁を、第３半導体材料膜４１における開口領域４４側の側縁よりも開口領域４４の外方に向かって後退させている。しかしながら、図３Ｅの工程の後に、図４に示すように、ゲート電極膜４２上のレジスト４３を除去した後、第３半導体材料膜４１の膜厚を測定するようにしてもよい。具体的には、例えば、ＡＦＭにより、ゲート電極膜４２の膜厚ｄ１と第３半導体材料膜４１の膜厚ｄ２との和ｄ３を直接測定する。また、ゲート電極膜４２の膜厚ｄ１を、通常の間接測定法で測定する。そして、（ｄ３－ｄ１）を演算することにより、第３半導体材料膜４１の膜厚ｄ２を求める。
　図３Ｅの工程の後に図４の工程を行う場合には、図４の工程の後に図３Ｈの工程に移行すればよい。
　前述の実施形態によれば、第３窒化物半導体層２１のリッジ部２１Ａを形成する前に、第３窒化物半導体層２１の材料膜（第３半導体材料膜４１）の膜厚を直接測定することが可能となる。これにより、第３窒化物半導体層２１のリッジ部２１Ａを形成するためのエッチング条件を適切に決定することができるようになる。
　したがって、正方向のゲート最大定格電圧を高めるために第３窒化物半導体層２１の膜厚を１００ｎｍよりも厚くする場合に、本実施形態は特に有効である。
　図５は、この発明の２実施形態に係る窒化物半導体装置の構成を説明するための平面図である。図６は、図５のVI－VI線に沿う拡大断面図である。図５において、前述の図１の各部に対応する部分には図１と同じ符号を付して示す。図６において、前述の図２の各部に対応する部分には図１と同じ符号を付して示す。
　ただし、図５では、説明の便宜上、パッシベーション膜１５（図６参照）は省略されている。また、図５では、第１実施形態と同様に、ソース電極３としては、ソース主電極部３Ａのみが図示され、延長部３Ｂは省略されている。また、第１実施形態と同様に、第３窒化物半導体層２１のリッジ部２１Ａの幅は、ゲート電極２２のゲート主電極部２２Ａの幅よりも大きいが、図５においては、リッジ部２１Ａの幅がゲート主電極部２２Ａの幅と等しいものとして図示されている。
　第２実施形態に係る窒化物半導体装置１Ａでは、第１実施形態に係る窒化物半導体装置１と比べて、ノンアクティブ領域３２内に形成される第１領域３２ａが異なっている。
　第２実施形態では、第３窒化物半導体層２１の連結部２１Ｂ内に、第１領域３２ａが形成されている。より具体的には、図５に示すように、第３窒化物半導体層２１の連結部２１Ｂのうち、第３窒化物半導体層２１の左上コーナーに近い位置に、平面視矩形状の第１領域３２ａが形成されている。第３窒化物半導体層２１の連結部２１Ｂは、本発明における「リッジ部の端から延びた延長領域」の一例である。
　この第１領域３２ａには、図６に示すように、ゲート電極２２のベース部２２Ｂおよび第３窒化物半導体層２１の連結部２１Ｂを貫通して第２窒化物半導体層１４に達する平面四角形状の開口部５１が形成されている。開口部５１は、ゲート電極２２のベース部２２Ｂを貫通する平面視四角形状の第１開口部５１ａと、第１開口部５１ａと連通し、第３窒化物半導体層２１の連結部２１Ｂを貫通する平面視四角形状の第２開口部５１ｂとからなる。したがって、第１領域３２ａは、第３窒化物半導体層２１に隣接している。
　平面視において、第１開口部５１ａは第２開口部５１ｂよりも大きく、第１開口部５１ａの４つの辺は、それぞれ第２開口部５１ｂの４つの辺に平行である。また、平面視において、第２開口部５１ｂは第１開口部５１ａの中央に位置している。したがって、ゲート電極２２の開口部５１（第１開口部５１ａ）の周縁は、第３窒化物半導体層２１の開口部５１（第２開口部５１ｂ）の周縁に対して、開口部５１の外方に向かって後退している。
　窒化物半導体装置１Ａの製造方法について簡単に説明する。窒化物半導体装置１Ａの製造方法においても、前述の図３Ａの工程および図３Ｂの工程は同じである。図３Ｂの工程が終了すると、フォトリソグラフィおよびエッチングにより、ゲート電極膜４２および第３半導体材料膜４１を貫通する開口部５１が形成される。そして、例えば、ＡＦＭにより、第３半導体材料膜４１の膜厚が直接測定される。
　この後、前述の図３Ｈ～図３Ｓと同様な工程が行われる。ただし、窒化物半導体装置１Ａを製造する場合には、図３Ｉの工程において、ＳｉＮ膜４６表面のうち、ゲート電極作成予定領域に対応する領域はレジスト膜４７によって覆われるが、ゲート電極作成予定領域の外周縁よりも外側の領域はレジスト膜４７によって覆われない。このため、ゲート電極作成予定領域の外周縁よりも外側の領域のゲート電極膜４２および第３窒化物半導体層作成予定領域の外周縁よりも外側の領域の第３半導体材料膜４１は、図３Ｉ～図３Ｎの工程によってエッチング（除去）される。
　図３Ｓの工程が終了すると、第１凹部１６の底面の外周縁部に、基板１１に達する第２凹部１７が形成される。こうして、図５および図６に示すような構造の窒化物半導体装置１Ａが得られる。
　第２実施形態においても、第１実施形態と同様な効果を得ることができる。
　以上、この発明の第１および第２実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。
　例えば、ソース電極３およびドレイン電極４直下にある第２窒化物半導体層１４に、Ｓｉが含まれていてもよい。
　また、前述の実施形態では、基板１１の材料例としてシリコンを例示したが、ほかにも、サファイア基板、ＱＳＴ基板などの任意の基板材料を適用できる。
　本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
　この出願は、２０２０年１月２８日に日本国特許庁に提出された特願２０２０－０１１７４０号に対応しており、その出願の全開示はここに引用により組み込まれるものとする。
　　１　窒化物半導体装置
　　２　半導体積層構造
　　３　ソース電極
　　３Ａ　ソース主電極部
　　３Ｂ　延長部
　　４　ドレイン電極
　　５　ソースコンタクトホール
　　６　ドレインコンタクトホール
　　９　二次元電子ガス）
　１１　基板
　１２　バッファ層
　１３　第１窒化物半導体層（電子走行層）
　１４　第２窒化物半導体層（電子供給層）
　１５　パッシベーション膜
　１６　第１凹部
　１７　第２凹部
　２０　ゲート部
　２１　第３窒化物半導体層（半導体ゲート層）
　２１Ａ　リッジ部
　２１Ｂ　連結部
　２２　ゲート電極
　２２Ａ　ゲート主電極部
　２２Ｂ　ベース部
　３１　アクティブ領域
　３２　ノンアクティブ領域
　３２ａ　第１領域
　３３　境界
　４１　第３半導体材料膜
　４２　ゲート電極膜
　４３　レジスト
　４４　開口領域
　４５　ＡＦＣ探針
　４６　ＳｉＮ膜
　４７　レジスト膜
　４８　ＳｉＯ２膜
　４９　ソース・ドレイン電極膜
　５１　開口部
　５１ａ　第１開口部
　５１ｂ　第２開口部

Claims (27)

  1. 　基板と、
    　前記基板の上方に配置され、電子走行層を構成する第１窒化物半導体層と、
    　前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
    　前記第２窒化物半導体層上に配置され、少なくとも一部にリッジ部を有し、アクセプタ型不純物を含む第３窒化物半導体層と、
    　前記リッジ部上に配置されたゲート電極と、前記第２窒化物半導体層上に、前記リッジ部を挟んで配置されたソース電極およびドレイン電極とを含み、
    　平面視において、トランジスタ動作に寄与するアクティブ領域と、トランジスタ動作に寄与しないノンアクティブ領域とを有し、
    　前記ノンアクティブ領域は第１領域を有しており、
    　前記第１領域における前記第２窒化物半導体層の膜厚が、前記アクティブ領域のうち前記リッジ部、前記ソース電極および前記ドレイン電極が形成されていない領域における前記第２窒化物半導体層の膜厚と異なる、窒化物半導体装置。
  2. 　前記第１領域における前記第２窒化物半導体層の膜厚が、前記アクティブ領域のうち前記リッジ部、前記ソース電極および前記ドレイン電極が形成されていない領域における前記第２窒化物半導体層の膜厚よりも厚い、請求項１に記載の窒化物半導体装置。
  3. 　前記第１領域における前記第２窒化物半導体層の膜厚が、前記アクティブ領域のうち前記リッジ部、前記ソース電極および前記ドレイン電極が形成されていない領域における前記第２窒化物半導体層の膜厚よりも薄い、請求項１に記載の窒化物半導体装置。
  4. 　前記第１領域は、前記第３窒化物半導体層に隣接している、請求項１～３のいずれか一項に記載の窒化物半導体装置。
  5. 　前記窒化物半導体装置が、平面視で四角形状を有しており、
    　前記第１領域は、平面視において、前記窒化物半導体装置の周縁と、前記アクティブ領域との間に存在している、請求項１～４のいずれか一項に記載の窒化物半導体装置。
  6. 　前記第３窒化物半導体層が、前記リッジ部の端から延びた延長領域を有しており、
    　前記ノンアクティブ領域において、前記延長領域内には、前記ゲート電極および前記第３窒化物半導体層を貫通して前記第２窒化物半導体層に達する開口部が形成されており、
    　前記第１領域は、平面視において、前記開口部が形成されている領域である、請求項１～４のいずれか一項に記載の窒化物半導体装置。
  7. 　平面視において、前記第１領域に隣接した前記リッジ部上の前記ゲート電極における前記第１領域側の側縁は、当該リッジ部の上面における前記第１領域側の側縁よりも内方に後退している、請求項１～６のいずれか一項に記載の窒化物半導体装置。
  8. 　前記第２窒化物半導体層上に、前記第２窒化物半導体層、前記第３窒化物半導体層および前記ゲート電極の露出面を覆うパッシベーション膜が形成されており、
    　前記パッシベーション膜には、ソースコンタクトホールおよびドレインコンタクトホールが形成されており、
    　前記ソース電極は、前記ソースコンタクトホールを貫通して第２窒化物半導体層に接触しており、
    　前記ドレイン電極は、前記ドレインコンタクトホールを貫通して第２窒化物半導体層に接触している、請求項１～７のいずれか一項に記載の窒化物半導体装置。
  9. 　前記ソース電極は、前記ソースコンタクトホールを貫通して第２窒化物半導体層に接触するソース主電極部と、前記ソース主電極部から延びかつ隣接する前記ゲート電極を覆う延長部とを有している、請求項８に記載の窒化物半導体装置。
  10. 　前記ソース主電極部は前記リッジ部と平行に延びており、前記ソース主電極部の表面の幅中間部には、前記ソース主電極部の長さ方向に延びたソース電極凹部が形成されている、請求項９に記載の窒化物半導体装置。
  11. 　前記ドレイン電極は前記リッジ部と平行に延びており、前記ドレイン電極の表面の幅中間部には、前記ドレイン電極の長さ方向に延びたドレイン電極凹部が形成されている、請求項８～１０のいずれか一項に記載の窒化物半導体装置。
  12. 　前記窒化物半導体装置の周縁部には、前記パッシベーション膜および前記第２窒化物半導体層を貫通して前記第１窒化物半導体層に達し、上面および外側面が開口した第１凹部が形成されており、
    　前記第１凹部の底面の外周縁部には、前記第１窒化物半導体層を貫通して前記基板に達し、上面および外側面が開口した第２凹部が形成されている、請求項８～１１のいずれか一項に記載の窒化物半導体装置。
  13. 　前記第３窒化物半導体層の膜厚が１００ｎｍよりも大きい、請求項１～１２のいずれか一項に記載の窒化物半導体装置。
  14. 　前記ゲート電極が、ＴｉＮ、ＴｉＷ、ＴｉおよびＷのうちのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されている、請求項１～１３のいずれか一項に記載の窒化物半導体装置。
  15. 　前記第２窒化物半導体層がＡｌｘＧａ１－ｘＮ（０＜ｘ１＜１）層からなり、
    　前記第２窒化物半導体層がＧａＮ層からなる、請求項１～１４のいずれか一項に記載の窒化物半導体装置。
  16. 　前記アクセプタ不純物がＭｇ、Ｚｎまたはそれらのコドープである、請求項１～１５のいずれか一項に記載の窒化物半導体装置。
  17. 　基板と、前記基板の上方に配置され、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に配置され、アクセプタ型不純物を含む第３窒化物半導体層とを含む窒化物半導体積層構造を準備する工程と、
    　前記窒化物半導体積層構造上にゲート電極膜を形成する工程と、
    　前記ゲート電極膜および前記第３窒化物半導体層を選択的にエッチングすることにより、前記ゲート電極膜および前記第３窒化物半導体層を貫通して前記第２窒化物半導体層に達する開口領域を形成する第１エッチング工程と、
    　前記第１エッチング工程後に、前記ゲート電極膜および前記第３窒化物半導体層を選択的にエッチングすることにより、前記第２窒化物半導体層上にリッジ形状のゲート電極部を形成する第２エッチング工程とを含み、
    　前記第１エッチング工程と前記第２エッチング工程のエッチング条件が異なる、窒化物半導体装置の製造方法。
  18. 　前記開口領域を利用して前記第３窒化物半導体層の膜厚が測定され、当該測定結果に基づいて、前記第２エッチング工程のエッチング条件が決定される、請求項１７に記載の窒化物半導体装置の製造方法。
  19. 　前記第１エッチング工程が、アライメント形成工程を兼ねる、請求項１７または１８に記載の窒化物半導体装置の製造方法。
  20. 　前記第１エッチング工程が、前記ゲート電極膜をエッチングする第３エッチング工程と前記第３窒化物半導体層をエッチングする第４エッチング工程からなり、
    　前記第２エッチング工程が、前記ゲート電極膜をエッチングする第５エッチング工程と前記第３窒化物半導体層をエッチングする第６エッチング工程からなり、
    　前記第３エッチング工程と前記第４エッチング工程のエッチング条件が互いに異なり、
    　前記第５エッチング工程と前記第６エッチング工程のエッチング条件が互いに異なる、請求項１７～１９のいずれか一項に記載の窒化物半導体装置の製造方法。
  21. 　前記第４エッチング工程と前記第６エッチング工程のエッチング条件が互いに異なる、請求項２０に記載の窒化物半導体装置の製造方法。
  22. 　前記第３エッチング工程と前記第５エッチング工程のエッチング条件が同じである、請求項２１に記載の窒化物半導体装置の製造方法。
  23. 　前記第１エッチング工程が、前記ゲート電極膜における前記開口領域の周縁を前記第３窒化物半導体層における前記開口領域の周縁よりも前記開口領域の外方に向かって後退させるための工程を有する、請求項１７～２２のいずれか一項に記載の窒化物半導体装置の製造方法。
  24. 　前記第１エッチング工程では、前記ゲート電極膜の周縁部全域に、前記開口領域が形成される、１７～２３のいずれか一項に記載の窒化物半導体装置の製造方法。
  25. 　前記第１エッチング工程と前記第２エッチング工程との間に、
    　前記開口領域を利用した前記第３窒化物半導体層の膜厚測定が行われた後に、表面全体に絶縁膜が形成される工程と、
    　平面視において、ゲート電極作成予定領域と、前記ゲート電極作成予定領域よりも外側の領域とを覆うように、前記絶縁膜上にレジスト膜が選択的に形成される工程とを含む、請求項２４に記載の窒化物半導体装置の製造方法。
  26. 　前記ゲート電極膜が平面視で四角形状であり、
    　前記第１エッチング工程では、前記ゲート電極膜のコーナーに近い位置に、前記開口領域が形成される、１７～２３のいずれか一項に記載の窒化物半導体装置の製造方法。
  27. 　前記第１エッチング工程と前記第２エッチング工程との間に、
    　前記開口領域を利用した前記第３窒化物半導体層の膜厚測定が行われた後に、表面全体に絶縁膜が形成される工程と、
    　平面視において、ゲート電極作成予定領域を覆うように、前記絶縁膜上にレジスト膜が選択的に形成される工程とを含む、請求項２６に記載の窒化物半導体装置の製造方法。
PCT/JP2021/001166 2020-01-28 2021-01-15 窒化物半導体装置 WO2021153266A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US17/789,786 US20230045660A1 (en) 2020-01-28 2021-01-15 Nitride semiconductor device
DE112021000745.9T DE112021000745T5 (de) 2020-01-28 2021-01-15 Nitrid-halbleiterbauteil
JP2021574625A JPWO2021153266A1 (ja) 2020-01-28 2021-01-15
CN202180009696.2A CN114981979A (zh) 2020-01-28 2021-01-15 氮化物半导体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-011740 2020-01-28
JP2020011740 2020-01-28

Publications (1)

Publication Number Publication Date
WO2021153266A1 true WO2021153266A1 (ja) 2021-08-05

Family

ID=77078839

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/001166 WO2021153266A1 (ja) 2020-01-28 2021-01-15 窒化物半導体装置

Country Status (5)

Country Link
US (1) US20230045660A1 (ja)
JP (1) JPWO2021153266A1 (ja)
CN (1) CN114981979A (ja)
DE (1) DE112021000745T5 (ja)
WO (1) WO2021153266A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11424247B1 (en) * 2021-05-07 2022-08-23 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor memory device having a second active region disposed at an outer side of a first active region
WO2023042617A1 (ja) * 2021-09-14 2023-03-23 ローム株式会社 半導体装置
WO2023219046A1 (ja) * 2022-05-12 2023-11-16 ローム株式会社 窒化物半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012523697A (ja) * 2009-04-08 2012-10-04 エフィシエント パワー コンヴァーション コーポレーション エンハンスメントモードＧａＮＨＥＭＴデバイス、及びその製造方法
JP2012523700A (ja) * 2009-04-08 2012-10-04 エフィシエント パワー コンヴァーション コーポレーション 逆拡散抑制構造
JP2015204304A (ja) * 2014-04-10 2015-11-16 トヨタ自動車株式会社 スイッチング素子
JP2018163928A (ja) * 2017-03-24 2018-10-18 住友電気工業株式会社 半導体装置の製造方法
JP2018195845A (ja) * 2018-08-06 2018-12-06 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012523697A (ja) * 2009-04-08 2012-10-04 エフィシエント パワー コンヴァーション コーポレーション エンハンスメントモードＧａＮＨＥＭＴデバイス、及びその製造方法
JP2012523700A (ja) * 2009-04-08 2012-10-04 エフィシエント パワー コンヴァーション コーポレーション 逆拡散抑制構造
JP2015204304A (ja) * 2014-04-10 2015-11-16 トヨタ自動車株式会社 スイッチング素子
JP2018163928A (ja) * 2017-03-24 2018-10-18 住友電気工業株式会社 半導体装置の製造方法
JP2018195845A (ja) * 2018-08-06 2018-12-06 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11424247B1 (en) * 2021-05-07 2022-08-23 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor memory device having a second active region disposed at an outer side of a first active region
US11706911B2 (en) 2021-05-07 2023-07-18 Fujian Jinhua Integrated Circuit Co., Ltd. Method of fabricating semiconductor memory having a second active region disposed at an outer side of a first active region
WO2023042617A1 (ja) * 2021-09-14 2023-03-23 ローム株式会社 半導体装置
WO2023219046A1 (ja) * 2022-05-12 2023-11-16 ローム株式会社 窒化物半導体装置

Also Published As

Publication number Publication date
JPWO2021153266A1 (ja) 2021-08-05
DE112021000745T5 (de) 2022-11-10
US20230045660A1 (en) 2023-02-09
CN114981979A (zh) 2022-08-30

Similar Documents

Publication Publication Date Title
JP7577806B2 (ja) 窒化物半導体装置およびその製造方法
JP7175727B2 (ja) 窒化物半導体装置
JP7317936B2 (ja) 窒化物半導体装置
WO2021153266A1 (ja) 窒化物半導体装置
JP5233174B2 (ja) 半導体装置
US20230290836A1 (en) Nitride semiconductor device comprising layered structure of active region and method for manufacturing the same
WO2020213291A1 (ja) 窒化物半導体装置およびその製造方法
TW202211473A (zh) 氮化物半導體裝置及其製造方法
JPWO2020158394A1 (ja) 窒化物半導体装置
WO2023276972A1 (ja) 窒化物半導体装置
JP2020198328A (ja) 窒化物半導体装置およびその製造方法
TW202145345A (zh) 氮化物半導體裝置
WO2020230434A1 (ja) 窒化物半導体装置およびその製造方法
US12225738B2 (en) Method for manufacturing nitride semiconductor device and nitride semiconductor device
US11600721B2 (en) Nitride semiconductor apparatus and manufacturing method thereof
WO2023127520A1 (ja) 窒化物半導体装置およびその製造方法
WO2023008031A1 (ja) 窒化物半導体装置およびその製造方法
JP2022084364A (ja) 窒化物半導体装置およびその製造方法
US20240186382A1 (en) Nitride semiconductor device and manufacturing method thereof
JP5470786B2 (ja) 半導体装置
WO2023162521A1 (ja) 窒化物半導体装置およびその製造方法
JP2023019807A (ja) 窒化物半導体装置およびその製造方法
JP2024179648A (ja) 窒化物半導体装置および窒化物半導体装置の製造方法
WO2023224092A1 (ja) 窒化物半導体装置
WO2024203114A1 (ja) 窒化物半導体装置、および窒化物半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21748109

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021574625

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 21748109

Country of ref document: EP

Kind code of ref document: A1