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WO2021096272A1 - 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 - Google Patents

디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 Download PDF

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WO2021096272A1
WO2021096272A1 PCT/KR2020/015940 KR2020015940W WO2021096272A1 WO 2021096272 A1 WO2021096272 A1 WO 2021096272A1 KR 2020015940 W KR2020015940 W KR 2020015940W WO 2021096272 A1 WO2021096272 A1 WO 2021096272A1
Authority
WO
WIPO (PCT)
Prior art keywords
led stack
layer
type semiconductor
led
buried vias
Prior art date
Application number
PCT/KR2020/015940
Other languages
English (en)
French (fr)
Inventor
이섬근
장성규
류용우
채종현
Original Assignee
서울바이오시스주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스주식회사 filed Critical 서울바이오시스주식회사
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Priority to JP2022526512A priority patent/JP7536867B2/ja
Priority to KR1020227015300A priority patent/KR20220100870A/ko
Priority to EP20887672.2A priority patent/EP4060753A4/en
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    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other

Definitions

  • the present disclosure relates to a light-emitting element for a display and a display device, and more particularly, to a light-emitting element for a display and a display device having the same.
  • Light-emitting diodes are inorganic light sources and are used in various fields such as display devices, vehicle lamps, and general lighting. Light-emitting diodes have the advantages of long lifespan, low power consumption, and fast response speed, so they are rapidly replacing existing light sources.
  • a display device generally implements various colors by using a mixed color of blue, green, and red.
  • a display device includes a plurality of pixels to implement various images, and each pixel has blue, green, and red sub-pixels, and a color of a specific pixel is determined through the colors of these sub-pixels, and a combination of these pixels. The image is implemented by
  • the LED can emit light of various colors depending on its material, and thus individual LED chips emitting blue, green, and red colors can be arranged on a two-dimensional plane to provide a display device.
  • individual LED chips emitting blue, green, and red colors can be arranged on a two-dimensional plane to provide a display device.
  • the number of LED chips increases, and the mounting process takes a lot of time.
  • the sub-pixels are arranged on a two-dimensional plane, an area occupied by one pixel including blue, green, and red sub-pixels is relatively wide. Therefore, in order to arrange the sub-pixels within a limited area, the area of each LED chip must be reduced. However, the reduction in the size of the LED chip may make it difficult to mount the LED chip, and furthermore, a reduction in the light emitting area is caused.
  • the problem to be solved by the present disclosure is to provide a display light emitting device and a display device capable of increasing the area of each sub-pixel within a limited pixel area.
  • Another problem to be solved by the present disclosure is to provide a display light emitting device and a display device capable of shortening the mounting process time.
  • Another problem to be solved by the present disclosure is to provide a display light emitting device and a display device capable of increasing a process yield.
  • a light emitting device for a display includes: a first LED stack; A second LED stack positioned under the first LED stack; A third LED stack positioned under the second LED stack; A first bonding layer interposed between the second LED stack and the third LED stack; A second bonding layer interposed between the first LED stack and the second LED stack; A first planarization layer interposed between the second bonding layer and the second LED stack; A second planarization layer disposed on the first LED stack; First bottom buried vias which penetrate through the first planarization layer, the second LED stack, and the first bonding layer and are electrically connected to the first conductive type semiconductor layer and the second conductive type semiconductor layer of the third LED stack. ; And upper buried vias penetrating the second planarization layer and the first LED stack, wherein the first lower buried vias and upper buried vias have upper widths greater than a width of a corresponding through hole.
  • a display device includes: a circuit board; And a plurality of light-emitting elements arranged on the circuit board, wherein each of the light-emitting elements is the light-emitting element described above.
  • FIG. 1 is a schematic perspective view illustrating display devices according to exemplary embodiments of the present disclosure.
  • FIG. 2 is a schematic plan view illustrating a display panel according to an exemplary embodiment of the present disclosure.
  • FIG 3 is a schematic plan view illustrating a light emitting device according to an exemplary embodiment of the present disclosure.
  • 4A and 4B are schematic cross-sectional views taken along the cut lines A-A' and B-B' of FIG. 3, respectively.
  • 5A, 5B, and 5C are schematic cross-sectional views illustrating stacks of first to third LEDs grown on growth substrates according to an exemplary embodiment of the present disclosure.
  • 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A , 14B, 14C, 15A, 15B, 15C, 16A, 16B, and 16C are schematic plan views and cross-sectional views for explaining a method of manufacturing a light emitting device for a display according to an exemplary embodiment of the present disclosure.
  • 17A, 17B, 17C, and 17D are schematic cross-sectional views illustrating a process of forming a buried via according to embodiments of the present disclosure.
  • 19 is an SEM image for explaining a buried via.
  • 20 is a schematic plan view illustrating a light emitting device according to another exemplary embodiment of the present disclosure.
  • 21A and 21B are schematic cross-sectional views taken along the cut lines C-C' and D-D' of FIG. 20, respectively.
  • FIG. 27C are schematic plan views and cross-sectional views for explaining a method of manufacturing a light emitting device for a display according to another exemplary embodiment of the present disclosure.
  • FIG. 28 is a schematic cross-sectional view illustrating a light emitting device mounted on a circuit board.
  • 29A, 29B, and 29C are schematic cross-sectional views illustrating a method of transferring a light emitting device to a circuit board according to an exemplary embodiment of the present disclosure.
  • FIG. 30 is a schematic cross-sectional view illustrating a method of transferring a light emitting device to a circuit board according to another exemplary embodiment of the present disclosure.
  • a light emitting device for a display includes: a first LED stack; A second LED stack positioned under the first LED stack; A third LED stack positioned under the second LED stack; A first bonding layer interposed between the second LED stack and the third LED stack; A second bonding layer interposed between the first LED stack and the second LED stack; A first planarization layer interposed between the second bonding layer and the second LED stack; A second planarization layer disposed on the first LED stack; First bottom buried vias which penetrate through the first planarization layer, the second LED stack, and the first bonding layer and are electrically connected to the first conductive type semiconductor layer and the second conductive type semiconductor layer of the third LED stack. ; And upper buried vias penetrating the second planarization layer and the first LED stack, wherein the first lower buried vias and upper buried vias have upper widths greater than a width of a corresponding through hole.
  • a second LED stack is disposed under the first LED stack
  • a third LED stack is disposed under the second LED stack, but the light emitting device may be flip-bonded, and thus, It should be noted that the top and bottom positions of these first to third LED stacks can be reversed.
  • the first to third LED stacks By stacking the first to third LED stacks on each other, it is possible to increase the light emitting area of each sub-pixel without increasing the pixel area. Furthermore, electrical connection of the buried vias may be aided by increasing the width of the tops of the buried vias.
  • the first LED stack may emit light having a longer wavelength than that of the second LED stack
  • the second LED stack may emit light having a longer wavelength than the third LED stack.
  • the first, second, and third LED stacks may emit red light, green light, and blue light, respectively.
  • the first, second, and third LED stacks may emit red light, blue light, and green light, respectively.
  • the color mixing ratio can be adjusted by reducing the intensity of light generated by the second LED stack.
  • the light emitting device may further include lower connectors covering the first lower buried vias, and some of the upper buried vias may be connected to the lower connectors.
  • the lower connectors electrical connection of the upper buried vias may be strengthened, and further, reliability of a process of forming the upper buried vias may be improved.
  • two first buried lower vias and four buried upper vias may be arranged so that two of the upper buried vias overlap the first lower buried vias. Light loss due to the buried vias may be reduced by overlapping the first buried lower vias and the buried upper vias.
  • the light emitting device may further include a third lower connector spaced apart from the first lower buried vias and electrically connected to a second conductive semiconductor layer of the second LED stack, and the upper buried via One of them may be electrically connected to the third lower connector.
  • the first planarization layer may be divided into a plurality of areas, and one area of the first planarization layer may be interposed between the second LED stack and the third lower connector, and the third lower connector It is possible to electrically connect to the second LED stack around a region of the first planarization layer.
  • the light emitting device is a second conductive type semiconductor layer electrically connected to the first conductive type semiconductor layer of the second LED stack by penetrating the first planarization layer and the second conductive type semiconductor layer of the second LED stack.
  • a lower buried via may be further included, and the second lower buried via may be electrically connected to one of the lower connectors.
  • the first planarization layer may be continuous.
  • the first lower buried vias and the upper buried vias may be surrounded by sidewall insulating layers in corresponding through holes, respectively. Furthermore, the sidewall insulating layer may be thinner as it approaches the bottom of the through hole.
  • the light emitting device may include: a first transparent electrode in ohmic contact with the second conductive semiconductor layer of the first LED stack; A second transparent electrode making ohmic contact with the second conductivity-type semiconductor layer of the second LED stack; And a third transparent electrode in ohmic contact with the second conductive type semiconductor layer of the third LED stack, wherein the second transparent electrode is an opening exposing the second conductive type semiconductor layer of the second LED stack. And the first lower buried vias may pass through inner regions of the openings of the second transparent electrode.
  • the light emitting device may include a plurality of upper connectors disposed on the first LED stack, and the upper connectors may cover the upper buried vias and are electrically connected to the upper buried vias, respectively.
  • the light emitting device may further include bump pads respectively disposed on the upper connectors.
  • the bump pads may include first bump pads electrically connected to first conductive semiconductor layers of the first to third LED stacks; It may include second to fourth bump pads electrically connected to the second conductive semiconductor layers of the first to third LED stacks, respectively.
  • the light emitting device may further include a first n electrode pad disposed on the first conductive semiconductor layer of the first LED stack, and one of the upper connectors includes the upper buried via and the first n The electrode pads can be electrically connected.
  • the upper connectors may include a reflective metal layer that reflects light generated by the first LED stack, and the reflective metal layer may include, for example, Au or an Au alloy.
  • an upper surface of the first lower buried vias may be parallel to an upper surface of the first planarization layer, and an upper surface of the upper buried vias may be parallel to an upper surface of the second planarization layer.
  • the first to third LED stacks may be separated from the growth substrate.
  • the light emitting device may not have a growth substrate.
  • the light emitting device may include a lower insulating layer interposed between the third LED stack and the first bonding layer to contact the first bonding layer; And an intermediate insulating layer interposed between the second LED stack and the second bonding layer to contact the second bonding layer.
  • the lower insulating layer and the intermediate insulating layer may increase bonding strength to the first bonding layer and the second bonding layer, respectively.
  • a display device includes: a circuit board; And a plurality of light-emitting elements arranged on the circuit board, wherein each of the light-emitting elements is the light-emitting element described above.
  • FIG. 1 is a schematic perspective view illustrating display devices according to exemplary embodiments of the present disclosure.
  • the light emitting device of the present disclosure is not particularly limited, but may be particularly used in a VR display device such as a smart watch 1000a, a VR headset 1000b, or an AR display device such as an augmented reality glasses 1000c.
  • a display panel for implementing an image is mounted in the display device.
  • 2 is a schematic plan view illustrating a display panel according to an exemplary embodiment of the present disclosure.
  • the display panel includes a circuit board 101 and light emitting devices 100.
  • the circuit board 101 may include a circuit for passive matrix driving or active matrix driving.
  • the circuit board 101 may include wirings and resistors therein.
  • the circuit board 101 may include wiring, transistors, and capacitors.
  • the circuit board 101 may also have pads on its upper surface for allowing electrical connection to a circuit disposed therein.
  • the plurality of light emitting devices 100 are arranged on the circuit board 101. Each light emitting device 100 constitutes one pixel.
  • the light emitting device 100 has bump pads 73, and the bump pads 73 are electrically connected to the circuit board 101. For example, the bump pads 73 may be bonded to pads exposed on the circuit board 101.
  • the spacing between the light-emitting elements 100 may be at least wider than the width of the light-emitting elements.
  • FIGS. 3, 4A, and 4B are schematic plan view illustrating a light emitting device 100 according to an exemplary embodiment of the present disclosure
  • FIGS. 4A and 4B are respectively diagrams illustrating a light emitting device 100 according to an exemplary embodiment of the present disclosure. These are schematic cross-sectional views taken along cut lines AA' and B-B' of 3.
  • the bump pads 73a, 73b, 73c, and 73d are shown and described as being disposed above, but the light emitting device 100 is flipped on the circuit board 101 as shown in FIG. 2. Bonded, in this case, the bump pads (73a, 73b, 73c, 73d) are disposed below. Furthermore, in a specific embodiment, the bump pads 73a, 73b, 73c, and 73d may be omitted. In addition, although the substrate 41 is shown together, the substrate 41 may be omitted.
  • the light emitting device 100 includes a first LED stack 23, a second LED stack 33, a third LED stack 43, a first transparent electrode 25, Second transparent electrode 35, third transparent electrode 45, first n electrode pad 27a, second n electrode pad 37a, third n electrode pad 47a, lower p electrode pad 47b , First to third lower connectors 39a, 39b, 39c, lower buried vias 55a, 55b, upper buried vias 65a, 65b, 65c, 65d, first sidewall insulating layer 53, First to fourth upper connectors 67a, 67b, 67c, 67d, first bonding layer 49, second bonding layer 59, lower insulating layer 48, intermediate insulating layer 58, upper insulating A layer 71, a lower planarization layer 51, an upper planarization layer 61, and bump pads 73a, 73b, 73c, and 73d may be included. Further, the light emitting device 100 includes through holes 23h1, 23h2, 23h3,
  • first to third LED stacks 23, 33, and 43 are stacked in a vertical direction. Meanwhile, each of the LED stacks 23, 33, and 43 is grown on different growth substrates, but in the embodiments of the present disclosure, the growth substrates do not remain on the final light emitting device 100 and are all removed. Therefore, the light emitting device 100 does not include a growth substrate.
  • the present disclosure is not necessarily limited thereto, and at least one growth substrate may be included.
  • the first LED stack 23, the second LED stack 33, and the third LED stack 43 are each of a first conductivity type semiconductor layer 23a, 33a, or 43a, and a second conductivity type semiconductor layer 23b, 33b. , Or 43b) and an active layer (not shown) interposed therebetween.
  • the active layer may in particular have a multiple quantum well structure.
  • the second LED stack 33 is disposed under the first LED stack 23, and the third LED stack 43 is disposed under the second LED stack 33. Light generated by the first to third LED stacks 23, 33, and 43 is finally emitted to the outside through the third LED stack 43.
  • the first LED stack 23 may emit light of a longer wavelength compared to the second and third LED stacks 33 and 43, and the second LED stack 33 is a third LED stack. Compared to (43), it can emit longer wavelength light.
  • the first LED stack 23 may be an inorganic light emitting diode emitting red light
  • the second LED stack 33 is an inorganic light emitting diode emitting green light
  • the third LED stack 43 is an inorganic light emitting diode emitting blue light. It may be a light emitting diode.
  • the second LED stack 33 is the third LED stack 43 It can emit shorter wavelength light. Accordingly, it is possible to reduce the luminous intensity of light emitted from the second LED stack 33 and increase the luminous intensity of the light emitted from the third LED stack 43. Accordingly, the luminous intensity ratio of light emitted from the first, second, and third LED stacks 23, 33, and 43 can be dramatically changed.
  • the first LED stack 23 may be configured to emit red light
  • the second LED stack 33 to emit blue light
  • the third LED stack 43 to emit green light.
  • the second LED stack 33 emits light of a shorter wavelength than the third LED stack 43, for example, blue light, but the second LED stack 33 is more than the third LED stack 43. It should be noted that it can emit long wavelength light, such as green light.
  • the first LED stack 23 may include an AlGaInP-based well layer
  • the second LED stack 33 may include an AlGaInN-based well layer
  • the third LED stack 43 may include an AlGaInP-based or AlGaInN-based well layer. It may include a series of well layers.
  • the first LED stack 23 Since the first LED stack 23 emits light of a longer wavelength compared to the second and third LED stacks 33 and 43, the light generated by the first LED stack 23 is the second and third LED stacks. It can pass through (33, 43) and be released to the outside.
  • the second LED stack 33 since the second LED stack 33 emits light of a shorter wavelength compared to the third LED stack 43, some of the light generated by the second LED stack 33 is absorbed by the third LED stack 43 and is lost. Therefore, it is possible to reduce the luminous intensity of the light generated by the second LED stack 33. Meanwhile, since the light generated by the third LED stack 43 is emitted to the outside without passing through the first and second LED stacks 23 and 33, the luminous intensity may be increased.
  • the first conductivity-type semiconductor layers 23a, 33a, and 43a of each LED stack 23, 33, or 43 are n-type semiconductor layers
  • the second conductivity-type semiconductor layers 23b, 33b, and 43b are p-type. It is a semiconductor layer.
  • the top surface of the first LED stack 23 is the n-type semiconductor layer 23a
  • the top surface of the second LED stack 33 is the p-type semiconductor layer 33b
  • the upper surface of 43 is the p-type semiconductor layer 43b. That is, the stacking order of the first LED stacking 23 is reversed from the stacking order of the second LED stacking 33 and the third LED stacking 43. Process stability can be ensured by arranging the semiconductor layers of the second LED stack 33 in the same order as the semiconductor layers of the third LED stack 43, which will be described in detail later while describing the manufacturing method.
  • the second LED stack 33 includes a mesa-etched region from which the second conductivity-type semiconductor layer 33b is removed to expose the top surface of the first conductivity-type semiconductor layer 33a.
  • the second n electrode pad 37a may be disposed on the first conductivity type semiconductor layer 33a exposed to the mesa etching region.
  • the third LED stack 43 may also include a mesa-etched region exposing the upper surface of the first conductivity-type semiconductor layer 43a by removing the second conductivity-type semiconductor layer 43b, and the exposed first conductivity-type semiconductor layer 43b.
  • the third n-electrode pad 47 may be disposed on the semiconductor layer 43a.
  • the first LED stack 23 may not include a mesa etching region.
  • the third LED stack 43 may have a flat lower surface, but is not limited thereto.
  • the surface of the first conductivity-type semiconductor layer 43a may include irregularities, and light extraction efficiency may be improved by the irregularities.
  • the surface unevenness of the first conductivity type semiconductor layer 43a may be formed by separating the patterned sapphire substrate, but is not limited thereto, and may be additionally formed through texturing after separating the growth substrate.
  • the second LED stack 33 may also have a first conductivity type semiconductor layer 33a having a textured surface.
  • the first LED stack 23, the second LED stack 33, and the third LED stack 43 overlap each other, and may have a light emitting area of substantially similar size.
  • the light emitting area of the first to third LED stacks 23, 33 and 43 may be adjusted by the mesa etching region, the through holes 23h1, 23h2, 23h3, 23h4, and the through holes 33h1 and 33h2.
  • the light emitting area of the first and third LED stacks 23 and 43 may be larger than that of the second LED stack 33, and thus, the first LED stack 23 or the third LED stack
  • the luminous intensity of the light generated at 43 may be further increased compared to the light generated at the second LED stack 33.
  • the first transparent electrode 25 may be disposed between the first LED stack 23 and the second LED stack 33.
  • the first transparent electrode 25 makes ohmic contact with the second conductivity type semiconductor layer 23b of the first LED stack 23 and transmits light generated by the first LED stack 23.
  • the first transparent electrode 25 may be formed using a transparent oxide layer such as indium tin oxide (ITO) or a metal layer.
  • ITO indium tin oxide
  • the first transparent electrode 25 may cover the entire surface of the second conductive type semiconductor layer 23b of the first LED stack 23, and the side thereof may be disposed parallel to the side surface of the first LED stack 23. have. That is, the side surface of the first transparent electrode 25 may not be covered with the second bonding layer 59.
  • the through-holes 23h1, 23h2, and 23h3 may penetrate the second transparent electrode 25, and thus, the second transparent electrode 25 may be exposed on the sidewalls of these through-holes. Meanwhile, the through hole 23h4 may expose the upper surface of the first transparent electrode 25.
  • the present disclosure is not limited thereto, and the first transparent electrode 25 is partially removed along the edge of the first LED stack 23 so that the side surface of the first transparent electrode 25 is formed as the second bonding layer 59 Can be covered with
  • the first transparent electrode 25 is formed on the sidewalls of the through holes 23h1, 23h2, and 23h3. This can prevent exposure.
  • the second transparent electrode 35 makes ohmic contact with the second conductivity type semiconductor layer 33b of the second LED stack 33. As shown, the second transparent electrode 35 contacts the upper surface of the second LED stack 33 between the first LED stack 23 and the second LED stack 33.
  • the second transparent electrode 35 may be formed of a metal layer or a conductive oxide layer transparent to red light. Examples of the conductive oxide layer include SnO 2 , InO 2 , ITO, ZnO, IZO, and the like.
  • the second transparent electrode 35 may be formed of ZnO, and since ZnO may be formed as a single crystal on the second LED stack 33, it has excellent electrical and optical properties compared to a metal layer or other conductive oxide layer. Moreover, since ZnO has a strong bonding force to the second LED stack 33, the reliability of the light emitting device may be improved.
  • the second transparent electrode 35 may be partially removed along the edge of the second LED stack 33, and accordingly, the outer side of the second transparent electrode 35 is not exposed to the outside, and the middle It may be covered with an insulating layer 58. That is, the side surface of the second transparent electrode 35 is recessed inward than the side surface of the second LED stack 33, and the area in which the second transparent electrode 35 is recessed is the intermediate insulating layer 58 and/or It may be filled with the second bonding layer 59. Meanwhile, the second transparent electrode 35 is also recessed near the mesa-etched region of the second LED stack 33, and the recessed region may be filled with the intermediate insulating layer 58 or the second bonding layer 59. .
  • the third transparent electrode 45 makes ohmic contact with the second conductivity type semiconductor layer 43b of the third LED stack 33.
  • the third transparent electrode 45 may be positioned between the second LED stack 33 and the third LED stack 43 and contacts the upper surface of the third LED stack 43.
  • the third transparent electrode 45 may be formed of a metal layer or a conductive oxide layer that is transparent to red light and green light. Examples of the conductive oxide layer include SnO 2 , InO 2 , ITO, ZnO, IZO, and the like.
  • the third transparent electrode 45 may be formed of ZnO, and ZnO may be formed as a single crystal on the third LED stack 43, and thus has excellent electrical and optical properties compared to a metal layer or other conductive oxide layer. In particular, since ZnO has a strong bonding force to the third LED stack 43, the reliability of the light emitting device may be improved.
  • the third transparent electrode 45 may be partially removed along the edge of the third LED stack 43, and accordingly, the outer side of the third transparent electrode 45 is not exposed to the outside, and the lower insulating layer It may be covered with (48) or the first bonding layer (49). That is, the side surface of the third transparent electrode 45 is recessed inward than the side surface of the third LED stack 43, and the region in which the third transparent electrode 45 is recessed is the lower insulating layer 48 and/or It may be filled with the first bonding layer 49. Meanwhile, the third transparent electrode 45 is also recessed near the mesa-etched region of the third LED stack 43, and the recessed region may be filled with the lower insulating layer 48 or the first bonding layer 49. .
  • the second transparent electrode 35 and the third transparent electrode 45 are recessed as described above to prevent their side surfaces from being exposed to the etching gas, thereby improving the process yield of the light emitting device 100.
  • the second transparent electrode 35 and the third transparent electrode 45 may be formed of the same kind of conductive oxide layer, for example, ZnO, and the first transparent electrode 25 may be formed of the second and It may be formed of a conductive oxide layer different from the third transparent electrodes 35 and 45, such as ITO.
  • the present disclosure is not limited thereto, and all of the first to third transparent electrodes 25, 35, and 45 may be of the same type, or at least one may be of a different type.
  • the first electrode pad 27a makes ohmic contact with the first conductivity type semiconductor layer 23a of the first LED stack 23.
  • the first electrode pad 27a may include, for example, AuGe or AuTe.
  • the second electrode pad 37a makes ohmic contact with the first conductivity type semiconductor layer 33a of the second LED stack 33.
  • the second electrode pad 37a may be disposed on the first conductivity type semiconductor layer 33a exposed by mesa etching.
  • the second electrode pad 37a may be formed of, for example, Cr/Au/Ti.
  • the third n-electrode pad 47a makes ohmic contact with the first conductivity type semiconductor layer 43a of the third LED stack 43.
  • the third n electrode pad 47a may be disposed on the first conductivity type semiconductor layer 43a exposed through the second conductivity type semiconductor layer 43b, that is, in the mesa etching region.
  • the third n-electrode pad 47a may be formed of, for example, Cr/Au/Ti.
  • the upper surface of the third n-electrode pad 47a may be higher than the upper surface of the second conductivity-type semiconductor layer 43b and further, the upper surface of the third transparent electrode 45.
  • the thickness of the third n-electrode pad 47a may be about 2 ⁇ m or more.
  • the third n-electrode pad 47a may have a truncated cone shape, but is not limited thereto, and may have various shapes such as a square truncated cone, a cylindrical shape, and a square cylindrical shape.
  • the lower p electrode pad 47b may be formed of the same material as the third n electrode pad 47a. However, the upper surface of the lower p-electrode pad 47b may be positioned at approximately the same height as the third n-electrode pad 47a, and thus, the thickness of the lower p-electrode pad 47b is the third n-electrode pad 47a Can be smaller than That is, the thickness of the lower p-electrode pad 47b may be substantially the same as the thickness of the portion of the third n-electrode pad 47a protruding above the second transparent electrode 45. For example, the thickness of the lower p electrode pad 47b may be about 1.2 ⁇ m or less.
  • the lower p-electrode pad 47b and the third The n-electrode pad 47a may be exposed at the same time.
  • the heights of the third n-electrode pad 47a and the lower p-electrode pad 47b are different from each other, one of the electrode pads may be greatly damaged in the etching process. Therefore, by matching the heights of the third n electrode pad 47a and the lower p electrode pad 47b to be substantially the same, it is possible to prevent any one of the electrode pads from being greatly damaged.
  • the lower insulating layer 48 covers the upper surface of the third LED stack 43.
  • the lower insulating layer 48 may also cover the third transparent electrode 45, and may cover the third n electrode pad 47a and the lower p electrode pad 47b.
  • the lower insulating layer 48 may have openings exposing the third n-th electrode pad 47a and the lower p-electrode pad 47b.
  • the lower insulating layer 48 may protect the third LED stack 43 and the third transparent electrode 45.
  • the lower insulating layer 48 may include a material capable of improving adhesion to the first bonding layer 49, for example, SiO2. In some embodiments, the lower insulating layer 48 may be omitted.
  • the first bonding layer 49 couples the second LED stack 33 to the third LED stack 43.
  • the first bonding layer 49 may couple them between the first conductivity type semiconductor layer 33a and the third transparent electrode 35.
  • the first bonding layer 49 may contact the lower insulating layer 48 and may partially contact the third n electrode pad 47a and the lower p electrode pad 47b. When the lower insulating layer 48 is omitted, the first bonding layer 49 may partially contact the third transparent electrode 45 and the first conductivity type semiconductor layer 43a exposed to the mesa etching region.
  • the first bonding layer 49 may be formed of a transparent organic material layer or a transparent inorganic material layer.
  • the organic material layer may include SU8, poly(methylmethacrylate: PMMA), polyimide, parylene, benzocyclobutene (BCB), and the like, and the inorganic material layer is Al 2 O 3 , SiO 2 , SiNx and the like are exemplified.
  • the first bonding layer 49 may be formed of spin-on-glass (SOG).
  • the first planarization layer 51 may be disposed on the second LED stack 33.
  • the first planarization layer 51 is disposed on an upper region of the second conductivity type semiconductor layer 33b and is spaced apart from the mesa etching region.
  • the first planarization layer 51 may be divided into a plurality of islands by patterning. In this embodiment, the first planarization layer 51 is divided into three regions and disposed.
  • the through holes 33h1 and 33h2 pass through the first planarization layer 51, the second LED stack 33, and the first bonding layer 49, and the third n electrode pad 47a and the lower p electrode pad 47b ) Can be exposed.
  • the first sidewall insulating layer 53 covers sidewalls of the through holes 33h1 and 33h2 and has openings exposing bottoms of the through holes.
  • the first sidewall insulating layer 53 may be formed using, for example, a chemical vapor deposition technique or an atomic layer deposition technique, and may be formed of, for example, Al 2 O 3 , SiO 2 , Si 3 N 4, or the like. .
  • the lower buried vias 55a and 55b may fill the through holes 33h1 and 33h2, respectively.
  • the lower buried vias 55a and 55b are insulated from the second LED stack 33 by the first sidewall insulating layer 53.
  • the lower buried via 55a may be electrically connected to the third n-th electrode pad 47a, and the lower buried via 55b may be electrically connected to the lower p-electrode pad 47b.
  • the bottom buried vias 55a and 55b may be formed using a chemical mechanical polishing technique. For example, after forming a seed layer and filling the through holes 33h1 and 33h2 with a conductive material such as Cu using a plating technique, metal layers on the first planarization layer 51 are removed using a chemical mechanical polishing technique. Accordingly, the lower buried vias 55a and 55b may be formed. 4A and 4B, the lower buried vias 55a and 55b may have a relatively wider width at the entrances of the through-holes 33h1 and 33h2, thereby enhancing electrical connection. I can.
  • the lower buried vias 55a and 55b may be formed together through the same process. Accordingly, the upper surfaces of the lower buried vias 55a and 55b may be substantially parallel to the first planarization layer 51. A detailed process of forming the bottom buried vias will be described in more detail later. However, the present disclosure is not limited to this embodiment, and may be formed through different processes.
  • the intermediate insulating layer 58 is formed on the second LED stack 33 and covers the second transparent electrode 35, the first planarization layer 51, and the second n electrode pad 37a.
  • the intermediate insulating layer 58 may also cover the mesa-etched region of the second LED stack 33.
  • the intermediate insulating layer 58 may have openings exposing the bottom buried vias and the second n-electrode pad 37a.
  • the intermediate insulating layer 58 may be formed of, for example, SiO 2.
  • the intermediate insulating layer 58 may protect the second LED stack 33 and the second transparent electrode 35, and further, may improve the adhesion of the second bonding layer 59.
  • Lower connectors 39a, 39b, and 39c are disposed on respective regions of the first planarization layer 51.
  • the first lower connector 39a may be electrically connected to the lower buried via 55a, and may also be extended in a transverse direction to be electrically connected to the second n-electrode pad 37a. Accordingly, the first conductivity type semiconductor layer 43a of the third LED stack 43 and the first conductivity type semiconductor layer 33a of the second LED stack 33 may be electrically connected in common.
  • the first lower connector 39a may cover the lower buried via 55a.
  • the second lower connector 39b is electrically connected to the lower buried via 55b.
  • the second lower connector 39b may cover the lower buried via 55b.
  • the third lower connector 39c is electrically connected to the second transparent electrode 35.
  • the third lower connector 39c may be formed to surround the first planarization layer 51 as shown in FIG. 4A, and may be connected to the second transparent electrode 35 along the circumference of the first planarization layer 51. I can. Since the third lower connector 39c is disposed on the first flattening layer 51, the upper height of the third lower connector 39c is equal to the upper height of the first lower connector 39a or the second lower connector 39b. You can do roughly the same.
  • the second bonding layer 59 bonds the first LED stack 23 to the second LED stack 33.
  • the second bonding layer 59 may be disposed between the first transparent electrode 25 and the intermediate insulating layer 58.
  • the second bonding layer 59 may also cover the first to third lower connectors 39a, 39b, and 39c.
  • the second bonding layer 59 may be formed of the same material as the material previously described for the first bonding layer 49, and detailed descriptions will be omitted to avoid redundancy.
  • the second planarization layer 61 covers the first LED stack 23. Unlike the first planarization layer 51, the second planarization layer 61 may be formed continuously.
  • the second planarization layer 61 may be formed of an aluminum oxide film, a silicon oxide film, or a silicon nitride film.
  • the second planarization layer 61 may have an opening exposing the first n-electrode pad 27a.
  • the through holes 23h1, 23h2, 23h3, and 23h4 pass through the second planarization layer 61 and the first LED stack 23. Further, the through holes 23h1, 23h2, and 23h3 penetrate through the first transparent electrode 25 and the second bonding layer 59 to expose the lower connectors 39a, 39b, and 39c, and the through holes 23h4 Silver may expose the first transparent electrode 25.
  • the through hole 23h1 is formed to provide a passage for allowing electrical connection to the lower buried via 55a
  • the through hole 23h2 is for allowing electrical connection to the lower buried via 55b. It is formed to provide a passage
  • the through hole 23h3 is formed to provide a passage for allowing electrical connection to the second transparent electrode 35.
  • the through hole 23h4 is formed to provide a passage for allowing electrical connection to the first transparent electrode 25.
  • the through hole 23h4 does not penetrate the first transparent electrode 25.
  • the present disclosure is not limited thereto, and as long as the through hole 23h4 provides a path for electrical connection to the first transparent electrode 25, the first transparent electrode 25 may pass through.
  • the second sidewall insulating layer 63 covers sidewalls of the through holes 23h1, 23h2, 23h3, and 23h4, and has openings exposing bottoms of the through holes.
  • the second sidewall insulating layer 63 is not formed on the sidewall of the opening 61a of the second planarization layer 61.
  • the present disclosure is not limited thereto, and the second sidewall insulating layer 63 may also be formed on the sidewall of the opening 61a of the second planarization layer 61.
  • the second sidewall insulating layer 63 may be formed using, for example, a chemical vapor deposition technique or an atomic layer deposition technique, and may be formed of, for example, Al 2 O 3 , SiO 2 , Si 3 N 4, or the like. .
  • the upper buried vias 65a, 65b, 65c, and 65d may fill the through holes 23h1, 23h2, 23h3, and 23h4, respectively.
  • the upper buried vias 65a, 65b, 65c, and 65d are electrically insulated from the first LED stack 23 by the second sidewall insulating layer 63.
  • the upper buried via 65a is electrically connected to the lower buried via 55a through the first lower connector 39a
  • the upper buried via 65b is the lower buried via ( 55b)
  • the upper buried via 65c may be electrically connected to the second transparent electrode 35 through the third lower connector 39c
  • the upper buried via 65d may be electrically connected to the first transparent electrode 25.
  • the top buried vias 65a, 65b, 65c, and 65d may be formed using a chemical mechanical polishing technique. For example, after forming a seed layer and filling the through holes 23h1, 23h2, 23h3, and 23h4 using a plating technique, the metal layers on the second planarization layer 61 are removed using a chemical mechanical polishing technique. Buried vias 65a, 65b, 65c, and 65d may be formed. Furthermore, a metal barrier layer may be formed before forming the seed layer.
  • the upper buried vias 65a, 65b, 65c, and 65d may be substantially parallel to the second planarization layer 61 that may be formed together through the same process.
  • the present disclosure is not limited to this embodiment, and may be formed through different processes.
  • the first upper connector 67a, the second upper connector 67b, the third upper connector 67c, and the fourth upper connector 67d are disposed on the second planarization layer 61.
  • the first upper connector 67a is electrically connected to the upper buried via 65a
  • the second upper connector 67b is electrically connected to the upper buried via 65b
  • the third upper connector 67c is upper buried.
  • the via 65c may be electrically connected
  • the fourth upper connector 67d may be electrically connected to the upper buried via 65d.
  • the first to fourth upper connectors 67a, 67b, 67c, and 67d may cover the upper buried vias 65a, 65b, 65c, and 65d, respectively.
  • the first upper connector 67a may be electrically connected to the first n-electrode pad 27a through the opening 61a of the second planarization layer 61. Accordingly, the first conductive semiconductor layers 23a, 33a, 43a of the first to third LED stacks 23, 33, and 43 are electrically connected to each other in common.
  • the first upper connector 67a, the second upper connector 67b, the third upper connector 67c, and the fourth upper connector 67d may be formed of the same material in the same process. For example, Ni/Au /Ti can be formed.
  • the upper insulating layer 71 may cover the first LED stack 23 and the second planarization layer 61 and may cover the first to fourth upper connectors 67a, 67b, 67c, and 67d.
  • the upper insulating layer 71 may also cover a side surface of the first transparent electrode 25.
  • the upper insulating layer 71 may have openings 71a exposing the first upper connector 67a, the second upper connector 67b, the third upper connector 67c, and the fourth upper connector 67d. .
  • the openings 71a of the upper insulating layer 71 are generally on the flat surfaces of the first upper connector 67a, the second upper connector 67b, the third upper connector 67c, and the fourth upper connector 67d. Can be placed.
  • the upper insulating layer 71 may be formed of a silicon oxide layer or a silicon nitride layer, and may be formed to be thinner than the second planarization layer 61, for example, to a thickness of about 400 nm.
  • the bump pads 73a, 73b, 73c, and 73d each have a first upper connector 67a, a second upper connector 67b, and a third upper connector 67c within the openings 71a of the upper insulating layer 71. ) And the fourth upper connector 67d to be electrically connected to them.
  • the first bump pad 73a is electrically connected to the upper buried vias 65a and the first n electrode pad 27a through the first upper connector 67a, and accordingly, the first to third LED stacks ( It is electrically connected to the first conductivity type semiconductor layers 23a, 33a, 43a of the 23, 33, 43 in common.
  • the second bump pad 73b includes a second upper connector 67b, an upper buried via 65b, a second lower connector 39b, a lower buried via 55b, a lower p electrode pad 47b, and a third transparent electrode. It may be electrically connected to the second conductivity-type semiconductor layer 43b of the third LED stack 43 through 45.
  • the third bump pad 73c is the second LED stack 33 through the third upper connector 67c, the upper buried via 65c, the third lower connector 39c, and the second transparent electrode 35. It can be electrically connected to the conductive semiconductor layer 33b.
  • the fourth bump pad 73d may be electrically connected to the second conductivity type semiconductor layer 23b of the first LED stack 23 through the fourth upper connector 67d and the first transparent electrode 25.
  • the second to fourth bump pads 73b, 73c, and 73d are electrically connected to the second conductive semiconductor layers 23b, 33b, and 43b of the first to third LED stacks 23, 33, and 43, respectively.
  • the first bump pad 73a is electrically connected to the first conductivity type semiconductor layers 23a, 33a, and 43a of the first to third LED stacks 23, 33, and 43 in common.
  • the bump pads 73a, 73b, 73c, and 73d may cover the openings 71a of the upper insulating layer 71, and some may be disposed on the upper insulating layer 71.
  • the bump pads 73a, 73b, 73c, and 73d may be disposed in the openings 71a, and accordingly, the upper surfaces of the bump pads may be flat surfaces.
  • the bump pads 73a, 73b, 73c, and 73d may be formed of Au/In, for example, Au may be formed to a thickness of 3 ⁇ m, and In may be formed to a thickness of about 1 ⁇ m.
  • the light emitting device 100 may be bonded to pads on the circuit board 101 using In. In the present embodiment, the bonding of the bump pads using In will be described, but the bonding is not limited to In, and may be bonded using Pb or AuSn.
  • the first LED stack 23 is electrically connected to the bump pads 73a and 73d
  • the second LED stack 33 is electrically connected to the bump pads 73a and 73c
  • the third LED stack 43 is electrically connected to the bump pads 73a and 73b. Accordingly, the cathodes of the first LED stack 23, the second LED stack 33, and the third LED stack 43 are electrically connected to the first bump pad 73a, and the anodes are second to second. 4 Electrically connected to the bump pads 73b, 73c, and 73d, respectively. Accordingly, the first to third LED stacks 23, 33, and 43 can be independently driven.
  • bump pads 73a, 73b, 73c, and 73d are formed of the bump pads 73a, 73b, 73c, and 73d, but the bump pads may be omitted.
  • bump pads when bonding to a circuit board using an anisotropic conductive film or anisotropic conductive paste, bump pads may be omitted, and upper connectors 67a, 67b, 67c, and 67d may be directly bonded. Accordingly, it is possible to increase the bonding area.
  • 5A, 5B, and 5C are schematic cross-sectional views illustrating first to third LED stacks 23, 33, and 43 grown on growth substrates according to an exemplary embodiment of the present disclosure.
  • a first LED stack 23 including a first conductivity type semiconductor layer 23a and a second conductivity type semiconductor layer 23b is grown on a first substrate 21.
  • An active layer (not shown) may be interposed between the first conductivity type semiconductor layer 23a and the second conductivity type semiconductor layer 23b.
  • the first substrate 21 may be a substrate that can be used to grow the first LED stack 23, for example a GaAs substrate.
  • the first conductivity-type semiconductor layer 23a and the second conductivity-type semiconductor layer 23b may be formed of an AlGaInAs-based or AlGaInP-based semiconductor layer, and the active layer may include, for example, an AlGaInP-based well layer.
  • the first LED stack 23 may have a composition ratio of AlGaInP to emit red light, for example.
  • the first transparent electrode 25 may be formed on the second conductivity type semiconductor layer 23b. As described above, the first transparent electrode 25 may be formed of a metal layer or a conductive oxide layer that transmits light generated by the first LED stack 23, for example, red light. For example, the first transparent electrode 25 may be formed of indium-tin oxide (ITO).
  • ITO indium-tin oxide
  • a second LED stack 33 including a first conductivity type semiconductor layer 33a and a second conductivity type semiconductor layer 33b is grown on a second substrate 31.
  • An active layer (not shown) may be interposed between the first conductivity type semiconductor layer 33a and the second conductivity type semiconductor layer 33b.
  • the second substrate 31 may be a substrate that can be used to grow the second LED stack 33, such as a sapphire substrate, a SiC substrate or a GaN substrate.
  • the second substrate 31 may be a flat sapphire substrate, but may be a patterned sapphire substrate.
  • the first conductivity-type semiconductor layer 33a and the second conductivity-type semiconductor layer 33b may be formed of an AlGaInN-based semiconductor layer, and the active layer may include, for example, an AlGaInN-based well layer.
  • the second LED stack 33 may have a composition ratio of AlGaInN to emit blue light, for example.
  • a second transparent electrode 35 may be formed on the second conductivity type semiconductor layer 33b.
  • the second transparent electrode 35 may be formed of a metal layer or a conductive oxide layer that transmits light generated by the first LED stack 23, for example, red light.
  • the second transparent electrode 35 may be formed of ZnO.
  • a third LED stack 43 including a first conductivity type semiconductor layer 43a and a second conductivity type semiconductor layer 43b is grown on a third substrate 41.
  • An active layer (not shown) may be interposed between the first conductivity type semiconductor layer 43a and the second conductivity type semiconductor layer 43b.
  • the third substrate 41 may be a substrate that can be used to grow the third LED stack 43, such as a sapphire substrate, a GaN substrate, or a GaAs substrate.
  • the first conductivity-type semiconductor layer 43a and the second conductivity-type semiconductor layer 43b may be formed of an AlGaInAs-based or AlGaInP-based semiconductor layer, an AlGaInN-based semiconductor layer, and the active layer is, for example, an AlGaInP-based well layer or AlGaInN. It may include a series of well layers.
  • the third LED stack 43 may have a composition ratio of AlGaInP or AlGaInN to emit green light, for example.
  • a third transparent electrode 45 may be formed on the second conductivity type semiconductor layer 43b.
  • the third transparent electrode 45 may be formed of a metal layer or a conductive oxide layer that transmits light generated by the first LED stack 23 and the second LED stack 33, for example, red light and blue light.
  • the third transparent electrode 45 may be formed of ZnO.
  • the first to third LED stacks 23, 33, and 43 are grown on different growth substrates 21, 31, and 41, respectively, and therefore, the order of the manufacturing process is not limited.
  • a method of manufacturing the light emitting device 100 using the first to third LED stacks 23, 33, and 43 grown on the growth substrates 21, 31, and 41 will be described.
  • a region of the light emitting device 100 is mainly illustrated and described, but those skilled in the art will use the same manufacturing process using the LED stacks 23, 33, and 43 grown on the growth substrates 21, 31, and 41. It will be appreciated that a plurality of light emitting devices 100 may be manufactured collectively.
  • 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A , 14B, 14C, 15A, 15B, 15C, 16A, 16B, and 16C are schematic plan views and cross-sectional views for explaining a method of manufacturing a light emitting device for a display according to an exemplary embodiment of the present disclosure.
  • the cross-sectional views correspond to the cut lines A-A' or B-B' of FIG. 3.
  • a first conductivity-type semiconductor layer 43a is patterned by patterning the third transparent electrode 45 and the second conductivity-type semiconductor layer 43b using photographic and etching techniques. To expose.
  • This process corresponds to, for example, a mesa etching process. It can be performed using a photoresist pattern as an etching mask.
  • the third transparent electrode 45 is first etched by a wet etching technique, and then the second conductive semiconductor layer 43b is etched by a dry etching technique using the same etching mask. I can. Accordingly, the third transparent electrode 45 may be recessed from the mesa etching region.
  • the edge of the mesa is shown and the edge of the third transparent electrode 45 is not shown to simplify the drawing.
  • the third transparent electrode 45 is wet-etched using the same etching mask, it can be easily understood that the edge of the third transparent electrode 45 will be recessed from the edge of the mesa to the inside of the mesa. Since the same etch mask is used, the number of photographic processes does not increase, and process cost can be saved.
  • the present disclosure is not limited thereto, and an etching mask for a mesa etching process and an etching mask for etching the third transparent electrode 45 may be used, respectively.
  • the third n-electrode pad 47a and the lower p-electrode pad 47b are formed on the first conductivity type semiconductor layer 43a and the third transparent electrode 45, respectively.
  • the third n-electrode pad 47a and the lower p-electrode pad 47b may have different thicknesses.
  • upper surfaces of the third n-electrode pad 47a and the lower p-electrode pad 47b may be positioned at approximately the same height.
  • an isolation region for defining a light emitting device region may be formed.
  • the first conductivity type semiconductor layer 43a may be removed along the isolation region and the upper surface of the substrate 41 may be exposed.
  • a lower insulating layer 48 may be formed on the third LED stack 43.
  • the lower insulating layer 48 may cover the exposed top surface of the substrate 41 and cover the top and side surfaces of the third transparent electrode 45 and the third LED stack 43.
  • openings exposing the third n-electrode pad 47a and the lower p-electrode pad 47b may be formed in the lower insulating layer 48.
  • the second LED stack 33 described with reference to FIG. 5B is bonded on the third LED stack 43 described with reference to FIGS. 6A, 6B and 6C.
  • the second LED stack 33 is bonded to a temporary substrate using a TBDB (temporary bonding/debonding) technique, and the second substrate 31 is first removed from the second LED stack 33.
  • the second substrate 31 can be removed using a laser lift-off technique, for example. After the second substrate 31 is removed, a roughened surface may be formed on the surface of the first conductivity type semiconductor layer 33a. Thereafter, the first conductivity type semiconductor layer 33a of the second LED stack 33 bonded to the temporary substrate may be disposed facing the third LED stack 43 to be bonded to the third LED stack 43 .
  • the second LED stack 33 and the third LED stack 43 are bonded to each other by the first bonding layer 49.
  • the temporary substrate can also be removed using a laser lift-off technique. Accordingly, the second LED stack 33 may be disposed on the third LED stack 43 in a form in which the second transparent electrode 35 is disposed on the upper surface.
  • the second transparent electrode 35 may be patterned to form openings 35a and 35b.
  • the opening 35a is disposed above the third n-electrode pad 47a, and the opening 35b is disposed above the lower p-electrode pad 47b.
  • the first planarization layer 51 is formed on the second transparent electrode 35.
  • the first planarization layer 51 may have a generally flat top surface, and may be formed as an insulating layer.
  • through holes 33h1 and 33h2 penetrating the first planarization layer 51, the second LED stack 33, and the first bonding layer 49 are formed.
  • the first sidewall insulating layer 53 is formed.
  • the first sidewall insulating layer 53 may first be formed to cover the top of the first planarization layer 51 and sidewalls and bottom surfaces of the through holes 33h1 and 33h2.
  • the first sidewall insulating layer 53 may be formed using a chemical vapor deposition technique or an atomic layer deposition technique.
  • the first sidewall insulating layer 53 is blanket etched using a dry etching technique. Accordingly, the first sidewall insulating layer 53 formed on the bottom of the through holes 33h1 and 33h2 is removed, and the third n-electrode pad 47a and the lower p-electrode pad 47b are exposed.
  • the first sidewall insulating layer 53 formed on the first planarization layer 51 may be completely removed during blanket etching, and a part of the first planarization layer 51 near the entrances of the through holes 33h1 and 33h2 Can also be removed. Accordingly, the entrances of the through holes 33h1 and 33h2 may have a wider width than the bottom. This will be described in detail later with reference to FIGS. 17A to 17D.
  • lower buried vias 55a and 55b filling the through holes 33h1 and 33h2 may be formed using a seed layer and a plating technique.
  • the seed layer and the plating layer formed on the first planarization layer 51 may be removed using a chemical mechanical polishing technique.
  • the first planarization layer 51 may be patterned to remove a portion of the first planarization layer 51, thereby leaving the first planarization layer 51 in an island shape in a plurality of regions.
  • the first planarization layer 51 is left in the areas where the lower buried vias 55a and 55b are formed, and the first planarization layer is in the area where the lower connector 39c to be connected to the second transparent electrode layer 35 is to be formed.
  • Part of (51) may be left behind. Meanwhile, the upper surface of the second transparent electrode 35 is exposed by patterning the first planarization layer 51.
  • the second transparent electrode and the second conductivity-type semiconductor layer 33b are partially removed through mesa etching to expose the first conductivity-type semiconductor layer 33a.
  • the second transparent electrode 35 and the second conductivity-type semiconductor layer 33b may be patterned using photographic and etching techniques. This process may be performed using wet etching and dry etching techniques in the same manner as the mesa etching process in which the third transparent electrode 45 and the second conductive semiconductor layer 43b are etched previously.
  • the second transparent electrode 35 is first etched by a wet etching technique, and then the second conductive semiconductor layer 33b is etched by a dry etching technique using the same etching mask. I can. Accordingly, the second transparent electrode 35 may be recessed from the mesa etching region. In Fig. 11A, the edge of the mesa is shown and the edge of the second transparent electrode 35 is not shown to simplify the drawing. However, since the second transparent electrode 35 is wet-etched using the same etching mask, it can be easily understood that the edge of the second transparent electrode 35 will be recessed from the edge of the mesa to the inside of the mesa.
  • the present disclosure is not limited thereto, and an etching mask for a mesa etching process and an etching mask for etching the second transparent electrode 35 may be used, respectively.
  • the mesa-etched area of the second LED stack 33 may partially overlap with the mesa-etched area of the third LED stack 43, but are generally separated from each other. Particularly, a part of the mesa-etched region of the second LED stack 33 may be horizontally spaced apart from the third n electrode pad 47a and the lower p electrode pad 47b.
  • a second n electrode pad 37a may be formed on the first conductivity type semiconductor layer 33a exposed by mesa etching.
  • an intermediate insulating layer 58 may be formed on the second LED stack 33.
  • the intermediate insulating layer 58 covers a portion of the first conductivity type semiconductor layer 33a exposed by mesa etching, and further, covers the second conductivity type semiconductor layer 33b and the second transparent electrode 35
  • the first planarization layer 51 and the second n electrode pad 37a may be covered.
  • the intermediate insulating layer 58 may have openings 58a and 58b exposing the lower buried vias 55a and 55b, and also have an opening 58d exposing the second n-electrode pad 37a. I can.
  • the intermediate insulating layer 58 may have a first planarization layer 51 disposed to be spaced apart from the lower buried vias 55a and 55b and an opening 58c exposing a surrounding region thereof.
  • lower connectors 39a, 39b, and 39c are formed on the first planarization layer 51.
  • the first lower connector 39a may be electrically connected to the lower buried via 55a and extend in the transverse direction to be electrically connected to the second n-electrode pad 37a.
  • the first lower connector 39a may be insulated from the second transparent electrode 35 and the second conductivity type semiconductor layer 33b by the intermediate insulating layer 58.
  • an isolation region for defining the light emitting device region may be formed.
  • the first conductivity type semiconductor layer 33a may be removed along the isolation region and the top surface of the first bonding layer 49 may be exposed.
  • an insulating layer covering the side surfaces of the first conductivity type semiconductor layer 33a and the intermediate insulating layer 58 may be added. This insulating layer may be formed to have openings exposing the lower connectors 39a, 39b, and 39c.
  • the first LED stack 23 described in FIG. 5A is bonded to the second LED stack 33.
  • the first LED stack 23 and the second LED stack 33 may be bonded using the second bonding layer 59 so that the first transparent electrode 25 faces the second LED stack 33. Accordingly, the second bonding layer 59 may contact the first transparent electrode 25 and may contact the intermediate insulating layer 58 and the lower connectors 39a, 39b, and 39c.
  • the first substrate 21 is removed from the first LED stack 23.
  • the first substrate 21 may be removed using, for example, an etching technique.
  • the first n electrode pads 27a may be formed on a partial region of the first conductivity type semiconductor layer 23a.
  • the first n electrode pad 27a may be formed to make ohmic contact with the first conductivity type semiconductor layer 23a.
  • a second planarization layer 61 covering the first LED stack 23 and the first n-electrode pad 27a is formed.
  • the second planarization layer 61 is formed to have a generally flat top surface.
  • through holes 23h1, 23h2, 23h3, and 23h4 penetrating the second planarization layer 61 and the first LED stack 23 are formed.
  • the through holes 23h1, 23h2, and 23h3 may penetrate the first transparent electrode 25 and the second bonding layer 59 to expose the lower connectors 39a, 39b, and 39c, respectively.
  • the through hole 23h4 may expose the first transparent electrode 25.
  • the through-holes 23h1, 23h2, and 23h3 may be formed together through the same process, and the through-hole 23h4 may be formed through a process separate from the through-holes 23h1, 23h2, and 23h3.
  • the second sidewall insulating layer 63 and upper buried vias 65a, 65b, 65c, and 65d are formed.
  • the process of forming the second sidewall insulating layer 63 and the upper buried vias 65a, 65b, 65c, and 65d is a process of forming the first sidewall insulating layer 53 and the lower buried vias 55a and 55b. Since it is substantially similar to, a detailed description is omitted here.
  • an opening 61a exposing the first n electrode pad 27a by patterning the second planarization layer 61 is formed.
  • the second planarization layer 61 may be patterned using photography and etching techniques.
  • upper connectors 67a, 67b, 67c, 67d are formed.
  • the upper connectors 67a, 67b, 67c, and 67d may include a reflective metal layer, and thus, light generated by the first LED stack 23 may be reflected to improve light extraction efficiency.
  • the upper connectors 67a, 67b, 67c, and 67d may include Au or an Au alloy.
  • the upper connector 67a may electrically connect the upper buried via 65a to the first n-electrode pad 27a.
  • the upper connectors 67b, 67c, and 67d may be connected to the upper buried vias 65b, 65c, and 65d, respectively.
  • the second planarization layer 61, the first LED stack 23, and the first transparent electrode 25 may be etched along the separation region.
  • the second planarization layer 61 may be patterned in advance, and then, the first LED stack 23 and the first transparent electrode 25 may be patterned to partition the light emitting device regions.
  • the second planarization layer 61 may be patterned in advance along the separation region when forming the opening 61a. Accordingly, the upper surface of the second bonding layer 59 may be exposed.
  • the upper insulating layer 71 is formed.
  • the upper insulating layer 71 covers the first transparent electrode 25, the first LED stack 23, and the second planarization layer 61, and further, covers the upper connectors 67a, 67b, 67c, and 67d. I can.
  • the upper insulating layer 71 may be patterned to have openings 71a exposing the upper connectors 67a, 67b, 67c, and 67d.
  • bump pads 73a, 73b, 73c, and 73d covering the openings 71a may be formed.
  • the first bump pad 73a is disposed on the first upper connector 67a
  • the second bump pad 73b is disposed on the second upper connector 67b
  • the third bump pad 73c is disposed on the third It is disposed on the upper connector 67c.
  • the fourth bump pad 73d is disposed on the fourth upper connector 67d.
  • FIG. 28 A schematic cross-sectional view of the light emitting device 100 bonded to the circuit board 101 is shown in FIG. 28, which will be described in detail later.
  • Embodiments of the present disclosure achieve electrical connection using buried vias 55a, 55b, 65a, 65b, 65c, 65d.
  • a process of forming the buried vias will be described in detail.
  • 17A, 17B, 17C, and 17D are schematic cross-sectional views illustrating a process of forming a buried via according to embodiments of the present disclosure.
  • a planarization layer 51 or 61 is formed on the underlying layer S.
  • the base layer S may include a first LED stack 23 or a second LED stack 33.
  • a hard mask defining an etch region is formed by patterning the planarization layer 51 or 61, and a through hole H may be formed using the hard mask as an etch mask.
  • the through hole H may expose an element for electrical connection, for example, the third n-electrode pad 47a, the lower p-electrode pad 47b, or the lower connectors 39a, 39b, and 39c.
  • sidewall insulating layers 53 or 63 are formed.
  • the sidewall insulating layer 53 or 63 may be formed on the top surface of the planarization layer 51 or 61, and further, may be formed on the sidewall and the bottom of the through hole H.
  • the sidewall insulating layer 53 or 63 may be formed thicker at the entrance than at the bottom of the through hole H due to the layer covering characteristic.
  • the sidewall insulating layer 53 or 63 is blanket etched using a dry etching technique.
  • the sidewall insulating layer in which the through hole H is deposited on the bottom is removed by blanket etching, and the sidewall insulating layer disposed on the top surface of the planarization layer 51 or 61 is removed. Further, a part of the planarization layer 51 or 61 near the entrance of the through hole H may also be removed. Accordingly, the width W2 of the entrance may be larger than the width W1 of the through hole H. By increasing the width W2 of the inlet, it may be easier to form a buried via using a plating technology in the future.
  • a seed layer may be formed in the planarization layer 51 or 61 and the through hole H, and a plating layer filling the through hole H may be formed using a plating technique. Subsequently, by removing the plating layer and the seed layer on the planarization layer 51 or 61 using a chemical etching technique, a buried via 55 or 65 as shown in FIG. 17D may be formed.
  • FIGS. 17A to 17D are SEM images for explaining a via buried in a contact hole. As described with reference to FIGS. 17A to 17D, a through hole H is formed and a buried via is formed, and the shape before the plating layer on the upper surface of the planarization layer is removed using a chemical mechanical polishing technique is shown.
  • the through hole is well filled by the plating layer. Further, it can be seen that the width W2 of the inlet of the through hole is larger than the width W1 of the through hole, and it can be confirmed that the thickness of the sidewall insulating layer becomes thinner as it approaches the bottom of the through hole.
  • 19 is an SEM image for explaining a buried via formed using a chemical mechanical polishing technique.
  • 19 shows the shape of a buried via after forming a hole in a chemical mechanical polishing silicon substrate, depositing a sidewall insulating layer, forming a seed layer and a plating layer, and removing the seed layer and the plating layer using a chemical mechanical polishing technique.
  • a buried via was formed without blanket etching the sidewall insulating layer.
  • the top surface of the buried via is parallel to the top surface of the adjacent sidewall insulating layer, and thus, it can be seen that the buried via can be formed in the through hole using a chemical mechanical polishing technique.
  • FIGS. 21A and 21B are schematic cross-sectional views taken along the cut lines CC' and D-D' of FIG. 20, respectively admit.
  • the light-emitting device 200 according to the present embodiment is substantially similar to the light-emitting device 100 described above, but in the previous embodiment, the first planarization layer 51 is in the form of an island. In contrast to being divided into a plurality of regions, the first planarization layer 151 of the present embodiment differs in that it is continuous. To this end, the second LED stack 33 does not have a mesa-etched region exposing the first conductivity-type semiconductor layer 33a, and a second electrode pad ( 37a) is omitted.
  • a through hole 33h3 is formed through the first planarization layer 151 and the second conductivity type semiconductor layer 33b to expose the first conductivity type semiconductor layer 33a, and the through hole 33h3 is formed.
  • the lower buried via 55c is buried.
  • the lower connector 39a electrically connects the first conductive type semiconductor layers 33a and 43a in common by electrically connecting the lower buried via 55a and the lower buried via 55c.
  • the second transparent electrode 35 may be patterned in advance so as to cover the upper surface of the second conductivity type semiconductor layer 33b and not expose the sidewalls of the through holes 33h1, 33h2, and 33h3. For example, before forming the first planarization layer 151, the second transparent electrode 35 may be patterned to have openings in regions where the through holes 33h1, 33h2, and 33h3 are to be formed.
  • the upper p electrode pad 37b may be disposed on the second transparent electrode 35, and the lower connector 39c may be electrically connected to the upper p electrode pad 37b.
  • the first planarization layer 151 may have an opening exposing the upper p electrode pad 37b to allow electrical connection of the lower connector 39c.
  • the intermediate insulating layer 58 is omitted, but the present disclosure is not limited thereto.
  • an intermediate insulating layer covering the second LED stack 33, the second planarization layer 151, and the lower connectors 39a, 39b, and 39c may be added.
  • the intermediate insulating layer is formed to have openings exposing the lower connectors 39a, 39b, and 39c to allow electrical connection of the upper buried vias 65a, 65b, and 65c.
  • the lower connector 39a may be formed on the flat surface of the first planarization layer 151 by continuously forming the first planarization layer 151 and forming the lower buried via 55c.
  • FIG. 27C are schematic plan views and cross-sectional views for explaining a method of manufacturing a light emitting device for a display according to another exemplary embodiment of the present disclosure.
  • the cross-sectional views correspond to the cut lines C-C' or D-D' of FIG. 20.
  • the first LED stack 23, the second LED stack 33, and the third LED stack 43 are each of the substrates 21, 31, 41), and transparent electrodes 25, 35, and 45 are formed.
  • the first conductivity-type semiconductor layer 43a is exposed through the mesa etching process, and the third The n-electrode pad 47a and the lower p-electrode pad 47b are formed on the first conductivity type semiconductor layer 43a and the third transparent electrode 45, respectively.
  • an isolation region for defining a light emitting device region may be formed, and a lower insulating layer 48 may be formed.
  • openings 35a, 35b, and 35c for exposing the second conductivity type semiconductor layer 33b by patterning the second transparent electrode 35 may be formed.
  • the opening 35a is disposed above the third n-electrode pad 47a
  • the opening 35b is disposed above the lower p-electrode pad 47b.
  • the mesa etching process for exposing the first conductivity type semiconductor layer 33a is omitted.
  • the opening 35c is added above the region where the second n-electrode pad 37a has been formed.
  • the second transparent electrode 35 may be removed in advance along the separation area and may be separated in units of the light emitting device 200 area.
  • an upper p electrode pad 37b is formed on the second transparent electrode 35.
  • the upper p electrode pad 37b may make ohmic contact with the second transparent electrode 35.
  • the upper p electrode pad 37b may be omitted.
  • a first planarization layer 151 covering the second transparent electrode 35 is formed.
  • the first planarization layer 151 covers the upper p electrode pad 27b and the openings 35a, 35b, and 35c.
  • a through hole 33h3 is formed through the type semiconductor layer 33b to expose the first conductivity type semiconductor layer 33a.
  • the through-holes 33h1 and 33h2 pass through the inner regions of the openings 35a and 35b of the second transparent electrode 35, and the through-hole 33h3 is inside the opening 35c of the second transparent electrode 35 Go through the realm.
  • the first sidewall insulating layer 53 and the lower buried vias 55a, 55b, and 55c may be formed. Since the bottom buried vias 55a and 55b are the same as those described with reference to FIGS. 8A, 8B and 8C, detailed descriptions are omitted. Meanwhile, the lower buried via 55c is electrically connected to the first conductivity type semiconductor layer 33a.
  • lower connectors 39a, 39b, and 39c are formed on the first planarization layer 151.
  • the first lower connector 39a may electrically connect to the lower buried via 55a and extend in the transverse direction to electrically connect to the lower buried via 55c.
  • the first lower connector 39a may be insulated from the second transparent electrode 35 and the second conductivity type semiconductor layer 33b by the first planarization layer 151.
  • the third lower connector 39c may be electrically connected to the upper p electrode pad 37b exposed through the opening of the first planarization layer 151.
  • the first planarization layer 151 may be patterned in advance to expose the upper p electrode pad 37b.
  • the third lower connector 39c may be directly connected to the second transparent electrode 35.
  • the first planarization layer 151 may also be removed along the isolation region, and thus, the second conductivity type semiconductor layer 33b may be exposed as shown in FIGS. 25B and 25C.
  • an isolation region for defining a light emitting device region may be formed.
  • the second conductivity-type semiconductor layer 33b and the first conductivity-type semiconductor layer 33a may be removed along the isolation region, and the top surface of the first bonding layer 49 may be exposed.
  • an insulating layer covering the second LED stack 33, the first planarization layer 151, and the lower connectors 39a, 39b, and 39c may be added. This insulating layer may be formed to have openings exposing the lower connectors 39a, 39b, and 39c.
  • the first LED stack 23 described in FIG. 5A is bonded to the second LED stack 33, and FIGS. 13A, 13B, 13C, 14A, 14B, Through the same process as described with reference to 14C, 15A, 15B, 15C, 16A, 16B, and 16C, the first n electrode pad 27a, the second planarization layer 61, and top buried vias 65a, 65b, 65c , 65d), upper connectors 67a, 67b, 67c, 67d, upper insulating layer 71, and bump pads 73a, 73b, 73c, and 73d are formed. Detailed descriptions thereof are the same as those described above, and thus will be omitted.
  • a plurality of separated light emitting devices 200 are formed on the substrate 41, and the light emitting device 200 is circuited.
  • the light emitting device 200 separated from the substrate 41 is completed by bonding on the substrate 101 and separating the substrate 41.
  • FIG. 28 shows that a single light emitting device 100 is disposed on the circuit board 101, but a plurality of light emitting devices 100 are mounted on the circuit board 101.
  • Each of the light emitting devices 100 constitutes one pixel capable of emitting blue light, green light, and red light, and a plurality of pixels are arranged on the circuit board 101 to provide a display panel.
  • the light-emitting element 100 is described as an example, but the light-emitting element 200 may be disposed.
  • a plurality of light emitting devices 100 may be formed on the substrate 41, and these light emitting devices 100 are not transferred to the circuit board 101 one by one, but transferred to the circuit board 101 as a group.
  • Can be. 29A, 29B, and 29C are schematic cross-sectional views illustrating a method of transferring a light emitting device to a circuit board according to an exemplary embodiment. Here, a method of transferring the light-emitting elements 100 or 200 formed on the substrate 41 to the circuit board 101 as a group will be described.
  • FIG. 29A when the manufacturing process of the light emitting device 100 on the substrate 41 is completed as described in FIGS. 16A, 16B, and 16C, a plurality of light emitting devices 100 are formed on the substrate 41. Separated and aligned by separation grooves.
  • a circuit board 101 having pads on the upper surface is provided.
  • the pads are arranged on the circuit board 101 to correspond to the alignment positions of the pixels for the display.
  • the spacing of the light emitting elements 100 arranged on the substrate 41 is denser than the spacing of the pixels in the circuit board 101.
  • bump pads of light emitting devices 100 are bonded to pads on a circuit board 101.
  • the bump pads and the pads may be bonded using solder bonding or In bonding. Meanwhile, since there is no pad to be bonded, the light emitting elements 100 positioned between the pixel regions are kept away from the circuit board 101.
  • a laser is irradiated on the substrate 41.
  • the laser is selectively irradiated onto the light emitting elements 100 bonded to the pads.
  • a mask having openings for selectively exposing the light emitting devices 100 may be formed on the substrate 41.
  • the light-emitting elements 100 are transferred to the circuit board 101 by separating the light-emitting elements 100 irradiated with the laser from the substrate 41. Accordingly, as shown in FIG. 29C, a display panel in which the light emitting elements 100 are aligned on the circuit board 101 is provided.
  • the display panel may be mounted on various display devices as described with reference to FIG. 1.
  • the light emitting device 100 is described as an example, but the light emitting device 200 may be transferred.
  • FIG. 30 is a schematic cross-sectional view illustrating a method of transferring a light emitting device according to another exemplary embodiment.
  • the method of transferring a light emitting device differs in bonding light emitting devices to pads using an anisotropic conductive adhesive film or an anisotropic conductive adhesive paste. That is, the anisotropic conductive adhesive film or adhesive paste 121 may be provided on the pads, and the light emitting devices 100 may be adhered to the pads through the anisotropic conductive adhesive film or adhesive paste 121.
  • the light-emitting elements 100 are electrically connected to the pads by an anisotropic conductive adhesive film or a conductive material in the adhesive paste 121.
  • the bump pads 73a, 73b, 73c, and 73d may be omitted, and the upper connectors 67a, 67b, 67c, and 67d may be electrically connected to the pads through a conductive material.

Landscapes

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Abstract

일 실시예에 따른 디스플레이용 발광 소자는, 제1 LED 적층; 상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층; 상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재된 제1 본딩층; 상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재된 제2 본딩층; 상기 제2 본딩층과 상기 제2 LED 적층 사이에 개재된 제1 평탄화층; 상기 제1 LED 적층 상에 배치된 제2 평탄화층; 상기 제1 평탄화층, 상기 제2 LED 적층 및 제1 본딩층을 관통하여 상기 제3 LED 적층의 제1 도전형 반도체층 및 제2 도전형 반도체층에 각각 전기적으로 접속된 제1 하부 매립 비아들; 및 상기 제2 평탄화층 및 상기 제1 LED 적층을 관통하는 상부 매립 비아들을 포함하되, 상기 제1 하부 매립 비아들 및 상부 매립 비아들은 상단의 폭이 대응하는 관통홀의 폭보다 크다.

Description

디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
본 개시는 디스플레이용 발광 소자 및 디스플레이 장치에 관한 것으로 특히, LED들의 적층 구조를 가지는 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
한편, 종래의 발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되어 왔다. 그러나 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 LED 디스플레이가 개발되고 있다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
LED는 그 재료에 따라 다양한 색상의 광을 방출할 수 있어, 청색, 녹색 및 적색을 방출하는 개별 LED 칩들을 2차원 평면상에 배열하여 디스플레이 장치를 제공할 수 있다. 그러나 각 서브 픽셀에 하나의 LED 칩을 배열할 경우, LED 칩의 개수가 많아져 실장 공정에 시간이 많이 소요된다.
또한, 서브 픽셀들을 2차원 평면상에 배열하기 때문에, 청색, 녹색 및 적색 서브 픽셀들을 포함하는 하나의 픽셀이 점유하는 면적이 상대적으로 넓어진다. 따라서, 제한된 면적 내에 서브 픽셀들을 배열하기 위해서는 각 LED 칩의 면적을 줄여야 한다. 그러나 LED 칩의 크기 감소는 LED 칩의 실장을 어렵게 만들 수 있으며, 나아가, 발광 면적의 감소를 초래한다.
본 개시가 해결하고자 하는 과제는, 제한된 픽셀 면적 내에서 각 서브 픽셀의 면적을 증가시킬 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 실장 공정 시간을 단축할 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 공정 수율을 증대시킬 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시의 일 실시예에 따른 디스플레이용 발광 소자는, 제1 LED 적층; 상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층; 상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재된 제1 본딩층; 상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재된 제2 본딩층; 상기 제2 본딩층과 상기 제2 LED 적층 사이에 개재된 제1 평탄화층; 상기 제1 LED 적층 상에 배치된 제2 평탄화층; 상기 제1 평탄화층, 상기 제2 LED 적층 및 제1 본딩층을 관통하여 상기 제3 LED 적층의 제1 도전형 반도체층 및 제2 도전형 반도체층에 각각 전기적으로 접속된 제1 하부 매립 비아들; 및 상기 제2 평탄화층 및 상기 제1 LED 적층을 관통하는 상부 매립 비아들을 포함하되, 상기 제1 하부 매립 비아들 및 상부 매립 비아들은 상단의 폭이 대응하는 관통홀의 폭보다 크다.
본 개시의 일 실시예에 따른 디스플레이 장치는, 회로 기판; 및 상기 회로 기판 상에 정렬된 복수의 발광 소자들을 포함하되, 상기 발광 소자들은 각각 위에서 설명한 발광 소자이다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치들을 설명하기 위한 개략적인 사시도들이다.
도 2는 본 개시의 일 실시예에 따른 디스플레이 패널을 설명하기 위한 개략적인 평면도이다.
도 3은 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 4A 및 도 4B는 각각 도 3의 절취선 A-A' 및 B-B'를 따라 취해진 개략적인 단면도들이다.
도 5A, 도 5B 및 도 5C는 본 개시의 일 실시예에 따라 성장 기판들 상에 성장된 제1 내지 제3 LED 적층들을 설명하기 위한 개략적인 단면도들이다.
도 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B, 14C, 15A, 15B, 15C, 16A, 16B, 및 16C는 본 개시의 일 실시예에 따른 디스플레이용 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 17A, 도 17B, 도 17C 및 도 17D는 본 개시의 실시예들에 따른 매립 비아 형성 공정을 설명하기 위한 개략적인 단면도들이다.
도 18은 콘택홀에 매립된 비아를 설명하기 위한 SEM 이미지이다.
도 19는 매립된 비아를 설명하기 위한 SEM 이미지이다.
도 20은 본 개시의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 21A 및 도 21B는 각각 도 20의 절취선 C-C' 및 D-D'를 따라 취해진 개략적인 단면도들이다.
도 22A, 도 22B, 도 22C, 도 23A, 도 23B, 도 23C, 도 24A, 도 24B, 도 24C, 도 25A, 도 25B, 도 25C, 도 26A, 도 26B, 도 26C, 도 27A, 도 27B 및 도 27C는 본 개시의 또 다른 실시예에 따른 디스플레이용 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 28은 회로 기판 상에 실장된 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 29A, 도 29B, 및 도 29C는 본 개시의 일 실시예에 따라 발광 소자를 회로 기판에 전사하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 30은 본 개시의 또 다른 실시예에 따라 발광 소자를 회로 기판에 전사하는 방법을 설명하기 위한 개략적인 단면도이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 개시의 일 실시예에 따른 디스플레이용 발광 소자는, 제1 LED 적층; 상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층; 상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재된 제1 본딩층; 상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재된 제2 본딩층; 상기 제2 본딩층과 상기 제2 LED 적층 사이에 개재된 제1 평탄화층; 상기 제1 LED 적층 상에 배치된 제2 평탄화층; 상기 제1 평탄화층, 상기 제2 LED 적층 및 제1 본딩층을 관통하여 상기 제3 LED 적층의 제1 도전형 반도체층 및 제2 도전형 반도체층에 각각 전기적으로 접속된 제1 하부 매립 비아들; 및 상기 제2 평탄화층 및 상기 제1 LED 적층을 관통하는 상부 매립 비아들을 포함하되, 상기 제1 하부 매립 비아들 및 상부 매립 비아들은 상단의 폭이 대응하는 관통홀의 폭보다 크다.
본 명세서에서는 설명의 편의를 위해 제1 LED 적층 아래에 제2 LED 적층이 배치되고, 제2 LED 적층 아래에 제3 LED 적층이 배치된 것으로 설명하지만, 발광 소자는 플립 본딩될 수 있으며, 따라서, 이들 제1 내지 제3 LED 적층의 상하 위치가 뒤바뀔 수 있다는 것에 유의해야 한다.
제1 내지 제3 LED 적층들을 서로 적층함으로써 픽셀 면적을 증가시키지 않으면서 각 서브 픽셀의 발광 면적을 증가시킬 수 있다. 나아가, 매립 비아들의 상단의 폭을 크게 함으로써 매립 비아들의 전기적 접속을 도울 수 있다.
일 실시예에 있어서, 상기 제1 LED 적층은 상기 제2 LED 적층보다 장파장의 광을 방출하고, 상기 제2 LED 적층은 상기 제3 LED 적층보다 장파장의 광을 방출할 수 있다. 예컨대, 상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 녹색광 및 청색광을 발할 수 있다.
다른 실시예에 있어서, 상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 청색광 및 녹색광을 발할 수 있다. 제2 LED 적층이 청색광을 발하고, 제3 LED 적층이 녹색광을 발하도록 함으로써 제2 LED 적층에서 생성된 광의 광도를 줄여 색혼합비를 조절할 수 있다.
한편, 상기 발광 소자는 상기 제1 하부 매립 비아들을 덮는 하부 커넥터들을 더 포함할 수 있으며, 상기 상부 매립 비아들 중 일부는 상기 하부 커넥터들에 접속될 수 있다. 상기 하부 커넥터들을 채택함으로써 상부 매립 비아의 전기적 연결을 강화할 수 있으며, 나아가, 상부 매립 비아들을 형성하는 공정의 신뢰성을 향상시킬 수 있다.
일 실시예에서, 상기 제1 하부 매립 비아들은 2개이고, 상기 상부 매립 비아들은 4개이며, 상기 상부 매립 비아들 중 2개가 상기 제1 하부 매립 비아들에 중첩하도록 배치될 수 있다. 제1 하부 매립 비아들과 상부 매립 비아들을 중첩함으로써 매립 비아들에 의한 광 손실을 줄일 수 있다.
한편, 상기 발광 소자는, 상기 제1 하부 매립 비아들로부터 이격되고, 상기 제2 LED 적층의 제2 도전형 반도체층에 전기적으로 접속된 제3 하부 커넥터를 더 포함할 수 있으며, 상기 상부 매립 비아들 중 하나는 상기 제3 하부 커넥터에 전기적으로 접속될 수 있다.
나아가, 상기 제1 평탄화층은 복수의 영역으로 나뉘어질 수 있으며, 상기 제1 평탄화층의 일 영역은 상기 제2 LED 적층과 상기 제3 하부 커넥터 사이에 개재될 수 있고, 상기 제3 하부 커넥터는 상기 제1 평탄화층의 일 영역의 주위에서 상기 제2 LED 적층에 전기적으로 접속할 수 있다.
일 실시예에 있어서, 상기 발광 소자는 상기 제1 평탄화층 및 상기 제2 LED 적층의 제2 도전형 반도체층을 관통하여 상기 제2 LED 적층의 제1 도전형 반도체층에 전기적으로 접속하는 제2 하부 매립 비아를 더 포함할 수 있으며, 상기 제2 하부 매립 비아는 상기 하부 커넥터들 중 하나에 전기적으로 접속될 수 있다. 본 실시예에 있어서, 상기 제1 평탄화층은 연속적일 수 있다.
한편, 상기 제1 하부 매립 비아들 및 상기 상부 매립 비아들은 각각 대응하는 관통홀 내에서 측벽 절연층으로 둘러싸일 수 있다. 나아가, 상기 측벽 절연층은 관통홀의 바닥에 가까울수록 얇을 수 있다.
상기 발광 소자는, 상기 제1 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제1 투명 전극; 상기 제2 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제2 투명 전극; 및 상기 제3 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제3 투명 전극을 더 포함할 수 있으며, 상기 제2 투명 전극은 상기 제2 LED 적층의 제2 도전형 반도체층을 노출시키는 개구부들을 가질 수 있고, 상기 제1 하부 매립 비아들은 상기 제2 투명 전극의 개구부들의 내부 영역을 통과할 수 있다.
상기 발광 소자는 상기 제1 LED 적층 상에 배치된 복수의 상부 커넥터들을 포함할 수 있으며, 상기 상부 커넥터들은 상기 상부 매립 비아들을 덮어 상기 상부 매립 비아들에 각각 전기적으로 접속될 수 있다.
나아가, 상기 발광 소자는 상기 상부 커넥터들 상에 각각 배치된 범프 패드들을 더 포함할 수 있다.
상기 범프패드들은 상기 제1 내지 제3 LED 적층의 제1 도전형 반도체층들에 공통으로 전기적으로 접속된 제1 범프 패드; 상기 제1 내지 제3 LED 적층의 제2 도전형 반도체층들에 각각 전기적으로 접속된 제2 내지 제4 범프 패드들을 포함할 수 있다.
한편, 상기 발광 소자는 상기 제1 LED 적층의 제1 도전형 반도체층 상에 배치된 제1 n 전극 패드를 더 포함할 수 있으며, 상기 상부 커넥터들 중 하나는 상기 상부 매립 비아와 상기 제1 n 전극 패드를 전기적으로 연결할 수 있다.
일 실시예에 있어서, 상기 상부 커넥터들은 상기 제1 LED 적층에서 생성된 광을 반사하는 반사 금속층을 포함할 수 있으며, 상기 반사 금속층은 예를 들어 Au 또는 Au 합금을 포함할 수 있다.
한편, 상기 제1 하부 매립 비아들의 상면은 상기 제1 평탄화층의 상면과 나란할 수 있으며, 상기 상부 매립 비아들의 상면은 상기 제2 평탄화층의 상면과 나란할 수 있다.
또한, 상기 제1 내지 제3 LED 적층들은 성장 기판으로부터 분리된 것일 수 있다. 나아가, 상기 발광 소자는 성장기판을 보유하지 않을 수 있다.
상기 발광 소자는, 상기 제3 LED 적층과 상기 제1 본딩층 사이에 개재되어 상기 제1 본딩층에 접하는 하부 절연층; 및 상기 제2 LED 적층과 상기 제2 본딩층 사이에 개재되어 상기 제2 본딩층에 접하는 중간 절연층을 더 포함할 수 있다. 상기 하부 절연층 및 중간 절연층은 각각 제1 본딩층 및 제2 본딩층에 대한 접합력을 증대시킬 수 있다.
본 개시의 일 실시예에 따른 디스플레이 장치는, 회로 기판; 및 상기 회로 기판 상에 정렬된 복수의 발광 소자들을 포함하되, 상기 발광 소자들은 각각 위에서 설명한 발광 소자이다.
이하 도면을 참조하여 본 개시의 실시예들에 대해 구체적으로 설명한다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치들을 설명하기 위한 개략적인 사시도들이다.
본 개시의 발광 소자는, 특별히 한정되는 것은 아니나, 특히, 스마트 워치(1000a), VR 헤드셋(1000b)과 같은 VR 디스플레이 장치, 또는 증강 현실 안경(1000c)과 같은 AR 디스플레이 장치 내에 사용될 수 있다.
디스플레이 장치 내에는 이미지를 구현하기 위한 디스플레이 패널이 실장된다. 도 2는 본 개시의 일 실시예에 따른 디스플레이 패널을 설명하기 위한 개략적인 평면도이다.
도 2를 참조하면, 디스플레이 패널은 회로 기판(101) 및 발광 소자들(100)을 포함한다.
회로 기판(101)은 수동 매트릭스 구동 또는 능동 매트릭스 구동을 위한 회로를 포함할 수 있다. 일 실시예에서, 회로 기판(101)은 내부에 배선 및 저항을 포함할 수 있다. 다른 실시예에 있어서, 회로 기판(101)은 배선, 트랜지스터들 및 커패시터들을 포함할 수 있다. 회로 기판(101)은 또한 내부에 배치된 회로에 전기적 접속을 허용하기 위한 패드들을 상면에 가질 수 있다.
복수의 발광 소자들(100)은 회로 기판(101) 상에 정렬된다. 각각의 발광 소자(100)는 하나의 픽셀을 구성한다. 발광 소자(100)는 범프 패드들(73)을 가지며, 범프 패드들(73)이 회로 기판(101)에 전기적으로 접속된다. 예컨대, 범프 패드들(73)은 회로 기판(101) 상에 노출된 패드들에 본딩될 수 있다.
발광 소자들(100) 사이의 간격은 적어도 발광 소자의 폭보다 넓을 수 있다.
발광 소자(100)의 구체적인 구성에 대해 도 3, 도 4A 및 도 4B를 참조하여 설명한다. 도 3은 본 개시의 일 실시예에 따른 발광 소자(100)를 설명하기 위한 개략적인 평면도이고, 도 4A 및 도 4B는 각각 본 개시의 일 실시예에 따른 발광 소자(100)를 설명하기 위해 도 3의 절취선 A-A' 및 B-B'를 따라 취해진 개략적인 단면도들이다.
설명의 편의를 위해, 범프 패드들(73a, 73b, 73c, 73d)이 위쪽에 배치된 것으로 도시 및 설명하지만, 발광 소자(100)는 도 2에 도시한 바와 같이 회로 기판(101) 상에 플립 본딩되며, 이 경우, 범프 패드들(73a, 73b, 73c, 73d)이 아래쪽에 배치된다. 나아가, 특정 실시예에서, 범프 패드들(73a, 73b, 73c, 73d)은 생략될 수도 있다. 또한, 기판(41)을 함께 도시하지만, 기판(41)은 생략될 수도 있다.
도 3, 도 4A 및 도 4B를 참조하면, 발광 소자(100)는 제1 LED 적층(23), 제2 LED 적층(33), 제3 LED 적층(43), 제1 투명 전극(25), 제2 투명 전극(35), 제3 투명 전극(45), 제1 n 전극 패드(27a), 제2 n 전극 패드(37a), 제3 n 전극 패드(47a), 하부 p 전극 패드(47b), 제1 내지 제3 하부 커넥터들(39a, 39b, 39c), 하부 매립 비아들(55a, 55b), 상부 매립 비아들(65a, 65b, 65c, 65d), 제1 측벽 절연층(53), 제1 내지 제4 상부 커넥터들(67a, 67b, 67c, 67d), 제1 본딩층(49), 제2 본딩층(59), 하부 절연층(48), 중간 절연층(58), 상부 절연층(71), 하부 평탄화층(51), 상부 평탄화층(61) 및 범프 패드들(73a, 73b, 73c, 73d)을 포함할 수 있다. 나아가, 발광 소자(100)는 제1 LED 적층(23)을 관통하는 관통홀들(23h1, 23h2, 23h3, 23h4), 제2 LED 적층(33)을 관통하는 관통홀들(33h1, 33h2)을 포함할 수 있다.
도 4A 및 도 4B에 도시되듯이, 본 개시의 실시예들은 제1 내지 제3 LED 적층들(23, 33, 43)이 수직 방향으로 적층된다. 한편, 각 LED 적층들(23, 33, 43)은 서로 다른 성장 기판 상에서 성장된 것이지만, 본 개시의 실시예들에서 성장 기판들은 최종 발광 소자(100)에 잔류하지 않고 모두 제거된다. 따라서, 발광 소자(100)는 성장 기판을 포함하지 않는다. 그러나 본 개시가 반드시 이에 한정되는 것은 아니며, 적어도 하나의 성장 기판이 포함될 수도 있다.
제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)은 각각 제1 도전형 반도체층(23a, 33a, 또는 43a), 제2 도전형 반도체층(23b, 33b, 또는 43b) 및 이들 사이에 개재된 활성층(도시하지 않음)을 포함한다. 활성층은 특히 다중 양자우물 구조를 가질 수 있다.
제1 LED 적층(23) 아래에 제2 LED 적층(33)이 배치되고, 제2 LED 적층(33) 아래에 제3 LED 적층(43)이 배치된다. 제1 내지 제3 LED 적층(23, 33, 43)에서 생성된 광은 최종적으로 제3 LED 적층(43)을 통해 외부로 방출된다.
일 실시예에 있어서, 제1 LED 적층(23)은 제2 및 제3 LED 적층들(33, 43)에 비해 장파장의 광을 방출할 수 있고, 제2 LED 적층(33)은 제3 LED 적층(43)에 비해 장파장의 광을 방출할 수 있다. 예를 들어, 제1 LED 적층(23)은 적색광을 발하는 무기 발광 다이오드일 수 있으며, 제2 LED 적층(33)은 녹색광을 발하는 무기 발광 다이오드이고, 제3 LED 적층(43)은 청색광을 발하는 무기 발광 다이오드일 수 있다.
다른 실시예에 있어서, 제1, 제2 및 제3 LED 적층(23, 33, 43)에서 방출되는 광의 색 혼합 비율을 조절하기 위해, 제2 LED 적층(33)이 제3 LED 적층(43)보다 단파장의 광을 방출할 수 있다. 이에 따라, 제2 LED 적층(33)에서 방출되는 광의 광도를 줄이고, 제3 LED 적층(43)에서 방출되는 광의 광도를 증가시킬 수 있다. 이에 따라, 제1, 제2 및 제3 LED 적층(23, 33, 43)에서 방출되는 광의 광도 비율을 극적으로 변경할 수 있다. 예를 들어, 제1 LED 적층(23)은 적색광을 방출하고, 제2 LED 적층(33)은 청색광을 방출하고, 제3 LED 적층(43)은 녹색광을 방출하도록 구성될 수 있다.
이하에서는 제2 LED 적층(33)이 제3 LED 적층(43)보다 단파장의 광, 예컨대 청색광을 방출하는 것을 예를 들어 설명하지만, 제2 LED 적층(33)이 제3 LED 적층(43)보다 장파장의 광, 예컨대 녹색광을 방출할 수 있음에 유의해야 한다.
제1 LED 적층(23)은 AlGaInP 계열의 우물층을 포함할 수 있으며, 제2 LED 적층(33)은 AlGaInN 계열의 우물층을 포함할 수 있고, 제3 LED 적층(43)은 AlGaInP 계열 또는 AlGaInN 계열의 우물층을 포함할 수 있다.
제1 LED 적층(23)은 제2 및 제3 LED 적층들(33, 43)에 비해 장파장의 광을 방출하므로, 제1 LED 적층(23)에서 생성된 광은 제2 및 제3 LED 적층들(33, 43)을 투과하여 외부로 방출될 수 있다. 또한, 제2 LED 적층(33)은 제3 LED 적층(43)에 비해 단파장의 광을 방출하므로, 제2 LED 적층(33)에서 생성된 광의 일부는 제3 LED 적층(43)에 흡수되어 손실될 수 있으며, 따라서, 제2 LED 적층(33)에서 생성된 광의 광도를 줄일 수 있다. 한편, 제3 LED 적층(43)에서 생성된 광은 제1 및 제2 LED 적층(23, 33)을 거치지 않고 외부로 방출되므로, 그 광도가 증가될 수 있다.
한편, 각 LED 적층(23, 33 또는 43)의 제1 도전형 반도체층(23a, 33a, 43a)은 각각 n형 반도체층이고, 제2 도전형 반도체층(23b, 33b, 43b)은 p형 반도체층이다. 또한, 본 실시예에 있어서, 제1 LED 적층(23)의 상면은 n형 반도체층(23a)이고, 제2 LED 적층(33)의 상면은 p형 반도체층(33b)이며, 제3 LED 적층(43)의 상면은 p형 반도체층(43b)이다. 즉, 제1 LED 적층(23)의 적층 순서가 제2 LED 적층(33) 및 제3 LED 적층(43)의 적층 순서와 반대로 되어 있다. 제2 LED 적층(33)의 반도체층들을 제3 LED 적층(43)의 반도체층들과 동일한 순서로 배치함으로써 공정 안정성을 확보할 수 있으며, 이에 대해서는 제조 방법을 설명하면서 뒤에서 상세하게 설명된다.
제2 LED 적층(33)은 제2 도전형 반도체층(33b)이 제거되어 제1 도전형 반도체층(33a)의 상면을 노출시키는 메사 식각 영역을 포함한다. 도 3 및 도 4B에 도시되듯이, 메사 식각 영역에 노출된 제1 도전형 반도체층(33a) 상에 제2 n 전극 패드(37a)가 배치될 수 있다. 제3 LED 적층(43) 또한, 제2 도전형 반도체층(43b)이 제거되어 제1 도전형 반도체층(43a)의 상면을 노출시키는 메사 식각 영역을 포함할 수 있으며, 노출된 제1 도전형 반도체층(43a) 상에 제3 n 전극 패드(47)가 배치될 수 있다. 이에 반해, 제1 LED 적층(23)은 메사 식각 영역을 포함하지 않을 수 있다.
한편, 제3 LED 적층(43)은 평탄한 하부면을 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 도전형 반도체층(43a)의 표면에 요철을 포함할 수 있으며, 이 요철에 의해 광 추출 효율이 향상될 수 있다. 제1 도전형 반도체층(43a)의 표면 요철은 패터닝된 사파이어 기판을 분리함으로써 형성될 수도 있으나, 반드시 이에 한정되는 것은 아니며, 성장 기판을 분리한 후 텍스쳐링을 통해 추가로 형성될 수도 있다. 제2 LED 적층(33) 또한, 표면이 텍스쳐링된 제1 도전형 반도체층(33a)을 가질 수 있다.
본 실시예에서, 제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)은 서로 중첩하며, 대체로 유사한 크기의 발광 면적을 가질 수 있다. 다만, 메사 식각 영역, 관통홀들(23h1, 23h2, 23h3, 23h4 및 관통홀들(33h1, 33h2)에 의해 제1 내지 제3 LED 적층들(23, 33, 43)의 발광 면적을 조절할 수 있다. 예를 들어, 제1 및 제3 LED 적층(23, 43)의 발광 면적은 제2 LED 적층(33)의 발광 면적보다 클 수 있으며, 따라서, 제1 LED 적층(23) 또는 제3 LED 적층(43)에서 생성되는 광의 광도를 제2 LED 적층(33)에서 생성되는 광에 대비하여 더 증가시킬 수 있다.
제1 투명 전극(25)은 제1 LED 적층(23)과 제2 LED 적층(33) 사이에 배치될 수 있다. 제1 투명 전극(25)은 제1 LED 적층(23)의 제2 도전형 반도체층(23b)에 오믹 콘택하며, 제1 LED 적층(23)에서 생성된 광을 투과시킨다. 제1 투명 전극(25)은 인디움주석 산화물(ITO) 등의 투명 산화물층이나 금속층을 이용하여 형성될 수 있다. 제1 투명 전극(25)은 제1 LED 적층(23)의 제2 도전형 반도체층(23b)의 전면을 덮을 수 있으며, 그 측면은 제1 LED 적층(23)의 측면과 나란하게 배치될 수 있다. 즉, 제1 투명 전극(25)의 측면은 제2 본딩층(59)으로 덮이지 않을 수 있다. 나아가, 관통홀들(23h1, 23h2, 23h3)은 제2 투명 전극(25)을 관통할 수 있으며, 따라서, 이들 관통홀들의 측벽에 제2 투명 전극(25)이 노출될 수 있다. 한편, 관통홀(23h4)은 제1 투명 전극(25)의 상면을 노출시킬 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 제1 LED 적층(23)의 가장자리를 따라 제1 투명 전극(25)이 부분적으로 제거됨으로써 제1 투명 전극(25)의 측면이 제2 본딩층(59)으로 덮일 수 있다. 또한, 관통홀들(23h1, 23h2, 23h3)이 형성되는 영역에서 제1 투명 전극(25)을 미리 패터닝하여 제거함으로써 관통홀들(23h1, 23h2, 23h3)의 측벽에 제1 투명 전극(25)이 노출되는 것을 방지할 수 있다.
한편, 제2 투명 전극(35)은 제2 LED 적층(33)의 제2 도전형 반도체층(33b)에 오믹 콘택한다. 도시한 바와 같이, 제2 투명 전극(35)은 제1 LED 적층(23)과 제2 LED 적층(33) 사이에서 제2 LED 적층(33)의 상면에 접촉한다. 제2 투명 전극(35)은 적색광에 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제2 투명 전극(35)은 ZnO로 형성될 수 있는데, ZnO는 제2 LED 적층(33) 상에 단결정으로 형성될 수 있어 금속층이나 다른 도전성 산화물층에 비해 전기적 및 광학적 특성이 우수하다. 더욱이, ZnO는 제2 LED 적층(33)에 대한 접합력이 강해 발광 소자의 신뢰성을 향상시킬 수 있다.
한편, 제2 투명 전극(35)은 제2 LED 적층(33)의 가장자리를 따라 부분적으로 제거될 수 있으며, 이에 따라, 제2 투명 전극(35)의 바깥쪽 측면은 외부에 노출되지 않고, 중간 절연층(58)으로 덮일 수 있다. 즉, 제2 투명 전극(35)의 측면은 제2 LED 적층(33)의 측면보다 내측으로 리세스되며, 제2 투명 전극(35)이 리세스된 영역은 중간 절연층(58) 및/또는 제2 본딩층(59)으로 채워질 수 있다. 한편, 제2 LED 적층(33)의 메사 식각 영역 근처에서도 제2 투명 전극(35)이 리세스되며, 리세스된 영역은 중간 절연층(58) 또는 제2 본딩층(59)으로 채워질 수 있다.
제3 투명 전극(45)은 제3 LED 적층(33)의 제2 도전형 반도체층(43b)에 오믹 콘택한다. 제3 투명 전극(45)은 제2 LED 적층(33)과 제3 LED 적층(43) 사이에 위치할 수 있으며, 제3 LED 적층(43)의 상면에 접촉한다. 제3 투명 전극(45)은 적색광 및 녹색광에 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제3 투명 전극(45)은 ZnO로 형성될 수 있는데, ZnO는 제3 LED 적층(43) 상에 단결정으로 형성될 수 있어 금속층이나 다른 도전성 산화물층에 비해 전기적 및 광학적 특성이 우수하다. 특히, ZnO는 제3 LED 적층(43)에 대한 접합력이 강해 발광 소자의 신뢰성을 향상시킬 수 있다.
제3 투명 전극(45)은 제3 LED 적층(43)의 가장자리를 따라 부분적으로 제거될 수 있으며, 이에 따라, 제3 투명 전극(45)의 바깥쪽 측면은 외부에 노출되지 않고, 하부 절연층(48) 또는 제1 본딩층(49)으로 덮일 수 있다. 즉, 제3 투명 전극(45)의 측면은 제3 LED 적층(43)의 측면보다 내측으로 리세스되며, 제3 투명 전극(45)이 리세스된 영역은 하부 절연층(48) 및/또는 제1 본딩층(49)으로 채워질 수 있다. 한편, 제3 LED 적층(43)의 메사 식각 영역 근처에서도 제3 투명 전극(45)이 리세스되며, 리세스된 영역은 하부 절연층(48) 또는 제1 본딩층(49)으로 채워질 수 있다.
제2 투명 전극(35) 및 제3 투명 전극(45)을 위와 같이 리세스함으로써 이들의 측면이 식각 가스에 노출되는 것을 방지하여 발광 소자(100)의 공정 수율을 향상시킬 수 있다.
한편, 본 실시예에 있어서, 제2 투명 전극(35) 및 제3 투명 전극(45)은 동종의 도전성 산화물층, 예컨대, ZnO로 형성될 수 있으며, 제1 투명 전극(25)은 제2 및 제3 투명 전극(35, 45)과 다른 종류의 도전성 산화물층, 예컨대 ITO로 형성될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 이들 제1 내지 제3 투명 전극들(25, 35, 45)은 모두 동종일 수도 있고, 적어도 하나가 다른 종류일 수도 있다.
제1 전극 패드(27a)는 제1 LED 적층(23)의 제1 도전형 반도체층(23a)에 오믹 콘택한다. 제1 전극 패드(27a)는 예를 들어, AuGe 또는 AuTe를 포함할 수 있다.
제2 전극 패드(37a)는 제2 LED 적층(33)의 제1 도전형 반도체층(33a)에 오믹 콘택한다. 제2 전극 패드(37a)는 메사 식각에 의해 노출된 제1 도전형 반도체층(33a) 상에 배치될 수 있다. 제2 전극 패드(37a)는 예를 들어, Cr/Au/Ti로 형성될 수 있다.
제3 n 전극 패드(47a)는 제3 LED 적층(43)의 제1 도전형 반도체층(43a)에 오믹 콘택한다. 제3 n 전극 패드(47a)는 제2 도전형 반도체층(43b)을 통해 노출된 제1 도전형 반도체층(43a) 상에, 즉 메사 식각 영역에 배치될 수 있다. 제3 n 전극 패드(47a)는 예를 들어, Cr/Au/Ti로 형성될 수 있다. 제3 n 전극 패드(47a)의 상면은 제2 도전형 반도체층(43b)의 상면, 나아가, 제3 투명 전극(45)의 상면보다 높을 수 있다. 예컨대, 제3 n 전극 패드(47a)의 두께는 약 2um 이상일 수 있다. 제3 n 전극 패드(47a)는 원뿔대 형상일 수 있으나, 이에 한정되는 것은 아니며, 사각뿔대, 원통형, 사각통형 등 다양한 형상을 가질 수 있다.
하부 p 전극 패드(47b)는 제3 n 전극 패드(47a)와 동일한 재료로 형성될 수 있다. 다만, 하부 p 전극 패드(47b)의 상면은 제3 n 전극 패드(47a)와 대략 동일한 높이에 위치할 수 있으며, 따라서, 하부 p 전극 패드(47b)의 두께는 제3 n 전극 패드(47a)보다 작을 수 있다. 즉, 하부 p 전극 패드(47b)의 두께는 대략 제2 투명 전극(45) 위로 돌출된 제3 n 전극 패드(47a) 부분의 두께와 같을 수 있다. 예를 들어, 하부 p 전극 패드(47b)의 두께는 약 1.2um 이하일 수 있다. 하부 p 전극 패드(47b)의 상면이 제3 n 전극 패드(47a)의 상면과 동일 높이에 위치하도록 함으로써 관통홀들(33h1, 33h2)을 형성할 때, 하부 p 전극 패드(47b)와 제3 n 전극 패드(47a)가 동시에 노출되도록 할 수 있다. 제3 n 전극 패드(47a)와 하부 p 전극 패드(47b)의 높이가 다를 경우, 어느 하나의 전극 패드가 식각 공정에서 크게 손상 받을 수 있다. 따라서, 제3 n 전극 패드(47a)와 하부 p 전극 패드(47b)의 높이를 대략 동일하게 맞춤으로써 어느 하나의 전극 패드가 크게 손상되는 것을 방지할 수 있다.
하부 절연층(48)은 제3 LED 적층(43)의 상면을 덮는다. 하부 절연층(48)은 또한 제3 투명 전극(45)을 덮을 수 있으며, 제3 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 덮을 수 있다. 하부 절연층(48)은 제3 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 노출시키는 개구부들을 가질 수 있다. 하부 절연층(48)은 제3 LED 적층(43) 및 제3 투명 전극(45)을 보호할 수 있다. 나아가, 하부 절연층(48)은 제1 본딩층(49)에 대한 접착력을 향상시킬 수 있는 물질, 예컨대, SiO2를 포함할 수 있다. 몇몇 실시예들에 있어서, 하부 절연층(48)은 생략될 수도 있다.
제1 본딩층(49)은 제2 LED 적층(33)을 제3 LED 적층(43)에 결합한다. 제1 본딩층(49)은 제1 도전형 반도체층(33a)과 제3 투명 전극(35) 사이에서 이들을 결합시킬 수 있다. 제1 본딩층(49)은 하부 절연층(48)에 접할 수 있으며, 제3 n 전극 패드(47a) 및 하부 p 전극 패드(47b)에 부분적으로 접할 수 있다. 하부 절연층(48)이 생략된 경우, 제1 본딩층(49)은 제3 투명 전극(45) 및 메사 식각 영역에 노출된 제1 도전형 반도체층(43a)에 부분적으로 접할 수 있다.
제1 본딩층(49)은 투명 유기물층으로 형성되거나, 투명 무기물층으로 형성될 수 있다. 유기물층은 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 예로 들 수 있으며, 무기물층은 Al2O3, SiO2, SiNx 등을 예로 들 수 있다. 또한, 제1 본딩층(49)은 스핀-온-글래스(SOG)로 형성될 수도 있다.
제1 평탄화층(51)은 제2 LED 적층(33) 상에 배치될 수 있다. 특히, 제1 평탄화층(51)은 제2 도전형 반도체층(33b) 상부 영역에 배치되며, 메사 식각 영역으로부터 이격된다. 제1 평탄화층(51)은 패터닝에 의해 복수의 아일랜드들로 나누어질 수 있다. 본 실시예에서, 제1 평탄화층(51)은 세 영역에 나뉘어 배치되어 있다.
관통홀들(33h1, 33h2)은 제1 평탄화층(51), 제2 LED 적층(33) 및 제1 본딩층(49)을 관통하며 제3 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 노출시킬 수 있다.
제1 측벽 절연층(53)은 관통홀들(33h1, 33h2)의 측벽을 덮으며, 관통홀들의 바닥을 노출시키는 개구부들을 갖는다. 제1 측벽 절연층(53)은 예컨대, 화학 기상 증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있으며, 예를 들어, Al2O3, SiO2, Si3N4 등으로 형성될 수 있다.
하부 매립 비아들(55a, 55b)은 각각 관통홀들(33h1, 33h2)을 채울 수 있다. 하부 매립 비아들(55a, 55b)은 제1 측벽 절연층(53)에 의해 제2 LED 적층(33)으로부터 절연된다. 하부 매립 비아(55a)은 제3 n 전극 패드(47a)에 전기적으로 접속되고, 하부 매립 비아(55b)는 하부 p 전극 패드(47b)에 전기적으로 접속될 수 있다.
하부 매립 비아들(55a, 55b)은 화학 기계 연마 기술을 이용하여 형성될 수 있다. 예를 들어, 시드층을 형성하고 도금기술을 이용하여 관통홀들(33h1, 33h2)을 Cu 등의 도전 재료로 채운 후, 화학기계 연마 기술을 이용하여 제1 평탄화층(51) 상의 금속층들을 제거함으로써 하부 매립 비아들(55a, 55b)이 형성될 수 있다. 도 4A 및 도 4B에 도시한 바와 같이, 하부 매립 비아들(55a, 55b)은 관통홀들(33h1, 33h2)의 입구에서 상대적으로 더 넓은 폭을 가질 수 있으며, 이에 따라, 전기적인 접속을 강화할 수 있다.
하부 매립 비아들(55a, 55b)은 동일 공정을 통해 함께 형성될 수 있다. 이에 따라, 하부 매립 비아들(55a, 55b)은 상면이 제1 평탄화층(51)과 대체로 나란할 수 있다. 하부 매립 비아들을 형성하는 구체적인 공정에 대해서는 뒤에서 더 상세하게 설명된다. 그러나, 본 개시가 본 실시예에 한정되는 것은 아니며, 서로 다른 공정을 통해 형성될 수도 있다.
중간 절연층(58)은 제2 LED 적층(33) 상에 형성되며, 제2 투명 전극(35), 제1 평탄화층(51) 및 제2 n 전극 패드(37a)를 덮는다. 중간 절연층(58)은 또한, 제2 LED 적층(33)의 메사 식각 영역을 덮을 수 있다. 중간 절연층(58)은 하부 매립 비아들 및 제2 n 전극 패드(37a)를 노출시키는 개구부들을 가질 수 있다. 중간 절연층(58)은 예를 들어 SiO2로 형성될 수 있다. 중간 절연층(58)은 제2 LED 적층(33) 및 제2 투명 전극(35)을 보호할 수 있으며, 나아가, 제2 본딩층(59)의 접착력을 향상시킬 수 있다.
제1 평탄화층(51)의 각 영역들 상에 하부 커넥터들(39a, 39b, 39c)이 배치된다. 제1 하부 커넥터(39a)는 하부 매립 비아(55a)에 전기적으로 접속하며, 또한, 횡방향으로 연장되어 제2 n 전극 패드(37a)에 전기적으로 접속될 수 있다. 이에 따라, 제3 LED 적층(43)의 제1 도전형 반도체층(43a)과 제2 LED 적층(33)의 제1 도전형 반도체층(33a)이 전기적으로 공통으로 연결될 수 있다. 제1 하부 커넥터(39a)는 하부 매립 비아(55a)를 덮을 수 있다.
제2 하부 커넥터(39b)는 하부 매립 비아(55b)에 전기적으로 접속된다. 제2 하부 커넥터(39b)는 하부 매립 비아(55b)를 덮을 수 있다.
제3 하부 커넥터(39c)는 제2 투명 전극(35)에 전기적으로 접속한다. 제3 하부 커넥터(39c)는 도 4A에 도시한 바와 같이 제1 평탄화층(51)을 감싸도록 형성될 수 있으며, 제1 평탄화층(51)의 둘레를 따라 제2 투명 전극(35)에 접속할 수 있다. 제3 하부 커넥터(39c)가 제1 평탄화층(51) 상에 배치되므로, 제3 하부 커넥터(39c)의 상단 높이를 제1 하부 커넥터(39a)나 제2 하부 커넥터(39b)의 상단 높이와 대략 동일하게 할 수 있다.
제2 본딩층(59)은 제1 LED 적층(23)을 제2 LED 적층(33)에 결합한다. 도시한 바와 같이, 제2 본딩층(59)은 제1 투명 전극(25)과 중간 절연층(58) 사이에 배치될 수 있다. 제2 본딩층(59)은 또한 제1 내지 제3 하부 커넥터들(39a, 39b, 39c)을 덮을 수 있다. 제2 본딩층(59)은 앞서 제1 본딩층(49)에 대해 설명한 재료와 동일한 재료로 형성될 수 있으며, 중복을 피하기 위해 상세한 설명은 생략한다.
제2 평탄화층(61)은 제1 LED 적층(23)을 덮는다. 제2 평탄화층(61)은 제1 평탄화층(51)과 달리 연속적으로 형성될 수 있다. 제2 평탄화층(61)은 알루미늄 산화막, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 제2 평탄화층(61)은 제1 n 전극 패드(27a)를 노출시키는 개구부를 가질 수 있다.
한편, 관통홀들(23h1, 23h2, 23h3, 23h4)은 제2 평탄화층(61) 및 제1 LED 적층(23)을 관통한다. 나아가, 관통홀들(23h1, 23h2, 23h3)은 제1 투명 전극(25) 및 제2 본딩층(59)을 관통하여 하부 커넥터들(39a, 39b, 39c)을 노출시키며, 관통홀(23h4)은 제1 투명 전극(25)을 노출시킬 수 있다. 예를 들어, 관통홀(23h1)은 하부 매립 비아(55a)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성되고, 관통홀(23h2)은 하부 매립 비아(55b)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성되며, 관통홀(23h3)은 제2 투명 전극(35)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성된다.
한편, 관통홀(23h4)은 제1 투명 전극(25)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성된다. 관통홀(23h4)은 제1 투명 전극(25)을 관통하지 않는다. 그러나 본 개시가 이에 한정되는 것은 아니며, 관통홀(23h4)이 제1 투명 전극(25)에의 전기적 접속을 위한 통로를 제공하는 한, 제1 투명 전극(25)을 관통할 수도 있다.
제2 측벽 절연층(63)은 관통홀들(23h1, 23h2, 23h3, 23h4)의 측벽을 덮으며, 관통홀들의 바닥을 노출시키는 개구부들을 갖는다. 본 실시예에서, 제2 측벽 절연층(63)이 제2 평탄화층(61)의 개구부(61a)의 측벽에 형성되지 않는 것에 유의할 필요가 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 제2 측벽 절연층(63)이 제2 평탄화층(61)의 개구부(61a)의 측벽에도 형성될 수 있다. 제2 측벽 절연층(63)은 예컨대, 화학기상 증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있으며, 예를 들어, Al2O3, SiO2, Si3N4 등으로 형성될 수 있다.
상부 매립 비아들(65a, 65b, 65c, 65d)은 각각 관통홀들(23h1, 23h2, 23h3, 23h4)을 채울 수 있다. 상부 매립 비아들(65a, 65b, 65c, 65d)은 제2 측벽 절연층(63)에 의해 제1 LED 적층(23)으로부터 전기적으로 절연된다.
한편, 상부 매립 비아(65a)는 제1 하부 커넥터(39a)를 통해 하부 매립 비아(55a)에 전기적으로 접속되고, 상부 매립 비아(65b)는 제2 하부 커넥터(39b)를 통해 하부 매립 비아(55b)에 전기적으로 접속되며, 상부 매립 비아(65c)는 제3 하부 커넥터(39c)를 통해 제2 투명 전극(35)에 전기적으로 접속될 수 있다. 또한, 상부 매립 비아(65d)는 제1 투명 전극(25)에 전기적으로 접속될 수 있다.
상부 매립 비아들(65a, 65b, 65c, 65d)은 화학 기계 연마 기술을 이용하여 형성될 수 있다. 예를 들어, 시드층을 형성하고 도금기술을 이용하여 관통홀들(23h1, 23h2, 23h3, 23h4)을 채운 후, 화학기계 연마 기술을 이용하여 제2 평탄화층(61) 상의 금속층들을 제거함으로써 상부 매립 비아들(65a, 65b, 65c, 65d)이 형성될 수 있다. 나아가, 시드층을 형성하기 전에 금속 배리어층이 형성될 수도 있다.
상부 매립 비아들(65a, 65b, 65c, 65d)은 동일 공정을 통해 함께 형성될 수 제2 평탄화층(61)과 대체로 나란할 수 있다. 그러나, 본 개시가 본 실시예에 한정되는 것은 아니며, 서로 다른 공정을 통해 형성될 수도 있다.
제1 상부 커넥터(67a), 제2 상부 커넥터(67b), 제3 상부 커넥터(67c) 및 제4 상부 커넥터(67d)는 제2 평탄화층(61) 상에 배치된다. 제1 상부 커넥터(67a)는 상부 매립 비아(65a)에 전기적으로 접속되며, 제2 상부 커넥터(67b)는 상부 매립 비아(65b)에 전기적으로 접속되고, 제3 상부 커넥터(67c)는 상부 매립 비아(65c)에 전기적으로 접속되고, 제4 상부 커넥터(67d)는 상부 매립 비아(65d)에 전기적으로 접속될 수 있다. 도시한 바와 같이, 제1 내지 제4 상부 커넥터들(67a, 67b, 67c, 67d)은 각각 상부 매립 비아들(65a, 65b, 65c, 65d)을 덮을 수 있다. 한편, 제1 상부 커넥터(67a)는 제2 평탄화층(61)의 개구부(61a)를 통해 제1 n 전극 패드(27a)에 전기적으로 접속할 수 있다. 이에 따라, 제1 내지 제3 LED 적층들(23, 33, 43)의 제1 도전형 반도체층들(23a, 33a, 43a)이 서로 전기적으로 공통 접속된다.
제1 상부 커넥터(67a), 제2 상부 커넥터(67b), 제3 상부 커넥터(67c) 및 제4 상부 커넥터(67d)는 동일 공정에서 동일 재료로 형성될 수 있으며, 예를 들어, Ni/Au/Ti로 형성될 수 있다.
상부 절연층(71)은 제1 LED 적층(23), 제2 평탄화층(61)을 덮으며, 제1 내지 제4 상부 커넥터들(67a, 67b, 67c, 67d)을 덮을 수 있다. 상부 절연층(71)은 또한 제1 투명 전극(25)의 측면을 덮을 수 있다. 상부 절연층(71)은 제1 상부 커넥터(67a), 제2 상부 커넥터(67b), 제3 상부 커넥터(67c) 및 제4 상부 커넥터(67d)를 노출시키는 개구부들(71a)을 가질 수 있다. 상부 절연층(71)의 개구부들(71a)은 대체로 제1 상부 커넥터(67a), 제2 상부 커넥터(67b), 제3 상부 커넥터(67c) 및 제4 상부 커넥터(67d)의 평평한 면들 상에 배치될 수 있다. 상부 절연층(71)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 제2 평탄화층(61)보다 얇게, 예를 들어, 약 400nm의 두께로 형성될 수 있다.
범프 패드들(73a, 73b, 73c, 73d)은 각각 상부 절연층(71)의 개구부들(71a) 내에서 제1 상부 커넥터(67a), 제2 상부 커넥터(67b), 제3 상부 커넥터(67c) 및 제4 상부 커넥터(67d) 상에 배치되어 이들에 전기적으로 접속될 수 있다.
제1 범프 패드(73a)는 제1 상부 커넥터(67a)를 통해 상부 매립 비아들(65a) 및 제1 n 전극 패드(27a)에 전기적으로 접속되며, 이에 따라, 제1 내지 제3 LED 적층(23, 33, 43)의 제1 도전형 반도체층들(23a, 33a, 43a)에 공통으로 전기적으로 접속된다.
제2 범프 패드(73b)는 제2 상부 커넥터(67b), 상부 매립 비아(65b), 제2 하부 커넥터(39b), 하부 매립 비아(55b), 하부 p 전극 패드(47b) 및 제3 투명 전극(45)을 통해 제3 LED 적층(43)의 제2 도전형 반도체층(43b)에 전기적으로 접속될 수 있다.
제3 범프 패드(73c)는 제3 상부 커넥터(67c), 상부 매립 비아(65c), 제3 하부 커넥터(39c) 및 제2 투명 전극(35)을 통해 제2 LED 적층(33)의 제2 도전형 반도체층(33b)에 전기적으로 접속될 수 있다.
제4 범프 패드(73d)는 제4 상부 커넥터(67d) 및 제1 투명 전극(25)을 통해 제1 LED 적층(23)의 제2 도전형 반도체층(23b)에 전기적으로 접속될 수 있다.
즉, 제2 내지 제4 범프 패드들(73b, 73c, 73d)은 각각 제1 내지 제3 LED 적층(23, 33, 43)의 제2 도전형 반도체층들(23b, 33b, 43b)에 전기적으로 접속되며, 제1 범프 패드(73a)는 제1 내지 제3 LED 적층(23, 33, 43)의 제1 도전형 반도체층들(23a, 33a, 43a)에 공통으로 전기적으로 접속된다.
범프 패드들(73a, 73b, 73c, 73d)은 상부 절연층(71)의 개구부들(71a)을 덮을 수 있으며, 일부가 상부 절연층(71) 상에 배치될 수 있다. 이와 달리, 범프 패드들(73a, 73b, 73c, 73d)이 개구부들(71a) 내에 배치될 수도 있으며, 이에 따라, 범프 패드들의 상면은 평탄한 면일 수 있다.
범프 패드들(73a, 73b, 73c, 73d)은 Au/In으로 형성될 수 있으며, 예컨대 Au는 3um의 두께로 형성되고, In은 약 1um의 두께로 형성될 수 있다. 발광 소자(100)는 In을 이용하여 회로 기판(101) 상의 패드들에 본딩될 수 있다. 본 실시예에 있어서, In을 이용하여 범프 패드들을 본딩하는 것에 대해 설명하지만, In에 한정되는 것은 아니며, Pb 또는 AuSn을 이용하여 본딩될 수도 있다.
본 실시예에 따르면, 제1 LED 적층(23)은 범프 패드들(73a, 73d)에 전기적으로 연결되고, 제2 LED 적층(33)은 범프 패드들(73a, 73c)에 전기적으로 연결되며, 제3 LED 적층(43)은 범프 패드들(73a, 73b)에 전기적으로 연결된다. 이에 따라, 제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)의 캐소드들이 제1 범프 패드(73a)에 공통으로 전기적으로 접속되고, 애노드들이 제2 내지 제4 범프 패드들(73b, 73c, 73d)에 각각 전기적으로 접속한다. 따라서, 제1 내지 제3 LED 적층들(23, 33, 43)은 독립적으로 구동될 수 있다.
본 실시예에서, 범프 패드들(73a, 73b, 73c, 73d)이 형성된 것을 예를 들어 설명하지만, 범프 패드들은 생략될 수도 있다. 특히, 이방성 전도성 필름이나 이방성 전도성 페이스트 등을 이용하여 회로 기판에 본딩할 경우, 범프 패드들이 생략되고, 상부 커넥터들(67a, 67b, 67c, 67d)이 직접 본딩될 수도 있다. 이에 따라, 본딩 면적을 증가시킬 수 있다.
이하에서 발광 소자(100)의 제조 방법을 구체적으로 설명한다. 아래에서 설명되는 제조 방법을 통해 발광 소자(100)의 구조에 대해서도 더 상세하게 이해될 것이다. 도 5A, 도 5B 및 도 5C는 본 개시의 일 실시예에 따라 성장 기판들 상에 성장된 제1 내지 제3 LED 적층들(23, 33, 43)을 설명하기 위한 개략적인 단면도들이다.
우선, 도 5A를 참조하면, 제1 기판(21) 상에 제1 도전형 반도체층(23a) 및 제2 도전형 반도체층(23b)을 포함하는 제1 LED 적층(23)이 성장된다. 제1 도전형 반도체층(23a)과 제2 도전형 반도체층(23b) 사이에 활성층(도시하지 않음)이 개재될 수 있다.
제1 기판(21)은 제1 LED 적층(23)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 GaAs 기판일 수 있다. 제1 도전형 반도체층(23a) 및 제2 도전형 반도체층(23b)은 AlGaInAs 계열 또는 AlGaInP 계열의 반도체층으로 형성될 수 있으며, 활성층은 예컨대 AlGaInP 계열의 우물층을 포함할 수 있다. 제1 LED 적층(23)은 예컨대 적색광을 발하도록 AlGaInP의 조성비가 정해질 수 있다.
제2 도전형 반도체층(23b) 상에 제1 투명 전극(25)이 형성될 수 있다. 제1 투명 전극(25)은 앞서 설명한 바와 같이 제1 LED 적층(23)에서 생성된 광, 예컨대 적색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 예컨대, 제1 투명 전극(25)은 ITO(indium-tin oxide)로 형성될 수 있다.
도 5B를 참조하면, 제2 기판(31) 상에 제1 도전형 반도체층(33a) 및 제2 도전형 반도체층(33b)을 포함하는 제2 LED 적층(33)이 성장된다. 제1 도전형 반도체층(33a)과 제2 도전형 반도체층(33b) 사이에 활성층(도시하지 않음)이 개재될 수 있다.
제2 기판(31)은 제2 LED 적층(33)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 사파이어 기판, SiC 기판 또는 GaN 기판일 수 있다. 일 실시예에서, 제2 기판(31)은 평평한 사파이어 기판일 수 있으나, 패터닝된 사파이어 기판일 수도 있다. 제1 도전형 반도체층(33a) 및 제2 도전형 반도체층(33b)은 AlGaInN 계열의 반도체층으로 형성될 수 있으며, 활성층은 예컨대 AlGaInN 계열의 우물층을 포함할 수 있다. 제2 LED 적층(33)은 예컨대 청색광을 발하도록 AlGaInN의 조성비가 정해질 수 있다.
제2 도전형 반도체층(33b) 상에 제2 투명 전극(35)이 형성될 수 있다. 제2 투명 전극(35)은 앞서 설명한 바와 같이 제1 LED 적층(23)에서 생성된 광, 예컨대 적색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 특히, 제2 투명 전극(35)은 ZnO로 형성될 수 있다.
도 5C를 참조하면, 제3 기판(41) 상에 제1 도전형 반도체층(43a) 및 제2 도전형 반도체층(43b)을 포함하는 제3 LED 적층(43)이 성장된다. 제1 도전형 반도체층(43a)과 제2 도전형 반도체층(43b) 사이에 활성층(도시하지 않음)이 개재될 수 있다.
제3 기판(41)은 제3 LED 적층(43)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 사파이어 기판, GaN 기판 또는 GaAs 기판일 수 있다. 제1 도전형 반도체층(43a) 및 제2 도전형 반도체층(43b)은 AlGaInAs 계열 또는 AlGaInP 계열의 반도체층, AlGaInN 계열의 반도체층으로 형성될 수 있으며, 활성층은 예컨대 AlGaInP 계열의 우물층 또는 AlGaInN 계열의 우물층을 포함할 수 있다. 제3 LED 적층(43)은 예컨대 녹색광을 발하도록 AlGaInP 또는 AlGaInN의 조성비가 정해질 수 있다.
제2 도전형 반도체층(43b) 상에 제3 투명 전극(45)이 형성될 수 있다. 제3 투명 전극(45)은 앞서 설명한 바와 같이 제1 LED 적층(23) 및 제2 LED 적층(33)에서 생성된 광, 예컨대 적색광 및 청색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 특히, 제3 투명 전극(45)은 ZnO로 형성될 수 있다.
제1 내지 제3 LED 적층들(23, 33, 43)은 각각 서로 다른 성장 기판들(21, 31, 41) 상에서 성장되며, 따라서, 그 제조 공정 순서는 제한되지 않는다.
이하에서는 성장 기판들(21, 31, 41) 상에 성장된 제1 내지 제3 LED 적층들(23, 33, 43)을 이용하여 발광 소자(100)를 제조하는 방법을 설명한다. 이하에서는 주로 하나의 발광 소자(100) 영역에 대해 도시 및 설명하지만, 당업자라면 성장 기판들(21, 31, 41) 상에 성장된 LED 적층들(23, 33, 43)을 이용하여 동일 제조 공정에서 복수의 발광 소자들(100)이 일괄적으로 제조될 수 있음을 이해할 것이다.
도 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B, 14C, 15A, 15B, 15C, 16A, 16B, 및 16C는 본 개시의 일 실시예에 따른 디스플레이용 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다. 여기서, 단면도들은 도 3의 절취선 A-A' 또는 B-B'에 대응한다.
우선, 도 6A, 도 6B 및 도 6C를 참조하면, 사진 및 식각 기술을 이용하여 제3 투명 전극(45) 및 제2 도전형 반도체층(43b)을 패터닝하여 제1 도전형 반도체층(43a)을 노출시킨다. 이 공정은 예컨대 메사 식각 공정에 해당된다. 포토 레지스트 패턴을 식각 마스크로 사용하여 수행될 수 있다. 예를 들어, 식각 마스크를 형성한 후, 습식 식각 기술로 제3 투명 전극(45)을 먼저 식각하고, 이어서 동일 식각 마스크를 이용하여 건식 식각 기술로 제2 도전형 반도체층(43b)을 식각할 수 있다. 이에 따라, 제3 투명 전극(45)은 메사 식각 영역으로부터 리세스될 수 있다. 도 6A에는 도면을 간략하게 나타내기 위해 메사의 가장자리를 도시하고 제3 투명 전극(45)의 가장자리를 도시하지 않았다. 그러나 동일한 식각 마스크를 사용하여 제3 투명 전극(45)을 습식 식각하므로, 제3 투명 전극(45)의 가장자리가 메사의 가장자리로부터 메사 내측으로 리세스될 것임을 쉽게 이해할 수 있다. 동일한 식각 마스크를 이용하므로, 사진 공정 수가 증가하지 않아 공정 비용을 절약할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 메사 식각 공정을 위한 식각 마스크와 제3 투명 전극(45)을 식각하기 위한 식각 마스크를 각각 사용할 수도 있다.
이어서, 제3 n 전극 패드(47a) 및 하부 p 전극 패드(47b)가 각각 제1 도전형 반도체층(43a) 및 제3 투명 전극(45) 상에 형성된다. 제3 n 전극 패드(47a)와 하부 p 전극 패드(47b)는 서로 다른 두께로 형성될 수 있다. 특히, 제3 n 전극 패드(47a)와 하부 p 전극 패드(47b)의 상면이 대략 동일 높이에 위치할 수 있다.
한편, 발광 소자 영역을 한정하기 위한 분리 영역이 형성될 수 있다. 예를 들어, 분리 영역을 따라 제1 도전형 반도체층(43a)이 제거되고 기판(41)의 상면이 노출될 수 있다.
나아가, 제3 LED 적층(43) 상에 하부 절연층(48)이 형성될 수 있다. 하부 절연층(48)은 노출된 기판(41) 상면을 덮고, 제3 투명 전극(45) 및 제3 LED 적층(43)의 상면 및 측면을 덮을 수 있다. 나아가, 하부 절연층(48)에 제3 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 노출시키는 개구부들이 형성될 수 있다.
도 7A, 도 7B 및 도 7C를 참조하면, 도 6A, 도 6B 및 도 6C를 참조하여 설명한 제3 LED 적층(43) 상에 도 5B를 참조하여 설명한 제2 LED 적층(33)이 본딩된다. TBDB(temporary bonding/debonding) 기술을 이용하여 임시 기판에 제2 LED 적층(33)을 본딩하고 제2 기판(31)이 제2 LED 적층(33)으로부터 먼저 제거된다. 제2 기판(31)은 예를 들어 레이저 리프트 오프 기술을 이용하여 제거될 수 있다. 제2 기판(31)이 제거된 후, 제1 도전형 반도체층(33a)의 표면에 거칠어진 면이 형성될 수도 있다. 그 후, 임시 기판에 본딩된 제2 LED 적층(33)의 제1 도전형 반도체층(33a)이 제3 LED 적층(43)을 향하도록 배치되어 제3 LED 적층(43)에 본딩될 수 있다. 제2 LED 적층(33)과 제3 LED 적층(43)은 제1 본딩층(49)에 의해 서로 본딩된다. 제2 LED 적층(33)을 본딩한 후, 임시 기판도 레이저 리프트 오프 기술을 이용하여 제거될 수 있다. 이에 따라, 제2 투명 전극(35)이 상면에 배치된 형태로 제2 LED 적층(33)이 제3 LED 적층(43)에 배치될 수 있다.
이어서, 제2 투명 전극(35)을 패터닝하여 개구부들(35a, 35b)이 형성될 수 있다. 개구부(35a)는 제3 n 전극 패드(47a) 상부에 배치되며, 개구부(35b)는 하부 p 전극 패드(47b) 상부에 배치된다. 개구부들(35a, 35b)을 미리 형성함으로써, 향후 관통홀들(33h1, 33h2)을 형성할 때, 제2 투명 전극(35)이 관통홀들에 노출되는 것을 방지할 수 있다.
도 8A, 도 8B 및 도 8C를 참조하면, 제1 평탄화층(51)이 제2 투명 전극(35) 상에 형성된다. 제1 평탄화층(51)은 대체로 평탄한 상면을 가질 수 있으며, 절연층으로 형성될 수 있다.
이어서, 제1 평탄화층(51), 제2 LED 적층(33) 및 제1 본딩층(49)을 관통하는 관통홀들(33h1, 33h2)가 형성된다. 관통홀들(33h1, 33h2)은 제2 투명 전극(35)의 개구부들(35a, 35b) 내부를 관통하며, 따라서, 제2 투명 전극(35)은 관통홀들(33h1, 33h2)의 측벽에 노출되지 않는다. 관통홀들(33h1, 33h2)은 각각 제3 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 노출시킨다.
한편, 제1 측벽 절연층(53)이 형성된다. 제1 측벽 절연층(53)은 우선 제1 평탄화층(51)의 상부 및 관통홀들(33h1, 33h2)의 측벽 및 바닥면을 덮도록 형성될 수 있다. 예를 들어, 제1 측벽 절연층(53)은 화학 기상 증착 기술이나 원자층 증착 기술을 이용하여 형성될 수 있다.
이어서, 건식 식각 기술을 이용하여 제1 측벽 절연층(53)을 블랭킷 식각한다. 이에 따라, 관통홀들(33h1, 33h2)의 바닥에 형성된 제1 측벽 절연층(53)이 제거되고, 제3 n 전극 패드(47a) 및 하부 p 전극 패드(47b)가 노출된다. 제1 평탄화층(51) 상에 성형된 제1 측벽 절연층(53)은 블랭킷 식각 동안 모두 제거될 수 있으며, 관통홀들(33h1, 33h2)의 입구 근처에서 제1 평탄화층(51)의 일부가 또한 제거될 수 있다. 이에 따라, 관통홀들(33h1, 33h2)의 입구가 바닥에 비해 더 넓은 폭을 가질 수 있다. 이에 대해서는 도 17A 내지 도 17D를 참조하여 뒤에서 상세하게 설명될 것이다.
그 후, 시드층 및 도금 기술을 이용하여 관통홀들(33h1, 33h2)을 매립하는 하부 매립 비아들(55a, 55b)이 형성될 수 있다. 제1 평탄화층(51) 상에 형성된 시드층 및 도금층은 화학기계연마 기술을 이용하여 제거될 수 있다.
도 9A, 도 9B 및 도 9C를 참조하면, 제1 평탄화층(51)을 패터닝하여 일부를 제거함으로써 복수의 영역들에 제1 평탄화층(51)이 아일랜드 형태로 남겨질 수 있다. 하부 매립 비아들(55a, 55b)이 형성된 영역들에서 제1 평탄화층(51)이 남겨지며, 또한, 제2 투명 전극층(35)에 접속할 하부 커넥터(39c)가 형성될 영역에 제1 평탄화층(51)의 일부가 남겨질 수 있다. 한편, 제1 평탄화층(51)이 패터닝됨으로써 제2 투명 전극(35)의 상면이 노출된다.
도 10A, 도 10B 및 도 10C를 참조하면, 메사 식각을 통해 제2 투명 전극 및 제2 도전형 반도체층(33b)이 부분적으로 제거되어 제1 도전형 반도체층(33a)이 노출된다. 제2 투명 전극(35) 및 제2 도전형 반도체층(33b)은 사진 및 식각 기술을 이용하여 패터닝될 수 있다. 이 공정은 앞서 제3 투명 전극(45) 및 제2 도전형 반도체층(43b)을 식각한 메사 식각 공정과 같은 방법으로 습식 식각 및 건식 식각 기술을 이용하여 수행될 수 있다.
예를 들어, 식각 마스크를 형성한 후, 습식 식각 기술로 제2 투명 전극(35)을 먼저 식각하고, 이어서 동일 식각 마스크를 이용하여 건식 식각 기술로 제2 도전형 반도체층(33b)을 식각할 수 있다. 이에 따라, 제2 투명 전극(35)은 메사 식각 영역으로부터 리세스될 수 있다. 도 11A에는 도면을 간략하게 나타내기 위해 메사의 가장자리를 도시하고 제2 투명 전극(35)의 가장자리를 도시하지 않았다. 그러나 동일한 식각 마스크를 사용하여 제2 투명 전극(35)을 습식 식각하므로, 제2 투명 전극(35)의 가장자리가 메사의 가장자리로부터 메사 내측으로 리세스될 것임을 쉽게 이해할 수 있다. 동일한 식각 마스크를 이용하므로, 사진 공정 수가 증가하지 않아 공정 비용을 절약할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 메사 식각 공정을 위한 식각 마스크와 제2 투명 전극(35)을 식각하기 위한 식각 마스크를 각각 사용할 수도 있다.
제2 LED 적층(33)의 메사 식각 영역은 제3 LED 적층(43)의 메사 식각 영역과 일부 중첩될 수 있으나, 대체로 서로 분리된다. 특히, 제2 LED 적층(33)의 메사 식각 영역의 일부는 제3 n 전극 패드(47a) 및 하부 p 전극 패드(47b)로부터 횡방향으로 이격될 수 있다. 메사 식각에 의해 노출된 제1 도전형 반도체층(33a) 상에 제2 n 전극 패드(37a)가 형성될 수 있다.
한편, 제2 LED 적층(33) 상에 중간 절연층(58)이 형성될 수 있다. 중간 절연층(58)은 메사 식각에 의해 노출된 제1 도전형 반도체층(33a)의 일부 영역을 덮으며, 나아가, 제2 도전형 반도체층(33b) 및 제2 투명 전극(35)을 덮고 또한 제1 평탄화층(51) 및 제2 n 전극 패드(37a)를 덮을 수 있다. 중간 절연층(58)은 하부 매립 비아들(55a, 55b)을 노출시키는 개구부들(58a, 58b)을 가질 수 있으며, 또한, 제2 n 전극 패드(37a)를 노출시키는 개구부(58d)를 가질 수 있다. 또한, 중간 절연층(58)은 하부 매립 비아들(55a, 55b)로부터 이격되어 배치된 제1 평탄화층(51) 및 그 주위 영역을 노출시키는 개구부(58c)를 가질 수 있다.
도 12A, 도 12B 및 도 12C를 참조하면, 하부 커넥터들(39a, 39b, 39c)이 제1 평탄화층(51) 상에 형성된다. 제1 하부 커넥터(39a)는 하부 매립 비아(55a)에 전기적으로 접속함과 아울러 횡방향으로 연장하여 제2 n 전극 패드(37a)에 전기적으로 접속할 수 있다. 제1 하부 커넥터(39a)는 중간 절연층(58)에 의해 제2 투명 전극(35) 및 제2 도전형 반도체층(33b)으로부터 절연될 수 있다.
그 후, 발광 소자 영역을 한정하기 위한 분리 영역이 형성될 수 있다. 예를 들어, 분리 영역을 따라 제1 도전형 반도체층(33a)이 제거되고 제1 본딩층(49)의 상면이 노출될 수 있다. 한편, 도시하지는 않았지만, 제1 도전형 반도체층(33a)의 측면 및 중간 절연층(58)을 덮는 절연층이 추가될 수도 있다. 이 절연층은 하부 커넥터들(39a, 39b, 39c)을 노출시키는 개구부를 갖도록 형성될 수 있다.
도 13A, 도 13B 및 도 13C를 참조하면, 도 5A에서 설명된 제1 LED 적층(23)이 제2 LED 적층(33)에 본딩된다. 제2 본딩층(59)을 이용하여 제1 투명 전극(25)이 제2 LED 적층(33)을 향하도록 제1 LED 적층(23)과 제2 LED 적층(33)이 본딩될 수 있다. 이에 따라, 제2 본딩층(59)은 제1 투명 전극(25)에 접함과 아울러, 중간 절연층(58) 및 하부 커넥터들(39a, 39b, 39c)에 접할 수 있다.
한편, 제1 기판(21)은 제1 LED 적층(23)으로부터 제거된다. 제1 기판(21)은 예를 들어 식각 기술을 이용하여 제거될 수 있다. 제1 기판(21)이 제거된 후, 제1 도전형 반도체층(23a)의 일부 영역 상에 제1 n 전극 패드(27a)가 형성될 수 있다. 제1 n 전극 패드(27a)는 제1 도전형 반도체층(23a)에 오믹 콘택하도록 형성될 수 있다.
도 14A, 도 14B 및 도 14C를 참조하면, 제1 LED 적층(23) 및 제1 n 전극 패드(27a)를 덮는 제2 평탄화층(61)이 형성된다. 제2 평탄화층(61)은 대체로 평탄한 상면을 갖도록 형성된다.
이어서, 제2 평탄화층(61) 및 제1 LED 적층(23)을 관통하는 관통홀들(23h1, 23h2, 23h3, 23h4)이 형성된다. 관통홀들(23h1, 23h2, 23h3)은 제1 투명 전극(25) 및 제2 본딩층(59)을 관통하여 각각 하부 커넥터들(39a, 39b, 39c)을 노출시킬 수 있다. 한편, 관통홀(23h4)은 제1 투명 전극(25)을 노출시킬 수 있다.
관통홀들(23h1, 23h2, 23h3)은 동일 공정을 통해 함께 형성될 수 있으며, 관통홀(23h4)은 관통홀들(23h1, 23h2, 23h3)과 별개의 공정을 통해 형성될 수 있다.
이어서, 제2 측벽 절연층(63) 및 상부 매립 비아들(65a, 65b, 65c, 65d)이 형성된다. 제2 측벽 절연층(63) 및 상부 매립 비아들(65a, 65b, 65c, 65d)을 형성하는 공정은 앞서 제1 측벽 절연층(53) 및 하부 매립 비아들(55a, 55b)을 형성하는 공정과 대체로 유사하므로, 여기서 상세한 설명은 생략한다.
도 15A, 도 15B 및 도 15C를 참조하면, 제2 평탄화층(61)을 패터닝하여 제1 n 전극 패드(27a)를 노출시키는 개구부(61a)가 형성된다. 제2 평탄화층(61)은 사진 및 식각 기술을 이용하여 패터닝될 수 있다.
이어서, 상부 커넥터들(67a, 67b, 67c, 67d)이 형성된다. 상부 커넥터들(67a, 67b, 67c, 67d)은 반사 금속층을 포함할 수 있으며, 따라서, 제1 LED 적층(23)에서 생성된 광을 반사시켜 광 추출 효율을 개선할 수 있다. 예를 들어, 상부 커넥터들(67a, 67b, 67c, 67d)은 Au 또는 Au 합금을 포함할 수 있다.
상부 커넥터(67a)는 상부 매립 비아(65a)를 제1 n 전극 패드(27a)에 전기적으로 연결할 수 있다. 상부 커넥터들(67b, 67c, 67d)은 각각 상부 매립 비아들(65b, 65c, 65d)에 접속될 수 있다.
한편, 분리 영역을 따라 제2 평탄화층(61), 제1 LED 적층(23) 및 제1 투명 전극(25)이 식각될 수 있다. 예를 들어, 제2 평탄화층(61)을 미리 패터닝하고, 이어서, 제1 LED 적층(23), 및 제1 투명 전극(25)을 패터닝하여 발광 소자 영역들을 구획할 수 있다. 제2 평탄화층(61)은 개구부(61a)를 형성할 때 분리 영역을 따라 미리 패터닝될 수도 있다. 이에 따라, 제2 본딩층(59)의 상면이 노출될 수 있다.
이어서, 상부 절연층(71)이 형성된다. 상부 절연층(71)은 제1 투명 전극(25), 제1 LED 적층(23), 제2 평탄화층(61)을 덮으며, 나아가, 상부 커넥터들(67a, 67b, 67c, 67d)을 덮을 수 있다. 나아가, 상부 절연층(71)은 상부 커넥터들(67a, 67b, 67c, 67d)을 노출시키는 개구부들(71a)을 갖도록 패터닝될 수 있다.
이어서, 상기 개구부들(71a)을 덮는 범프 패드들(73a, 73b, 73c, 73d)이 형성될 수 있다. 제1 범프 패드(73a)는 제1 상부 커넥터(67a) 상에 배치되고, 제2 범프 패드(73b)는 제2 상부 커넥터(67b) 상에 배치되며, 제3 범프 패드(73c)는 제3 상부 커넥터(67c) 상에 배치된다. 제4 범프 패드(73d)는 제4 상부 커넥터(67d) 상에 배치된다.
이어서, 분리 영역을 따라 제1 및 제2 본딩층들(49, 59)을 제거함으로써 기판(41) 상에 다수의 서로 분리된 발광 소자들(100)이 형성되고, 발광 소자(100)를 회로 기판(101) 상에 본딩하고, 기판(41)을 분리함으로써 기판(41)으로부터 분리된 발광 소자(100)가 완성된다. 회로기판(101)에 본딩된 발광 소자(100)의 개략적인 단면도는 도 28에 도시되어 있으며, 이에 대해서는 뒤에서 상세하게 설명한다.
본 개시의 실시예들은 매립 비아들(55a, 55b, 65a, 65b, 65c, 65d)을 이용하여 전기적 접속을 달성한다. 이하에서는 매립 비아들을 형성하는 공정을 상세히 설명한다.
도 17A, 도 17B, 도 17C 및 도 17D는 본 개시의 실시예들에 따른 매립 비아 형성 공정을 설명하기 위한 개략적인 단면도들이다.
우선, 도 17A를 참조하면, 하지층(S) 상에 평탄화층(51 또는 61)이 형성된다. 하지층(S)은 제1 LED 적층(23) 또는 제2 LED 적층(33)을 포함할 수 있다. 평탄화층(51 또는 61)을 패터닝하여 식각 영역을 정의하는 하드 마스크가 형성되고, 이 하드 마스크를 식각 마스크로 사용하여 관통홀(H)이 형성될 수 있다. 관통홀(H)은 전기적 연결을 위한 요소, 예를 들면, 제3 n 전극 패드(47a)나 하부 p 전극 패드(47b) 또는 하부 커넥터들(39a, 39b, 39c)을 노출시킬 수 있다.
도 17B를 참조하면, 이어서, 측벽 절연층(53 또는 63)이 형성된다. 측벽 절연층(53 또는 63)은 평탄화층(51 또는 61)의 상면에 형성될 수 있으며, 나아가, 관통홀(H)의 측벽 및 바닥에 형성될 수 있다. 층 덮힘 특성에 의해 관통홀(H)의 바닥보다 입구에서 측벽 절연층(53 또는 63)이 더 두껍게 형성될 수 있다.
도 17C를 참조하면, 건식 식각 기술을 이용하여 측벽 절연층(53 또는 63)을 블랭킷 식각한다. 블랭킷 식각에 의해 관통홀(H)이 바닥에 증착된 측벽 절연층이 제거되고 또한 평탄화층(51 또는 61) 상면에 배치된 측벽 절연층이 제거된다. 나아가, 관통홀(H)의 입구 근처의 평탄화층(51 또는 61)의 일부도 제거될 수 있다. 이에 따라, 관통홀(H)의 폭(W1)보다 입구의 폭(W2)이 더 커질 수 있다. 입구의 폭(W2)이 증가함으로써 향후 도금 기술을 이용한 매립 비아 형성이 쉬워질 수 있다.
도 17D를 참조하면, 평탄화층(51 또는 61) 및 관통홀(H) 내에 시드층을 형성하고 도금 기술을 이용하여 관통홀(H)을 채우는 도금층을 형성할 수 있다. 이어서, 평탄화층(51 또는 61) 상의 도금층 및 시드층을 화학 식각 기술을 이용하여 제거함으로써 도 17D에 도시한 바와 같은 매립 비아(55 또는 65)가 형성될 수 있다.
도 18은 콘택홀에 매립된 비아를 설명하기 위한 SEM 이미지이다. 도 17A 내지 도 17D를 참조하여 설명한 바와 같이 관통홀(H)을 형성하고 매립 비아를 형성했으며, 화학기계연마 기술을 이용하여 평탄화층 상면의 도금층을 제거하기 전의 형상을 보여준다.
도 18을 참조하면, 도금층에 의해 관통홀이 잘 매립되는 것을 확인할 수 있다. 나아가, 관통홀의 입구의 폭(W2)이 관통홀의 폭(W1)보다 큰 것을 확인할 수 있으며, 또한, 측벽 절연층의 두께가 관통홀의 바닥에 가까울수록 얇아지는 것을 확인할 수 있다.
도 19는 화학기계연마 기술을 이용하여 형성된 매립 비아를 설명하기 위한 SEM 이미지이다. 도 19는 화학기계연마 실리콘 기판에 홀을 형성하고 측벽 절연층을 증착한 후 시드층 및 도금층을 형성한 후, 화학기계연마 기술을 이용하여 시드층 및 도금층을 제거한 후의 매립 비아 형상을 보여준다. 여기서는 측벽 절연층을 블랭킷 식각하지 않고 매립 비아를 형성하였다.
도 19를 참조하면, 매립 비아의 상면은 그 주변의 측벽 절연층의 상면과 나란한 것을 확인할 수 있으며, 따라서, 화학기계연마 기술을 이용하여 매립 비아를 관통홀 내에 형성할 수 있음을 알 수 있다.
도 20은 본 개시의 또 다른 실시예에 따른 발광 소자(200)를 설명하기 위한 개략적인 평면도이고, 도 21A 및 도 21B는 각각 도 20의 절취선 C-C' 및 D-D'를 따라 취해진 개략적인 단면도들이다.
도 20, 도 21A 및 도 21B를 참조하면, 본 실시예에 따른 발광 소자(200)는 앞서 설명한 발광 소자(100)와 대체로 유사하나, 앞의 실시예에서 제1 평탄화층(51)은 아일랜드 형태로 복수의 영역으로 나뉘어진 것에 반해, 본 실시예의 제1 평탄화층(151)은 연속적인 것에 차이가 있다. 이를 위해, 제2 LED 적층(33)은 제1 도전형 반도체층(33a)을 노출시키는 메사 식각 영역을 갖지 않으며, 또한, 제1 도전형 반도체층(33a)에 오믹 콘택하는 제2 전극 패드(37a)는 생략된다.
한편, 제1 평탄화층(151) 및 제2 도전형 반도체층(33b)을 관통하여 제1 도전형 반도체층(33a)을 노출시키는 관통홀(33h3)이 형성되며, 이 관통홀(33h3)을 하부 매립 비아(55c)가 매립한다. 하부 커넥터(39a)는 하부 매립 비아(55a)와 하부 매립 비아(55c)를 전기적으로 연결함으로써 제1 도전형 반도체층들(33a, 43a)을 공통으로 전기적으로 연결한다.
제2 투명 전극(35)은 제2 도전형 반도체층(33b)의 상면을 덮되 관통홀들(33h1, 33h2, 33h3)의 측벽에 노출되지 않도록 미리 패터닝될 수 있다. 예를 들어, 제2 투명 전극(35)은 제1 평탄화층(151)을 형성하기 전에 관통홀들(33h1, 33h2, 33h3)이 형성될 영역에 개구부들을 갖도록 패터닝될 수 있다.
한편, 본 실시예에 있어서, 상부 p 전극 패드(37b)가 제2 투명 전극(35) 상에 배치될 수 있으며, 하부 커넥터(39c)는 상부 p 전극 패드(37b)에 전기적으로 접속될 수 있다. 제1 평탄화층(151)은 하부 커넥터(39c)의 전기적 접속을 허용하기 위해 상부 p 전극 패드(37b)를 노출시키는 개구부를 가질 수 있다.
한편, 본 실시예에서 중간 절연층(58)은 생략되지만, 본 개시가 이에 한정되는 것은 아니다. 예를 들어, 제2 LED 적층(33), 제2 평탄화층(151) 및 하부 커넥터들(39a, 39b, 39c)을 덮는 중간 절연층이 추가될 수 있다. 중간 절연층은 상부 매립 비아들(65a, 65b, 65c)의 전기적 접속을 허용하기 위해 하부 커넥터들(39a, 39b, 39c)을 노출시키는 개구부들을 갖도록 형성된다.
본 실시예에 따르면, 제1 평탄화층(151)을 연속적으로 형성하고 하부 매립 비아(55c)를 형성함으로써 하부 커넥터(39a)를 제1 평탄화층(151)의 평탄한 면 상에 형성할 수 있다.
도 22A, 도 22B, 도 22C, 도 23A, 도 23B, 도 23C, 도 24A, 도 24B, 도 24C, 도 25A, 도 25B, 도 25C, 도 26A, 도 26B, 도 26C, 도 27A, 도 27B 및 도 27C는 본 개시의 또 다른 실시예에 따른 디스플레이용 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다. 여기서 단면도들은 도 20의 절취선 C-C' 또는 D-D'에 대응한다.
우선, 앞서 도 5A, 도 5B 및 도 5C를 참조하여 설명한 바와 같이, 제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)이 각각 기판들(21, 31, 41) 상에 성장되고, 투명 전극들(25, 35, 45)이 형성된다.
이어서, 도 22A, 도 22B 및 도 22C를 참조하면, 앞서 도 6A, 도 6B 및 도 6C를 참조하여 설명한 바와 같이, 메사 식각 공정을 통해 제1 도전형 반도체층(43a)이 노출되고, 제3 n 전극 패드(47a) 및 하부 p 전극 패드(47b)가 각각 제1 도전형 반도체층(43a) 및 제3 투명 전극(45) 상에 형성된다. 또한, 발광 소자 영역을 한정하기 위한 분리 영역이 형성될 수 있으며, 하부 절연층(48)이 형성될 수 있다.
도 23A, 도 23B 및 도 23C를 참조하면, 우선, 도 6A, 도 6B 및 도 6C를 참조하여 설명한 바와 같이, 제3 LED 적층(43) 상에 도 5B를 참조하여 설명한 제2 LED 적층(33)이 본딩된다.
이어서, 제2 투명 전극(35)을 패터닝하여 제2 도전형 반도체층(33b)을 노출시키는 개구부들(35a, 35b, 35c)이 형성될 수 있다. 개구부(35a)는 제3 n 전극 패드(47a) 상부에 배치되며, 개구부(35b)는 하부 p 전극 패드(47b) 상부에 배치된다. 본 실시예에 있어서, 제1 도전형 반도체층(33a)을 노출시키기 위한 메사 식각 공정은 생략된다. 다만, 앞서 설명한 실시예에서 제2 n 전극 패드(37a)가 형성되었던 영역 상부에 개구부(35c)가 추가된다. 또한, 제2 투명 전극(35)은 분리 영역을 따라 미리 제거되어 발광 소자(200) 영역 단위로 분리될 수 있다.
또한, 제2 투명 전극(35) 상에 상부 p 전극 패드(37b)가 형성된다. 상부 p 전극 패드(37b)는 제2 투명 전극(35)에 오믹 콘택할 수 있다. 다른 실시예에서, 상부 p 전극 패드(37b)는 생략될 수도 있다.
도 24A, 도 24B 및 도 24C를 참조하면, 제2 투명 전극(35)을 덮는 제1 평탄화층(151)이 형성된다. 제1 평탄화층(151)은 상부 p 전극 패드(27b)를 덮고 개구부들(35a, 35b, 35c)을 덮는다.
이어서, 제1 평탄화층(151), 제2 LED 적층(33) 및 제1 본딩층(49)을 관통하는 관통홀들(33h1, 33h2, 33h3) 및 제1 평탄화층(151)과 제2 도전형 반도체층(33b)을 관통하여 제1 도전형 반도체층(33a)을 노출시키는 관통홀(33h3)이 형성된다. 관통홀들(33h1, 33h2)은 제2 투명 전극(35)의 개구부들(35a, 35b) 내부 영역을 통과하며, 관통홀(33h3)은 제2 투명 전극(35)의 개구부(35c)의 내부 영역을 통과한다.
그 후, 제1 측벽 절연층(53) 및 하부 매립 비아들(55a, 55b, 55c)이 형성될 수 있다. 하부 매립 비아들(55a, 55b)은 도 8A, 도 8B 및 도 8C를 참조하여 설명한 바와 같으므로, 상세한 설명은 생략한다. 한편, 하부 매립 비아(55c)는 제1 도전형 반도체층(33a)에 전기적으로 접속한다.
도 25A, 도 25B 및 도 25C를 참조하면, 하부 커넥터들(39a, 39b, 39c)이 제1 평탄화층(151) 상에 형성된다. 제1 하부 커넥터(39a)는 하부 매립 비아(55a)에 전기적으로 접속함과 아울러 횡방향으로 연장하여 하부 매립 비아(55c)에 전기적으로 접속할 수 있다. 제1 하부 커넥터(39a)는 제1 평탄화층(151)에 의해 제2 투명 전극(35) 및 제2 도전형 반도체층(33b)으로부터 절연될 수 있다.
한편, 본 실시예에서, 제3 하부 커넥터(39c)는 제1 평탄화층(151)의 개구부를 통해 노출된 상부 p 전극 패드(37b)에 전기적으로 접속할 수 있다. 제1 평탄화층(151)은 상부 p 전극 패드(37b)를 노출시키도록 미리 패터닝될 수 있다. 상부 p 전극 패드(37b)가 생략된 경우, 제3 하부 커넥터(39c)는 직접 제2 투명 전극(35)에 접속할 수 있다.
제1 평탄화층(151)은 또한 분리 영역을 따라 제거될 수 있으며, 이에 따라, 도 25B 및 도 25C에 도시한 바와 같이 제2 도전형 반도체층(33b)이 노출될 수 있다.
도 26A, 도 26B 및 도 26C를 참조하면, 발광 소자 영역을 한정하기 위한 분리 영역이 형성될 수 있다. 예를 들어, 분리 영역을 따라 제2 도전형 반도체층(33b) 및 제1 도전형 반도체층(33a)이 제거되고 제1 본딩층(49)의 상면이 노출될 수 있다. 한편, 도시하지는 않았지만, 제2 LED 적층(33), 제1 평탄화층(151) 및 하부 커넥터들(39a, 39b, 39c)를 덮는 절연층이 추가될 수도 있다. 이 절연층은 하부 커넥터들(39a, 39b, 39c)을 노출시키는 개구부들을 갖도록 형성될 수 있다.
도 27A, 도 27B 및 도 27C를 참조하면, 도 5A에서 설명된 제1 LED 적층(23)이 제2 LED 적층(33)에 본딩되고, 도 13A, 도 13B, 도 13C, 도 14A, 14B, 14C, 15A, 15B, 15C, 16A, 16B 및 16C를 참고하여 설명한 바와 같은 공정을 거쳐, 제1 n 전극 패드(27a), 제2 평탄화층(61), 상부 매립 비아들(65a, 65b, 65c, 65d), 상부 커넥터들(67a, 67b, 67c, 67d), 상부 절연층(71) 및 범프 패드들(73a, 73b, 73c, 73d)이 형성된다. 이에 대한 상세한 설명은 앞서 설명한 것과 동일하므로 생략하기로 한다.
이어서, 분리 영역을 따라 제1 및 제2 본딩층들(49, 59)을 제거함으로써 기판(41) 상에 다수의 서로 분리된 발광 소자들(200)이 형성되고, 발광 소자(200)를 회로 기판(101) 상에 본딩하고, 기판(41)을 분리함으로써 기판(41)으로부터 분리된 발광 소자(200)가 완성된다.
도 28은 단일의 발광 소자(100)가 회로 기판(101) 상에 배치된 것을 도시하지만, 회로 기판(101) 상에는 복수의 발광 소자들(100)이 실장된다. 각각의 발광소자들(100)은 청색광, 녹색광 및 적색광을 방출할 수 있는 하나의 픽셀을 구성하며, 회로 기판(101) 상에 복수의 픽셀들이 정렬되어 디스플레이 패널이 제공된다. 여기서는 발광 소자(100)를 예를 들어 설명하지만, 발광 소자(200)가 배치될 수도 있다.
한편, 기판(41) 상에는 복수의 발광 소자들(100)이 형성될 수 있으며, 이들 발광 소자들(100)은 하나씩 회로 기판(101)으로 전사되는 것이 아니라 집단으로 회로 기판(101) 상에 전사될 수 있다. 도 29A, 도 29B, 및 도 29C는 일 실시예에 따른 발광 소자를 회로 기판에 전사하는 방법을 설명하기 위한 개략적인 단면도들이다. 여기서는 기판(41) 상에 형성된 발광 소자들(100 또는 200)을 집단으로 회로 기판(101)으로 전사하는 방법이 설명된다.
도 29A를 참조하면, 도 16A, 도 16B 및 도 16C에서 설명한 바와 같이 기판(41) 상에 발광 소자(100) 제조 공정이 완료되면, 기판(41) 상에 복수의 발광 소자들(100)이 분리 홈에 의해 분리되어 정렬된다.
한편, 상면에 패드들을 갖는 회로 기판(101)이 제공된다. 패드들은 디스플레이를 위한 픽셀들의 정렬 위치에 대응하도록 회로 기판(101) 상에 배열된다. 일반적으로 기판(41) 상에 정렬된 발광 소자들(100)의 간격은 회로 기판(101) 내의 픽셀들의 간격에 비해 더 조밀하다.
도 29B를 참조하면, 발광 소자들(100)의 범프 패드들이 회로 기판(101) 상의 패드들에 본딩된다. 범프 패드들과 패드들은 솔더 본딩 또는 In 본딩을 이용하여 본딩될 수 있다. 한편, 픽셀 영역 사이에 위치하는 발광 소자들(100)은 본딩될 패드가 없기 때문에 회로 기판(101)으로부터 떨어진 상태를 유지한다.
이어서, 기판(41) 상에 레이저를 조사한다. 레이저는 패드들에 본딩된 발광 소자들(100)에 선택적으로 조사된다. 이를 위해, 기판(41) 상에 발광 소자들(100)을 선택적으로 노출시키는 개구부들을 갖는 마스크가 형성될 수도 있다.
그 후, 레이저가 조사된 발광 소자들(100)을 기판(41)으로부터 분리함으로써 발광 소자들(100)이 회로 기판(101)으로 전사된다. 이에 따라, 도 29C에 도시한 바와 같이, 회로 기판(101) 상에 발광 소자들(100)이 정렬된 디스플레이 패널이 제공된다. 디스플레이 패널은 도 1을 참조하여 설명한 바와 같은 다양한 디스플레이 장치에 실장될 수 있다.
본 실시예에서 발광 소자(100)를 예를 들어 설명하지만, 발광 소자(200)가 전사될 수도 있다.
도 30은 또 다른 실시예에 따른 발광 소자 전사 방법을 설명하기 위한 개략적인 단면도이다.
도 30을 참조하면, 본 실시예에 따른 발광 소자 전사 방법은 이방성 전도성 접착 필름 또는 이방성 전도성 접착 페이스트를 이용하여 발광 소자들을 패드들에 본딩하는 것에 차이가 있다. 즉, 이방성 전도성 접착 필름 또는 접착 페이스트(121)가 패드들 상에 제공되고, 발광 소자들(100)이 이방성 전도성 접착 필름이나 접착 페이스트(121)를 통해 패드들에 접착될 수 있다. 발광 소자들(100)은 이방성 전도성 접착 필름이나 접착 페이스트(121) 내의 도전물질에 의해 패드들에 전기적으로 접속된다.
본 실시예에 있어서, 범프 패드들(73a, 73b, 73c, 73d)은 생략될 수 있으며, 상부 커넥터들(67a, 67b, 67c, 67d)이 도전물질을 통해 패드들에 전기적으로 연결될 수 있다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (20)

  1. 제1 LED 적층;
    상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층;
    상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층;
    상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재된 제1 본딩층;
    상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재된 제2 본딩층;
    상기 제2 본딩층과 상기 제2 LED 적층 사이에 개재된 제1 평탄화층;
    상기 제1 LED 적층 상에 배치된 제2 평탄화층;
    상기 제1 평탄화층, 상기 제2 LED 적층 및 제1 본딩층을 관통하여 상기 제3 LED 적층의 제1 도전형 반도체층 및 제2 도전형 반도체층에 각각 전기적으로 접속된 제1 하부 매립 비아들; 및
    상기 제2 평탄화층 및 상기 제1 LED 적층을 관통하는 상부 매립 비아들을 포함하되,
    상기 제1 하부 매립 비아들 및 상부 매립 비아들은 상단의 폭이 대응하는 관통홀의 폭보다 큰 디스플레이용 발광 소자.
  2. 청구항 1에 있어서,
    상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 청색광 및 녹색광을 발하는 디스플레이용 발광 소자.
  3. 청구항 1에 있어서,
    상기 제1 하부 매립 비아들을 덮는 하부 커넥터들을 더 포함하고,
    상기 상부 매립 비아들 중 일부는 상기 하부 커넥터들에 접속된 디스플레이용 발광 소자.
  4. 청구항 3에 있어서,
    상기 제1 하부 매립 비아들은 2개이고, 상기 상부 매립 비아들은 4개이며, 상기 상부 매립 비아들 중 2개가 상기 제1 하부 매립 비아들에 중첩하도록 배치된 디스플레이용 발광 소자.
  5. 청구항 3에 있어서,
    상기 제1 하부 매립 비아들로부터 이격되고, 상기 제2 LED 적층의 제2 도전형 반도체층에 전기적으로 접속된 제3 하부 커넥터를 더 포함하되,
    상기 상부 매립 비아들 중 하나는 상기 제3 하부 커넥터에 전기적으로 접속된 디스플레이용 발광 소자.
  6. 청구항 5에 있어서,
    상기 제1 평탄화층은 복수의 영역으로 나뉘어지고,
    상기 제1 평탄화층의 일 영역은 상기 제2 LED 적층과 상기 제3 하부 커넥터 사이에 개재되며,
    상기 제3 하부 커넥터는 상기 제1 평탄화층의 일 영역의 주위에서 상기 제2 LED 적층에 전기적으로 접속하는 디스플레이용 발광 소자.
  7. 청구항 3에 있어서,
    상기 제1 평탄화층 및 상기 제2 LED 적층의 제2 도전형 반도체층을 관통하여 상기 제2 LED 적층의 제1 도전형 반도체층에 전기적으로 접속하는 제2 하부 매립 비아를 더 포함하되,
    상기 제2 하부 매립 비아는 상기 하부 커넥터들 중 하나에 전기적으로 접속된 디스플레이용 발광 소자.
  8. 청구항 7에 있어서,
    상기 제1 평탄화층은 연속적인 디스플레이용 발광 소자.
  9. 청구항 1에 있어서,
    상기 제1 하부 매립 비아들 및 상기 상부 매립 비아들은 각각 대응하는 관통홀 내에서 측벽 절연층으로 둘러싸인 디스플레이용 발광 소자.
  10. 청구항 9에 있어서,
    상기 측벽 절연층은 관통홀의 바닥에 가까울수록 얇은 디스플레이용 발광 소자.
  11. 청구항 1에 있어서,
    상기 제1 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제1 투명 전극;
    상기 제2 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제2 투명 전극; 및
    상기 제3 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제3 투명 전극을 더 포함하되,
    상기 제2 투명 전극은 상기 제2 LED 적층의 제2 도전형 반도체층을 노출시키는 개구부들을 갖고, 상기 제1 하부 매립 비아들은 상기 제2 투명 전극의 개구부들의 내부 영역을 통과하는 디스플레이용 발광 소자.
  12. 청구항 1에 있어서,
    상기 제1 LED 적층 상에 배치된 복수의 상부 커넥터들을 포함하되,
    상기 상부 커넥터들은 상기 상부 매립 비아들을 덮어 상기 상부 매립 비아들에 각각 전기적으로 접속된 디스플레이용 발광 소자.
  13. 청구항 12에 있어서,
    상기 상부 커넥터들 상에 각각 배치된 범프 패드들을 더 포함하는 디스플레이용 발광 소자.
  14. 청구항 13에 있어서,
    상기 범프패드들은 상기 제1 내지 제3 LED 적층의 제1 도전형 반도체층들에 공통으로 전기적으로 접속된 제1 범프 패드상기 제1 내지 제3 LED 적층의 제2 도전형 반도체층들에 각각 전기적으로 접속된 제2 내지 제4 범프 패드들을 포함하는 디스플레이용 발광 소자.
  15. 청구항 13에 있어서,
    상기 제1 LED 적층의 제1 도전형 반도체층 상에 배치된 제1 n 전극 패드를 더 포함하되,
    상기 상부 커넥터들 중 하나는 상기 상부 매립 비아와 상기 제1 n 전극 패드를 전기적으로 연결하는 디스플레이용 발광 소자.
  16. 청구항 12에 있어서,
    상기 상부 커넥터들은 Au 또는 Au 합금을 포함하는 디스플레이용 발광 소자.
  17. 청구항 1에 있어서,
    상기 제1 하부 매립 비아들의 상면은 상기 제1 평탄화층의 상면과 나란하고,
    상기 상부 매립 비아들의 상면은 상기 제2 평탄화층의 상면과 나란한 디스플레이용 발광 소자.
  18. 청구항 1에 있어서,
    상기 제1 내지 제3 LED 적층들은 성장 기판으로부터 분리된 디스플레이용 발광 소자.
  19. 청구항 1에 있어서,
    상기 제3 LED 적층과 상기 제1 본딩층 사이에 개재되어 상기 제1 본딩층에 접하는 하부 절연층; 및
    상기 제2 LED 적층과 상기 제2 본딩층 사이에 개재되어 상기 제2 본딩층에 접하는 중간 절연층을 더 포함하는 디스플레이용 발광 소자.
  20. 회로 기판; 및
    상기 회로 기판 상에 정렬된 복수의 발광 소자들을 포함하되,
    상기 발광 소자들은 각각
    제1 LED 적층;
    상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층;
    상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층;
    상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재된 제1 본딩층;
    상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재된 제2 본딩층;
    상기 제2 본딩층과 상기 제2 LED 적층 사이에 개재된 제1 평탄화층;
    상기 제1 LED 적층 상에 배치된 제2 평탄화층;
    상기 제1 평탄화층, 상기 제2 LED 적층 및 제1 본딩층을 관통하여 상기 제3 LED 적층의 제1 도전형 반도체층 및 제2 도전형 반도체층에 각각 전기적으로 접속된 하부 매립 비아들; 및
    상기 제2 평탄화층 및 상기 제1 LED 적층을 관통하는 상부 매립 비아들을 포함하되,
    상기 하부 매립 비아들 및 상부 매립 비아들은 상단의 폭이 대응하는 관통홀의 폭보다 큰 디스플레이 장치.
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