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WO2021044624A1 - 炭化珪素半導体装置および電力変換装置 - Google Patents

炭化珪素半導体装置および電力変換装置 Download PDF

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WO2021044624A1
WO2021044624A1 PCT/JP2019/035249 JP2019035249W WO2021044624A1 WO 2021044624 A1 WO2021044624 A1 WO 2021044624A1 JP 2019035249 W JP2019035249 W JP 2019035249W WO 2021044624 A1 WO2021044624 A1 WO 2021044624A1
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well region
region
silicon carbide
semiconductor device
carbide semiconductor
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PCT/JP2019/035249
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French (fr)
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雄一 永久
史郎 日野
康史 貞松
洸太朗 川原
英之 八田
伸吾 友久
Original Assignee
三菱電機株式会社
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Publication date
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Priority to JP2021525242A priority patent/JP6976489B2/ja
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a power conversion device composed of silicon carbide.
  • Such an increase in the forward voltage also occurs in a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor) using silicon carbide.
  • the vertical MOSFET includes a parasitic pn diode (body diode) between the source and the drain, and when a forward current flows through the body diode, the reliability is lowered in the same manner as the pn diode. Therefore, when the body diode of the SiC-MOSFET is used as the freewheeling diode of the MOSFET, the MOSFET characteristics may be deteriorated.
  • Patent Document 1 As one of the methods for solving the reliability problem due to the energization of the forward current through the parasitic pn diode as described above, as shown in Patent Document 1, the stress of passing the forward current through the parasitic pn diode for a long time. There is a method of applying the voltage, measuring the change in the forward voltage before and after applying the stress, and excluding (screening) the element having a large change in the forward voltage from the product. However, this method has a demerit that the energizing time becomes long and many defective products are generated when a wafer having many defects is used.
  • Patent Document 2 and Patent Document 3 describe a method of incorporating a Schottky barrier diode (SBD: Schottky Barrier Diode), which is a unipolar diode, in a unit cell of a MOSFET.
  • SBD Schottky Barrier Diode
  • the diffusion potential of the unipolar diode that is, the voltage at which the energization operation starts should be designed to be lower than the diffusion potential of the pn junction. Therefore, it is possible to prevent the bipolar current from flowing through the body diode during the recirculation operation and suppress the deterioration of the characteristics of the unipolar transistor in the active region.
  • Patent Document 4 discloses a MOSFET in which an n-type channel epi layer is formed on a p-type well region, which is an active region.
  • the channel epi layer operates as a unipolar diode at a gate voltage below the threshold voltage.
  • the rising voltage of the unipolar diode is designed to be lower than the operating voltage of the pn diode formed from the p-type well region and the n-type drift layer.
  • Such a MOSFET can be said to be one of the unipolar transistors having a unipolar diode built in the active region, and the same effect as the MOSFET having an SBD can be expected.
  • a parasitic pn diode may be formed in a region other than the active region where it is structurally difficult to arrange the unipolar diode. ..
  • a terminal well region overhanging the outer peripheral side of the source electrode is formed, and a parasitic pn diode is formed between the terminal well region and the drift layer.
  • a Schottky electrode is not formed at this location, and a unipolar diode is not formed.
  • bipolar energization Since there is no Schottky electrode in the terminal well region, a voltage between the source electrode and the drain electrode is applied to the pn diode formed by the terminal well region and the drift layer, and a bipolar current flows through the pn diode.
  • bipolar energization this phenomenon is referred to as "bipolar energization".
  • stacking defects may expand and the withstand voltage of the transistor may decrease. Specifically, a leakage current is generated when the transistor is off, and the element or circuit may be destroyed by heat generated by the leakage current.
  • the applied voltage between the source and drain is constant during the operation of the semiconductor device. It may be limited to the value or less.
  • the chip size is increased and the differential resistance of the built-in SBD per chip is reduced, the source-drain voltage generated when the reflux current flows is reduced.
  • the chip size becomes large and the cost increases.
  • Patent Document 5 discloses a configuration in which the contact resistance between the terminal well region and the source electrode is increased. With such a configuration, when a bipolar current flows through the pn diode formed by the terminal well region and the drift layer, a voltage drop occurs due to the resistance component of the contact resistor, so that the potential in the terminal well region deviates from the source potential. Therefore, the forward voltage applied to the pn diode is reduced accordingly. Therefore, the energization of the bipolar current can be suppressed.
  • the silicon oxide film has a height of 10 MV / cm.
  • An electric potential may be applied and dielectric breakdown may occur.
  • the impurity level of the p-type well region formed in the wide-gap semiconductor is deeper than the impurity level of the p-type well region formed in silicon, so that the sheet of the p-type well region in the wide-gap semiconductor This is because the resistance is much higher than the sheet resistance in the p-type well region in silicon.
  • the wide-gap semiconductor device uses an n-type drift layer having a low resistance and a high impurity concentration, taking advantage of the fact that the dielectric breakdown electric field of the wide-gap semiconductor is higher than the dielectric breakdown electric field of the silicon semiconductor.
  • the capacity of the depletion layer formed in the pn junction formed between the n-type drift layer and the p-type well region becomes much larger than that in the silicon semiconductor device, and as a result, the capacity during switching is large. Displacement current flows.
  • Patent Document 6 proposes a method of forming a low resistance p-type layer in a part of the p-type well region.
  • the silicon carbide MOSFET with a unipolar diode built in the active region has a feature that bipolar energization is easily performed from a part of the p-type well region such as the outer peripheral region.
  • bipolar energization it is conceivable to increase the resistance between the p-type well region and the source electrode.
  • this measure generates a large voltage when the displacement current is energized during switching.
  • the p-type well region is required not to generate a voltage that destroys the insulating film on the upper part when a displacement current is applied, although a high resistance does not allow a current to flow during the reflux operation.
  • a structure satisfying these requirements for example, as in Patent Document 7, a structure in which the connection between the p-type well region such as the outer peripheral region and the source electrode is made into a non-linear resistance such as a pnp slit structure can be considered.
  • bipolar energization can be suppressed at a voltage applied during reflux operation, and destruction can be prevented by yielding before reaching a voltage at which the insulating film is destroyed during switching.
  • a conductive layer is formed on the p-type well region such as the outer peripheral region, which is connected to the source electrode without ohmic contact to the p-type well region, and the source electrode passes through the depletion layer capacity of the p-type well region.
  • the terminal p-type well region is ohmic contacted with the source electrode in order to suppress bipolar energization during recirculation operation in the terminal well region.
  • the termination well region must be formed separately from the active region or connected with a very high resistance.
  • the unipolar diode is built in the active region in the active region, a large unipolar current can be energized during the reflux operation while suppressing the operation of the body diode.
  • a high voltage is applied to the drain voltage due to the high drift layer resistance.
  • the built-in unipolar diode applies only a voltage to the well region of the active region constituting the body diode to the extent that the pn diode does not operate.
  • the termination well region in addition to the voltage applied to the body diode in the active region, the voltage drop due to the unipolar current flowing in the drift layer is applied.
  • the voltage actually applied to the end well region depends on how far the end well region is formed from the nearest unipolar diode and how much the voltage drop due to the drift layer occurs. ..
  • the termination well region is generally formed to include the gate wiring region and the gate pad region, and is formed to a region sufficiently distant from the nearest unipolar diode. Therefore, a voltage obtained by subtracting the diffusion voltage of the pn junction from the drain voltage is applied to the terminal well region, and the voltage value generally increases as the withstand voltage increases due to the increase in the drift layer resistance.
  • the source electrode and the terminating well region may be electrically separated, and the well region and the terminating well region may be combined with the active region connected to the source region. Electrical separation becomes difficult. Then, when punch-through occurs, the well region of the active region and the well region of the terminal region become conductive, and bipolar energization is generated from the terminal well region.
  • the present invention has been made to solve the above-mentioned problems, and an object of the present invention is to suppress bipolar energization in the terminal well region during reflux operation in a silicon carbide semiconductor device.
  • the silicon carbide semiconductor device of the present invention includes a semiconductor substrate made of a first conductive type silicon carbide, a first conductive type drift layer formed on the semiconductor substrate, and a plurality of second surfaces provided on the surface layer of the drift layer.
  • a second well region of the second conductive type provided with a second separated region of the first conductive type sandwiched between the first well region of the conductive type and the first well region of the outermost periphery in the surface layer of the drift layer.
  • the second conductive type provided on the side opposite to the first well region of the second well region with the third separated region of the first conductive type sandwiched between the second well region and the second well region.
  • a third well region of the mold a first conductive type source region formed on the surface layer of the first well region, an ohmic electrode formed on the first well region and ohmically connected to the first well region, and a first A gate insulating film formed on the well region, the second well region, and the third well region, a gate electrode formed on the gate insulating film, and a gate formed on the gate insulating film on the third well region.
  • a pad is provided, a unipolar diode is built in the unit cell including the first well region, the unipolar diode and the ohmic electrode are connected, and the source electrode which is not ohmic connected is connected to the second well region and the third well region. Be prepared.
  • SiC-MOSFET of the first embodiment It is a top view of the SiC-MOSFET of the first embodiment. It is sectional drawing of the SiC-MOSFET of Embodiment 1 along the aa'line of FIG. It is a top view mainly showing the part of the silicon carbide semiconductor of the SiC-MOSFET of the first embodiment. It is a figure which shows the resistor used for the simulation of the potential distribution in the drift layer at the time of the reflux operation of SiC-MOSFET. It is a figure which shows the T-CAD simulation result of the potential distribution in the drift layer at the time of the reflux operation of SiC-MOSFET. It is a figure which shows the potential distribution on the CC'line of FIG.
  • FIG. 5 is a cross-sectional view taken along the line aa'of FIG. 1 of the SiC-MOSFET of the modified example of the second embodiment. It is sectional drawing of the SiC-MOSFET of Embodiment 3 along the aa'line of FIG. It is sectional drawing of the SiC-MOSFET of Embodiment 4 along the aa'line of FIG.
  • the semiconductor device it is a silicon carbide (SiC) semiconductor device, which is an n-channel silicon carbide MOSFET in which the first conductive type is n-type and the second conductive type is p-type.
  • SiC silicon carbide
  • MOSFET silicon carbide MOSFET
  • the description of the high and low potentials is for the case where the first conductive type is n-type and the second conductive type is p-type, and when the first conductor is p-type and the second conductive type is n-type.
  • the description of the high and low potentials is also reversed.
  • a region in which unit cells are periodically arranged is defined as an active region, and a region other than the active region is defined as a terminal region in the entire semiconductor device.
  • Embodiment 1 > ⁇ A-1. Configuration> First, the configuration of the silicon carbide semiconductor device of the first embodiment will be described.
  • FIG. 1 is a schematic plan view of a silicon carbide MOSFET (hereinafter, simply referred to as “SiC-MOSFET”) 101 incorporating a Schottky diode (SBD), which is a silicon carbide semiconductor device of the first embodiment, as viewed from above.
  • SiC-MOSFET silicon carbide MOSFET
  • SBD Schottky diode
  • FIG. 1 is a schematic plan view of a silicon carbide MOSFET (hereinafter, simply referred to as “SiC-MOSFET”) 101 incorporating a Schottky diode (SBD), which is a silicon carbide semiconductor device of the first embodiment, as viewed from above.
  • a gate pad 81 is formed on a part of the upper surface of the SiC-MOSFET 101, and a source electrode 80 is formed adjacent to the gate pad 81. Further, the gate wiring 82 is formed so as to extend from the gate pad 81.
  • SiC-MOSFETs of various embodiments will be described below
  • FIG. 2 shows aa'cross section from the source electrode 80 of the SiC-MOSFET 101 to the gate wiring 82.
  • FIG. 3 is a top view showing a portion of the SiC-MOSFET 101 mainly a silicon carbide semiconductor.
  • a drift layer 20 made of n-type silicon carbide is formed on the surface of a semiconductor substrate 10 made of n-type low-resistance silicon carbide.
  • a third well region composed of p-type silicon carbide is formed on the surface layer of the drift layer 20 at a position substantially corresponding to the region where the gate wiring 82 shown in FIG. 1 is provided. 32 is provided.
  • a plurality of first well regions 30 made of p-type silicon carbide are located in the lower part of the surface layer of the drift layer 20 where the source electrode 80 shown in FIG. 1 is provided. It is provided.
  • a source region 40 composed of n-type silicon carbide is formed at a position inside the first well region 30 by a predetermined interval from the outer circumference.
  • a contact region 35 made of low-resistance p-type silicon carbide is formed inside the source region 40 of the surface layer of each first well region 30. Inside the contact region 35 of each first well region 30, a separation region 21 that penetrates each first well region 30 in the thickness direction is formed.
  • the separation region 21 is also referred to as a first separation region.
  • the separation region 21 is composed of the same n-type silicon carbide as the drift layer 20.
  • the n-type impurity concentration in the separation region 21 may be the same as the n-type impurity concentration in the drift layer 20, or may be higher or lower than the n-type impurity concentration in the drift layer 20. Further, the separation region 21 may include a part or the whole region in the trench structure formed so as to be carved on the surface of the drift layer 20.
  • a Schottky electrode 71 that connects the separation region 21 to the Schottky is formed on the upper surface of the separation region 21, a Schottky electrode 71 that connects the separation region 21 to the Schottky is formed.
  • the Schottky electrode 71 is formed so as to include at least the corresponding separation region 21 when viewed from the upper surface.
  • an ohmic electrode 70 is formed on the upper surface of the source region 40.
  • a source electrode 80 connected to the contact region 35 is formed on the ohmic electrode 70 and the Schottky electrode 71.
  • the first well region 30 can easily transfer electrons and success to and from the ohmic electrode 70 via the low resistance contact region 35.
  • the region of the drift layer 20 between the two adjacent first well regions 30 is an n-type separation region 22.
  • the n-type impurity concentration in the separation region 22 may be the same as the n-type impurity concentration in the drift layer 20, or may be higher or lower than the n-type impurity concentration in the drift layer 20.
  • a gate insulating film 50 is formed on the upper surfaces of the first well region 30, the separation region 22 between the adjacent first well regions 30, and the source region 40 in each of the first well regions 30.
  • a gate electrode 60 is formed on the gate insulating film 50 at least above the first well region 30. Of the first well region 30, the surface layer facing the gate electrode 60 via the gate insulating film 50 is referred to as a channel region.
  • a second well region 31 is formed on the outside of the outermost first well region 30 with a separation region 23 interposed therebetween.
  • the separation region 23 is a region between the first well region 30 and the second well region 31.
  • the separation region 23 is composed of the same n-type silicon carbide as the drift layer 20.
  • the n-type impurity concentration in the separation region 23 may be the same as the n-type impurity concentration in the drift layer 20, or may be higher or lower than the n-type impurity concentration in the drift layer 20.
  • the separation region 23 and the first well region 30 and the second well region 31 sandwiching the separation region 23 from both sides form a pnp contact structure in the plane direction.
  • the separation region 23 is also referred to as a second separation region.
  • a gate insulating film 50 is also formed on the second well region 31. On the gate insulating film 50 on the second well region 31, a gate electrode 60 electrically connected to the gate electrode 60 formed on the first well region 30 is formed.
  • the second well region 31 is adjacent to the first well region 30 via the separation region 23.
  • the second well region 31 is non-ohmic connected to the source electrode 80.
  • the interlayer insulating film 55, the gate electrode 60, and the gate insulating film 50 on the second well region 31 are opened to form the second well region contact hole 91, which is below the second well region contact hole 91.
  • the first non-ohmic contact region 76 is formed.
  • the second well region 31 is connected to the source electrode 80 via the first non-ohmic contact region 76.
  • the configuration shown in FIG. 2 is an example, and other configurations may be used as long as the second well region 31 is non-ohmic connected to the source electrode 80.
  • the second well region 31 may be Schottky connected to the source electrode 80.
  • an n-type silicon carbide region is formed on the second well region 31, and the n-type silicon carbide region and the source electrode 80 are ohmic-connected, so that the source electrode 80 and the second well region 31 are pn-junctioned. It may be connected by a diode.
  • the width of the separation region 23 is designed to be shorter than a certain value without explicitly forming a contact with the source electrode 80, the second well region 31 is provided through a non-linear resistor utilizing punch-through of the pnp slit. May be non-ohmic connected to the source electrode 80.
  • the second well region 31 may be divided by an n-type separation region and may be composed of a plurality of regions. In that case, it is not necessary that all the second well regions 31 are adjacent to the first well region via the separation region 23, and that the gate insulating film 50 is formed on all the second well regions 31. Absent.
  • a third well region 32 is formed on the outside of the second well region 31 with a separation region 24 interposed therebetween.
  • the separation region 24 is the region between the second well region 31 and the third well region 32.
  • the separation region 24 is also referred to as a third separation region.
  • the separation region 24 is composed of the same n-type silicon carbide as the drift layer 20.
  • the n-type impurity concentration in the separation region 24 may be the same as the n-type impurity concentration in the drift layer 20, or may be higher or lower than the n-type impurity concentration in the drift layer 20.
  • the separation region 24 and the second well region 31 and the third well region 32 sandwiching the separation region 24 from both sides form a pnp contact structure, that is, a pnp slit in the plane direction.
  • the third well region 32 is non-ohmic connected to the source electrode 80.
  • the interlayer insulating film 55, the gate electrode 60, and the gate insulating film 50 on the third well region 32 are opened to form the third well region contact hole 92, which is below the third well region contact hole 92.
  • a second non-ohmic contact region 77 is formed.
  • the third well region 32 is connected to the source electrode 80 via the second non-ohmic contact region 77.
  • the configuration shown in FIG. 2 is an example, and other configurations may be used as long as the third well region 32 is non-ohmic connected to the source electrode 80.
  • the third well region 32 may be Schottky connected to the source electrode 80.
  • an n-type silicon carbide region is formed on the third well region 32, and the n-type silicon carbide region and the source electrode 80 are ohmic-connected, so that the source electrode 80 and the third well region 32 are pn-junctioned. It may be connected by a diode.
  • the third well region 32 is provided through a non-linear resistor utilizing punch-through of the pnp slit. May be non-ohmic connected to the source electrode 80.
  • An interlayer insulating film 55 is formed between the gate electrode 60 and the source electrode 80. Further, the gate electrode 60 above the third well region 32 is connected to the gate wiring 82 via a gate contact hole 95 formed by opening the interlayer insulating film 55. Further, a JTE region 37 is formed on the surface layer of the drift layer 20 on the outer peripheral side of the third well region 32, that is, on the side opposite to the first well region 30. The JTE region 37 is composed of p-type silicon carbide, and its impurity concentration is lower than that of the second well region 31.
  • a field insulating film 51 or a gate insulating film 50 having a film thickness larger than that of the gate insulating film 50 is formed on the third well region 32.
  • the field insulating film 51 may be formed over the separation region 24 and even on the second well region 31.
  • the ohmic electrode 70, the Schottky electrode 71, and the source electrode 80 on the contact region 35 are interconnected via a first well region contact hole 90 formed through the interlayer insulating film 55 and the gate insulating film 50. It is connected to the source electrode 80 on the insulating film 55.
  • a drain electrode 84 is formed on the back surface side of the semiconductor substrate 10.
  • the punch-through voltage at the time of switching is limited to a constant value by using the punch-through phenomenon of the pnp slit in the separation region 23 and the separation region 24, the slit width is W and the following one-dimensional Poisson as in Patent Document 7.
  • ⁇ is the potential distribution
  • x is the distance in the plane direction
  • q is the elementary charge
  • N is the effective impurity concentration
  • ⁇ is the dielectric constant of the semiconductor.
  • the second well region 31 is formed so as to surround the first well region 30 that forms the active region of the SiC-MOSFET 101.
  • a third well region 32 is formed so as to surround the outside thereof. Therefore, the gate wiring 82 or the gate pad 81 is mainly formed on the third well region 32.
  • the gate wiring 82 is formed so as to surround the active region is considered, but it is also possible that the gate pad 81 or the gate wiring 82 is formed near the center line of the SiC-MOSFET 101. Also in this case, the third well region 32 is formed below the gate pad 81 and the gate wiring 82, and the second well region 31 is formed between the third well region 32 and the first well region 30.
  • a drift layer 20 having a thickness of 5 to 200 ⁇ m is epitaxially grown on the semiconductor substrate 10 by a chemical vapor deposition (CVD method).
  • the semiconductor substrate 10 is a (0001) plane whose first main surface has an off-angle plane orientation, has a polytype of 4H, and is made of n-type, low-resistance silicon carbide.
  • the drift layer 20 is silicon carbide having an n-type impurity concentration of 1 ⁇ 10 14 to 1 ⁇ 10 17 cm -3.
  • an injection mask is formed in a predetermined region on the surface of the drift layer 20 by a photoresist or the like, and Al (aluminum), which is a p-type impurity, is ion-implanted.
  • Al aluminum
  • the depth of Al ion implantation is set to about 0.3 to 3 ⁇ m, which does not exceed the thickness of the drift layer 20.
  • the Al doping concentration is in the range of 1 ⁇ 10 17 to 1 ⁇ 10 19 cm -3 , which is higher than the impurity concentration of the drift layer 20.
  • the regions in which Al is ion-implanted by this step are the first well region 30, the second well region 31, and the third well region 32.
  • an injection mask is formed on the surface of the drift layer 20 with a photoresist or the like, and Al, which is a p-type impurity, is ion-implanted.
  • the depth of Al ion implantation is set to about 0.3 to 3 ⁇ m, which does not exceed the thickness of the drift layer 20.
  • the doping concentration of Al is in the range of 1 ⁇ 10 16 to 1 ⁇ 10 18 cm -3 , which is higher than the impurity concentration of the drift layer 20 and lower than the impurity concentration of the first well region 30. ..
  • remove the injection mask remove the injection mask.
  • the region where Al is ion-implanted by this step becomes the JTE region 37.
  • the contact region 35 is formed by ion-implanting Al into a predetermined region on the surface of the first well region 30 at an impurity concentration higher than the impurity concentration of the first well region 30.
  • an injection mask is formed by a photoresist or the like so that a predetermined portion inside the first well region 30 on the surface of the drift layer 20 is opened, and N (nitrogen), which is an n-type impurity, is ion-implanted.
  • N nitrogen
  • the ion implantation depth of N is shallower than the thickness of the first well region 30.
  • the doping concentration of N is in the range of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm -3 , which exceeds the p-type impurity concentration in the first well region 30.
  • the region showing n type is the source region 40.
  • the heat treatment apparatus performs annealing at a temperature of 1300 to 1900 ° C. for 30 seconds to 1 hour in an atmosphere of an inert gas such as argon (Ar) gas.
  • This annealing electrically activates the ion-implanted N and Al.
  • the film thickness is 0.3 to 2 ⁇ m on the silicon carbide semiconductor layer in the region excluding the active region substantially corresponding to the region in which the first well region 30 is formed.
  • a field insulating film 51 made of silicon oxide is formed.
  • the surface of silicon carbide not covered by the field insulating film 51 is thermally oxidized to form a silicon oxide film which is a gate insulating film 50 having a desired thickness.
  • a conductive polycrystalline silicon film is formed on the gate insulating film 50 and the field insulating film 51 by a reduced pressure CVD method, and the gate electrode 60 is formed by patterning the film.
  • the interlayer insulating film 55 made of silicon oxide is formed by the reduced pressure CVD method.
  • the first well region contact hole 90 that penetrates the interlayer insulating film 55 and the gate insulating film 50 and reaches the contact region 35 and the source region 40 in the active region is formed.
  • the first well region contact hole 90 is completely opened to the semiconductor substrate 10 by a method such as increasing the number of photomasks by one and processing in two steps, but the second well region contact hole 91 and the third well region The contact hole 92 is kept in a state where it is not completely opened so that SiO is not formed in the next step.
  • a metal film containing Ni as a main component is formed on the second main surface, which is the back surface of the semiconductor substrate 10, and the back surface ohmic electrode (not shown) is formed by heat treatment.
  • the interlayer insulating film 55, the gate insulating film 50, and the interlayer insulating film 55 at the position of the gate contact hole 95 on the separation region 21 are removed by patterning with a photoresist or the like.
  • the interlayer insulating film 55 remaining under the second well region contact hole 91 and the third well region contact hole 92 is removed.
  • wet etching is used so as not to damage the surface of the silicon carbide layer which is the interface of Schottky.
  • a metal film to be a Schottky electrode is deposited by a sputtering method or the like, and a Schottky electrode 71 is formed on a separation region 21 in the first well region contact hole 90 by using patterning with a photoresist or the like.
  • Schottky non-ohmic contacts (first non-ohmic contact region 76, second non-ohmic contact region 77) are formed by the deposition of the metal film. Will be done.
  • a wiring metal such as Al is formed on the surface side of the semiconductor substrate 10 by a sputtering method or a vapor deposition method, and processed into a predetermined shape by a photolithography technique to form a source electrode 80, a gate pad 81, and a gate wiring.
  • the source electrode 80 contacts the ohmic electrode 70, the Schottky electrode 71, the first non-ohmic contact region 76, and the second non-ohmic contact region 77, and the gate pad 81 contacts the gate electrode 60.
  • the drain electrode 84 which is a metal film, is formed on the surface of the back surface ohmic electrode (not shown) formed on the back surface of the semiconductor substrate 10, the SiC-MOSFET 101 shown in FIGS. 1 to 3 is completed. To do.
  • SiC-MOSFET 101 the operation of the SiC-MOSFET 101 will be described.
  • SiC-MOSFET in which the semiconductor material is 4H type silicon carbide will be described as an example.
  • the diffusion potential of the pn junction is approximately 2V.
  • the reflux operation will be mainly described.
  • the drain voltage becomes lower than the source voltage.
  • the source voltage is the voltage of the source electrode 80
  • the drain voltage is the voltage of the drain electrode 84.
  • the drain voltage ranges from ⁇ several V to ⁇ several tens V.
  • an SBD is formed by the separation region 21 and the Schottky electrode 71, and this SBD is turned on at a lower voltage than the first well region 30. Therefore, as a general rule, the reflux current flows through the SBD and does not flow through the first well region 30.
  • the second well region 31 and the third well region 32 are ohmic-connected to the source electrode 80, a pn formed between the second well region 31 and the third well region 32 and the drift layer 20. Many of the potential differences between the source and drain are applied to the junction. A large amount of bipolar current flows due to the forward current flowing through the pn diode formed by the second well region 31 and the drift layer 20. However, in the SiC-MOSFET 101, the second well region 31 and the third well region 32 are not ohmic contacted with the source electrode 80. Therefore, in principle, the bipolar current does not flow in the second well region 31 and the third well region 32 during the reflux operation until the negative drain voltage applied during the reflux operation reaches a certain value.
  • the film thickness of the drift layer 20 becomes extremely thick in order to maintain the withstand voltage in, for example, a high withstand voltage product
  • the voltage applied to the second well region 31 and the third well region 32 during the reflux operation is applied. growing. This is because the maximum current density ( Jucmax ) in the active region is mainly determined by the rising voltage of the built-in SBD and the resistance of the separation region 21, and does not depend on the resistance of the drift layer 20.
  • the combined resistance per area of the portion corresponding to the separation region 21 of the SBD formed by the Schottky electrode 71 built in the active region is RSBD ( ⁇ cm 2 ), the rising voltage of the SBD is VSBD , and the first well region 30 and drift.
  • the rising voltage of the pn diode composed of the layer 20 be V pn .
  • the maximum current density Juncmax that can be passed in the active region before the pn diode rises and the bipolar current starts to flow is approximately expressed by the following equation.
  • the voltage V ds applied between the drain and the source at this time is as follows, assuming that the resistance per area of the drift layer 20 is R drift ( ⁇ cm 2 ) and the resistance per area of the semiconductor substrate 10 is ignored. It is expressed in.
  • the drift layer resistance R drift becomes relatively large, and the voltage at the time of realizing Jucmax also becomes large. Therefore, assuming negligible contribution of V SBD and R SBD for E Diode, The chip design is done as. Therefore, when the withstand voltage becomes k times, the thickness of the drift layer 20 becomes k times, the impurity concentration becomes 1 / k, and the resistance of the drift layer 20 becomes k 2 times. At this time, if Jucmax is multiplied by 1 / k, the diode can be kept constant. Therefore, the V ds applied during the reflux operation in the equation (4) becomes k times when the term of VSBD is ignored.
  • V ds should be prevented from energization up to ⁇ what V. Whether it should be done increases k times in proportion to the withstand voltage. For this reason, it is extremely difficult for the non-ohmic connection structure to have both the feature of lowering the resistance at a constant voltage for the turn-off and turn-on operations described later and the suppression of bipolar energization during the reflux operation. Specifically, such a tendency becomes particularly remarkable in the case of a high withstand voltage product having an impurity concentration of the drift layer 20 of 5 ⁇ 10 15 cm -3 or less and a withstand voltage of 3 kV or more.
  • SiC-MOSFET 101 has a separation region 24 in the chip termination region. It is desirable that the separation region 24 is provided at least closer than the drift layer 20 in view of the SBD (hereinafter, referred to as “outermost outer circumference SBD”) formed by the outermost separation region 21. At this time, the potential difference applied to the second well region 31 inside the separation region 24 during the reflux operation is smaller than the potential difference between the source and drain. This is because the voltage drop due to the current energized from the SBD increases according to the distance from the outermost SBD.
  • the equipotential lines due to the voltage drop due to the return current are distributed on the arc starting from the outermost outer peripheral SBD. Therefore, by forming the separation region 24 as inside the arc as possible, the potential difference applied to the second well region 31 during the reflux operation can be made smaller than the potential difference between the source and drain. The closer the separation region 24 is to the outermost SBD, the smaller the potential difference applied to the second well region 31 can be suppressed.
  • FIG. 4 shows a resistor 15 that simulates the drift layer 20.
  • An electrode 1 is formed on a part of the front surface of the resistor 15, and an electrode 2 is formed on the back surface.
  • the thickness of the resistor 15 is sufficiently small with respect to the lengths of the electrodes 1 and 2. For example, assuming that the length of the electrode 1 is 300 and the length of the electrode 2 is 600, the thickness of the resistor 15 is 30.
  • the resistor 15 may be related to the current distribution and the potential distribution generated outside the outermost peripheral SBD by energizing the reflux current in the drift layer 20 with respect to the SiC-MOSFET 101. It is an approximation.
  • the current distribution and potential distribution of the resistor 15 in FIG. 4 were obtained using T-CAD simulation.
  • FIG. 5 shows the potential distribution in the resistor 15 when the potential difference between the two electrodes is set to 20 V by grounding the electrode 1 and applying ⁇ 20 V to the electrode 2.
  • the electrodes 1 and 2 correspond to the source electrode 80 and the drain electrode 84 in the SiC-MOSFET 101.
  • equipotential lines are distributed on an arc from the end point C of the electrode 1 corresponding to the outermost peripheral SBD of the SiC-MOSFET 101 toward the end direction point C'. Further, on the CC'line, a voltage drop occurs according to the distance from the point C.
  • FIG. 6 shows the potential distribution on the CC'line.
  • the horizontal axis of FIG. 6 shows the distance from the point C standardized by the thickness of the resistor 15.
  • the voltage drop from the end point C of the electrode 1 is smaller than the potential difference between the electrodes 1 and 2 by 10% or more from the end point C of the electrode 1. This is when the distance is 1.15 times or less the thickness of the resistor 15.
  • the voltage drop from the end point C of the electrode 1 is 30% or more or 50% or more smaller than the potential difference between the electrodes 1 and 2, respectively, at the end point of the electrode 1. This is when the distance from C is 0.47 times or less or 0.20 times or less the thickness of the resistor 15.
  • the SiC-MOSFET 101 if the distance between the separation region 24 and the outermost SBD is within 1.15 times the thickness of the drift layer 20, the potential difference applied to the second well region 31 is set to the source electrode.
  • the potential difference between the 80 and the drain electrode 84 can be reduced by 10% or more, and a certain effect can be obtained.
  • the potential difference applied to the second well region 31 is set between the source electrode 80 and the drain electrode 84. It can be reduced by 30% or more with respect to the potential difference between them, and a further effect can be obtained.
  • the potential difference applied to the second well region 31 is set between the source electrode 80 and the drain electrode 84. It can be reduced by 50% or more with respect to the potential difference of, and the effect of each step can be obtained.
  • the on state and the off state will be described as other steady states of the SiC-MOSFET 101.
  • a positive voltage exceeding the threshold voltage is applied to the gate electrode 60, the potential on the surface of the first well region 30 opposed to the gate electrode 60 rises. As a result, the conduction band on the surface of the silicon carbide semiconductor approaches the Fermi level.
  • an inversion layer is formed on the surface of the first well region 30. Since this inversion layer connects the source region 40 and the drift layer 20 with low resistance, the electrical resistance between the source electrode 80 and the drain electrode 84 becomes low resistance and is turned on.
  • the off voltage applied to the drain electrode 84 applies a reverse bias to the pn junction composed of the first well region 30, the second well region 31, and the third well region 32 and the drift layer 20, and mainly impurities.
  • the depletion layer spreads on the side of the drift layer 20 having a low concentration. As a result, the space between the source electrode 80 and the drain electrode 84 becomes a high resistance state capable of maintaining a high withstand voltage, and is turned off.
  • the turn-off operation will be described.
  • the potential of the drain electrode 84 rapidly increases.
  • a reverse bias is applied to the pn junction formed between the second well region 31 and the third well region 32 and the drift layer 20, and the pn junction surface drifts to the second well region 31 and the third well region 32.
  • a depletion layer spreads on both sides of the layer 20.
  • the expansion of the depletion layer increases the hole densities of the non-depleted regions in the second well region 31 and the third well region 32.
  • a displacement current is generated from the second well region 31 and the third well region 32 toward the source electrode 80 via the first non-ohmic contact region 76 and the second non-ohmic contact region 77.
  • the first non-ohmic contact region 76 and the second non-ohmic contact region 77 are non-ohmic connected to the source electrode 80, specifically insulated or shotchied.
  • the thickness of the insulating film is formed even when the source electrode 80 is insulated from the second well region 31 or the third well region 32 by, for example, a thin insulating film. If is thin, the insulating film is destroyed when the source-drain voltage exceeds a certain value. Therefore, a high voltage that destroys the insulating film on the second well region 31 or the third well region 32 is present. Does not occur.
  • the source electrode 80 and the second well region 31 or the third well region 32 are spatially closely adjacent to each other in the first non-ohmic contact region 76 or the second non-ohmic contact region 77. Therefore, the parasitic capacitance of the contact portion becomes very large, and the displacement current can flow from the second well region 31 or the third well region 32 to the source electrode 80 with a small voltage drop through the large parasitic capacitance.
  • the separation region 23 and the separation region 24 form a pnp slit that yields at a constant voltage
  • a high voltage that breaks the insulating film on the second well region 31 and the third well region 32 is suppressed.
  • the punch-through voltage V represented by the equation (2) is designed to be 50 V or less
  • the generated voltage in the second well region 31 can be suppressed to 50 V or less
  • the generated voltage in the third well region 32 can be suppressed to 100 V or less. ..
  • the drain voltage drops rapidly during turn-on operation.
  • the depletion layer formed between the drift layer 20 and the second well region 31 and the third well region 32 in the off state rapidly shrinks. Therefore, the depletion layer formed between the source electrode 80 and the second well region 31 and the third well region 32 rapidly shrinks. Therefore, the displacement current flows from the source electrode 80 into the second well region 31 and the third well region 32.
  • the source electrode 80 is Schottky connected to the second well region 31 in the first non-ohmic contact region 76 and is Schottky connected to the third well region 32 in the second non-ohmic contact region 77
  • the current flowing during the turn-on operation Is opposite to the forward direction of the SBD formed between the second well region 31 or the third well region 32 and the source electrode 80.
  • the SBD to yield at a constant reverse voltage, the voltage generated in the second well region 31 or the third well region 32 is suppressed to a voltage that destroys the insulating film above it. can do.
  • the source electrode 80 and the second well region 31 or the third well region 32 are insulated, and dielectric breakdown occurs at a voltage below a certain value, and the source electrode 80 and the second well region 31 or
  • the third well region 32 By designing the third well region 32 to be energized, the voltage generated in the second well region 31 or the third well region 32 can be suppressed to a voltage or less that destroys the insulating film above the third well region 32. it can.
  • the source electrode 80 and the second well region 31 or the third well region 32 are spatially closely adjacent to each other in the first non-ohmic contact region 76 or the second non-ohmic contact region 77. Therefore, the parasitic capacitance of the contact portion becomes very large, and the displacement current flows from the second well region 31 or the third well region 32 to the source electrode 80 with a small voltage drop by energizing the transient current through the large parasitic capacitance. Can be done.
  • the voltage generated in the second well region 31 or the third well region 32 can be sufficiently suppressed to a voltage or less that destroys the insulating film above the second well region 31 or the third well region 32.
  • the separation region 23 and the separation region 24 form a pnp slit that yields at a constant voltage
  • the insulating films on the second well region 31 and the third well region 32 are destroyed. High voltage is suppressed.
  • the punch-through voltage V represented by the equation (2) is designed to be 50 V or less
  • the generated voltage in the second well region 31 can be suppressed to 50 V or less
  • the generated voltage in the third well region 32 can be suppressed to 100 V or less. ..
  • FIG. 7 is a cross-sectional view of the SiC-MOSFET 101A of the modified example of the first embodiment along the aa'line of FIG.
  • the SiC-MOSFET 101A includes a separation region 25 that penetrates the second well region 31 in the thickness direction.
  • the separation region 25 is made of the same n-type silicon carbide as the drift layer 20.
  • the n-type impurity concentration in the separation region 25 may be the same as the n-type impurity concentration in the drift layer 20, or may be higher or lower than the n-type impurity concentration in the drift layer 20.
  • the separation region 25 is also referred to as a fourth separation region.
  • an outer peripheral Schottky electrode 75 that connects with the separation region 25 is formed on the upper surface of the separation region 25.
  • the separation region 25 contacts the source electrode 80 via the outer peripheral Schottky electrode 75.
  • an SBD is formed in the outer peripheral region.
  • FIG. 8 is a cross-sectional view of the SiC-MOSFET 102 incorporating the SBD, which is the silicon carbide semiconductor device of the second embodiment, along the line aa'of FIG.
  • the SiC-MOSFET 102 differs from the SiC-MOSFET 101 of the first embodiment in that it has a conductive layer 47 on the second well region 31 and the third well region 32.
  • the conductive layer 47 is not ohmic-connected to the second well region 31, but is ohmic-connected to the source electrode 80 via the second-well region contact hole 91 and the third-well region contact hole 92.
  • the source electrode 80 is not ohmic contacted with the second well region 31 and the third well region 32.
  • the second well region 31 and the third well region 32 are in contact with the conductive layer 47, and the conductive layer 47 is ohmic-connected to the source electrode 80. Therefore, the conductive layer 47 and the second well region 31 and the third well region 32 are connected via a high connection capacity mainly composed of a depletion layer capacity.
  • the high connection capacitance between the conductive layer 47 and the second well region 31 and the third well region 32 causes the displacement that occurs from the second well region 31 and the third well region 32 during turn-on and turn-off operations.
  • the current can be exchanged with the conductive layer 47 at a low generated voltage. By lowering the sheet resistance of the conductive layer 47, it is possible to keep the generated voltage in the current path from the second well region 31 or the third well region 32 to the source electrode 80 low.
  • the SiC-MOSFET 102 As a result, according to the SiC-MOSFET 102, the second well region 31, the third well region 32, and the conductive layer due to the displacement current at the time of switching are maintained while maintaining the high bipolar energization suppression ability of maintaining the reflux operation by introducing the separation region 24. It is possible to prevent the insulating film on 47 from being destroyed and to significantly improve the reliability.
  • the conductive layer 47 is formed on the second well region 31 and the third well region 32, but it may be formed on only one of them. In that case, the contact between the well region on the side where the conductive layer 47 is not formed and the source electrode 80 has the same form as the first non-ohmic contact region 76 or the second non-ohmic contact region 77 shown in the first embodiment. It is desirable to be formed.
  • the SiC-MOSFET 102 can be created basically by the same process as the SiC-MOSFET 102 of the first embodiment.
  • the conductive layer 47 is a high-concentration-doped polysilicon, it is only necessary to add a step of forming and patterning the polysilicon in the outer peripheral region of the chip before forming the field insulating film 51.
  • the conductive layer may be a metal such as Al, Ti, Ni or a semimetal such as graphite.
  • FIG. 9 is a cross-sectional view of the SiC-MOSFET 102A of the modified example of the second embodiment along the aa'line of FIG.
  • the SiC-MOSFET 102A is similar to the SiC-MOSFET 102 in that it includes a thin insulating film 56 between the conductive layer 47 and the second well region 31 and the third well region 32.
  • the conductive layer 47 was in contact with the second well region 31 and the third well region 32.
  • the insulating film 56 may be provided between the conductive layer 47 and the second well region 31 and the third well region 32.
  • the conductive layer 47 can be formed in the same process as the gate wiring, the number of masks can be reduced.
  • FIG. 10 is a cross-sectional view of the SiC-MOSFET 103 incorporating the SBD, which is the silicon carbide semiconductor device of the third embodiment, along the line aa'of FIG.
  • the SiC-MOSFET 103 is the SiC-MOSFET 102 of the second embodiment in which the conductive layer 47 is replaced with the first conductive type silicon carbide conductive layer 42.
  • the silicon carbide conductive layer 42 is formed on the surface layers of the second well region 31 and the third well region 32.
  • the impurity concentration of the silicon carbide conductive layer 42 is higher than the impurity concentration of the drift layer 20, for example, about 1 ⁇ 10 18 to 1 ⁇ 10 20 cm -3 . Since the silicon carbide conductive layer 42 is a high-concentration first conductive type semiconductor, it is ohmic-connected to the source electrode 80 via the second well region contact hole 91 and the third well region contact hole 92.
  • the silicon carbide conductive layer 42 exhibits the same function as the conductive layer 47.
  • the silicon carbide conductive layer 42 forms a pn diode with the second well region 31 and the third well region 32. Therefore, during the reflux operation, the current from the silicon carbide conductive layer 42 to the second well region 31 and the third well region 32 is energized in the reverse direction of the diode, so that it hardly flows. Therefore, it is possible to significantly suppress the bipolar energization of the outer peripheral region during the reflux operation.
  • the negative voltage applied to the second well region 31 can be suppressed to a small value. Therefore, as in the first and second embodiments, it is possible to suppress bipolar energization even when a larger negative drain voltage is applied.
  • the displacement current accompanying the rapid rise in the drain voltage is the forward current of the pn diode composed of the second well region 31 and the third well region 32 and the silicon carbide conductive layer 42, and the source electrode has a low generated voltage. It flows to 80. Therefore, a large voltage that breaks the insulating film on the second well region 31 and the third well region 32 is not generated. As a result, a highly reliable silicon carbide semiconductor device can be realized.
  • the displacement current accompanying the sudden drop in the drain voltage flows as the reverse current of the pn diode composed of the second well region 31 and the third well region 32 and the silicon carbide conductive layer 42.
  • the pn diode is formed near the surface of the drift layer 20, and is composed of a second well region 31 and a third well region 32 and a silicon carbide conductive layer 42 having a high impurity concentration. Therefore, the depletion layer capacitance of the pn diode when the reverse bias is applied is very large. Therefore, the displacement current can be applied through the depletion layer capacitance. As a result, a high voltage that breaks the insulating film is not generated in the second well region 31 and the third well region 32. Therefore, a highly reliable silicon carbide semiconductor device can be realized.
  • the silicon carbide conductive layer 42 is formed by injecting ions such as nitrogen or phosphorus after or at the same time after the step of creating the source region 40 and the contact region 35 by ion implantation. May be created.
  • the silicon carbide conductive layer 42 may be formed on the second well region 31 and the third well region 32 by epitaxial growth by the CVD method.
  • the silicon carbide conductive layer 42 is formed inside the second well region 31 and the third well region 32, but it may be formed only inside one of them.
  • the silicon carbide conductive layer 42 may be formed only inside the third well region 32 to which a larger voltage is applied during the reflux operation.
  • bipolar energization can be suppressed to a higher voltage during the reflux operation.
  • the impurity concentrations of the silicon carbide conductive layer 42 in the second well region 31 and the third well region 32 do not necessarily have to be the same, but may be different.
  • FIG. 11 is a cross-sectional view of the SiC-MOSFET 104 incorporating the SBD, which is the silicon carbide semiconductor device of the fourth embodiment, along the line aa'of FIG.
  • the SiC-MOSFET 104 includes a separation region 25 that penetrates the second well region 31 in the thickness direction in the SiC-MOSFET 102 of the second embodiment.
  • the separation region 25 is made of the same n-type silicon carbide as the drift layer 20.
  • the n-type impurity concentration in the separation region 25 may be the same as the n-type impurity concentration in the drift layer 20, or may be higher or lower than the n-type impurity concentration in the drift layer 20.
  • a conductive layer 47 is formed on the upper surface of the separation region 25.
  • the conductive layer 47 which is ohmic-connected to the source electrode 80, is shotki-connected to the separation region 25. As a result, SBD is also formed in the second well region 31.
  • the voltage drop in the outer peripheral region during the reflux operation is suppressed. Therefore, even when the separation region 24 is installed far from the outermost peripheral SBD, the voltage applied to the separation region 24 can be kept high.
  • the yielding operation can be suppressed, and the yielding operation can be suppressed during the reflux operation. Bipolar energization can be further suppressed.
  • the turn-on and turn-off operations of the SiC-MOSFET 104 are the same as those of the SiC-MOSFET 102 of the second embodiment. Further, the method of producing the SiC-MOSFET 104 is almost the same as that of the SiC-MOSFET 102.
  • FIG. 12 is a cross-sectional view of the SiC-MOSFET 104A incorporating the SBD, which is the silicon carbide semiconductor device of the first modification of the fourth embodiment, along the line aa'of FIG.
  • the SiC-MOSFET 104A is provided with a separation region 26 instead of the separation region 25 in the configuration of the SiC-MOSFET 104.
  • the separation region 26 penetrates the third well region 32 in the thickness direction.
  • the separation region 26 is composed of the same n-type silicon carbide as the drift layer 20.
  • the n-type impurity concentration in the separation region 26 may be the same as the n-type impurity concentration in the drift layer 20, or may be higher or lower than the n-type impurity concentration in the drift layer 20.
  • An SBD is formed by the conductive layer 47 and the separated region 26. This makes it possible to reduce the decrease in potential around the separation region 24 and the second well region 31. As a result, even when a large negative voltage is applied to the drain during the reflux operation, the applied voltage between the second well region 31 and the first well region 30 and between the second well region 31 and the conductive layer 47. The applied voltage of is reduced, and the suppression of bipolar energization is realized.
  • FIG. 13 is a cross-sectional view of the SiC-MOSFET 104B incorporating the SBD, which is the silicon carbide semiconductor device of the second modification of the fourth embodiment, along the line aa'of FIG.
  • the SiC-MOSFET 104B has a configuration in which the conductive layer 47 is formed so as to straddle the separation region 24 in the SiC-MOSFET 102 of the second embodiment. As a result, an SBD composed of the separated region 24 and the conductive layer 47 is formed. Therefore, it is possible to reduce the potential drop in the second well region 31 during the reflux operation.
  • a SiC-MOSFET having a built-in SBD in which a separation region 21 is provided in an active region and the separation region 21 is connected to a source electrode 80 via a Schottky electrode 71 formed on the separation region 21 will be described.
  • the SiC-MOSFET does not necessarily have to have a built-in SBD, and a diode that operates in a unipolar type when a reverse voltage is applied to the MOSFET, that is, a unipolar type diode may be built in.
  • a SiC-MOSFET having a built-in reverse conduction diode structure as in Patent Document 4 has the same problems as the SiC-MOSFET having a built-in SBD in the outer peripheral region of the device, and the configuration of each of the above embodiments is applied. It is possible and the effects of each embodiment can be enjoyed.
  • FIG. 14 is a cross-sectional view of the SiC-MOSFET 104C incorporating the reverse conduction diode structure, which is the silicon carbide semiconductor device of the third modification of the fourth embodiment, along the line aa'of FIG.
  • the SiC-MOSFET 104C is the SiC-MOSFET 101 of the first embodiment in which the SBD is not provided in the active region and the first conductive type channel epi layer 27 is provided.
  • the channel epi layer 27 is formed on the surface of the first well region 30 in which the source region 40 is not formed, and the concentration of impurities of the first conductive type is lower than that of the source region 40.
  • the source electrode 80 connects to the channel epi layer 27.
  • the SiC-MOSFET 104C has a built-in unipolar diode that reversely conducts in the active region.
  • the unipolar current is energized from the channel portion during the reverse operation, the bipolar current from the first well region 30 can be suppressed. Even if the configuration of each embodiment is applied to the semiconductor device having such an active region, the effect of each embodiment can be enjoyed.
  • the distance from the channel epi layer 27 formed on the surface of the outermost first well region 30 to the separation region 24 which is the third separation region is 1.15 times the film thickness of the drift layer 20. If it is shorter, the potential difference applied to the second well region 31 can be reduced by 10% or more with respect to the potential difference between the source electrode 80 and the drain electrode 84.
  • each of the above embodiments has a planar type MOSFET in the active region.
  • the range in which each embodiment is effective is not limited to planar MOSFETs.
  • the configuration of each embodiment can be applied to a trench-type MOSFET formed by engraving the surface of a silicon carbide substrate having a gate structure, and the effects of each embodiment can be enjoyed.
  • the outer peripheral structure is flat in the SiC-MOSFET described in each of the above embodiments, the outer peripheral structure may be carved in the depth direction by using, for example, a trench forming step of a trench type MOSFET.
  • Embodiment 5 the silicon carbide semiconductor device of the above-described first embodiment is applied to a power conversion device.
  • the present invention is not limited to a specific power conversion device, the case where the silicon carbide semiconductor device of the first to fourth embodiments is applied to the three-phase inverter will be described below as the fifth embodiment.
  • FIG. 15 is a block diagram showing a configuration of a power conversion system to which the power conversion device according to the present embodiment is applied.
  • the power conversion system shown in FIG. 15 includes a power supply 100, a power conversion device 200, and a load 300.
  • the power source 100 is a DC power source, and supplies DC power to the power converter 200.
  • the power supply 100 can be configured by various types.
  • the power supply 100 can be composed of, for example, a DC system, a solar cell, or a storage battery, or can be composed of a rectifier circuit or an AC / DC converter connected to an AC system. Further, the power supply 100 may be configured by a DC / DC converter that converts the DC power output from the DC system into a predetermined power.
  • the power conversion device 200 is a three-phase inverter connected between the power supply 100 and the load 300.
  • the power conversion device 200 converts the DC power supplied from the power source 100 into AC power, and supplies AC power to the load 300.
  • the power conversion device 200 includes a main conversion circuit 201, a drive circuit 202, and a control circuit 203.
  • the main conversion circuit 201 converts DC power into AC power and outputs it.
  • the drive circuit 202 outputs a drive signal for driving each switching element of the main conversion circuit 201.
  • the control circuit 203 outputs a control signal for controlling the drive circuit 202 to the drive circuit 202.
  • the drive circuit 202 off-controls each normally-off type switching element by making the voltage of the gate electrode and the voltage of the source electrode the same potential.
  • the load 300 is a three-phase electric motor driven by AC power supplied from the power converter 200.
  • the load 300 is not limited to a specific application, and is an electric motor mounted on various electric devices.
  • the load 300 is used as an electric motor for a hybrid vehicle, an electric vehicle, a railroad vehicle, an elevator, or an air conditioner.
  • the main conversion circuit 201 includes a switching element and a freewheeling diode (not shown), and when the switching element switches, the DC power supplied from the power supply 100 is converted into AC power and supplied to the load 300.
  • the main conversion circuit 201 is a two-level three-phase full bridge circuit, and has six switching elements and each switching element. It can consist of six anti-parallel freewheeling diodes.
  • the silicon carbide semiconductor device according to any one of the above-described embodiments 1-4 is applied to each switching element of the main conversion circuit 201.
  • the six switching elements are connected in series for each of the two switching elements to form an upper and lower arm, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit. Then, the output terminals of the upper and lower arms, that is, the three output terminals of the main conversion circuit 201 are connected to the load 300.
  • the drive circuit 202 generates a drive signal for driving the switching element of the main conversion circuit 201 and supplies it to the control electrode of the switching element of the main conversion circuit 201. Specifically, according to the control signal from the control circuit 203 described later, a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrodes of each switching element.
  • the drive signal is a voltage signal (on signal) equal to or higher than the threshold voltage of the switching element
  • the drive signal is a voltage equal to or lower than the threshold voltage of the switching element. It becomes a signal (off signal).
  • the control circuit 203 controls the switching element of the main conversion circuit 201 so that the desired power is supplied to the load 300. Specifically, the time (on time) at which each switching element of the main conversion circuit 201 should be in the on state is calculated based on the power to be supplied to the load 300.
  • the main conversion circuit 201 can be controlled by PWM control that modulates the on-time of the switching element according to the voltage to be output.
  • a control command is output to the drive circuit 202 so that an on signal is output to the switching element that should be turned on at each time point and an off signal is output to the switching element that should be turned off.
  • the drive circuit 202 outputs an on signal or an off signal as a drive signal to the control electrode of each switching element according to this control signal.
  • the silicon carbide semiconductor device of each of the first to fourth embodiments is applied as the switching element of the main conversion circuit 201, the power is low loss and the reliability of high-speed switching is improved. A conversion device can be realized.
  • the silicon carbide semiconductor device of Embodiment 1-4 is not limited to this, and can be applied to various power conversion devices.
  • a two-level power converter is used, but a three-level or multi-level power converter may be used, and when power is supplied to a single-phase load, a single-phase inverter is used.
  • the silicon carbide semiconductor device of 1-4 may be applied.
  • the power conversion device to which the silicon carbide semiconductor device of Embodiment 1-4 is applied is not limited to the case where the above-mentioned load is an electric motor, and is, for example, a discharge machine, a laser machine, or an induction heating cooker. It can also be used as a power supply device for a device or non-contact power supply system, and can also be used as a power conditioner for a photovoltaic power generation system, a power storage system, or the like.
  • each embodiment can be freely combined, and each embodiment can be appropriately modified or omitted within the scope of the invention.
  • the present invention has been described in detail, the above description is exemplary in all embodiments and the invention is not limited thereto. It is understood that innumerable variations not illustrated can be assumed without departing from the scope of the present invention.
  • resistor 15 resistor, 20 drift layer, 21-26 separation region, 30 1st well region, 31 2nd well region, 32 3rd well region, 25 contact region, 27 channel epi layer, 37 JTE region, 40 source region, 42 Silicon carbide conductive layer, 47 conductive layer, 50 gate insulating film, 51 field insulating film, 55 interlayer insulating film, 56 insulating film, 60 gate electrode, 70 ohmic electrode, 71 Schottky electrode, 75 outer peripheral Schottky electrode, 76 first Non-ohmic contact area, 77 second non-ohmic contact area, 80 source electrode, 81 gate pad, 82 gate wiring, 84 drain electrode, 90 1st well area contact hole, 91 2nd well area contact hole, 95 gate contact hole, 100 power supply, 200 power conversion device, 201 main conversion circuit, 202 drive circuit, 203 control circuit, 300 load.

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Abstract

本発明は、炭化珪素半導体装置において、還流動作時に終端ウェル領域に印加される電圧を緩和することでバイポーラ通電を抑制することを目的とする。ＳｉＣ－ＭＯＳＦＥＴ１０１は、ドリフト層（２０）の表層に、いずれも第２導電型の、複数の第１ウェル領域（３０）、第２ウェル領域（３１）、第３ウェル領域（３２）を備える。第３ウェル領域（３２）は、第２ウェル領域（３１）の第１ウェル領域（３０）とは反対の側に設けられる。第１ウェル領域（３０）を含むユニットセルはユニポーラ型ダイオードを内蔵する。ＳｉＣ－ＭＯＳＦＥＴ１０１は、ユニポーラ型ダイオードとオーミック電極（７０）に接続し、第２ウェル領域（３１）および第３ウェル領域（３２）にはオーミック接続しないソース電極（８０）を備える。

Description

炭化珪素半導体装置および電力変換装置
　本発明は、炭化珪素で構成される炭化珪素半導体装置および電力変換装置に関する。
　炭化珪素（ＳｉＣ）を用いて構成されるｐｎダイオードに、順方向電流すなわちバイポーラ電流を流し続けると、結晶中に積層欠陥が発生して順方向電圧がシフトする、という信頼性上の問題が知られている。これは、ｐｎダイオードを通して注入された少数キャリアが多数キャリアと再結合する際の再結合エネルギーにより、炭化珪素基板に存在する基底面転位などを起点として、面欠陥である積層欠陥が拡張するためと考えられている。この積層欠陥は、電流の流れを阻害するため、積層欠陥の拡張により電流が減少して順方向電圧が増加し、半導体装置の信頼性の低下を引き起こす。
　このような順方向電圧の増加は、炭化珪素を用いた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）においても同様に発生する。縦型ＭＯＳＦＥＴは、ソース－ドレイン間に寄生ｐｎダイオード（ボディダイオード）を備えており、順方向電流がこのボディダイオードに流れると、ｐｎダイオードと同様の信頼性低下を引き起こす。従って、ＳｉＣ－ＭＯＳＦＥＴのボディダイオードをＭＯＳＦＥＴの還流ダイオードとして用いる場合には、ＭＯＳＦＥＴ特性の低下が発生する場合がある。
　上記のような寄生ｐｎダイオードへの順方向電流の通電による信頼性上の問題を解決する方法の一つとして、特許文献１で示されるように、寄生ｐｎダイオードに順方向電流を長時間流すストレス印加を行ない、ストレス印加前後での順方向電圧の変化を測定して、順方向電圧の変化の大きい素子を製品から排除（スクリーニング）する方法がある。しかしながら、この方法では、通電時間が長くなり、欠陥の多いウエハを使用すると不良品が多く発生するというデメリットがある。
　また、別の方法として、ＭＯＳＦＥＴ等、ユニポーラ型トランジスタである半導体装置に、多数キャリアのみで通電するユニポーラ型ダイオードを還流ダイオードとして内蔵する方法がある。例えば特許文献２と特許文献３には、ユニポーラ型ダイオードであるショットキバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）をＭＯＳＦＥＴのユニットセル内に内蔵させる方法が記載されている。
　このような、活性領域にユニポーラ型ダイオードを内蔵したユニポーラ型トランジスタを炭化珪素半導体装置に適用する場合、ユニポーラ型ダイオードの拡散電位すなわち通電動作が始まる電圧をｐｎ接合の拡散電位よりも低く設計することにより、還流動作時にボディダイオードにバイポーラ電流が流れないようにして、活性領域のユニポーラ型トランジスタの特性劣化を抑制することができる。
　また、特許文献４には、活性領域であるｐ型のウェル領域上にｎ型のチャネルエピ層が形成されたＭＯＳＦＥＴが開示されている。チャネルエピ層は閾値電圧以下のゲート電圧でユニポーラ型ダイオードとして動作する。そして、ユニポーラ型ダイオードの立ち上がり電圧はｐ型のウェル領域とｎ型のドリフト層とから形成されるｐｎダイオードの動作電圧よりも低く設計される。このようなＭＯＳＦＥＴも、活性領域にユニポーラ型ダイオードを内蔵したユニポーラ型トランジスタの一つと言うことができ、ＳＢＤを内蔵したＭＯＳＦＥＴと同様の効果が期待できる。
　しかしながら、活性領域にユニポーラ型ダイオードが内蔵されたユニポーラ型トランジスタにおいても、活性領域以外の領域である終端領域では、構造上ユニポーラ型ダイオードを配置し難いところに寄生ｐｎダイオードが形成されることがある。例えば、ゲートパッド近傍または半導体装置終端部近傍の領域では、ソース電極よりも外周側に張り出した終端ウェル領域が形成されており、終端ウェル領域とドリフト層との間で寄生ｐｎダイオードが形成されている。そして、この箇所には、ショットキ電極が形成されておらず、ユニポーラ型ダイオードが形成されていない。終端ウェル領域にショットキ電極が無いため、終端ウェル領域とドリフト層とによって形成されるｐｎダイオードにソース電極とドレイン電極との間の電圧が印加され、このｐｎダイオードにバイポーラ電流が流れることになる。以下、この現象を「バイポーラ通電」と称する。
　このような箇所に基底面転位などの起点が存在すると、積層欠陥が拡張し、トランジスタの耐圧が低下してしまうことがある。具体的にはトランジスタがオフ状態のときに漏れ電流が発生し、漏れ電流による発熱によって素子または回路が破壊してしまうことがある。
　この問題を回避するためには、終端ウェル領域とドリフト層とによって形成されるｐｎダイオードにバイポーラ電流が流れないようにすればよく、例えば半導体装置の動作中にソース－ドレイン間の印加電圧を一定値以下に制限すればよい。その方法として、チップサイズを拡大し、１チップ当たりの内蔵ＳＢＤの微分抵抗を低減すれば、還流電流が流れた際に発生するソース－ドレイン間電圧が低減される。しかし、チップサイズが大きくなり、コストが増大するデメリットが生じる。
　チップサイズを拡大することなく、終端ウェル領域とドリフト層によって形成されるｐｎダイオードの順方向動作を抑制する方法として、終端ウェル領域の各箇所とソース電極との間に形成される通電経路の抵抗を高める方法がある。通電経路の抵抗を高める方法として、特許文献５には、終端ウェル領域とソース電極とのコンタクト抵抗を高めた構成が開示されている。このような構成にすると、終端ウェル領域とドリフト層とによって形成されるｐｎダイオードにバイポーラ電流が流れた際、コンタクト抵抗の抵抗成分によって電圧降下が生じるため、終端ウェル領域の電位がソース電位と乖離し、その分、ｐｎダイオードにかかる順方向電圧が低減する。したがって、バイポーラ電流の通電を抑制することができる。
　一方、炭化珪素に代表されるワイドギャップ半導体装置において特に顕著な現象として、スイッチング時にウェル領域に流れる変位電流による素子の破壊が知られている。ＭＯＳ構造を有する炭化珪素半導体装置がスイッチングしたときに、比較的面積の大きなｐ型のウェル領域内を素子の平面方向に変位電流が流れ、この変位電流とウェル領域のシート抵抗とによって、ウェル領域内に高電圧が発生する。そして、ウェル領域上に絶縁膜を介して形成された電極との間で絶縁膜の絶縁破壊が起こることにより、素子が破壊される。例えば、ウェル領域の電位が５０Ｖ以上に変動し、その上に、厚さ５０ｎｍの酸化珪素膜を介して電位がおよそ０Ｖのゲート電極が形成されている場合、酸化珪素膜に１０ＭＶ／ｃｍの高電界が印加され、絶縁破壊する場合がある。
　この現象がワイドギャップ半導体装置において顕著に発生する理由は、以下の２つである。一つは、ワイドギャップ半導体に形成されたｐ型ウェル領域の不純物準位が、シリコンに形成されたｐ型ウェル領域の不純物準位に比べて深いため、ワイドギャップ半導体におけるｐ型ウェル領域のシート抵抗がシリコンにおけるｐ型ウェル領域のシート抵抗より格段に高くなるためである。もう一つは、ワイドギャップ半導体の絶縁破壊電界がシリコン半導体の絶縁破壊電界よりも高いことを活かし、ワイドギャップ半導体装置では低抵抗で不純物濃度が高いｎ型ドリフト層が使用されるためである。そのため、ワイドギャップ半導体装置ではシリコン半導体装置に比べて、ｎ型ドリフト層とｐ型ウェル領域との間に形成されるｐｎ接合に生じる空乏層の容量が非常に大きくなり、その結果、スイッチング時に大きな変位電流が流れる。
　スイッチング速度が大きくなるほど、変位電流は大きくなり、ウェル領域に発生する電圧も高くなる。変位電流によって発生する電圧を低減する方法として、例えば特許文献６には、ｐ型ウェル領域の一部に低抵抗なｐ型層を形成する方法が提案されている。
　以上をまとめると、活性領域にユニポーラ型ダイオードを内蔵した炭化珪素ＭＯＳＦＥＴにおいては、外周領域など一部のｐ型ウェル領域からバイポーラ通電しやすいという特徴がある。バイポーラ通電を抑制するために、当該ｐ型ウェル領域とソース電極の抵抗を高くするという方策が考えられる。しかし、この方策はスイッチング時の変位電流通電時に大電圧を発生させてしまう。当該ｐ型ウェル領域は、還流動作時には高抵抗で電流を流さないが、変位電流通電時には、上部にある絶縁膜を破壊するような電圧を発生させないことが求められる。
　これらの要請を満たす構造として、例えば特許文献７のように、外周領域などのｐ型ウェル領域とソース電極との接続をｐｎｐスリット構造のような非線形抵抗にする構造が考えられる。この構造であれば、還流動作時に印加される程度の電圧ではバイポーラ通電を抑制でき、スイッチング時には、絶縁膜が破壊されるような電圧に到達するまでに、降伏することで破壊を防止できる。
　他にも、外周領域などのｐ型ウェル領域上に、ｐ型ウェル領域にオーミック接続せずソース電極に接続された導電性層を形成し、ソース電極がｐ型ウェル領域の空乏層容量を介してｐ型ウェル領域に接続することで、変位電流は低い電圧で通電しつつ、還流動作時のバイポーラ通電は抑制する、といった方策が考えられる。
特開２０１４－１７５４１２号公報 特開２００３－０１７７０１号公報 国際公開第２０１４／０３８１１０号 国際公開第２０１３／０５１１７０号 国際公開第２０１４／１６２９６９号 国際公開第２０１０／０９８２９４号 国際公開第２０１７／１７９１０２号
　以上の説明の通り、ＳＢＤ内蔵ＭＯＳＦＥＴなどの活性領域にユニポーラ型ダイオードを内蔵した素子では、終端ウェル領域における還流動作時のバイポーラ通電を抑制するため、終端のｐ型ウェル領域がソース電極とオーミック接続されていない、すなわち電気的に分離されている必要がある。そのため、終端ウェル領域は、活性領域とは別に形成されているか、非常に高い抵抗で接続されている必要がある。
　高耐圧の素子において上記の要求を実現することは難しい。活性領域は、ユニポーラ型ダイオードを活性領域に内蔵しているため、ボディダイオードの動作を抑制しつつ、大きなユニポーラ電流を還流動作時に通電することができる。この時、高耐圧素子では、高いドリフト層抵抗によりドレイン電圧に高電圧が印加される。そして、ボディダイオードを構成する活性領域のウェル領域には、内蔵されたユニポーラ型ダイオードにより、ｐｎダイオードが動作しない程度の電圧しか印加されていない。
　一方で終端ウェル領域においては、活性領域のボディダイオードに印加される電圧に加えて、ドリフト層に流れるユニポーラ電流による電圧降下分が印加される。終端ウェル領域に実際に印加される電圧は、終端ウェル領域が、最近接のユニポーラ型ダイオードからどれほど離れた領域まで形成されているか、およびドリフト層による電圧降下がどの程度生じているかによって変わってくる。終端ウェル領域は、一般に、ゲート配線領域とゲートパッド領域を包含するように形成され、最近接のユニポーラ型ダイオードから十分に離れた領域まで形成される。そのため、終端ウェル領域には、ほぼドレイン電圧からｐｎ接合の拡散電圧を引いた電圧が印加され、その電圧値は一般に高耐圧品ほどドリフト層抵抗の増大により大きくなる。
　従って、終端ウェル領域に印加される電圧の増大により、使用状況によっては、ソース電極と終端ウェル領域との電気的分離、およびソース領域に接続された活性領域で和えるウェル領域と終端ウェル領域との電気的分離が困難になる。そして、パンチスルーが生じることで活性領域のウェル領域と終端領域のウェル領域が導通し、終端ウェル領域からバイポーラ通電が生じてしまう。
　特許文献７に示されるｐｎｐ型のスリット構造を用いて、ソース電極に接続されたウェル領域と終端ウェル領域とを分離した場合であっても、高耐圧向けの素子において、還流動作時にドレインに高々５０Ｖの負電圧が印加された場合には、ｐｎｐスリットのパンチスルー現象によって終端ウェル領域からバイポーラ通電が生じうるという課題が残存していた。
　本発明は上述のような課題を解決するためになされたものであり、炭化珪素半導体装置において、還流動作時に終端ウェル領域におけるバイポーラ通電を抑制することを目的とする。
　本発明の炭化珪素半導体装置は、第１導電型の炭化珪素からなる半導体基板と、半導体基板上に形成された第１導電型のドリフト層と、ドリフト層の表層に設けられた複数の第２導電型の第１ウェル領域と、ドリフト層の表層において、最外周の第１ウェル領域との間に第１導電型の第２離間領域を挟んで設けられた第２導電型の第２ウェル領域と、ドリフト層の表層において、第２ウェル領域の第１ウェル領域とは反対の側に、第２ウェル領域との間に第１導電型の第３離間領域を挟んで設けられた第２導電型の第３ウェル領域と、第１ウェル領域の表層に形成された第１導電型のソース領域と、第１ウェル領域上に形成され、第１ウェル領域とオーミック接続するオーミック電極と、第１ウェル領域、第２ウェル領域、および第３ウェル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第３ウェル領域上のゲート絶縁膜上に形成されたゲートパッドと、を備え、第１ウェル領域を含むユニットセル内にユニポーラ型ダイオードを内蔵し、ユニポーラ型ダイオードとオーミック電極に接続し、第２ウェル領域および第３ウェル領域にはオーミック接続しないソース電極を備える。
　本発明の炭化珪素半導体装置は、終端領域において、第２ウェル領域および第３ウェル領域がソース電極とオーミック接続していないため、還流動作時に第２ウェル領域および第３ウェル領域にバイポーラ電流が流れにくい。本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１のＳｉＣ－ＭＯＳＦＥＴの上面図である。 実施の形態１のＳｉＣ－ＭＯＳＦＥＴの、図１のａ－ａ´線に沿った断面図である。 実施の形態１のＳｉＣ－ＭＯＳＦＥＴの炭化珪素半導体の部分を主に示す上面図である。 ＳｉＣ－ＭＯＳＦＥＴの還流動作時のドリフト層における電位分布のシミュレーションに用いた抵抗体を示す図である。 ＳｉＣ－ＭＯＳＦＥＴの還流動作時のドリフト層における電位分布のＴ－ＣＡＤシミュレーション結果を示す図である。 図５のＣ－Ｃ´線上の電位分布を示す図である。 実施の形態１の変形例のＳｉＣ－ＭＯＳＦＥＴの、図１のａ－ａ´線に沿った断面図である。 実施の形態２のＳｉＣ－ＭＯＳＦＥＴの、図１のａ－ａ´線に沿った断面図である。 実施の形態２の変形例のＳｉＣ－ＭＯＳＦＥＴの、図１のａ－ａ´線に沿った断面図である。 実施の形態３のＳｉＣ－ＭＯＳＦＥＴの、図１のａ－ａ´線に沿った断面図である。 実施の形態４のＳｉＣ－ＭＯＳＦＥＴの、図１のａ－ａ´線に沿った断面図である。 実施の形態４の第１変形例のＳｉＣ－ＭＯＳＦＥＴの、図１のａ－ａ´線に沿った断面図である。 実施の形態４の第２変形例のＳｉＣ－ＭＯＳＦＥＴの、図１のａ－ａ´線に沿った断面図である。 実施の形態４の第３変形例のＳｉＣ－ＭＯＳＦＥＴの、図１のａ－ａ´線に沿った断面図である。 電力変換システムの構成を示すブロック図である。
　以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
　本明細書に記載の実施の形態においては、半導体装置の一例として、炭化珪素（ＳｉＣ）半導体装置であり、第１導電型をｎ型、第２導電型をｐ型としたｎチャネル炭化珪素ＭＯＳＦＥＴを例に挙げて説明する。電位の高低についての記述は、第１導電型をｎ型、第２導電型をｐ型とした場合に対する記述であり、第１導電体をｐ型、第２導電型をｎ型とした場合には、電位の高低の記述も逆になる。
　本明細書においては、半導体装置全体のうち、ユニットセルが周期的に並ぶ領域を活性領域とし、活性領域以外の領域を終端領域とする。
　＜Ａ．実施の形態１＞
　＜Ａ－１．構成＞
　まず、実施の形態１の炭化珪素半導体装置の構成を説明する。
　図１は、実施の形態１の炭化珪素半導体装置であるショットキダイオード（ＳＢＤ）を内蔵した炭化珪素ＭＯＳＦＥＴ（以下、単に「ＳｉＣ－ＭＯＳＦＥＴ」と称する）１０１を上面から見た平面模式図である。図１において、ＳｉＣ－ＭＯＳＦＥＴ１０１の上面の一部にはゲートパッド８１が形成されており、これに隣接してソース電極８０が形成されている。また、ゲートパッド８１から延びるように、ゲート配線８２が形成されている。なお、本明細書では以下に様々な実施の形態のＳｉＣ－ＭＯＳＦＥＴを説明するが、図１はそれら各実施の形態のＳｉＣ－ＭＯＳＦＥＴの上面図でもある。
　図２は、ＳｉＣ－ＭＯＳＦＥＴ１０１のソース電極８０からゲート配線８２にかけてのａ－ａ´断面を示している。また、図３は、ＳｉＣ－ＭＯＳＦＥＴ１０１の主に炭化珪素半導体の部分を示す上面図である。
　図２において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。ドリフト層２０のうち、図１に示したゲート配線８２が設けられている領域にほぼ対応する位置の表層には、図３に示すように、ｐ型の炭化珪素で構成される第３ウェル領域３２が設けられている。
　ドリフト層２０の表層のうち、図１に示したソース電極８０が設けられている領域の下部には、図２に示すように、ｐ型の炭化珪素で構成される第１ウェル領域３０が複数設けられている。各第１ウェル領域３０の表層には、第１ウェル領域３０の外周から所定の間隔だけ内部に入った位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。
　各第１ウェル領域３０の表層のソース領域４０より内側には、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３５が形成されている。各第１ウェル領域３０のコンタクト領域３５より内側には、各第１ウェル領域３０を厚み方向に貫通する離間領域２１が形成されている。離間領域２１を第１離間領域とも称する。離間領域２１は、ドリフト層２０と同じｎ型の炭化珪素で構成される。離間領域２１のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。さらに離間領域２１は、ドリフト層２０の表面上に彫り込むように形成されたトレンチ構造に一部または全領域が含まれていてもよい。
　離間領域２１の上面には、離間領域２１とショットキ接続するショットキ電極７１が形成されている。ここで、ショットキ電極７１は、上面から見て、少なくとも対応する離間領域２１を含むように形成されていることが望ましい。
　また、ソース領域４０の上面にはオーミック電極７０が形成されている。オーミック電極７０とショットキ電極７１の上には、コンタクト領域３５に接続されるソース電極８０が形成されている。第１ウェル領域３０は、低抵抗のコンタクト領域３５を介して、オーミック電極７０との間で電子および成功の授受を容易に行うことができる。
　隣り合う２つの第１ウェル領域３０の間のドリフト層２０の領域は、ｎ型の離間領域２２である。離間領域２２のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。第１ウェル領域３０、隣り合う第１ウェル領域３０の間の離間領域２２、および各第１ウェル領域３０内のソース領域４０、の上面には、ゲート絶縁膜５０が形成されている。ゲート絶縁膜５０上の少なくとも第１ウェル領域３０の上部には、ゲート電極６０が形成されている。第１ウェル領域３０のうち、ゲート絶縁膜５０を介してゲート電極６０に対向する表層をチャネル領域と呼ぶ。
　ドリフト層２０の表層において、最外周の第１ウェル領域３０の外側には、離間領域２３を挟んで第２ウェル領域３１が形成されている。言い換えれば、離間領域２３は、第１ウェル領域３０と第２ウェル領域３１との間の領域である。離間領域２３は、ドリフト層２０と同じｎ型の炭化珪素で構成される。離間領域２３のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。離間領域２３と、これを両側から挟む第１ウェル領域３０および第２ウェル領域３１は、平面方向にｐｎｐの接触構造を形成している。本明細書では、このような構造をｐｎｐスリットと称する。離間領域２３を第２離間領域とも称する。第２ウェル領域３１上にもゲート絶縁膜５０が形成されている。第２ウェル領域３１上のゲート絶縁膜５０上には、第１ウェル領域３０上に形成されたゲート電極６０と電気的に接続されたゲート電極６０が形成されている。
　第２ウェル領域３１は、離間領域２３を介して第１ウェル領域３０と隣接する。第２ウェル領域３１はソース電極８０と非オーミック接続されている。図２では、第２ウェル領域３１上の層間絶縁膜５５、ゲート電極６０、およびゲート絶縁膜５０を開口して第２ウェル領域コンタクトホール９１が形成され、第２ウェル領域コンタクトホール９１の下部に第１非オーミックコンタクト領域７６が形成されている。そして、第２ウェル領域３１は第１非オーミックコンタクト領域７６を介してソース電極８０と接続されている。しかし、図２に示す構成は一例であり、第２ウェル領域３１がソース電極８０と非オーミック接続されていれば他の構成でもよい。
　例えば、第２ウェル領域３１はソース電極８０とショットキ接続されていてもよい。あるいは、第２ウェル領域３１上にｎ型炭化珪素領域が形成され、ｎ型炭化珪素領域とソース電極８０とがオーミック接続されることで、ソース電極８０と第２ウェル領域３１とがｐｎ接合によりダイオード接続されてもよい。また、明示的にソース電極８０とのコンタクトを形成しなくとも、離間領域２３の幅を一定以上短く設計することにより、ｐｎｐスリットのパンチスルーを利用した非線形抵抗を介して、第２ウェル領域３１がソース電極８０と非オーミック接続されていてもよい。また、第２ウェル領域３１はｎ型の離間領域によって分断され、複数の領域で構成されていてもよい。その場合、全ての第２ウェル領域３１が離間領域２３を介して第１ウェル領域と隣接している必要はないし、全ての第２ウェル領域３１上にゲート絶縁膜５０が形成されている必要はない。
　ドリフト層２０の表層において、第２ウェル領域３１の外側には、離間領域２４を挟んで第３ウェル領域３２が形成されている。言い換えれば、離間領域２４は、第２ウェル領域３１と第３ウェル領域３２との間の領域である。離間領域２４を第３離間領域とも称する。離間領域２４は、ドリフト層２０と同じｎ型の炭化珪素で構成される。離間領域２４のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。離間領域２４と、これを両側から挟む第２ウェル領域３１および第３ウェル領域３２は、平面方向にｐｎｐの接触構造、すなわちｐｎｐスリットを形成している。
　第３ウェル領域３２はソース電極８０と非オーミック接続されている。図２では、第３ウェル領域３２上の層間絶縁膜５５、ゲート電極６０、およびゲート絶縁膜５０を開口して第３ウェル領域コンタクトホール９２が形成され、第３ウェル領域コンタクトホール９２の下部に第２非オーミックコンタクト領域７７が形成されている。そして、第３ウェル領域３２は第２非オーミックコンタクト領域７７を介してソース電極８０と接続されている。しかし、図２に示す構成は一例あり、第３ウェル領域３２がソース電極８０と非オーミック接続されていれば他の構成でもよい。
　例えば、第３ウェル領域３２はソース電極８０とショットキ接続されていてもよい。あるいは、第３ウェル領域３２上にｎ型炭化珪素領域が形成され、ｎ型炭化珪素領域とソース電極８０とがオーミック接続されることで、ソース電極８０と第３ウェル領域３２とがｐｎ接合によりダイオード接続されてもよい。また、明示的にソース電極８０とのコンタクトを形成しなくとも、離間領域２４の幅を一定以上短く設計することにより、ｐｎｐスリットのパンチスルーを利用した非線形抵抗を介して、第３ウェル領域３２がソース電極８０と非オーミック接続されていてもよい。
　ゲート電極６０とソース電極８０の間には、層間絶縁膜５５が形成されている。また、第３ウェル領域３２の上方のゲート電極６０は、層間絶縁膜５５を開口して形成されたゲートコンタクトホール９５を介してゲート配線８２と接続されている。また、第３ウェル領域３２の外周側、すなわち第１ウェル領域３０と反対の側には、ドリフト層２０の表層にＪＴＥ領域３７が形成されている。ＪＴＥ領域３７はｐ型の炭化珪素で構成され、その不純物濃度は第２ウェル領域３１の不純物濃度より低い。
　第３ウェル領域３２上には、ゲート絶縁膜５０より膜厚の大きなフィールド絶縁膜５１、または、ゲート絶縁膜５０が形成されている。フィールド絶縁膜５１は、離間領域２４をまたぎ、第２ウェル領域３１上にまで形成されていてもよい。
　活性領域において、オーミック電極７０、ショットキ電極７１およびコンタクト領域３５上のソース電極８０は、層間絶縁膜５５およびゲート絶縁膜５０を貫通して形成された第１ウェル領域コンタクトホール９０を介して、層間絶縁膜５５上のソース電極８０と接続されている。
　半導体基板１０の裏面側には、ドレイン電極８４が形成されている。
　離間領域２３と離間領域２４において、ｐｎｐスリットのパンチスルー現象を用いて、スイッチング時のパンチスルー電圧を一定値に制限する場合、スリット幅をＷとして、特許文献７と同様に下記の一次元ポアソン方程式においてｘ＝Ｗの解として与えられるパンチスルー電圧Ｖを制御すればよい。
Figure JPOXMLDOC01-appb-M000002
　上記のポアソン方程式においてｘ＝Ｗの解であるパンチスルー電圧Ｖは、
Figure JPOXMLDOC01-appb-M000003
 と示される。ここでφは電位分布、ｘは平面方向の距離、ｑは素電荷、Ｎは実効不純物濃度、εが半導体の誘電率である。
　次に、第１ウェル領域３０、第２ウェル領域３１、第３ウェル領域３２の平面的な位置関係について、図３を用いて説明する。まず、ＳｉＣ－ＭＯＳＦＥＴ１０１の活性領域を形成する第１ウェル領域３０を取り囲むように第２ウェル領域３１が形成される。さらにその外側を取り囲むように第３ウェル領域３２が形成される。そのためゲート配線８２またはゲートパッド８１は主に第３ウェル領域３２上に形成される。
　図３ではゲート配線８２が、活性領域を取り囲むように形成される場合を考えたが、ゲートパッド８１またはゲート配線８２がＳｉＣ－ＭＯＳＦＥＴ１０１の中心線付近に形成される場合も考えられる。この場合も、第３ウェル領域３２はゲートパッド８１およびゲート配線８２の下部に形成され、第３ウェル領域３２と第１ウェル領域３０の間に第２ウェル領域３１が形成される。
　＜Ａ－２．製造方法＞
　次に、本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴ１０１の製造方法について説明する。
　まず、半導体基板１０の上に、化学気相堆積法（ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、５から２００μｍの厚さのドリフト層２０をエピタキシャル成長させる。半導体基板１０は、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有し、ｎ型で低抵抗の炭化珪素からなる。ドリフト層２０は、ｎ型不純物濃度が１×１０１４から１×１０１７ｃｍ－３の炭化珪素である。
　続いて、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型不純物のＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．３から３μｍ程度とする。また、Ａｌのドーピング濃度は、１×１０１７から１×１０１９ｃｍ－３の範囲であり、ドリフト層２０の不純物濃度より高くする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域が第１ウェル領域３０、第２ウェル領域３１および第３ウェル領域３２となる。
　次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型不純物のＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．３から３μｍ程度とする。また、Ａｌのドーピング濃度は、１×１０１６から１×１０１８ｃｍ－３の範囲であり、ドリフト層２０の不純物濃度より高く、かつ、第１ウェル領域３０の不純物濃度よりも低いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３７となる。同様に、第１ウェル領域３０の表面の所定の領域に第１ウェル領域３０の不純物濃度より高い不純物濃度でＡｌをイオン注入することにより、コンタクト領域３５を形成する。
　つづいて、ドリフト層２０の表面の第１ウェル領域３０の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは第１ウェル領域３０の厚さより浅いものとする。また、Ｎのドーピング濃度は、１×１０１８から１×１０２１ｃｍ－３の範囲であり、第１ウェル領域３０のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
　次に、熱処理装置により、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００から１９００℃の温度で、３０秒から１時間のアニールを行う。このアニールにより、イオン注入されたＮおよびＡｌを電気的に活性化させる。
　つづいて、ＣＶＤ法またはフォトリソグラフィ技術等を用いて、第１ウェル領域３０が形成された領域にほぼ対応する活性領域を除く領域の炭化珪素半導体層の上に、膜厚が０．３から２μｍの酸化珪素からなるフィールド絶縁膜５１を形成する。
　次に、フィールド絶縁膜５１に覆われていない炭化珪素表面を熱酸化して、所望の厚みのゲート絶縁膜５０である酸化珪素膜を形成する。つづいて、ゲート絶縁膜５０およびフィールド絶縁膜５１の上に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。つづいて、層間絶縁膜５５とゲート絶縁膜５０を貫き、活性領域内のコンタクト領域３５とソース領域４０とに到達する第１ウェル領域コンタクトホール９０を形成する。同様に、第２ウェル領域３１に到達する第２ウェル領域コンタクトホール９１と、第３ウェル領域３２に到達する第３ウェル領域コンタクトホール９２の一部分を形成する。この時、フォトマスクを１枚増やし、２段階で加工する等の方法により、第１ウェル領域コンタクトホール９０は半導体基板１０まで完全に開口するが、第２ウェル領域コンタクトホール９１と第３ウェル領域コンタクトホール９２に関しては、完全には開口しない状態とし、次の工程にてシリサイドが形成されないようにする。
　もちろん、シリサイドが形成された場合でも、第２ウェル領域３１および第３ウェル領域３２とのオーミック接続が形成されない程度のアクセプタ濃度に設計されている場合は、この限りでない。この場合、マスク枚数を一枚削減することができる。
　次に、スパッタ法等によりＮｉを主成分とする金属膜を形成後、６００から１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と第１ウェル領域コンタクトホール９０内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の残留した金属膜をウェットエッチングにより除去する。これにより、残ったシリサイドがオーミック電極７０となる。なお、第２ウェル領域コンタクトホール９１と第３ウェル領域コンタクトホール９２は、それぞれ完全には開口されていないため、第２ウェル領域３１および第３ウェル領域３２にはシリサイドは形成されない。
　つづいて、半導体基板１０の裏面である第２主面に、Ｎｉを主成分とする金属膜を形成し、熱処理することにより、裏面オーミック電極（図示せず）を形成する。
　次に、フォトレジスト等によるパターニングを用いて、離間領域２１上の層間絶縁膜５５、ゲート絶縁膜５０、およびゲートコンタクトホール９５となる位置の層間絶縁膜５５を除去する。また、同時に第２ウェル領域コンタクトホール９１と第３ウェル領域コンタクトホール９２の下部に残存している層間絶縁膜５５を除去する。除去する方法としては、ショットキ界面となる炭化珪素層の表面にダメージを与えないウェットエッチングとする。
　つづいて、スパッタ法等により、ショットキ電極となる金属膜を堆積し、フォトレジスト等によるパターニングを用いて、第１ウェル領域コンタクトホール９０内の離間領域２１上にショットキ電極７１を形成する。
　同時に、第２ウェル領域コンタクトホール９１と第３ウェル領域コンタクトホール９２においても、金属膜の堆積によりショットキ性の非オーミックコンタクト（第１非オーミックコンタクト領域７６、第２非オーミックコンタクト領域７７）が形成される。
　次に、半導体基板１０の表面側に、スパッタ法または蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィ技術により所定の形状に加工することで、ソース電極８０、ゲートパッド８１、およびゲート配線８２を形成する。ソース電極８０は、オーミック電極７０、ショットキ電極７１、第１非オーミックコンタクト領域７６、および第２非オーミックコンタクト領域７７に接触し、ゲートパッド８１はゲート電極６０に接触する。
　最後に、半導体基板１０の裏面に形成された裏面オーミック電極（図示せず）の表面上に、金属膜であるドレイン電極８４を形成すれば、図１から図３に示したＳｉＣ－ＭＯＳＦＥＴ１０１が完成する。
　＜Ａ－３．動作＞
　次に、ＳｉＣ－ＭＯＳＦＥＴ１０１の動作について説明する。以下、半導体材料が４Ｈ型の炭化珪素であるＳｉＣ－ＭＯＳＦＥＴを例に説明する。この場合、ｐｎ接合の拡散電位はおおよそ２Ｖである。
　以下、主に還流動作について説明する。還流動作では、ソース電圧に対してドレイン電圧が低くなる。ここで、ソース電圧はソース電極８０の電圧であり、ドレイン電圧はドレイン電極８４の電圧である。ドレイン電圧は、－数Ｖから－数１０Ｖである。活性領域においては、離間領域２１とショットキ電極７１によりＳＢＤが形成されており、このＳＢＤは第１ウェル領域３０より低電圧でオンする。そのため、原則として還流電流はＳＢＤに流れ、第１ウェル領域３０には流れない。終端領域においては、第２ウェル領域３１と第３ウェル領域３２がソース電極８０にオーミック接続される場合、第２ウェル領域３１および第３ウェル領域３２とドリフト層２０との間に形成されるｐｎ接合に、ソース－ドレイン間の電位差の多くが印加される。第２ウェル領域３１とドリフト層２０とで形成されるｐｎダイオードに順方向電流が流れることで、多くのバイポーラ電流が流れることになる。しかしながら、ＳｉＣ－ＭＯＳＦＥＴ１０１では、第２ウェル領域３１および第３ウェル領域３２がソース電極８０とオーミック接続していない。そのため、原則的には、還流動作時に印加される負のドレイン電圧がある程度の値までは、還流動作時に第２ウェル領域３１および第３ウェル領域３２にはバイポーラ電流が流れない。
　一方で、例えば高耐圧品などにおいて耐圧保持のためにドリフト層２０の膜厚が極端に厚くなった場合には、還流動作時に第２ウェル領域３１と第３ウェル領域３２に印加される電圧が大きくなる。これは、活性領域における最大電流密度（Ｊｕｃｍａｘ）が、主に内蔵ＳＢＤの立ち上がり電圧と離間領域２１の抵抗とによって決まり、ドリフト層２０の抵抗には依存しないことに起因する。
　活性領域に内蔵されたショットキ電極７１が構成するＳＢＤの離間領域２１に相当する部分の面積当たりの合成抵抗をＲＳＢＤ（Ωｃｍ２）、ＳＢＤの立ち上がり電圧をＶＳＢＤ、第１ウェル領域３０とドリフト層２０からなるｐｎダイオードの立ち上がり電圧をＶｐｎとする。この場合、ｐｎダイオードが立ち上がり、バイポーラ電流が流れ始めるまでに活性領域で流せる最大電流密度Ｊｕｃｍａｘは近似的に以下の式で表される。
Figure JPOXMLDOC01-appb-M000004
　一方で、この時にドレイン－ソース間に印加される電圧Ｖｄｓは、ドリフト層２０の面積当たりの抵抗をＲｄｒｉｆｔ（Ωｃｍ２）とし、半導体基板１０の面積当たりの抵抗を無視すると、下記のように表現される。
Figure JPOXMLDOC01-appb-M000005
　ここで、活性領域の電流密度がＪｕｃｍａｘである場合にチップ発熱密度が一定値となるよう、チップ設計が行われると仮定する。還流動作時のチップ発熱密度Ｅｄｉｏｄｅは下記の式で表される。
Figure JPOXMLDOC01-appb-M000006
　高耐圧品においてはドリフト層抵抗Ｒｄｒｉｆｔが相対的に大きくなり、かつＪｕｃｍａｘ実現時の電圧も大きくなる。そのため、Ｅｄｉｏｄｅに対するＶＳＢＤとＲＳＢＤの寄与を無視できると仮定すると、
Figure JPOXMLDOC01-appb-M000007
 としてチップ設計が行われる。したがって、耐圧がｋ倍になるとドリフト層２０の厚さがｋ倍、不純物濃度が１／ｋとなり、ドリフト層２０の抵抗はｋ２倍になる。このとき、Ｊｕｃｍａｘは１／ｋ倍にすれば、Ｅｄｉｏｄｅを一定に保つことができる。ゆえに、式（４）において還流動作時に印加されるＶｄｓは、ＶＳＢＤの項を無視するとｋ倍になる。そのため、第２ウェル領域３１と第３ウェル領域３２においてバイポーラ通電を抑制するために必要な非オーミック接続構造の設計制約、すなわち、前記非オーミック接続構造においてＶｄｓが－何Ｖまで通電を防止すればよいか、は耐圧に比例してｋ倍に増大する。このため、非オーミック接続構造は、後述するターンオフおよびターンオン時の動作のために一定電圧で低抵抗化する特徴と、還流動作時のバイポーラ通電抑制との両立が極めて困難となる。このような傾向は、具体的にはドリフト層２０の不純物濃度が５×１０１５ｃｍ－３以下で耐圧が３ｋＶ以上の高耐圧品の場合において、特に顕著となる。
　ＳｉＣ－ＭＯＳＦＥＴ１０１の特徴は、チップ終端領域に離間領域２４を有することである。離間領域２４は、最外周の離間領域２１が構成するＳＢＤ（以下、「最外周ＳＢＤ」と称する）からみて、少なくともドリフト層２０よりも近距離に設けられていることが望ましい。このとき、離間領域２４の内側の第２ウェル領域３１に還流動作時に印加される電位差は、ソース-ドレイン間の電位差より小さくなる。これは、ＳＢＤから通電される電流による電圧降下が、最外周ＳＢＤからの距離に応じて大きくなるためである。具体的には、デバイスの深さ方向と外周方向の断面視で見たときに、還流電流による電圧降下による等電位線は、最外周ＳＢＤを起点として円弧上に分布する。したがって、この円弧の可能な限り内側に離間領域２４を形成することによって、第２ウェル領域３１に還流動作時に印加される電位差を、ソース-ドレイン間の電位差よりも小さくすることができる。離間領域２４を最外周ＳＢＤに近づければ近づけるほど、第２ウェル領域３１に印加される電位差をより小さく抑えることができる。
　次に、離間領域２４と最外周ＳＢＤとの位置に応じて、第２ウェル領域３１に印加される電位差がどの程度低下するかについて具体的に説明する。図４は、ドリフト層２０を模擬した抵抗体１５を示している。抵抗体１５の表面の一部には電極１が形成され、裏面には電極２が形成されている。抵抗体１５の厚さは、電極１，２の長さに対して十分小さい。例えば、電極１の長さを３００、電極２の長さを６００とすると、抵抗体１５の厚さは３０である。この抵抗体１５は、ＳｉＣ－ＭＯＳＦＥＴ１０１に対して、ドリフト層２０における還流電流の通電により最外周ＳＢＤの外側に生じる電流分布および電位分布に関してよい。近似となる。図４の抵抗体１５について、Ｔ－ＣＡＤシミュレーションを用いて電流分布、電位分布を求めた。
　図５は、電極１を接地し、電極２に－２０Ｖを印加することにより、両電極間の電位差を２０Ｖとした場合の、抵抗体１５における電位分布を示している。なお、電極１，２は、ＳｉＣ－ＭＯＳＦＥＴ１０１におけるソース電極８０とドレイン電極８４に相当する。図５に示すように、ＳｉＣ－ＭＯＳＦＥＴ１０１の最外周ＳＢＤに相当する電極１の端部点Ｃから終端方向点Ｃ´に向けて、等電位線が円弧上に分布している。また、Ｃ－Ｃ´線上では、点Ｃからの距離に応じて電圧降下が生じている。
　図６は、Ｃ－Ｃ´線上の電位分布を示している。図６の横軸は、抵抗体１５の厚さで規格化した点Ｃからの距離を示している。図６より、抵抗体１５の表面において、電極１の端部点Ｃからの電圧降下が、電極１，２間の電位差よりも１０％以上小さくなるのは、電極１の端部点Ｃからの距離が抵抗体１５の厚さの１．１５倍以下のときである。同様に、抵抗体１５の表面において、電極１の端部点Ｃからの電圧降下が電極１，２間の電位差よりも３０％以上または５０％以上小さくなるのは、それぞれ電極１の端部点Ｃからの距離が抵抗体１５の厚さの０．４７倍以下または０．２０倍以下となるときである。
　この結果より、ＳｉＣ－ＭＯＳＦＥＴ１０１において、離間領域２４と最外周ＳＢＤとの距離をドリフト層２０の厚さの１．１５倍以内とすれば、第２ウェル領域３１に印加される電位差を、ソース電極８０とドレイン電極８４の間の電位差に対して１０％以上低減することができ、一定の効果が得られる。同様に、離間領域２４と最外周ＳＢＤとの距離をドリフト層２０の厚さの０．４７倍以内とすれば、第２ウェル領域３１に印加される電位差を、ソース電極８０とドレイン電極８４の間の電位差に対して３０％以上低減することができ、より一層の効果が得られる。さらに、離間領域２４と最外周ＳＢＤとの距離をドリフト層２０の厚さの０．２０倍以内とすれば、第２ウェル領域３１に印加される電位差を、ソース電極８０とドレイン電極８４の間の電位差に対して５０％以上低減することができ、各段の効果が得られる。
　次に、ＳｉＣ－ＭＯＳＦＥＴ１０１のその他の定常状態として、オン状態とオフ状態について述べる。一般的なＦＥＴと同様、ゲート電極６０に閾値電圧を超える正の電圧が印加されると、ゲート電極６０と対抗する第１ウェル領域３０の表面の電位が上昇する。これにより、炭化珪素半導体表面の伝導帯がフェルミ準位に近づく。この時、ソース領域４０から電子が供給されることで、第１ウェル領域３０の表面に反転層が形成される。この反転層がソース領域４０とドリフト層２０を低抵抗で接続するため、ソース電極８０とドレイン電極８４との電気抵抗が低抵抗となり、オン状態となる。
　また、ゲート電極６０に閾値以下の電圧を印加すると、第１ウェル領域３０の表面に反転層が形成されないため、ソース電極８０とドレイン電極８４の間が高抵抗となる。さらに、ドレイン電極８４に印加されたオフ電圧により、第１ウェル領域３０、第２ウェル領域３１、および第３ウェル領域３２とドリフト層２０とからなるｐｎ接合に逆バイアスが印加され、主に不純物濃度の低いドリフト層２０側に空乏層が広がる。これにより、ソース電極８０とドレイン電極８４の間が高耐圧を保持できる高抵抗状態となり、オフ状態となる。
　次に、ターンオフ動作について説明する。ターンオフ動作中は、ドレイン電極８４の電位が急激に増大する。そして、第２ウェル領域３１および第３ウェル領域３２とドリフト層２０との間に形成されるｐｎ接合に逆バイアスが印加され、ｐｎ接合面から第２ウェル領域３１および第３ウェル領域３２とドリフト層２０との両側に空乏層が広がる。この時、この空乏層の広がりによって第２ウェル領域３１、第３ウェル領域３２内の空乏化していない領域の正孔密度が増大する。これにより、第２ウェル領域３１および第３ウェル領域３２から第１非オーミックコンタクト領域７６および第２非オーミックコンタクト領域７７を介してソース電極８０に向かう変位電流が発生する。第１非オーミックコンタクト領域７６および第２非オーミックコンタクト領域７７はソース電極８０と非オーミック接続されており、具体的には絶縁され、またはショットキ接続されている。
　第１非オーミックコンタクト領域７６において、ソース電極８０が第２ウェル領域３１とショットキ接続され、第２非オーミックコンタクト領域７７において、ソース電極８０が第３ウェル領域３２とショットキ接続されている場合は、第２ウェル領域３１または第３ウェル領域３２からソース電極８０にむけて順方向電流が流れる。そのため、第２ウェル領域３１または第３ウェル領域３２上の絶縁膜が破壊するような高電圧は発生しない。
　第１非オーミックコンタクト領域７６または第２非オーミックコンタクト領域７７において、例えば薄い絶縁膜によってソース電極８０が第２ウェル領域３１または第３ウェル領域３２と絶縁されている場合でも、絶縁膜の膜厚が薄ければ、ソース－ドレイン電圧が一定値以上となったときに当該絶縁膜が破壊されるため、第２ウェル領域３１または第３ウェル領域３２上の絶縁膜を破壊するような高電圧は発生しない。
　この時、ソース電極８０と第２ウェル領域３１または第３ウェル領域３２とが、第１非オーミックコンタクト領域７６または第２非オーミックコンタクト領域７７において空間的に密接に隣接している。そのため、接触部分の寄生容量が非常に大きくなり、大きな寄生容量を介して第２ウェル領域３１または第３ウェル領域３２からソース電極８０へ小さな電圧降下で変位電流を流すことが出来る。
　なお、離間領域２３と離間領域２４が、一定電圧で降伏するｐｎｐスリットを構成する場合には、第２ウェル領域３１および第３ウェル領域３２上の絶縁膜を破壊するような高電圧が抑制される。例えば、式（２）で示されるパンチスルー電圧Ｖを５０Ｖ以下に設計すれば、第２ウェル領域３１における発生電圧を５０Ｖ以下、第３ウェル領域３２における発生電圧を１００Ｖ以下に抑制することができる。
　つづいて、ターンオン特性について説明する。ターンオン動作時にはドレイン電圧が急速に低下する。この時、オフ状態のときにドリフト層２０と第２ウェル領域３１および第３ウェル領域３２との間に形成されている空乏層が、急速に縮小する。そのため、ソース電極８０から第２ウェル領域３１および第３ウェル領域３２との間に形成されている空乏層が急速に縮小する。そのため、ソース電極８０から、第２ウェル領域３１および第３ウェル領域３２へ変位電流が流れ込む。
　ソース電極８０が第１非オーミックコンタクト領域７６において第２ウェル領域３１とショットキ接続され、第２非オーミックコンタクト領域７７において第３ウェル領域３２とショットキ接続されている場合には、ターンオン動作時に流れる電流が第２ウェル領域３１または第３ウェル領域３２とソース電極８０との間に形成されるＳＢＤの順方向とは逆向きになる。しかし、ＳＢＤが一定の逆方向電圧で降伏するように設計することで、第２ウェル領域３１または第３ウェル領域３２に発生する電圧を、その上部の絶縁膜を破壊するような電圧以下に抑制することができる。
　ソース電極８０と第２ウェル領域３１または第３ウェル領域３２との間が絶縁されている場合も同様で、一定値以下の電圧で絶縁破壊が発生し、ソース電極８０と第２ウェル領域３１または第３ウェル領域３２とが通電するように設計することで、第２ウェル領域３１または第３ウェル領域３２に発生する電圧を、その上部の絶縁膜を破壊するような電圧以下に抑制することができる。
　ソース電極８０と第２ウェル領域３１または第３ウェル領域３２とが、第１非オーミックコンタクト領域７６または第２非オーミックコンタクト領域７７において空間的に密接に隣接している。そのため、接触部分の寄生容量が非常に大きくなり、大きな寄生容量を介した過渡電流の通電により、第２ウェル領域３１または第３ウェル領域３２からソース電極８０へ小さな電圧降下で変位電流を流すことが出来る。第２ウェル領域３１または第３ウェル領域３２に発生する電圧を、その上部の絶縁膜を破壊するような電圧以下に十分に抑制することができる。
　なお、ターンオフ時と同様に、離間領域２３と離間領域２４が、一定電圧で降伏するｐｎｐスリットを構成する場合には、第２ウェル領域３１および第３ウェル領域３２上の絶縁膜を破壊するような高電圧が抑制される。例えば、式（２）で示されるパンチスルー電圧Ｖを５０Ｖ以下に設計すれば、第２ウェル領域３１における発生電圧を５０Ｖ以下、第３ウェル領域３２における発生電圧を１００Ｖ以下に抑制することができる。
　＜Ａ－４．変形例＞
　図７は、実施の形態１の変形例のＳｉＣ－ＭＯＳＦＥＴ１０１Ａの、図１のａ－ａ´線に沿った断面図である。ＳｉＣ－ＭＯＳＦＥＴ１０１Ａは、第２ウェル領域３１を厚み方向に貫通する離間領域２５を備えている。離間領域２５は、ドリフト層２０と同じｎ型の炭化珪素で構成される。離間領域２５のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。離間領域２５を第４離間領域とも称する。
　離間領域２５の上面には、離間領域２５とショットキ接続する外周ショットキ電極７５が形成されている。離間領域２５は、外周ショットキ電極７５を介してソース電極８０とコンタクトを取る。これにより、ＳｉＣ－ＭＯＳＦＥＴ１０１Ａでは外周領域にＳＢＤが形成される。このような構成によれば、外周領域の還流動作時における電圧降下を抑制することができるため、第２ウェル領域３１、第３ウェル領域３２、および第２ウェル領域３１に隣接する第１ウェル領域３０からのバイポーラ通電をさらに抑制することができる。
　＜Ｂ．実施の形態２＞
　＜Ｂ－１．構成＞
　図８は、実施の形態２の炭化珪素半導体装置であるＳＢＤを内蔵したＳｉＣ－ＭＯＳＦＥＴ１０２の、図１のａ－ａ´線に沿った断面図である。ＳｉＣ－ＭＯＳＦＥＴ１０２は、第２ウェル領域３１と第３ウェル領域３２の上に導電性層４７を有する点で、実施の形態１のＳｉＣ－ＭＯＳＦＥＴ１０１と異なる。導電性層４７は、第２ウェル領域３１とはオーミック接続されず、ソース電極８０とは第２ウェル領域コンタクトホール９１および第３ウェル領域コンタクトホール９２を介してオーミック接続される。
　ソース電極８０は、第２ウェル領域３１および第３ウェル領域３２とオーミック接続されていない。しかし、第２ウェル領域３１および第３ウェル領域３２は導電性層４７と接触しており、導電性層４７はソース電極８０とオーミック接続されている。従って、導電性層４７と第２ウェル領域３１および第３ウェル領域３２とは、主に空乏層容量からなる高い接続容量を介して接続されている。
　ＳｉＣ－ＭＯＳＦＥＴ１０２では、導電性層４７と第２ウェル領域３１および第３ウェル領域３２との間の高い接続容量により、ターンオンおよびターンオフ動作時に、第２ウェル領域３１と第３ウェル領域３２から生じる変位電流を低い発生電圧で導電性層４７とやり取りすることできる。導電性層４７のシート抵抗を低くすることにより、第２ウェル領域３１または第３ウェル領域３２からソース電極８０までの電流経路における発生電圧を低く抑える事が可能となる。結果として、ＳｉＣ－ＭＯＳＦＥＴ１０２によれば、離間領域２４の導入による還流動作維持の高いバイポーラ通電抑制能力を保ちつつ、スイッチング時の変位電流による第２ウェル領域３１、第３ウェル領域３２および導電性層４７上の絶縁膜の破壊を防ぎ、信頼性を格段に向上させることが出来る。
　図８では、導電性層４７が第２ウェル領域３１と第３ウェル領域３２の上に形成されているが、いずれか一方の上にのみ形成されていてもよい。その場合、導電性層４７が形成されない側のウェル領域とソース電極８０とのコンタクトは、実施の形態１に示した第１非オーミックコンタクト領域７６または第２非オーミックコンタクト領域７７と同様の形態で形成されることが望ましい。
　＜Ｂ－２．製造方法＞
　ＳｉＣ－ＭＯＳＦＥＴ１０２は、基本的には実施の形態１のＳｉＣ－ＭＯＳＦＥＴ１０２と同様のプロセスで作成可能である。導電性層４７が高濃度ドープしたポリシリコンである場合、フィールド絶縁膜５１の形成前に、チップ外周領域にポリシリコンを形成しパターニングする工程を追加するだけでよい。なお、導電性層はＡｌ，Ｔｉ，Ｎｉなどの金属であってもよいし、グラファイトなどの半金属であってもよい。
　＜Ｂ－３．変形例＞
　図９は、実施の形態２の変形例のＳｉＣ－ＭＯＳＦＥＴ１０２Ａの、図１のａ－ａ´線に沿った断面図である。ＳｉＣ－ＭＯＳＦＥＴ１０２Ａは、導電性層４７と第２ウェル領域３１および第３ウェル領域３２との間に薄い絶縁膜５６を備えており、それ以外の点でＳｉＣ－ＭＯＳＦＥＴ１０２と同様である。
　ＳｉＣ－ＭＯＳＦＥＴ１０２では、導電性層４７が第２ウェル領域３１および第３ウェル領域３２上に接触していた。しかし、導電性層４７と第２ウェル領域３１および第３ウェル領域３２との間に大きな容量成分があれば、実施の形態２の効果を得られる。そのため、ＳｉＣ－ＭＯＳＦＥＴ１０２Ａのように、導電性層４７と第２ウェル領域３１および第３ウェル領域３２との間に絶縁膜５６があってもよい。
　導電性層４７は、ゲート配線と同じ工程で形成することができるため、マスク枚数を削減することができる。
　＜Ｃ．実施の形態３＞
　＜Ｃ－１．構成＞
　図１０は、実施の形態３の炭化珪素半導体装置であるＳＢＤを内蔵したＳｉＣ－ＭＯＳＦＥＴ１０３の、図１のａ－ａ´線に沿った断面図である。ＳｉＣ－ＭＯＳＦＥＴ１０３は、実施の形態２のＳｉＣ－ＭＯＳＦＥＴ１０２において導電性層４７を第１導電型の炭化珪素導電性層４２で置き換えたものである。炭化珪素導電性層４２は、第２ウェル領域３１と第３ウェル領域３２の表層に形成される。
　炭化珪素導電性層４２の不純物濃度は、ドリフト層２０の不純物濃度よりも高く、例えば１×１０１８から１×１０２０ｃｍ－３程度である。炭化珪素導電性層４２は高濃度の第１導電型の半導体であるため、第２ウェル領域コンタクトホール９１および第３ウェル領域コンタクトホール９２を介してソース電極８０とオーミック接続される。
　＜Ｃ－２．動作＞
　炭化珪素導電性層４２は、導電性層４７と同様の機能を示す。まず、炭化珪素導電性層４２は第２ウェル領域３１および第３ウェル領域３２とｐｎダイオードを形成する。そのため、還流動作時において、炭化珪素導電性層４２から第２ウェル領域３１および第３ウェル領域３２への電流はダイオードの逆方向通電となるため、ほとんど流れない。そのため、還流動作時の外周領域のバイポーラ通電を大幅に抑制することが可能となる。
　さらに、離間領域２４の存在により、ドレイン電極８４に大きな負電圧が印加されても、第２ウェル領域３１に印加される負電圧が小さく抑えられる。そのため、実施の形態１，２と同様に、より大きな負のドレイン電圧の印加に対してもバイポーラ通電の抑制を実現できる。
　ターンオフ状態では、ドレイン電圧の急激な上昇に伴う変位電流が、第２ウェル領域３１および第３ウェル領域３２と炭化珪素導電性層４２からなるｐｎダイオードの順方向電流として、低い発生電圧でソース電極８０へと流れる。そのため、第２ウェル領域３１および第３ウェル領域３２上の絶縁膜を破壊するような大きな電圧は発生しない。これにより信頼性の高い炭化珪素半導体装置を実現できる。
　ターンオン状態においては、ドレイン電圧の急激な低下に伴う変位電流が、第２ウェル領域３１および第３ウェル領域３２と炭化珪素導電性層４２からなるｐｎダイオードの逆方向電流として流れる。しかしながら、ｐｎダイオードはドリフト層２０の表面付近に形成され、不純物濃度の高い、第２ウェル領域３１および第３ウェル領域３２と炭化珪素導電性層４２とからなる。したがって、逆バイアス印加時のｐｎダイオードの空乏層容量は非常に大きい。そのため空乏層容量を介して変位電流を通電することができる。これにより、第２ウェル領域３１および第３ウェル領域３２中には絶縁膜を破壊するような高電圧が発生しない。そのため信頼性の高い炭化珪素半導体装置を実現できる。
　＜Ｃ－３．製造方法＞
　実施の形態１のＳｉＣ－ＭＯＳＦＥＴ１０１の製造工程において、ソース領域４０およびコンタクト領域３５をイオン注入により作成する工程の後に、または同時に窒素またはリンなどのイオンを注入することによって、炭化珪素導電性層４２を作成してもよい。あるいは、炭化珪素導電性層４２は、ＣＶＤ法によるエピタキシャル成長で第２ウェル領域３１、第３ウェル領域３２上に形成されてもよい。
　図１０では、炭化珪素導電性層４２が第２ウェル領域３１と第３ウェル領域３２の内部に形成されているが、いずれか一方の内部にのみ形成されていてもよい。例えば、還流動作時により大きな電圧が印加される第３ウェル領域３２の内部にのみ、炭化珪素導電性層４２が形成されていてもよい。これにより、還流動作時に、より高い電圧までバイポーラ通電を抑制できる。また、第２ウェル領域３１と第３ウェル領域３２中の炭化珪素導電性層４２の不純物濃度は必ずしも等しい必要はなく、違っていてもよい。
　＜Ｄ．実施の形態４＞
　＜Ｄ－１．構成＞
　図１１は、実施の形態４の炭化珪素半導体装置であるＳＢＤを内蔵したＳｉＣ－ＭＯＳＦＥＴ１０４の、図１のａ－ａ´線に沿った断面図である。ＳｉＣ－ＭＯＳＦＥＴ１０４は、実施の形態２のＳｉＣ－ＭＯＳＦＥＴ１０２において、第２ウェル領域３１を厚み方向に貫通する離間領域２５を備えたものである。離間領域２５は、ドリフト層２０と同じｎ型の炭化珪素で構成される。離間領域２５のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
　離間領域２５の上面には、導電性層４７が形成されている。ソース電極８０とオーミック接続された導電性層４７は、離間領域２５とショットキ接続される。これにより、第２ウェル領域３１中にもＳＢＤが形成されることになる。
　第２ウェル領域３１中にＳＢＤが形成されることにより、還流動作時の外周領域における電圧降下が抑制される。そのため、離間領域２４が最外周ＳＢＤから遠くに設置される場合でも、離間領域２４に印加される電圧を高く保つことが可能となる。これにより、第２ウェル領域３１、導電性層４７および第１ウェル領域３０と、離間領域２３を含むｐｎｐスリットとに印加される電位差を低減することで、降伏動作を抑制でき、還流動作時におけるバイポーラ通電をさらに抑制することが可能となる。ＳｉＣ－ＭＯＳＦＥＴ１０４のターンオンおよびターンオフ動作については、実施の形態２のＳｉＣ－ＭＯＳＦＥＴ１０２と同様である。また、ＳｉＣ－ＭＯＳＦＥＴ１０４の作成方法もＳｉＣ－ＭＯＳＦＥＴ１０２とほぼ同じである。
　＜Ｄ－２．変形例＞
　図１２は、実施の形態４の第１変形例の炭化珪素半導体装置であるＳＢＤを内蔵したＳｉＣ－ＭＯＳＦＥＴ１０４Ａの、図１のａ－ａ´線に沿った断面図である。ＳｉＣ－ＭＯＳＦＥＴ１０４Ａは、ＳｉＣ－ＭＯＳＦＥＴ１０４の構成において、離間領域２５に代えて離間領域２６を設けたものである。離間領域２６は、第３ウェル領域３２を厚み方向に貫通する。離間領域２６は、ドリフト層２０と同じｎ型の炭化珪素で構成される。離間領域２６のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。導電性層４７と離間領域２６により、ＳＢＤが形成される。これにより、離間領域２４および第２ウェル領域３１の周囲の電位の低下を低減することが可能となる。これにより、還流動作時にドレインに大きな負電圧が印加された際でも、第２ウェル領域３１と第１ウェル領域３０との間の印加電圧、および第２ウェル領域３１と導電性層４７との間の印加電圧が低減され、バイポーラ通電の抑制を実現する。
　図１３は、実施の形態４の第２変形例の炭化珪素半導体装置であるＳＢＤを内蔵したＳｉＣ－ＭＯＳＦＥＴ１０４Ｂの、図１のａ－ａ´線に沿った断面図である。ＳｉＣ－ＭＯＳＦＥＴ１０４Ｂは、実施の形態２のＳｉＣ－ＭＯＳＦＥＴ１０２において、導電性層４７が離間領域２４を跨いで形成された構成である。これにより、離間領域２４と導電性層４７とからなるＳＢＤが形成される。従って、還流動作時における第２ウェル領域３１の電位降下を低減することが出来る。還流動作時に、大きな負電圧がドレインに印加された場合に、第２ウェル領域３１と第１ウェル領域３０のパンチスルーによる通電を抑制できることから、バイポーラ通電をさらに抑制できる。これにより信頼性を高める事ができる。
　上記の各実施の形態では、活性領域に離間領域２１があり、離間領域２１がその上部に形成されたショットキ電極７１を介してソース電極８０と接続された、内蔵ＳＢＤを有するＳｉＣ－ＭＯＳＦＥＴについて説明した。しかし、必ずしもＳｉＣ－ＭＯＳＦＥＴはＳＢＤを内蔵している必要はなく、ＭＯＳＦＥＴに逆方向電圧が印加されたときに、ユニポーラ型の動作をするダイオード、すなわちユニポーラ型ダイオードが内蔵されていれば良い。例えば特許文献４のような、逆導通ダイオード構造を内蔵したＳｉＣ－ＭＯＳＦＥＴも、素子の外周領域において、内蔵ＳＢＤを有するＳｉＣ－ＭＯＳＦＥＴと同様の課題があり、上記の各実施の形態の構成が適用可能であり、各実施の形態の効果を享受できる。
　具体的には、図１４に示す通りである。図１４は、実施の形態４の第３変形例の炭化珪素半導体装置である逆導通ダイオード構造を内蔵したＳｉＣ－ＭＯＳＦＥＴ１０４Ｃの、図１のａ－ａ´線に沿った断面図である。ＳｉＣ－ＭＯＳＦＥＴ１０４Ｃは、実施の形態１のＳｉＣ－ＭＯＳＦＥＴ１０１において、活性領域にＳＢＤを設けず、第１導電型のチャネルエピ層２７を設けたものである。チャネルエピ層２７は、ソース領域４０が形成されていない第１ウェル領域３０の表面上に形成され、ソース領域４０より第１導電型の不純物濃度が低い。ソース電極８０はチャネルエピ層２７に接続する。すなわち、ＳｉＣ－ＭＯＳＦＥＴ１０４Ｃは、活性領域において逆導通するユニポーラ型のダイオードを内蔵している。この構造により、逆方向動作時にはチャネル部分からユニポーラ電流が通電されるため、第１ウェル領域３０からのバイポーラ電流を抑制することができる。このような活性領域を有する半導体装置に各実施の形態の構成を適用しても、各実施の形態の効果を享受できる。
　ＳｉＣ－ＭＯＳＦＥＴ１０４Ｃにおいて、最外周の第１ウェル領域３０の表面上に形成されたチャネルエピ層２７から第３離間領域である離間領域２４までの距離が、ドリフト層２０の膜厚の１．１５倍より短ければ、第２ウェル領域３１に印加される電位差を、ソース電極８０とドレイン電極８４の間の電位差に対して１０％以上低減することができる。
　また、上記の各実施の形態で説明したＳｉＣ－ＭＯＳＦＥＴは、活性領域においてプレーナ型のＭＯＳＦＥＴを有していた。しかし、各実施の形態が効果を有する範囲はプレーナ型のＭＯＳＦＥＴに限定されない。例えば、ゲート構造の炭化珪素基板表面を彫り込んで形成されるトレンチ型のＭＯＳＦＥＴに対しても、各実施の形態の構成が適用可能であり、各実施の形態の効果を享受できる。
　また、上記の各実施の形態で説明したＳｉＣ－ＭＯＳＦＥＴにおいて外周構造が平坦であったが、例えばトレンチ型ＭＯＳＦＥＴのトレンチ形成工程を用いて、外周構造が深さ方向に彫り込まれていても良い。
　＜Ｅ．実施の形態５＞
　本実施の形態は、上述した実施の形態１－４の炭化珪素半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、三相のインバータに実施の形態１－４の炭化珪素半導体装置を適用した場合について説明する。
　図１５は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　図１５に示す電力変換システムは、電源１００、電力変換装置２００、および負荷３００を備えて構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能である。電源１００は、例えば、直流系統、太陽電池、または蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することができる。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータである。電力変換装置２００は、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１５に示すように、主変換回路２０１、駆動回路２０２、および制御回路２０３を備えている。主変換回路２０１は、直流電力を交流電力に変換して出力する。駆動回路２０２は、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する。制御回路２０３は、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する。
　駆動回路２０２は、ノーマリオフ型の各スイッチング素子を、ゲート電極の電圧とソース電極の電圧とを同電位にすることによってオフ制御している。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１－４のいずれかにかかる炭化珪素半導体装置が適用される。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として各実施の形態１－４の炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
　本実施の形態では、２レベルの三相インバータに実施の形態１－４の炭化珪素半導体装置を適用する例を説明した．しかし、実施の形態１－４の炭化珪素半導体装置は、これに限らず種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに実施の形態１－４の炭化珪素半導体装置を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに実施の形態１－４の炭化珪素半導体装置を適用することも可能である。
　また、実施の形態１－４の炭化珪素半導体装置を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、もしくは誘導加熱調理器または非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　１５　抵抗体、２０　ドリフト層、２１－２６　離間領域、３０　第１ウェル領域、３１　第２ウェル領域、３２　第３ウェル領域、２５　コンタクト領域、２７　チャネルエピ層、３７　ＪＴＥ領域、４０　ソース領域、４２　炭化珪素導電性層、４７　導電性層、５０　ゲート絶縁膜、５１　フィールド絶縁膜、５５　層間絶縁膜、５６　絶縁膜、６０　ゲート電極、７０　オーミック電極、７１　ショットキ電極、７５　外周ショットキ電極、７６　第１非オーミックコンタクト領域、７７　第２非オーミックコンタクト領域、８０　ソース電極、８１　ゲートパッド、８２　ゲート配線、８４　ドレイン電極、９０　第１ウェル領域コンタクトホール、９１　第２ウェル領域コンタクトホール、９５　ゲートコンタクトホール、１００　電源、２００　電力変換装置、２０１　主変換回路、２０２　駆動回路、２０３　制御回路、３００　負荷。

Claims (15)

  1. 　第１導電型の炭化珪素からなる半導体基板と、
    　前記半導体基板上に形成された第１導電型のドリフト層と、
    　前記ドリフト層の表層に設けられた複数の第２導電型の第１ウェル領域と、

    　前記ドリフト層の表層において、最外周の前記第１ウェル領域との間に第１導電型の第２離間領域を挟んで設けられた第２導電型の第２ウェル領域と、
    　前記ドリフト層の表層において、前記第２ウェル領域の前記第１ウェル領域とは反対の側に、前記第２ウェル領域との間に第１導電型の第３離間領域を挟んで設けられた第２導電型の第３ウェル領域と、
    　前記第１ウェル領域の表層に形成された第１導電型のソース領域と、
    　前記第１ウェル領域上に形成され、前記第１ウェル領域とオーミック接続するオーミック電極と、
    　前記第１ウェル領域、前記第２ウェル領域、および前記第３ウェル領域上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極と、
    　前記第３ウェル領域上の前記ゲート絶縁膜上に形成されたゲートパッドと、を備え、
    　前記第１ウェル領域を含むユニットセル内にユニポーラ型ダイオードを内蔵し、
    　前記ユニポーラ型ダイオードと前記オーミック電極に接続し、前記第２ウェル領域および前記第３ウェル領域にはオーミック接続しないソース電極を備える、
    炭化珪素半導体装置。
  2. 　各前記第１ウェル領域を厚み方向に貫通する第１導電型の第１離間領域をさらに備え、
    　前記ユニポーラ型ダイオードは、
    　前記第１離間領域と、
    　前記第１離間領域上に形成され、前記第１離間領域とショットキ接続するショットキ電極と、を備える、
    ショットキバリアダイオードであり、
    　前記ソース電極は前記ショットキ電極に接続する、
    請求項１に記載の炭化珪素半導体装置。
  3. 　最外周の前記第１ウェル領域に隣接する前記第１離間領域とショットキ接続するショットキ電極から前記第３離間領域までの距離が、前記ドリフト層の膜厚の１．１５倍より短い、
    請求項２に記載の炭化珪素半導体装置。
  4. 　前記ユニポーラ型ダイオードは、
    　前記ソース領域と、
    　前記ソース領域が形成されていない前記第１ウェル領域の表面上に形成された、前記ソース領域より第１導電型の不純物濃度が低い、第１導電型のチャネルエピ層と、
    を備える、
    逆導通ダイオードであり、
    　前記ソース電極は前記チャネルエピ層に接続する、
    請求項１に記載の炭化珪素半導体装置。
  5. 　最外周の前記第１ウェル領域の表面上に形成された前記チャネルエピ層から前記第３離間領域までの距離が、前記ドリフト層の膜厚の１．１５倍より短い、
    請求項４に記載の炭化珪素半導体装置。
  6. 　前記第３離間領域の、前記第２ウェル領域と前記第３ウェル領域とを結ぶ方向における幅をＷ、
    　前記第２離間領域の実効不純物濃度をＮ、
    　前記第３離間領域を構成する半導体の誘電率をε、
    　素電荷をｑとする場合、
    Figure JPOXMLDOC01-appb-M000001
     で表される、前記第３離間領域におけるパンチスルー電圧Ｖが５０Ｖ以下である、
    請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記ドリフト層の不純物濃度が５×１０１５ｃｍ－３以下である、
    請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記第２ウェル領域または前記第３ウェル領域が前記ソース電極とショットキ接続されている、
    請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。
  9. 　前記第２ウェル領域または前記第３ウェル領域を厚み方向に貫通する、第１導電型の第４離間領域をさらに備え、
    　前記第４離間領域の上面が前記ソース電極とショットキ接続される、
    請求項８に記載の炭化珪素半導体装置。
  10. 　前記第２ウェル領域または前記第３ウェル領域上に前記ソース電極とオーミック接続され、前記第２ウェル領域または前記第３ウェル領域にオーミック接続されない導電性層をさらに備える、
    請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。
  11. 　前記導電性層は、第１導電型の炭化珪素である、
    請求項１０に記載の炭化珪素半導体装置。
  12. 　前記第２ウェル領域または第３ウェル領域を厚み方向に貫通する、第１導電型の第４離間領域が形成され、
    　前記第４離間領域の上面が前記導電性層を介して前記ソース電極とショットキ接続される、
    請求項１０に記載の炭化珪素半導体装置。
  13. 　前記導電性層が導電性のポリシリコンである、
    請求項１０に記載の炭化珪素半導体装置。
  14. 　前記ポリシリコンが絶縁膜を介して前記第２ウェル領域または第３ウェル領域上に形成される、
    請求項１３に記載の炭化珪素半導体装置。
  15. 　請求項１から請求項１４のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    　前記炭化珪素半導体装置の前記ゲート電極の電圧を前記ソース電極の電圧と同じにすることによってオフ動作させ、前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
    　前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備えた電力変換装置。
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