WO2019239615A1 - パワー半導体モジュール及び電力変換装置 - Google Patents
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- H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
- H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters
Definitions
- the present invention relates to a power semiconductor module and a power conversion device.
- Patent Document 1 discloses a semiconductor device including a plurality of semiconductor elements, a substrate on which the plurality of semiconductor elements are mounted, and a sealing resin that seals the substrate and the plurality of semiconductor elements. are doing. A part of the semiconductor element and the substrate is covered with a glass film containing vanadium and tellurium. The glass film suppresses moisture from reaching the semiconductor element or the like.
- Patent Document 1 warps when the semiconductor device operates and when the temperature around the semiconductor device changes. Stress is applied to the glass film, and a crack is generated in the glass film. Moisture and gas enter from the cracks in the glass film, reducing the reliability of the semiconductor device.
- the present invention has been made in view of the above-described problems, and an object thereof is to provide a power semiconductor module and a power conversion device having improved reliability.
- the power semiconductor module of the present invention includes an insulating substrate, a first conductive circuit pattern, a second conductive circuit pattern, a first semiconductor element, a second semiconductor element, a sealing member, and a first barrier layer.
- the insulating substrate includes a first main surface.
- the first conductive circuit pattern is provided on the first main surface.
- the second conductive circuit pattern is provided on the first main surface.
- the second conductive circuit pattern is disposed with a first gap from the first conductive circuit pattern.
- the first semiconductor element is bonded to the first conductive circuit pattern.
- the second semiconductor element is bonded to the second conductive circuit pattern.
- the sealing member seals the first semiconductor element, the second semiconductor element, the first conductive circuit pattern, and the second conductive circuit pattern.
- the first barrier layer is disposed on the side opposite to the insulating substrate with respect to the first semiconductor element and the second semiconductor element.
- the first barrier layer is provided on or in the sealing member. At least one of the first barrier layer and the sealing member includes a first
- the power conversion device of the present invention includes a main conversion circuit and a control circuit.
- the main conversion circuit has the power semiconductor module of the present invention, and is configured to convert input power and output it.
- the control circuit is configured to output a control signal for controlling the main conversion circuit to the main conversion circuit.
- the first barrier layer has moisture and gas that are insulated from the first semiconductor element, the second semiconductor element, the first conductive circuit pattern, and the second conductive circuit pattern. Suppressing reaching the substrate. Further, the first stress relaxation portion reduces the stress acting on the first barrier layer when the power semiconductor module is warped, and prevents the first barrier layer from being cracked.
- the power semiconductor module of the present invention has improved reliability.
- FIG. 1 is a schematic plan view of a power semiconductor module according to Embodiment 1.
- FIG. FIG. 2 is a schematic partial enlarged cross-sectional view of the power semiconductor module according to the first embodiment taken along a cross-sectional line II-II shown in FIG.
- FIG. 7 is a schematic cross-sectional view of a power semiconductor module according to a first modification example of the first embodiment. 7 is a schematic cross-sectional view of a power semiconductor module according to a second modification of the first embodiment.
- FIG. 1 is a schematic plan view of a power semiconductor module according to Embodiment 1.
- FIG. FIG. 2 is a schematic partial enlarged cross-sectional view of the power semiconductor module according to the first embodiment taken along a cross-sectional line II-II shown in FIG
- FIG. 6 is a schematic cross-sectional view of a power semiconductor module according to Embodiment 3.
- FIG. 10 is a schematic cross-sectional view of a power semiconductor module according to a modification of the third embodiment.
- FIG. 6 is a schematic cross-sectional view of a power semiconductor module according to a fourth embodiment.
- FIG. 6 is a schematic cross-sectional view of a power semiconductor module according to a fifth embodiment.
- FIG. 10 is a schematic cross-sectional view of a power semiconductor module according to a modification of the fifth embodiment.
- FIG. 10 is a schematic cross-sectional view of a power semiconductor module according to a sixth embodiment.
- FIG. 10 is a schematic plan view of a power semiconductor module according to a seventh embodiment.
- FIG. 10 is a schematic cross-sectional view of a power semiconductor module according to a seventh embodiment.
- FIG. 14 is a schematic cross sectional view of the power semiconductor module according to the seventh embodiment taken along a cross sectional line XIV-XIV shown in FIG. 13.
- FIG. 29 is a schematic cross-sectional view of a power semiconductor module according to a first modification example of the seventh embodiment.
- FIG. 29 is a schematic cross-sectional view of a power semiconductor module according to a second modification example of the seventh embodiment.
- FIG. 10 is a schematic cross-sectional view of a power semiconductor module according to an eighth embodiment. 10 is a schematic cross-sectional view of a power semiconductor module according to Embodiment 9.
- FIG. FIG. 10 is a block diagram showing a configuration of a power conversion system according to a tenth embodiment.
- Embodiment 1 FIG. With reference to FIG.1 and FIG.2, the power semiconductor module 1 of Embodiment 1 is demonstrated.
- the power semiconductor module 1 includes an insulating substrate 11, a first conductive circuit pattern 13, a second conductive circuit pattern 14, a first semiconductor element 20, a second semiconductor element 21, a sealing member 40, and a first barrier.
- the layer 50 is mainly provided.
- the power semiconductor module 1 may further include a case 30.
- the power semiconductor module 1 may further include a third conductive circuit pattern 13b, a fourth conductive circuit pattern 14b, a third semiconductor element 20b, and a fourth semiconductor element 21b.
- the insulating substrate 11 extends in a first direction (x direction) and a second direction (y direction) perpendicular to the first direction.
- the insulating substrate 11 includes a first main surface 11m and a second main surface 11n opposite to the first main surface 11m.
- the insulating substrate 11 may include a first insulating substrate portion 11a and a second insulating substrate portion 11b.
- the second insulating substrate portion 11b is disposed with a second gap 12 from the first insulating substrate portion 11a in the first direction (x direction).
- the second gap 12 may be located at the center of the power semiconductor module 1 in the first direction (x direction).
- the central part of the power semiconductor module in the first direction (x direction) means the middle part when the power semiconductor module is divided into three equal parts along the first direction (x direction).
- the insulating substrate 11 may further include a third insulating substrate portion 11c and a fourth insulating substrate portion 11d.
- the third insulating substrate portion 11c is disposed with a gap from the first insulating substrate portion 11a in the second direction (y direction).
- the gap between the first insulating substrate portion 11a and the third insulating substrate portion 11c may be located at the center of the power semiconductor module 1 in the second direction (y direction).
- the center part of the power semiconductor module in the second direction (y direction) means the middle part when the power semiconductor module is divided into three equal parts along the second direction (y direction).
- the fourth insulating substrate portion 11d is arranged with a gap from the second insulating substrate portion 11b in the second direction (y direction).
- the gap between the second insulating substrate portion 11b and the fourth insulating substrate portion 11d may be located at the center of the power semiconductor module 1 in the second direction (y direction).
- the fourth insulating substrate portion 11d is disposed with a gap from the third insulating substrate portion 11c in the first direction (x direction).
- the gap between the third insulating substrate portion 11c and the fourth insulating substrate portion 11d may be located at the center of the power semiconductor module 1 in the first direction (x direction).
- the insulating substrate 11 is not particularly limited, but inorganic ceramics such as alumina (Al 2 O 3 ), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), silicon dioxide (SiO 2 ), or boron nitride (BN). It may be made of a material.
- the insulating substrate 11 may be formed of a resin material in which at least one of fine particles and filler is dispersed.
- At least one of the fine particles and the filler is, for example, alumina (Al 2 O 3 ), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), silicon dioxide (SiO 2 ), boron nitride (BN), diamond (C ), Silicon carbide (SiC) or boron oxide (B 2 O 3 ), or a resin material such as a silicone resin or an acrylic resin.
- the resin in which at least one of the fine particles and the filler is dispersed has electrical insulation.
- the resin in which at least one of the fine particles and the filler is dispersed is not particularly limited, but may be formed of an epoxy resin, a polyimide resin, a silicone resin, or an acrylic resin.
- the first conductive circuit pattern 13 is provided on the first main surface 11m. Specifically, the first conductive circuit pattern 13 may be provided on the first insulating substrate portion 11a.
- the second conductive circuit pattern 14 is provided on the first main surface 11m.
- the second conductive circuit pattern 14 is disposed with a first gap 17 from the first conductive circuit pattern 13 in the first direction (x direction).
- the first gap 17 may be located at the center of the power semiconductor module 1 in the first direction (x direction).
- the second conductive circuit pattern 14 may be provided on the second insulating substrate portion 11b.
- the first conductive circuit pattern 13 and the second conductive circuit pattern 14 are not particularly limited, but may be formed of a metal material such as copper or aluminum.
- the third conductive circuit pattern 13b is provided on the first main surface 11m. Specifically, the third conductive circuit pattern 13b may be provided on the third insulating substrate portion 11c. The third conductive circuit pattern 13b is arranged with a gap from the first conductive circuit pattern 13 in the second direction (y direction). The gap between the first conductive circuit pattern 13 and the third conductive circuit pattern 13b may be located at the center of the power semiconductor module 1 in the second direction (y direction).
- the fourth conductive circuit pattern 14b is provided on the first main surface 11m. Specifically, the fourth conductive circuit pattern 14b may be provided on the fourth insulating substrate portion 11d.
- the fourth conductive circuit pattern 14b is arranged with a gap from the second conductive circuit pattern 14 in the second direction (y direction). The gap between the second conductive circuit pattern 14 and the fourth conductive circuit pattern 14b may be located at the center of the power semiconductor module 1 in the second direction (y direction).
- the fourth conductive circuit pattern 14b is disposed with a gap from the third conductive circuit pattern 13b in the first direction (x direction). The gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b may be located at the center of the power semiconductor module 1 in the first direction (x direction).
- the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b are not particularly limited, but may be formed of a metal material such as copper or aluminum.
- the first conductive member 15 is provided on the second main surface 11n. Specifically, the first conductive member 15 may be provided on the first insulating substrate portion 11a.
- the second conductive member 16 is provided on the second main surface 11n.
- the second conductive member 16 is arranged with a gap from the first conductive member 15 in the first direction (x direction). Specifically, the second conductive member 16 is provided on the second insulating substrate portion 11b.
- the first conductive member 15 and the second conductive member 16 are not particularly limited, but may be formed of a metal material such as copper or aluminum.
- the third conductive member (not shown) is provided on the second main surface 11n. Specifically, the third conductive member may be provided on the third insulating substrate portion 11c. The third conductive member is disposed with a gap from the first conductive member 15 in the second direction (y direction). The fourth conductive member (not shown) is provided on the second main surface 11n. The fourth conductive member is arranged with a gap from the second conductive member 16 in the second direction (y direction). The fourth conductive member is disposed with a gap from the third conductive member in the first direction (x direction). Specifically, the fourth conductive member may be provided on the fourth insulating substrate portion 11d.
- the third conductive member and the fourth conductive member are not particularly limited, but may be formed of a metal material such as copper or aluminum.
- the first semiconductor element 20, the second semiconductor element 21, the third semiconductor element 20b, and the fourth semiconductor element 21b are power semiconductor elements such as insulated gate bipolar transistors (IGBTs) or metal oxide semiconductor field effect transistors (MOSFETs). It may be a diode such as a freewheeling diode.
- the first semiconductor element 20, the second semiconductor element 21, the third semiconductor element 20b, and the fourth semiconductor element 21b are silicon (Si), or a wide band such as silicon carbide (SiC), gallium nitride (GaN), or diamond. It may be formed of a gap semiconductor material.
- the first semiconductor element 20, the second semiconductor element 21, the third semiconductor element 20b, and the fourth semiconductor element 21b may be the same or different from each other in at least one of type and material.
- the first semiconductor element 20 and the second semiconductor element 21 are arranged along the first direction (x direction).
- the third semiconductor element 20b and the fourth semiconductor element 21b are arranged along the first direction (x direction).
- the first semiconductor element 20 and the third semiconductor element 20b are arranged along the second direction (y direction).
- the second semiconductor element 21 and the fourth semiconductor element 21b are arranged along the second direction (y direction).
- the plurality of semiconductor elements are arranged in two rows along the first direction (x direction), but the plurality of semiconductor elements are arranged in three rows along the first direction (x direction). You may arrange
- the plurality of semiconductor elements are arranged in two rows along the second direction (y direction), but the plurality of semiconductor elements are arranged in one row along the first direction (x direction). You may arrange
- the first semiconductor element 20 is bonded to the first conductive circuit pattern 13 by a conductive bonding member 23 such as solder.
- the second semiconductor element 21 is bonded to the second conductive circuit pattern 14 with a conductive bonding member 24 such as solder.
- the third semiconductor element 20b is bonded to the third conductive circuit pattern 13b by a conductive bonding member (not shown) such as solder.
- the fourth semiconductor element 21b is bonded to the fourth conductive circuit pattern 14b by a conductive bonding member (not shown) such as solder.
- the first semiconductor element 20 is electrically connected to the lead terminal 35 via the conductive wire 26 and the first conductive circuit pattern 13.
- the second semiconductor element 21 is electrically connected to the first semiconductor element 20 via the conductive wire 27 and the second conductive circuit pattern 14.
- the second semiconductor element 21 is electrically connected to the lead terminal 36 via the conductive wire 28.
- the third semiconductor element 20b is electrically connected to the lead terminal 35b through the conductive wire 26b and the third conductive circuit pattern 13b.
- the fourth semiconductor element 21b is electrically connected to the third semiconductor element 20b through the conductive wire 27b and the fourth conductive circuit pattern 14b.
- the fourth semiconductor element 21b is electrically connected to the lead terminal 36b through the conductive wire 28b.
- the sealing member 40 seals the first semiconductor element 20, the second semiconductor element 21, the first conductive circuit pattern 13, the second conductive circuit pattern 14, and the conductive wires 26, 27, and 28. .
- the sealing member 40 has electrical insulation.
- the sealing member 40 may further seal the insulating substrate 11.
- the sealing member 40 may further seal the first conductive member 15 and the second conductive member 16.
- the sealing member 40 may further seal the third conductive circuit pattern 13b, the fourth conductive circuit pattern 14b, and the conductive wires 26b, 27b, and 28b.
- the sealing member 40 may further seal the third conductive member (not shown) and the fourth conductive member (not shown).
- the sealing member 40 may be formed of an insulating resin such as an epoxy resin, a silicone resin, a urethane resin, a polyimide resin, a polyamide resin, or an acrylic resin.
- the sealing member 40 may be formed of an insulating resin material in which fine particles or fillers that improve the strength and thermal conductivity of the sealing member 40 are dispersed.
- the fine particles or fillers that improve the strength and thermal conductivity of the sealing member 40 are, for example, silicon dioxide (SiO 2 ), alumina (Al 2 O 3 ), aluminum nitride (AlN), boron nitride (BN), silicon nitride ( It may be formed of an inorganic ceramic material such as Si 3 N 4 ), diamond (C), silicon carbide (SiC) or boron oxide (B 2 O 3 ).
- the case 30 may include a base plate 31, an enclosure 32, and lead terminals 35, 35b, 36, and 36b.
- the base plate 31 is disposed on the opposite side of the insulating substrate 11 from the first semiconductor element 20 and the second semiconductor element 21.
- the base plate 31 is not particularly limited, but may be formed of a metal material such as copper (Cu) or aluminum (Al).
- the base plate 31 is not particularly limited, but may be formed of an alloy such as an aluminum-silicon carbide (AlSiC) alloy or a copper-molybdenum (CuMo) alloy.
- the base plate 31 is not particularly limited, but may be formed of an organic material such as an epoxy resin, a polyimide resin, an acrylic resin, or a polyphenylene sulfide (PPS) resin.
- the insulating substrate 11 is bonded to the base plate 31.
- the first insulating substrate portion 11 a may be bonded to the base plate 31 via the first conductive member 15 and the bonding layer 38.
- the second insulating substrate portion 11 b may be bonded to the base plate 31 via the second conductive member 16 and the bonding layer 39.
- the third insulating substrate portion 11c may be bonded to the base plate 31 via a third conductive member (not shown) and a bonding layer (not shown).
- the fourth insulating substrate portion 11d may be bonded to the base plate 31 via a fourth conductive member (not shown) and a bonding layer (not shown).
- the bonding layers 38 and 39 may be made of, for example, a resin adhesive such as a silicone resin adhesive or a conductive bonding material such as solder.
- the outer enclosure 32 is bonded to the base plate 31.
- the outer enclosure 32 includes lead terminals 35, 35b, 36, and 36b.
- the envelope 32 may be formed of an electrically insulating resin such as an epoxy resin, a polyimide resin, an acrylic resin, or a polyphenylene sulfide (PPS) resin.
- the lead terminals 35, 35 b, 36, 36 b are drawn out of the power semiconductor module 1 through the outer enclosure 32.
- the lead terminals 35, 35 b, 36, and 36 b do not penetrate the first barrier layer 50 and are not in contact with the first barrier layer 50. In the present embodiment, there is no interface between the lead terminals 35, 35 b, 36, 36 b and the first barrier layer 50. Therefore, moisture and gas do not enter the power semiconductor module 1 through this interface.
- the lead terminals 35, 35b, 36, 36b may be formed of a metal material such as copper or aluminum.
- the first barrier layer 50 is disposed on the opposite side to the insulating substrate 11 with respect to the first semiconductor element 20 and the second semiconductor element 21.
- the first barrier layer 50 is disposed on the side opposite to the insulating substrate 11 with respect to the third semiconductor element 20b and the fourth semiconductor element 21b.
- the first barrier layer 50 is provided on or in the sealing member 40. In the present embodiment, the first barrier layer 50 is provided on the sealing member 40. In a plan view of the first main surface 11m of the insulating substrate 11, the first barrier layer 50 covers the first semiconductor element 20, the second semiconductor element 21, the third semiconductor element 20b, and the fourth semiconductor element 21b. ing.
- the first barrier layer 50 may cover 80% or more of the area of the outer surface 41 of the sealing member 40. 90% or more of the area may be covered, or the entire outer surface 41 of the sealing member 40 may be covered.
- the first barrier layer 50 prevents gas such as moisture and sulfur gas from entering the power semiconductor module 1.
- gas such as moisture and sulfur gas
- the first barrier layer 50 increases the leakage current from the first semiconductor element 20 and the second semiconductor element 21 and the like, and the insulating performance of the insulating substrate 11 (the first insulating substrate portion 11a and the second insulating substrate portion 11b). Can be prevented.
- the first barrier layer 50 moisture and gas are used for the third semiconductor element 20b, the fourth semiconductor element 21b, the third conductive circuit pattern 13b, the fourth conductive circuit pattern 14b, and a third conductive member (not shown). ), A fourth conductive member (not shown), and the conductive wires 26b, 27b, and 28b.
- the first barrier layer 50 increases leakage current from the third semiconductor element 20b, the fourth semiconductor element 21b, and the like, and the insulating performance of the insulating substrate 11 (third insulating substrate portion 11c, fourth insulating substrate portion 11d) and the like. Can be prevented.
- the first barrier layer 50 is formed of a material having low permeability to moisture and gas.
- the first barrier layer 50 is made of, for example, a thermoplastic resin such as polyphenylene sulfide (PPS), polybutylene terephthalate (PBT), or polyether ether ketone (PEEK), a thermosetting resin, or polytetrafluoroethylene (PTFE). It may be formed of a fluorinated resin, a ceramic material, a glass material, or a mixture thereof.
- At least one of the first barrier layer 50 and the sealing member 40 includes a first stress relaxation portion 53.
- the first barrier layer 50 includes a first stress relaxation portion 53.
- the first barrier layer 50 includes a first surface 51 on the first semiconductor element 20 and the second semiconductor element 21 side, and a second surface 52 on the opposite side to the first surface 51.
- the first stress relaxation portion 53 is a first recess formed in at least one of the first surface 51 and the second surface 52.
- the first stress relaxation portion 53 is a first recess formed in the second surface 52 of the first barrier layer 50.
- the first stress relaxation part 53 is a first recess formed in the first surface 51 of the first barrier layer 50. There may be.
- the first concave portion that is the first stress relaxation portion 53 may have a tapered shape.
- the first recess may extend along at least one of a first direction (x direction) and a second direction (y direction).
- the first recess may be composed of a plurality of first recesses arranged along at least one of the first direction (x direction) and the second direction (y direction).
- the power semiconductor modules 1, 1 b, 1 c are configured by a plurality of members having different linear thermal expansion coefficients, such as the first barrier layer 50, the sealing member 40, and the insulating substrate 11.
- the first stress relaxation portion 53 reduces the stress acting on the first barrier layer 50 when the power semiconductor modules 1, 1b, 1c are warped. Specifically, when the first stress relaxation portion 53 is the first recess, the first recess reduces the thickness of at least one of the first barrier layer 50 and the sealing member 40.
- the first recess facilitates deformation of at least one of the first barrier layer 50 and the sealing member 40 following the warp deformation of the power semiconductor modules 1, 1 b and 1 c.
- the first recess reduces the stress acting on the first barrier layer 50 when the power semiconductor modules 1, 1 b, 1 c are warped, and prevents the first barrier layer 50 from being cracked.
- the first stress relaxation portion 53 is disposed so as to overlap the first gap 17 between the first conductive circuit pattern 13 and the second conductive circuit pattern 14. Yes.
- the first stress relaxation portion 53 has a narrower width than the first gap 17, and the first stress relaxation portion 53 is disposed in the first gap 17. May be.
- the first stress relaxation portion 53 may have the same width as the first gap 17 or may have a width wider than the first gap 17. Good.
- the first stress relaxation portion 53 may be located at the center of the power semiconductor modules 1, 1 b, 1 c in the first direction (x direction).
- the first stress relieving portion 53 is disposed so as to overlap a gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b.
- the first stress relaxation portion 53 has a width narrower than the gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b.
- the 1 stress relaxation part 53 may be arrange
- the first stress relaxation portion 53 may have the same width as the gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b.
- the width may be wider than the gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b.
- the first stress relieving portion 53 is disposed so as to overlap a gap between the first conductive circuit pattern 13 and the third conductive circuit pattern 13b.
- the first stress relaxation portion 53 has a width narrower than the gap between the first conductive circuit pattern 13 and the third conductive circuit pattern 13b.
- the 1 stress relaxation part 53 may be arrange
- the first stress relaxation portion 53 may have the same width as the gap between the first conductive circuit pattern 13 and the third conductive circuit pattern 13b.
- the width may be wider than the gap between the first conductive circuit pattern 13 and the third conductive circuit pattern 13b.
- the first stress relaxation portion 53 may be positioned at the center of the power semiconductor modules 1, 1b, 1c in the second direction (y direction).
- the first stress relieving portion 53 is disposed so as to overlap a gap between the second conductive circuit pattern 14 and the fourth conductive circuit pattern 14b.
- the first stress relaxation portion 53 has a width narrower than the gap between the second conductive circuit pattern 14 and the fourth conductive circuit pattern 14b.
- the 1 stress relaxation part 53 may be arrange
- the first stress relaxation portion 53 may have the same width as the gap between the second conductive circuit pattern 14 and the fourth conductive circuit pattern 14b. The width may be wider than the gap between the second conductive circuit pattern 14 and the fourth conductive circuit pattern 14b.
- the first stress relaxation portion 53 is arranged so as to overlap the second gap 12 between the first insulating substrate portion 11a and the second insulating substrate portion 11b. Also good.
- the first stress relaxation portion 53 has a narrower width than the second gap 12, and the first stress relaxation portion 53 is disposed in the second gap 12. May be.
- the first stress relaxation portion 53 may have the same width as the second gap 12 or may have a width wider than the second gap 12. Good.
- the first stress relieving portion 53 may be disposed so as to overlap a gap between the third insulating substrate portion 11c and the fourth insulating substrate portion 11d.
- the first stress relaxation portion 53 has a width narrower than the gap between the third insulating substrate portion 11c and the fourth insulating substrate portion 11d.
- the 1 stress relaxation part 53 may be arrange
- the first stress relaxation portion 53 may have the same width as the gap between the third insulating substrate portion 11c and the fourth insulating substrate portion 11d.
- the width may be wider than the gap between the third insulating substrate portion 11c and the fourth insulating substrate portion 11d.
- the first stress relieving portion 53 may be disposed so as to overlap a gap between the first insulating substrate portion 11a and the third insulating substrate portion 11c.
- the first stress relaxation portion 53 has a width that is narrower than the gap between the first insulating substrate portion 11a and the third insulating substrate portion 11c.
- the 1 stress relaxation part 53 may be arrange
- the first stress relaxation portion 53 may have the same width as the gap between the first insulating substrate portion 11a and the third insulating substrate portion 11c.
- the width may be wider than the gap between the first insulating substrate portion 11a and the third insulating substrate portion 11c.
- the first stress relieving portion 53 may be disposed so as to overlap a gap between the second insulating substrate portion 11b and the fourth insulating substrate portion 11d.
- the first stress relaxation portion 53 has a width that is narrower than the gap between the second insulating substrate portion 11b and the fourth insulating substrate portion 11d.
- the 1 stress relaxation part 53 may be arrange
- the first stress relaxation portion 53 may have the same width as the gap between the second insulating substrate portion 11b and the fourth insulating substrate portion 11d.
- the width may be wider than the gap between the second insulating substrate portion 11b and the fourth insulating substrate portion 11d.
- the second gap 12 between the first insulating substrate portion 11a and the second insulating substrate portion 11b The gap between the third insulating substrate portion 11c and the fourth insulating substrate portion 11d, the gap between the first insulating substrate portion 11a and the third insulating substrate portion 11c, the second insulating substrate portion 11b and the fourth Stress concentrates on the portion of the first barrier layer 50 corresponding to the gap between the insulating substrate portion 11d.
- the first stress relaxation portion 53 is provided in a portion of the first barrier layer 50 where stress is concentrated. The first stress relaxation part 53 effectively prevents the first barrier layer 50 from being cracked.
- the first stress relaxation part 53 is a first through part that connects the first surface 51 and the second surface 52. May be.
- the first through portion may be a first slot extending along at least one of a first direction (x direction) and a second direction (y direction).
- the first through hole may be a plurality of first through holes arranged along at least one of the first direction (x direction) and the second direction (y direction).
- the first penetration portion may separate the first barrier layer 50 into a plurality of first barrier layer portions. As the size of the power semiconductor module 1d increases, the stress acting on the first barrier layer 50 when the power semiconductor module 1d warps increases.
- the first stress relaxation portion 53 that is the first penetration portion reduces the increased stress and prevents the first barrier layer 50 from being cracked.
- the first stress relaxation part 53 prevents the first barrier layer 50 from being cracked.
- the power semiconductor modules 1, 1b, 1c, 1d of the present embodiment include an insulating substrate 11, a first conductive circuit pattern 13, a second conductive circuit pattern 14, a first semiconductor element 20, and a second semiconductor element 21. And a sealing member 40 and a first barrier layer 50.
- the insulating substrate 11 includes a first main surface 11m.
- the first conductive circuit pattern 13 is provided on the first main surface 11m.
- the second conductive circuit pattern 14 is provided on the first main surface 11m.
- the second conductive circuit pattern 14 is arranged with a first gap 17 from the first conductive circuit pattern 13.
- the first semiconductor element 20 is bonded to the first conductive circuit pattern 13.
- the second semiconductor element 21 is bonded to the second conductive circuit pattern 14.
- the sealing member 40 seals the first semiconductor element 20, the second semiconductor element 21, the first conductive circuit pattern 13, and the second conductive circuit pattern 14.
- the first barrier layer 50 is disposed on the side opposite to the insulating substrate 11 with respect to the first semiconductor element 20 and the second semiconductor element 21.
- the first barrier layer 50 is provided on the sealing member 40. At least one of the first barrier layer 50 and the sealing member 40 includes a first stress relaxation portion 53.
- the first barrier layer 50 moisture and gas reach the first semiconductor element 20, the second semiconductor element 21, the first conductive circuit pattern 13, the second conductive circuit pattern 14, and the insulating substrate 11. Suppress. Further, the first stress relaxation portion 53 reduces the stress acting on the first barrier layer 50 when the power semiconductor modules 1, 1 b, 1 c, 1 d are warped, and a crack is generated in the first barrier layer 50. To prevent that. The reliability of the power semiconductor modules 1, 1b, 1c, 1d can be improved.
- FIG. A power semiconductor module 1e according to the second embodiment will be described with reference to FIG.
- the power semiconductor module 1e of the present embodiment has the same configuration as the power semiconductor modules 1, 1b, 1c, and 1d of the first embodiment, but is mainly different in the following points.
- the first stress relieving part 53 is provided in the first barrier layer 50 corresponding to the first conductive circuit pattern 13, the second conductive circuit pattern 14, and the first gap 17.
- the first barrier layer 50 is configured to gradually decrease in thickness as it approaches the first portion 55 of the first barrier layer 50 at least in the first stress relaxation portion 53.
- the first portion 55 overlaps the first gap 17 between the first conductive circuit pattern 13 and the second conductive circuit pattern 14 in a plan view of the first main surface 11m of the insulating substrate 11.
- the first portion 55 is located in the first gap 17 in a plan view of the first main surface 11 m of the insulating substrate 11.
- the first portion 55 is located in the second gap 12 in the plan view of the first main surface 11m of the insulating substrate 11.
- the first portion 55 is located in the central portion of the power semiconductor module 1e in the first direction (x direction).
- the first barrier layer 50 has a minimum thickness in the first portion 55 of the first stress relaxation portion 53.
- the first barrier layer 50 is the same in the portion corresponding to the third conductive circuit pattern 13b, the fourth conductive circuit pattern 14b, and the gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b. It is configured.
- the first barrier layer 50 is the same in the portion corresponding to the first conductive circuit pattern 13, the third conductive circuit pattern 13b, and the gap between the first conductive circuit pattern 13 and the third conductive circuit pattern 13b. May be configured.
- the first barrier layer 50 is the same in the portion corresponding to the second conductive circuit pattern 14, the fourth conductive circuit pattern 14b, and the gap between the second conductive circuit pattern 14 and the fourth conductive circuit pattern 14b. May be configured.
- the power semiconductor module 1e of the present embodiment has the following effects similar to those of the power semiconductor modules 1, 1b, 1c, and 1d of the first embodiment.
- the first barrier layer 50 has a minimum thickness in the first portion 55 of the first stress relaxation portion 53.
- the first stress relaxation portion 53 facilitates deformation of at least one of the first barrier layer 50 and the sealing member 40 following the warp deformation of the power semiconductor module 1e.
- the first stress relaxation portion 53 reduces the stress acting on the first barrier layer 50 when the power semiconductor module 1e is warped, and prevents the first barrier layer 50 from being cracked. The reliability of the power semiconductor module 1e can be improved.
- Embodiment 3 FIG. With reference to FIG. 7, a power semiconductor module 1f of the third embodiment will be described.
- the power semiconductor module 1f of the present embodiment has the same configuration as the power semiconductor modules 1, 1b, 1c, and 1d of the first embodiment, but is mainly different in the following points.
- the sealing member 40 includes the first stress relaxation portion 43.
- the first stress relaxation portion 43 is a second recess formed in the outer surface 41 of the sealing member 40.
- the second recess may extend along at least one of the first direction (x direction) and the second direction (y direction).
- the second recess may be constituted by a plurality of second recesses arranged along at least one of the first direction (x direction) and the second direction (y direction).
- the second recess that is the first stress relaxation portion 43 may have a tapered shape.
- the first stress relaxation portion 43 is disposed so as to overlap the first gap 17 between the first conductive circuit pattern 13 and the second conductive circuit pattern 14. Yes.
- the first stress relaxation part 43 has a narrower width than the first gap 17, and the first stress relaxation part 43 is disposed in the first gap 17. May be.
- the first stress relaxation portion 43 may have the same width as the first gap 17 or may have a width wider than the first gap 17. Good.
- the first stress relaxation portion 43 is disposed so as to overlap the second gap 12 between the first insulating substrate portion 11a and the second insulating substrate portion 11b. Yes.
- the first stress relaxation portion 43 is located in the central portion of the power semiconductor modules 1f and 1g in the first direction (x direction).
- the first barrier layer 50 includes convex portions 56 that protrude from the first surface 51.
- the convex portion 56 may have a shape complementary to the second concave portion that is the first stress relaxation portion 43.
- the convex portion 56 overlaps the first gap 17 between the first conductive circuit pattern 13 and the second conductive circuit pattern 14.
- the projection 56 is located in the first gap 17 in a plan view of the first main surface 11 m of the insulating substrate 11.
- the convex portion 56 overlaps the second gap 12 between the first insulating substrate portion 11a and the second insulating substrate portion 11b.
- the convex part 56 is located in the center part of the power semiconductor modules 1f and 1g in the first direction (x direction).
- the sealing member 40 is similarly applied to the portions corresponding to the third conductive circuit pattern 13b, the fourth conductive circuit pattern 14b, and the gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b. It is configured.
- the sealing member 40 is similarly applied to the portions corresponding to the first conductive circuit pattern 13, the third conductive circuit pattern 13b, and the gap between the first conductive circuit pattern 13 and the third conductive circuit pattern 13b. It may be configured.
- the sealing member 40 is similarly applied to the portion corresponding to the second conductive circuit pattern 14, the fourth conductive circuit pattern 14b, and the gap between the second conductive circuit pattern 14 and the fourth conductive circuit pattern 14b. It may be configured.
- the convex portion 56 of the first barrier layer 50 overlaps the gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b. Specifically, in the plan view of the first main surface 11m of the insulating substrate 11, the convex portion 56 is located in the gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b. In a plan view of the first main surface 11m of the insulating substrate 11, the convex portion 56 overlaps the gap between the first insulating substrate portion 11a and the second insulating substrate portion 11b.
- the convex part 56 is located in the center part of the power semiconductor modules 1f and 1g in the second direction (y direction).
- the power semiconductor modules 1f and 1g of the present embodiment have the following effects similar to those of the power semiconductor modules 1, 1b, 1c and 1d of the first embodiment.
- the first stress relaxation portion 43 facilitates deformation of at least one of the first barrier layer 50 and the sealing member 40 following the warp deformation of the power semiconductor modules 1f and 1g.
- the first stress relaxation portion 43 reduces the stress acting on the first barrier layer 50 when the power semiconductor modules 1f and 1g are warped, and prevents the first barrier layer 50 from being cracked. The reliability of the power semiconductor modules 1f and 1g can be improved.
- FIG. A power semiconductor module 1h according to the fourth embodiment will be described with reference to FIG.
- the power semiconductor module 1h according to the present embodiment has the same configuration as the power semiconductor modules 1f and 1g according to the third embodiment, but is mainly different in the following points.
- the first stress relaxation portion 43 is provided in the sealing member 40 corresponding to the first conductive circuit pattern 13, the second conductive circuit pattern 14, and the first gap 17.
- the outer surface 41 of the sealing member 40 is formed so as to be gradually recessed deeper toward the second portion 45 of the outer surface 41 at least in the first stress relaxation portion 43.
- the second portion 45 overlaps the first gap 17 between the first conductive circuit pattern 13 and the second conductive circuit pattern 14 in a plan view of the first main surface 11m of the insulating substrate 11.
- the second portion 45 is located in the first gap 17 in a plan view of the first main surface 11 m of the insulating substrate 11.
- the first stress relaxation portion 43 overlaps the second gap 12 between the first insulating substrate portion 11a and the second insulating substrate portion 11b.
- the second portion 45 is located at the center of the power semiconductor module 1h in the first direction (x direction).
- the outer surface 41 of the sealing member 40 is recessed most deeply in the second portion 45 of the first stress relaxation portion 43.
- the outer surface 41 of the sealing member 40 is in a portion corresponding to the third conductive circuit pattern 13b, the fourth conductive circuit pattern 14b, and the gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b. Is similarly configured.
- the outer surface 41 of the sealing member 40 is in a portion corresponding to the first conductive circuit pattern 13, the third conductive circuit pattern 13b, and the gap between the first conductive circuit pattern 13 and the third conductive circuit pattern 13b. May be similarly configured.
- the outer surface 41 of the sealing member 40 is in a portion corresponding to the second conductive circuit pattern 14, the fourth conductive circuit pattern 14b, and the gap between the second conductive circuit pattern 14 and the fourth conductive circuit pattern 14b. May be similarly configured.
- the power semiconductor module 1h according to the present embodiment has the following effects similar to those of the power semiconductor modules 1f and 1g according to the third embodiment.
- the outer surface 41 of the sealing member 40 is recessed most deeply in the second portion 45 of the first stress relaxation portion 43.
- the first stress relaxation portion 43 facilitates deformation of at least one of the first barrier layer 50 and the sealing member 40 following the warp deformation of the power semiconductor module 1h.
- the first stress relaxation portion 43 reduces the stress acting on the first barrier layer 50 when the power semiconductor module 1h is warped, and prevents the first barrier layer 50 from being cracked. The reliability of the power semiconductor module 1h can be improved.
- Embodiment 5 FIG. With reference to FIG. 10, the power semiconductor module 1i of Embodiment 5 is demonstrated.
- the power semiconductor module 1i of the present embodiment has the same configuration as that of the power semiconductor module 1 of the first embodiment, but mainly differs in the following points.
- the first barrier layer 50 is provided in the sealing member 40.
- the first stress relaxation portion 53 is a first through portion that connects the first surface 51 and the second surface 52. Good.
- the power semiconductor modules 1i and 1j of the present embodiment have the following effects in addition to the effects of the power semiconductor modules 1 and 1d of the first embodiment.
- the first barrier layer 50 is provided in the sealing member 40.
- the sealing member 40 is not exposed to oxygen in the air. Even when the power semiconductor modules 1i and 1j operate and become high temperature, the sealing member 40 is prevented from being oxidized and deteriorated. The reliability of the power semiconductor modules 1i and 1j can be improved.
- FIG. 6 A power semiconductor module 1k according to the sixth embodiment will be described with reference to FIG.
- the power semiconductor module 1k of the present embodiment has the same configuration as the power semiconductor module 1b of the first modification of the first embodiment, but is mainly different in the following points.
- At least a part of the first recess is a cavity 58 that is not filled with the sealing member 40.
- the entire first recess is a cavity 58.
- the power semiconductor module 1k of the present embodiment has the following effects in addition to the effects of the power semiconductor modules 1 and 1b of the first embodiment.
- the first barrier layer 50 is provided on the sealing member 40.
- the first recess is formed on the first surface 51. At least a part of the first recess is a cavity 58 that is not filled with the sealing member 40.
- the cavity 58 reduces the increased stress and prevents the first barrier layer 50 from cracking. The reliability of the power semiconductor module 1k can be further improved.
- Embodiment 7 FIG. A power semiconductor module 1m according to the seventh embodiment will be described with reference to FIGS.
- the power semiconductor module 1m of the present embodiment has the same configuration as that of the power semiconductor module 1 of the first embodiment and has the same effects, but mainly differs in the following points.
- the power semiconductor module 1m further includes a second barrier layer 60 laminated on the first barrier layer 50.
- the sealing member 40 may be interposed between the first barrier layer 50 and the second barrier layer 60.
- the second barrier layer 60 is disposed on the first semiconductor element 20 and the second semiconductor element 21 side with respect to the first barrier layer 50.
- the second barrier layer 60 is disposed between the first barrier layer 50 and the first semiconductor element 20 and the second semiconductor element 21.
- the second barrier layer 60 is provided in the sealing member 40.
- the second barrier layer 60 may be disposed on the opposite side of the first barrier layer 50 from the first semiconductor element 20 and the second semiconductor element 21.
- the second barrier layer 60 covers the first semiconductor element 20, the second semiconductor element 21, the third semiconductor element 20b, and the fourth semiconductor element 21b. ing.
- the second barrier layer 60 may cover 80% or more of the area of the outer surface 41 of the sealing member 40. 90% or more of the area may be covered, or the entire outer surface 41 of the sealing member 40 may be covered.
- the second barrier layer 60 has a larger area than the first barrier layer 50 in a plan view of the first main surface 11m of the insulating substrate 11.
- the second outer periphery of the second barrier layer 60 is outside the first outer periphery of the first barrier layer 50.
- the second barrier layer 60 may have the same area as the first barrier layer 50, or a smaller area than the first barrier layer 50. Also good.
- the second outer periphery of the second barrier layer 60 may coincide with the first outer periphery of the first barrier layer 50. It may be inside the first outer periphery of the first barrier layer 50.
- the second barrier layer 60 prevents gas such as moisture and sulfur gas from entering the power semiconductor module 1m.
- gas such as moisture and sulfur gas
- the second barrier layer 60 increases the leakage current from the first semiconductor element 20 and the second semiconductor element 21, and the insulating performance of the insulating substrate 11 (the first insulating substrate portion 11 a and the second insulating substrate portion 11 b). Can be prevented.
- the second barrier layer 60 moisture and gas are used for the third semiconductor element 20b, the fourth semiconductor element 21b, the third conductive circuit pattern 13b, the fourth conductive circuit pattern 14b, and a third conductive member (not shown). ) And the fourth conductive member (not shown).
- the second barrier layer 60 increases the leakage current from the third semiconductor element 20b and the fourth semiconductor element 21b, and provides insulation performance of the insulating substrate 11 (third insulating substrate portion 11c, fourth insulating substrate portion 11d) and the like. Can be prevented.
- the second barrier layer 60 is made of a material having low permeability to moisture and gas.
- the second barrier layer 60 is made of, for example, a thermoplastic resin such as polyphenylene sulfide (PPS), polybutylene terephthalate (PBT), or polyether ether ketone (PEEK), a thermosetting resin, or polytetrafluoroethylene (PTFE). It may be formed of a fluorinated resin, a ceramic material, a glass material, or a mixture thereof.
- At least one of the second barrier layer 60 and the sealing member 40 includes a second stress relaxation portion 63.
- the second barrier layer 60 includes a second stress relaxation portion 63.
- the second barrier layer 60 includes a third surface 61 on the first semiconductor element 20 and second semiconductor element 21 side, and a fourth surface 62 opposite to the third surface 61.
- the second stress relaxation portion 63 is a third recess formed in at least one of the third surface 61 and the fourth surface 62.
- the third recess may extend along at least one of the first direction (x direction) and the second direction (y direction).
- the third recess may be constituted by a plurality of third recesses arranged along at least one of the first direction (x direction) and the second direction (y direction).
- at least a part of the second stress relaxation portion 63 may overlap the first stress relaxation portion 53.
- the second stress relaxation portion 63 may be a third recess formed in the fourth surface 62 of the second barrier layer 60.
- the width of the third recess of the second barrier layer 60 may be smaller than the width of the first recess of the first barrier layer 50.
- the width of the third recess of the second barrier layer 60 is larger than the width of the first recess of the first barrier layer 50. May be.
- the width of the third recess of the second barrier layer 60 may be equal to the width of the first recess of the first barrier layer 50.
- the second stress relaxation unit 63 reduces the stress acting on the second barrier layer 60 when the power semiconductor modules 1m and 1n warp.
- the second stress relaxation part 63 is a third recess
- the third recess reduces the thickness of at least one of the second barrier layer 60 and the sealing member 40.
- the third recess facilitates deformation of at least one of the second barrier layer 60 and the sealing member 40 following the warp deformation of the power semiconductor modules 1m and 1n.
- the third recess reduces the stress acting on the second barrier layer 60 when the power semiconductor modules 1m and 1n are warped, and prevents the second barrier layer 60 from being cracked.
- the second stress relaxation portion 63 is disposed so as to overlap the first gap 17 between the first conductive circuit pattern 13 and the second conductive circuit pattern 14. Yes.
- the second stress relaxation part 63 has a narrower width than the first gap 17, and the second stress relaxation part 63 is disposed in the first gap 17. May be.
- the second stress relaxation portion 63 may have the same width as the first gap 17 or may have a width wider than the first gap 17. Good.
- the second stress relaxation portion 63 is disposed so as to overlap a gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b.
- the second stress relaxation portion 63 has a width narrower than the gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b.
- the 2 stress relaxation part 63 may be arrange
- the second stress relaxation portion 63 may have the same width as the gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b.
- the width may be wider than the gap between the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b.
- the second stress relaxation portion 63 is disposed so as to overlap a gap between the first conductive circuit pattern 13 and the third conductive circuit pattern 13b.
- the second stress relaxation portion 63 has a width narrower than the gap between the first conductive circuit pattern 13 and the third conductive circuit pattern 13b.
- the 2 stress relaxation part 63 may be arrange
- the second stress relaxation portion 63 may have the same width as the gap between the first conductive circuit pattern 13 and the third conductive circuit pattern 13b.
- the width may be wider than the gap between the first conductive circuit pattern 13 and the third conductive circuit pattern 13b.
- the second stress relaxation portion 63 is disposed so as to overlap a gap between the second conductive circuit pattern 14 and the fourth conductive circuit pattern 14b.
- the second stress relaxation portion 63 has a width narrower than the gap between the second conductive circuit pattern 14 and the fourth conductive circuit pattern 14b.
- the 2 stress relaxation part 63 may be arrange
- the second stress relaxation portion 63 may have the same width as the gap between the second conductive circuit pattern 14 and the fourth conductive circuit pattern 14b. The width may be wider than the gap between the second conductive circuit pattern 14 and the fourth conductive circuit pattern 14b.
- the second stress relaxation portion 63 is disposed so as to overlap the second gap 12 between the first insulating substrate portion 11a and the second insulating substrate portion 11b. Also good.
- the second stress relaxation part 63 has a narrower width than the second gap 12, and the second stress relaxation part 63 is disposed in the second gap 12. May be.
- the second stress relaxation portion 63 may have the same width as the second gap 12 or may have a width wider than the second gap 12. Good.
- the second stress relaxation portion 63 may be disposed so as to overlap a gap between the third insulating substrate portion 11c and the fourth insulating substrate portion 11d.
- the second stress relaxation portion 63 has a width narrower than the gap between the third insulating substrate portion 11c and the fourth insulating substrate portion 11d.
- the 2 stress relaxation part 63 may be arrange
- the second stress relaxation portion 63 may have the same width as the gap between the third insulating substrate portion 11c and the fourth insulating substrate portion 11d.
- the width may be wider than the gap between the third insulating substrate portion 11c and the fourth insulating substrate portion 11d.
- the second stress relaxation portion 63 may be disposed so as to overlap the gap between the first insulating substrate portion 11a and the third insulating substrate portion 11c.
- the second stress relaxation portion 63 has a width narrower than the gap between the first insulating substrate portion 11a and the third insulating substrate portion 11c.
- the 2 stress relaxation part 63 may be arrange
- the second stress relaxation portion 63 may have the same width as the gap between the first insulating substrate portion 11a and the third insulating substrate portion 11c.
- the width may be wider than the gap between the first insulating substrate portion 11a and the third insulating substrate portion 11c.
- the second stress relaxation portion 63 may be disposed so as to overlap a gap between the second insulating substrate portion 11b and the fourth insulating substrate portion 11d.
- the second stress relaxation portion 63 has a width narrower than the gap between the second insulating substrate portion 11b and the fourth insulating substrate portion 11d.
- the 2 stress relaxation part 63 may be arrange
- the second stress relaxation portion 63 may have the same width as the gap between the second insulating substrate portion 11b and the fourth insulating substrate portion 11d.
- the width may be wider than the gap between the second insulating substrate portion 11b and the fourth insulating substrate portion 11d.
- the second gap 12 between the first insulating substrate portion 11a and the second insulating substrate portion 11b and the third insulation A gap between the substrate portion 11c and the fourth insulating substrate portion 11d, a gap between the first insulating substrate portion 11a and the third insulating substrate portion 11c, a second insulating substrate portion 11b and a fourth insulating substrate portion 11d.
- the second stress relaxation portion 63 is provided in a portion of the second barrier layer 60 where stress is concentrated. The second stress relaxation part 63 effectively prevents the second barrier layer 60 from being cracked.
- the second stress relaxation portion 63 is a second through portion that connects the third surface 61 and the fourth surface 62. May be.
- the second penetrating portion may be a second slot extending along at least one of the first direction (x direction) and the second direction (y direction).
- the 2nd penetration part may be a plurality of 2nd penetration holes arranged along at least one of the 1st direction (x direction) and the 2nd direction (y direction).
- the second penetration portion may separate the second barrier layer 60 into a plurality of second barrier layer portions.
- At least a part of the second stress relaxation portion 63 that is the second penetrating portion overlaps the first barrier layer 50. Specifically, in the plan view of the first main surface 11 m of the insulating substrate 11, all of the second stress relaxation parts 63 that are the second penetrating parts overlap the first barrier layer 50.
- the second stress relaxation part 63 that is the second penetration part reduces the increased stress and prevents the second barrier layer 60 from being cracked.
- the second stress relaxation unit 63 prevents the second barrier layer 60 from cracking.
- the power semiconductor modules 1m, 1n, and 1p of the present embodiment have the following effects in addition to the effects of the power semiconductor module 1 of the first embodiment.
- the power semiconductor modules 1m, 1n, and 1p further include a second barrier layer 60 stacked on the first barrier layer 50. In the second barrier layer 60, moisture and gas reach the first semiconductor element 20, the second semiconductor element 21, the first conductive circuit pattern 13, the second conductive circuit pattern 14, and the insulating substrate 11. Suppress. The reliability of the power semiconductor modules 1m, 1n, 1p can be further improved.
- At least one of the second barrier layer 60 and the sealing member 40 includes the second stress relaxation portion 63.
- the second stress relaxation portion 63 facilitates deformation of at least one of the second barrier layer 60 and the sealing member 40 following the warp deformation of the power semiconductor modules 1m, 1n, and 1p.
- the second stress relaxation portion 63 reduces the stress acting on the second barrier layer 60 when the power semiconductor modules 1m, 1n, and 1p are warped, and prevents the second barrier layer 60 from being cracked. .
- the reliability of the power semiconductor modules 1m, 1n, 1p can be improved.
- Embodiment 8 FIG. A power semiconductor module 1q according to the eighth embodiment will be described with reference to FIG.
- the power semiconductor module 1q of the present embodiment has the same configuration as that of the power semiconductor module 1m of the seventh embodiment and has the same effects, but is mainly different in the following points.
- the first stress relaxation portion 53 is a first through portion that connects the first surface 51 and the second surface 52.
- the first through portion may be a first slot extending along at least one of a first direction (x direction) and a second direction (y direction).
- the first through hole may be a plurality of first through holes arranged along at least one of the first direction (x direction) and the second direction (y direction).
- the first penetration portion may separate the first barrier layer 50 into a plurality of first barrier layer portions.
- at least a part of the first stress relaxation portion 53 that is the first penetrating portion overlaps the second barrier layer 60.
- all of the first stress relaxation parts 53 that are the first penetration parts overlap the second barrier layer 60.
- the power semiconductor module 1q of the present embodiment has the following effects in addition to the effects of the power semiconductor module 1m of the seventh embodiment.
- the first stress relaxation portion 53 that is the first penetration portion reduces the increased stress and prevents the first barrier layer 50 from being cracked.
- moisture and gas entering from the first stress relaxation part 53, which is the first penetration part cause the first semiconductor element 20, the second semiconductor element 21, the first conductive circuit pattern 13, and the like. , Reaching the second conductive circuit pattern 14 and the insulating substrate 11 is suppressed. The reliability of the power semiconductor module 1q can be improved.
- FIG. 9 A power semiconductor module 1r according to the ninth embodiment will be described with reference to FIG.
- the power semiconductor module 1r of the present embodiment has the same configuration as that of the power semiconductor module 1 of the first embodiment and has the same effects, but is mainly different in the following points.
- the insulating substrate 11 and the first conductive member 15 may constitute a part of the case 30q.
- the insulating substrate 11 is a single plate-like member, and includes a first insulating substrate portion 11a, a second insulating substrate portion 11b, a third insulating substrate portion 11c, and a fourth insulating substrate portion. It is not divided into 11d.
- the first conductive member 15 is opposed to the first conductive circuit pattern 13, the second conductive circuit pattern 14, and the enclosure 32 with the insulating substrate 11 interposed therebetween.
- the first conductive member 15 may also face the third conductive circuit pattern 13b and the fourth conductive circuit pattern 14b via the insulating substrate 11.
- the second conductive member 16, the third conductive member (not shown), and the fourth conductive member (not shown) are not formed on the second main surface 11 n of the insulating substrate 11.
- FIG. The tenth embodiment is a power semiconductor module 1, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 1j, 1k, 1m, 1n according to any one of the first to ninth embodiments. , 1p, 1q, 1r are applied to the power converter.
- the power converter device 200 of this Embodiment is not specifically limited, The case where it is a three-phase inverter is demonstrated below.
- the power conversion system shown in FIG. 19 includes a power supply 100, a power conversion device 200, and a load 300.
- the power source 100 is a DC power source and supplies DC power to the power conversion device 200.
- the power supply 100 is not specifically limited, For example, it may be comprised with a DC system, a solar cell, or a storage battery, and may be comprised with the rectifier circuit or AC / DC converter connected to the AC system.
- the power supply 100 may be configured by a DC / DC converter that converts DC power output from the DC system into another DC power.
- the power conversion device 200 is a three-phase inverter connected between the power source 100 and the load 300, converts the DC power supplied from the power source 100 into AC power, and supplies the AC power to the load 300. As shown in FIG. 19, the power conversion device 200 converts a DC power into an AC power and outputs the main conversion circuit 201 and a control circuit that outputs a control signal for controlling the main conversion circuit 201 to the main conversion circuit 201. 203.
- the load 300 is a three-phase electric motor that is driven by AC power supplied from the power conversion device 200.
- the load 300 is not particularly limited, but is an electric motor mounted on various electric devices, and is used as an electric motor for a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an air conditioner, for example.
- the main conversion circuit 201 includes a switching element (not shown) and a free wheeling diode (not shown).
- the main conversion circuit 201 converts the DC power supplied from the power supply 100 into AC power and supplies it to the load 300 by switching the voltage supplied from the power supply 100 by the switching element.
- the main conversion circuit 201 is a two-level three-phase full bridge circuit, and includes six switching elements and respective switching elements. It can be composed of six freewheeling diodes in antiparallel.
- the power semiconductor modules 1, 1b, 1c, 1d, 1e, 1f, 1g, of any of the first to ninth embodiments described above are provided on at least one of the switching elements and the free wheeling diodes of the main conversion circuit 201. 1h, 1i, 1j, 1k, 1m, 1n, 1p, 1q, 1r can be applied.
- the power semiconductor module 202 constituting the main conversion circuit 201 any one of the power semiconductor modules 1, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 1j of the first to ninth embodiments described above is used. , 1k, 1m, 1n, 1p, 1q, 1r can be applied.
- each upper and lower arm constitutes each phase (U phase, V phase and W phase) of the full bridge circuit.
- the output terminals of the upper and lower arms, that is, the three output terminals of the main conversion circuit 201 are connected to the load 300.
- the main conversion circuit 201 includes a drive circuit (not shown) that drives each switching element.
- the drive circuit may be built in the power semiconductor module 202 or may be provided outside the power semiconductor module 202.
- the drive circuit generates a drive signal for driving the switching element included in the main conversion circuit 201 and supplies the drive signal to the control electrode of the switching element of the main conversion circuit 201.
- a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrode of each switching element.
- the power semiconductor module 202 included in the main conversion circuit 201 As the power semiconductor module 202 included in the main conversion circuit 201, the power semiconductor modules 1, 1b, 1c, 1d according to any of the first to ninth embodiments are used. 1e, 1f, 1g, 1h, 1i, 1j, 1k, 1m, 1n, 1p, 1q, 1r are applied. Therefore, the power conversion device 200 according to the present embodiment has improved reliability.
- the present invention is not limited to this and can be applied to various power conversion devices.
- a two-level power conversion device is used.
- a three-level power conversion device or a multi-level power conversion device may be used.
- the present invention may be applied to a single-phase inverter.
- the present invention may be applied to a DC / DC converter or an AC / DC converter.
- the power conversion device to which the present invention is applied is not limited to the case where the load is an electric motor. It can be incorporated into a power supply.
- the power conversion device to which the present invention is applied can be used as a power conditioner such as a solar power generation system or a power storage system.
- Embodiments 1 to 10 disclosed this time are examples in all respects and are not restrictive. As long as there is no contradiction, at least two of the first to tenth embodiments disclosed this time may be combined.
- the scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
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Abstract
パワー半導体モジュール(1)は、絶縁基板(11)と、第1導電回路パターン(13)と、第2導電回路パターン(14)と、第1半導体素子(20)と、第2半導体素子(21)と、封止部材(40)と、第1バリア層(50)とを備える。封止部材(40)は、第1半導体素子(20)と第2半導体素子(21)と第1導電回路パターン(13)と第2導電回路パターン(14)とを封止している。第1バリア層(50)及び封止部材(40)の少なくとも1つは第1応力緩和部(53)を含む。そのため、パワー半導体モジュール(1)は、向上された信頼性を有する。
Description
本発明は、パワー半導体モジュール及び電力変換装置に関する。
国際公開第2014/128899号(特許文献1)は、複数の半導体素子と、複数の半導体素子を搭載する基板と、基板及び複数の半導体素子を封止する封止樹脂とを備える半導体装置を開示している。半導体素子及び基板の一部は、バナジウム及びテルルを含有するガラス膜で覆われている。ガラス膜は、水分が半導体素子等に到達することを抑制している。
しかし、半導体装置の動作時及び半導体装置の周囲の温度の変化時に、特許文献1に開示された半導体装置が反る。ガラス膜に応力が印加されて、ガラス膜にき裂が発生する。ガラス膜のき裂から水分及びガスが侵入して、半導体装置の信頼性を低下させる。本発明は、上記の課題を鑑みてなされたものであり、その目的は、向上された信頼性を有するパワー半導体モジュール及び電力変換装置を提供することである。
本発明のパワー半導体モジュールは、絶縁基板と、第1導電回路パターンと、第2導電回路パターンと、第1半導体素子と、第2半導体素子と、封止部材と、第1バリア層とを備える。絶縁基板は、第1主面を含む。第1導電回路パターンは、第1主面上に設けられている。第2導電回路パターンは、第1主面上に設けられている。第2導電回路パターンは、第1導電回路パターンから第1隙間を空けて配置されている。第1半導体素子は、第1導電回路パターンに接合されている。第2半導体素子は、第2導電回路パターンに接合されている。封止部材は、第1半導体素子と第2半導体素子と第1導電回路パターンと第2導電回路パターンとを封止している。第1バリア層は、第1半導体素子及び第2半導体素子に対して絶縁基板とは反対側に配置されている。第1バリア層は、封止部材上または封止部材中に設けられている。第1バリア層及び封止部材の少なくとも1つは、第1応力緩和部を含む。
本発明の電力変換装置は、主変換回路と、制御回路とを備える。主変換回路は、本発明のパワー半導体モジュールを有し、かつ、入力される電力を変換して出力し得るように構成されている。制御回路は、主変換回路を制御する制御信号を主変換回路に出力し得るように構成されている。
本発明のパワー半導体モジュール及び電力変換装置では、第1バリア層は、水分及びガスが、第1半導体素子と、第2半導体素子と、第1導電回路パターンと、第2導電回路パターンと、絶縁基板とに到達することを抑制する。また、第1応力緩和部は、パワー半導体モジュールが反る際に第1バリア層に作用する応力を減少させて、第1バリア層にき裂が発生することを防止する。本発明のパワー半導体モジュールは、向上された信頼性を有する。
以下、本発明の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
実施の形態1.
図1及び図2を参照して、実施の形態1のパワー半導体モジュール1を説明する。パワー半導体モジュール1は、絶縁基板11と、第1導電回路パターン13と、第2導電回路パターン14と、第1半導体素子20と、第2半導体素子21と、封止部材40と、第1バリア層50とを主に備える。パワー半導体モジュール1は、ケース30をさらに備えてもよい。パワー半導体モジュール1は、第3導電回路パターン13bと、第4導電回路パターン14bと、第3半導体素子20bと、第4半導体素子21bとをさらに備えてもよい。
図1及び図2を参照して、実施の形態1のパワー半導体モジュール1を説明する。パワー半導体モジュール1は、絶縁基板11と、第1導電回路パターン13と、第2導電回路パターン14と、第1半導体素子20と、第2半導体素子21と、封止部材40と、第1バリア層50とを主に備える。パワー半導体モジュール1は、ケース30をさらに備えてもよい。パワー半導体モジュール1は、第3導電回路パターン13bと、第4導電回路パターン14bと、第3半導体素子20bと、第4半導体素子21bとをさらに備えてもよい。
絶縁基板11は、第1の方向(x方向)と、第1の方向に垂直な第2の方向(y方向)とに延在している。絶縁基板11は、第1主面11mと、第1主面11mとは反対側の第2主面11nとを含む。絶縁基板11は、第1絶縁基板部分11aと、第2絶縁基板部分11bとを含んでもよい。第2絶縁基板部分11bは、第1の方向(x方向)において、第1絶縁基板部分11aから第2隙間12を空けて配置されている。第2隙間12は、第1の方向(x方向)において、パワー半導体モジュール1の中央部に位置してもよい。本明細書において、第1の方向(x方向)におけるパワー半導体モジュールの中央部は、第1の方向(x方向)に沿ってパワー半導体モジュールを3等分した場合の真ん中の部分を意味する。
絶縁基板11は、第3絶縁基板部分11cと、第4絶縁基板部分11dとをさらに含んでもよい。第3絶縁基板部分11cは、第2の方向(y方向)において、第1絶縁基板部分11aから隙間を空けて配置されている。第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間は、第2の方向(y方向)において、パワー半導体モジュール1の中央部に位置してもよい。本明細書において、第2の方向(y方向)におけるパワー半導体モジュールの中央部は、第2の方向(y方向)に沿ってパワー半導体モジュールを3等分した場合の真ん中の部分を意味する。
第4絶縁基板部分11dは、第2の方向(y方向)において、第2絶縁基板部分11bから隙間を空けて配置されている。第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間は、第2の方向(y方向)において、パワー半導体モジュール1の中央部に位置してもよい。第4絶縁基板部分11dは、第1の方向(x方向)において、第3絶縁基板部分11cから隙間を空けて配置されている。第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間は、第1の方向(x方向)において、パワー半導体モジュール1の中央部に位置してもよい。
絶縁基板11は、特に限定されないが、アルミナ(Al2O3)、窒化アルミニウム(AlN)、窒化シリコン(Si3N4)、二酸化ケイ素(SiO2)または窒化ホウ素(BN)のような無機セラミックス材料で形成されてもよい。絶縁基板11は、微粒子及びフィラーの少なくとも1つが分散された樹脂材料で形成されてもよい。微粒子及びフィラーの少なくとも1つは、例えば、アルミナ(Al2O3)、窒化アルミニウム(AlN)、窒化シリコン(Si3N4)、二酸化ケイ素(SiO2)、窒化ホウ素(BN)、ダイヤモンド(C)、炭化ケイ素(SiC)または酸化ホウ素(B2O3)のような無機セラミックス材料で形成されてもよいし、シリコーン樹脂またはアクリル樹脂のような樹脂材料で形成されてもよい。微粒子及びフィラーの少なくとも1つが分散される樹脂は、電気的絶縁性を有している。微粒子及びフィラーの少なくとも1つが分散される樹脂は、特に限定されないが、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂またはアクリル樹脂で形成されてもよい。
第1導電回路パターン13は、第1主面11m上に設けられている。特定的には、第1導電回路パターン13は、第1絶縁基板部分11a上に設けられてもよい。第2導電回路パターン14は、第1主面11m上に設けられている。第2導電回路パターン14は、第1の方向(x方向)において、第1導電回路パターン13から第1隙間17を空けて配置されている。第1隙間17は、第1の方向(x方向)において、パワー半導体モジュール1の中央部に位置してもよい。特定的には、第2導電回路パターン14は、第2絶縁基板部分11b上に設けられてもよい。第1導電回路パターン13及び第2導電回路パターン14は、特に限定されないが、銅またはアルミニウムのような金属材料で形成されてもよい。
第3導電回路パターン13bは、第1主面11m上に設けられている。特定的には、第3導電回路パターン13bは、第3絶縁基板部分11c上に設けられてもよい。第3導電回路パターン13bは、第2の方向(y方向)において、第1導電回路パターン13から隙間を空けて配置されている。第1導電回路パターン13と第3導電回路パターン13bとの間の隙間は、第2の方向(y方向)において、パワー半導体モジュール1の中央部に位置してもよい。
第4導電回路パターン14bは、第1主面11m上に設けられている。特定的には、第4導電回路パターン14bは、第4絶縁基板部分11d上に設けられてもよい。第4導電回路パターン14bは、第2の方向(y方向)において、第2導電回路パターン14から隙間を空けて配置されている。第2導電回路パターン14と第4導電回路パターン14bとの間の隙間は、第2の方向(y方向)において、パワー半導体モジュール1の中央部に位置してもよい。第4導電回路パターン14bは、第1の方向(x方向)において、第3導電回路パターン13bから隙間を空けて配置されている。第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間は、第1の方向(x方向)において、パワー半導体モジュール1の中央部に位置してもよい。第3導電回路パターン13b及び第4導電回路パターン14bは、特に限定されないが、銅またはアルミニウムのような金属材料で形成されてもよい。
第1導電部材15は、第2主面11n上に設けられている。特定的には、第1導電部材15は、第1絶縁基板部分11a上に設けられてもよい。第2導電部材16は、第2主面11n上に設けられている。第2導電部材16は、第1の方向(x方向)において、第1導電部材15から隙間を空けて配置されている。特定的には、第2導電部材16は、第2絶縁基板部分11b上に設けられている。第1導電部材15及び第2導電部材16は、特に限定されないが、銅またはアルミニウムのような金属材料で形成されてもよい。
第3導電部材(図示せず)は、第2主面11n上に設けられている。特定的には、第3導電部材は、第3絶縁基板部分11c上に設けられてもよい。第3導電部材は、第2の方向(y方向)において、第1導電部材15から隙間を空けて配置されている。第4導電部材(図示せず)は、第2主面11n上に設けられている。第4導電部材は、第2の方向(y方向)において、第2導電部材16から隙間を空けて配置されている。第4導電部材は、第1の方向(x方向)において、第3導電部材から隙間を空けて配置されている。特定的には、第4導電部材は、第4絶縁基板部分11d上に設けられてもよい。第3導電部材及び第4導電部材は、特に限定されないが、銅またはアルミニウムのような金属材料で形成されてもよい。
第1半導体素子20、第2半導体素子21、第3半導体素子20b及び第4半導体素子21bは、絶縁ゲート型バイポーラトランジスタ(IGBT)または金属酸化物半導体電界効果トランジスタ(MOSFET)のようなパワー半導体素子であってもよいし、還流ダイオードのようなダイオードであってもよい。第1半導体素子20、第2半導体素子21、第3半導体素子20b及び第4半導体素子21bは、シリコン(Si)、または、炭化珪素(SiC)、窒化ガリウム(GaN)もしくはダイヤモンドのようなワイドバンドギャップ半導体材料で形成されてもよい。第1半導体素子20、第2半導体素子21、第3半導体素子20b及び第4半導体素子21bは、タイプ及び材料の少なくとも1つの点で、互いに同じであってもよいし、互いに異なってもよい。
第1半導体素子20及び第2半導体素子21は、第1の方向(x方向)に沿って配列されている。第3半導体素子20b及び第4半導体素子21bは、第1の方向(x方向)に沿って配列されている。第1半導体素子20及び第3半導体素子20bは、第2の方向(y方向)に沿って配列されている。第2半導体素子21及び第4半導体素子21bは、第2の方向(y方向)に沿って配列されている。本実施の形態では、複数の半導体素子は、第1の方向(x方向)に沿って2列配置されているが、複数の半導体素子は、第1の方向(x方向)に沿って3列以上配置されてもよい。本実施の形態では、複数の半導体素子は、第2の方向(y方向)に沿って2行配置されているが、複数の半導体素子は、第1の方向(x方向)に沿って1行以上配置されてもよい。
第1半導体素子20は、はんだのような導電接合部材23で、第1導電回路パターン13に接合されている。第2半導体素子21は、はんだのような導電接合部材24で、第2導電回路パターン14に接合されている。第3半導体素子20bは、はんだのような導電接合部材(図示せず)で、第3導電回路パターン13bに接合されている。第4半導体素子21bは、はんだのような導電接合部材(図示せず)で、第4導電回路パターン14bに接合されている。
第1半導体素子20は、導電ワイヤ26及び第1導電回路パターン13を介して、リード端子35に電気的に接続されている。第2半導体素子21は、導電ワイヤ27及び第2導電回路パターン14を介して、第1半導体素子20に電気的に接続されている。第2半導体素子21は、導電ワイヤ28を介して、リード端子36に電気的に接続されている。
第3半導体素子20bは、導電ワイヤ26b及び第3導電回路パターン13bを介して、リード端子35bに電気的に接続されている。第4半導体素子21bは、導電ワイヤ27b及び第4導電回路パターン14bを介して、第3半導体素子20bに電気的に接続されている。第4半導体素子21bは、導電ワイヤ28bを介して、リード端子36bに電気的に接続されている。
封止部材40は、第1半導体素子20と、第2半導体素子21と、第1導電回路パターン13と、第2導電回路パターン14と、導電ワイヤ26,27,28とを封止している。封止部材40は、電気的絶縁性を有している。封止部材40は、絶縁基板11をさらに封止してもよい。封止部材40は、第1導電部材15と、第2導電部材16とをさらに封止してもよい。封止部材40は、第3導電回路パターン13bと、第4導電回路パターン14bと、導電ワイヤ26b,27b,28bとをさらに封止してもよい。封止部材40は、第3導電部材(図示せず)と、第4導電部材(図示せず)とをさらに封止してもよい。
封止部材40は、例えば、エポキシ樹脂、シリコーン樹脂、ウレタン樹脂、ポリイミド樹脂、ポリアミド樹脂またはアクリル樹脂のような絶縁性樹脂で形成されてもよい。封止部材40は、封止部材40の強度及び熱伝導性を向上させる微粒子またはフィラーが分散された絶縁性樹脂材料で形成されてもよい。封止部材40の強度及び熱伝導性を向上させる微粒子またはフィラーは、例えば、二酸化ケイ素(SiO2)、アルミナ(Al2O3)、窒化アルミニウム(AlN)、窒化ホウ素(BN)、窒化シリコン(Si3N4)、ダイヤモンド(C)、炭化ケイ素(SiC)または酸化ホウ素(B2O3)のような無機セラミックス材料で形成されてもよい。
ケース30は、ベース板31と、外囲体32と、リード端子35,35b,36,36bとを含んでもよい。ベース板31は、絶縁基板11に対して第1半導体素子20及び第2半導体素子21とは反対側に配置されている。ベース板31は、特に限定されないが、銅(Cu)またはアルミニウム(Al)のような金属材料で形成されてもよい。ベース板31は、特に限定されないが、アルミニウム-炭化ケイ素(AlSiC)合金または銅-モリブデン(CuMo)合金のような合金で形成されてもよい。ベース板31は、特に限定されないが、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂またはポリフェニレンサルファイド(PPS)樹脂のような有機材料で形成されてもよい。
絶縁基板11は、ベース板31に接合されている。具体的には、第1絶縁基板部分11aは、第1導電部材15及び接合層38を介して、ベース板31に接着されてもよい。第2絶縁基板部分11bは、第2導電部材16及び接合層39を介して、ベース板31に接着されてもよい。第3絶縁基板部分11cは、第3導電部材(図示せず)及び接合層(図示せず)を介して、ベース板31に接着されてもよい。第4絶縁基板部分11dは、第4導電部材(図示せず)及び接合層(図示せず)を介して、ベース板31に接着されてもよい。接合層38,39は、例えば、シリコーン樹脂接着剤のような樹脂接着剤またははんだのような導電接合材料で構成されてもよい。
外囲体32は、ベース板31に接着されている。外囲体32は、リード端子35,35b,36,36bを含んでいる。外囲体32は、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂またはポリフェニレンサルファイド(PPS)樹脂のような電気的絶縁性を有する樹脂で形成されてもよい。リード端子35,35b,36,36bは、外囲体32の中を通って、パワー半導体モジュール1の外部に引き出されている。リード端子35,35b,36,36bは、第1バリア層50を貫通しておらず、第1バリア層50に接触していない。本実施の形態では、リード端子35,35b,36,36bと第1バリア層50との間の界面は存在しない。そのため、この界面を通して、水分及びガスがパワー半導体モジュール1の内部に侵入することがない。リード端子35,35b,36,36bは、銅またはアルミニウムのような金属材料で形成されてもよい。
第1バリア層50は、第1半導体素子20及び第2半導体素子21に対して絶縁基板11とは反対側に配置されている。第1バリア層50は、第3半導体素子20b及び第4半導体素子21bに対して絶縁基板11とは反対側に配置されている。第1バリア層50は、封止部材40上または封止部材40中に設けられている。本実施の形態では、第1バリア層50は、封止部材40上に設けられている。絶縁基板11の第1主面11mの平面視において、第1バリア層50は、第1半導体素子20と、第2半導体素子21と、第3半導体素子20bと、第4半導体素子21bとを覆っている。絶縁基板11の第1主面11mの平面視において、第1バリア層50は、封止部材40の外表面41の面積の80%以上を覆ってもよく、封止部材40の外表面41の面積の90%以上を覆ってもよく、封止部材40の外表面41を全て覆ってもよい。
第1バリア層50は、水分及び硫黄ガスのようなガスがパワー半導体モジュール1の内部に侵入することを防止する。第1バリア層50は、水分及びガスが、第1半導体素子20と、第2半導体素子21と、第1導電回路パターン13と、第2導電回路パターン14と、絶縁基板11と、第1導電部材15と、第2導電部材16と、導電ワイヤ26,27,28とに到達することを抑制する。第1バリア層50は、第1半導体素子20及び第2半導体素子21等からのリーク電流の増加、並びに、絶縁基板11(第1絶縁基板部分11a、第2絶縁基板部分11b)等の絶縁性能の低下を防止し得る。
第1バリア層50は、水分及びガスが、第3半導体素子20bと、第4半導体素子21bと、第3導電回路パターン13bと、第4導電回路パターン14bと、第3導電部材(図示せず)と、第4導電部材(図示せず)と、導電ワイヤ26b,27b,28bとに到達することを抑制する。第1バリア層50は、第3半導体素子20b及び第4半導体素子21b等からのリーク電流の増加、並びに、絶縁基板11(第3絶縁基板部分11c、第4絶縁基板部分11d)等の絶縁性能の低下を防止し得る。
第1バリア層50は、水分及びガスに対して低い透過性を有する材料で形成されている。第1バリア層50は、例えば、ポリフェニレンサルファイド(PPS)、ポリブチレンテレフタレート(PBT)もしくはポリエーテルエーテルケトン(PEEK)のような熱可塑性樹脂、熱硬化性樹脂、ポリテトラフルオロエチレン(PTFE)のようなフッ素系樹脂、セラミックス材料もしくはガラス材料、またはこれらの混合物で形成されてもよい。
第1バリア層50及び封止部材40の少なくとも1つは、第1応力緩和部53を含む。本実施の形態では、第1バリア層50が、第1応力緩和部53を含む。第1バリア層50は、第1半導体素子20及び第2半導体素子21側の第1表面51と、第1表面51とは反対側の第2表面52とを含む。第1応力緩和部53は、第1表面51及び第2表面52の少なくとも1つに形成されている第1凹部である。図2に示される本実施の形態では、第1応力緩和部53は、第1バリア層50の第2表面52に形成されている第1凹部である。図3に示される本実施の形態の第1変形例のパワー半導体モジュール1bのように、第1応力緩和部53は、第1バリア層50の第1表面51に形成されている第1凹部であってもよい。
図4に示される本実施の形態の第2変形例のパワー半導体モジュール1cのように、第1応力緩和部53である第1凹部は、先細形状を有してもよい。第1凹部は、第1の方向(x方向)及び第2の方向(y方向)の少なくとも1つに沿って延在してもよい。第1凹部は、第1の方向(x方向)及び第2の方向(y方向)の少なくとも1つに沿って配列された複数の第1凹部分で構成されてもよい。
パワー半導体モジュール1,1b,1cは、第1バリア層50、封止部材40及び絶縁基板11などのように、互いに異なる線熱膨張係数を有する複数の部材によって構成されている。パワー半導体モジュール1,1b,1cの動作時及びパワー半導体モジュール1,1b,1cの周囲の温度の変化時に、パワー半導体モジュール1,1b,1cの温度が変化して、パワー半導体モジュール1,1b,1cが反る。第1応力緩和部53は、パワー半導体モジュール1,1b,1cが反る際に第1バリア層50に作用する応力を減少させる。具体的には、第1応力緩和部53が第1凹部である場合に、第1凹部は、第1バリア層50及び封止部材40の少なくとも1つの厚さを減少させる。第1凹部は、第1バリア層50及び封止部材40の少なくとも1つがパワー半導体モジュール1,1b,1cの反り変形に追従して変形することを容易にする。第1凹部は、パワー半導体モジュール1,1b,1cが反る際に第1バリア層50に作用する応力を減少させて、第1バリア層50にき裂が発生することを防止する。
絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第1導電回路パターン13と第2導電回路パターン14との間の第1隙間17に重なるように配置されている。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は第1隙間17よりも狭い幅を有しており、第1応力緩和部53は第1隙間17内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第1隙間17と同じ幅を有してもよいし、第1隙間17よりも広い幅を有してもよい。第1応力緩和部53は、第1の方向(x方向)において、パワー半導体モジュール1,1b,1cの中央部に位置してもよい。
絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間に重なるように配置されている。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間よりも狭い幅を有しており、第1応力緩和部53は第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間と同じ幅を有してもよいし、第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間よりも広い幅を有してもよい。
絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第1導電回路パターン13と第3導電回路パターン13bとの間の隙間に重なるように配置されている。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は第1導電回路パターン13と第3導電回路パターン13bとの間の隙間よりも狭い幅を有しており、第1応力緩和部53は第1導電回路パターン13と第3導電回路パターン13bとの間の隙間内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第1導電回路パターン13と第3導電回路パターン13bとの間の隙間と同じ幅を有してもよいし、第1導電回路パターン13と第3導電回路パターン13bとの間の隙間よりも広い幅を有してもよい。第1応力緩和部53は、第2の方向(y方向)において、パワー半導体モジュール1,1b,1cの中央部に位置してもよい。
絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第2導電回路パターン14と第4導電回路パターン14bとの間の隙間に重なるように配置されている。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は第2導電回路パターン14と第4導電回路パターン14bとの間の隙間よりも狭い幅を有しており、第1応力緩和部53は第2導電回路パターン14と第4導電回路パターン14bとの間の隙間内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第2導電回路パターン14と第4導電回路パターン14bとの間の隙間と同じ幅を有してもよいし、第2導電回路パターン14と第4導電回路パターン14bとの間の隙間よりも広い幅を有してもよい。
絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第1絶縁基板部分11aと第2絶縁基板部分11bとの間の第2隙間12に重なるように配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は第2隙間12よりも狭い幅を有しており、第1応力緩和部53は第2隙間12内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第2隙間12と同じ幅を有してもよいし、第2隙間12よりも広い幅を有してもよい。
絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間に重なるように配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間よりも狭い幅を有しており、第1応力緩和部53は第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間と同じ幅を有してもよいし、第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間よりも広い幅を有してもよい。
絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間に重なるように配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間よりも狭い幅を有しており、第1応力緩和部53は第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間と同じ幅を有してもよいし、第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間よりも広い幅を有してもよい。
絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間に重なるように配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間よりも狭い幅を有しており、第1応力緩和部53は第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部53は、第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間と同じ幅を有してもよいし、第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間よりも広い幅を有してもよい。
パワー半導体モジュール1,1b,1cの温度が変化して、パワー半導体モジュール1,1b,1cが反るとき、第1の方向(x方向)におけるパワー半導体モジュール1,1b,1cの中央部と、第2の方向(y方向)におけるパワー半導体モジュール1,1b,1cの中央部とに対応する第1バリア層50の部分に、応力が集中する。パワー半導体モジュール1,1b,1cの温度が変化して、パワー半導体モジュール1,1b,1cが反るとき、第1絶縁基板部分11aと第2絶縁基板部分11bとの間の第2隙間12と、第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間と、第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間と、第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間とに対応する第1バリア層50の部分に、応力が集中する。本実施の形態では、第1応力緩和部53は、第1バリア層50のうち応力が集中する部分に設けられている。第1応力緩和部53は、第1バリア層50にき裂が発生することを効果的に防止する。
図5に示される本実施の形態の第3変形例のパワー半導体モジュール1dのように、第1応力緩和部53は、第1表面51と第2表面52とを接続する第1貫通部であってもよい。第1貫通部は、第1の方向(x方向)及び第2の方向(y方向)の少なくとも1つに沿って延在する第1スロットであってもよい。第1貫通部は、第1の方向(x方向)及び第2の方向(y方向)の少なくとも1つに沿って配列された複数の第1貫通孔であってもよい。第1貫通部は、第1バリア層50を複数の第1バリア層部分に分離してもよい。パワー半導体モジュール1dのサイズが大きくなると、パワー半導体モジュール1dが反る際に第1バリア層50に作用する応力が増加する。第1貫通部である第1応力緩和部53は、増加した応力を減少させて、第1バリア層50にき裂が発生することを防止する。第1応力緩和部53は、第1バリア層50にき裂が発生することを防止する。
本実施の形態のパワー半導体モジュール1,1b,1c,1dの効果を説明する。
本実施の形態のパワー半導体モジュール1,1b,1c,1dは、絶縁基板11と、第1導電回路パターン13と、第2導電回路パターン14と、第1半導体素子20と、第2半導体素子21と、封止部材40と、第1バリア層50とを備える。絶縁基板11は、第1主面11mを含む。第1導電回路パターン13は、第1主面11m上に設けられている。第2導電回路パターン14は、第1主面11m上に設けられている。第2導電回路パターン14は、第1導電回路パターン13から第1隙間17を空けて配置されている。第1半導体素子20は、第1導電回路パターン13に接合されている。第2半導体素子21は、第2導電回路パターン14に接合されている。封止部材40は、第1半導体素子20と第2半導体素子21と第1導電回路パターン13と第2導電回路パターン14とを封止している。第1バリア層50は、第1半導体素子20及び第2半導体素子21に対して絶縁基板11とは反対側に配置されている。第1バリア層50は封止部材40上に設けられている。第1バリア層50及び封止部材40の少なくとも1つは第1応力緩和部53を含む。
本実施の形態のパワー半導体モジュール1,1b,1c,1dは、絶縁基板11と、第1導電回路パターン13と、第2導電回路パターン14と、第1半導体素子20と、第2半導体素子21と、封止部材40と、第1バリア層50とを備える。絶縁基板11は、第1主面11mを含む。第1導電回路パターン13は、第1主面11m上に設けられている。第2導電回路パターン14は、第1主面11m上に設けられている。第2導電回路パターン14は、第1導電回路パターン13から第1隙間17を空けて配置されている。第1半導体素子20は、第1導電回路パターン13に接合されている。第2半導体素子21は、第2導電回路パターン14に接合されている。封止部材40は、第1半導体素子20と第2半導体素子21と第1導電回路パターン13と第2導電回路パターン14とを封止している。第1バリア層50は、第1半導体素子20及び第2半導体素子21に対して絶縁基板11とは反対側に配置されている。第1バリア層50は封止部材40上に設けられている。第1バリア層50及び封止部材40の少なくとも1つは第1応力緩和部53を含む。
第1バリア層50は、水分及びガスが、第1半導体素子20と、第2半導体素子21と、第1導電回路パターン13と、第2導電回路パターン14と、絶縁基板11とに到達することを抑制する。さらに、第1応力緩和部53は、パワー半導体モジュール1,1b,1c,1dが反る際に第1バリア層50に作用する応力を減少させて、第1バリア層50にき裂が発生することを防止する。パワー半導体モジュール1,1b,1c,1dの信頼性が向上され得る。
実施の形態2.
図6を参照して、実施の形態2のパワー半導体モジュール1eを説明する。本実施の形態のパワー半導体モジュール1eは、実施の形態1のパワー半導体モジュール1,1b,1c,1dと同様の構成を備えるが、以下の点で主に異なる。
図6を参照して、実施の形態2のパワー半導体モジュール1eを説明する。本実施の形態のパワー半導体モジュール1eは、実施の形態1のパワー半導体モジュール1,1b,1c,1dと同様の構成を備えるが、以下の点で主に異なる。
パワー半導体モジュール1eでは、第1応力緩和部53は、第1導電回路パターン13と第2導電回路パターン14と第1隙間17とに対応して、第1バリア層50に設けられている。第1バリア層50は、少なくとも第1応力緩和部53において、第1バリア層50の第1部分55に近づくにつれて次第に厚さが減少するように構成されている。第1部分55は、絶縁基板11の第1主面11mの平面視において、第1導電回路パターン13と第2導電回路パターン14との間の第1隙間17に重なっている。絶縁基板11の第1主面11mの平面視において、第1部分55は、第1隙間17内に位置している。絶縁基板11の第1主面11mの平面視において、第1部分55は、第2隙間12内に位置している。第1部分55は、第1の方向(x方向)において、パワー半導体モジュール1eの中央部に位置している。第1バリア層50は、第1応力緩和部53のうち、第1部分55で最小厚さを有している。
第1バリア層50は、第3導電回路パターン13bと、第4導電回路パターン14bと、第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間とに対応する部分においても、同様に構成されている。第1バリア層50は、第1導電回路パターン13と、第3導電回路パターン13bと、第1導電回路パターン13と第3導電回路パターン13bとの間の隙間とに対応する部分においても、同様に構成されてもよい。第1バリア層50は、第2導電回路パターン14と、第4導電回路パターン14bと、第2導電回路パターン14と第4導電回路パターン14bとの間の隙間とに対応する部分においても、同様に構成されてもよい。
本実施の形態のパワー半導体モジュール1eは、実施の形態1のパワー半導体モジュール1,1b,1c,1dと同様の以下の効果を奏する。第1バリア層50は、第1応力緩和部53のうち、第1部分55で最小厚さを有している。第1応力緩和部53は、第1バリア層50及び封止部材40の少なくとも1つが、パワー半導体モジュール1eの反り変形に追従して変形することを容易にする。第1応力緩和部53は、パワー半導体モジュール1eが反る際に第1バリア層50に作用する応力を減少させて、第1バリア層50にき裂が発生することを防止する。パワー半導体モジュール1eの信頼性が向上され得る。
実施の形態3.
図7を参照して、実施の形態3のパワー半導体モジュール1fを説明する。本実施の形態のパワー半導体モジュール1fは、実施の形態1のパワー半導体モジュール1,1b,1c,1dと同様の構成を備えるが、以下の点で主に異なる。
図7を参照して、実施の形態3のパワー半導体モジュール1fを説明する。本実施の形態のパワー半導体モジュール1fは、実施の形態1のパワー半導体モジュール1,1b,1c,1dと同様の構成を備えるが、以下の点で主に異なる。
パワー半導体モジュール1fでは、封止部材40が、第1応力緩和部43を含む。第1応力緩和部43は、封止部材40の外表面41に形成されている第2凹部である。第2凹部は、第1の方向(x方向)及び第2の方向(y方向)の少なくとも1つに沿って延在してもよい。第2凹部は、第1の方向(x方向)及び第2の方向(y方向)の少なくとも1つに沿って配列された複数の第2凹部分で構成されてもよい。図8に示される本実施の形態の変形例のパワー半導体モジュール1gのように、第1応力緩和部43である第2凹部は、先細形状を有してもよい。
絶縁基板11の第1主面11mの平面視において、第1応力緩和部43は、第1導電回路パターン13と第2導電回路パターン14との間の第1隙間17に重なるように配置されている。絶縁基板11の第1主面11mの平面視において、第1応力緩和部43は第1隙間17よりも狭い幅を有しており、第1応力緩和部43は第1隙間17内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部43は、第1隙間17と同じ幅を有してもよいし、第1隙間17よりも広い幅を有してもよい。絶縁基板11の第1主面11mの平面視において、第1応力緩和部43は、第1絶縁基板部分11aと第2絶縁基板部分11bとの間の第2隙間12に重なるように配置されている。第1応力緩和部43は、第1の方向(x方向)において、パワー半導体モジュール1f,1gの中央部に位置している。
第1バリア層50は、第1表面51に突出する凸部56を含んでいる。凸部56は、第1応力緩和部43である第2凹部に対して相補的な形状を有してもよい。絶縁基板11の第1主面11mの平面視において、凸部56は、第1導電回路パターン13と第2導電回路パターン14との間の第1隙間17に重なっている。特定的には、絶縁基板11の第1主面11mの平面視において、凸部56は、第1隙間17内に位置している。絶縁基板11の第1主面11mの平面視において、凸部56は、第1絶縁基板部分11aと第2絶縁基板部分11bとの間の第2隙間12に重なっている。凸部56は、第1の方向(x方向)において、パワー半導体モジュール1f,1gの中央部に位置している。
封止部材40は、第3導電回路パターン13bと、第4導電回路パターン14bと、第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間とに対応する部分においても、同様に構成されている。封止部材40は、第1導電回路パターン13と、第3導電回路パターン13bと、第1導電回路パターン13と第3導電回路パターン13bとの間の隙間とに対応する部分においても、同様に構成されてもよい。封止部材40は、第2導電回路パターン14と、第4導電回路パターン14bと、第2導電回路パターン14と第4導電回路パターン14bとの間の隙間とに対応する部分においても、同様に構成されてもよい。
絶縁基板11の第1主面11mの平面視において、第1バリア層50の凸部56は、第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間に重なっている。特定的には、絶縁基板11の第1主面11mの平面視において、凸部56は、第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間内に位置している。絶縁基板11の第1主面11mの平面視において、凸部56は、第1絶縁基板部分11aと第2絶縁基板部分11bとの間の隙間に重なっている。凸部56は、第2の方向(y方向)において、パワー半導体モジュール1f,1gの中央部に位置している。
本実施の形態のパワー半導体モジュール1f,1gは、実施の形態1のパワー半導体モジュール1,1b,1c,1dと同様の以下の効果を奏する。第1応力緩和部43は、第1バリア層50及び封止部材40の少なくとも1つが、パワー半導体モジュール1f,1gの反り変形に追従して変形することを容易にする。第1応力緩和部43は、パワー半導体モジュール1f,1gが反る際に第1バリア層50に作用する応力を減少させて、第1バリア層50にき裂が発生することを防止する。パワー半導体モジュール1f,1gの信頼性が向上され得る。
実施の形態4.
図9を参照して、実施の形態4のパワー半導体モジュール1hを説明する。本実施の形態のパワー半導体モジュール1hは、実施の形態3のパワー半導体モジュール1f,1gと同様の構成を備えるが、以下の点で主に異なる。
図9を参照して、実施の形態4のパワー半導体モジュール1hを説明する。本実施の形態のパワー半導体モジュール1hは、実施の形態3のパワー半導体モジュール1f,1gと同様の構成を備えるが、以下の点で主に異なる。
パワー半導体モジュール1hでは、第1応力緩和部43は、第1導電回路パターン13、第2導電回路パターン14及び第1隙間17に対応して、封止部材40に設けられている。封止部材40の外表面41は、少なくとも第1応力緩和部43において、外表面41の第2部分45に近づくにつれて徐々に深く凹むように形成されている。第2部分45は、絶縁基板11の第1主面11mの平面視において、第1導電回路パターン13と第2導電回路パターン14との間の第1隙間17に重なっている。特定的には、絶縁基板11の第1主面11mの平面視において、第2部分45は、第1隙間17内に位置している。第1応力緩和部43は、第1絶縁基板部分11aと第2絶縁基板部分11bとの間の第2隙間12に重なっている。第2部分45は、第1の方向(x方向)において、パワー半導体モジュール1hの中央部に位置している。封止部材40の外表面41は、第1応力緩和部43のうち、第2部分45で、最も深く凹んでいる。
封止部材40の外表面41は、第3導電回路パターン13bと、第4導電回路パターン14bと、第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間とに対応する部分においても、同様に構成されている。封止部材40の外表面41は、第1導電回路パターン13と、第3導電回路パターン13bと、第1導電回路パターン13と第3導電回路パターン13bとの間の隙間とに対応する部分においても、同様に構成されてもよい。封止部材40の外表面41は、第2導電回路パターン14と、第4導電回路パターン14bと、第2導電回路パターン14と第4導電回路パターン14bとの間の隙間とに対応する部分においても、同様に構成されてもよい。
本実施の形態のパワー半導体モジュール1hは、実施の形態3のパワー半導体モジュール1f,1gと同様の以下の効果を奏する。封止部材40の外表面41は、第1応力緩和部43のうち、第2部分45で、最も深く凹んでいる。第1応力緩和部43は、第1バリア層50及び封止部材40の少なくとも1つが、パワー半導体モジュール1hの反り変形に追従して変形することを容易にする。第1応力緩和部43は、パワー半導体モジュール1hが反る際に第1バリア層50に作用する応力を減少させて、第1バリア層50にき裂が発生することを防止する。パワー半導体モジュール1hの信頼性が向上され得る。
実施の形態5.
図10を参照して、実施の形態5のパワー半導体モジュール1iを説明する。本実施の形態のパワー半導体モジュール1iは、実施の形態1のパワー半導体モジュール1と同様の構成を備えるが、以下の点で主に異なる。パワー半導体モジュール1iでは、第1バリア層50は、封止部材40中に設けられている。図11に示される本実施の形態の変形例のパワー半導体モジュール1jのように、第1応力緩和部53は、第1表面51と第2表面52とを接続する第1貫通部であってもよい。
図10を参照して、実施の形態5のパワー半導体モジュール1iを説明する。本実施の形態のパワー半導体モジュール1iは、実施の形態1のパワー半導体モジュール1と同様の構成を備えるが、以下の点で主に異なる。パワー半導体モジュール1iでは、第1バリア層50は、封止部材40中に設けられている。図11に示される本実施の形態の変形例のパワー半導体モジュール1jのように、第1応力緩和部53は、第1表面51と第2表面52とを接続する第1貫通部であってもよい。
本実施の形態のパワー半導体モジュール1i,1jは、実施の形態1のパワー半導体モジュール1,1dの効果に加えて、以下の効果を奏する。第1バリア層50は、封止部材40中に設けられている。封止部材40は、空気中の酸素に曝されない。パワー半導体モジュール1i,1jが動作して高温になっても、封止部材40が酸化されて劣化することが防止される。パワー半導体モジュール1i,1jの信頼性が向上され得る。
実施の形態6.
図12を参照して、実施の形態6のパワー半導体モジュール1kを説明する。本実施の形態のパワー半導体モジュール1kは、実施の形態1の第1変形例のパワー半導体モジュール1bと同様の構成を備えるが、以下の点で主に異なる。第1凹部の少なくとも一部は、封止部材40によって充填されていない空洞58である。特定的には、第1凹部の全体が空洞58である。
図12を参照して、実施の形態6のパワー半導体モジュール1kを説明する。本実施の形態のパワー半導体モジュール1kは、実施の形態1の第1変形例のパワー半導体モジュール1bと同様の構成を備えるが、以下の点で主に異なる。第1凹部の少なくとも一部は、封止部材40によって充填されていない空洞58である。特定的には、第1凹部の全体が空洞58である。
本実施の形態のパワー半導体モジュール1kは、実施の形態1のパワー半導体モジュール1,1bの効果に加えて、以下の効果を奏する。本実施の形態のパワー半導体モジュール1kでは、第1バリア層50は封止部材40上に設けられている。第1凹部は、第1表面51に形成されている。第1凹部の少なくとも一部は、封止部材40によって充填されていない空洞58である。パワー半導体モジュール1kのサイズが大きくなると、パワー半導体モジュール1kが反る際に第1バリア層50に作用する応力が増加する。空洞58は、増加した応力を減少させて、第1バリア層50にき裂が発生することを防止する。パワー半導体モジュール1kの信頼性がさらに向上され得る。
実施の形態7.
図13及び図14を参照して、実施の形態7のパワー半導体モジュール1mを説明する。本実施の形態のパワー半導体モジュール1mは、実施の形態1のパワー半導体モジュール1と同様の構成を備え、同様の効果を奏するが、以下の点で主に異なる。
図13及び図14を参照して、実施の形態7のパワー半導体モジュール1mを説明する。本実施の形態のパワー半導体モジュール1mは、実施の形態1のパワー半導体モジュール1と同様の構成を備え、同様の効果を奏するが、以下の点で主に異なる。
パワー半導体モジュール1mは、第1バリア層50に積層されている第2バリア層60をさらに備える。第1バリア層50と第2バリア層60との間に封止部材40が介在してもよい。本実施の形態では、第2バリア層60は、第1バリア層50に対して、第1半導体素子20及び第2半導体素子21側に配置されている。第2バリア層60は、第1バリア層50と第1半導体素子20及び第2半導体素子21との間に配置されている。第2バリア層60は、封止部材40中に設けられている。第2バリア層60は、第1バリア層50に対して、第1半導体素子20及び第2半導体素子21とは反対側に配置されてもよい。
絶縁基板11の第1主面11mの平面視において、第2バリア層60は、第1半導体素子20と、第2半導体素子21と、第3半導体素子20bと、第4半導体素子21bとを覆っている。絶縁基板11の第1主面11mの平面視において、第2バリア層60は、封止部材40の外表面41の面積の80%以上を覆ってもよく、封止部材40の外表面41の面積の90%以上を覆ってもよく、封止部材40の外表面41を全て覆ってもよい。
本実施の形態では、絶縁基板11の第1主面11mの平面視において、第2バリア層60は、第1バリア層50よりも大きな面積を有している。絶縁基板11の第1主面11mの平面視において、第2バリア層60の第2外周は、第1バリア層50の第1外周よりも外側にある。絶縁基板11の第1主面11mの平面視において、第2バリア層60は、第1バリア層50と同じ面積を有してもよいし、第1バリア層50よりも小さな面積を有してもよい。絶縁基板11の第1主面11mの平面視において、第2バリア層60の第2外周は、第2バリア層60の第2外周は、第1バリア層50の第1外周に一致してもよいし、第1バリア層50の第1外周よりも内側にあってもよい。
第2バリア層60は、水分及び硫黄ガスのようなガスがパワー半導体モジュール1mの内部に侵入することを防止する。第2バリア層60は、水分及びガスが、第1半導体素子20と、第2半導体素子21と、第1導電回路パターン13と、第2導電回路パターン14と、絶縁基板11と、第1導電部材15と、第2導電部材16とに到達することを抑制する。第2バリア層60は、第1半導体素子20及び第2半導体素子21等からのリーク電流の増加、並びに、絶縁基板11(第1絶縁基板部分11a、第2絶縁基板部分11b)等の絶縁性能の低下を防止し得る。
第2バリア層60は、水分及びガスが、第3半導体素子20bと、第4半導体素子21bと、第3導電回路パターン13bと、第4導電回路パターン14bと、第3導電部材(図示せず)と、第4導電部材(図示せず)とに到達することを抑制する。第2バリア層60は、第3半導体素子20b及び第4半導体素子21bからのリーク電流の増加、並びに、絶縁基板11(第3絶縁基板部分11c、第4絶縁基板部分11d)等の絶縁性能を防止し得る。
第2バリア層60は、水分及びガスに対して低い透過性を有する材料で形成されている。第2バリア層60は、例えば、ポリフェニレンサルファイド(PPS)、ポリブチレンテレフタレート(PBT)もしくはポリエーテルエーテルケトン(PEEK)のような熱可塑性樹脂、熱硬化性樹脂、ポリテトラフルオロエチレン(PTFE)のようなフッ素系樹脂、セラミックス材料もしくはガラス材料、またはこれらの混合物で形成されてもよい。
第2バリア層60及び封止部材40の少なくとも1つは第2応力緩和部63を含む。本実施の形態では、第2バリア層60が、第2応力緩和部63を含む。第2バリア層60は、第1半導体素子20及び第2半導体素子21側の第3表面61と、第3表面61とは反対側の第4表面62とを含む。第2応力緩和部63は、第3表面61及び第4表面62の少なくとも1つに形成されている第3凹部である。第3凹部は、第1の方向(x方向)及び第2の方向(y方向)の少なくとも1つに沿って延在してもよい。第3凹部は、第1の方向(x方向)及び第2の方向(y方向)の少なくとも1つに沿って配列された複数の第3凹部分で構成されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63の少なくとも一部は、第1応力緩和部53に重なってもよい。
図14に示される本実施の形態では、第2応力緩和部63は、第2バリア層60の第4表面62に形成されている第3凹部であってもよい。第2バリア層60の第3凹部の幅は、第1バリア層50の第1凹部の幅よりも小さくてもよい。図15に示される本実施の形態の第1変形例のパワー半導体モジュール1nのように、第2バリア層60の第3凹部の幅は、第1バリア層50の第1凹部の幅よりも大きくてもよい。第2バリア層60の第3凹部の幅は、第1バリア層50の第1凹部の幅に等しくてもよい。
パワー半導体モジュール1m,1nの動作時及びパワー半導体モジュール1m,1nの周囲の温度の変化時に、パワー半導体モジュール1m,1nの温度が変化して、パワー半導体モジュール1m,1nが反る。第2応力緩和部63は、パワー半導体モジュール1m,1nが反る際に第2バリア層60に作用する応力を減少させる。具体的には、第2応力緩和部63が第3凹部である場合に、第3凹部は、第2バリア層60及び封止部材40の少なくとも1つの厚さを減少させる。第3凹部は、第2バリア層60及び封止部材40の少なくとも1つがパワー半導体モジュール1m,1nの反り変形に追従して変形することを容易にする。第3凹部は、パワー半導体モジュール1m,1nが反る際に第2バリア層60に作用する応力を減少させて、第2バリア層60にき裂が発生することを防止する。
絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第1導電回路パターン13と第2導電回路パターン14との間の第1隙間17に重なるように配置されている。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は第1隙間17よりも狭い幅を有しており、第2応力緩和部63は、第1隙間17内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第1隙間17と同じ幅を有してもよいし、第1隙間17よりも広い幅を有してもよい。
絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間に重なるように配置されている。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間よりも狭い幅を有しており、第2応力緩和部63は、第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間と同じ幅を有してもよいし、第3導電回路パターン13bと第4導電回路パターン14bとの間の隙間よりも広い幅を有してもよい。
絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第1導電回路パターン13と第3導電回路パターン13bとの間の隙間に重なるように配置されている。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は第1導電回路パターン13と第3導電回路パターン13bとの間の隙間よりも狭い幅を有しており、第2応力緩和部63は、第1導電回路パターン13と第3導電回路パターン13bとの間の隙間内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第1導電回路パターン13と第3導電回路パターン13bとの間の隙間と同じ幅を有してもよいし、第1導電回路パターン13と第3導電回路パターン13bとの間の隙間よりも広い幅を有してもよい。
絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第2導電回路パターン14と第4導電回路パターン14bとの間の隙間に重なるように配置されている。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は第2導電回路パターン14と第4導電回路パターン14bとの間の隙間よりも狭い幅を有しており、第2応力緩和部63は、第2導電回路パターン14と第4導電回路パターン14bとの間の隙間内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第2導電回路パターン14と第4導電回路パターン14bとの間の隙間と同じ幅を有してもよいし、第2導電回路パターン14と第4導電回路パターン14bとの間の隙間よりも広い幅を有してもよい。
絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第1絶縁基板部分11aと第2絶縁基板部分11bとの間の第2隙間12に重なるように配置されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は第2隙間12よりも狭い幅を有しており、第2応力緩和部63は、第2隙間12内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第2隙間12と同じ幅を有してもよいし、第2隙間12よりも広い幅を有してもよい。
絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間に重なるように配置されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間よりも狭い幅を有しており、第2応力緩和部63は、第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間と同じ幅を有してもよいし、第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間よりも広い幅を有してもよい。
絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間に重なるように配置されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間よりも狭い幅を有しており、第2応力緩和部63は、第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間と同じ幅を有してもよいし、第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間よりも広い幅を有してもよい。
絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間に重なるように配置されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間よりも狭い幅を有しており、第2応力緩和部63は、第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間内に配置されてもよい。絶縁基板11の第1主面11mの平面視において、第2応力緩和部63は、第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間と同じ幅を有してもよいし、第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間よりも広い幅を有してもよい。
パワー半導体モジュール1m,1nの温度が変化して、パワー半導体モジュール1m,1nが反るとき、第1の方向(x方向)におけるパワー半導体モジュール1m,1nの中央部と、第2の方向(y方向)におけるパワー半導体モジュール1m,1nの中央部とに対応する第2バリア層60の部分に、応力が集中する。パワー半導体モジュール1m,1nの温度が変化して、パワー半導体モジュール1m,1nが反るとき、第1絶縁基板部分11aと第2絶縁基板部分11bとの間の第2隙間12と、第3絶縁基板部分11cと第4絶縁基板部分11dとの間の隙間と、第1絶縁基板部分11aと第3絶縁基板部分11cとの間の隙間と、第2絶縁基板部分11bと第4絶縁基板部分11dとの間の隙間とに対応する第1バリア層50の部分に、応力が集中する。本実施の形態では、第2応力緩和部63は、第2バリア層60のうち応力が集中する部分に設けられている。第2応力緩和部63は、第2バリア層60にき裂が発生することを効果的に防止する。
図16に示される本実施の形態の第2変形例のパワー半導体モジュール1pのように、第2応力緩和部63は、第3表面61と第4表面62とを接続する第2貫通部であってもよい。第2貫通部は、第1の方向(x方向)及び第2の方向(y方向)の少なくとも1つに沿って延在する第2スロットであってもよい。第2貫通部は、第1の方向(x方向)及び第2の方向(y方向)の少なくとも1つに沿って配列された複数の第2貫通孔であってもよい。第2貫通部は、第2バリア層60を複数の第2バリア層部分に分離してもよい。絶縁基板11の第1主面11mの平面視において、第2貫通部である第2応力緩和部63の少なくとも一部は、第1バリア層50に重なっている。特定的には、絶縁基板11の第1主面11mの平面視において、第2貫通部である第2応力緩和部63の全ては、第1バリア層50に重なっている。
パワー半導体モジュール1pのサイズが大きくなると、パワー半導体モジュール1pが反る際に第2バリア層60に作用する応力が増加する。第2貫通部である第2応力緩和部63は、増加した応力を減少させて、第2バリア層60にき裂が発生することを防止する。第2応力緩和部63は、第2バリア層60にき裂が発生することを防止する。
本実施の形態のパワー半導体モジュール1m,1n,1pは、実施の形態1のパワー半導体モジュール1の効果に加えて、以下の効果を奏する。パワー半導体モジュール1m,1n,1pは、第1バリア層50に積層されている第2バリア層60をさらに備える。第2バリア層60は、水分及びガスが、第1半導体素子20と、第2半導体素子21と、第1導電回路パターン13と、第2導電回路パターン14と、絶縁基板11とに到達することを抑制する。パワー半導体モジュール1m,1n,1pの信頼性がさらに向上され得る。
パワー半導体モジュール1m,1n,1pでは、第2バリア層60及び封止部材40の少なくとも1つは第2応力緩和部63を含む。第2応力緩和部63は、第2バリア層60及び封止部材40の少なくとも1つが、パワー半導体モジュール1m,1n,1pの反り変形に追従して変形することを容易にする。第2応力緩和部63は、パワー半導体モジュール1m,1n,1pが反る際に第2バリア層60に作用する応力を減少させて、第2バリア層60にき裂が発生することを防止する。パワー半導体モジュール1m,1n,1pの信頼性が向上され得る。
実施の形態8.
図17を参照して、実施の形態8のパワー半導体モジュール1qを説明する。本実施の形態のパワー半導体モジュール1qは、実施の形態7のパワー半導体モジュール1mと同様の構成を備え、同様の効果を奏するが、以下の点で主に異なる。
図17を参照して、実施の形態8のパワー半導体モジュール1qを説明する。本実施の形態のパワー半導体モジュール1qは、実施の形態7のパワー半導体モジュール1mと同様の構成を備え、同様の効果を奏するが、以下の点で主に異なる。
パワー半導体モジュール1qでは、第1応力緩和部53は、第1表面51と第2表面52とを接続する第1貫通部である。第1貫通部は、第1の方向(x方向)及び第2の方向(y方向)の少なくとも1つに沿って延在する第1スロットであってもよい。第1貫通部は、第1の方向(x方向)及び第2の方向(y方向)の少なくとも1つに沿って配列された複数の第1貫通孔であってもよい。第1貫通部は、第1バリア層50を複数の第1バリア層部分に分離してもよい。絶縁基板11の第1主面11mの平面視において、第1貫通部である第1応力緩和部53の少なくとも一部は、第2バリア層60に重なっている。特定的には、絶縁基板11の第1主面11mの平面視において、第1貫通部である第1応力緩和部53の全ては、第2バリア層60に重なっている。
本実施の形態のパワー半導体モジュール1qは、実施の形態7のパワー半導体モジュール1mの効果に加えて、以下の効果を奏する。パワー半導体モジュール1pのサイズが大きくなると、パワー半導体モジュール1qが反る際に第1バリア層50に作用する応力が増加する。第1貫通部である第1応力緩和部53は、増加した応力を減少させて、第1バリア層50にき裂が発生することを防止する。さらに、第2バリア層60は、第1貫通部である第1応力緩和部53から侵入する水分及びガスが、第1半導体素子20と、第2半導体素子21と、第1導電回路パターン13と、第2導電回路パターン14と、絶縁基板11とに到達することを抑制する。パワー半導体モジュール1qの信頼性が向上され得る。
実施の形態9.
図18を参照して、実施の形態9のパワー半導体モジュール1rを説明する。本実施の形態のパワー半導体モジュール1rは、実施の形態1のパワー半導体モジュール1と同様の構成を備え、同様の効果を奏するが、以下の点で主に異なる。
図18を参照して、実施の形態9のパワー半導体モジュール1rを説明する。本実施の形態のパワー半導体モジュール1rは、実施の形態1のパワー半導体モジュール1と同様の構成を備え、同様の効果を奏するが、以下の点で主に異なる。
ベース板31(図2)に代えて、絶縁基板11及び第1導電部材15が、ケース30qの一部を構成してもよい。本実施の形態では、絶縁基板11は、一枚の板状部材であって、第1絶縁基板部分11aと、第2絶縁基板部分11bと、第3絶縁基板部分11cと、第4絶縁基板部分11dとに分割されていない。第1導電部材15は、絶縁基板11を介して、第1導電回路パターン13、第2導電回路パターン14及び外囲体32に対向している。第1導電部材15は、絶縁基板11を介して、第3導電回路パターン13b及び第4導電回路パターン14bにも対向してもよい。第2導電部材16と、第3導電部材(図示せず)と、第4導電部材(図示せず)とは、絶縁基板11の第2主面11n上に形成されていない。
実施の形態10.
実施の形態10は、実施の形態1から実施の形態9のいずれか1つに係るパワー半導体モジュール1,1b,1c,1d,1e,1f,1g,1h,1i,1j,1k,1m,1n,1p,1q,1rを電力変換装置に適用したものである。本実施の形態の電力変換装置200は、特に限定されるものではないが、三相のインバータである場合について以下説明する。
実施の形態10は、実施の形態1から実施の形態9のいずれか1つに係るパワー半導体モジュール1,1b,1c,1d,1e,1f,1g,1h,1i,1j,1k,1m,1n,1p,1q,1rを電力変換装置に適用したものである。本実施の形態の電力変換装置200は、特に限定されるものではないが、三相のインバータである場合について以下説明する。
図19に示される電力変換システムは、電源100、電力変換装置200、負荷300から構成される。電源100は、直流電源であり、電力変換装置200に直流電力を供給する。電源100は、特に限定されないが、例えば、直流系統、太陽電池または蓄電池で構成されてもよいし、交流系統に接続された整流回路またはAC/DCコンバータで構成されてもよい。電源100は、直流系統から出力される直流電力を別の直流電力に変換するDC/DCコンバータによって構成されてもよい。
電力変換装置200は、電源100と負荷300の間に接続された三相のインバータであり、電源100から供給された直流電力を交流電力に変換し、負荷300に交流電力を供給する。電力変換装置200は、図19に示されるように、直流電力を交流電力に変換して出力する主変換回路201と、主変換回路201を制御する制御信号を主変換回路201に出力する制御回路203とを備えている。
負荷300は、電力変換装置200から供給された交流電力によって駆動される三相の電動機である。なお、負荷300は、特に限定されるものではないが、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
以下、電力変換装置200の詳細を説明する。主変換回路201は、スイッチング素子(図示せず)と還流ダイオード(図示せず)を備えている。スイッチング素子が電源100から供給される電圧をスイッチングすることによって、主変換回路201は、電源100から供給される直流電力を交流電力に変換して、負荷300に供給する。主変換回路201の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路201は2レベルの三相フルブリッジ回路であり、6つのスイッチング素子とそれぞれのスイッチング素子に逆並列された6つの還流ダイオードとから構成され得る。主変換回路201の各スイッチング素子及び各還流ダイオードの少なくともいずれかに、上述した実施の形態1から実施の形態9のいずれかのパワー半導体モジュール1,1b,1c,1d,1e,1f,1g,1h,1i,1j,1k,1m,1n,1p,1q,1rが適用され得る。主変換回路201を構成するパワー半導体モジュール202として、上述した実施の形態1から実施の形態9のいずれかのパワー半導体モジュール1,1b,1c,1d,1e,1f,1g,1h,1i,1j,1k,1m,1n,1p,1q,1rが適用され得る。6つのスイッチング素子は2つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相(U相、V相及びW相)を構成する。そして、各上下アームの出力端子、すなわち主変換回路201の3つの出力端子は、負荷300に接続される。
また、主変換回路201は、各スイッチング素子を駆動する駆動回路(図示せず)を備えている。駆動回路は、パワー半導体モジュール202に内蔵されてもよいし、パワー半導体モジュール202の外部に設けられてもよい。駆動回路は、主変換回路201に含まれるスイッチング素子を駆動する駆動信号を生成して、主変換回路201のスイッチング素子の制御電極に駆動信号を供給する。具体的には、制御回路203からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。
本実施の形態に係る電力変換装置200では、主変換回路201に含まれるパワー半導体モジュール202として、実施の形態1から実施の形態9のいずれかに係るパワー半導体モジュール1,1b,1c,1d,1e,1f,1g,1h,1i,1j,1k,1m,1n,1p,1q,1rが適用される。そのため、本実施の形態に係る電力変換装置200は、向上された信頼性を有する。
本実施の形態では、2レベルの三相インバータに本発明を適用する例を説明したが、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では2レベルの電力変換装置としたが、3レベルの電力変換装置であってもよいし、マルチレベルの電力変換装置であってもよい。電力変換装置が単相負荷に電力を供給する場合には、単相のインバータに本発明が適用されてもよい。電力変換装置が直流負荷等に電力を供給する場合には、DC/DCコンバータまたはAC/DCコンバータに本発明が適用されてもよい。
本発明が適用された電力変換装置は、負荷が電動機の場合に限定されるものではなく、例えば、放電加工機もしくはレーザー加工機の電源装置、または、誘導加熱調理器もしくは非接触器給電システムの電源装置に組み込まれ得る。本発明が適用された電力変換装置は、太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いられ得る。
今回開示された実施の形態1から実施の形態10はすべての点で例示であって制限的なものではないと考えられるべきである。矛盾のない限り、今回開示された実施の形態1から実施の形態10の少なくとも2つを組み合わせてもよい。本発明の範囲は、上記した説明ではなく請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
1,1b,1c,1d,1e,1f,1g,1h,1i,1j,1k,1m,1n,1p,1q,1r パワー半導体モジュール、11 絶縁基板、11a 第1絶縁基板部分、11b 第2絶縁基板部分、11c 第3絶縁基板部分、11d 第4絶縁基板部分、11m 第1主面、11n 第2主面、12 第2隙間、13 第1導電回路パターン、13b 第3導電回路パターン、14 第2導電回路パターン、14b 第4導電回路パターン、15 第1導電部材、16 第2導電部材、17 第1隙間、20 第1半導体素子、20b 第3半導体素子、21 第2半導体素子、21b 第4半導体素子、23,24 導電接合部材、26,26b,27,27b,28,28b 導電ワイヤ、30,30q ケース、31 ベース板、32 外囲体、35,35b,36,36b リード端子、38,39 接合層、40 封止部材、41 外表面、43,53 第1応力緩和部、45 第2部分、50 第1バリア層、51 第1表面、52 第2表面、55 第1部分、56 凸部、58 空洞、60 第2バリア層、61 第3表面、62 第4表面、63 第2応力緩和部、100 電源、200 電力変換装置、201 主変換回路、202 パワー半導体モジュール、203 制御回路、300 負荷。
Claims (17)
- 第1主面を含む絶縁基板と、
前記第1主面上に設けられた第1導電回路パターンと、
前記第1主面上に設けられた第2導電回路パターンとを備え、前記第2導電回路パターンは、前記第1導電回路パターンから第1隙間を空けて配置されており、さらに、
前記第1導電回路パターンに接合されている第1半導体素子と、
前記第2導電回路パターンに接合されている第2半導体素子と、
前記第1半導体素子と前記第2半導体素子と前記第1導電回路パターンと前記第2導電回路パターンとを封止している封止部材と、
前記第1半導体素子及び前記第2半導体素子に対して前記絶縁基板とは反対側に配置されている第1バリア層とを備え、前記第1バリア層は前記封止部材上または前記封止部材中に設けられており、
前記第1バリア層及び前記封止部材の少なくとも1つは第1応力緩和部を含む、パワー半導体モジュール。 - 前記第1バリア層は、前記第1半導体素子及び前記第2半導体素子側の第1表面と、前記第1表面とは反対側の第2表面とを含み、
前記第1応力緩和部は、前記第1表面及び前記第2表面の少なくとも1つに形成されている第1凹部である、請求項1に記載のパワー半導体モジュール。 - 前記第1バリア層は前記封止部材上に設けられており、
前記第1凹部は、前記第1表面に形成されており、
前記第1凹部の少なくとも一部は、前記封止部材によって充填されていない空洞である、請求項2に記載のパワー半導体モジュール。 - 前記第1バリア層は、前記第1半導体素子及び前記第2半導体素子側の第1表面と、前記第1表面とは反対側の第2表面とを含み、
前記第1応力緩和部は、前記第1表面と前記第2表面とを接続する第1貫通部である、請求項1に記載のパワー半導体モジュール。 - 前記封止部材は、外表面を含み、
前記第1応力緩和部は、前記外表面に形成されている第2凹部である、請求項1に記載のパワー半導体モジュール。 - 前記第1主面の平面視において、前記第1応力緩和部は、前記第1隙間に重なるように配置されている、請求項1から請求項5のいずれか1項に記載のパワー半導体モジュール。
- 前記第1応力緩和部は、前記第1導電回路パターン、前記第2導電回路パターン及び前記第1隙間に対応して前記第1バリア層に設けられており、
前記第1バリア層は、少なくとも前記第1応力緩和部において、前記第1バリア層の第1部分に近づくにつれて次第に厚さが減少するように構成されており、前記第1部分は、前記第1主面の平面視において前記第1隙間に重なっており、
前記第1バリア層は、前記第1応力緩和部のうち、前記第1部分で最小厚さを有している、請求項2から請求項4のいずれか1項に記載のパワー半導体モジュール。 - 前記第1応力緩和部は、前記第1導電回路パターン、前記第2導電回路パターン及び前記第1隙間に対応して前記封止部材に設けられており、
前記外表面は、少なくとも前記第1応力緩和部において、前記外表面の第2部分に近づくにつれて徐々に深く凹むように形成されており、前記第2部分は、前記第1主面の平面視において前記第1隙間に重なっており、
前記外表面は、前記第1応力緩和部のうち、前記第2部分で、最も深く凹んでいる、請求項5に記載のパワー半導体モジュール。 - 前記絶縁基板は、第1絶縁基板部分と第2絶縁基板部分とを含み、前記第1導電回路パターンは前記第1絶縁基板部分上に設けられており、前記第2導電回路パターンは前記第2絶縁基板部分上に設けられており、前記第2絶縁基板部分は、前記第1絶縁基板部分から第2隙間を空けて配置されており、
前記第1主面の平面視において、前記第1応力緩和部は、前記第2隙間に重なるように配置されている、請求項1から請求項8のいずれか1項に記載のパワー半導体モジュール。 - 前記絶縁基板に対して前記第1半導体素子及び前記第2半導体素子とは反対側に配置されているベース板をさらに備え、
前記第1絶縁基板部分と前記第2絶縁基板部分とは、前記ベース板に接合されている、請求項9に記載のパワー半導体モジュール。 - 前記第1バリア層に積層されている第2バリア層をさらに備える、請求項1から請求項10のいずれか1項に記載のパワー半導体モジュール。
- 前記第1バリア層に積層されている第2バリア層をさらに備え、
前記第1主面の平面視において、前記第1貫通部の少なくとも一部は、前記第2バリア層に重なっている、請求項4に記載のパワー半導体モジュール。 - 前記第2バリア層及び前記封止部材の少なくとも1つは第2応力緩和部を含む、請求項11または請求項12に記載のパワー半導体モジュール。
- 前記第2バリア層は、前記第1半導体素子及び前記第2半導体素子側の第3表面と、前記第3表面とは反対側の第4表面とを含み、
前記第2応力緩和部は、前記第3表面及び前記第4表面の少なくとも1つに形成されている第3凹部である、請求項13に記載のパワー半導体モジュール。 - 前記第2バリア層は、前記第1半導体素子及び前記第2半導体素子側の第3表面と、前記第3表面とは反対側の第4表面とを含み、
前記第2応力緩和部は、前記第3表面と前記第4表面とを接続する第2貫通部である、請求項13に記載のパワー半導体モジュール。 - 前記第1主面の平面視において、前記第2応力緩和部の少なくとも一部は、前記第1応力緩和部に重なっている、請求項13から請求項15のいずれか1項に記載のパワー半導体モジュール。
- 請求項1から請求項16のいずれか1項記載の前記パワー半導体モジュールを有し、かつ、入力される電力を変換して出力する主変換回路と、
前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備える、電力変換装置。
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