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WO2019176040A1 - アクティブマトリクス基板および表示デバイス - Google Patents

アクティブマトリクス基板および表示デバイス Download PDF

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WO2019176040A1
WO2019176040A1 PCT/JP2018/010178 JP2018010178W WO2019176040A1 WO 2019176040 A1 WO2019176040 A1 WO 2019176040A1 JP 2018010178 W JP2018010178 W JP 2018010178W WO 2019176040 A1 WO2019176040 A1 WO 2019176040A1
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WO
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protective layer
transistor
matrix substrate
active matrix
layer
Prior art date
Application number
PCT/JP2018/010178
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English (en)
French (fr)
Inventor
昌彦 三輪
庸輔 神崎
貴翁 斉藤
雅貴 山中
屹 孫
誠二 金子
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
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Priority to PCT/JP2018/010178 priority patent/WO2019176040A1/ja
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    • H10K71/851—Division of substrate

Definitions

  • the present invention relates to an active matrix substrate and a display device.
  • Patent Document 1 a silicon nitride layer that is in direct contact with an oxide semiconductor layer applied to a resistance element is provided, and a silicon nitride layer is formed on the oxide semiconductor layer applied to a thin film transistor via a silicon oxide layer. Providing a layer is disclosed.
  • An active matrix substrate is a low-temperature polysilicon transistor, and is formed in the same material and in the same layer as the first transistor having the first semiconductor film and the first gate electrode.
  • a second transistor having a second semiconductor film and a second gate electrode; a gate insulating film; a first protective layer made of a silicon nitride film; and a plurality of first contact holes penetrating the second protective layer; And a plurality of second contact holes penetrating the second protective layer, and a source region and a drain region of the first semiconductor film of the first transistor are respectively connected via the plurality of first contact holes.
  • the source region and the drain region are electrically connected to the second source electrode and the second drain electrode through the plurality of second contact holes, respectively, and the source region and the drain of the second transistor A channel region between the regions does not overlap with the first protective layer.
  • a plurality of transistors having different properties can be easily formed over one active matrix substrate. Therefore, properties suitable for each application can be given to the plurality of transistors.
  • FIG. 1 is a flowchart showing an example of a method for manufacturing a display device.
  • FIG. 2 is a cross-sectional view illustrating an example of the configuration of the display area of the display device. It is sectional drawing which shows the structural example of an active matrix substrate. It is sectional drawing which illustrates a part of manufacturing process of an active matrix substrate. It is sectional drawing which illustrates a part of manufacturing process of an active matrix substrate. It is a figure which shows the voltage-current characteristic of a 1st transistor. It is a figure which shows the voltage-current characteristic of a 2nd transistor. It is sectional drawing which shows the structural example of an active matrix substrate.
  • “same layer” means formed in the same process (film formation step), and “lower layer” means formed in a process prior to the layer to be compared.
  • the “upper layer” means that it is formed in a later process than the layer to be compared.
  • FIG. 1 is a flowchart showing an example of a method for manufacturing the display device 2.
  • FIG. 2 is a cross-sectional view showing an example of the configuration of the display area of the display device 2.
  • a resin layer 12 is formed on a translucent support substrate (for example, mother glass) (step S1).
  • the barrier layer 3 is formed (step S2).
  • the TFT layer 4 is formed (step S3).
  • a top emission type light emitting element layer 5 is formed (step S4).
  • the sealing layer 6 is formed (step S5).
  • an upper surface film is pasted on the sealing layer 6 (step S6).
  • step S7 the support substrate is peeled off from the resin layer 12 by laser light irradiation or the like.
  • the lower film 10 is attached to the lower surface of the resin layer 12 (step S8).
  • step S9 the laminate including the lower film 10, the resin layer 12, the barrier layer 3, the TFT layer 4, the light emitting element layer 5, and the sealing layer 6 is divided to obtain a plurality of pieces.
  • step S10 an electronic circuit board (for example, an IC chip and an FPC) is mounted on a part (terminal portion) outside (a non-display area, a frame) of the display area where the plurality of sub-pixels are formed (step S11).
  • steps S1 to S11 are performed by a display device manufacturing apparatus (including a film forming apparatus that performs each step of steps S1 to S5).
  • the display device 2 includes a plurality of sub-pixels in the display area.
  • one pixel (pixel) is composed of a red sub-pixel, a green sub-pixel, and a blue sub-pixel.
  • the material of the resin layer 12 examples include polyimide.
  • the resin layer 12 may be replaced with a two-layer resin film (for example, a polyimide film) and an inorganic insulating film sandwiched between them.
  • the barrier layer 3 is a layer that prevents foreign matters such as water or oxygen from entering the TFT layer 4 and the light emitting element layer 5.
  • a silicon oxide film or silicon nitride formed by a CVD method is used.
  • a film, a silicon oxynitride film, or a stacked film thereof can be used.
  • the TFT layer 4 includes a semiconductor film 15, an inorganic insulating film 16 (gate insulating film) above the semiconductor film 15, a gate electrode GE and a gate wiring GH above the inorganic insulating film 16, and a gate electrode GE and An inorganic insulating film 18 above the gate wiring GH, a capacitive electrode CE above the inorganic insulating film 18, an inorganic insulating film 20 above the capacitive electrode CE, and a source wiring SH above the inorganic insulating film 20 And a planarizing film 21 (interlayer insulating film) that is an upper layer than the source wiring SH.
  • the semiconductor film 15 is made of, for example, low-temperature polysilicon (LTPS) or an oxide semiconductor (eg, an In—Ga—Zn—O-based semiconductor), and a thin film transistor (TFT) is formed so as to include the semiconductor film 15 and the gate electrode GE. Is done.
  • the transistor is shown with a top gate structure, but may have a bottom gate structure.
  • the gate electrode GE, the gate wiring GH, the capacitor electrode CE, and the source wiring SH are configured by, for example, a single layer film or a stacked film of a metal including at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper.
  • the TFT layer 4 in FIG. 2 includes one semiconductor layer and three metal layers.
  • the inorganic insulating films 16, 18, and 20 can be formed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a stacked film thereof formed by a CVD method.
  • the planarizing film 21 can be made of, for example, an applicable organic material such as polyimide or acrylic.
  • the light emitting element layer 5 includes an anode 22 above the planarizing film 21, an insulating edge cover 23 covering the edge of the anode 22, an EL (electroluminescence) layer 24 above the edge cover 23, and an EL layer 24 and a cathode 25 above the upper layer.
  • the edge cover 23 is formed, for example, by applying an organic material such as polyimide or acrylic and then patterning by photolithography.
  • a light-emitting element ES for example, OLED: organic light-emitting diode, QLED: quantum dot light-emitting diode
  • ES organic light-emitting diode
  • QLED quantum dot light-emitting diode
  • a sub-pixel circuit for driving and controlling the ES (display element) is formed in the TFT layer 4.
  • the EL layer 24 is configured, for example, by laminating a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in order from the lower layer side.
  • the light emitting layer is formed in an island shape at the opening (for each subpixel) of the edge cover 23 by a vapor deposition method or an ink jet method.
  • the other layers are formed in an island shape or a solid shape (common layer).
  • the structure which does not form one or more layers among a positive hole injection layer, a positive hole transport layer, an electron carrying layer, and an electron injection layer is also possible.
  • FMM fine metal mask
  • the FMM is a sheet having a large number of openings (for example, made of Invar), and an island-shaped light emitting layer (corresponding to one subpixel) is formed by an organic material that has passed through one opening.
  • the light emitting layer of the QLED can form an island-shaped light emitting layer (corresponding to one subpixel) by, for example, applying a solvent in which quantum dots are diffused by inkjet.
  • the anode 22 is composed of, for example, a laminate of ITO (IndiumITOTin Oxide) and Ag (silver) or an alloy containing Ag, and has light reflectivity.
  • the cathode (cathode) 25 can be made of a light-transmitting conductive material such as MgAg alloy (ultra-thin film), ITO, or IZO (Indium zinc Oxide).
  • the light-emitting element ES is an OLED
  • holes and electrons are recombined in the light-emitting layer by the driving current between the anode 22 and the cathode 25, and light is emitted in the process in which the excitons generated thereby transition to the ground state.
  • the cathode 25 is light-transmitting and the anode 22 is light-reflective, the light emitted from the EL layer 24 is directed upward and becomes top emission.
  • the light-emitting element ES is a QLED
  • holes and electrons are recombined in the light-emitting layer due to the drive current between the anode 22 and the cathode 25, and the excitons generated thereby are conduction band levels of the quantum dots.
  • Light (fluorescence) is emitted in the process of transition from valence band level to valence band.
  • a light emitting element inorganic light emitting diode or the like
  • OLED organic light emitting diode
  • the sealing layer 6 is translucent, and includes an inorganic sealing film 26 that covers the cathode 25, an organic buffer film 27 that is above the inorganic sealing film 26, and an inorganic sealing film 28 that is above the organic buffer film 27. Including.
  • the sealing layer 6 covering the light emitting element layer 5 prevents penetration of foreign substances such as water and oxygen into the light emitting element layer 5.
  • Each of the inorganic sealing film 26 and the inorganic sealing film 28 is an inorganic insulating film, and is formed of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof formed by a CVD method. be able to.
  • the organic buffer film 27 is a light-transmitting organic film having a flattening effect, and can be made of a coatable organic material such as acrylic.
  • the organic buffer film 27 can be formed by, for example, inkjet coating, but a bank for stopping the liquid droplets may be provided in the non-display area.
  • the lower surface film 10 is, for example, a PET film for realizing a display device having excellent flexibility by being attached to the lower surface of the resin layer 12 after peeling the support substrate.
  • the functional film 39 has, for example, at least one of an optical compensation function, a touch sensor function, and a protection function.
  • the flexible display device has been described above. However, in the case of manufacturing a non-flexible display device, it is generally unnecessary to form a resin layer or change the base material.
  • the stacking process of S5 is performed, and then the process proceeds to step S9.
  • FIG. 3 is a cross-sectional view showing a configuration example of the active matrix substrate 7.
  • the active matrix substrate 7 is a substrate including, for example, the resin layer 12, the barrier layer 3, and the TFT layer 4 shown in FIG.
  • the light emitting element layer 5 is stacked on the active matrix substrate 7.
  • the planarization film 21 formed above the inorganic insulating film 20 is not shown.
  • the inorganic insulating film 20 is drawn flat for simplicity, but the upper surface of the inorganic insulating film 20 may have irregularities according to the shape of the lower layer. Note that the formation of the inorganic insulating film 20 may be omitted.
  • the barrier layer 3 includes a first barrier layer 3a that is a silicon oxide film, a second barrier layer 3b that is a silicon nitride film, and a third barrier layer 3c that is a silicon oxide film.
  • a second barrier layer 3b is disposed between the first barrier layer 3a and the third barrier layer 3c.
  • the TFT layer 4 includes a plurality of first transistors T1, a plurality of second transistors T2, a plurality of first contact holes H1, It includes a plurality of second contact holes H2, a plurality of first source electrodes SE1, a plurality of second source electrodes SE2, a plurality of first drain electrodes DE1, and a plurality of second drain electrodes DE2.
  • the plurality of first transistors T1 and the plurality of second transistors T2 are low-temperature polysilicon transistors.
  • the first transistor T1 and the second transistor T2 may be either p-type or n-type thin film transistors. Here, the description will be made assuming that they are p-type.
  • the first transistor T1 includes a first semiconductor film 13 (first semiconductor) and a first gate electrode GE1.
  • An inorganic insulating film 16 that is a gate insulating film is disposed between the first semiconductor film 13 and the first gate electrode GE1.
  • the first semiconductor film 13 has a drain region 13b, a source region 13c, and a channel region 13a between the drain region 13b and the source region 13c.
  • the first semiconductor film 13 is made of low-temperature polysilicon.
  • the second transistor T2 includes a second semiconductor film 14 (second semiconductor) and a second gate electrode GE2.
  • An inorganic insulating film 16 that is a gate insulating film is disposed between the second semiconductor film 14 and the second gate electrode GE2.
  • the second semiconductor film 14 includes a drain region 14b, a source region 14c, and a channel region 14a between the drain region 14b and the source region 14c.
  • the second semiconductor film 14 is made of low temperature polysilicon.
  • the second semiconductor film 14 is formed of the same material as the first semiconductor film 13 and in the same layer (layer formed in the same process).
  • the inorganic insulating film 18 includes a first protective layer 18a and a second protective layer 18b.
  • the first protective layer 18a is a silicon nitride film.
  • the second protective layer 18b is a silicon oxide film.
  • the first protective layer 18a is formed on the inorganic insulating film 16 and the first gate electrode GE1.
  • the second protective layer 18b is formed on the first protective layer 18a and the second gate electrode GE2.
  • the first protective layer 18a overlaps the entire first semiconductor film 13 of the first transistor T1. Note that the first protective layer 18 a may overlap at least part of the channel region 13 a of the first semiconductor film 13. However, it is preferable that the ratio of the area overlapping the first protective layer 18a in the total area of the channel region 13a is larger. The first protective layer 18 a preferably overlaps with the entire channel region 13 a of the first semiconductor film 13.
  • the channel region 14a of the second semiconductor film 14 of the second transistor T2 does not overlap with the first protective layer 18a.
  • the entire channel region 14a of the second semiconductor film 14 does not overlap with the first protective layer 18a.
  • the first protective layer 18a may overlap with a portion of the second semiconductor film 14 other than the channel region (for example, an edge (the drain region 14b or the source region 14c) of the second semiconductor film 14).
  • the first protective layer 18 a may not overlap with the second semiconductor film 14.
  • the second protective layer 18b overlaps the first semiconductor film 13 of the first transistor T1 and the second semiconductor film 14 of the second transistor T2.
  • the inorganic insulating film 20 is formed on the second protective layer 18b.
  • the plurality of first contact holes H1 are formed so as to penetrate the inorganic insulating film 16, the first protective layer 18a, the second protective layer 18b, and the inorganic insulating film 20.
  • the plurality of second contact holes H2 are formed so as to penetrate the inorganic insulating film 16, the second protective layer 18b, and the inorganic insulating film 20.
  • a first drain electrode DE1, a first source electrode SE1, a second drain electrode DE2, and a second source electrode SE2 are formed on the inorganic insulating film 20.
  • one first contact hole H1 electrically connects the drain region 13b of the first transistor T1 and the first drain electrode DE1. is doing.
  • the other first contact hole H1 electrically connects the source region 13c of the first transistor T1 and the first source electrode SE1.
  • one second contact hole H2 electrically connects the drain region 14b of the second transistor T2 and the second drain electrode DE2. is doing.
  • the other second contact hole H2 electrically connects the source region 14c of the second transistor T2 and the second source electrode SE2.
  • the second drain electrode DE2 is connected to the anode 22 through another contact hole that penetrates the inorganic insulating film 20 (see FIG. 2).
  • the active matrix substrate 7 includes a plurality of pixel circuits corresponding to a plurality of sub-pixels in the display area.
  • the pixel circuit drives the light emitting element ES (see FIG. 2).
  • the pixel circuit includes one or more first transistors T1 as a switching transistor, and includes a second transistor T2 as a driving transistor for driving the light emitting element ES.
  • the pixel circuit includes a capacitor.
  • the second gate electrode GE2 of the second transistor T2 is electrically connected to one end of the capacitor (for example, the capacitor electrode CE).
  • a gradation signal corresponding to the display gradation is supplied to one end of the capacitor.
  • a voltage corresponding to the gradation to be displayed is applied between the source region 14c of the second transistor T2 and the second gate electrode GE2.
  • the second transistor T2 passes a driving current corresponding to the gray level between the source region 14c and the drain region 14b.
  • the second transistor T2 causes the light emitting element ES to emit light according to the gradation by supplying a driving current corresponding to the gradation to the light emitting element ES.
  • the first transistor T1 as the switching transistor is controlled to be turned on / off (conducting state / non-conducting state) by, for example, a binary control signal.
  • a scanning signal or a light emission control signal is supplied to the first gate electrode GE1 of the first transistor T1.
  • one pixel circuit may include a plurality of switching transistors.
  • the plurality of switching transistors may include a switching transistor controlled by a scanning signal and a switching transistor controlled by a light emission control signal.
  • the light emission control signal defines the light emission period and the non-light emission period of the light emitting element ES in one frame regardless of the display gradation.
  • the second transistor T2 may be used as a transistor (for example, a transistor connected to a capacitor) that preferably has a smaller threshold voltage (larger absolute value) among a plurality of switching transistors.
  • FIG. 4 and 5 are cross-sectional views illustrating a part of the manufacturing process of the active matrix substrate 7.
  • the film formation up to the inorganic insulating film 16 is completed.
  • the barrier layer 3 is formed on the resin layer 12.
  • a first semiconductor film 13 and a second semiconductor film 14 are formed on the barrier layer 3.
  • An inorganic insulating film 16 that is a gate insulating film is formed on the first semiconductor film 13 and the second semiconductor film 14.
  • the first gate electrode GE1 and the second gate electrode GE2 are formed on the inorganic insulating film 16.
  • the first protective layer 18a which is a silicon nitride film, is formed on the first gate electrode GE1 and the second gate electrode GE2 by, for example, the CVD method.
  • the silicon nitride source gas in the CVD method contains hydrogen compounds (monosilane and ammonia).
  • H hydrogen atoms
  • the first protective layer 18a above the second semiconductor film 14 is removed by etching, for example.
  • the first protective layer 18 a is removed so that the first protective layer 18 a does not overlap the channel region 14 a of the second semiconductor film 14.
  • the first protective layer 18a overlaps with part of the drain region 14b and part of the source region 14c of the second semiconductor film 14, but the first protective layer 18a does not overlap with the second semiconductor film 14.
  • the first protective layer 18a may be removed.
  • the first protective layer 18 a thus formed does not overlap with the channel region 14 a of the second semiconductor film 14. Note that the first protective layer 18 a overlaps the entire first semiconductor film 13.
  • the second protective layer 18b which is a silicon oxide film, is formed on the first protective layer 18a and the second gate electrode GE2 by, for example, the CVD method.
  • the second protective layer 18b covers not only the first gate electrode GE1 but also the second gate electrode GE2.
  • the second protective layer 18 b overlaps the entire first semiconductor film 13 and the entire second semiconductor film 14.
  • the active matrix substrate 7 is annealed.
  • This annealing is mainly performed to hydrogenate the channel region 13a of the first semiconductor film 13.
  • the annealing is performed after the inorganic insulating film 20 that is higher than the second protective layer 18b is formed, or after the first drain electrode DE1, the second drain electrode DE2, and the like that are higher than the inorganic insulating film 20 are formed.
  • it may be performed after the planarization film 21 that is an upper layer than the first drain electrode DE1 or the like is formed.
  • annealing is performed by baking the active matrix substrate 7 in a nitrogen atmosphere and at a higher temperature (for example, 400 ° C.) than in the CVD method.
  • a higher temperature for example, 400 ° C.
  • the hydrogen atoms in the first protective layer 18a are disconnected, and the hydrogen atoms diffuse around.
  • Hydrogen atoms pass through the inorganic insulating film 16 and diffuse into the first semiconductor film 13.
  • the arrows in (c) of FIG. 5 schematically represent the influence of hydrogenation.
  • hydrogen atoms can diffuse around the first gate electrode GE1.
  • the channel region 14a of the second semiconductor film 14 does not overlap with the first protective layer 18a (silicon nitride film). Therefore, the channel region 14a of the second semiconductor film 14 is not hydrogenated.
  • the channel region 14 a of the second semiconductor film 14 has a smaller area ratio overlapping the first protective layer 18 a than the channel region 13 a of the first semiconductor film 13. Therefore, the channel region 14 a of the second semiconductor film 14 is less hydrogenated than the channel region 13 a of the first semiconductor film 13.
  • FIG. 6 is a diagram showing the voltage-current characteristics of the first transistor T1.
  • FIG. 7 is a diagram showing the voltage-current characteristics of the second transistor T2. 6 and 7 show the source-drain current Id [A] with respect to the gate voltage Vg [V].
  • the first transistor T1 and the second transistor T2 have the same size and other conditions (conditions other than hydrogenation).
  • the semiconductor (channel region) is hydrogenated, the S value of the transistor decreases and the threshold voltage Vth of the transistor increases (absolute value decreases).
  • the first transistor T1 is more hydrogenated than the second transistor T2.
  • the threshold voltage of the first transistor T1 is about ⁇ 2V, and the threshold voltage of the second transistor T2 is about ⁇ 4V.
  • the S value of the first transistor T1 is about 0.3 V / decade, and the S value of the second transistor T2 is about 1 V / decade. From the off state (non-conducting state) to the on state (conducting state), the first transistor T1 has a sharper current rise than the second transistor T2. Therefore, the first transistor T1 has a faster response speed and better performance as a switching transistor than the second transistor T2.
  • the driving transistor for driving the light emitting element ES As the driving transistor for driving the light emitting element ES, a larger S value is preferable. When the S value is large, the rising of the current becomes slow from the off state (non-conducting state) to the on state (conducting state). For example, consider a case where the gradation of the light-emitting element ES is controlled by flowing a current in the range of 1.0 ⁇ 10 ⁇ 9 to 1.0 ⁇ 10 ⁇ 5 to the light-emitting element ES. When the first transistor T1 is used as the driving transistor, as shown in FIG. 6, the entire gradation range is represented by a gate voltage in the range of ⁇ 1.5V to ⁇ 8V.
  • the entire gradation range is represented by a gate voltage in the range of -2.8V to -10.8V. Since the gate voltage range is wider when the second transistor T2 is used, the gradation of the light emitting element ES can be controlled more accurately and / or with more gradations.
  • the first protective layer 18a (silicon nitride film) overlapping with the semiconductor films of the plurality of transistors is partially formed or partially removed, whereby hydrogen is formed on one substrate.
  • a plurality of transistors having different degrees of formation can be formed.
  • a plurality of transistors having different degrees of hydrogenation can be formed in one pixel circuit.
  • a plurality of transistors having different properties S value or threshold value
  • each of the switching transistor and the driving transistor in one pixel circuit can be a transistor having more suitable characteristics.
  • the first protective layer 18a may be formed such that when the active matrix substrate 7 is viewed in plan, there is a hole in the first protective layer 18a so as to overlap with the channel region 14a of the second transistor T2.
  • a plurality of first protective layers 18a formed in island shapes that are separated from each other may be provided so as to overlap with the channel regions 14a of the plurality of first transistors T1.
  • first protective layer 18a and the second protective layer 18b may be reversed.
  • the second protective layer 18b may be formed on the first gate electrode GE1 and the second gate electrode GE2, and then the first protective layer 18a may be formed on the second protective layer 18b.
  • FIG. 8 is a cross-sectional view showing a configuration example of the active matrix substrate 8.
  • the inorganic insulating film 18 includes a first protective layer 18a, a third protective layer 18c, and a second protective layer 18b.
  • the first protective layer 18a is a silicon nitride film.
  • the third protective layer 18c is a silicon nitride film.
  • the second protective layer 18b is a silicon oxide film.
  • the third protective layer 18c is formed between the first protective layer 18a and the second protective layer 18b.
  • the plurality of first contact holes H1 are formed so as to penetrate the inorganic insulating film 16, the first protective layer 18a, the third protective layer 18c, the second protective layer 18b, and the inorganic insulating film 20.
  • the plurality of second contact holes H2 are formed so as to penetrate the inorganic insulating film 16, the third protective layer 18c, the second protective layer 18b, and the inorganic insulating film 20.
  • the third protective layer 18c overlaps the first semiconductor film 13 of the first transistor T1 and the second semiconductor film 14 of the second transistor T2.
  • the channel region 13a of the first semiconductor film 13 of the first transistor T1 overlaps with the first protective layer 18a and the third protective layer 18c, which are silicon nitride films.
  • the channel region 14a of the second semiconductor film 14 of the second transistor T2 does not overlap with the first protective layer 18a but overlaps with the third protective layer 18c.
  • the third protective layer 18c which is a silicon nitride film, is formed by, for example, a CVD method. Also, annealing is performed in the same manner as in the first embodiment.
  • the number of overlapping silicon nitride films differs between the first transistor T1 and the second transistor T2.
  • the thickness of the silicon nitride film superimposed on the first transistor T1 is different from the thickness of the silicon nitride film superimposed on the second transistor T2.
  • the thickness of the silicon nitride film overlapping the channel region 13a of the first transistor T1 is larger than the thickness of the silicon nitride film overlapping the channel region 14a of the second transistor T2. Therefore, the degree of hydrogenation by annealing is larger in the channel region 13a of the first transistor T1 than in the channel region 14a of the second transistor T2.
  • the arrows in FIG. 8 schematically represent the degree of hydrogenation.
  • the S value of the first transistor T1 is smaller than the S value of the second transistor T2.
  • the degree of hydrogenation of the first transistor T1 and the second transistor T2 can be adjusted by the thickness (number) of the silicon nitride film.
  • the formation order of the 1st protective layer 18a, the 2nd protective layer 18b, and the 3rd protective layer 18c is not limited to this, It is arbitrary.
  • the second protective layer 18b may be disposed between the first protective layer 18a and the third protective layer 18c.
  • the electro-optical element (electro-optical element whose luminance and transmittance are controlled by current) included in the display device according to the present embodiment is not particularly limited.
  • an organic EL (Electro Luminescence) display including an OLED (Organic Light Emitting Diode) as an electro-optical element, and an inorganic light-emitting diode as an electro-optical element are provided.
  • Inorganic EL displays, and QLED displays equipped with QLEDs (Quantum dot Light Emitting Diodes) as electro-optical elements are exemplified.
  • the present invention includes, for example, the following aspects.
  • a first transistor having a first semiconductor and a first gate electrode, the low-temperature polysilicon transistor;
  • a second transistor having a second semiconductor and a second gate electrode made of the same material and in the same layer as the first semiconductor film;
  • a plurality of first contact holes that penetrate the gate insulating film, the first protective layer that is a silicon nitride film, and the second protective layer;
  • a plurality of second contact holes penetrating the gate insulating film and the second protective layer;
  • the source region and the drain region of the first semiconductor of the first transistor are electrically connected to the first source electrode and the first drain electrode through the plurality of first contact holes, respectively.
  • a source region and a drain region of the second semiconductor of the second transistor are electrically connected to the second source electrode and the second drain electrode through the plurality of second contact holes, respectively;
  • a third protective layer which is a silicon nitride film, disposed between the first protective layer and the second protective layer;
  • the plurality of first contact holes penetrates the gate insulating film, the first protective layer, the third protective layer, and the second protective layer,
  • the active matrix substrate according to aspect 1 or 2 wherein the plurality of second contact holes penetrates the gate insulating film, the third protective layer, and the second protective layer.
  • a plurality of the first transistors The active matrix substrate according to any one of aspects 1 to 7, comprising a plurality of the first protective layers formed in an island shape spaced apart from each other so as to overlap each of the plurality of first transistors.
  • the display area includes a pixel circuit for driving the display element,
  • the active matrix substrate according to any one of aspects 1 to 8, wherein the pixel circuit includes the first transistor as a switching transistor and the second transistor as a driving transistor for driving the display element.
  • the pixel circuit includes a capacitor; The active matrix substrate according to aspect 9 or 10, wherein the second gate electrode of the second transistor is electrically connected to one end of the capacitor.
  • a display device comprising the active matrix substrate according to any one of aspects 1 to 12, A light emitting element layer laminated on the active matrix substrate;
  • the light emitting element layer is a display device including a plurality of display elements.

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Abstract

アクティブマトリクス基板（７）は、無機絶縁膜（１６）、窒化シリコン膜である第１保護層（１８ａ）、および第２保護層（１８ｂ）を貫通する複数の第１コンタクトホール（Ｈ１）と、無機絶縁膜（１６）、および第２保護層を貫通する複数の第２コンタクトホール（Ｈ２）と、第１トランジスタ（Ｔ１）および第２トランジスタ（Ｔ２）とを備える。第２トランジスタのチャネル領域は、第１保護層と重畳しない。

Description

アクティブマトリクス基板および表示デバイス
　本発明はアクティブマトリクス基板および表示デバイスに関する。
　特許文献１には、抵抗素子に適用される酸化物半導体層の上に直接接する窒化シリコン層を設けること、および、薄膜トランジスタに適用される酸化物半導体層の上に酸化シリコン層を介して窒化シリコン層を設けることが開示されている。
日本国公開特許公報「特開2017-152704号公報」
　従来の手法では、１つのアクティブマトリクス基板上に、それぞれの用途に応じた異なる性質を有する複数のトランジスタを形成することは困難であった。
　本発明の一態様に係るアクティブマトリクス基板は、低温ポリシリコントランジスタであり、第１半導体膜および第１ゲート電極を有する第１トランジスタと、前記第１半導体膜と同一材料でかつ同一層に形成された第２半導体膜および第２ゲート電極を有する第２トランジスタと、ゲート絶縁膜、窒化シリコン膜である第１保護層、および第２保護層を貫通する複数の第１コンタクトホールと、前記ゲート絶縁膜、および前記第２保護層を貫通する複数の第２コンタクトホールとを備え、前記第１トランジスタの前記第１半導体膜のソース領域およびドレイン領域は、それぞれ、前記複数の第１コンタクトホールを介して、第１ソース電極および第１ドレイン電極と電気的に接続されており、前記第２トランジスタの前記第２半導体膜のソース領域およびドレイン領域は、それぞれ、前記複数の第２コンタクトホールを介して、第２ソース電極および第２ドレイン電極と電気的に接続されており、前記第２トランジスタの前記ソース領域と前記ドレイン領域との間のチャネル領域は、前記第１保護層と重畳しない。
　本発明の一態様によれば、性質が互いに異なる複数のトランジスタを、１つのアクティブマトリクス基板上に容易に形成することができる。それゆえ、複数のトランジスタに、それぞれの用途に適した性質を与えることができる。
図１は表示デバイスの製造方法の一例を示すフローチャートである。 図２は、表示デバイスの表示領域の構成の一例を示す断面図である。 アクティブマトリクス基板の構成例を示す断面図である。 アクティブマトリクス基板の製造工程の一部を例示する断面図である。 アクティブマトリクス基板の製造工程の一部を例示する断面図である。 第１トランジスタの電圧－電流特性を示す図である。 第２トランジスタの電圧－電流特性を示す図である。 アクティブマトリクス基板の構成例を示す断面図である。
　以下においては、「同層」とは同一のプロセス（成膜工程）にて形成されていることを意味し、「下層」とは、比較対象の層よりも前のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。
　図１は表示デバイス２の製造方法の一例を示すフローチャートである。図２は、表示デバイス２の表示領域の構成の一例を示す断面図である。
　フレキシブルな表示デバイスを製造する場合、図１および図２に示すように、まず、透光性の支持基板（例えば、マザーガラス）上に樹脂層１２を形成する（ステップＳ１）。次いで、バリア層３を形成する（ステップＳ２）。次いで、ＴＦＴ層４を形成する（ステップＳ３）。次いで、トップエミッション型の発光素子層５を形成する（ステップＳ４）。次いで、封止層６を形成する（ステップＳ５）。次いで、封止層６上に上面フィルムを貼り付ける（ステップＳ６）。
　次いで、レーザ光の照射等によって支持基板を樹脂層１２から剥離する（ステップＳ７）。次いで、樹脂層１２の下面に下面フィルム１０を貼り付ける（ステップＳ８）。次いで、下面フィルム１０、樹脂層１２、バリア層３、ＴＦＴ層４、発光素子層５、封止層６を含む積層体を分断し、複数の個片を得る（ステップＳ９）。次いで、得られた個片に機能フィルム３９を貼り付ける（ステップＳ１０）。次いで、複数のサブ画素が形成された表示領域よりも外側（非表示領域、額縁）の一部（端子部）に電子回路基板（例えば、ＩＣチップおよびＦＰＣ）をマウントする（ステップＳ１１）。なお、ステップＳ１～Ｓ１１は、表示デバイス製造装置（ステップＳ１～Ｓ５の各工程を行う成膜装置を含む）が行う。
　表示デバイス２は、表示領域内に、複数のサブ画素を備える。例えば、赤のサブ画素、緑のサブ画素、および青のサブ画素で、１つの画素（ピクセル）が構成される。
　樹脂層１２の材料としては、例えばポリイミド等が挙げられる。樹脂層１２の部分を、二層の樹脂膜（例えば、ポリイミド膜）およびこれらに挟まれた無機絶縁膜で置き換えることもできる。
　バリア層３は、水または酸素等の異物がＴＦＴ層４および発光素子層５に侵入することを防ぐ層であり、例えば、ＣＶＤ法（化学蒸着法）により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
　ＴＦＴ層４は、半導体膜１５と、半導体膜１５よりも上層の無機絶縁膜１６（ゲート絶縁膜）と、無機絶縁膜１６よりも上層の、ゲート電極ＧＥおよびゲート配線ＧＨと、ゲート電極ＧＥおよびゲート配線ＧＨよりも上層の無機絶縁膜１８と、無機絶縁膜１８よりも上層の容量電極ＣＥと、容量電極ＣＥよりも上層の無機絶縁膜２０と、無機絶縁膜２０よりも上層のソース配線ＳＨと、ソース配線ＳＨよりも上層の平坦化膜２１（層間絶縁膜）とを含む。
　半導体膜１５は、例えば低温ポリシリコン（ＬＴＰＳ）あるいは酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体）で構成され、半導体膜１５およびゲート電極ＧＥを含むように薄膜トランジスタ（ＴＦＴ）が構成される。図２では、トランジスタがトップゲート構造で示されているが、ボトムゲート構造でもよい。
　ゲート電極ＧＥ、ゲート配線ＧＨ、容量電極ＣＥ、およびソース配線ＳＨは、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅の少なくとも１つを含む金属の単層膜あるいは積層膜によって構成される。図２のＴＦＴ層４には、一層の半導体層および三層の金属層が含まれる。
　無機絶縁膜１６・１８・２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル等の塗布可能な有機材料によって構成することができる。
　発光素子層５は、平坦化膜２１よりも上層のアノード２２と、アノード２２のエッジを覆う絶縁性のエッジカバー２３と、エッジカバー２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層のカソード２５とを含む。エッジカバー２３は、例えば、ポリイミド、アクリル等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　サブ画素ごとに、島状のアノード２２、ＥＬ層２４、およびカソード２５を含む発光素子ＥＳ（例えば、ＯＬＥＤ：有機発光ダイオード，ＱＬＥＤ：量子ドット発光ダイオード）が発光素子層５に形成され、発光素子ＥＳ（表示素子）を駆動制御するサブ画素回路がＴＦＴ層４に形成される。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法によって、エッジカバー２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成も可能である。
　ＯＬＥＤの発光層を蒸着形成する場合は、ＦＭＭ（ファインメタルマスク）を用いる。ＦＭＭは多数の開口を有するシート（例えば、インバー材製）であり、１つの開口を通過した有機物質によって島状の発光層（１つのサブ画素に対応）が形成される。
　ＱＬＥＤの発光層は、例えば、量子ドットを拡散させた溶媒をインクジェット塗布することで、島状の発光層（１つのサブ画素に対応）を形成することができる。
　アノード（陽極）２２は、例えばＩＴＯ（Indium Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成され、光反射性を有する。カソード（陰極）２５は、ＭｇＡｇ合金（極薄膜）、ＩＴＯ、ＩＺＯ（Indium zinc Oxide）等の透光性の導電材で構成することができる。
　発光素子ＥＳがＯＬＥＤである場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。カソード２５が透光性であり、アノード２２が光反射性であるため、ＥＬ層２４から放出された光は上方に向かい、トップエミッションとなる。
　発光素子ＥＳがＱＬＥＤである場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光（蛍光）が放出される。
　発光素子層５には、前記のＯＬＥＤ、ＱＬＥＤ以外の発光素子（無機発光ダイオード等）を形成してもよい。
　封止層６は透光性であり、カソード２５を覆う無機封止膜２６と、無機封止膜２６よりも上層の有機バッファ膜２７と、有機バッファ膜２７よりも上層の無機封止膜２８とを含む。発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防いでいる。
　無機封止膜２６および無機封止膜２８はそれぞれ無機絶縁膜であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機バッファ膜２７は、平坦化効果のある透光性有機膜であり、アクリル等の塗布可能な有機材料によって構成することができる。有機バッファ膜２７は例えばインクジェット塗布によって形成することができるが、液滴を止めるためのバンクを非表示領域に設けてもよい。
　下面フィルム１０は、支持基板を剥離した後に樹脂層１２の下面に貼り付けることで柔軟性に優れた表示デバイスを実現するための、例えばＰＥＴフィルムである。機能フィルム３９は、例えば、光学補償機能、タッチセンサ機能、保護機能の少なくとも１つを有する。
　以上にフレキシブルな表示デバイスについて説明したが、非フレキシブルな表示デバイスを製造する場合は、一般的に樹脂層の形成、基材の付け替え等が不要であるため、例えば、ガラス基板上にステップＳ２～Ｓ５の積層工程を行い、その後ステップＳ９に移行する。
　〔実施形態１〕
　図３は、アクティブマトリクス基板７の構成例を示す断面図である。アクティブマトリクス基板７は、例えば、図２に示す樹脂層１２、バリア層３、およびＴＦＴ層４を含む基板である。発光素子層５は、アクティブマトリクス基板７に積層されている。図３において、無機絶縁膜２０より上層に形成される平坦化膜２１は図示を省略している。図３において、簡単のため無機絶縁膜２０を平坦に描いているが、無機絶縁膜２０の上面は下層の形状に応じて凹凸を有していてもよい。なお、無機絶縁膜２０の形成を省略してもよい。
　バリア層３は、酸化シリコン膜である第１バリア層３ａ、窒化シリコン膜である第２バリア層３ｂ、および酸化シリコン膜である第３バリア層３ｃを含む。第１バリア層３ａと第３バリア層３ｃとの間に第２バリア層３ｂが配置されている。
　ＴＦＴ層４は、無機絶縁膜１６（ゲート絶縁膜）、無機絶縁膜１８、無機絶縁膜２０に加えて、複数の第１トランジスタＴ１、複数の第２トランジスタＴ２、複数の第１コンタクトホールＨ１、複数の第２コンタクトホールＨ２、複数の第１ソース電極ＳＥ１、複数の第２ソース電極ＳＥ２、複数の第１ドレイン電極ＤＥ１、および、複数の第２ドレイン電極ＤＥ２を含む。
　複数の第１トランジスタＴ１、および複数の第２トランジスタＴ２は、低温ポリシリコントランジスタである。第１トランジスタＴ１および第２トランジスタＴ２は、ｐ型およびｎ型のいずれの薄膜トランジスタであってもよいが、ここではｐ型であるとして説明する。
　第１トランジスタＴ１は、第１半導体膜１３（第１半導体）および第１ゲート電極ＧＥ１を備える。第１半導体膜１３と第１ゲート電極ＧＥ１との間に、ゲート絶縁膜である無機絶縁膜１６が配置されている。第１半導体膜１３は、ドレイン領域１３ｂ、ソース領域１３ｃ、および、ドレイン領域１３ｂとソース領域１３ｃとの間のチャネル領域１３ａを有する。第１半導体膜１３は、低温ポリシリコンで形成されている。
　第２トランジスタＴ２は、第２半導体膜１４（第２半導体）および第２ゲート電極ＧＥ２を備える。第２半導体膜１４と第２ゲート電極ＧＥ２との間に、ゲート絶縁膜である無機絶縁膜１６が配置されている。第２半導体膜１４は、ドレイン領域１４ｂ、ソース領域１４ｃ、および、ドレイン領域１４ｂとソース領域１４ｃとの間のチャネル領域１４ａを有する。第２半導体膜１４は、低温ポリシリコンで形成されている。第２半導体膜１４は、第１半導体膜１３と同一材料でかつ同一層（同じ工程で形成された層）に形成されている。
　無機絶縁膜１８は、第１保護層１８ａおよび第２保護層１８ｂを含む。第１保護層１８ａは、窒化シリコン膜である。第２保護層１８ｂは、酸化シリコン膜である。第１保護層１８ａは、無機絶縁膜１６および第１ゲート電極ＧＥ１の上に形成されている。第２保護層１８ｂは、第１保護層１８ａおよび第２ゲート電極ＧＥ２の上に形成されている。
　第１保護層１８ａは、第１トランジスタＴ１の第１半導体膜１３の全体と重畳している。なお、第１保護層１８ａは、第１半導体膜１３のチャネル領域１３ａの少なくとも一部と重畳していてもよい。ただし、チャネル領域１３ａ全体の面積における、第１保護層１８ａと重畳する面積の割合は大きい方が好ましい。第１保護層１８ａは、第１半導体膜１３のチャネル領域１３ａの全体と重畳していることが好ましい。
　一方、第２トランジスタＴ２の第２半導体膜１４のチャネル領域１４ａは、第１保護層１８ａと重畳しない。図３に示す例では、第２半導体膜１４のチャネル領域１４ａの全体は、第１保護層１８ａと重畳しない。第１保護層１８ａは、例えば、第２半導体膜１４のうちチャネル領域以外の部分（例えば、第２半導体膜１４の縁（ドレイン領域１４ｂまたはソース領域１４ｃ））と重畳していてもよい。第１保護層１８ａは、第２半導体膜１４と重畳していなくてもよい。
　第２保護層１８ｂは、第１トランジスタＴ１の第１半導体膜１３および第２トランジスタＴ２の第２半導体膜１４と重畳している。無機絶縁膜２０は、第２保護層１８ｂの上に形成されている。
　複数の第１コンタクトホールＨ１は、無機絶縁膜１６、第１保護層１８ａ、第２保護層１８ｂ、および無機絶縁膜２０を貫通するように形成されている。複数の第２コンタクトホールＨ２は、無機絶縁膜１６、第２保護層１８ｂ、および無機絶縁膜２０を貫通するように形成されている。無機絶縁膜２０の上に、第１ドレイン電極ＤＥ１、第１ソース電極ＳＥ１、第２ドレイン電極ＤＥ２、および第２ソース電極ＳＥ２が形成されている。
　１つの第１トランジスタＴ１に対して設けられる２つの第１コンタクトホールＨ１のうち、一方の第１コンタクトホールＨ１は、第１トランジスタＴ１のドレイン領域１３ｂと第１ドレイン電極ＤＥ１とを電気的に接続している。他方の第１コンタクトホールＨ１は、第１トランジスタＴ１のソース領域１３ｃと第１ソース電極ＳＥ１とを電気的に接続している。
　１つの第２トランジスタＴ２に対して設けられる２つの第２コンタクトホールＨ２のうち、一方の第２コンタクトホールＨ２は、第２トランジスタＴ２のドレイン領域１４ｂと第２ドレイン電極ＤＥ２とを電気的に接続している。他方の第２コンタクトホールＨ２は、第２トランジスタＴ２のソース領域１４ｃと第２ソース電極ＳＥ２とを電気的に接続している。第２ドレイン電極ＤＥ２は、無機絶縁膜２０を貫通する別のコンタクトホールを介して、アノード２２に接続されている（図２参照）。
　アクティブマトリクス基板７は、表示領域内に、複数のサブ画素に対応する複数の画素回路を備える。画素回路は、発光素子ＥＳ（図２参照）を駆動する。画素回路は、スイッチングトランジスタとして１つ以上の第１トランジスタＴ１を含み、発光素子ＥＳを駆動する駆動トランジスタとして第２トランジスタＴ２を含む。また、画素回路は、容量を含む。第２トランジスタＴ２の第２ゲート電極ＧＥ２は、容量の一端（例えば容量電極ＣＥ）に電気的に接続されている。容量の一端には、表示階調に応じた階調信号が供給される。第２トランジスタＴ２のソース領域１４ｃと第２ゲート電極ＧＥ２との間には、表示する階調に応じた電圧が印加される。これにより、第２トランジスタＴ２は、ソース領域１４ｃとドレイン領域１４ｂとの間に階調に応じた駆動電流を流す。第２トランジスタＴ２は、発光素子ＥＳに階調に応じた駆動電流を供給することにより、発光素子ＥＳを階調に応じて発光させる。スイッチングトランジスタとしての第１トランジスタＴ１は、例えば、２値の制御信号によって、オン／オフ（導通状態／非導通状態）制御される。例えば、第１トランジスタＴ１の第１ゲート電極ＧＥ１には走査信号または発光制御信号が供給される。なお、１つの画素回路は、複数のスイッチングトランジスタを含み得る。複数のスイッチングトランジスタは、走査信号で制御されるスイッチングトランジスタと、発光制御信号で制御されるスイッチングトランジスタとを含んでもよい。発光制御信号は、表示階調にかかわらず、１フレームの中での、発光素子ＥＳの発光期間および非発光期間を規定する。なお、例えば、複数のスイッチングトランジスタのうち、閾値電圧が小さい（絶対値が大きい）方が好ましいトランジスタ（例えば容量に接続されるトランジスタ）として、第２トランジスタＴ２を用いてもよい。
　図４および図５は、アクティブマトリクス基板７の製造工程の一部を例示する断面図である。図４の（ａ）では、無機絶縁膜１６までの成膜が完了している。まず、樹脂層１２の上にバリア層３が形成される。バリア層３の上に第１半導体膜１３および第２半導体膜１４が形成される。第１半導体膜１３および第２半導体膜１４の上にゲート絶縁膜である無機絶縁膜１６が形成される。
　図４の（ｂ）に示すように、無機絶縁膜１６の上に第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２が形成される。
　図４の（ｃ）に示すように、次に、例えばＣＶＤ法により、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２の上に窒化シリコン膜である第１保護層１８ａが形成される。ＣＶＤ法における窒化シリコンの原料ガスには、水素化合物（モノシランおよびアンモニア）が含まれる。窒化シリコン膜が形成される際に、一部のＨ（水素原子）が窒化シリコン中に残存する。この時点では、第１ゲート電極ＧＥ１だけでなく第２ゲート電極ＧＥ２も第１保護層１８ａに覆われている。
　図５の（ａ）に示すように、次に、例えばエッチングにより、第２半導体膜１４の上方の第１保護層１８ａを除去する。ここでは、第１保護層１８ａが第２半導体膜１４のチャネル領域１４ａに重複しないよう、第１保護層１８ａを除去する。ここでは、第１保護層１８ａが第２半導体膜１４のドレイン領域１４ｂの一部およびソース領域１４ｃの一部と重畳しているが、第１保護層１８ａが第２半導体膜１４に重畳しないように、第１保護層１８ａを除去してもよい。このようにして形成された第１保護層１８ａは、第２半導体膜１４のチャネル領域１４ａとは重畳していない。なお、第１保護層１８ａは、第１半導体膜１３の全体と重畳している。
　図５の（ｂ）に示すように、次に、例えばＣＶＤ法により、第１保護層１８ａおよび第２ゲート電極ＧＥ２の上に酸化シリコン膜である第２保護層１８ｂが形成される。第２保護層１８ｂは、第１ゲート電極ＧＥ１だけでなく第２ゲート電極ＧＥ２を覆う。第２保護層１８ｂは、第１半導体膜１３の全体および第２半導体膜１４の全体と重畳している。
　図５の（ｃ）に示すように、次に、アクティブマトリクス基板７のアニールを行う。このアニールは、主に第１半導体膜１３のチャネル領域１３ａを水素化するために行う。なお、アニールは、第２保護層１８ｂよりも上層の無機絶縁膜２０を形成した後、または、無機絶縁膜２０よりも上層の第１ドレイン電極ＤＥ１および第２ドレイン電極ＤＥ２等を形成した後、または、第１ドレイン電極ＤＥ１等よりも上層の平坦化膜２１を形成した後に行ってもよい。
　具体的には、窒素雰囲気下、かつ、ＣＶＤ法のときよりも高温（例えば４００℃）でアクティブマトリクス基板７をベークすることにより、アニールを行う。これにより、第１保護層１８ａ（窒化シリコン膜）中の水素原子の結合が切れ、周囲に水素原子が拡散していく。水素原子は、無機絶縁膜１６を通過して、第１半導体膜１３の中に拡散する。これにより、低温ポリシリコンで形成された第１半導体膜１３の特にチャネル領域１３ａが水素化され、第１トランジスタＴ１のスイッチング特性が改善される。図５の（ｃ）における矢印は、水素化の影響を模式的に表す。実際には水素原子は第１ゲート電極ＧＥ１を迂回して拡散し得る。
　一方、第２半導体膜１４のチャネル領域１４ａは、第１保護層１８ａ（窒化シリコン膜）と重畳していない。そのため、第２半導体膜１４のチャネル領域１４ａは、水素化されない。もしくは、第２半導体膜１４のチャネル領域１４ａは、第１半導体膜１３のチャネル領域１３ａに比べて第１保護層１８ａと重畳する面積の割合が小さい。そのため、第２半導体膜１４のチャネル領域１４ａは、第１半導体膜１３のチャネル領域１３ａに比べて水素化の程度が小さい。
　図６は、第１トランジスタＴ１の電圧－電流特性を示す図である。図７は、第２トランジスタＴ２の電圧－電流特性を示す図である。図６および図７は、ゲート電圧Ｖｇ［Ｖ］に対する、ソース－ドレイン電流Ｉｄ［Ａ］を示す。ここでは、第１トランジスタＴ１と第２トランジスタＴ２とで、大きさ等の条件（水素化以外の条件）は同じであるとする。半導体（チャネル領域）が水素化されると、トランジスタのＳ値が減少し、かつ、トランジスタの閾値電圧Ｖｔｈが増加（絶対値が減少）する。第１トランジスタＴ１は、第２トランジスタＴ２より大きく水素化されている。第１トランジスタＴ１の閾値電圧は約－２Ｖであり、第２トランジスタＴ２の閾値電圧は約－４Ｖである。第１トランジスタＴ１のＳ値は、約０．３Ｖ／decadeであり、第２トランジスタＴ２のＳ値は、約１Ｖ／decadeである。オフ状態（非導通状態）からオン状態（導通状態）に掛けて、第２トランジスタＴ２よりも第１トランジスタＴ１の方が、電流の立ち上がりが急峻である。そのため、第２トランジスタＴ２よりも第１トランジスタＴ１の方が、応答速度が速く、スイッチングトランジスタとしての性能がよい。
　一方で、発光素子ＥＳを駆動する駆動トランジスタとしては、Ｓ値は大きい方が好ましい。Ｓ値が大きいと、オフ状態（非導通状態）からオン状態（導通状態）に掛けて、電流の立ち上がりが緩やかになる。例えば、１．０×１０－９から１．０×１０－５の範囲の電流を発光素子ＥＳに流すことにより、発光素子ＥＳの階調を制御する場合を考える。駆動トランジスタとして第１トランジスタＴ１を用いる場合、図６に示すように、－１．５Ｖから－８Ｖの範囲のゲート電圧で、階調の全範囲を表すことになる。これに対して、駆動トランジスタとして第２トランジスタＴ２を用いる場合、図７に示すように、－２．８Ｖから－１０．８Ｖの範囲のゲート電圧で、階調の全範囲を表すことになる。第２トランジスタＴ２を用いる方がゲート電圧の範囲が広いため、より正確におよび／またはより多階調に発光素子ＥＳの階調を制御することができる。
　例えば、１つの画素回路中の複数のトランジスタの水素化の程度が同じである場合、全てのトランジスタの性質を、スイッチングトランジスタに適した性質にするか、駆動トランジスタに適した性質にするか、いずれか一方を選ぶ必要があった。
　一方で、本実施形態のように、複数のトランジスタの半導体膜に重畳する第１保護層１８ａ（窒化シリコン膜）を、部分的に形成または部分的に除去することにより、１つの基板上に水素化の程度が異なる複数のトランジスタを形成することができる。ひいては、１つの画素回路中に水素化の程度が異なる複数のトランジスタを形成することができる。これにより、１つの画素回路中に互いに性質（Ｓ値または閾値）の異なる複数のトランジスタを形成することができる。よって、１つの画素回路中のスイッチングトランジスタおよび駆動トランジスタを、それぞれより適した特性のトランジスタにすることができる。
　なお、アクティブマトリクス基板７を平面視したとき、第１保護層１８ａにおいて第２トランジスタＴ２のチャネル領域１４ａに重畳する箇所に穴があるように、第１保護層１８ａが形成されていてもよい。もしくは、アクティブマトリクス基板７を平面視したとき、複数の第１トランジスタＴ１のチャネル領域１４ａに重畳するように、互いに離間した島状に形成された複数の第１保護層１８ａを設けてもよい。
　また、第１保護層１８ａと第２保護層１８ｂとの形成順は逆でもよい。例えば、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２の上に第２保護層１８ｂを形成して、その後第２保護層１８ｂの上に第１保護層１８ａを形成してもよい。
　〔実施形態２〕
　本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
　図８は、アクティブマトリクス基板８の構成例を示す断面図である。アクティブマトリクス基板８では、無機絶縁膜１８は、第１保護層１８ａ、第３保護層１８ｃ、および第２保護層１８ｂを含む。第１保護層１８ａは、窒化シリコン膜である。第３保護層１８ｃは、窒化シリコン膜である。第２保護層１８ｂは、酸化シリコン膜である。第３保護層１８ｃは、第１保護層１８ａと第２保護層１８ｂとの間に形成されている。
　複数の第１コンタクトホールＨ１は、無機絶縁膜１６、第１保護層１８ａ、第３保護層１８ｃ、第２保護層１８ｂ、および無機絶縁膜２０を貫通するように形成されている。複数の第２コンタクトホールＨ２は、無機絶縁膜１６、第３保護層１８ｃ、第２保護層１８ｂ、および無機絶縁膜２０を貫通するように形成されている。
　第３保護層１８ｃは、第１トランジスタＴ１の第１半導体膜１３および第２トランジスタＴ２の第２半導体膜１４と重畳している。第１トランジスタＴ１の第１半導体膜１３のチャネル領域１３ａは、窒化シリコン膜である第１保護層１８ａおよび第３保護層１８ｃと重畳している。一方、第２トランジスタＴ２の第２半導体膜１４のチャネル領域１４ａは、第１保護層１８ａとは重畳せず、第３保護層１８ｃと重畳している。
　製造工程においては、例えば、第１保護層１８ａを部分的に除去した後、例えばＣＶＤ法で窒化シリコン膜である第３保護層１８ｃを形成する。また、アニールも実施形態１と同様に行われる。
　このように、アクティブマトリクス基板８では、第１トランジスタＴ１と第２トランジスタＴ２とで、重畳する窒化シリコン膜の数が互いに異なる。第１トランジスタＴ１に重畳する窒化シリコン膜の厚さと、第２トランジスタＴ２に重畳する窒化シリコン膜の厚さとが互いに異なる。第１トランジスタＴ１のチャネル領域１３ａに重畳する窒化シリコン膜の厚さは、第２トランジスタＴ２のチャネル領域１４ａに重畳する窒化シリコン膜の厚さより、大きい。そのため、アニールによる水素化の程度は、第２トランジスタＴ２のチャネル領域１４ａより、第１トランジスタＴ１のチャネル領域１３ａの方が大きい。図８における矢印は、水素化の程度を模式的に表す。これにより、第１トランジスタＴ１のＳ値は、第２トランジスタＴ２のＳ値より小さくなる。本実施形態では、第１トランジスタＴ１および第２トランジスタＴ２の水素化の程度を、窒化シリコン膜の厚さ（数）によって調整することができる。
　なお、第１保護層１８ａ、第２保護層１８ｂ、および第３保護層１８ｃの形成順は、これに限定されず、任意である。例えば、第１保護層１８ａと第３保護層１８ｃとの間に、第２保護層１８ｂを配置してもよい。
　〔まとめ〕
　本実施形態にかかる表示デバイスが備える電気光学素子（電流によって輝度や透過率が制御される電気光学素子）は特に限定されるものではない。本実施形態にかかる表示デバイスとしては、例えば、電気光学素子としてＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）を備えた有機ＥＬ（Electro Luminescence：エレクトロルミネッセンス）ディスプレイ、電気光学素子として無機発光ダイオードを備えた無機ＥＬディスプレイ、電気光学素子としてＱＬＥＤ（Quantum dot Light Emitting Diode：量子ドット発光ダイオード）を備えたＱＬＥＤディスプレイ等が挙げられる。
　本発明には、例えば、下記の態様のものも含まれる。
　［態様１］
　低温ポリシリコントランジスタであり、第１半導体および第１ゲート電極を有する第１トランジスタと、
　前記第１半導体膜と同一材料でかつ同一層に形成された第２半導体および第２ゲート電極を有する第２トランジスタと、
　ゲート絶縁膜、窒化シリコン膜である第１保護層、および第２保護層を貫通する複数の第１コンタクトホールと、
　前記ゲート絶縁膜、および前記第２保護層を貫通する複数の第２コンタクトホールとを備え、
　前記第１トランジスタの前記第１半導体のソース領域およびドレイン領域は、それぞれ、前記複数の第１コンタクトホールを介して、第１ソース電極および第１ドレイン電極と電気的に接続されており、
　前記第２トランジスタの前記第２半導体のソース領域およびドレイン領域は、それぞれ、前記複数の第２コンタクトホールを介して、第２ソース電極および第２ドレイン電極と電気的に接続されており、
　前記第２トランジスタの前記ソース領域と前記ドレイン領域との間のチャネル領域は、前記第１保護層と重畳しない、アクティブマトリクス基板。
　［態様２］
　前記第１保護層は、前記ゲート絶縁膜と前記第２保護層との間に配置されている、態様１に記載のアクティブマトリクス基板。
　［態様３］
　前記第１保護層と前記第２保護層との間に配置された、窒化シリコン膜である第３保護層を備え、
　前記複数の第１コンタクトホールは、前記ゲート絶縁膜、前記第１保護層、前記第３保護層、および前記第２保護層を貫通し、
　前記複数の第２コンタクトホールは、前記ゲート絶縁膜、前記第３保護層、および前記第２保護層を貫通する、態様１または２に記載のアクティブマトリクス基板。
　［態様４］
　前記第１保護層は、前記第２半導体と重畳しない、態様１から３のいずれかに記載のアクティブマトリクス基板。
　［態様５］
　前記第１保護層は、前記第２半導体のうち前記チャネル領域以外の部分と重畳している、態様１から３のいずれかに記載のアクティブマトリクス基板。
　［態様６］
　前記第１保護層は、前記第１半導体の全体と重畳している、態様１から５のいずれかに記載のアクティブマトリクス基板。
　［態様７］
　前記第１トランジスタの前記ソース領域と前記ドレイン領域との間のチャネル領域は、前記第１保護層と重畳している、態様１から５のいずれかに記載のアクティブマトリクス基板。
　［態様８］
　複数の前記第１トランジスタを備え、
　複数の前記第１トランジスタのそれぞれと重畳するように、互いに離間した島状に形成された複数の前記第１保護層を備える、態様１から７のいずれか一項に記載のアクティブマトリクス基板。
　［態様９］
　表示領域内に、表示素子を駆動する画素回路を含み、
　前記画素回路は、スイッチングトランジスタとして前記第１トランジスタを含み、前記表示素子を駆動する駆動トランジスタとして前記第２トランジスタを含む、態様１から８のいずれかに記載のアクティブマトリクス基板。
　［態様１０］
　前記第２トランジスタを流れる駆動電流は、前記表示素子に供給される、態様９に記載のアクティブマトリクス基板。
　［態様１１］
　前記画素回路は容量を含み、
　前記第２トランジスタの前記第２ゲート電極は、前記容量の一端に電気的に接続される、態様９または１０に記載のアクティブマトリクス基板。
　［態様１２］
　前記第１トランジスタの前記第１ゲート電極には、走査信号が供給される、態様９から１１のいずれかに記載のアクティブマトリクス基板。
　［態様１３］
　態様１から１２のいずれか一項に記載のアクティブマトリクス基板を備える表示デバイスであって、
　前記アクティブマトリクス基板に積層された発光素子層を備え、
　前記発光素子層は、複数の表示素子を含む、表示デバイス。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
２　表示デバイス
３　バリア層
４　ＴＦＴ層
５　発光素子層
６　封止層
７、８　アクティブマトリクス基板
１２　樹脂層
１３　第１半導体膜
１４　第２半導体膜
１３ａ、１４ａ　チャネル領域
１３ｂ、１４ｂ　ドレイン領域
１３ｃ、１４ｃ　ソース領域
１５　半導体膜
１６　無機絶縁膜（ゲート絶縁膜）
１８、２０　無機絶縁膜
１８ａ　第１保護層
１８ｂ　第２保護層
１８ｃ　第３保護層
２２　アノード
２４　ＥＬ層
２５　カソード
ＥＳ　発光素子
ＤＥ１　第１ドレイン電極
ＤＥ２　第２ドレイン電極
ＧＥ１　第１ゲート電極
ＧＥ２　第２ゲート電極
ＳＥ１　第１ソース電極
ＳＥ２　第２ソース電極
Ｈ１　第１コンタクトホール
Ｈ２　第２コンタクトホール
Ｔ１　第１トランジスタ
Ｔ２　第２トランジスタ

Claims (13)

  1. 　低温ポリシリコントランジスタであり、第１半導体膜および第１ゲート電極を有する第１トランジスタと、
    　前記第１半導体膜と同一材料でかつ同一層に形成された第２半導体膜、および第２ゲート電極を有する第２トランジスタと、
    　ゲート絶縁膜、窒化シリコン膜である第１保護層、および第２保護層を貫通する複数の第１コンタクトホールと、
    　前記ゲート絶縁膜、および前記第２保護層を貫通する複数の第２コンタクトホールとを備え、
    　前記第１トランジスタの前記第１半導体膜のソース領域およびドレイン領域は、それぞれ、前記複数の第１コンタクトホールを介して、第１ソース電極および第１ドレイン電極と電気的に接続されており、
    　前記第２トランジスタの前記第２半導体膜のソース領域およびドレイン領域は、それぞれ、前記複数の第２コンタクトホールを介して、第２ソース電極および第２ドレイン電極と電気的に接続されており、
    　前記第２トランジスタの前記ソース領域と前記ドレイン領域との間のチャネル領域は、前記第１保護層と重畳しない、アクティブマトリクス基板。
  2. 　前記第１保護層は、前記ゲート絶縁膜と前記第２保護層との間に配置されている、請求項１に記載のアクティブマトリクス基板。
  3. 　前記第１保護層と前記第２保護層との間に配置された、窒化シリコン膜である第３保護層を備え、
    　前記複数の第１コンタクトホールは、前記ゲート絶縁膜、前記第１保護層、前記第３保護層、および前記第２保護層を貫通し、
    　前記複数の第２コンタクトホールは、前記ゲート絶縁膜、前記第３保護層、および前記第２保護層を貫通する、請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記第１保護層は、前記第２半導体膜と重畳しない、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
  5. 　前記第１保護層は、前記第２半導体膜のうち前記チャネル領域以外の部分と重畳している、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
  6. 　前記第１保護層は、前記第１半導体膜の全体と重畳している、請求項１から５のいずれか一項に記載のアクティブマトリクス基板。
  7. 　前記第１トランジスタの前記ソース領域と前記ドレイン領域との間のチャネル領域は、前記第１保護層と重畳している、請求項１から５のいずれか一項に記載のアクティブマトリクス基板。
  8. 　複数の前記第１トランジスタを備え、
    　複数の前記第１トランジスタのそれぞれと重畳するように、互いに離間した島状に形成された複数の前記第１保護層を備える、請求項１から７のいずれか一項に記載のアクティブマトリクス基板。
  9. 　表示領域内に、表示素子を駆動する画素回路を含み、
    　前記画素回路は、スイッチングトランジスタとして前記第１トランジスタを含み、前記表示素子を駆動する駆動トランジスタとして前記第２トランジスタを含む、請求項１から８のいずれか一項に記載のアクティブマトリクス基板。
  10. 　前記第２トランジスタを流れる駆動電流は、前記表示素子に供給される、請求項９に記載のアクティブマトリクス基板。
  11. 　前記画素回路は容量を含み、
    　前記第２トランジスタの前記第２ゲート電極は、前記容量の一端に電気的に接続される、請求項９または１０に記載のアクティブマトリクス基板。
  12. 　前記第１トランジスタの前記第１ゲート電極には、走査信号が供給される、請求項９から１１のいずれか一項に記載のアクティブマトリクス基板。
  13. 　請求項１から１２のいずれか一項に記載のアクティブマトリクス基板を備える表示デバイスであって、
    　前記アクティブマトリクス基板に積層された発光素子層を備え、
    　前記発光素子層は、複数の表示素子を含む、表示デバイス。
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