Nothing Special   »   [go: up one dir, main page]

WO2018206165A1 - Vertical power transistor with improved conductivity and high reverse-biasing performance - Google Patents

Vertical power transistor with improved conductivity and high reverse-biasing performance Download PDF

Info

Publication number
WO2018206165A1
WO2018206165A1 PCT/EP2018/053282 EP2018053282W WO2018206165A1 WO 2018206165 A1 WO2018206165 A1 WO 2018206165A1 EP 2018053282 W EP2018053282 W EP 2018053282W WO 2018206165 A1 WO2018206165 A1 WO 2018206165A1
Authority
WO
WIPO (PCT)
Prior art keywords
power transistor
vertical power
semiconductor material
trench
epitaxial layer
Prior art date
Application number
PCT/EP2018/053282
Other languages
German (de)
French (fr)
Inventor
Alberto MARTINEZ-LIMIA
Holger Bartolf
Alfred Goerlach
Wolfgang Feiler
Stephan Schwaiger
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Priority to EP18708342.3A priority Critical patent/EP3646387A1/en
Publication of WO2018206165A1 publication Critical patent/WO2018206165A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the invention relates to a vertical power transistor with a
  • Trench structure wherein diode junctions and / or heterojunction transitions between the trenches and at least one epitaxial layer form.
  • the shielding of the gate oxide from high field strengths at high positive voltage between drain and source is problematic both in the blocking operation and in the case of short circuits. Furthermore, limiting the short-circuit current is difficult.
  • the object of the invention is the performance of a vertical
  • the vertical power transistor has at least one epitaxial layer comprising a first semiconductor material doped with first carriers and a plurality of trenches.
  • the trenches extend from a surface of the epitaxial layer into the interior of the epitaxial layer.
  • each trench has one
  • the area that extends from a trench bottom to a certain height.
  • the area is at least partially with a second
  • Filled semiconductor material which is doped with second charge carriers.
  • the region is electrically connected to a source region.
  • the first charge carriers are different from the second charge carriers.
  • the advantage here is that direct p / n transitions or n / p transitions are generated between each trench and the epitaxial layer, so that the MOS head is shielded from high field strengths in the case of blocking.
  • the first semiconductor material has a larger bandgap than the second semiconductor material.
  • hetero-junction transitions are formed which reduce the conduction losses in the Reduce reverse operation of the transistor as they reduce the forward voltage of the integrated freewheeling diode.
  • the term reverse operation is understood to mean the operating mode of the transistor as freewheeling diode, ie the current flow of the transistor is inversely to the normal current flow direction. In other words, the reverse conductivity is increased.
  • the heterojunction junctions can be placed directly below the MOS head without a further epitaxial layer. As a result, a good shielding of the MOS head can be produced with comparably low production costs.
  • a layer comprising a third semiconductor material which is doped with the second charge carriers is arranged between a trench surface of the region, wherein the trench surface comprises the trench bottom and side walls of the respective trench, and the epitaxial layer.
  • the layer forms a kind of well between the trench surface and the epitaxial layer.
  • Semiconductor material and the first semiconductor material is located so that the transistor can be exposed to higher field strengths. As a result, higher reverse voltages can be applied to the transistor or at the same
  • the layer below the trench bottom of the respective trench has a greater thickness than between the side walls of the respective trench and the epitaxial layer.
  • the advantage here is that the MOS head can be shielded even more.
  • the height of the region comprises ten to ninety percent of a depth of the respective trench.
  • the first charge carriers are n-conducting and the second charge carriers are p-conducting.
  • the vertical power transistor has lower conductivities due to a higher mobility of the electrons.
  • the first semiconductor material SiC and the second semiconductor material comprises polycrystalline silicon.
  • the third semiconductor material comprises SiC.
  • the epitaxial layer is on a
  • Semiconductor substrate arranged comprising SiC.
  • the vertical power transistor is a MOSFET.
  • Blocking resistance for example, compared to bipolar solutions such as IGBTs occur.
  • FIG. 1 shows an example of a vertical power transistor
  • FIG. 2 shows another example of the vertical power transistor
  • FIG. 3 shows a method for producing the vertical power transistor according to FIG. 2 and
  • FIG Figure 4 shows an alternative method for producing the vertical
  • FIG. 1 shows an example of a vertical power transistor 100.
  • the vertical power transistor 100 includes a semiconductor substrate 101 on the same
  • Front side at least one epitaxial layer 103 is applied or arranged.
  • the epitaxial layer 103 comprises a first semiconductor material which is doped with first charge carriers.
  • the epitaxial layer 103 preferably comprises n-doped SiC.
  • p-doped ions are implanted, for example of Al.
  • a channel layer 104 which functions as a channel region, is formed in the upper region of the epitaxial layer 103.
  • a p-doped epitaxial layer may be arranged on the epitaxial layer 103, which forms the channel region.
  • the vertical power transistor 100 has a trench structure, i. H. a plurality or plurality of trenches. Each trench 107 has a region 108 that extends from the trench bottom to a certain height of the trench. This region 108 is completely filled with a second semiconductor material 109.
  • the second semiconductor material 109 is completely filled with a second semiconductor material 109.
  • Semiconductor material 109 is electrically conductively connected to at least one source region 105. Above the region 108 within the trench structure, a gate dielectric 110 and a gate electrode 111 are arranged. On each ditch 107, d. H. above the trench structure is a textured
  • Insulation layer 112 is arranged, which electrically isolates the gate electrode 111 from the source region 105.
  • a structured insulation layer 112 On the structured insulation layer 112 is a
  • Metal layer 113 is arranged. On the back side of the semiconductor substrate 101, a drain metallization 114 is disposed.
  • the trench structure has, for example, 0.5 ⁇ m to 10 ⁇ m deep trenches.
  • the trenches 107 have the same depth except for manufacturing tolerances.
  • the distances between the trenches 107 are substantially the same size and are in the range between 0.1 ⁇ and 10 ⁇ , the lower limit is process-related and the upper limit by otherwise poor shielding of the MOS complex is conditional.
  • the area laterally between the areas 108 and the horizontal area between the areas 108, ie a part of the epitaxial layer 103, may have a different doping from the remaining part of the epitaxial layer 103. As a result, the conductivity between the regions 108 can be increased so that the current flows off faster.
  • a further epitaxial layer can be arranged between the at least one epitaxial layer 103 and the MOS head or MOS complex.
  • the first semiconductor material and the second semiconductor material are different.
  • the second semiconductor material comprises
  • the gate dielectric 110 comprises S1O2 and the gate electrode 111 poly-silicon.
  • the semiconductor substrate 101 and the epitaxial layer 103 comprise GaN.
  • FIG. 1 shows another example of the vertical power transistor 200.
  • the vertical power transistor 200 comprises the structure of the vertical
  • the vertical power transistor 200 has a layer 215 interposed between the
  • the layer 215 comprises a third semiconductor material, which with second
  • the third semiconductor material is in particular p-doped, for example by ion implantation.
  • the effective dopant dose is usually more than 1 E13 cm A -3.
  • the high effective dopant dose improves the shielding of the MOS head.
  • the third semiconductor material includes, for example, SiC.
  • the thickness of the layer 215 is in the range between 0.01 ⁇ and 4 ⁇ .
  • the vertical power transistors 100 and 200 are preferably MOSFETs. However, they can also be designed or realized as HEMT.
  • the vertical power transistors 100 and 200 are, for example, in
  • Vehicle inverters photovoltaic inverters, traction drives or
  • High voltage rectifiers can be used.
  • FIG. 3 describes a method 300 for producing the vertical
  • the method 300 starts with a step 310, in which at least one epitaxial layer is applied to a semiconductor substrate.
  • the epitaxial layer has first charge carriers.
  • a subsequent step 320 functional layers of the vertical
  • Implantations source regions, p-channel regions and p + regions are generated.
  • step 330 by dry etching a
  • Post-treatment of the trench sidewalls for example a high temperature rounding or sacrificial oxidation to improve the surface.
  • a subsequent step 350 by ion implantation, a layer is created between the trench surface comprising the trench bottom and portions of the sidewalls of the respective trench and the epitaxial layer.
  • Trench bottom and the parts of the side walls of the respective trench are, for example, highly p-doped.
  • each trench is filled up to a certain height with a second semiconductor material.
  • the second semiconductor material comprises, for example, p-doped polycrystalline silicon.
  • an insulating layer is arranged on the filled area of the respective trench, around the second
  • Insulate semiconductor material from the MOS head In a following step 380, the MOS head, a patterned isolation layer, a metal layer, and the backside metallization are generated according to the prior art.
  • FIG. 4 describes an alternative method 400 for producing the vertical power transistor according to FIG. 2.
  • Steps 410 to 430, as well as 470 and 480 correspond to steps 310 to 330, and 370 and 380 from FIG. 3.
  • a step 440 following step 430 becomes by means of ion implantation a Layer between the trench surface, which include the trench bottom and the entire side walls of the respective trench, and the
  • each trench is filled up to the determined height with an etch mask or a hard mask, for example, of S1O2.
  • each trench is widened by dry etching so that the layer created in step 440 on the sidewalls of the remaining unfilled trench is removed.
  • the hard mask is removed.
  • the after-treatment of the trench side walls for example a rounding by high temperature or a sacrificial oxidation to improve the surface.
  • the trenches are filled to a certain height with a second semiconductor material, for example by means of deposition methods in combination with a dry etching step.
  • the second semiconductor material is, for example, poly-Si.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Vertical power transistor (100, 200) with at least one epitaxial layer (103, 203), which comprises a first semiconductor material, which is doped with first charge carriers, and a plurality of trenches (107, 207), wherein the trenches (107, 207) extend from a surface of the epitaxial layer (103, 203) into the interior of the epitaxial layer (103, 203), characterized in that each trench (107, 207) has a region (108, 208) which extends from the trench base up to a specific height, wherein the region (108, 208) is at least partially filled with a second semiconductor material (109, 209) which is doped with second charge carriers, and the region (108, 208) is electrically connected to a source region (105, 205), wherein the first charge carriers and the second charge carriers are different.

Description

Beschreibung  description
Vertikaler Leistungstransistor mit verbesserter Leitfähigkeit und hohem Vertical power transistor with improved conductivity and high
Sperrverhalten Stand der Technik  Locking behavior state of the art
Die Erfindung betrifft einen vertikalen Leistungstransistor mit einer The invention relates to a vertical power transistor with a
Grabenstruktur, wobei sich Diodenübergänge und/oder Hetero-Junction- Übergänge zwischen den Gräben und mindestens einer Epitaxieschicht ausbilden. Trench structure, wherein diode junctions and / or heterojunction transitions between the trenches and at least one epitaxial layer form.
Bei vertikalen Leistungstransistoren ist die Abschirmung des Gateoxids vor hohen Feldstärken bei hoher positiver Spannung zwischen Drain und Source sowohl im Sperrbetrieb als auch im Kurzschlussfall problematisch. Des Weiteren ist die Begrenzung des Kurzschlussstroms schwierig. For vertical power transistors, the shielding of the gate oxide from high field strengths at high positive voltage between drain and source is problematic both in the blocking operation and in the case of short circuits. Furthermore, limiting the short-circuit current is difficult.
Aus dem Stand der Technik sind verschiedene Möglichkeiten bekannt, die Abschirmung des Gateoxids vorzunehmen. Eine Möglichkeit besteht darin in einer Epitaxieschicht unterhalb der Grabenstruktur des Leistungstransistors p- dotierte Gebiete einzufügen bzw. zu vergraben. Diese p-dotierten Gebiete werden elektrisch an das Sourcegebiet des Leistungstransistors angeschlossen. Durch ihre Position unterhalb des MOS-Kopfs schirmen sie hohe Feldstärken vom MOS-Kopf ab und tragen maßgeblich zur Begrenzung des From the prior art, various ways are known to undertake the shielding of the gate oxide. One possibility is to insert or bury p-doped regions in an epitaxial layer below the trench structure of the power transistor. These p-doped regions are electrically connected to the source region of the power transistor. By their position below the MOS head they shield high field strengths from the MOS head and contribute significantly to the limitation of
Kurzschlussstroms bei. Short-circuit current at.
Der Nachteil ist hierbei, dass ein zusätzlicher Epitaxieschritt zur Erzeugung der vergrabenen p-Gebiete erforderlich ist. Dies ist mit hohen Kosten und weiteren Prozessrisiken verbunden. Eine andere Möglichkeit besteht darin tief reichende p+ Gebiete durch Implantation seitlich des MOS-Kopfs zu erzeugen. Die Implantation dieser Gebiete ist dabei tiefer als die Implantation des MOS-Kopfs, so dass der MOS-Kopf vor hohen Feldstärken abgeschirmt wird. The disadvantage here is that an additional Epitaxieschritt for generating the buried p regions is required. This is associated with high costs and other process risks. Another possibility is to create deep-reaching p + regions by implantation laterally of the MOS head. The implantation of these areas is deeper than the implantation of the MOS head, so that the MOS head is shielded from high field strengths.
Nachteilig ist hierbei, dass für die tiefen Implantationen hohe Energie aufgewendet werden muss, sodass hohe Kosten verursacht werden. The disadvantage here is that high energy must be expended for the deep implants, so that high costs are caused.
Die Aufgabe der Erfindung ist es die Leistungsfähigkeit eines vertikalen The object of the invention is the performance of a vertical
Leistungstransistors zu verbessern. Power transistor to improve.
Offenbarung der Erfindung Disclosure of the invention
Der vertikale Leistungstransistor weist mindestens eine Epitaxieschicht auf, die ein erstes Halbleitermaterial umfasst, das mit ersten Ladungsträgern dotiert ist und eine Mehrzahl von Gräben. Die Gräben erstrecken sich ausgehend von einer Oberfläche der Epitaxieschicht ins Innere der Epitaxieschicht. Mit anderen The vertical power transistor has at least one epitaxial layer comprising a first semiconductor material doped with first carriers and a plurality of trenches. The trenches extend from a surface of the epitaxial layer into the interior of the epitaxial layer. With others
Worten die Grabenböden sind in der Epitaxieschicht angeordnet bzw. von der Epitaxieschicht umschlossen. Erfindungsgemäß weist jeder Graben einen Words the trench bottoms are arranged in the epitaxial layer or enclosed by the epitaxial layer. According to the invention, each trench has one
Bereich auf, der sich von einem Grabenboden bis zu einer bestimmten Höhe erstreckt. Der Bereich ist mindestens teilweise mit einem zweiten Area that extends from a trench bottom to a certain height. The area is at least partially with a second
Halbleitermaterial verfüllt, das mit zweiten Ladungsträgern dotiert ist. Der Bereich ist elektrisch mit einem Sourcegebiet verbunden. Die ersten Ladungsträger sind von den zweiten Ladungsträgern verschieden. Filled semiconductor material which is doped with second charge carriers. The region is electrically connected to a source region. The first charge carriers are different from the second charge carriers.
Der Vorteil ist hierbei, dass direkte p/n-Übergange bzw. n/p-Übergange zwischen jedem Graben und der Epitaxieschicht erzeugt werden, sodass der MOS-Kopf im Sperrfall vor hohen Feldstärken abgeschirmt wird. The advantage here is that direct p / n transitions or n / p transitions are generated between each trench and the epitaxial layer, so that the MOS head is shielded from high field strengths in the case of blocking.
In einer Weiterbildung sind das erste Halbleitermaterial und das zweite In a development, the first semiconductor material and the second
Halbleitermaterial verschieden. Das erste Halbleitermaterial weist insbesondere eine größere Bandlücke auf als das zweite Halbleitermaterial. Semiconductor material different. In particular, the first semiconductor material has a larger bandgap than the second semiconductor material.
Vorteilhaft ist hierbei, dass sich zusätzlich zu den p/n-Übergangen bzw. den n/p- Übergangen Hetero-Junction-Übergange bilden, die die Leitverluste im Rückwärtsbetrieb des Transistors reduzieren, da sie die Flussspannung der integrierten Freilaufdiode verringern. Unter dem Begriff Rückwärtsbetrieb wird der Betriebsmodus des Transistors als Freilaufdiode verstanden, d. h. der Stromfluss des Transistors ist umgekehrt zur normalen Stromflussrichtung. Mit anderen Worten die Rückwärtsleitfähigkeit wird erhöht. Zusätzlich können die Hetero-Junction-Übergänge ohne weitere Epitaxieschicht direkt unterhalb des MOS-Kopfs angeordnet werden. Dadurch lässt sich eine gute Abschirmung des MOS-Kopfs bei vergleichbar geringem Fertigungsaufwand erzeugen. It is advantageous here that, in addition to the p / n transitions or the n / p transitions, hetero-junction transitions are formed which reduce the conduction losses in the Reduce reverse operation of the transistor as they reduce the forward voltage of the integrated freewheeling diode. The term reverse operation is understood to mean the operating mode of the transistor as freewheeling diode, ie the current flow of the transistor is inversely to the normal current flow direction. In other words, the reverse conductivity is increased. In addition, the heterojunction junctions can be placed directly below the MOS head without a further epitaxial layer. As a result, a good shielding of the MOS head can be produced with comparably low production costs.
In einer weiteren Ausgestaltung ist zwischen einer Grabenoberfläche des Bereichs, wobei die Grabenoberfläche den Grabenboden und Seitenwände des jeweiligen Grabens umfasst, und der Epitaxieschicht eine Schicht angeordnet, die ein drittes Halbleitermaterial umfasst, das mit den zweiten Ladungsträgern dotiert ist. Mit anderen Worten die Schicht formt eine Art Wanne zwischen der Grabenoberfläche und der Epitaxieschicht. In a further embodiment, a layer comprising a third semiconductor material which is doped with the second charge carriers is arranged between a trench surface of the region, wherein the trench surface comprises the trench bottom and side walls of the respective trench, and the epitaxial layer. In other words, the layer forms a kind of well between the trench surface and the epitaxial layer.
Der Vorteil ist hierbei, dass sich der p/n-Übergang zwischen dem dritten The advantage here is that the p / n junction between the third
Halbleitermaterial und dem ersten Halbleitermaterial befindet, sodass der Transistor höheren Feldstärken ausgesetzt werden kann. Dadurch lassen sich höhere Sperrspannungen am Transistor anlegen bzw. bei gleicher Semiconductor material and the first semiconductor material is located so that the transistor can be exposed to higher field strengths. As a result, higher reverse voltages can be applied to the transistor or at the same
Sperrspannung eine bessere Leitfähigkeit erzielen, da sich der Übergang im Material mit höherer Bandlücke bzw. höherer kritischer Feldstärke befindet. Blocking voltage to achieve better conductivity, since the transition is in the material with a higher band gap or higher critical field strength.
In einer Weiterbildung weist die Schicht unterhalb des Grabenbodens des jeweiligen Grabens eine größere Dicke auf als zwischen den Seitenwänden des jeweiligen Grabens und der Epitaxieschicht. In a development, the layer below the trench bottom of the respective trench has a greater thickness than between the side walls of the respective trench and the epitaxial layer.
Vorteilhaft ist hierbei, dass der MOS-Kopf noch stärker abgeschirmt werden kann. The advantage here is that the MOS head can be shielded even more.
In einer weiteren Ausgestaltung umfasst die Höhe des Bereichs zehn bis neunzig Prozent einer Tiefe des jeweiligen Grabens. In einer Weiterbildung sind die ersten Ladungsträger n-leitend und die zweiten Ladungsträger p-leitend. In a further embodiment, the height of the region comprises ten to ninety percent of a depth of the respective trench. In a development, the first charge carriers are n-conducting and the second charge carriers are p-conducting.
Vorteilhaft ist hierbei, dass der vertikale Leistungstransistor durch eine höhere Beweglichkeit der Elektronen geringere Leitverluste aufweist. It is advantageous here that the vertical power transistor has lower conductivities due to a higher mobility of the electrons.
In einer weiteren Ausgestaltung umfasst das erste Halbleitermaterial SiC und das zweite Halbleitermaterial polykristallines Silizium. In a further embodiment, the first semiconductor material SiC and the second semiconductor material comprises polycrystalline silicon.
In einer Weiterbildung umfasst das dritte Halbleitermaterial SiC. In a further development, the third semiconductor material comprises SiC.
In einer weiteren Ausgestaltung ist die Epitaxieschicht auf einem In a further embodiment, the epitaxial layer is on a
Halbleitersubstrat angeordnet, das SiC umfasst. Semiconductor substrate arranged comprising SiC.
In einer Weiterbildung ist der vertikale Leistungstransistor ein MOSFET. In a further development, the vertical power transistor is a MOSFET.
Der Vorteil ist hierbei, dass geringe Leitverluste bei gleichbleibender The advantage here is that low conduction losses at the same
Sperrfestigkeit beispielsweise im Vergleich zu bipolaren Lösungen wie IGBTs auftreten. Blocking resistance, for example, compared to bipolar solutions such as IGBTs occur.
Weitere Vorteile ergeben sich aus der nachfolgenden Beschreibung von Further advantages will become apparent from the following description of
Ausführungsbeispielen bzw. aus den abhängigen Patentansprüchen. Embodiments or from the dependent claims.
Kurze Beschreibung der Zeichnungen Brief description of the drawings
Die vorliegende Erfindung wird nachfolgend anhand bevorzugter The present invention will be described below with reference to preferred
Ausführungsformen und beigefügter Zeichnungen erläutert. Es zeigen: Embodiments and attached drawings explained. Show it:
Figur 1 ein Beispiel eines vertikalen Leistungstransistors, FIG. 1 shows an example of a vertical power transistor,
Figur 2 ein weiteres Beispiel des vertikalen Leistungstransistors, FIG. 2 shows another example of the vertical power transistor,
Figur 3 ein Verfahren zur Herstellung des vertikalen Leistungstransistors gemäß Figur 2 und Figur 4 ein alternatives Verfahren zur Herstellung des vertikalen FIG. 3 shows a method for producing the vertical power transistor according to FIG. 2 and FIG Figure 4 shows an alternative method for producing the vertical
Leistungstransistors gemäß Figur 2.  Power transistor according to FIG. 2.
Figur 1 zeigt ein Beispiel eines vertikalen Leistungstransistors 100. Der vertikale Leistungstransistor 100 umfasst ein Halbleitersubstrat 101 auf dessen FIG. 1 shows an example of a vertical power transistor 100. The vertical power transistor 100 includes a semiconductor substrate 101 on the same
Vorderseite mindestens eine Epitaxieschicht 103 aufgebracht bzw. angeordnet ist. Die Epitaxieschicht 103 umfasst ein erstes Halbleitermaterial, das mit ersten Ladungsträgern dotiert ist. Die Epitaxieschicht 103 umfasst vorzugsweise n- dotiertes SiC. Im oberen Bereich der Epitaxieschicht 103 sind p-dotierte Ionen implantiert, beispielsweise aus AI. Dadurch bildet sich im oberen Bereich der Epitaxieschicht 103 eine Kanalschicht 104 aus, die als Kanalgebiet fungiert. Alternativ kann auf der Epitaxieschicht 103 eine p-dotierte Epitaxieschicht angeordnet sein, die das Kanalgebiet formt. Auf der Kanalschicht 104 ist eine weitere Halbleiterschicht angeordnet, die Sourcegebiete 105, die n+ dotiert sind und Gebiete 106, die p+ dotiert sind, umfasst. Der vertikale Leistungstransistor 100 weist eine Grabenstruktur auf, d. h. eine Mehrzahl bzw. Vielzahl von Gräben. Jeder Graben 107 weist einen Bereich 108 auf, der sich vom Grabenboden bis zu einer bestimmten Höhe des Grabens erstreckt. Dieser Bereich 108 ist vollständig mit einem zweiten Halbleitermaterial 109 verfüllt. Das zweite Front side at least one epitaxial layer 103 is applied or arranged. The epitaxial layer 103 comprises a first semiconductor material which is doped with first charge carriers. The epitaxial layer 103 preferably comprises n-doped SiC. In the upper region of the epitaxial layer 103, p-doped ions are implanted, for example of Al. As a result, a channel layer 104, which functions as a channel region, is formed in the upper region of the epitaxial layer 103. Alternatively, a p-doped epitaxial layer may be arranged on the epitaxial layer 103, which forms the channel region. Arranged on the channel layer 104 is a further semiconductor layer comprising source regions 105 doped n + + and regions 106 doped p +. The vertical power transistor 100 has a trench structure, i. H. a plurality or plurality of trenches. Each trench 107 has a region 108 that extends from the trench bottom to a certain height of the trench. This region 108 is completely filled with a second semiconductor material 109. The second
Halbleitermaterial 109 ist mit mindestens einem Sourcegebiet 105 elektrisch leitend verbunden. Oberhalb des Bereichs 108 innerhalb der Grabenstruktur sind ein Gatedielektrikum 110 und eine Gateelektrode 111 angeordnet. Auf jedem Graben 107, d. h. oberhalb der Grabenstruktur ist eine strukturierte Semiconductor material 109 is electrically conductively connected to at least one source region 105. Above the region 108 within the trench structure, a gate dielectric 110 and a gate electrode 111 are arranged. On each ditch 107, d. H. above the trench structure is a textured
Isolationsschicht 112 angeordnet, die die Gatelektrode 111 vom Sourcegebiet 105 elektrisch isoliert. Auf der strukturierten Isolationsschicht 112 ist eine Insulation layer 112 is arranged, which electrically isolates the gate electrode 111 from the source region 105. On the structured insulation layer 112 is a
Metallschicht 113 angeordnet. Auf der Rückseite des Halbleitersubstrats 101 ist eine Drainmetallisierung 114 angeordnet. Metal layer 113 is arranged. On the back side of the semiconductor substrate 101, a drain metallization 114 is disposed.
Die Grabenstruktur weist beispielsweise 0,5 μηι bis 10 μηι tiefe Gräben auf. Die Gräben 107 weisen dabei bis auf Fertigungstoleranzen die gleiche Tiefe auf. Die Abstände zwischen den Gräben 107 sind im Wesentlichen gleich groß und liegen im Bereich zwischen 0,1 μηι und 10 μηι, wobei die Untergrenze prozessbedingt ist und die Obergrenze durch eine ansonsten mangelhafte Abschirmung des MOS- Komplexes bedingt ist. Das Gebiet seitlich zwischen den Bereichen 108 bzw. das horizontale Gebiet zwischen den Bereichen 108, d. h. einem Teil der Epitaxieschicht 103, kann eine vom restlichen Teil der Epitaxieschicht 103 abweichende Dotierung aufweisen. Dadurch kann die Leitfähigkeit zwischen den Bereichen 108 erhöht werden, sodass der Strom schneller abfließt. The trench structure has, for example, 0.5 μm to 10 μm deep trenches. The trenches 107 have the same depth except for manufacturing tolerances. The distances between the trenches 107 are substantially the same size and are in the range between 0.1 μηι and 10 μηι, the lower limit is process-related and the upper limit by otherwise poor shielding of the MOS complex is conditional. The area laterally between the areas 108 and the horizontal area between the areas 108, ie a part of the epitaxial layer 103, may have a different doping from the remaining part of the epitaxial layer 103. As a result, the conductivity between the regions 108 can be increased so that the current flows off faster.
Optional kann zwischen der mindestens einen Epitaxieschicht 103 und dem MOS-Kopf bzw. MOS-Komplex eine weitere Epitaxieschicht angeordnet sein. Optionally, a further epitaxial layer can be arranged between the at least one epitaxial layer 103 and the MOS head or MOS complex.
Das erste Halbleitermaterial und das zweite Halbleitermaterial sind verschieden. The first semiconductor material and the second semiconductor material are different.
In einem Ausführungsbeispiel weisen das Halbleitersubstrat 101 und die In one embodiment, the semiconductor substrate 101 and the
Epitaxieschicht 103 SiC auf. Das zweite Halbleitermaterial umfasst Epitaxial layer 103 SiC on. The second semiconductor material comprises
polykristallines Silizium, im Weiteren auch Poly-Silizium oder Poly-Si genannt. Das Gatedielektrikum 110 umfasst S1O2 und die Gateelektrode 111 Poly-Silizium. polycrystalline silicon, also called poly-silicon or poly-Si hereinafter. The gate dielectric 110 comprises S1O2 and the gate electrode 111 poly-silicon.
In einem weiteren Ausführungsbeispiel weisen das Halbleitersubstrat 101 und die Epitaxieschicht 103 GaN auf. In a further embodiment, the semiconductor substrate 101 and the epitaxial layer 103 comprise GaN.
Figur 2 zeigt ein weiteres Beispiel des vertikalen Leistungstransistor 200. Der vertikale Leistungstransistor 200 umfasst den Aufbau des vertikalen Figure 2 shows another example of the vertical power transistor 200. The vertical power transistor 200 comprises the structure of the vertical
Leistungstransistors 100, wobei identische hintere Stellen der Bezugszeichen den gleichen Komponenten wie in Figur 1 entsprechen. Zusätzlich weist der vertikale Leistungstransistor 200 eine Schicht 215 auf, die zwischen der Power transistor 100, wherein identical rear positions of the reference numerals correspond to the same components as in Figure 1. In addition, the vertical power transistor 200 has a layer 215 interposed between the
Grabenoberfläche des Bereichs 208 und der Epitaxieschicht 203 angeordnet ist. Die Schicht 215 umfasst ein drittes Halbleitermaterial, das mit zweiten Trench surface of the area 208 and the epitaxial layer 203 is arranged. The layer 215 comprises a third semiconductor material, which with second
Ladungsträgern dotiert ist. Das dritte Halbleitermaterial ist insbesondere p-dotiert beispielsweise durch Ionenimplantation. Die effektive Dotierstoffdosis beträgt meist mehr als 1 E13 cmA-3. Durch die hohe effektive Dotierstoffdosis wird die Abschirmung des MOS-Kopfs verbessert. Das dritte Halbleitermaterial umfasst beispielsweise SiC. Die Dicke der Schicht 215 liegt im Bereich zwischen 0,01 μηι und 4 μηι. Die vertikalen Leistungstransistoren 100 und 200 sind vorzugsweise MOSFETs. Sie können jedoch auch als HEMT ausgestaltet bzw. realisiert sein. Die vertikalen Leistungstransistoren 100 und 200 sind beispielsweise in Charge carriers is doped. The third semiconductor material is in particular p-doped, for example by ion implantation. The effective dopant dose is usually more than 1 E13 cm A -3. The high effective dopant dose improves the shielding of the MOS head. The third semiconductor material includes, for example, SiC. The thickness of the layer 215 is in the range between 0.01 μηι and 4 μηι. The vertical power transistors 100 and 200 are preferably MOSFETs. However, they can also be designed or realized as HEMT. The vertical power transistors 100 and 200 are, for example, in
Fahrzeuginvertern, Photovoltaikinvertern, Zugantrieben oder Vehicle inverters, photovoltaic inverters, traction drives or
Hochspannungsgleichrichtern einsetzbar. High voltage rectifiers can be used.
Figur 3 beschreibt ein Verfahren 300 zur Herstellung des vertikalen FIG. 3 describes a method 300 for producing the vertical
Leistungstransistors gemäß Figur 2. Das Verfahren 300 startet mit einem Schritt 310, in dem mindestens eine Epitaxieschicht auf ein Halbleitersubstrat aufgebracht wird. Die Epitaxieschicht weist erste Ladungsträger auf. In einem folgenden Schritt 320 werden funktionale Schichten des vertikalen Power transistor according to Figure 2. The method 300 starts with a step 310, in which at least one epitaxial layer is applied to a semiconductor substrate. The epitaxial layer has first charge carriers. In a subsequent step 320, functional layers of the vertical
Leistungstransistors erzeugt, indem mit Hilfe verschiedener Masken und Power transistor generated by using various masks and
Implantationen Sourcegebiete, p-Kanal-Gebiete und p+ Gebiete erzeugt werden. In einem folgenden Schritt 330 wird mittels Trockenätzens eine Implantations source regions, p-channel regions and p + regions are generated. In a following step 330, by dry etching a
Grabenstruktur erzeugt. In einem folgenden Schritt 340 erfolgt die Trench structure generated. In a following step 340, the
Nachbehandlung der Grabenseitenwände, beispielsweise eine Verrundung durch hohe Temperatur oder eine Opferoxidation zur Verbesserung der Oberfläche. In einem folgenden Schritt 350 wird mittels Ionenimplantation eine Schicht zwischen der Grabenoberfläche, die den Grabenboden und Teile der Seitenwände des jeweiligen Grabens umfassen, und der Epitaxieschicht erzeugt. Der Post-treatment of the trench sidewalls, for example a high temperature rounding or sacrificial oxidation to improve the surface. In a subsequent step 350, by ion implantation, a layer is created between the trench surface comprising the trench bottom and portions of the sidewalls of the respective trench and the epitaxial layer. Of the
Grabenboden und die Teile der Seitenwände des jeweiligen Grabens sind beispielsweise hoch p-dotiert. In einem folgenden Schritt 360 wird jeder Graben bis zu einer bestimmten Höhe mit einem zweiten Halbleitermaterial verfüllt. Das zweite Halbleitermaterial umfasst beispielsweise p-dotiertes polykristallines Silizium. In einem folgenden Schritt 370 wird eine Isolationsschicht auf den verfüllten Bereich des jeweiligen Grabens angeordnet, um das zweite Trench bottom and the parts of the side walls of the respective trench are, for example, highly p-doped. In a following step 360, each trench is filled up to a certain height with a second semiconductor material. The second semiconductor material comprises, for example, p-doped polycrystalline silicon. In a following step 370, an insulating layer is arranged on the filled area of the respective trench, around the second
Halbleitermaterial vom MOS-Kopf zu isolieren. In einem folgenden Schritt 380 werden der MOS-Kopf, eine strukturierte Isolationsschicht, eine Metallschicht und die Rückseitenmetallisierung gemäß dem Stand der Technik erzeugt. Insulate semiconductor material from the MOS head. In a following step 380, the MOS head, a patterned isolation layer, a metal layer, and the backside metallization are generated according to the prior art.
Figur 4 beschreibt ein alternatives Verfahren 400 zur Herstellung des vertikalen Leistungstransistors gemäß Figur 2. Die Schritte 410 bis 430, sowie 470 und 480 entsprechen den Schritten 310 bis 330, sowie 370 und 380 aus Figur 3. In einem auf den Schritt 430 folgenden Schritt 440 wird mittels Ionenimplantation eine Schicht zwischen der Grabenoberfläche, die den Grabenboden und die gesamten Seitenwände des jeweiligen Grabens umfassen, und der FIG. 4 describes an alternative method 400 for producing the vertical power transistor according to FIG. 2. Steps 410 to 430, as well as 470 and 480 correspond to steps 310 to 330, and 370 and 380 from FIG. 3. In a step 440 following step 430 becomes by means of ion implantation a Layer between the trench surface, which include the trench bottom and the entire side walls of the respective trench, and the
Epitaxieschicht erzeugt. In einem folgenden Schritt 452 wird jeder Graben bis zur bestimmten Höhe mit einer Ätzmaskierung bzw. einer Hardmaske beispielsweise aus S1O2 verfüllt. In einem folgenden Schritt 454 wird mittels Trockenätzverfahren jeder Graben derart verbreitert, dass die in Schritt 440 erzeugte Schicht auf den Seitenwänden des verbleibenden nicht verfüllten Grabens entfernt wird. In einem folgenden Schritt 456 wird die Hardmaske entfernt. In einem folgenden Schritt 458 erfolgt die Nachbehandlung der Grabenseitenwände, beispielsweise eine Verrundung durch hohe Temperatur oder eine Opferoxidation zur Verbesserung der Oberfläche. In einem folgenden Schritt 362 werden die Gräben bis zur bestimmten Höhe mit einem zweiten Halbleitermaterial verfüllt, beispielsweise mittels Abscheideverfahren in Kombination mit einem Trockenätzschritt. Das zweite Halbleitermaterial ist beispielsweise Poly-Si. Epitaxial layer generated. In a following step 452, each trench is filled up to the determined height with an etch mask or a hard mask, for example, of S1O2. In a following step 454, each trench is widened by dry etching so that the layer created in step 440 on the sidewalls of the remaining unfilled trench is removed. In a following step 456, the hard mask is removed. In a subsequent step 458, the after-treatment of the trench side walls, for example a rounding by high temperature or a sacrificial oxidation to improve the surface. In a following step 362, the trenches are filled to a certain height with a second semiconductor material, for example by means of deposition methods in combination with a dry etching step. The second semiconductor material is, for example, poly-Si.

Claims

Ansprüche claims
1. Vertikaler Leistungstransistor (100, 200) mit mindestens einer Epitaxieschicht (103, 203), die ein erstes Halbleitermaterial umfasst, das mit ersten Ladungsträgern dotiert ist, und einer Mehrzahl von Gräben (107, 207), wobei sich die Gräben (107, 207) ausgehend von einer Oberfläche der Epitaxieschicht (103, 203) ins Innere der A vertical power transistor (100, 200) having at least one epitaxial layer (103, 203) comprising a first semiconductor material doped with first charge carriers and a plurality of trenches (107, 207), said trenches (107, 207) starting from a surface of the epitaxial layer (103, 203) inside the
Epitaxieschicht (103, 203) erstrecken, dadurch gekennzeichnet, dass jeder Graben (107, 207) einen Bereich (108, 208) aufweist, der sich vom Grabenboden bis zu einer bestimmten Höhe erstreckt, wobei der Bereich (108, 208) mindestens teilweise mit einem zweiten Halbleitermaterial (109, 209) verfüllt ist, das mit zweiten Ladungsträgern dotiert ist und der Bereich (108, 208) elektrisch mit einem Sourcegebiet (105, 205) verbunden ist, wobei die ersten Ladungsträger und die zweiten Ladungsträger verschieden sind. Epitaxial layer (103, 203), characterized in that each trench (107, 207) has a region (108, 208) extending from the trench bottom to a certain height, the region (108, 208) being at least partially coextensive with a second semiconductor material (109, 209) is doped, which is doped with second charge carriers and the region (108, 208) is electrically connected to a source region (105, 205), wherein the first charge carriers and the second charge carriers are different.
2. Vertikaler Leistungstransistor (100, 200) nach Anspruch 1, dadurch gekennzeichnet, dass das erste Halbleitermaterial und das zweite Halbleitermaterial verschieden sind, wobei insbesondere das erste Halbleitermaterial eine größere Bandlücke aufweist als das zweite Halbleitermaterial (109, 209). 2. Vertical power transistor (100, 200) according to claim 1, characterized in that the first semiconductor material and the second semiconductor material are different, wherein in particular the first semiconductor material has a larger band gap than the second semiconductor material (109, 209).
3. Vertikaler Leistungstransistor (100, 200) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass zwischen einer Grabenoberfläche des Bereichs (108, 208) und der Epitaxieschicht (103, 203) eine Schicht (215) angeordnet ist, die ein drittes Halbleitermaterial umfasst, das mit den zweiten Ladungsträgern dotiert ist, und die Grabenoberfläche des Bereichs (108, 208) den Grabenboden des jeweiligen Grabens (107, 207) und Seitenwände des jeweiligen Grabens (107, 207) umfasst. 3. A vertical power transistor (100, 200) according to any one of claims 1 or 2, characterized in that between a trench surface of the region (108, 208) and the epitaxial layer (103, 203) a layer (215) is arranged, which is a third Semiconductor material which is doped with the second charge carriers, and the trench surface of the region (108, 208) comprises the trench bottom of the respective trench (107, 207) and side walls of the respective trench (107, 207).
4. Vertikaler Leistungstransistor (100, 200) nach Anspruch 3, dadurch gekennzeichnet, dass die Schicht (215) unterhalb des Grabenbodens des jeweiligen Grabens (107, 207) eine größere Dicke aufweist als zwischen den Seitenwänden des jeweiligen Grabens (107, 207) und der Epitaxieschicht (103, 203). 4. vertical power transistor (100, 200) according to claim 3, characterized in that the layer (215) below the trench bottom of the respective trench (107, 207) has a greater thickness than between the side walls of the respective trench (107, 207) and the epitaxial layer (103, 203).
5. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden 5. Vertical power transistor (100, 200) according to one of the preceding
Ansprüche, dadurch gekennzeichnet, dass die bestimmte Höhe zehn bis neunzig Prozent einer Tiefe des jeweiligen Grabens (107, 207) umfasst. Claims, characterized in that the determined height comprises ten to ninety percent of a depth of the respective trench (107, 207).
6. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden 6. Vertical power transistor (100, 200) according to one of the preceding
Ansprüche, dadurch gekennzeichnet, dass die ersten Ladungsträger n-leitend und die zweiten Ladungsträger p-leitend sind. Claims, characterized in that the first charge carriers are n-type and the second charge carriers are p-type.
7. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden 7. Vertical power transistor (100, 200) according to one of the preceding
Ansprüche, dadurch gekennzeichnet, dass das erste Halbleitermaterial SiC und das zweite Halbleitermaterial (109, 209) Poly-Si umfasst. Claims, characterized in that the first semiconductor material SiC and the second semiconductor material (109, 209) comprises poly-Si.
8. Vertikaler Leistungstransistor (100, 200) nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, dass das dritte Halbleitermaterial SiC umfasst. 8. vertical power transistor (100, 200) according to one of claims 3 to 7, characterized in that the third semiconductor material comprises SiC.
9. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden 9. Vertical power transistor (100, 200) according to one of the preceding
Ansprüche, dadurch gekennzeichnet, dass die Epitaxieschicht (103, 203) auf einem Halbleitersubstrat (101, 201) angeordnet ist, das SiC umfasst. Claims, characterized in that the epitaxial layer (103, 203) is disposed on a semiconductor substrate (101, 201) comprising SiC.
10. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden 10. Vertical power transistor (100, 200) according to one of the preceding
Ansprüche, dadurch gekennzeichnet, dass der vertikale Leistungstransistor (100, 200) ein MOSFET ist. Claims, characterized in that the vertical power transistor (100, 200) is a MOSFET.
PCT/EP2018/053282 2017-05-10 2018-02-09 Vertical power transistor with improved conductivity and high reverse-biasing performance WO2018206165A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
EP18708342.3A EP3646387A1 (en) 2017-05-10 2018-02-09 Vertical power transistor with improved conductivity and high reverse-biasing performance

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017207848.0A DE102017207848A1 (en) 2017-05-10 2017-05-10 Vertical power transistor with improved conductivity and high blocking behavior
DE102017207848.0 2017-05-10

Publications (1)

Publication Number Publication Date
WO2018206165A1 true WO2018206165A1 (en) 2018-11-15

Family

ID=61557230

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2018/053282 WO2018206165A1 (en) 2017-05-10 2018-02-09 Vertical power transistor with improved conductivity and high reverse-biasing performance

Country Status (4)

Country Link
EP (1) EP3646387A1 (en)
DE (1) DE102017207848A1 (en)
TW (1) TW201907564A (en)
WO (1) WO2018206165A1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019206148A1 (en) * 2019-04-30 2020-11-05 Robert Bosch Gmbh Semiconductor component and method for manufacturing a semiconductor component

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070194364A1 (en) * 2001-08-30 2007-08-23 Shindengen Electric Manufacturing Co., Ltd. Diode
US20110254010A1 (en) * 2010-04-16 2011-10-20 Cree, Inc. Wide Band-Gap MOSFETs Having a Heterojunction Under Gate Trenches Thereof and Related Methods of Forming Such Devices
US20140284709A1 (en) * 2013-03-25 2014-09-25 Renesas Electronics Corporation Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070194364A1 (en) * 2001-08-30 2007-08-23 Shindengen Electric Manufacturing Co., Ltd. Diode
US20110254010A1 (en) * 2010-04-16 2011-10-20 Cree, Inc. Wide Band-Gap MOSFETs Having a Heterojunction Under Gate Trenches Thereof and Related Methods of Forming Such Devices
US20140284709A1 (en) * 2013-03-25 2014-09-25 Renesas Electronics Corporation Semiconductor device

Also Published As

Publication number Publication date
TW201907564A (en) 2019-02-16
EP3646387A1 (en) 2020-05-06
DE102017207848A1 (en) 2018-11-15

Similar Documents

Publication Publication Date Title
DE102008039845B4 (en) IGBT with a semiconductor body
DE102009047786B4 (en) Semiconductor devices, power semiconductor devices, and methods of forming semiconductor devices
DE102008055689B4 (en) Silicon carbide semiconductor device and manufacturing method thereof
DE19649686B4 (en) Structure and Method of Producing a High Voltage Metal Oxide Silicon Field Effect Transistor (MOSFET)
DE69621200T2 (en) BY GRIP FIELD EFFECT TRANSISTOR
DE102015104504B4 (en) Transistor device grave
DE102005041838B3 (en) Semiconductor component with space saving edge structure with more highly doped side region
DE102018103849B4 (en) Silicon carbide semiconductor device with a gate electrode formed in a trench structure
DE102012111503B4 (en) Power semiconductor component and method for its production
DE102013106946B4 (en) Method of forming laterally varying doping concentrations and a semiconductor device
DE102012223663B4 (en) Semiconductor device with a space-saving edge structure
DE102015118524B4 (en) Insulated gate semiconductor device with soft switching behavior and method of manufacturing the same
DE102015109545B4 (en) Transistor with field electrodes and improved avalanche breakdown behavior
DE102004041198B4 (en) Lateral semiconductor device with a field electrode and a discharge structure
DE102014113746A1 (en) TRANSISTOR COMPONENT WITH A FIELD ELECTRODE
DE102015109538B3 (en) Transistor with improved avalanche breakdown behavior and method of manufacture
DE102014110497A1 (en) SUPERJUNCTION SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD
DE102015118616B3 (en) Latchup-solid transistor
DE102014111219A1 (en) Edge termination structure with trench isolation areas
EP3646386A1 (en) Vertical power transistor with improved conductivity and high reverse-biasing performance
WO2018206165A1 (en) Vertical power transistor with improved conductivity and high reverse-biasing performance
DE102022210883A1 (en) Method for producing a vertical field effect transistor structure and corresponding vertical field effect transistor structure
DE19950579A1 (en) Compensation MOS element with high short-circuit current
DE102020003722A1 (en) HIGH VOLTAGE DIODE ON SOI SUBSTRATE WITH DITCH MODIFIED CURRENT PATH
DE102019201453A1 (en) Semiconductor component, circuit breaker, control device and method for producing a semiconductor component

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18708342

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2018708342

Country of ref document: EP

Effective date: 20191210