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WO2018206165A1 - Vertikaler leistungstransistor mit verbesserter leitfähigkeit und hohem sperrverhalten - Google Patents

Vertikaler leistungstransistor mit verbesserter leitfähigkeit und hohem sperrverhalten Download PDF

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Publication number
WO2018206165A1
WO2018206165A1 PCT/EP2018/053282 EP2018053282W WO2018206165A1 WO 2018206165 A1 WO2018206165 A1 WO 2018206165A1 EP 2018053282 W EP2018053282 W EP 2018053282W WO 2018206165 A1 WO2018206165 A1 WO 2018206165A1
Authority
WO
WIPO (PCT)
Prior art keywords
power transistor
vertical power
semiconductor material
trench
epitaxial layer
Prior art date
Application number
PCT/EP2018/053282
Other languages
English (en)
French (fr)
Inventor
Alberto MARTINEZ-LIMIA
Holger Bartolf
Alfred Goerlach
Wolfgang Feiler
Stephan Schwaiger
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Priority to EP18708342.3A priority Critical patent/EP3646387A1/de
Publication of WO2018206165A1 publication Critical patent/WO2018206165A1/de

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    • H01—ELECTRIC ELEMENTS
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the invention relates to a vertical power transistor with a
  • Trench structure wherein diode junctions and / or heterojunction transitions between the trenches and at least one epitaxial layer form.
  • the shielding of the gate oxide from high field strengths at high positive voltage between drain and source is problematic both in the blocking operation and in the case of short circuits. Furthermore, limiting the short-circuit current is difficult.
  • the object of the invention is the performance of a vertical
  • the vertical power transistor has at least one epitaxial layer comprising a first semiconductor material doped with first carriers and a plurality of trenches.
  • the trenches extend from a surface of the epitaxial layer into the interior of the epitaxial layer.
  • each trench has one
  • the area that extends from a trench bottom to a certain height.
  • the area is at least partially with a second
  • Filled semiconductor material which is doped with second charge carriers.
  • the region is electrically connected to a source region.
  • the first charge carriers are different from the second charge carriers.
  • the advantage here is that direct p / n transitions or n / p transitions are generated between each trench and the epitaxial layer, so that the MOS head is shielded from high field strengths in the case of blocking.
  • the first semiconductor material has a larger bandgap than the second semiconductor material.
  • hetero-junction transitions are formed which reduce the conduction losses in the Reduce reverse operation of the transistor as they reduce the forward voltage of the integrated freewheeling diode.
  • the term reverse operation is understood to mean the operating mode of the transistor as freewheeling diode, ie the current flow of the transistor is inversely to the normal current flow direction. In other words, the reverse conductivity is increased.
  • the heterojunction junctions can be placed directly below the MOS head without a further epitaxial layer. As a result, a good shielding of the MOS head can be produced with comparably low production costs.
  • a layer comprising a third semiconductor material which is doped with the second charge carriers is arranged between a trench surface of the region, wherein the trench surface comprises the trench bottom and side walls of the respective trench, and the epitaxial layer.
  • the layer forms a kind of well between the trench surface and the epitaxial layer.
  • Semiconductor material and the first semiconductor material is located so that the transistor can be exposed to higher field strengths. As a result, higher reverse voltages can be applied to the transistor or at the same
  • the layer below the trench bottom of the respective trench has a greater thickness than between the side walls of the respective trench and the epitaxial layer.
  • the advantage here is that the MOS head can be shielded even more.
  • the height of the region comprises ten to ninety percent of a depth of the respective trench.
  • the first charge carriers are n-conducting and the second charge carriers are p-conducting.
  • the vertical power transistor has lower conductivities due to a higher mobility of the electrons.
  • the first semiconductor material SiC and the second semiconductor material comprises polycrystalline silicon.
  • the third semiconductor material comprises SiC.
  • the epitaxial layer is on a
  • Semiconductor substrate arranged comprising SiC.
  • the vertical power transistor is a MOSFET.
  • Blocking resistance for example, compared to bipolar solutions such as IGBTs occur.
  • FIG. 1 shows an example of a vertical power transistor
  • FIG. 2 shows another example of the vertical power transistor
  • FIG. 3 shows a method for producing the vertical power transistor according to FIG. 2 and
  • FIG Figure 4 shows an alternative method for producing the vertical
  • FIG. 1 shows an example of a vertical power transistor 100.
  • the vertical power transistor 100 includes a semiconductor substrate 101 on the same
  • Front side at least one epitaxial layer 103 is applied or arranged.
  • the epitaxial layer 103 comprises a first semiconductor material which is doped with first charge carriers.
  • the epitaxial layer 103 preferably comprises n-doped SiC.
  • p-doped ions are implanted, for example of Al.
  • a channel layer 104 which functions as a channel region, is formed in the upper region of the epitaxial layer 103.
  • a p-doped epitaxial layer may be arranged on the epitaxial layer 103, which forms the channel region.
  • the vertical power transistor 100 has a trench structure, i. H. a plurality or plurality of trenches. Each trench 107 has a region 108 that extends from the trench bottom to a certain height of the trench. This region 108 is completely filled with a second semiconductor material 109.
  • the second semiconductor material 109 is completely filled with a second semiconductor material 109.
  • Semiconductor material 109 is electrically conductively connected to at least one source region 105. Above the region 108 within the trench structure, a gate dielectric 110 and a gate electrode 111 are arranged. On each ditch 107, d. H. above the trench structure is a textured
  • Insulation layer 112 is arranged, which electrically isolates the gate electrode 111 from the source region 105.
  • a structured insulation layer 112 On the structured insulation layer 112 is a
  • Metal layer 113 is arranged. On the back side of the semiconductor substrate 101, a drain metallization 114 is disposed.
  • the trench structure has, for example, 0.5 ⁇ m to 10 ⁇ m deep trenches.
  • the trenches 107 have the same depth except for manufacturing tolerances.
  • the distances between the trenches 107 are substantially the same size and are in the range between 0.1 ⁇ and 10 ⁇ , the lower limit is process-related and the upper limit by otherwise poor shielding of the MOS complex is conditional.
  • the area laterally between the areas 108 and the horizontal area between the areas 108, ie a part of the epitaxial layer 103, may have a different doping from the remaining part of the epitaxial layer 103. As a result, the conductivity between the regions 108 can be increased so that the current flows off faster.
  • a further epitaxial layer can be arranged between the at least one epitaxial layer 103 and the MOS head or MOS complex.
  • the first semiconductor material and the second semiconductor material are different.
  • the second semiconductor material comprises
  • the gate dielectric 110 comprises S1O2 and the gate electrode 111 poly-silicon.
  • the semiconductor substrate 101 and the epitaxial layer 103 comprise GaN.
  • FIG. 1 shows another example of the vertical power transistor 200.
  • the vertical power transistor 200 comprises the structure of the vertical
  • the vertical power transistor 200 has a layer 215 interposed between the
  • the layer 215 comprises a third semiconductor material, which with second
  • the third semiconductor material is in particular p-doped, for example by ion implantation.
  • the effective dopant dose is usually more than 1 E13 cm A -3.
  • the high effective dopant dose improves the shielding of the MOS head.
  • the third semiconductor material includes, for example, SiC.
  • the thickness of the layer 215 is in the range between 0.01 ⁇ and 4 ⁇ .
  • the vertical power transistors 100 and 200 are preferably MOSFETs. However, they can also be designed or realized as HEMT.
  • the vertical power transistors 100 and 200 are, for example, in
  • Vehicle inverters photovoltaic inverters, traction drives or
  • High voltage rectifiers can be used.
  • FIG. 3 describes a method 300 for producing the vertical
  • the method 300 starts with a step 310, in which at least one epitaxial layer is applied to a semiconductor substrate.
  • the epitaxial layer has first charge carriers.
  • a subsequent step 320 functional layers of the vertical
  • Implantations source regions, p-channel regions and p + regions are generated.
  • step 330 by dry etching a
  • Post-treatment of the trench sidewalls for example a high temperature rounding or sacrificial oxidation to improve the surface.
  • a subsequent step 350 by ion implantation, a layer is created between the trench surface comprising the trench bottom and portions of the sidewalls of the respective trench and the epitaxial layer.
  • Trench bottom and the parts of the side walls of the respective trench are, for example, highly p-doped.
  • each trench is filled up to a certain height with a second semiconductor material.
  • the second semiconductor material comprises, for example, p-doped polycrystalline silicon.
  • an insulating layer is arranged on the filled area of the respective trench, around the second
  • Insulate semiconductor material from the MOS head In a following step 380, the MOS head, a patterned isolation layer, a metal layer, and the backside metallization are generated according to the prior art.
  • FIG. 4 describes an alternative method 400 for producing the vertical power transistor according to FIG. 2.
  • Steps 410 to 430, as well as 470 and 480 correspond to steps 310 to 330, and 370 and 380 from FIG. 3.
  • a step 440 following step 430 becomes by means of ion implantation a Layer between the trench surface, which include the trench bottom and the entire side walls of the respective trench, and the
  • each trench is filled up to the determined height with an etch mask or a hard mask, for example, of S1O2.
  • each trench is widened by dry etching so that the layer created in step 440 on the sidewalls of the remaining unfilled trench is removed.
  • the hard mask is removed.
  • the after-treatment of the trench side walls for example a rounding by high temperature or a sacrificial oxidation to improve the surface.
  • the trenches are filled to a certain height with a second semiconductor material, for example by means of deposition methods in combination with a dry etching step.
  • the second semiconductor material is, for example, poly-Si.

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Abstract

Vertikaler Leistungstransistor (100, 200) mit mindestens einer Epitaxieschicht (103, 203), die ein erstes Halbleitermaterial umfasst, das mit ersten Ladungsträgern dotiert ist, und einer Mehrzahl von Gräben (107, 207), wobei sich die Gräben (107, 207) ausgehend von einer Oberfläche der Epitaxieschicht (103, 203) ins Innere der Epitaxieschicht (103, 203) erstrecken, dadurch gekennzeichnet, dass jeder Graben (107, 207) einen Bereich (108, 208) aufweist, der sich vom Grabenboden bis zu einer bestimmten Höhe erstreckt, wobei der Bereich (108, 208) mindestens teilweise mit einem zweiten Halbleitermaterial (109, 209) verfüllt ist, das mit zweiten Ladungsträgern dotiert ist und der Bereich (108, 208) elektrisch mit einem Sourcegebiet (105, 205) verbunden ist, wobei die ersten Ladungsträger und die zweiten Ladungsträger verschieden sind.

Description

Beschreibung
Vertikaler Leistungstransistor mit verbesserter Leitfähigkeit und hohem
Sperrverhalten Stand der Technik
Die Erfindung betrifft einen vertikalen Leistungstransistor mit einer
Grabenstruktur, wobei sich Diodenübergänge und/oder Hetero-Junction- Übergänge zwischen den Gräben und mindestens einer Epitaxieschicht ausbilden.
Bei vertikalen Leistungstransistoren ist die Abschirmung des Gateoxids vor hohen Feldstärken bei hoher positiver Spannung zwischen Drain und Source sowohl im Sperrbetrieb als auch im Kurzschlussfall problematisch. Des Weiteren ist die Begrenzung des Kurzschlussstroms schwierig.
Aus dem Stand der Technik sind verschiedene Möglichkeiten bekannt, die Abschirmung des Gateoxids vorzunehmen. Eine Möglichkeit besteht darin in einer Epitaxieschicht unterhalb der Grabenstruktur des Leistungstransistors p- dotierte Gebiete einzufügen bzw. zu vergraben. Diese p-dotierten Gebiete werden elektrisch an das Sourcegebiet des Leistungstransistors angeschlossen. Durch ihre Position unterhalb des MOS-Kopfs schirmen sie hohe Feldstärken vom MOS-Kopf ab und tragen maßgeblich zur Begrenzung des
Kurzschlussstroms bei.
Der Nachteil ist hierbei, dass ein zusätzlicher Epitaxieschritt zur Erzeugung der vergrabenen p-Gebiete erforderlich ist. Dies ist mit hohen Kosten und weiteren Prozessrisiken verbunden. Eine andere Möglichkeit besteht darin tief reichende p+ Gebiete durch Implantation seitlich des MOS-Kopfs zu erzeugen. Die Implantation dieser Gebiete ist dabei tiefer als die Implantation des MOS-Kopfs, so dass der MOS-Kopf vor hohen Feldstärken abgeschirmt wird.
Nachteilig ist hierbei, dass für die tiefen Implantationen hohe Energie aufgewendet werden muss, sodass hohe Kosten verursacht werden.
Die Aufgabe der Erfindung ist es die Leistungsfähigkeit eines vertikalen
Leistungstransistors zu verbessern.
Offenbarung der Erfindung
Der vertikale Leistungstransistor weist mindestens eine Epitaxieschicht auf, die ein erstes Halbleitermaterial umfasst, das mit ersten Ladungsträgern dotiert ist und eine Mehrzahl von Gräben. Die Gräben erstrecken sich ausgehend von einer Oberfläche der Epitaxieschicht ins Innere der Epitaxieschicht. Mit anderen
Worten die Grabenböden sind in der Epitaxieschicht angeordnet bzw. von der Epitaxieschicht umschlossen. Erfindungsgemäß weist jeder Graben einen
Bereich auf, der sich von einem Grabenboden bis zu einer bestimmten Höhe erstreckt. Der Bereich ist mindestens teilweise mit einem zweiten
Halbleitermaterial verfüllt, das mit zweiten Ladungsträgern dotiert ist. Der Bereich ist elektrisch mit einem Sourcegebiet verbunden. Die ersten Ladungsträger sind von den zweiten Ladungsträgern verschieden.
Der Vorteil ist hierbei, dass direkte p/n-Übergange bzw. n/p-Übergange zwischen jedem Graben und der Epitaxieschicht erzeugt werden, sodass der MOS-Kopf im Sperrfall vor hohen Feldstärken abgeschirmt wird.
In einer Weiterbildung sind das erste Halbleitermaterial und das zweite
Halbleitermaterial verschieden. Das erste Halbleitermaterial weist insbesondere eine größere Bandlücke auf als das zweite Halbleitermaterial.
Vorteilhaft ist hierbei, dass sich zusätzlich zu den p/n-Übergangen bzw. den n/p- Übergangen Hetero-Junction-Übergange bilden, die die Leitverluste im Rückwärtsbetrieb des Transistors reduzieren, da sie die Flussspannung der integrierten Freilaufdiode verringern. Unter dem Begriff Rückwärtsbetrieb wird der Betriebsmodus des Transistors als Freilaufdiode verstanden, d. h. der Stromfluss des Transistors ist umgekehrt zur normalen Stromflussrichtung. Mit anderen Worten die Rückwärtsleitfähigkeit wird erhöht. Zusätzlich können die Hetero-Junction-Übergänge ohne weitere Epitaxieschicht direkt unterhalb des MOS-Kopfs angeordnet werden. Dadurch lässt sich eine gute Abschirmung des MOS-Kopfs bei vergleichbar geringem Fertigungsaufwand erzeugen.
In einer weiteren Ausgestaltung ist zwischen einer Grabenoberfläche des Bereichs, wobei die Grabenoberfläche den Grabenboden und Seitenwände des jeweiligen Grabens umfasst, und der Epitaxieschicht eine Schicht angeordnet, die ein drittes Halbleitermaterial umfasst, das mit den zweiten Ladungsträgern dotiert ist. Mit anderen Worten die Schicht formt eine Art Wanne zwischen der Grabenoberfläche und der Epitaxieschicht.
Der Vorteil ist hierbei, dass sich der p/n-Übergang zwischen dem dritten
Halbleitermaterial und dem ersten Halbleitermaterial befindet, sodass der Transistor höheren Feldstärken ausgesetzt werden kann. Dadurch lassen sich höhere Sperrspannungen am Transistor anlegen bzw. bei gleicher
Sperrspannung eine bessere Leitfähigkeit erzielen, da sich der Übergang im Material mit höherer Bandlücke bzw. höherer kritischer Feldstärke befindet.
In einer Weiterbildung weist die Schicht unterhalb des Grabenbodens des jeweiligen Grabens eine größere Dicke auf als zwischen den Seitenwänden des jeweiligen Grabens und der Epitaxieschicht.
Vorteilhaft ist hierbei, dass der MOS-Kopf noch stärker abgeschirmt werden kann.
In einer weiteren Ausgestaltung umfasst die Höhe des Bereichs zehn bis neunzig Prozent einer Tiefe des jeweiligen Grabens. In einer Weiterbildung sind die ersten Ladungsträger n-leitend und die zweiten Ladungsträger p-leitend.
Vorteilhaft ist hierbei, dass der vertikale Leistungstransistor durch eine höhere Beweglichkeit der Elektronen geringere Leitverluste aufweist.
In einer weiteren Ausgestaltung umfasst das erste Halbleitermaterial SiC und das zweite Halbleitermaterial polykristallines Silizium.
In einer Weiterbildung umfasst das dritte Halbleitermaterial SiC.
In einer weiteren Ausgestaltung ist die Epitaxieschicht auf einem
Halbleitersubstrat angeordnet, das SiC umfasst.
In einer Weiterbildung ist der vertikale Leistungstransistor ein MOSFET.
Der Vorteil ist hierbei, dass geringe Leitverluste bei gleichbleibender
Sperrfestigkeit beispielsweise im Vergleich zu bipolaren Lösungen wie IGBTs auftreten.
Weitere Vorteile ergeben sich aus der nachfolgenden Beschreibung von
Ausführungsbeispielen bzw. aus den abhängigen Patentansprüchen.
Kurze Beschreibung der Zeichnungen
Die vorliegende Erfindung wird nachfolgend anhand bevorzugter
Ausführungsformen und beigefügter Zeichnungen erläutert. Es zeigen:
Figur 1 ein Beispiel eines vertikalen Leistungstransistors,
Figur 2 ein weiteres Beispiel des vertikalen Leistungstransistors,
Figur 3 ein Verfahren zur Herstellung des vertikalen Leistungstransistors gemäß Figur 2 und Figur 4 ein alternatives Verfahren zur Herstellung des vertikalen
Leistungstransistors gemäß Figur 2.
Figur 1 zeigt ein Beispiel eines vertikalen Leistungstransistors 100. Der vertikale Leistungstransistor 100 umfasst ein Halbleitersubstrat 101 auf dessen
Vorderseite mindestens eine Epitaxieschicht 103 aufgebracht bzw. angeordnet ist. Die Epitaxieschicht 103 umfasst ein erstes Halbleitermaterial, das mit ersten Ladungsträgern dotiert ist. Die Epitaxieschicht 103 umfasst vorzugsweise n- dotiertes SiC. Im oberen Bereich der Epitaxieschicht 103 sind p-dotierte Ionen implantiert, beispielsweise aus AI. Dadurch bildet sich im oberen Bereich der Epitaxieschicht 103 eine Kanalschicht 104 aus, die als Kanalgebiet fungiert. Alternativ kann auf der Epitaxieschicht 103 eine p-dotierte Epitaxieschicht angeordnet sein, die das Kanalgebiet formt. Auf der Kanalschicht 104 ist eine weitere Halbleiterschicht angeordnet, die Sourcegebiete 105, die n+ dotiert sind und Gebiete 106, die p+ dotiert sind, umfasst. Der vertikale Leistungstransistor 100 weist eine Grabenstruktur auf, d. h. eine Mehrzahl bzw. Vielzahl von Gräben. Jeder Graben 107 weist einen Bereich 108 auf, der sich vom Grabenboden bis zu einer bestimmten Höhe des Grabens erstreckt. Dieser Bereich 108 ist vollständig mit einem zweiten Halbleitermaterial 109 verfüllt. Das zweite
Halbleitermaterial 109 ist mit mindestens einem Sourcegebiet 105 elektrisch leitend verbunden. Oberhalb des Bereichs 108 innerhalb der Grabenstruktur sind ein Gatedielektrikum 110 und eine Gateelektrode 111 angeordnet. Auf jedem Graben 107, d. h. oberhalb der Grabenstruktur ist eine strukturierte
Isolationsschicht 112 angeordnet, die die Gatelektrode 111 vom Sourcegebiet 105 elektrisch isoliert. Auf der strukturierten Isolationsschicht 112 ist eine
Metallschicht 113 angeordnet. Auf der Rückseite des Halbleitersubstrats 101 ist eine Drainmetallisierung 114 angeordnet.
Die Grabenstruktur weist beispielsweise 0,5 μηι bis 10 μηι tiefe Gräben auf. Die Gräben 107 weisen dabei bis auf Fertigungstoleranzen die gleiche Tiefe auf. Die Abstände zwischen den Gräben 107 sind im Wesentlichen gleich groß und liegen im Bereich zwischen 0,1 μηι und 10 μηι, wobei die Untergrenze prozessbedingt ist und die Obergrenze durch eine ansonsten mangelhafte Abschirmung des MOS- Komplexes bedingt ist. Das Gebiet seitlich zwischen den Bereichen 108 bzw. das horizontale Gebiet zwischen den Bereichen 108, d. h. einem Teil der Epitaxieschicht 103, kann eine vom restlichen Teil der Epitaxieschicht 103 abweichende Dotierung aufweisen. Dadurch kann die Leitfähigkeit zwischen den Bereichen 108 erhöht werden, sodass der Strom schneller abfließt.
Optional kann zwischen der mindestens einen Epitaxieschicht 103 und dem MOS-Kopf bzw. MOS-Komplex eine weitere Epitaxieschicht angeordnet sein.
Das erste Halbleitermaterial und das zweite Halbleitermaterial sind verschieden.
In einem Ausführungsbeispiel weisen das Halbleitersubstrat 101 und die
Epitaxieschicht 103 SiC auf. Das zweite Halbleitermaterial umfasst
polykristallines Silizium, im Weiteren auch Poly-Silizium oder Poly-Si genannt. Das Gatedielektrikum 110 umfasst S1O2 und die Gateelektrode 111 Poly-Silizium.
In einem weiteren Ausführungsbeispiel weisen das Halbleitersubstrat 101 und die Epitaxieschicht 103 GaN auf.
Figur 2 zeigt ein weiteres Beispiel des vertikalen Leistungstransistor 200. Der vertikale Leistungstransistor 200 umfasst den Aufbau des vertikalen
Leistungstransistors 100, wobei identische hintere Stellen der Bezugszeichen den gleichen Komponenten wie in Figur 1 entsprechen. Zusätzlich weist der vertikale Leistungstransistor 200 eine Schicht 215 auf, die zwischen der
Grabenoberfläche des Bereichs 208 und der Epitaxieschicht 203 angeordnet ist. Die Schicht 215 umfasst ein drittes Halbleitermaterial, das mit zweiten
Ladungsträgern dotiert ist. Das dritte Halbleitermaterial ist insbesondere p-dotiert beispielsweise durch Ionenimplantation. Die effektive Dotierstoffdosis beträgt meist mehr als 1 E13 cmA-3. Durch die hohe effektive Dotierstoffdosis wird die Abschirmung des MOS-Kopfs verbessert. Das dritte Halbleitermaterial umfasst beispielsweise SiC. Die Dicke der Schicht 215 liegt im Bereich zwischen 0,01 μηι und 4 μηι. Die vertikalen Leistungstransistoren 100 und 200 sind vorzugsweise MOSFETs. Sie können jedoch auch als HEMT ausgestaltet bzw. realisiert sein. Die vertikalen Leistungstransistoren 100 und 200 sind beispielsweise in
Fahrzeuginvertern, Photovoltaikinvertern, Zugantrieben oder
Hochspannungsgleichrichtern einsetzbar.
Figur 3 beschreibt ein Verfahren 300 zur Herstellung des vertikalen
Leistungstransistors gemäß Figur 2. Das Verfahren 300 startet mit einem Schritt 310, in dem mindestens eine Epitaxieschicht auf ein Halbleitersubstrat aufgebracht wird. Die Epitaxieschicht weist erste Ladungsträger auf. In einem folgenden Schritt 320 werden funktionale Schichten des vertikalen
Leistungstransistors erzeugt, indem mit Hilfe verschiedener Masken und
Implantationen Sourcegebiete, p-Kanal-Gebiete und p+ Gebiete erzeugt werden. In einem folgenden Schritt 330 wird mittels Trockenätzens eine
Grabenstruktur erzeugt. In einem folgenden Schritt 340 erfolgt die
Nachbehandlung der Grabenseitenwände, beispielsweise eine Verrundung durch hohe Temperatur oder eine Opferoxidation zur Verbesserung der Oberfläche. In einem folgenden Schritt 350 wird mittels Ionenimplantation eine Schicht zwischen der Grabenoberfläche, die den Grabenboden und Teile der Seitenwände des jeweiligen Grabens umfassen, und der Epitaxieschicht erzeugt. Der
Grabenboden und die Teile der Seitenwände des jeweiligen Grabens sind beispielsweise hoch p-dotiert. In einem folgenden Schritt 360 wird jeder Graben bis zu einer bestimmten Höhe mit einem zweiten Halbleitermaterial verfüllt. Das zweite Halbleitermaterial umfasst beispielsweise p-dotiertes polykristallines Silizium. In einem folgenden Schritt 370 wird eine Isolationsschicht auf den verfüllten Bereich des jeweiligen Grabens angeordnet, um das zweite
Halbleitermaterial vom MOS-Kopf zu isolieren. In einem folgenden Schritt 380 werden der MOS-Kopf, eine strukturierte Isolationsschicht, eine Metallschicht und die Rückseitenmetallisierung gemäß dem Stand der Technik erzeugt.
Figur 4 beschreibt ein alternatives Verfahren 400 zur Herstellung des vertikalen Leistungstransistors gemäß Figur 2. Die Schritte 410 bis 430, sowie 470 und 480 entsprechen den Schritten 310 bis 330, sowie 370 und 380 aus Figur 3. In einem auf den Schritt 430 folgenden Schritt 440 wird mittels Ionenimplantation eine Schicht zwischen der Grabenoberfläche, die den Grabenboden und die gesamten Seitenwände des jeweiligen Grabens umfassen, und der
Epitaxieschicht erzeugt. In einem folgenden Schritt 452 wird jeder Graben bis zur bestimmten Höhe mit einer Ätzmaskierung bzw. einer Hardmaske beispielsweise aus S1O2 verfüllt. In einem folgenden Schritt 454 wird mittels Trockenätzverfahren jeder Graben derart verbreitert, dass die in Schritt 440 erzeugte Schicht auf den Seitenwänden des verbleibenden nicht verfüllten Grabens entfernt wird. In einem folgenden Schritt 456 wird die Hardmaske entfernt. In einem folgenden Schritt 458 erfolgt die Nachbehandlung der Grabenseitenwände, beispielsweise eine Verrundung durch hohe Temperatur oder eine Opferoxidation zur Verbesserung der Oberfläche. In einem folgenden Schritt 362 werden die Gräben bis zur bestimmten Höhe mit einem zweiten Halbleitermaterial verfüllt, beispielsweise mittels Abscheideverfahren in Kombination mit einem Trockenätzschritt. Das zweite Halbleitermaterial ist beispielsweise Poly-Si.

Claims

Ansprüche
1. Vertikaler Leistungstransistor (100, 200) mit mindestens einer Epitaxieschicht (103, 203), die ein erstes Halbleitermaterial umfasst, das mit ersten Ladungsträgern dotiert ist, und einer Mehrzahl von Gräben (107, 207), wobei sich die Gräben (107, 207) ausgehend von einer Oberfläche der Epitaxieschicht (103, 203) ins Innere der
Epitaxieschicht (103, 203) erstrecken, dadurch gekennzeichnet, dass jeder Graben (107, 207) einen Bereich (108, 208) aufweist, der sich vom Grabenboden bis zu einer bestimmten Höhe erstreckt, wobei der Bereich (108, 208) mindestens teilweise mit einem zweiten Halbleitermaterial (109, 209) verfüllt ist, das mit zweiten Ladungsträgern dotiert ist und der Bereich (108, 208) elektrisch mit einem Sourcegebiet (105, 205) verbunden ist, wobei die ersten Ladungsträger und die zweiten Ladungsträger verschieden sind.
2. Vertikaler Leistungstransistor (100, 200) nach Anspruch 1, dadurch gekennzeichnet, dass das erste Halbleitermaterial und das zweite Halbleitermaterial verschieden sind, wobei insbesondere das erste Halbleitermaterial eine größere Bandlücke aufweist als das zweite Halbleitermaterial (109, 209).
3. Vertikaler Leistungstransistor (100, 200) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass zwischen einer Grabenoberfläche des Bereichs (108, 208) und der Epitaxieschicht (103, 203) eine Schicht (215) angeordnet ist, die ein drittes Halbleitermaterial umfasst, das mit den zweiten Ladungsträgern dotiert ist, und die Grabenoberfläche des Bereichs (108, 208) den Grabenboden des jeweiligen Grabens (107, 207) und Seitenwände des jeweiligen Grabens (107, 207) umfasst.
4. Vertikaler Leistungstransistor (100, 200) nach Anspruch 3, dadurch gekennzeichnet, dass die Schicht (215) unterhalb des Grabenbodens des jeweiligen Grabens (107, 207) eine größere Dicke aufweist als zwischen den Seitenwänden des jeweiligen Grabens (107, 207) und der Epitaxieschicht (103, 203).
5. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden
Ansprüche, dadurch gekennzeichnet, dass die bestimmte Höhe zehn bis neunzig Prozent einer Tiefe des jeweiligen Grabens (107, 207) umfasst.
6. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden
Ansprüche, dadurch gekennzeichnet, dass die ersten Ladungsträger n-leitend und die zweiten Ladungsträger p-leitend sind.
7. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden
Ansprüche, dadurch gekennzeichnet, dass das erste Halbleitermaterial SiC und das zweite Halbleitermaterial (109, 209) Poly-Si umfasst.
8. Vertikaler Leistungstransistor (100, 200) nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, dass das dritte Halbleitermaterial SiC umfasst.
9. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden
Ansprüche, dadurch gekennzeichnet, dass die Epitaxieschicht (103, 203) auf einem Halbleitersubstrat (101, 201) angeordnet ist, das SiC umfasst.
10. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden
Ansprüche, dadurch gekennzeichnet, dass der vertikale Leistungstransistor (100, 200) ein MOSFET ist.
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