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WO2016117609A1 - 表示装置 - Google Patents

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WO2016117609A1
WO2016117609A1 PCT/JP2016/051586 JP2016051586W WO2016117609A1 WO 2016117609 A1 WO2016117609 A1 WO 2016117609A1 JP 2016051586 W JP2016051586 W JP 2016051586W WO 2016117609 A1 WO2016117609 A1 WO 2016117609A1
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WO
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gate electrode
region
semiconductor layer
electrode portion
display device
Prior art date
Application number
PCT/JP2016/051586
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English (en)
French (fr)
Inventor
佐藤　敏浩
Original Assignee
株式会社ジャパンディスプレイ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ジャパンディスプレイ filed Critical 株式会社ジャパンディスプレイ
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Priority to CN201680006616.7A priority patent/CN107210013B/zh
Priority to US15/544,117 priority patent/US10283643B2/en
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    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
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    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a display device.
  • Display devices composed of pixels having thin film transistors, such as liquid crystal display devices and organic EL display devices, have become widespread.
  • Patent Document 1 discloses a thin film transistor including a back gate electrode below a semiconductor layer and a front gate electrode above the semiconductor layer.
  • Patent Document 2 discloses a thin film transistor provided with an upper gate electrode and a lower back gate electrode of a semiconductor thin film.
  • JP 2009-43748 A Japanese Patent Laid-Open No. 5-114732
  • the kink phenomenon is a phenomenon in which the Vd-Id characteristic is different from that of a general thin film transistor, and is also called an impact ion phenomenon in which a large amount of hot electrons are generated by a strong electric field at the drain end.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a technique for suppressing the occurrence of a kink phenomenon in a thin film transistor and improving the image quality of a display device.
  • the display device includes a thin film transistor provided in each of a plurality of pixels arranged in a matrix, and the thin film transistor includes a semiconductor layer, a first insulating layer provided below the semiconductor layer, and the semiconductor layer A second insulating layer provided on an upper layer of the semiconductor layer, and a gate electrode facing the semiconductor layer with a space therebetween, wherein the semiconductor layer includes a source region, a drain region, the source region, and the drain region. And a top surface, a bottom surface, and a side surface connected to the top surface and the bottom surface and having a portion included in the channel region, and the gate electrode includes the first insulating layer.
  • the occurrence of the kink phenomenon can be suppressed and the image quality of the display device can be improved.
  • FIG. 3 is a plan view illustrating an example of a pixel circuit according to the first embodiment.
  • FIG. FIG. 3 is a cross-sectional view taken along the line III-III of the pixel circuit shown in FIG. It is a top view which shows an example of the thin-film transistor concerning 1st Embodiment.
  • FIG. 5 is a cross-sectional view taken along the line VV of the thin film transistor shown in FIG. 4. It is a top view which shows another example of a thin-film transistor. It is a top view which shows another example of a thin-film transistor.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII of the thin film transistor shown in FIG. It is a top view which shows another example of a thin-film transistor. It is a top view which shows another example of a thin-film transistor. It is a top view which shows an example of the pixel circuit concerning 2nd Embodiment.
  • FIG. 12 is a cross-sectional view taken along the line XII-XII of the pixel circuit shown in FIG. It is a top view which shows an example of the thin-film transistor concerning 2nd Embodiment.
  • FIG. 14 is a cross-sectional view taken along the line XIV-XIV of the thin film transistor shown in FIG. 13.
  • FIG. 17 is a cross-sectional view taken along the line XVII-XVII of the thin film transistor shown in FIG. It is a top view which shows another example of a thin-film transistor. It is a top view which shows another example of a thin-film transistor. It is a top view which shows another example of a thin-film transistor.
  • FIG. 21 is a cross-sectional view taken along the line XXI-XXI of the thin film transistor shown in FIG. 20.
  • the display device includes a pixel circuit including a thin film transistor such as a liquid crystal display device. Other types of display devices may be used.
  • the organic EL display device includes an array substrate SUB (see FIG. 3), a counter substrate facing the array substrate SUB, a flexible circuit substrate connected to the array substrate SUB, and a driver integrated circuit. Circuit.
  • a color filter is provided on the counter substrate, and a full color display is realized by a combination of the color filter and a white OLED (Organic Light Emitting Diode).
  • a white OLED Organic Light Emitting Diode
  • FIG. 1 is a circuit diagram showing an example of an equivalent circuit of the organic EL display device according to the first embodiment.
  • the circuit shown in FIG. 1 is physically formed on the array substrate SUB (see FIG. 3) or in the driver integrated circuit.
  • a plurality of pixel circuits PC, a plurality of gate signal lines GL, a plurality of data signal lines SL, and a power supply line PL are arranged on the array substrate SUB.
  • the plurality of pixel circuits PC are arranged in a matrix in the display area of the array substrate SUB.
  • Each pixel circuit PC corresponds to one display pixel.
  • One gate signal line GL is provided for each row of the pixel circuits PC, and each of the gate signal lines GL is connected to the pixel circuit PC constituting the corresponding row.
  • One data signal line SL is provided for each column of the pixel circuits PC, and each of the data signal lines SL is connected to the pixel circuit PC constituting the corresponding column.
  • One end of the plurality of gate signal lines GL is connected to the drive circuit YDV, and one end of the plurality of data signal lines SL is connected to the drive circuit XDV.
  • the drive circuit YDV outputs a scanning signal to the gate signal line GL, and the drive circuit XDV supplies the video signal potential corresponding to the display gradation of the pixel to the data signal line SL.
  • Each pixel circuit PC includes a thin film transistor TFT1, a thin film transistor TFT2, a capacitor CS, and a light emitting element LE.
  • the thin film transistor TFT1 is turned on in response to the scanning signal supplied from the gate signal line GL, and at that time, the potential based on the video signal supplied from the data signal line SL is stored in the capacitor CS.
  • the thin film transistor TFT2 controls the amount of current flowing between the source and the drain based on the potential difference stored in the capacitor CS.
  • the light emitting element LE is an OLED and emits light with an intensity corresponding to the amount of current controlled by the thin film transistor TFT2.
  • the source electrode of the thin film transistor TFT2 is connected to the power supply line PL, and the drain electrode is connected to the light emitting element LE.
  • the capacitor CS is provided between the gate electrode and the source electrode of the thin film transistor TFT2.
  • the pixel circuit PC is not limited to that shown in FIG. 1, and may be a pixel circuit PC in which the thin film transistor TFT2 controls the voltage applied to the light emitting element LE.
  • FIG. 2 is a plan view showing an example of the pixel circuit PC according to the first embodiment.
  • 3 is a cross-sectional view taken along the line III-III of the pixel circuit PC shown in FIG.
  • Each of the pixel circuits PC is mainly disposed in a region surrounded by adjacent data signal lines SL and adjacent gate signal lines GL.
  • the power supply line PL is adjacent to the left side of each data signal line SL and extends in the vertical direction.
  • channel semiconductor films SC and SD as elements constituting the pixel circuit PC, channel semiconductor films SC and SD, an upper gate electrode HG, a lower gate electrode LG, and a lateral gate electrode SG (see FIG. 3).
  • the channel semiconductor film SD forms a thin film transistor TFT1 together with a portion of the gate signal line GL that is above the channel semiconductor film SD.
  • the channel semiconductor film SC, the upper gate electrode HG, the lower gate electrode LG, and the lateral gate electrode SG (see FIG. 3) constitute the thin film transistor TFT2.
  • the first capacitor electrode CE1, the second capacitor electrode CE2, and the third capacitor electrode CE3 constitute a capacitor CS.
  • One electrode of the capacitor CS is the second capacitor electrode CE2, and the other electrode is the first capacitor electrode. This corresponds to CE1 and the third capacitor electrode CE3.
  • the first capacitor electrode CE1 is formed integrally with the lower gate electrode LG
  • the second capacitor electrode CE2 is electrically connected to the channel semiconductor film SC via the power line PL
  • the third capacitor electrode CE3 is It is formed integrally with the gate electrode HG.
  • an undercoat UC As shown in FIG. 3, on the array substrate SUB, an undercoat UC, a first conductive layer to be described later, a first gate insulating layer IN1, a semiconductor layer to be described later, a second gate insulating layer IN2, and a first to be described later.
  • 2 conductive layers, an interlayer insulating layer IN3, a third conductive layer described later, a planarization layer PI, a layer including the anode PE, and a layer including the bank BK are stacked in this order.
  • an OLED layer, a cathode layer, a sealing layer, and the like are laminated on the layer including the bank BK.
  • the first conductive layer includes a lower gate electrode LG and a first capacitor electrode CE1, and the semiconductor layer includes a channel semiconductor film SC, a channel semiconductor film SD (see FIG. 2), a second capacitor electrode CE2,
  • the conductive layer includes a gate signal line GL, an upper gate electrode HG, and a third capacitor electrode CE3.
  • the second conductive layer includes a lateral gate electrode SG made of a conductor filling the contact holes CH1 and CH2.
  • the third conductive layer includes a jumper wiring WJ, a power supply line PL (see FIG. 2), and a data signal line SL (see FIG. 2).
  • An OLED layer (not shown) is in contact with the anode PE in the bank opening OP, and a region in contact with the anode PE is a region where the organic EL element emits light.
  • the channel semiconductor film SD is connected to the data signal line SL via the contact hole CH4 on the upper side of the gate signal line GL on the upper side of FIG. 2 when viewed from the center of the pixel circuit PC.
  • the channel semiconductor film SD extends rightward in the drawing from the position of the contact hole CH4, passes under a part of the gate signal line GL (protrusion extending upward), then goes downward, and passes under the gate signal line GL. It extends to the tip.
  • a contact hole CH3 is formed in the upper layer of the extended portion.
  • the channel semiconductor film SC extends to the left and right in the figure slightly above the center of the pixel circuit PC as seen in FIG.
  • the right end of channel semiconductor film SC is connected to power supply line PL through contact hole CHS.
  • the left end of the channel semiconductor film SC is bent slightly upward, and the bent end is connected to the anode PE via the contact hole CHD.
  • the lower gate electrode LG and the upper gate electrode HG are provided so as to planarly overlap a portion excluding an end in a region extending to the left and right of the channel semiconductor film SC.
  • the lower gate electrode LG and the upper gate electrode HG are connected to each other by a lateral gate electrode SG provided on the side of the channel semiconductor film SC and perpendicular to the extending direction of the channel semiconductor film SC (see FIG. 3). .
  • the lateral gate electrode SG is mainly provided in the contact holes CH1 and CH2.
  • the upper gate electrode HG protrudes further upward in FIG. 2 from a position beyond the upper contact hole CH1 in FIG. 2 when viewed from the channel semiconductor film SC.
  • the protruding portion is connected to the jumper wiring WJ in the upper layer through the contact hole CHG, and the jumper wiring WJ is connected to the channel semiconductor film SD through the contact hole CH3.
  • the first capacitor electrode CE1 extends upward from the lower end of the pixel circuit PC (see FIG. 1) as viewed in FIG. 2, and has a shape in which a cutout is provided in a region where the thin film transistor TFT1 is provided with respect to the rectangle.
  • the first capacitor electrode CE1 and the lower gate electrode LG are integrated on the lower side of the contact hole CH2 in FIG.
  • the second capacitor electrode CE2 faces the first capacitor electrode CE1 and is provided so as to overlap in plan view.
  • the second capacitor electrode CE2 extends from slightly above the lower end of the first capacitor electrode CE1 to just before the contact hole CH2 as viewed in FIG. Yes. Second capacitor electrode CE2 is connected to power supply line PL via contact hole CH6.
  • the source of the thin film transistor TFT2 and the second capacitor electrode CE2 are electrically connected via the power line PL.
  • the second capacitor electrode CE2 may be directly connected to the source-side end of the channel semiconductor film SC.
  • the third capacitor electrode CE3 extends slightly upward from the lower end of the second capacitor electrode CE2.
  • the third capacitor electrode CE3 has a shape in which a notch is provided in a certain region of the thin film transistor TFT1 with respect to a rectangle.
  • the third capacitor electrode CE3 and the upper gate electrode HG are integrated on the lower side of the contact hole CH2 in FIG.
  • the first capacitor electrode CE1 and the second capacitor electrode CE2 are electrically connected via a lateral gate electrode SG (see FIG. 3), whereby the capacitor CS has a sandwich structure, and only two electrodes The capacitance of the capacitor is larger than when facing each other.
  • FIG. 4 is a plan view showing an example of the thin film transistor TFT2 according to the first embodiment
  • FIG. 5 is a cross-sectional view taken along the line VV of the thin film transistor TFT2 shown in FIG. 4 and 5 are diagrams showing the thin film transistor TFT2 alone excluding the electrodes constituting the capacitor CS.
  • the description of the undercoat UC is omitted.
  • the channel semiconductor film SC extends from the drain end in contact with the anode PE through the contact hole CHD to the source end in contact with the power supply line PL through the contact hole CHS.
  • the channel portion between the source end and the drain end has a band shape in plan view.
  • a portion overlapping the lower gate electrode LG or the upper gate electrode HG in a planar manner is a channel region, and a portion closer to the drain end than the channel region is a drain region, A region closer to the source than the channel region is referred to as a source region.
  • the lower gate electrode LG, the upper gate electrode HG, and the lateral gate electrode SG constitute a gate electrode of the thin film transistor TFT2.
  • the lower gate electrode LG faces the channel semiconductor film SC below via the gate insulating layer IN1
  • the upper gate electrode HG faces the channel semiconductor film SC above via the gate insulating layer IN2.
  • the lateral gate electrode SG opposes in a direction orthogonal to the direction in which the channel semiconductor film SC extends from the source region to the drain region and on the side of the channel semiconductor film SC (hereinafter referred to as “width direction”).
  • the lateral gate electrode SG connects the lower gate electrode LG and the upper gate electrode HG.
  • the direction in which the channel semiconductor film SC extends from the source region toward the drain region is the direction between the source region and the drain region with respect to the channel semiconductor film SC.
  • this direction is referred to as “the direction in which the channel semiconductor film SC extends”. Also described.
  • the gate insulating layer IN1 and the gate insulating layer IN2 there is no semiconductor film between the gate insulating layer IN1 and the gate insulating layer IN2, and there are portions where they are stacked. This part is called a laminated part.
  • the upper surface of the gate insulating layer IN1 and the lower surface of the gate insulating layer IN2 are in contact with each other.
  • a part of the stacked portion is interposed between the channel semiconductor film SC and the lateral gate electrode SG, and prevents the channel semiconductor film SC and the lateral gate electrode SG from being electrically connected.
  • the channel region of the channel semiconductor film SC includes an overlapping opposing region that faces both the lower gate electrode LG and the upper gate electrode HG, and a one-side opposing region that faces only one of the lower gate electrode LG and the upper gate electrode HG.
  • the one-side facing region in the direction in which the channel semiconductor film SC extends is on both sides of the overlapping facing region. In other words, in plan view, both ends (ends on the source region side and drain region side) of the channel semiconductor film SC in the direction between the source region and the drain region are from the upper gate electrode HG and the lower gate electrode LG. It protrudes.
  • the first position where the channel semiconductor film SC protrudes from the lower gate electrode LG is shifted from the second position where the channel semiconductor film SC protrudes from the upper gate electrode HG.
  • the first position is outside the second position in the direction in which the channel semiconductor film SC extends, and the length of the lower gate electrode LG in the extending direction is the length of the upper gate electrode HG. Greater than the length in that direction.
  • the lower gate electrode LG has a size that exceeds the portion facing the entire upper gate electrode HG.
  • the relationship between the upper gate electrode HG and the lower gate electrode LG may be different from the example of FIG.
  • the second position is located outside the first position in the direction in which the channel semiconductor film SC extends, and the length of the lower gate electrode LG in the extending direction is smaller than the length of the upper gate electrode HG in the direction. Also good.
  • the upper gate electrode HG has a size exceeding the portion facing the entire lower gate electrode LG.
  • Contact holes CH1 and CH2 are provided in the stacked portion.
  • the contact holes CH1 and CH2 face both sides of the channel semiconductor film SC as viewed in the width direction.
  • the contact hole CH1 is below the channel semiconductor film SC
  • the contact hole CH2 is above the channel semiconductor film SC.
  • Each of the contact holes CH1 and CH2 has a shape that continuously extends along the channel semiconductor film SC and penetrates the stacked portion. In the direction in which the channel semiconductor film SC extends, the length of each of the contact holes CH1 and CH2 is shorter than the length of the upper gate electrode HG, and each end of the contact holes CH1 and CH2 has an upper gate electrode HG (lower) in plan view. The smaller one of the gate electrode LG and the upper gate electrode HG).
  • the region of the lower gate electrode LG facing the channel semiconductor film SC is the first region
  • the region of the upper gate electrode HG facing the channel semiconductor film SC is the second region
  • the region of the lateral gate electrode SG is the channel.
  • both ends of the third region are inside the first region and the second region in the direction in which the channel semiconductor film SC extends.
  • the lateral gate electrode SG is provided in the contact holes CH1 and CH2.
  • the lateral gate electrode SG is formed by filling the contact holes CH1 and CH2 with the metal constituting the second conductive layer when forming the second conductive layer including the upper gate electrode HG. Therefore, the lateral gate electrode SG is opposed to both sides of the channel semiconductor film SC in the width direction.
  • the gate electrode exists above, below, and in the width direction of the channel semiconductor film SC, and the thin film transistor TFT2 can be driven with a lower voltage than in the case where there is no gate electrode in the width direction.
  • the drive voltage By reducing the drive voltage, the occurrence of the kink phenomenon can be suppressed.
  • FIG. 6 is a plan view showing another example of the thin film transistor TFT2.
  • the order of the layers constituting the thin film transistor TFT2 shown in FIG. 6 is the same as that of the example of FIG. 5, and the same applies to other examples and other embodiments unless otherwise specified.
  • the example of FIG. 6 differs from the example of FIG. 4 in that both ends of the contact holes CH1 and CH2 are outside the both ends of the lower gate electrode LG and the upper gate electrode in the direction in which the channel semiconductor film SC extends. On the inside of both ends.
  • the lateral gate electrode SG may be formed in a region where the contact holes CH1 and CH2 and the upper gate electrode HG overlap each other in plan view, or may be formed in the entire region of the contact holes CH1 and CH2. Good.
  • the lateral gate electrode SG can be made longer, whereby the drive voltage can be further reduced as compared with the example of FIG. 4 and the kink phenomenon can be suppressed.
  • the lateral gate electrode SG formed in the thin film transistor TFT2 may face only one side of the channel semiconductor film SC when viewed in the width direction.
  • FIG. 7 is a plan view showing another example of the thin film transistor TFT2
  • FIG. 8 is a cross-sectional view of the thin film transistor TFT2 shown in FIG. 7 taken along the line VIII-VIII.
  • the contact hole CH2 does not exist above the channel semiconductor film SC as seen in FIG. 7, and the lateral gate electrode SG is provided only inside the contact hole CH1. It has been. 7 and 8 can also suppress the kink phenomenon.
  • the lateral gate electrode SG in the contact hole CH2 may be eliminated as in the examples shown in FIGS.
  • the lateral gate electrode SG formed in the thin film transistor TFT2 may not be continuously formed in the direction in which the channel semiconductor film SC extends.
  • FIG. 9 is a plan view showing another example of the thin film transistor TFT2. The cross section taken along the line VV in FIG. 9 is the same as FIG.
  • the channel semiconductor film SC is composed of five parts that are aligned in the extending direction and are spaced apart from each other. Accordingly, the lateral gate electrode SG formed inside the contact hole CH1 and the contact hole CH2 is provided intermittently. Each of the contact hole CH1 and the contact hole CH2 is provided intermittently.
  • the lateral gate electrode SG located on one side in the width direction of the channel semiconductor film SC is composed of a plurality of portions arranged in the direction in which the channel semiconductor film SC extends and spaced apart from each other.
  • the number of this part may differ from what is shown in FIG. Only the contact hole CH1 or only the contact hole CH2 may be formed intermittently. Further, at least one of the contact holes CH1 and CH2 in other examples may be formed intermittently.
  • FIG. 10 is a plan view showing another example of the thin film transistor TFT2.
  • the thin film transistor shown in FIG. 10 is different from the example of FIG. 4 in that the upper gate electrode HG has a cutout so that a region facing the channel semiconductor film SC is interrupted halfway when viewed in the direction in which the channel semiconductor film SC extends.
  • the region of the upper gate electrode HG that faces the channel semiconductor film SC is divided into a plurality of partial regions that are aligned in the direction in which the channel semiconductor film SC extends by notches.
  • the region of the upper gate electrode HG that faces the channel semiconductor film SC is divided into two partial regions.
  • Each partial region is connected to the wiring WG via the contact hole CHG by a region below the partial region of the upper gate electrode HG in FIG.
  • a portion of the lateral gate electrode SG is provided on both sides of each partial region viewed in the width direction, and the number of portions of the lateral gate electrode SG is a number obtained by multiplying the number of partial regions by 2.
  • both ends of the portion of the lateral gate electrode SG are inside the ends of the partial region including the region facing the portion.
  • the cutout may be provided in the lower gate electrode LG, or the cutout may be combined with another example.
  • FIG. 11 is a plan view showing an example of the pixel circuit PC according to the second embodiment.
  • 12 is a cross-sectional view taken along the line XII-XII of the pixel circuit PC shown in FIG.
  • the point that the contact holes CH1 and CH2 do not exist in FIG. 11 with respect to FIG. 2 is a major difference from the first embodiment. This is because the lateral gate electrode SG is formed without using the contact holes CH1 and CH2.
  • the channel semiconductor film SC and the second capacitor electrode CE2 are connected in the same layer.
  • the region where the gate insulating layers IN1, IN2 are formed is different from that of the first embodiment.
  • the gate insulating layers IN1 and IN2 are left only in areas where there is a high necessity such as the vicinity of the channel semiconductor film SC and the area where the capacitor CS is formed.
  • the lateral gate electrode SG is formed by forming a metal film of a second conductive layer that covers the side surface of the step at the end of the remaining region of the gate insulating layers IN1 and IN2.
  • the lower gate electrode LG has a protruding region protruding from the gate insulating layers IN1 and IN2 in the width direction of the channel semiconductor film SC, and the lateral gate electrode SG is connected to the lower gate electrode LG in the protruding region.
  • FIG. 13 is a plan view showing an example of the thin film transistor TFT2 according to the second embodiment.
  • 14 is a cross-sectional view taken along the line XIV-XIV of the thin film transistor TFT2 shown in FIG.
  • the thin film transistor TFT2 shown in FIGS. 13 and 14 is an example in the case where the capacitor CS does not exist unlike the examples of FIGS. 11 and 12, but may be combined with the capacitor CS.
  • gate insulating layers IN1 and IN2 are also illustrated.
  • the lower gate electrode LG has a protruding region protruding from the gate insulating layers IN1, IN2 in the width direction of the channel semiconductor film SC.
  • the lower gate electrode LG is connected to the lateral gate electrode SG in the protruding region.
  • a region surrounding the channel semiconductor film SC in the gate insulating layers IN1 and IN2 has an island shape.
  • the outer shape of the region surrounding the channel region of the channel semiconductor film SC in the gate insulating layers IN1 and IN2 has a certain width in the width direction from the channel region, and the lateral gate is in contact with the outside of the outer shape.
  • An electrode SG is formed.
  • the gate insulating layers IN1 and IN2 are provided so as to avoid the side opposite to the channel semiconductor film SC as viewed from the lateral gate electrode SG, and the lateral gate electrode as viewed from the channel semiconductor film SC.
  • the lower gate electrode LG and the region of the second conductive layer are in contact with each other.
  • the region of the second conductive layer is connected to the horizontal gate electrode SG in the same layer.
  • an organic EL display device according to a third embodiment of the present invention will be described.
  • a structure for suppressing hole accumulation is provided in the channel region.
  • the following description will focus on portions of the organic EL display device according to the third embodiment that are different from the first embodiment.
  • FIG. 15 is a plan view showing an example of the pixel circuit PC according to the third embodiment. 15 is different from FIG. 2 in that the channel semiconductor film SC is also branched upward in FIG. 15 in the channel region, and is electrically connected to the source region via the power line PL. It is. Further, the contact hole CH1 is provided to avoid the branched channel semiconductor film SC.
  • FIG. 16 is a plan view showing an example of the thin film transistor TFT2 according to the third embodiment.
  • 17 is a cross-sectional view taken along the line XVII-XVII of the thin film transistor TFT2 shown in FIG.
  • the thin film transistor TFT2 shown in FIG. 16 differs from that shown in FIG. 15 in the following four points.
  • the first is that a portion connected to the capacitor CS is not included.
  • the direction in which the channel semiconductor film SC branches and extends is opposite to the contact hole CHG.
  • the lateral gate electrode SG contact hole
  • the fourth point is that the branch destination is electrically connected to the drain region via the wiring WD.
  • the thin film transistor TFT2 according to the third embodiment also has an effect of suppressing hole accumulation.
  • the wiring WS is in contact with the source end of the channel semiconductor film SC through the contact hole CHS, and the wiring WG is in contact with the wiring WG through the contact hole CHG.
  • the channel semiconductor film SC has a branch portion BR that branches in the width direction in the channel region.
  • the shape of the channel semiconductor film SC is T-shaped.
  • the branch portion BR is connected to the wiring WD through the contact hole CHH, and the wiring WD is connected to the drain region of the channel semiconductor film SC through the contact hole CHD.
  • the branch portion BR may be connected to the source region via the wiring WS.
  • the branch portion BR includes a channel region to which the signal potential of the gate electrode is applied (referred to as a branch channel region).
  • the branch channel region branches from the channel region, and planarly overlaps one of the upper gate electrode HG and the lower gate electrode LG.
  • the lower gate electrode LG has a gate branch portion that branches to face the branch portion BR. Thereby, the branch channel region continues to the vicinity of the contact hole CHH.
  • the upper gate electrode HG is rectangular, and the outer shape of the upper gate electrode HG is surrounded by the outer shape of the lower gate electrode LG. Similar to the example of FIG.
  • both ends of the channel semiconductor film SC protrude from the upper gate electrode HG and the lower gate electrode LG in the direction in which the channel semiconductor film SC extends from the source end to the drain end. Further, in plan view, the first position where the channel semiconductor film SC protrudes from the lower gate electrode LG is outside the second position where it protrudes from the upper gate electrode HG. Note that this channel branch may be combined with another example of the thin film transistor TFT2.
  • FIG. 18 is a plan view showing another example of the thin film transistor TFT2.
  • the upper gate electrode HG is provided so as to cover the region of the lower gate electrode LG excluding the gate branching portion.
  • the upper gate electrode HG is rectangular, and the outer shape of the upper gate electrode HG surrounds the region of the lower gate electrode LG excluding the wiring to the gate branch portion and the contact hole CHG.
  • the second position where the channel semiconductor film SC protrudes from the upper gate electrode HG is outside the first position where it protrudes from the lower gate electrode LG.
  • the light falling on the channel region of the channel semiconductor film SC is reduced, and the characteristics of the thin film transistor TFT2 are further stabilized.
  • FIG. 19 is a plan view showing another example of the thin film transistor TFT2.
  • the contact hole CH2 is provided in the direction of the contact hole CHH when viewed from the channel region of the channel semiconductor film SC.
  • the contact hole CH2 is provided intermittently in the two regions so as to avoid the branch part BR of the channel semiconductor film SC.
  • a lateral gate electrode SG is provided in the contact holes CH1 and CH2, and the lateral gate electrode SG exists on both sides of the channel region of the channel semiconductor film SC in the width direction.
  • FIG. 20 is a plan view showing another example of the thin film transistor TFT2.
  • FIG. 21 is a cross-sectional view taken along the line XXI-XXI of the thin film transistor TFT2 shown in FIG. 20 and 21, a hot carrier removal wiring is connected under the channel region instead of the branch portion BR of the channel semiconductor film SC.
  • the lower gate electrode LG has a notch.
  • the notch of the lower gate electrode LG is provided from the contact hole CHH side toward the center position of the channel region.
  • the upper gate electrode has a rectangular shape with a cutout from one side in the width direction.
  • the region of the lower gate electrode LG that faces the channel semiconductor film SC is divided into a plurality of partial regions that are aligned in the direction in which the channel semiconductor film SC extends by notches. For each of the partial regions, contact holes CH1 and CH2 are provided so as to sandwich the partial region when viewed in the width direction.
  • a wiring WC that is separated from the lower gate electrode LG and is in the same layer as the lower gate electrode LG is provided, and the wiring WC is connected to the wiring WD.
  • the contact hole CHH extends below the center of the channel region of the channel semiconductor film SC.
  • the wiring WC is in contact with the lower surface of the channel semiconductor film SC through a contact hole CHC provided below the center of the channel region, and the wiring WC and the channel semiconductor film SC are electrically connected. Note that the wiring WC may be electrically connected to the wiring WS.
  • the notch may be provided in the upper gate electrode HG.
  • the cutout of the upper gate electrode HG is provided from the contact hole CHH side toward the center position of the channel region.
  • the upper gate electrode HG corresponds to the planar shape of the lower gate electrode LG in FIG.
  • the shape of the upper gate electrode HG is a shape in which a cutout is provided in a rectangle from one side in the width direction, and a region from one side in the width direction to the wiring WG is provided.
  • a wiring WC in the same layer as the upper gate electrode HG is provided, and the wiring WC extends from the contact hole CHH connected to the wiring WD to the center of the channel region of the channel semiconductor film SC. It extends to the top.
  • the wiring WC is in contact with the upper surface of the channel semiconductor film SC through a contact hole CHC provided on the center of the channel region, and the wiring WC and the channel semiconductor film SC are electrically connected.
  • the gate insulating layer may be formed by growing an oxide film on the surface and side surfaces of the channel semiconductor film SC with a laser or the like.
  • the thickness of the side surface of the channel semiconductor film SC can be controlled with high accuracy, and the manufacturing margin can be increased as compared with the formation of the contact hole.

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Abstract

　キンク現象の発生を抑え、表示装置の画質を向上させること。　表示装置は、画素に設けられた薄膜トランジスタを有する。薄膜トランジスタは、半導体層（ＳＣ）と、半導体層（ＳＣ）の下に設けられた第１絶縁層（ＩＮ１）と、半導体層（ＳＣ）の上に設けられた第２絶縁層（ＩＮ２）と、半導体層（ＳＣ）に間隔をあけて対向するゲート電極（ＬＧ、ＨＧ、ＳＧ）と、を有する。ゲート電極は、半導体層（ＳＣ）の下面と対向する第１ゲート電極部（ＬＧ）と、半導体層（ＳＣ）の上面と対向する第２ゲート電極部（ＨＧ）と、半導体層（ＳＣ）の側面と対向して第１ゲート電極部（ＬＧ）及び第２ゲート電極部（ＨＧ）に接続する第３ゲート電極部（ＳＧ）と、を含む。半導体層（ＳＣ）の周囲に、第１絶縁層（ＩＮ１）及び第２絶縁層（ＩＮ２）とが互いに積層する積層部を有する。積層部の一部が半導体層（ＳＣ）の側面と第３ゲート電極部（ＳＧ）との間に位置する。

Description

表示装置
　本発明は表示装置に関する。
　液晶表示装置や有機ＥＬ表示装置など、薄膜トランジスタを有する画素により構成される表示装置が普及している。
　特許文献１には、半導体層の下にあるバックゲート電極と、半導体層の上にあるフロントゲート電極とを含む薄膜トランジスタが開示されている。特許文献２には、半導体薄膜の上方のゲート電極と、下方のバックゲート電極とが設けられた薄膜トランジスタが開示されている。
特開２００９－４３７４８号公報 特開平５－１１４７３２号公報
　近年の表示装置は高精細化が求められており、それによって画素のサイズが小さくなってきている。画素が小さくなると薄膜トランジスタを配置するスペースが減少し、小さなサイズのトランジスタで電流を制御する際に問題となるキンク（Ｋｉｎｋ）現象がより発生しやすくなっている。ここで、キンク現象は、Ｖｄ－Ｉｄ特性が一般的な薄膜トランジスタと異なってしまう現象であり、ドレイン端の強電界でホットエレクトロンが大量に発生するインパクトイオン現象とも言われている。この時余剰となるホールがゲート下に蓄積されたホールアキュミュレーションの状態となる現象、すなわちキンク現象が発生すると、薄膜トランジスタの特性のばらつきが大きくなり、画質の悪化が生じる。
　本発明は上記課題を鑑みてなされたものであって、その目的は、薄膜トランジスタにおけるキンク現象の発生を抑え、表示装置の画質を向上させる技術を提供することにある。
　本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
　表示装置は、マトリクス状に配置された複数の画素の各々に設けられた薄膜トランジスタを有し、前記薄膜トランジスタは、半導体層と、前記半導体層の下層に設けられた第１絶縁層と、前記半導体層の上層に設けられた第２絶縁層と、前記半導体層に間隔をあけて対向するゲート電極と、を有し、前記半導体層は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間にあるチャネル領域とを含み、且つ上面と、下面と、前記上面と前記下面とに接続すると共に前記チャネル領域に含まれる部分を有する側面とを備え、前記ゲート電極は、前記第１絶縁層を介して前記半導体層の前記下面に対向する第１ゲート電極部と、前記第２絶縁層を介して前記半導体層の前記上面に対向する第２ゲート電極部と、前記半導体層の前記側面に対向すると共に、前記第１ゲート電極部及び前記第２ゲート電極部に接する第３ゲート電極部と、を含み、前記半導体層の周囲に、前記第１絶縁層と前記第２絶縁層とが互いに積層する積層部を備え、前記積層部の一部が、前記半導体層の前記側面と前記第３ゲート電極部との間に位置する。
　本発明によれば、キンク現象の発生を抑え、表示装置の画質を向上させることができる。
第１の実施形態にかかる有機ＥＬ表示装置の等価回路の一例を示す回路図である。 第１の実施形態にかかる画素回路の一例を示す平面図である。 図２に示す画素回路のIII－III切断線における断面図である。 第１の実施形態にかかる薄膜トランジスタの一例を示す平面図である。 図４に示す薄膜トランジスタのＶ－Ｖ切断線における断面図である。 薄膜トランジスタの他の一例を示す平面図である。 薄膜トランジスタの他の一例を示す平面図である。 図７に示す薄膜トランジスタのVIII－VIII切断線における断面図である。 薄膜トランジスタの他の一例を示す平面図である。 薄膜トランジスタの他の一例を示す平面図である。 第２の実施形態にかかる画素回路の一例を示す平面図である。 図１１に示す画素回路のXII－XII切断線における断面図である。 第２の実施形態にかかる薄膜トランジスタの一例を示す平面図である。 図１３に示す薄膜トランジスタのXIV－XIV切断線における断面図である。 第３の実施形態にかかる画素回路の一例を示す平面図である。 第３の実施形態にかかる薄膜トランジスタの一例を示す平面図である。 図１６に示す薄膜トランジスタのXVII－XVII切断線における断面図である。 薄膜トランジスタの他の一例を示す平面図である。 薄膜トランジスタの他の一例を示す平面図である。 薄膜トランジスタの他の一例を示す平面図である。 図２０に示す薄膜トランジスタのXXI－XXI切断線における断面図である。
　以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。以下では、本発明の実施形態として、表示装置の一種である有機ＥＬ表示装置に本発明を適用した場合の例について説明するが、表示装置は、液晶表示装置など、薄膜トランジスタを含む画素回路を有する他の種類の表示装置であってもよい。
［第１の実施形態］
　本発明の第１の実施形態にかかる有機ＥＬ表示装置は、アレイ基板ＳＵＢ（図３参照）と、アレイ基板ＳＵＢに対向する対向基板と、アレイ基板ＳＵＢに接続されるフレキシブル回路基板と、ドライバ集積回路とを含む。対向基板にカラーフィルタが設けられ、カラーフィルタと白色ＯＬＥＤ（Organic Light Emitting Diode）との組合せによりフルカラー表示が実現される。白色ＯＬＥＤの代わりにＲＧＢ等のそれぞれの色を発光する発光素子を用いる場合には、対向基板およびカラーフィルタは存在しなくてもよい。
　図１は、第１の実施形態にかかる有機ＥＬ表示装置の等価回路の一例を示す回路図である。図１に示す回路は、物理的にはアレイ基板ＳＵＢ（図３参照）上やドライバ集積回路内に形成されている。アレイ基板ＳＵＢ上には、複数の画素回路ＰＣ、複数のゲート信号線ＧＬ、複数のデータ信号線ＳＬ、電源線ＰＬが配置されている。複数の画素回路ＰＣは、アレイ基板ＳＵＢの表示領域内にマトリクス状に配置されている。画素回路ＰＣはそれぞれ１つの表示画素に相当する。画素回路ＰＣの行につき１本のゲート信号線ＧＬが設けられており、ゲート信号線ＧＬのそれぞれは対応する行を構成する画素回路ＰＣに接続されている。また画素回路ＰＣの列につき１本のデータ信号線ＳＬが設けられており、データ信号線ＳＬのそれぞれは対応する列を構成する画素回路ＰＣに接続されている。また、複数のゲート信号線ＧＬの一端は駆動回路ＹＤＶに接続され、複数のデータ信号線ＳＬの一端は駆動回路ＸＤＶに接続されている。駆動回路ＹＤＶはゲート信号線ＧＬに走査信号を出力し、駆動回路ＸＤＶは、画素の表示階調に応じた映像信号の電位をデータ信号線ＳＬに供給する。
　画素回路ＰＣのそれぞれは、薄膜トランジスタＴＦＴ１、薄膜トランジスタＴＦＴ２、キャパシタＣＳ、発光素子ＬＥを含む。薄膜トランジスタＴＦＴ１はゲート信号線ＧＬから供給される走査信号に応じてオンになり、その際にデータ信号線ＳＬから供給される映像信号に基づく電位をキャパシタＣＳに記憶させる。薄膜トランジスタＴＦＴ２はキャパシタＣＳに記憶された電位差に基づいてソースとドレインとの間を流れる電流の量を制御する。発光素子ＬＥはＯＬＥＤであり、薄膜トランジスタＴＦＴ２が制御する電流の量に応じた強さで発光する。薄膜トランジスタＴＦＴ２はＰチャネル型であるので、薄膜トランジスタＴＦＴ２のソース電極は電源線ＰＬに接続され、ドレイン電極は発光素子ＬＥに接続される。またキャパシタＣＳは薄膜トランジスタＴＦＴ２のゲート電極とソース電極との間に設けられている。なお、画素回路ＰＣは図１に示すものには限られず、薄膜トランジスタＴＦＴ２が発光素子ＬＥにかかる電圧を制御するような画素回路ＰＣであってもよい。
　図２は、第１の実施形態にかかる画素回路ＰＣの一例を示す平面図である。図３は、図２に示す画素回路ＰＣのIII－III切断線における断面図である。画素回路ＰＣのそれぞれは、主に隣り合うデータ信号線ＳＬと隣り合うゲート信号線ＧＬとにより囲まれた領域に配置されている。また電源線ＰＬはデータ信号線ＳＬのそれぞれの左側に隣接し上下方向に延びている。アレイ基板ＳＵＢ上の画素回路ＰＣが形成される領域には、画素回路ＰＣを構成する要素として、チャネル半導体膜ＳＣ，ＳＤ、上ゲート電極ＨＧ、下ゲート電極ＬＧ、横ゲート電極ＳＧ（図３参照）、第１のキャパシタ電極ＣＥ１、第２のキャパシタ電極ＣＥ２、第３のキャパシタ電極ＣＥ３、陽極ＰＥ、図３に示すようにバンク開口ＯＰが形成されたバンクＢＫが配置されている。チャネル半導体膜ＳＤは、ゲート信号線ＧＬのうちチャネル半導体膜ＳＤの上にある部分とともに薄膜トランジスタＴＦＴ１を構成している。チャネル半導体膜ＳＣ、上ゲート電極ＨＧ、下ゲート電極ＬＧ、横ゲート電極ＳＧ（図３参照）は薄膜トランジスタＴＦＴ２を構成している。第１のキャパシタ電極ＣＥ１、第２のキャパシタ電極ＣＥ２、第３のキャパシタ電極ＣＥ３はキャパシタＣＳを構成し、キャパシタＣＳの一方の電極は第２のキャパシタ電極ＣＥ２、他方の電極は第１のキャパシタ電極ＣＥ１および第３のキャパシタ電極ＣＥ３に対応する。第１のキャパシタ電極ＣＥ１は下ゲート電極ＬＧと一体的に形成され、第２のキャパシタ電極ＣＥ２はチャネル半導体膜ＳＣに電源線ＰＬを介して電気的に接続され、第３のキャパシタ電極ＣＥ３は上ゲート電極ＨＧと一体的に形成されている。
　図３に示すように、アレイ基板ＳＵＢ上には、アンダーコートＵＣ、後述する第１の導電層、第１のゲート絶縁層ＩＮ１、後述する半導体層、第２のゲート絶縁層ＩＮ２、後述する第２の導電層、層間絶縁層ＩＮ３、後述する第３の導電層、平坦化層ＰＩ、陽極ＰＥを含む層、バンクＢＫを含む層の順に積層されている。また図示していないが、バンクＢＫを含む層の上にＯＬＥＤ層、陰極の層、封止層等も積層されている。なお、バンクＢＫのない部分をバンク開口ＯＰと呼び、バンク開口ＯＰでは陽極ＰＥがバンクＢＫから露出している。第１の導電層は下ゲート電極ＬＧおよび第１のキャパシタ電極ＣＥ１を含み、半導体層はチャネル半導体膜ＳＣ、チャネル半導体膜ＳＤ（図２参照）、第２のキャパシタ電極ＣＥ２を含み、第２の導電層はゲート信号線ＧＬ、上ゲート電極ＨＧ、第３のキャパシタ電極ＣＥ３を含む。また第２の導電層は、コンタクトホールＣＨ１，ＣＨ２に充填される導電体からなる横ゲート電極ＳＧを含む。第３の導電層は、ジャンパ配線ＷＪ、電源線ＰＬ（図２参照）、データ信号線ＳＬ（図２参照）を含む。図示しないＯＬＥＤ層はバンク開口ＯＰにおいて陽極ＰＥと接触しており、陽極ＰＥと接触する領域は有機ＥＬ素子が発光する領域である。
　チャネル半導体膜ＳＤは、画素回路ＰＣの中央からみて図２の上側にあるゲート信号線ＧＬのさらに上側でデータ信号線ＳＬとコンタクトホールＣＨ４を介して接続している。チャネル半導体膜ＳＤはコンタクトホールＣＨ４の位置から図中右方向に延び、ゲート信号線ＧＬの一部（上に延びる突起）の下をくぐった後に下方向に向かい、ゲート信号線ＧＬの下をくぐった先まで延びている。その延びている先の部分の上層にはコンタクトホールＣＨ３が形成されている。
　チャネル半導体膜ＳＣは図２でみて画素回路ＰＣの中央よりやや上を図中左右に延びる。チャネル半導体膜ＳＣの右端は電源線ＰＬとコンタクトホールＣＨＳを介して接続される。チャネル半導体膜ＳＣの左端は上方へ少し屈曲し、屈曲した先は陽極ＰＥとコンタクトホールＣＨＤを介して接続される。下ゲート電極ＬＧおよび上ゲート電極ＨＧは、チャネル半導体膜ＳＣの左右に延びる領域のうち端を除く部分と平面的に重なるように設けられている。下ゲート電極ＬＧおよび上ゲート電極ＨＧはチャネル半導体膜ＳＣの側方であって、チャネル半導体膜ＳＣの延びる方向に直交する方向に設けられた横ゲート電極ＳＧにより接続されている（図３参照）。横ゲート電極ＳＧは、主にコンタクトホールＣＨ１，ＣＨ２の中に設けられている。上ゲート電極ＨＧはチャネル半導体膜ＳＣからみて図２の上側のコンタクトホールＣＨ１を超えた位置からさらに図２の上側に突出している。その突出した部分は、上層にあるジャンパ配線ＷＪとコンタクトホールＣＨＧを介して接続され、ジャンパ配線ＷＪはコンタクトホールＣＨ３を介してチャネル半導体膜ＳＤに接続されている。
　第１のキャパシタ電極ＣＥ１は図２でみて画素回路ＰＣ（図１参照）の下の端から上に延びており、矩形に対し薄膜トランジスタＴＦＴ１のある領域に切り欠きが設けられた形状である。コンタクトホールＣＨ２より図２の下側で第１のキャパシタ電極ＣＥ１と下ゲート電極ＬＧとが一体化している。第２のキャパシタ電極ＣＥ２は第１のキャパシタ電極ＣＥ１に対向し、平面的に重なるように設けられ、図２でみて第１のキャパシタ電極ＣＥ１の下端より少し上からコンタクトホールＣＨ２の手前まで延びている。第２のキャパシタ電極ＣＥ２はコンタクトホールＣＨ６を介して電源線ＰＬに接続されている。これにより、電源線ＰＬを介して薄膜トランジスタＴＦＴ２のソースと第２のキャパシタ電極ＣＥ２とが電気的に接続されている。ここで、第２のキャパシタ電極ＣＥ２は、チャネル半導体膜ＳＣのソース側の端と直接接続されていてもよい。第３のキャパシタ電極ＣＥ３は図２でみて第２のキャパシタ電極ＣＥ２の下端より少し上から上に向かって延びている。第３のキャパシタ電極ＣＥ３は矩形に対し薄膜トランジスタＴＦＴ１のある領域に切り欠きが設けられた形状を有する。コンタクトホールＣＨ２より図２の下側で第３のキャパシタ電極ＣＥ３と上ゲート電極ＨＧとが一体化している。第１のキャパシタ電極ＣＥ１と第２のキャパシタ電極ＣＥ２とは横ゲート電極ＳＧ（図３参照）を介して電気的に接続されており、これによりキャパシタＣＳはサンドイッチ構造を有し、単に２つの電極を対向させる場合よりキャパシタの容量が大きい。
　次に薄膜トランジスタＴＦＴ２の構造についてさらに詳細に説明する。図４は第１の実施形態にかかる薄膜トランジスタＴＦＴ２の一例を示す平面図であり、図５は、図４に示す薄膜トランジスタＴＦＴ２のＶ－Ｖ切断線における断面図である。図４および５は、キャパシタＣＳを構成する電極を除いた薄膜トランジスタＴＦＴ２単体を示す図である。なお、図５ではアンダーコートＵＣの記載を省略している。
　チャネル半導体膜ＳＣは、コンタクトホールＣＨＤを介して陽極ＰＥに接するドレイン端から、コンタクトホールＣＨＳを介して電源線ＰＬに接するソース端まで延びている。ソース端とドレイン端の間にあるチャネル部分は平面的にみて帯状である。ここでは、チャネル半導体膜ＳＣのソース端からドレイン端までの領域のうち、下ゲート電極ＬＧまたは上ゲート電極ＨＧと平面的に重なる部分をチャネル領域、チャネル領域よりドレイン端側の部分をドレイン領域、チャネル領域よりソース側の領域をソース領域と記載する。
　下ゲート電極ＬＧ、上ゲート電極ＨＧおよび横ゲート電極ＳＧは薄膜トランジスタＴＦＴ２のゲート電極を構成する。下ゲート電極ＬＧはチャネル半導体膜ＳＣに下方でゲート絶縁層ＩＮ１を介して対向し、上ゲート電極ＨＧはチャネル半導体膜ＳＣに上方でゲート絶縁層ＩＮ２を介して対向する。横ゲート電極ＳＧはソース領域からドレイン領域に向けてチャネル半導体膜ＳＣが延びる方向に直交する方向かつチャネル半導体膜ＳＣの側方（以下では「幅方向」と記載する）で対向する。横ゲート電極ＳＧは下ゲート電極ＬＧと上ゲート電極ＨＧとを接続する。ソース領域からドレイン領域に向けてチャネル半導体膜ＳＣが延びる方向はチャネル半導体膜ＳＣに対してソース領域とドレイン領域との間の方向であり、以下ではこの方向を「チャネル半導体膜ＳＣが延びる方向」とも記載する。
　ここで、ゲート絶縁層ＩＮ１とゲート絶縁層ＩＮ２との間に半導体膜がなく、互いに積層する部分が存在する。この部分を積層部とよぶ。積層部では、ゲート絶縁層ＩＮ１の上面とゲート絶縁層ＩＮ２の下面とが接する。積層部の一部は、チャネル半導体膜ＳＣと横ゲート電極ＳＧとの間に介在し、チャネル半導体膜ＳＣと横ゲート電極ＳＧとが電気的に接続することを妨げている。
　チャネル半導体膜ＳＣのうちチャネル領域は、下ゲート電極ＬＧおよび上ゲート電極ＨＧの両方に対向する重畳対向領域と、下ゲート電極ＬＧおよび上ゲート電極ＨＧのうち一方のみと対向する片側対向領域とを含み、チャネル半導体膜ＳＣが延びる方向について片側対向領域は、重畳対向領域の両側にある。見方を変えると、平面的にみて、ソース領域とドレイン領域との間の方向についてチャネル半導体膜ＳＣの両端（ソース領域側およびドレイン領域側の端）は、上ゲート電極ＨＧおよび下ゲート電極ＬＧから突出している。また、平面的にみて、チャネル半導体膜ＳＣが下ゲート電極ＬＧから突出する第１の位置と、上ゲート電極ＨＧから突出する第２の位置はずれている。図４や図５の例では、チャネル半導体膜ＳＣが延びる方向について第１の位置は第２の位置より外側にあり、また下ゲート電極ＬＧのその延びる方向の長さは、上ゲート電極ＨＧのその方向の長さより大きい。平面的にみて、下ゲート電極ＬＧは、上ゲート電極ＨＧの全体に対向する部分を超える大きさを有する。
　ここで、上ゲート電極ＨＧと下ゲート電極ＬＧとの関係が図４の例と異なっていてもよい。例えば、チャネル半導体膜ＳＣが延びる方向について第２の位置は第１の位置より外側にあり、また下ゲート電極ＬＧのその延びる方向の長さは、上ゲート電極ＨＧのその方向の長さより小さくてもよい。この場合、平面的にみて、上ゲート電極ＨＧは、下ゲート電極ＬＧの全体に対向する部分を超える大きさを有する。
　積層部には、コンタクトホールＣＨ１，ＣＨ２が設けられている。コンタクトホールＣＨ１，ＣＨ２は、幅方向でみてチャネル半導体膜ＳＣの両側に対向している。図４においてコンタクトホールＣＨ１はチャネル半導体膜ＳＣの下側に、コンタクトホールＣＨ２はチャネル半導体膜ＳＣの上側にある。コンタクトホールＣＨ１，ＣＨ２のそれぞれはチャネル半導体膜ＳＣに沿って連続的に長く延びる形状を有し、積層部を貫通する。チャネル半導体膜ＳＣが延びる方向について、コンタクトホールＣＨ１，ＣＨ２のそれぞれの長さは上ゲート電極ＨＧの長さより短く、コンタクトホールＣＨ１，ＣＨ２のそれぞれの端は、平面的にみて上ゲート電極ＨＧ（下ゲート電極ＬＧおよび上ゲート電極ＨＧのうち小さい方）の両端より内側にある。より厳密には、下ゲート電極ＬＧのうちチャネル半導体膜ＳＣに対向する領域を第１領域、上ゲート電極ＨＧのうちチャネル半導体膜ＳＣに対向する領域を第２領域、横ゲート電極ＳＧのうちチャネル半導体膜ＳＣに対向する領域を第３領域とすると、チャネル半導体膜ＳＣが延びる方向について、第３領域の両端が、第１領域および第２領域の内側にある。横ゲート電極ＳＧはコンタクトホールＣＨ１，ＣＨ２の内部に設けられている。横ゲート電極ＳＧは上ゲート電極ＨＧを含む第２の導電層を形成する際に、第２の導電層を構成する金属がコンタクトホールＣＨ１，ＣＨ２に充填されることによって形成される。よって、横ゲート電極ＳＧは、幅方向でみてチャネル半導体膜ＳＣの両側に対向している。
　これにより、チャネル半導体膜ＳＣの上方、下方、幅方向にゲート電極が存在することになり、幅方向にゲート電極がない場合に比べ、より低い電圧で薄膜トランジスタＴＦＴ２を駆動することが可能になる。駆動電圧を下げることにより、キンク現象の発生が抑えられる。
　薄膜トランジスタＴＦＴ２の形状は上述のものと異なっていてもよい。図６は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。図６に示す薄膜トランジスタＴＦＴ２を構成する各層の順序は図５の例と同様であり、特に記述のない限り以下の他の例および他の実施形態でも同様である。図６の例は、図４の例と異なり、チャネル半導体膜ＳＣが延びる方向について、コンタクトホールＣＨ１，ＣＨ２の両端は、下ゲート電極ＬＧおよび上ゲート電極のうち一方の両端の外側にあり、他方の両端の内側にある。横ゲート電極ＳＧは、平面的にみてコンタクトホールＣＨ１，ＣＨ２のそれぞれと上ゲート電極ＨＧとが重なる領域に形成されていてもよいし、コンタクトホールＣＨ１，ＣＨ２の全体の領域に形成されていてもよい。図６に示す構成では横ゲート電極ＳＧをより長くすることができ、これにより、駆動電圧を図４の例よりさらに低下させ、キンク現象を抑えることができる。
　薄膜トランジスタＴＦＴ２に形成される横ゲート電極ＳＧが、幅方向でみてチャネル半導体膜ＳＣの片側のみに対向してもよい。図７は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図であり、図８は、図７に示す薄膜トランジスタＴＦＴ２のVIII－VIII切断線における断面図である。図７，８の例では、図４，５の例と異なり、図７でみてチャネル半導体膜ＳＣの上側にはコンタクトホールＣＨ２が存在せず、横ゲート電極ＳＧはコンタクトホールＣＨ１の内部のみに設けられている。図７，８に示す構成でもキンク現象を抑えることができる。なお、他の例において、図７，８に示す例のようにコンタクトホールＣＨ２内の横ゲート電極ＳＧをなくしてもよい。
　薄膜トランジスタＴＦＴ２に形成される横ゲート電極ＳＧが、チャネル半導体膜ＳＣが延びる方向に連続的に形成されていなくてもよい。図９は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。図９のＶ－Ｖ切断線における断面は図５と同様である。図９の例では、図４の例と異なり、チャネル半導体膜ＳＣが延びる方向に並び互いに離間する５つの部分から構成されている。これにより、コンタクトホールＣＨ１およびコンタクトホールＣＨ２の内部に形成される横ゲート電極ＳＧは断続的に設けられている。コンタクトホールＣＨ１およびコンタクトホールＣＨ２のそれぞれが断続的に設けられている。より具体的には、チャネル半導体膜ＳＣの幅方向の片側に位置する横ゲート電極ＳＧは、チャネル半導体膜ＳＣが延びる方向に並び互いに離間する複数の部分から構成されている。なお、この部分の数は図９に示すものと異なっていてもよい。コンタクトホールＣＨ１のみ、あるいはコンタクトホールＣＨ２のみが断続的に形成されていてもよい。また他の例におけるコンタクトホールＣＨ１，ＣＨ２の少なくとも一方が断続的に形成されてもよい。
　薄膜トランジスタＴＦＴ２に形成される下ゲート電極ＬＧおよび上ゲート電極ＨＧのうち一方が、切り欠きを有していてもよい。図１０は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。図１０に示す薄膜トランジスタは、図４の例と異なり、上ゲート電極ＨＧが、チャネル半導体膜ＳＣの延びる方向でみてチャネル半導体膜ＳＣと対向する領域が途中で途切れるように切り欠きを有する。平面的にみて、上ゲート電極ＨＧのうちチャネル半導体膜ＳＣに対向する領域は、切り欠きにより、チャネル半導体膜ＳＣが延びる方向に並ぶ複数の部分領域に分けられている。図１０では上ゲート電極ＨＧのうちチャネル半導体膜ＳＣに対向する領域が２つの部分領域に分けられている。それぞれの部分領域は、上ゲート電極ＨＧの部分領域より図１０の下側の領域により、コンタクトホールＣＨＧを介して配線ＷＧに接続されている。それぞれの部分領域の幅方向でみた両側には横ゲート電極ＳＧの部分が設けられ、横ゲート電極ＳＧの部分の数は、部分領域の数に２を掛けた数である。チャネル半導体膜ＳＣが延びる方向について、横ゲート電極ＳＧの部分のそれぞれの両端はその部分に対向する領域を含む部分領域の両端の内側にある。なお、切り欠きは下ゲート電極ＬＧに設けられていてもよいし、切り欠きが他の例と組み合わせられてもよい。
［第２の実施形態］
　次に本発明の第２の実施形態にかかる有機ＥＬ表示装置について説明する。以下では第２の実施形態にかかる有機ＥＬ表示装置のうち、第１の実施形態と異なる部分を中心に説明する。
　図１１は、第２の実施形態にかかる画素回路ＰＣの一例を示す平面図である。図１２は、図１１に示す画素回路ＰＣのXII－XII切断線における断面図である。図１１の平面図をみると、図２に対してコンタクトホールＣＨ１，ＣＨ２が図１１に存在しない点が第１の実施形態との大きな相違である。これは、横ゲート電極ＳＧがコンタクトホールＣＨ１，ＣＨ２を用いずに形成されているからである。他の相違としては、第２の実施形態にかかる画素回路ＰＣでは、チャネル半導体膜ＳＣと第２のキャパシタ電極ＣＥ２とが同じ層で接続していることがある。
　図１２をみると、ゲート絶縁層ＩＮ１，ＩＮ２が形成される領域が、第１の実施形態と異なっている。第２の実施形態では、コンタクトホールＣＨ１，ＣＨ２の溝を形成する代わりに、ゲート絶縁層ＩＮ１，ＩＮ２をチャネル半導体膜ＳＣの近傍やキャパシタＣＳが形成される領域など、必要性の高い領域のみ残し、ゲート絶縁層ＩＮ１，ＩＮ２の残された領域の端にある段差の側面を覆う第２の導電層の金属膜を形成することにより横ゲート電極ＳＧが形成されている。また下ゲート電極ＬＧは、チャネル半導体膜ＳＣの幅方向についてゲート絶縁層ＩＮ１，ＩＮ２から突出する突出領域を有し、その突出領域で横ゲート電極ＳＧは下ゲート電極ＬＧと接続している。
　図１３は、第２の実施形態にかかる薄膜トランジスタＴＦＴ２の一例を示す平面図である。図１４は、図１３に示す薄膜トランジスタＴＦＴ２のXIV－XIV切断線における断面図である。図１３および図１４に示す薄膜トランジスタＴＦＴ２は、図１１，１２の例と異なり、キャパシタＣＳが存在しない場合の例であるが、キャパシタＣＳと組合せられていてもよい。図１３では、他の平面図と異なり、ゲート絶縁層ＩＮ１，ＩＮ２も図示されている。図１３の例では、下ゲート電極ＬＧは、チャネル半導体膜ＳＣの幅方向についてゲート絶縁層ＩＮ１，ＩＮ２から突出する突出領域を有する。そして、突出領域で下ゲート電極ＬＧは横ゲート電極ＳＧと接続している。平面的にみて、ゲート絶縁層ＩＮ１，ＩＮ２のうちチャネル半導体膜ＳＣを囲む領域は島状になっている。また、平面的にみてゲート絶縁層ＩＮ１，ＩＮ２のうちチャネル半導体膜ＳＣのチャネル領域を囲む領域の外形は、チャネル領域から幅方向に一定の幅をもっており、その外形の外側に接するように横ゲート電極ＳＧが形成されている。
　また、図１４を見ればわかるように、ゲート絶縁層ＩＮ１，ＩＮ２は、横ゲート電極ＳＧからみてチャネル半導体膜ＳＣとは反対側を避けて設けられており、チャネル半導体膜ＳＣからみて横ゲート電極ＳＧの向こう側にある接触領域ＣＡ１，ＣＡ２で、下ゲート電極ＬＧと、第２の導電層の領域とが接している。この第２導電層の領域は、同層の横ゲート電極ＳＧに接続している。
［第３の実施形態］
　次に本発明の第３の実施形態にかかる有機ＥＬ表示装置について説明する。本実施形態ではチャネル領域にホールアキュムレーション抑制のための構造が設けられている。以下では第３の実施形態にかかる有機ＥＬ表示装置のうち、第１の実施形態と異なる部分を中心に説明する。
　図１５は、第３の実施形態にかかる画素回路ＰＣの一例を示す平面図である。図１５をみると、図２に対してチャネル半導体膜ＳＣがチャネル領域内で図１５の上方向にも分岐し、電源線ＰＬを介してソース領域と電気的に接続されている点が大きな相違である。また、コンタクトホールＣＨ１は分岐されたチャネル半導体膜ＳＣを避けて設けられている。
　図１６は、第３の実施形態にかかる薄膜トランジスタＴＦＴ２の一例を示す平面図である。図１７は、図１６に示す薄膜トランジスタＴＦＴ２のXVII－XVII切断線における断面図である。図１６に示す薄膜トランジスタＴＦＴ２は、図１５に示すものに対し、以下の４点が異なる。１つめは、キャパシタＣＳと接続する部分が含まれない点である。２つめは、チャネル半導体膜ＳＣが分岐して延びる方向がコンタクトホールＣＨＧと反対方向である点である。３つめは、横ゲート電極ＳＧ（コンタクトホール）が幅方向で見てチャネル半導体膜ＳＣの片側にしか設けられていない点である。４つめは、分岐先が配線ＷＤを介してドレイン領域に電気的に接続されている点である。これらの相違点があるが、第３の実施形態にかかる薄膜トランジスタＴＦＴ２もホールアキュムレーション抑制の効果を奏する。なお、配線ＷＳはコンタクトホールＣＨＳを介してチャネル半導体膜ＳＣのソース端に接しており、配線ＷＧはコンタクトホールＣＨＧを介して配線ＷＧに接している。
　図１６，１７の例では、チャネル半導体膜ＳＣはチャネル領域において幅方向に分岐する分岐部ＢＲを有する。チャネル半導体膜ＳＣの形状は、Ｔ字型である。分岐部ＢＲはコンタクトホールＣＨＨを介して配線ＷＤに接続され、配線ＷＤはコンタクトホールＣＨＤを介してチャネル半導体膜ＳＣのドレイン領域に接続されている。なお、分岐部ＢＲは配線ＷＳを介してソース領域と接続されていてもよい。なお、分岐部ＢＲは、ゲート電極の信号電位が印加されるチャネル領域（分岐チャネル領域とよぶ）を含む。分岐チャネル領域はチャネル領域から分岐し、また上ゲート電極ＨＧおよび下ゲート電極ＬＧのいずれかに平面的に重なっている。
　図１６の例では、下ゲート電極ＬＧは分岐部ＢＲに対向するように分岐するゲート分岐部を有する。これにより、分岐チャネル領域はコンタクトホールＣＨＨの辺りまで続いている。なお、下ゲート電極ＬＧではなく上ゲート電極ＨＧが分岐部ＢＲに対向するように分岐するゲート分岐部を有してもよいし、下ゲート電極ＬＧおよび上ゲート電極ＨＧの両方がゲート分岐部を有してもよい。図１８の例では上ゲート電極ＨＧは矩形であり、上ゲート電極ＨＧの外形は、下ゲート電極ＬＧの外形に囲まれている。図４の例と同様に、チャネル半導体膜ＳＣがソース端からドレイン端に延びる方向について、チャネル半導体膜ＳＣの両端は、上ゲート電極ＨＧおよび下ゲート電極ＬＧから突出している。また、平面的にみて、チャネル半導体膜ＳＣが下ゲート電極ＬＧから突出する第１の位置は、上ゲート電極ＨＧから突出する第２の位置より外側にある。なお、このチャネルの分岐は、薄膜トランジスタＴＦＴ２の他の例と組み合わされていてもよい。
　図１８は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。図１８の例では図１６の例と異なり、上ゲート電極ＨＧが下ゲート電極ＬＧのうちゲート分岐部を除く領域を覆うように設けられている。図１８の例では、上ゲート電極ＨＧは矩形であり、上ゲート電極ＨＧの外形は、下ゲート電極ＬＧのうちゲート分岐部およびコンタクトホールＣＨＧへの配線を除く領域を囲んでいる。図１６の例と異なり、平面的にみて、チャネル半導体膜ＳＣが上ゲート電極ＨＧから突出する第２の位置は、下ゲート電極ＬＧから突出する第１の位置より外側にある。図１８の例では、図１６の例と比べ、チャネル半導体膜ＳＣのチャネル領域に当たる光が減少し、薄膜トランジスタＴＦＴ２の特性がより安定する。
　図１９は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。図１９の例では、図１６に示す薄膜トランジスタＴＦＴ２に比べて、チャネル半導体膜ＳＣのチャネル領域からみてコンタクトホールＣＨＨの方向にコンタクトホールＣＨ２が設けられている。コンタクトホールＣＨ２はチャネル半導体膜ＳＣの分岐部ＢＲを避けるように、２つの領域に断続的に設けられている。コンタクトホールＣＨ１，ＣＨ２には横ゲート電極ＳＧが設けられており、幅方向についてチャネル半導体膜ＳＣのチャネル領域の両側に横ゲート電極ＳＧが存在する。
　図２０は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。図２１は、図２０に示す薄膜トランジスタＴＦＴ２のXXI－XXI切断線における断面図である。図２０，２１の例では、チャネル半導体膜ＳＣの分岐部ＢＲの代わりに、チャネル領域の下にホットキャリア除去用の配線を接続している。図２０の例は、下ゲート電極ＬＧに切り欠きがある。平面的にみて、下ゲート電極ＬＧの切り欠きはチャネル領域の中央の位置に向かってコンタクトホールＣＨＨ側から設けられる。上ゲート電極は矩形に幅方向の一方の側から切り欠きが設けられた形状をしている。下ゲート電極ＬＧのうちチャネル半導体膜ＳＣに対向する領域は、切り欠きにより、チャネル半導体膜ＳＣが延びる方向に並ぶ複数の部分領域に分けられる。そのそれぞれの部分領域について、幅方向でみてその部分領域を挟むようにコンタクトホールＣＨ１，ＣＨ２が設けられている。
　平面的にみて下ゲート電極ＬＧの切り欠きの領域の中には、下ゲート電極ＬＧと離間しかつ下ゲート電極ＬＧと同層の配線ＷＣが設けられ、配線ＷＣは、配線ＷＤと接続されるコンタクトホールＣＨＨからチャネル半導体膜ＳＣのチャネル領域の中央の下まで延びている。配線ＷＣは、チャネル領域の中央の下に設けられたコンタクトホールＣＨＣによりチャネル半導体膜ＳＣの下面と接し、配線ＷＣとチャネル半導体膜ＳＣとは電気的に接続される。なお、配線ＷＣは配線ＷＳと電気的に接続されてもよい。
　なお、切り欠きは上ゲート電極ＨＧに設けられてもよい。この場合、平面的にみて、上ゲート電極ＨＧの切り欠きはチャネル領域の中央の位置に向かってコンタクトホールＣＨＨ側から設けられる。上ゲート電極ＨＧは図２０における下ゲート電極ＬＧの平面的な形状に相当する。上ゲート電極ＨＧの形状は、矩形に幅方向の一方の側から切り欠きが設けられ、さらに幅方向の一方の側から配線ＷＧに向かう領域が設けられた形状をしている。上ゲート電極ＨＧの切り欠きの中には、上ゲート電極ＨＧと同層の配線ＷＣが設けられ、配線ＷＣは、配線ＷＤと接続されるコンタクトホールＣＨＨからチャネル半導体膜ＳＣのチャネル領域の中央の上まで延びている。配線ＷＣは、チャネル領域の中央の上に設けられたコンタクトホールＣＨＣによりチャネル半導体膜ＳＣの上面と接し、配線ＷＣとチャネル半導体膜ＳＣとは電気的に接続される。
　本発明のこれまでに説明した複数の実施形態においては、チャネル半導体膜ＳＣの表面と側面にレーザー等で酸化膜を成長させることでゲート絶縁層を形成してもよい。このような構造では、チャネル半導体膜ＳＣの側面についても精度よく膜厚がコントロールでき、コンタクトホールを形成するより製造マージンを増やすことが出来る。

Claims (19)

  1. 　マトリクス状に配置された複数の画素の各々に設けられた薄膜トランジスタを有し、
    　前記薄膜トランジスタは、半導体層と、前記半導体層の下層に設けられた第１絶縁層と、前記半導体層の上層に設けられた第２絶縁層と、前記半導体層に間隔をあけて対向するゲート電極と、を有し、
    　前記半導体層は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間にあるチャネル領域とを含み、且つ上面と、下面と、前記上面と前記下面とに接続すると共に前記チャネル領域に含まれる部分を有する側面とを備え、
    　前記ゲート電極は、前記第１絶縁層を介して前記半導体層の前記下面に対向する第１ゲート電極部と、前記第２絶縁層を介して前記半導体層の前記上面に対向する第２ゲート電極部と、前記半導体層の前記側面に対向すると共に、前記第１ゲート電極部及び前記第２ゲート電極部に接する第３ゲート電極部と、を含み、
    　前記半導体層の周囲に、前記第１絶縁層と前記第２絶縁層とが互いに積層する積層部を備え、
    　前記積層部の一部が、前記半導体層の前記側面と前記第３ゲート電極部との間に位置する、
    　ことを特徴とする表示装置。
  2. 　前記半導体層は、
    　平面的に見て、前記第１ゲート電極と前記第２ゲート電極部の一方のみと重畳する第１の部分と、
    　平面的に見て、前記第１の部分から前記半導体層とは反対の側に突出し、前記第１ゲート電極と前記第２ゲート電極部のどちらとも重畳しない第２の部分、とを備えている、
    　ことを特徴とする請求項１に記載の表示装置。
  3. 　前記半導体層の前記チャネル領域は、
    　平面的に見て、前記第１ゲート電極部と前記第２ゲート電極部の両方と重畳する一対の第１の重畳領域と、
    　平面的に見て、前記第１ゲート電極部と前記第２ゲート電極部の一方のみと重畳する一対の第２の重畳領域と、を含み、
    　前記一対の第１の重畳領域は、互いに前記ソース領域と前記ドレイン領域とを結ぶ方向に互いに対向して位置し、
    　前記一対の第２の重畳領域の各々は、前記一対の第１の重畳領域の各々に隣接して位置する、
    　ことを特徴とする請求項１に記載の表示装置。
  4. 　前記第１ゲート電極部と前記第２ゲート電極部の一方は、前記ソース領域と前記ドレイン領域とを結ぶ方向に交差する方向へ窪む切り欠きを有し、
    　前記切り欠きの内側に位置し、且つ平面的に見て前記一方と重畳していない非重畳領域には、前前記半導体層の一部が位置している
    　ことを特徴とする請求項１に記載の表示装置。
  5. 　前記非重畳領域には、配線が位置し、
    　前記配線は、前記上面又は前記下面の前記一方と対向する面で、前記半導体層に電気的に接続する、
    　ことを特徴とする請求項４に記載の表示装置。
  6. 　前記配線は、前記ソース領域と前記ドレイン領域の一方に電気的に接続する、
    　ことを特徴とする請求項５に記載の表示装置。
  7. 　前記積層部は、前記半導体層の前記側面と対向する位置にコンタクトホールを有し、
    　前記第３ゲート電極部は、コンタクトホール内に設けられる、
    　ことを特徴とする請求項１に記載の表示装置。
  8. 　前記第１ゲート電極部は、前記半導体層と対向する第１領域を有し、
    　前記第２ゲート電極部は、前記半導体層と対向する第２領域を有し、
    　前記コンタクトホールは、前記ソース領域と前記ドレイン領域とを結ぶ方向に位置する一対の端部を有し、
    　前記コンタクトホールの前記一対の端部は、平面的に見て、前記第１領域と前記第２領域の一方と重畳し、他方とは重畳しない、
    　ことを特徴とする請求項７に記載の表示装置。
  9. 　前記第１ゲート電極部は、平面的に見て、前記第１絶縁層と前記第２絶縁層とから突出する突出領域を有し、
    　前記第３ゲート電極部は、前記突出領域で前記第１ゲート電極部に接続する、
    　ことを特徴とする請求項１に記載の表示装置。
  10. 　前記第１絶縁層及び前記第２絶縁層は、前記第３ゲート電極部の前記半導体層とは反対側の面と接していない
    　ことを特徴とする請求項１に記載の表示装置。
  11. 　前記３ゲート電極部は、前記ソース領域と前記ドレイン領域とを結ぶ方向に位置する一対の端部を有し、
    　前記３ゲート電極部の前記一対の端部は、平面的に見て、前記第１ゲート電極部と前記第２ゲート電極部とに重畳する、
    　ことを特徴とする請求項１に記載の表示装置。
  12. 　前記第１ゲート電極部は、前記半導体層と対向する第１領域を有し、
    　前記第２ゲート電極部は、前記半導体層と対向する第２領域を有し、
    　前記第３ゲート電極部は、前記半導体層と対向する第３領域を有し、
    　前記第３領域は、前記ソース領域と前記ドレイン領域とを結ぶ方向の両側に位置する一対の端部を有し、
    　前記第３領域の前記一対の端部は、平面的に見て、前記第１領域と前記第２領域とに重畳する、
    　ことを特徴とする請求項１１に記載の表示装置。
  13. 　前記半導体層の前記側面は、第１の側面と、前記第１の側面と前記チャネル領域を介して対向する第２の側面と、を含み、
    　前記第３ゲート電極部は、前記第１の側面と前記第２の側面の両方と対向する、
    　ことを特徴とする請求項１に記載の表示装置。
  14. 　前記半導体層の前記側面は、第１の側面と、前記第１の側面と前記チャネル領域を介して対向する第２の側面と、を含み、
    　前記第３ゲート電極部は、前記第１の側面と前記第２の側面の一方みに対向する、
    　ことを特徴とする請求項１に記載の表示装置。
  15. 　前記半導体層の前記側面は、第１の側面と、前記第１の側面と前記チャネル領域を介して対向する第２の側面と、を含み、
    　前記第３ゲート電極部は、前記第１の側面と対向する互いに離間した複数の第１離間部分を含む、
    　ことを特徴とする請求項１に記載の表示装置。
  16. 　前記第３ゲート電極部は、前記第２の側面と対向する互いに離間した複数の第２離間部分を含む、
    　ことを特徴とする請求項１５に記載の表示装置。
  17. 　前記半導体層は、前記ソース領域と前記ドレイン領域とを結ぶ方向に交差する方向に分岐する分岐部を有し、
    　前記分岐部は、前記チャネル領域から分岐している、
    　ことを特徴とする請求項１に記載の表示装置。
  18. 　前記第１ゲート電極部及び前記第２ゲート電極部の少なくとも一方は、前記分岐部に対向する分岐ゲート電極部を有する、
    　ことを特徴とする請求項１７に記載の表示装置。
  19. 　前記分岐部は、前記ソース領域と前記ドレイン領域の一方と電気的に接続する、
    　ことを特徴とする請求項１７に記載に表示装置。
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