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JP7022592B2 - 表示装置 - Google Patents

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Description

本発明は表示装置に係り、酸化物半導体を用いたＴＦＴを有する表示装置に関する。
有機ＥＬ表示装置は各画素内にＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で形成された駆動トランジスタ、スイッチングトランジスタを有し、また、液晶表示装置は各画素内に、ＴＦＴで形成されたスイッチングトランジスタを有している。したがって、ＴＦＴの特性は重要である。
酸化物半導体はＯＦＦ抵抗が高く、これをＴＦＴに用いるとＯＦＦ電流を小さくすることが出来る。したがって、画素電極電位の変動を小さくすることが出来る。また、酸化物半導体を用いたＴＦＴは、ポリシリコン等を用いたＴＦＴよりも低温で形成することが出来るので、樹脂基板を用いた表示装置を実現することが出来る。
ＴＦＴでは、チャネルとドレインとの間に電界が集中し、この部分で絶縁破壊が生ずる危険がある。したがって、ｐｏｌｙ-Ｓｉを用いたＴＦＴでは、チャネルとドレインとの間にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成してこの部分での絶縁破壊を防止している。
酸化物半導体を用いたＴＦＴでは、ドレインとソースを形成するために、酸化物半導体のドレインとソースの部分に水素を供給することによってこの部分に導電性を付与することが行われている。特許文献１には、ドレインおよびソースに供給された水素を拡散させ、ＬＤＤ領域と同じ作用をする領域、すなわち、チャネルとドレインあるいはソースの間にチャネル領域よりも抵抗が小さく、ドレインあるいはソースよりも抵抗が大きい領域を形成する構成が記載されている。
特開２０１７－８５０７９号公報
特許文献１に記載のように、アニールによって水素をゲート電極の下側に拡散させて中間抵抗部分を形成する方法は、水素の拡散領域の制御が難しい。特に、チャネル長が小さくなると、ＴＦＴがディプリートしてしまう危険がある。ドレインおよびソースの抵抗を小さくするために、より多くの水素をドレインおよびソースに供給すると、さらにディプリートの危険が増大する。
本発明の課題は、酸化物半導体を用いたＴＦＴにおいて、チャネルとドレインおよびソースの間に、安定して中間領域を形成できる構成を得ることである。また、安定した特性を有する酸化物半導体を用いたＴＦＴを実現することである。
本発明は上記問題を克服するものであり、具体的な手段は次のとおりである。
（１）酸化物半導体で構成される薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、前記酸化物半導体は、チャネルと、前記チャネルの両側にドレインおよびソースが形成され、前記チャネルと前記ドレインの間、および、前記チャネルと前記ソースの間に中間領域が形成され、前記酸化物半導体の前記チャネルと前記中間領域の上にゲート絶縁膜が形成され、前記ゲート絶縁膜の上にアルミニウム酸化膜が形成され、前記チャネルの上方で、前記アルミニウム酸化膜の上にゲート電極が形成され、前記ゲート電極の両側にサイドスペーサが形成され、前記ゲート電極、前記サイドスペーサ及び前記ソース及びドレインを覆って層間絶縁膜が形成されていることを特徴とする表示装置。
（２）平面視にて前記ゲート電極が前記アルミニウム酸化膜と接する部分と前記酸化物半導体が重なる部分に前記チャネルが形成され、同様に前記サイドスペーサに対応する部分に前記酸化物半導体の前記中間領域が形成されていることを特徴とする（１）に記載の表示装置。
（３）前記層間絶縁膜は、前記酸化物半導体の前記ドレインおよび前記ソースと直接接していることを特徴とする（１）に記載の表示装置。
（４）前記酸化物半導体の前記ドレインおよび前記ソースは前記ゲート絶縁膜によって覆われ、前記層間絶縁膜は前記ゲート絶縁膜と接触していることを特徴とする（１）に記載の表示装置。
有機ＥＬ表示装置の平面図である。 比較例としての有機ＥＬ表示装置の表示領域の断面図である。 図２の構成の問題点を示す断面図である。 本発明による有機ＥＬ表示装置の表示領域の断面図である。 実施例１のＴＦＴ部分の断面図である。 実施例１のＴＦＴ部分の平面図である。 本発明によるＴＦＴを形成するための途中工程を示す断面図である。 本発明によるＴＦＴを形成するための図７に続く途中工程を示す断面図である。 本発明によるＴＦＴを形成するための図８に続く途中工程を示す断面図である。 本発明によるＴＦＴを形成するための図９に続く途中工程を示す断面図である。 本発明によるＴＦＴを形成するための図１０に続く途中工程を示す断面図である。 本発明によるＴＦＴを形成するための図１１に続く途中工程を示す断面図である。 実施例２の有機ＥＬ表示装置の表示領域の断面図である。 実施例２によるＴＦＴを形成するための途中工程を示す断面図である。 実施例２によるＴＦＴが完成した状態を示す断面図である。 液晶表示装置の平面図である。 本発明による液晶表示装置の表示領域の断面図である。
以下、実施例によって本発明の内容を詳細に説明する。酸化物半導体としては、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ）等がある。酸化物半導体のうち、光学的に透明でかつ結晶質でないものはＴＡＯＳ（Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ばれている。本明細書では、酸化物半導体をＴＡＯＳと呼ぶこともある。実施例１及び２では、本発明を有機ＥＬ表示装置に適用した場合について説明し、実施例３で本発明を液晶表示装置に適用した場合を説明する。
図１において、表示領域１０の両側には走査線駆動回路８０が形成されている。表示領域１０には、横方向（ｘ方向）に走査線９１が延在し、縦方向（ｙ方向）に配列している。映像信号線９２及び電源線９３が縦方向に延在し、横方向に配列している。走査線９１と、映像信号線９２及び電源線９３で囲まれた領域が画素９５となっており、画素９５内には、ＴＦＴで形成された駆動トランジスタ、スイッチングトランジスタ、光を発光する有機ＥＬ層等が形成されている。
ＴＦＴ基板１００の１辺には端子領域２０が形成されている。端子領域２０には、有機ＥＬ表示装置に電源や信号を供給するためにフレキシブル配線基板６００が接続されている。ＴＦＴ基板１００を例えば０．２ｍｍ以下のガラスで形成すればディスプレイを湾曲して使用することが出来る。また、ＴＦＴ基板１００をポリイミド等の樹脂で形成すれば、フレキシブルな表示装置を形成することが出来る。ポリイミドは機械的な強度、耐熱性等から表示装置の基板として優れた特性を有している。
図２は比較例としての、有機ＥＬ表示装置の表示領域１０の断面図である。ＴＦＴ基板１００の上には、下地膜１０１が形成されている。下地膜１０１は、上層に形成される酸化物半導体１０５がガラスあるいは樹脂からの不純物によって汚染されることを防止することと、表示装置に形成される膜と樹脂基板あるいはガラス基板との接着力を向上することである。
下地膜１０１は例えば、シリコン酸化膜（以後ＳｉＯで代表させる）、シリコン窒化膜（以後ＳｉＮで代表させる）、ＳｉＯの３層構成となっている。下層のＳｉＯは、不純物の侵入を防止するとともに、ＴＦＴ基板である、ガラスあるいはポリイミドとの接着性を確保する。ＳｉＮは、ガラス基板あるいはポリイミド基板からの、特に水分等に対する優れたバリア性を有する。上層のＳｉＯは、不純物に対するバリアの役割を有すとともに、ＳｉＯの上に形成される層と基板との接着力の向上をはかる。
図２において、下地膜１０１の上には、ボトムゲート電極１０２が形成されている。ゲート電極は酸化物半導体１０５の上側にも形成されており、図２のＴＦＴはいわゆるデュアルゲート方式となっている。しかし、図２の構成では、トップゲート電極１０９の影響がボトムゲート電極１０２の影響よりも強い。ボトムゲート電極１０２は、半導体層１０５に対する、裏側からの光の影響を避ける効果も有している。
ボトムゲート電極１０２と酸化物半導体１０５の間に２層構造からなるボトムゲート絶縁膜が形成されている。ボトムゲート絶縁膜は第１ボトムゲート絶縁膜１０３と第２ボトムゲート絶縁膜１０４の２層構造となっている。第１ボトムゲート絶縁膜１０３は、例えば、５０ｎｍのシリコン窒化膜（ＳｉＮ）で形成され、第２ボトムゲート絶縁膜１０４は例えば２００ｎｍのシリコン酸化膜（ＳｉＯ）で形成されている。
第２ボトムゲート絶縁膜１０４の上に酸化物半導体１０５が形成されている。酸化物半導体１０５のチャネル部に相当する部分にトップゲート絶縁膜１０６が形成され、その上にトップゲート電極１０９が形成されている。図２におけるＴＦＴの構成は図３で説明する。
図２において、ＴＦＴを覆って層間絶縁膜１１０が形成されている。層間絶縁膜１１０は、ＳｉＮ膜又はＳｉＯ膜あるいは、ＳｉＮとＳｉＯの積層構造となっている。図２の層間絶縁膜１１０は、酸化物半導体１０５に水素を供給する役割を有している。したがって、層間絶縁膜１１０は水素を含有する膜であると都合がよい。
層間絶縁膜１１０にスルーホールを形成して酸化物半導体１０５のドレイン領域とドレイン電極１１１を接続し、酸化物半導体１０５のソース領域とソース電極１１２を接続する。層間絶縁膜１１０、ドレイン電極１１１、ソース電極１１２等を覆って有機平坦化膜１１３をアクリル等の樹脂で形成する。有機平坦化膜１１３は平坦化膜としての役割を有しているので、１．５μｍ乃至４μｍ程度と、厚く形成される。
有機平坦化膜１１３にスルーホールを形成し、下部電極１１４とソース電極１１２の接続を行う。下部電極１１４は下層が銀の薄膜等で形成された反射電極であり、上側が有機ＥＬ層に対するアノードとして動作する。アノードは例えば透明導電膜であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）によって形成する。
下部電極１１４の端部、有機平坦化膜１１３等を覆ってバンク１１５を形成する。バンク１１５はアクリル等の樹脂で形成される。バンク１１５の役割は、下部電極１１４の上に形成される有機ＥＬ層１１６が下部電極１１４の端部において段切れを生じないようにすることと、画素間を区画することである。バンク１１５は当初は全面に形成され、その後、有機ＥＬ層１１６が形成される部分、すなわち、発光部分にホールを形成する構成となっている。
図２において、バンク１１３のホール内において、下部電極１１４の上に有機ＥＬ層１１６が形成される。有機ＥＬ層１１６は、例えば、下から順に、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の５層から形成されている。
有機ＥＬ層１１６の上には、透明電極によってカソードとなる上部電極１１７が形成されている。上部電極１１７は透明である必要がある。上部電極１１７は例えば、ＩＴＯ、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＡＺＯ（Ａｎｔｉｍｏｎｙ Ｚｉｎｃ Ｏｘｉｄｅ）等の透明導電膜あるいは、銀等の金属の薄膜で形成されている。金属も薄膜化すると、透明に近くなる。上部電極１１７は、各画素共通に表示領域１０全面に形成される。
有機ＥＬ層１１６は水分に弱く、また、薄いので機械的に弱い。そこで、ＳｉＮ、ＳｉＯ、アクリル等で形成された有機膜等の積層膜で形成される保護膜１１８が上部電極１１７を覆って形成される。ＳｉＮは水分に対するバリア層となり、有機膜は機械的なバッファーを構成し、ＳｉＯは、バリア層としての役割の他、他の膜との接着力を向上させる。
有機ＥＬ表示装置は反射膜を有しているので、外光を反射する。外光の反射は視認性を劣化させる。そこで、図２に示す有機ＥＬ表示装置は、表示面に粘着材１１９を介して円偏光板１２０を配置して外光の反射を防止している。
図３は、図２におけるＴＦＴ部分の拡大断面図である。図３において、下地膜１０１の上にボトムゲート電極１０２が金属で形成されている。ボトムゲート電極１０２を覆って第１ボトムゲート絶縁膜１０３がＳｉＮによって厚さが例えば５０ｎｍで形成されている。その上に第２ボトムゲート絶縁膜１０４がＳｉＯによって厚さ２００ｎｍで形成されている。第１ボトムゲート絶縁膜１０３、第２ボトムゲート絶縁膜１０４は連続してＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成することが出来る。
第２ボトムゲート絶縁膜１０４の上に酸化物半導体１０５が形成されている。酸化物半導体１０５は水素によって還元されると特性が変動する。ＳｉＮは水素を放出するために、酸化物半導体１０５と接する第２ボトムゲート絶縁膜１０４はＳｉＯで形成されている。酸化物半導体１０５は、例えばスパッタリングによって、１０ｎｍ乃至１００ｎｍの厚さに形成される。酸化物半導体１０５は例えばＩＧＺＯで形成される。
図３において、酸化物半導体１０５の上で、酸化物半導体１０５のチャネルに対応する部分にトップゲート絶縁膜１０６がＳｉＯによって、例えば厚さ１００ｎｍで形成されている。トップゲート絶縁膜１０６は、例えば、全面にＳｉＯを形成した後、フォトリソグラフィによって、チャネルに対応する部分のみに残す。
その後、トップゲート絶縁膜１０６の上にトップゲート電極１０９を形成する。トップゲート電極１０９の厚さは例えば２００ｎｍである。トップゲート絶縁膜１０６の厚さは、１００ｎｍであり、ボトムゲート絶縁膜は２００ｎｍのＳｉＯによる第２ボトムゲート絶縁膜１０４と５０ｎｍのＳｉＮによる第１ゲート絶縁膜１０３の積層膜なので、ＴＦＴのＶｇ－Ｉｄ特性は、トップゲート電極１０９の影響が支配的になる。以後、トップゲート電極１０９を単にゲート電極といい、トップゲート絶縁膜１０６を単にゲート絶縁膜という場合もある。
その後、ゲート電極１０９、酸化物半導体１０５を覆って層間絶縁膜１１０を形成する。層間絶縁膜１１０は、下層がＳｉＮ膜、上層がＳｉＯ膜である積層構造とする場合が多い。下層をＳｉＮ膜とするのは、ＳｉＮ膜から水素を酸化物半導体１０５に供給し、酸化物半導体１０５にドレイン領域とソース領域を形成するためである。すなわち、アニール工程において、酸化物半導体１０５のゲート電極１０９に覆われていない部分に水素が拡散し、酸化物半導体１０５に導電性を付与する。これによって、酸化物半導体１０５にドレイン領域およびソース領域が形成される。そして、層間絶縁膜１１０にスルーホールを形成し、酸化物半導体１０５のドレインをドレイン電極１１１と、酸化物半導体１０５のソースをソース電極１１２と接続する。
一方、酸化物半導体１０５がゲート電極１０９に覆われている部分には、水素は拡散しないので、高抵抗が保たれる。しかし、酸化物半導体１０５のドレインおよびソースに吸収された、ＳｉＮからの水素は、アニール工程において、酸化物半導体１０５の横方向にも拡散する。そうすると、チャネル長が短い場合は、チャネルが導通してしまうという問題を生ずる。あるいは、チャネルが導通しないまでも、Ｖｄ－Ｉｄ特性がばらついてしまうという問題が生ずる。
本発明はこの問題を対策するものである。図４は本発明による有機ＥＬ表示装置の表示領域１０の断面図である。図４が図２と異なる点は、酸化物半導体１０５を有するＴＦＴの構成及びＴＦＴを覆う層間絶縁膜１１０の構成である。図４において、ＳｉＯによって第２ボトムゲート絶縁膜１０４を形成し、その上に酸化物半導体１０５を形成して、パターニングするまでは図２と同じである。
図４において、酸化物半導体１０５のドレイン領域とソース領域に挟まれた領域に対応する部分にＳｉＯによるゲート絶縁膜１０６が形成され、その上にアルミニウム酸化膜（以後ＡｌＯ）１０７が形成されている。ＳｉＯ膜１０６とＡｌＯ膜１０７によってゲート絶縁膜が形成されているということも出来るが、本明細書では、便宜上、ＳｉＯ膜をゲート絶縁膜１０６といい、アルミニウム酸化膜はＡｌＯ膜１０７という。
ＡｌＯ膜１０７の上に金属あるいは合金によってゲート電極１０９が形成されているが、本発明の特徴は、ＡｌＯ膜１０７の両端に、例えば、ＳｉＮ等の絶縁膜によるサイドスペーサ１０８が形成されていることである。このサイドスペーサ１０８によって、後で説明するように、チャネルを、ドレインあるいはソースから確実に分離することが出来る。
ゲート電極１０９およびゲート絶縁膜１０６はパターニングされ、酸化物半導体１０５のドレインおよびソースはゲート絶縁膜１０６あるいはゲート電極１０９には覆われておらず、層間絶縁膜１１０と直接接触している。層間絶縁膜１１０はＳｉＮ膜またはＳｉＮ膜とＳｉＯ膜の２層構造となっている。本発明の特徴の一つは、ＳｉＮ膜が直接酸化物半導体１０５のドレインあるいはソースと接触していることである。したがって、ドレインおよびソースには水素が供給され、ドレインおよびソースの抵抗を小さくすることが出来る。
ドレインおよびソースに水素を供給した場合、水素は拡散しやすいために、比較例である図３のような構成では、アニール工程において、水素が拡散し、ＴＦＴの特性が不安定になる。さらに、チャネル長が短くなると、チャネルが導通してしまうという危険も生ずる。本発明は、特に、ゲート電極１０９の両側にサイドスペーサ１０８を形成することによって、酸化物半導体を有するＴＦＴの特性が不安定になることを防止している。層間絶縁膜１１０より上の構成は図２で説明したのと同様である。
図５は、図４におけるＴＦＴ周辺の断面図である。図５において、酸化物半導体１０５の上にゲート絶縁膜１０６、ＡｌＯ膜１０７およびゲート電極１０９が形成されている。ゲート電極１０９の端部とＡｌＯ膜１０７の間にサイドスペーサ１０８が形成されている。ゲート電極１０９がサイドスペーサ１０８を挟まずに酸化物半導体１０５と対向している部分が酸化物半導体１０５のチャネル１０５１となっている。言い換えると、図５における、ゲート電極１０９を形成する金属において、凹部１０９１となっている部分に対応する酸化物半導体１０５の部分がチャネル１０５１になっている。
ゲート絶縁膜１０６は、ゲート電極１０９の下側のみに形成され、酸化物半導体１０５のドレイン、ソースとなる部分は覆っていない。その後、ゲート電極１０９、酸化物半導体１０５等を覆ってＳｉＮで層間絶縁膜１１０を形成する。酸化物半導体１０５がＳｉＮ膜と接する部分には、水素が供給されるので、ドレインおよびソースは低抵抗となり、ドレイン電流を多く流すことが出来る。
従来は、比較的欠陥が多いＳｉＯを酸化物半導体１０５と接触させてドレインおよびソースを形成してきたが、水素の放出は、ＳｉＮに比べて少ないので、ドレイン及びソースを十分に低抵抗化できず、ドレイン電流を多く流すことができなかった。一方、従来構成でＳｉＮによって層間絶縁膜１１０を形成すると、水素が酸化物半導体１０５に供給されるが、この水素は酸化物半導体１０５のチャネル１０５１にも拡散し、チャネルを導通させてしまう。特に、チャネル長が短いＴＦＴではこの危険が大きい。
本発明は、ゲート電極１０９の両脇にサイドスペーサ１０８を形成することによって、チャネル１０５１への水素の拡散を制御し、酸化物半導体１０５におけるドレイン及びソースの低抵抗化とチャネル１０５１への水素の影響の防止を同時に実現している。本発明は、さらに、ゲート絶縁膜１０６と、ゲート電極１０９及びサイドスペーサ１０８の間にＡｌＯ膜１０７を形成することによって、この効果をより増強している。
図５において、ゲート絶縁膜１０６とゲート電極１０９及びサイドスペーサ１０８の間に存在しているＡｌＯ膜１０７の厚さは１０乃至５０ｎｍである。酸化物半導体１０５のチャネルの特性変動を抑えるためには、酸素を供給することが効果的である。したがって、ＡｌＯ膜１０７からも酸素を供給することによって酸素をより安定して酸化物半導体１０５に供給している。
ＡｌＯ膜１０７の上に形成されたサイドスペーサ１０８の形状は、断面において、一方の側壁が傾斜を持った台形である。サイドスペーサ１０８によって、酸化物半導体１０８にオフセット領域１０５２を形成している。オフセット領域１０５２は酸化物半導体１０５のチャネルとドレインおよびソース（以後ドレインで代表させる）との間の中間領域を確実に形成し、ドレインあるいはソースに水素が多く供給された場合であっても、この水素がチャネルに影響を与えることを防止し、ＴＦＴの特性のばらつきを防止する。特にチャネル長が短くなった場合にこの効果は大きい。
図５において、オフセット領域１０５２の長さｄ２は０．５μｍ乃至２μｍである。例えば、チャネル長ｄ１が２μｍの場合、オフセット領域１０５２の長さｄ２は１μｍ程度であることが望ましい。オフセット領域１０５１とサイドスペーサ１０８の間にはＡｌＯ膜１０７が存在している。このＡｌＯ膜１０７は酸素の良好な供給源となるので、ドレインからチャネル側に拡散しようとする水素をオフセットし、チャネル１０５１が水素によって還元されることを効果的に防止している。
図５において、ゲート電極１０９がサイドスペーサ１０８の上面に乗り上げている。ゲート電極１０９を安定して形成するためである。ゲート電極１０９がサイドスペーサ１０８の上に乗りあげる量ｄ３は、好ましくは０．１μｍ以上である。平面で視て、ゲート電極１０９の端部からオフセット領域１０５２の端部までの距離はｄ４である。ｄ４は０．３μm以上であることが望ましい。オフセット領域１０５２の幅ｄ２はｄ３＋ｄ４となる。
図５において、サイドスペーサ１０８の一方の側壁は傾斜面になっている。サイドスペーサ１０８の側壁を傾斜面としている理由は、ゲート電極１０９やサイドスペーサ１０８を覆って形成される層間絶縁膜１１０によるステップカバレッジを向上させるためである。したがって、傾斜面は、本発明には必須の要件ではない。
サイドスペーサ１０８の厚さは、例えば、１００ｎｍ乃至５００ｎｍである。サイドスペーサ１０８の厚さが小さすぎると、ドライエッチングでサイドスペーサを加工しているときに消滅してしまう。一方、サイドスペーサ１０８の厚さが大きすぎる場合は、ゲート電極１０９やサイドスペーサ１０８を覆う層間絶縁膜１１０の段切れの問題、サイドスペーサ１０８の加工時間が長くなる等の問題が生ずる。またサイドスペーサ１０８の厚さが大きすぎると、サイドスペーサ１０８がＳｉＮで形成されている場合は、サイドスペーサ１０８自体からの水素の供給量が多くなるという問題を生ずる。
ゲート電極１０９及びサイドスペーサ１０８を覆って層間絶縁膜１１０が形成されている。層間絶縁膜１１０は一般にはＳｉＮとＳｉＯの２層膜で形成されるが、できれば酸化物半導体１０５と接触することになる下層はＳｉＮ膜で形成するのがよい。ＳｉＮ膜が水素の供給体となり、酸化物半導体１０５のドレイン領域とソース電極領域の抵抗を下げることが出来る。
図５において、サイドスペーサ１０８の材質は、後で説明するように、ドライエッチングによる微細加工の要請からＳｉＮで形成することが望ましいが、加工条件によっては、ＳｉＯＮ（酸窒化シリコン）、あるいはＳｉＯで形成することも出来る。サイドスペーサ１０８をＳｉＮで形成する場合、層間絶縁膜１１０を構成するＳｉＮとサイドスペーサ１０８を構成するＳｉＮとは同じ膜質でもよい。しかし、層間絶縁膜１１０を構成するＳｉＮの水素含有量のほうが、サイドスペーサ１０８を構成するＳｉＮの水素含有量よりも多いことが望ましい。つまり、サイドスペーサ１０８はチャネルに近いので、サイドスペーサ１０８からの水素の供給は抑えたほうがよいからである。
いずれのＳｉＮもＣＶＤで形成するが、仮に、同じガス比、パワー、成膜圧力等でもサイドスペーサ１０８を成膜するときの成膜温度を高温（例えば３００℃乃至３５０℃）に設定すればよい。高温成膜のほうが、膜の付きまわりがよいので、「す」が入りにくいという利点もある。
図６はＴＦＴの平面図である。図６において、ボトムゲート電極１０２の上に、ボトムゲート絶縁膜を介して酸化物半導体１０５が形成されている。酸化物半導体１０５の上には、島状にゲート絶縁膜が形成されているが、図６ではゲート電極１０９およびサイドスペーサ１０８で覆われて見えない。図６において、ゲート電極１０９の周囲にサイドスペーサ１０８が見えているが、これは、図５におけるサイドスペーサ１０８の傾斜面である。
ゲート電極１０９には凹部１０９１が形成されている。ゲート電極１０９の凹部１０９１が形成されている部分に酸化物半導体１０５のチャネルが形成され、凹部１０９１の両側にオフセット領域１０５１が形成されている。図６において、ゲート電極１０９やサイドスペーサ１０８と重複していない酸化物半導体１０５には層間絶縁膜１１０を構成するＳｉＮが接触し、ＳｉＮから供給される水素によって酸化物半導体１０５が還元され、ドレインおよびソースが形成される。ドレインにはスルーホールを介してドレイン電極１１１が接続し、ソースにはスルーホールを介してソース電極１１２が接続している。
図７乃至図１２は、図５の構成を実現する製造工程を示す断面図である。図７は、下地膜１０１の上にボトムゲート電極１０２を形成し、これを覆って第１ボトムゲート絶縁膜１０３、第２ボトムゲート絶縁膜１０４が形成され、その上に酸化物半導体１０５が形成されている。ボトムゲート電極１０２はスパッタリングで成膜された後、パターニングする。第１ボトムゲート絶縁膜１０３はＳｉＮによって例えば厚さ５０ｎｍ、第２ボトムゲート絶縁膜１０４はＳｉＯによって例えば厚さ２００ｎｍで形成される。ＳｉＮとＳｉＯは連続してＣＶＤによって形成することが出来る。
その後、第２ボトムゲート絶縁膜１０４の上に酸化物半導体１０５が形成される。酸化物半導体１０５は１０乃至１００ｎｍで成膜した後、島状にパターニングしている。その後、酸化物半導体１０５の上にトップゲート絶縁膜（ゲート絶縁膜）１０６をＳｉＯによって形成する。ＳｉＯの膜厚は例えば１００ｎｍである。ボトムゲート絶縁膜とトップゲート絶縁膜の膜厚の関係は図２で説明したとおりである。その後ＡｌＯ膜１０７を１０乃至５０ｎｍの厚さになるようにスパッタリングによって形成する。
図８は、サイドスペーサ１０８を形成するための途中工程を示す断面図である。図８において、サイドスペーサ１０８を形成するためのＳｉＮ膜をＣＶＤによって、１００ｎｍ乃至５００ｎｍの厚さで成膜する。このＳｉＮを形成するＣＶＤは、後で形成する層間絶縁膜１１０を形成するＣＶＤよりも高温（例えば３００℃乃至３５０℃）で形成される。より緻密な膜質として、水素の放出を抑えるためである。図８において、ＳｉＮ膜の上に、サイドスペーサをパターニングするためのレジスト４００を形成する。その後ＳＦ６系のガスを用いてＳｉＮ膜をドライエッチングする。
図９はサイドスペーサ１０８用のＳｉＮ膜をドライエッチングした状態を示す断面図である。ＳｉＮはＳＦ６系のガスを用いたドライエッチングによってサイドエッチングされやすい。サイドエッチングの様子を図９の矢印で示す。サイドエッチングによって、サイドスペーサ１０８の幅はレジストの幅よりも小さくなる。サイドスペーサの幅は、底面で０．５μｍ乃至２μｍと非常に小さいので、このようなレジストパターンを形成することは難しい。ＳｉＮを用いることによってサイドエッチングの効果によって、サイドスペーサ１０８をレジストのパターニング限界以下の寸法に加工することが出来る。
ＡｌＯと、サイドスペーサを構成するＳｉＮとを比較すると、ＡｌＯはＳｉＮに対して、ＳＦ６系のガスを用いたドライエッチングでは選択比が非常に大きいので、図９に示すドライエッチング工程では、ＡｌＯ膜はほとんどエッチングされない。
その後、図１０に示すように、ゲート電極１０９となる金属あるいは合金を成膜し、ゲート電極１０９として残したい部分にレジスト４００を形成する。ゲート電極１０９としては、例えば、Ｍｏ、ＭｏＷ、あるいは、Ｔｉ－Ａｌ－Ｔｉ等の積層膜が使用される。そして、Ｃｌ系のガスを用いたドライエッチングにより金属およびＡｌＯ膜をエッチングし、ＡｌＯ膜１０７およびゲート電極１０９をパターニングする。Ｃｌ系のガスを用いた場合には、ゲート絶縁膜１０６を構成するＳｉＯはエッチングされにくいが、ゼロではないので必要に応じてＳｉＯのエッチング途中でＣｌ系のドライエッチングを停止させる。
図１１は、図１０に示すＣｌ系のガスを用いたドライエッチングによりゲート電極１０９及びＡｌＯ膜１０７をパターニングした状態を示す断面図である。この状態では、酸化物半導体１０５はゲート絶縁膜１０６によって覆われている。そこで、図１１に示すように、Ｆ系のドライエッチングによってゲート絶縁膜の材料となるＳｉＯをエッチングし、ゲート絶縁膜１０６をパターニングする。Ｆ系のドライエッチングによっては、酸化物半導体１０５は殆どエッチングされない。
図１２は、Ｆ系のドライエッチングによってＳｉＯを除去し、ゲート絶縁膜１０６をパターニングした後の状態を示す断面図である。Ｆ系のドライエッチングによってサイドスペーサ１０８を構成するＳｉＮも若干エッチングされるので、サイドスペーサ１０８の外側の壁にはテーパが形成される。
図１２において、ゲート電極１０９は断面が台形状のサイドスペーサ１０８の上底に残留している。この量はｄ３である。ｄ３は、好ましくは０．１μｍ以上である。サイドスペーサ１０８の下底とサイドスペーサ１０８の上底の差は、０．３μｍ以上あることが望ましい。
その後、図１２の構成に対して、層間絶縁膜１１０を形成すると、図５の構成となる。層間絶縁膜１１０はＳｉＮあるいはＳｉＮとＳｉＯの積層膜で形成するが、層間絶縁膜１１０は酸化物半導体１０５に水素を供給するので、積層膜とする場合は、酸化物半導体１０５と接する層はＳｉＮで形成するのがよい。また、層間絶縁膜１１０におけるＳｉＮはサイドスペーサ１０８を構成するＳｉＮよりも水素の含有量が多いほうがよい。
図１３は本発明の実施例２を示す有機ＥＬ表示装置の表示領域の断面図である。図１３において、トップゲート絶縁膜１０６がゲート電極１０９の下のみでなく、全面に形成されている。また、サイドスペーサ１０８の側面に傾斜がついていない。図１３のその他の構成は図４と同じである。図１３では、酸化物半導体１０５のドレイン領域およびソース領域は層間絶縁膜１１０と接していない。したがって、層間絶縁膜１１０をＳｉＮで形成しても、ＳｉＮから水素を受け取ることが出来ない。したがって、酸化物半導体１０５のドレイン領域およびソース領域を形成するために、図１４に示すように、別途イオンインプランテーション（Ｉ/Ｉ）を行う必要がある。
図１４の断面構造は、実施例１の図１１と同じである。しかし、図１４では、ドライエッチングをおこなうのではなく、イオンインプランテーション（Ｉ/Ｉ）を行い、酸化物半導体１０５にボロン（Ｂ）あるいはリン（Ｐ）等をドープして導電性を付与し、酸化物半導体にドレインおよびソースを形成している。なお、イオンインプランテーション（Ｉ/Ｉ）は酸化物半導体１０５の構造に欠陥を生じさせて導電性を付与するものであるから、Ａｒ等を打ち込んでもよい。イオンインプランテーション（Ｉ/Ｉ）はゲート電極１０９をマスクとして行われる。また、サイドスペーサ１０８も厚く形成され、さらにこの部分にはＡｌＯ膜１０７も存在しているので、チャネルと、ドレインおよびソースの間には中間領域が構成される。なお、イオンインプランテーション（Ｉ/Ｉ）では、サイドスペーサ１０８はエッチングされないので、サイドスペーサ１０８の側面は、図１２で示すような傾斜は形成されにくい。
図１５は、イオンインプランテーションの後、層間絶縁膜１１０を形成し、この層間絶縁膜１１０にスルーホールを形成して、ドレイン電極１１１とソース電極１１２を接続した状態を示す断面図である。層間絶縁膜１１０の構成は、実施例１の図５等で説明したのと同様である。実施例２では、酸化物半導体１０５のドレイン領域およびソース領域は、イオンインプランテーションによって導電性を付与されている。
酸化物半導体１０５のドレイン領域およびソース領域は、酸素を多く含むゲート絶縁膜１０６で覆われている。そうすると、イオンインプランテーションによって導電性を付与されたにもかかわらず、ドレイン領域、ソース領域は酸素の影響によって徐々に抵抗が上昇する可能性がある。
層間絶縁膜１１０がゲート絶縁膜１０６と接する面をＳｉＮで構成することによって、ＳｉＮからの水素の供給によって、ゲート絶縁膜１０６からの酸素による、酸化物半導体１０５のドレインおよびソースへの影響が緩和される。したがって、ＴＦＴの特性を安定化させることが出来る。その他の構成は実施例１で説明したのと同様である。
実施例１及び２では、本発明を有機ＥＬ表示装置に適用する場合について説明した。しかし、本発明は、液晶表示装置についても適用することが出来る。図１６は液晶表示装置の平面図である。図１６において、ＴＦＴ基板１００と対向基板２００がシール材３０によって接着し、シール材３０の内側で、ＴＦＴ基板１００と対向基板２００の間に液晶が挟持されている。
ＴＦＴ基板１００と対向基板２００が重なった部分に表示領域１０が形成されている。表示領域１０には、走査線９１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線９２が縦方向に延在し、横方向に配列している。走査線９１と映像信号線９２で囲まれた領域に画素９５が形成されている。ＴＦＴ基板１００は対向基板２００よりも大きく形成され、ＴＦＴ基板１００と対向基板２００が重なっていない部分は端子領域２０となっている。端子領域２０には、液晶表示装置に電源や信号を供給するためのフレキシブル配線基板６００が接続している。
図１７は、液晶表示装置の表示領域の断面図である。図１７において、有機平坦化膜１１０の形成までは、実施例１の図４と同じである。なお、実施例１の図４のＴＦＴは有機ＥＬ層を駆動する駆動ＴＦＴであり、本実施例のＴＦＴは、スイッチングＴＦＴであるが、基本的な構成は同じである。
すなわち、遮光膜を兼ねた第１ゲート電極１０２の上に２層構成のボトムゲート絶縁膜（１０３，１０４）が形成され、その上に酸化物半導体１０５が形成されている。酸化物半導体１０５におけるチャネルに対応する部分にトップゲート絶縁膜１０６を形成する。トップゲート絶縁膜１０６の上にＡｌＯ膜１０７を形成する。そして、ＡｌＯ膜１０７の上部両端に本発明の特徴であるサイドスペーサ１０８を形成する。その後、ゲート電極１０９を形成する。
ゲート電極１０９、サイドスペーサ１０８、酸化物半導体１０５等を覆って層間絶縁膜１１０を形成する。層間絶縁膜１１０の構成も図５で説明したのと同様である。そして、層間絶縁膜１１０にスルーホールを形成して、酸化物半導体１０５のドレインとドレイン電極１１１を、酸化物半導体１０５のソースとソース電極１１２を接続する。ドレイン電極１１１、ソース電極１１２、層間絶縁膜１１０を覆って有機平坦化膜１１３を形成する。
図１７において、有機平坦化膜１１３よりも後で形成される構成が図４に示す有機ＥＬ表示装置と異なっている。図１７は、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式の液晶表示装置の断面図である。図１７において、有機平坦化膜１１３にソース電極１１２と画素電極１５２を接続するためのスルーホールを形成する。図１７において、有機平坦化膜１１３の上にＩＴＯによるコモン電極１５０が形成されている。コモン電極１５０を覆って容量絶縁膜１５１がＳｉＮによって形成されている。
容量絶縁膜１５１の上に画素電極１５２が形成されている。画素電極１５２は、有機平坦化膜１１３に形成されたスルーホールにおいて、ソース電極１１２と接続している。なお、容量絶縁膜１５１は、有機平坦化膜１１３のスルーホールの側壁を覆っているが、下部において、スルーホールが形成され、画素電極１５２がソース電極１１２と接続可能となるようにしている。画素電極１５２の上に液晶を初期配向させるための配向膜１５３が形成されている。
液晶層３００を挟んで、ＴＦＴ基板１００と対向して、対向基板２００が形成されている。対向基板２００の内側にはブラックマトリクス２０２が形成され、画素電極１２２と対応する部分にはカラーフィルタ２０１が形成されている。ブラックマトリクス２０２およびカラーフィルタ２０１を覆ってオーバーコート膜２０３が形成されている。オーバーコート膜２０３の上に液晶を初期配向させるために配向膜２０４が形成されている。
図１７において、画素電極１２２に映像信号が印加されると、矢印で示すような電気力線が発生し、液晶分子３０１を回転させ、画素におけるバックライトからの光の透過率を制御して画像を形成する。
このように、液晶表示装置においても、実施例１の構成のＴＦＴを適用することによって、特性の安定した、酸化物半導体によるＴＦＴを形成することが出来る。実施例２で説明した構成も、液晶表示装置にも同様に適用することが出来る。
以上の説明では、液晶表示装置はＩＰＳ方式について説明したが、他の方式の液晶表示装置についても適用することが出来る。
酸化物半導体はリーク電流を小さくできるが、移動度はｐｏｌｙ-Ｓｉに比べて小さいので、周辺駆動回路、例えば、図１における走査線駆動回路８０を、酸化物半導体を用いたＴＦＴで構成するのは難しい場合がある。この点、ｐｏｌｙ-Ｓｉは移動度が大きいので、ｐｏｌｙ-Ｓｉを用いたＴＦＴを周辺駆動回路に使用することが出来る。
一方、ｐｏｌｙ-Ｓｉを用いたＴＦＴはリーク電流が大きいので、画素電極の電位変動が問題になる。したがって、酸化物半導体を用いたＴＦＴを表示領域における画素に使用し、ｐｏｌｙ-Ｓｉを用いたＴＦＴを周辺駆動回路に用いると合理的である。このような構成をハイブリッド方式と呼ぶとすると、本発明は、このようなハイブリッド方式の表示装置についても適用することが出来る。
１０…表示領域、 ２０…端子領域、 ３０…シール材、 ８０…走査線駆動回路、 ９１…走査線、 ９２…映像信号線、 ９３…電源線、 ９５…画素、 １００…ＴＦＴ基板、 １０１…下地膜、 １０２…ボトムゲート電極、 １０３…第１ボトムゲート絶縁膜、 １０４…第２ボトムゲート絶縁膜、 １０５…酸化物半導体、 １０６…ゲート絶縁膜、 １０７…ＡｌＯ膜、 １０８…サイドスペーサ、 １０９…ゲート電極、 １１０…層間絶縁膜、 １１１…ドレイン電極、 １１２…ソース電極、 １１３…有機平坦化膜、 １１４…下部電極、 １１５…バンク、 １１６…有機ＥＬ層、 １１７…上部電極、 １１８…保護膜、 １１９…粘着材、 １２０…円偏光板、 １５０…コモン電極、 １５１…容量絶縁膜、 １５２…画素電極、 １５３…配向膜、 ２００…対向基板、 ２０１…カラーフィルタ、 ２０２…ブラックマトリクス、 ２０３…オーバーコート膜、 ２０４…配向膜、 ３００…液晶層、 ４００…レジスト、 ３０１…液晶分子、 １０５１…チャネル、 １０５２…オフセット領域、 １０９１…ゲート電極の凹部、 Ｉ/Ｉ…イオンインプランテーション

Claims (13)

  1. 酸化物半導体で構成される薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、
    前記酸化物半導体の上にゲート絶縁膜が形成され、
    前記ゲート絶縁膜の上にアルミニウム酸化膜が形成され、
    前記アルミニウム酸化膜の上にゲート電極が形成され、
    前記ゲート電極の両側にサイドスペーサが形成され、
    前記ゲート電極、前記サイドスペーサ及びソース及びドレインを覆って層間絶縁膜が形成され、
    平面視にて、前記ドレインと前記ソースを結ぶ方向について前記ゲート電極の幅は前記アルミニウム酸化膜の幅よりも狭く形成され、
    前記酸化物半導体は、チャネルと、前記チャネルの両側に前記ドレインおよび前記ソースが形成され、前記チャネルと前記ドレインの間、および、前記チャネルと前記ソースの間に中間領域が形成され、
    前記酸化物半導体の前記チャネルと前記中間領域の上にゲート絶縁膜が形成され、
    前記チャネルの上方で、前記アルミニウム酸化膜の上にゲート電極が形成されており、
    前記層間絶縁膜は、前記酸化物半導体の前記ドレインおよび前記ソースと直接接していることを特徴とする表示装置。
  2. 前記層間絶縁膜において前記ドレインおよび前記ソースと接する部分はＳｉＮで形成されていることを特徴とする請求項１に記載の表示装置。
  3. 酸化物半導体で構成される薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、
    前記酸化物半導体の上にゲート絶縁膜が形成され、
    前記ゲート絶縁膜の上にアルミニウム酸化膜が形成され、
    前記アルミニウム酸化膜の上にゲート電極が形成され、
    前記ゲート電極の両側にサイドスペーサが形成され、
    前記ゲート電極、前記サイドスペーサ及びソース及びドレインを覆って層間絶縁膜が形成され、
    平面視にて、前記ドレインと前記ソースを結ぶ方向について前記ゲート電極の幅は前記アルミニウム酸化膜の幅よりも狭く形成され、
    前記層間絶縁膜の水素含有量は、前記サイドスペーサの水素含有量よりも大きいことを特徴とする表示装置。
  4. 酸化物半導体で構成される薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、
    前記酸化物半導体の上にゲート絶縁膜が形成され、
    前記ゲート絶縁膜の上にアルミニウム酸化膜が形成され、
    前記アルミニウム酸化膜の上にゲート電極が形成され、
    前記ゲート電極の両側にサイドスペーサが形成され、
    前記ゲート電極、前記サイドスペーサ及びソース及びドレインを覆って層間絶縁膜が形成され、
    平面視にて、前記ドレインと前記ソースを結ぶ方向について前記ゲート電極の幅は前記アルミニウム酸化膜の幅よりも狭く形成され、
    前記酸化物半導体は、チャネルと、前記チャネルの両側に前記ドレインおよび前記ソースが形成され、前記チャネルと前記ドレインの間、および、前記チャネルと前記ソースの間に中間領域が形成され、
    前記酸化物半導体の前記チャネルと前記中間領域の上にゲート絶縁膜が形成され、
    前記チャネルの上方で、前記アルミニウム酸化膜の上にゲート電極が形成されおり、
    前記酸化物半導体における水素含有量は、前記チャネル＜前記中間領域＜ドレインおよびソースの順であることを特徴とする表示装置。
  5. 酸化物半導体で構成される薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、
    前記酸化物半導体の上にゲート絶縁膜が形成され、
    前記ゲート絶縁膜の上にアルミニウム酸化膜が形成され、
    前記アルミニウム酸化膜の上にゲート電極が形成され、
    前記ゲート電極の両側にサイドスペーサが形成され、
    前記ゲート電極、前記サイドスペーサ及びソース及びドレインを覆って層間絶縁膜が形成され、
    平面視にて、前記ドレインと前記ソースを結ぶ方向について前記ゲート電極の幅は前記アルミニウム酸化膜の幅よりも狭く形成され、
    前記酸化物半導体はチャネルを有し、前記チャネルはチャネル長とチャネル幅を持ち、前記サイドスペーサの前記アルミニウム酸化膜と接する側を底部とし、前記サイドスペーサの前記底部と反対側を上部としたとき、前記底部の前記チャネル長方向の長さは、前記上部の前記チャネル長方向の長さよりも大きく、
    前記底部の前記チャネル長方向の長さは、前記上部の前記チャネル長方向の長さはよりも０．３μｍ以上大きいことを特徴とする表示装置。
  6. 酸化物半導体で構成される薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、
    前記酸化物半導体の上にゲート絶縁膜が形成され、
    前記ゲート絶縁膜の上にアルミニウム酸化膜が形成され、
    前記アルミニウム酸化膜の上にゲート電極が形成され、
    前記ゲート電極の両側にサイドスペーサが形成され、
    前記ゲート電極、前記サイドスペーサ及びソース及びドレインを覆って層間絶縁膜が形成され、
    平面視にて、前記ドレインと前記ソースを結ぶ方向について前記ゲート電極の幅は前記アルミニウム酸化膜の幅よりも狭く形成され、
    前記サイドスペーサの高さは１００ｎｍ乃至５００ｎｍであることを特徴とする表示装置。
  7. 酸化物半導体で構成される薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、
    前記酸化物半導体の上にゲート絶縁膜が形成され、
    前記ゲート絶縁膜の上にアルミニウム酸化膜が形成され、
    前記アルミニウム酸化膜の上にゲート電極が形成され、
    前記ゲート電極の両側にサイドスペーサが形成され、
    前記ゲート電極、前記サイドスペーサ及びソース及びドレインを覆って層間絶縁膜が形成され、
    平面視にて、前記ドレインと前記ソースを結ぶ方向について前記ゲート電極の幅は前記アルミニウム酸化膜の幅よりも狭く形成され、
    前記ゲート電極を形成する金属は、前記サイドスペーサの側面を覆い、前記サイドスペーサの上面に延在していることを特徴とする表示装置。
  8. 酸化物半導体で構成される薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、
    前記酸化物半導体の上にゲート絶縁膜が形成され、
    前記ゲート絶縁膜の上にアルミニウム酸化膜が形成され、
    前記アルミニウム酸化膜の上にゲート電極が形成され、
    前記ゲート電極の両側にサイドスペーサが形成され、
    前記ゲート電極、前記サイドスペーサ及びソース及びドレインを覆って層間絶縁膜が形成され、
    平面視にて、前記ドレインと前記ソースを結ぶ方向について前記ゲート電極の幅は前記アルミニウム酸化膜の幅よりも狭く形成され、
    前記ゲート電極を形成する金属が前記サイドスペーサの上面に延在する量は、０．１μｍ以上であることを特徴とする表示装置。
  9. 酸化物半導体で構成される薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、
    前記酸化物半導体の上にゲート絶縁膜が形成され、
    前記ゲート絶縁膜の上にアルミニウム酸化膜が形成され、
    前記アルミニウム酸化膜の上にゲート電極が形成され、
    前記ゲート電極の両側にサイドスペーサが形成され、
    前記ゲート電極、前記サイドスペーサ及びソース及びドレインを覆って層間絶縁膜が形成され、
    平面視にて、前記ドレインと前記ソースを結ぶ方向について前記ゲート電極の幅は前記アルミニウム酸化膜の幅よりも狭く形成され、
    前記酸化物半導体の前記ドレインおよび前記ソースは前記ゲート絶縁膜によって覆われ、前記層間絶縁膜は前記ゲート絶縁膜と接触していることを特徴とする表示装置。
  10. 前記層間絶縁膜が前記ゲート絶縁膜と接する部分はＳｉＮで形成されていることを特徴とする請求項９に記載の表示装置。
  11. 前記層間絶縁膜の水素含有量は、前記サイドスペーサの水素含有量よりも大きいことを特徴とする請求項９に記載の表示装置。
  12. 前記酸化物半導体は、チャネルを有し、前記チャネルの両側に前記ドレインまたは前記ソースが形成され、前記チャネルと前記ドレインの間、および、前記チャネルと前記ソースの間に中間領域が形成され、
    前記酸化物半導体における水素含有量は、前記チャネル＜前記中間領域＜前記ドレインおよび前記ソースの順であることを特徴とする請求項９に記載の表示装置。
  13. チャネルはチャネル長とチャネル幅を持ち、前記サイドスペーサの前記アルミニウム酸化膜と接する側を底部とし、前記サイドスペーサの前記底部と反対側を上部としたとき、前記底部の前記チャネル長方向の長さは、前記上部の前記チャネル長方向の長さよりも大きいことを特徴とする請求項９に記載の表示装置。
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US17/694,754 US11791346B2 (en) 2018-01-11 2022-03-15 Method for manufacturing a display device
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11009757B2 (en) * 2019-03-14 2021-05-18 Sharp Kabushiki Kaisha Liquid crystal display
KR20220112333A (ko) * 2021-02-03 2022-08-11 삼성디스플레이 주식회사 트랜지스터 및 이를 포함하는 표시 장치
US20240365604A1 (en) * 2021-10-11 2024-10-31 Sharp Display Technology Corporation Display device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013123041A (ja) 2011-11-11 2013-06-20 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2013251536A (ja) 2012-05-02 2013-12-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014131047A (ja) 2012-12-31 2014-07-10 Samsung Display Co Ltd 薄膜トランジスタ、および薄膜トランジスタ表示板
JP2014192418A (ja) 2013-03-28 2014-10-06 Sony Corp 半導体装置、表示装置および電子機器
JP2017005273A (ja) 2012-01-23 2017-01-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2017152701A (ja) 2011-05-13 2017-08-31 株式会社半導体エネルギー研究所 半導体装置
JP2017204659A (ja) 2012-01-20 2017-11-16 株式会社半導体エネルギー研究所 半導体装置
JP2018190753A (ja) 2017-04-28 2018-11-29 株式会社半導体エネルギー研究所 半導体装置、および表示装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100229678B1 (ko) * 1996-12-06 1999-11-15 구자홍 박막트랜지스터 및 그의 제조방법
JPH1197705A (ja) * 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体集積回路
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP4410222B2 (ja) * 2006-06-21 2010-02-03 株式会社東芝 半導体装置及びその製造方法
JP2009111302A (ja) * 2007-11-01 2009-05-21 Hitachi Ltd 半導体装置およびその製造方法
KR101739154B1 (ko) * 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011104791A1 (ja) * 2010-02-25 2011-09-01 シャープ株式会社 薄膜トランジスタ基板及びその製造方法、表示装置
US8581257B2 (en) * 2010-04-07 2013-11-12 Sharp Kabushiki Kaisha Circuit board and display device
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
WO2012144165A1 (ja) * 2011-04-18 2012-10-26 シャープ株式会社 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法
US9117920B2 (en) * 2011-05-19 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device using oxide semiconductor
JP5539279B2 (ja) * 2011-08-30 2014-07-02 株式会社ジャパンディスプレイ 液晶光学素子
US9287405B2 (en) * 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
US8748240B2 (en) * 2011-12-22 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8981370B2 (en) * 2012-03-08 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9048323B2 (en) * 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6076626B2 (ja) * 2012-06-14 2017-02-08 株式会社ジャパンディスプレイ 表示装置及びその製造方法
KR102261642B1 (ko) * 2014-08-07 2021-06-08 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조방법
JP6506973B2 (ja) * 2015-01-21 2019-04-24 株式会社ジャパンディスプレイ 表示装置
US10008606B2 (en) * 2015-03-30 2018-06-26 Sakai Display Products Corporation Thin film transistor and display panel
JP6920785B2 (ja) * 2015-08-19 2021-08-18 株式会社ジャパンディスプレイ 表示装置
CN105355661A (zh) * 2015-10-10 2016-02-24 无锡盈芯半导体科技有限公司 一种薄膜晶体管及其半导体沟道层的制备方法
JP6821982B2 (ja) 2015-10-27 2021-01-27 天馬微電子有限公司 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
US9859391B2 (en) * 2015-10-27 2018-01-02 Nlt Technologies, Ltd. Thin film transistor, display device, and method for manufacturing thin film transistor
JP6539873B2 (ja) * 2016-03-16 2019-07-10 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、及び薄膜トランジスタを備えた表示装置
JP6669559B2 (ja) * 2016-03-30 2020-03-18 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2017191834A (ja) * 2016-04-12 2017-10-19 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板
CN106981520B (zh) * 2017-04-12 2020-07-07 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017152701A (ja) 2011-05-13 2017-08-31 株式会社半導体エネルギー研究所 半導体装置
JP2013123041A (ja) 2011-11-11 2013-06-20 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2017204659A (ja) 2012-01-20 2017-11-16 株式会社半導体エネルギー研究所 半導体装置
JP2017005273A (ja) 2012-01-23 2017-01-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2013251536A (ja) 2012-05-02 2013-12-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014131047A (ja) 2012-12-31 2014-07-10 Samsung Display Co Ltd 薄膜トランジスタ、および薄膜トランジスタ表示板
JP2014192418A (ja) 2013-03-28 2014-10-06 Sony Corp 半導体装置、表示装置および電子機器
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