Nothing Special   »   [go: up one dir, main page]

WO2016021320A1 - アクティブマトリクス基板およびその製造方法 - Google Patents

アクティブマトリクス基板およびその製造方法 Download PDF

Info

Publication number
WO2016021320A1
WO2016021320A1 PCT/JP2015/068178 JP2015068178W WO2016021320A1 WO 2016021320 A1 WO2016021320 A1 WO 2016021320A1 JP 2015068178 W JP2015068178 W JP 2015068178W WO 2016021320 A1 WO2016021320 A1 WO 2016021320A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
film
insulating film
semiconductor
active matrix
Prior art date
Application number
PCT/JP2015/068178
Other languages
English (en)
French (fr)
Inventor
英伸 木本
哲弥 樽井
佳宏 瀬口
剛久 杉本
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to JP2016540106A priority Critical patent/JP6196387B2/ja
Priority to US15/323,440 priority patent/US9869917B2/en
Priority to CN201580036053.1A priority patent/CN106575062B/zh
Publication of WO2016021320A1 publication Critical patent/WO2016021320A1/ja

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/133345Insulating layers
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1343Electrodes
    • G02F1/134309Electrodes characterised by their geometrical arrangement
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1343Electrodes
    • G02F1/13439Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1288Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • H01L29/458Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66765Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1343Electrodes
    • G02F1/134309Electrodes characterised by their geometrical arrangement
    • G02F1/134372Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1345Conductors connecting electrodes to cell terminals
    • G02F1/13454Drivers integrated on the active matrix substrate
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • G02F1/13629Multilayer wirings
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • G02F1/136295Materials; Compositions; Manufacture processes
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40Arrangements for improving the aperture ratio
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00Materials and properties
    • G02F2202/10Materials and properties semiconductor
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00Materials and properties
    • G02F2202/10Materials and properties semiconductor
    • G02F2202/103Materials and properties semiconductor a-Si

Definitions

  • the present invention relates to a display device, and more particularly, to an active matrix substrate having a common electrode and a manufacturing method thereof.
  • a liquid crystal panel included in a liquid crystal display device has a structure in which an active matrix substrate and a counter substrate are bonded to each other, and a liquid crystal layer is provided between two substrates.
  • a plurality of gate lines, a plurality of data lines, a plurality of pixel circuits including thin film transistors (hereinafter referred to as TFTs) and pixel electrodes are formed.
  • a vertical electric field method and a horizontal electric field method are known as methods for applying an electric field to a liquid crystal layer of a liquid crystal panel.
  • a substantially vertical electric field is applied to a liquid crystal layer using a pixel electrode and a common electrode formed on a counter substrate.
  • a horizontal electric field type liquid crystal panel a common electrode is formed on an active matrix substrate together with a pixel electrode, and a substantially horizontal electric field is applied to the liquid crystal layer using the pixel electrode and the common electrode.
  • a horizontal electric field type liquid crystal panel has an advantage that a viewing angle is wider than that of a vertical electric field type liquid crystal panel.
  • an IPS (In-Plane Switching) mode and an FFS (Fringe Field Switching) mode are known.
  • the pixel electrode and the common electrode are each formed in a comb-like shape and are arranged so as not to overlap in a plan view.
  • a slit is formed in one of the common electrode and the pixel electrode, and the pixel electrode and the common electrode are disposed so as to overlap with each other through a protective insulating film in plan view.
  • the FFS mode liquid crystal panel has an advantage that the aperture ratio is higher than that of the IPS mode liquid crystal panel.
  • Patent Document 1 describes a method for manufacturing an active matrix substrate using five photomasks.
  • the semiconductor layer is patterned using the source layer photomask without using the semiconductor layer photomask, and the TFT of the TFT is formed using the pixel electrode layer photomask. A channel region is formed.
  • the data lines are stacked wirings formed in the semiconductor layer, the ohmic contact layer, the source layer, and the pixel electrode layer. The portions formed in the semiconductor layer, the ohmic contact layer, and the source layer of the data line have the same shape, and the portion formed in the pixel electrode layer is formed so as to cover the portion formed in the three layers.
  • the pixel electrode and the common electrode face each other with a protective insulating film interposed therebetween.
  • the capacitance storage capacitance
  • the protective insulating film serving as an interlayer film between the pixel electrode and the common electrode is thin.
  • particles and generated foreign matter may break through the protective insulating film. For this reason, a point defect caused by a leak between the pixel electrode and the common electrode or a linear defect caused by a leak between the data line and the common electrode occurs, which causes a problem that the yield of the active matrix substrate is lowered.
  • an object of the present invention is to provide a high-yield active matrix substrate having a common electrode.
  • a first aspect of the present invention is an active matrix substrate, A plurality of gate lines formed in the first wiring layer; A plurality of data lines that are stacked wirings formed in the first semiconductor layer, the second semiconductor layer, the second wiring layer, and the pixel electrode layer; A plurality of pixel circuits arranged corresponding to the intersections of the gate lines and the data lines, each including a switching element and a pixel electrode; A protective insulating film formed in an upper layer than the gate line, the data line, the switching element, and the pixel electrode; A common electrode formed in an upper layer of the protective insulating film,
  • the switching element is A gate electrode formed in the first wiring layer; A source electrode and a drain electrode formed on the second wiring layer; A channel region formed in the first semiconductor layer; A semiconductor portion formed under the source electrode and the drain electrode in the second semiconductor layer; A conductor portion formed on the source electrode and the drain electrode in the pixel electrode layer, A portion of the data line formed in the second semiconductor layer is formed larger than a portion formed in the second wiring layer and the pixel
  • a portion of the data line formed in the first semiconductor layer is larger than a portion formed in the second semiconductor layer.
  • the protective insulating film includes a lower insulating film and an upper insulating film formed using the same material under different conditions.
  • One of the lower insulating film and the upper insulating film generates compressive stress, and the other generates tensile stress.
  • the lower insulating film has a thickness of 150 to 350 nm, and the upper insulating film has a thickness of 400 to 600 nm.
  • the portion of the data line formed in the second wiring layer, the source electrode, and the drain electrode are made of molybdenum or a material containing molybdenum.
  • a seventh aspect of the present invention is the sixth aspect of the present invention, A portion of the data line formed in the second wiring layer, the source electrode, and the drain electrode are formed of an alloy of molybdenum and niobium.
  • An eighth aspect of the present invention is a method of manufacturing an active matrix substrate, Forming a plurality of gate lines and gate electrodes of a plurality of switching elements in the first wiring layer; Forming a gate insulating film, forming a first semiconductor film on the first semiconductor layer, and forming a second semiconductor film on the second semiconductor layer; In the second wiring layer, a first conductor portion that is a source of a main conductor portion of a plurality of data lines and a second conductor portion that is a source of a source electrode and a drain electrode of the switching element are formed.
  • a second semiconductor part that is a source of the first semiconductor part under the main conductor part, a channel region in the first semiconductor layer of the switching element, A source layer forming step of forming a third semiconductor part as a base of the semiconductor part under the source electrode and the drain electrode in the second semiconductor layer;
  • a pixel electrode, a third conductor portion overlying the main conductor portion, and a conductor portion overlying the source electrode and the drain electrode are formed, and the first and second conductor portions are formed A portion of the second semiconductor portion formed in the second semiconductor layer, and by patterning the third semiconductor portion, the main conductor portion, the source electrode and the drain electrode, the first semiconductor portion, And a pixel electrode layer forming step for forming the semiconductor portion; Forming a protective insulating film on the pixel electrode; and Forming a common electrode on an upper layer of the protective insulating film, In the pixel electrode layer forming step, a portion formed in the second semiconductor layer of the first semiconductor portion
  • a ninth aspect of the present invention is the eighth aspect of the present invention,
  • the source layer forming step is characterized in that a portion formed in the first semiconductor layer of the first semiconductor portion is formed larger than a portion formed in the second semiconductor layer.
  • a tenth aspect of the present invention is the eighth aspect of the present invention.
  • the pixel electrode layer forming step includes a film forming process, a photoresist forming process, an etching process, and a photoresist stripping process,
  • the etching process performs wet etching on the film obtained by the film formation process and the first and second conductor portions using the photoresist formed by the photoresist formation process as a mask, and Dry etching is performed on a portion of the second semiconductor portion formed in the second semiconductor layer and the third semiconductor portion.
  • An eleventh aspect of the present invention is the ninth aspect of the present invention.
  • the pattern for forming the second semiconductor part included in the photomask used in the source layer forming step forms the main conductor part included in the photomask used in the pixel electrode layer forming step. It is larger than the pattern.
  • a twelfth aspect of the present invention is the eighth aspect of the present invention.
  • the step of forming the protective insulating film includes a process of forming a lower insulating film and an upper insulating film under different conditions using the same material.
  • a thirteenth aspect of the present invention is the twelfth aspect of the present invention.
  • the process of forming the lower insulating film and the upper insulating film is characterized in that a lower layer insulating film and an upper insulating film that generate a stretching stress on the one hand and a tensile stress on the other hand are formed.
  • a fourteenth aspect of the present invention is the twelfth aspect of the present invention.
  • the process of forming the lower insulating film and the upper insulating film is characterized by forming a lower insulating film having a thickness of 150 to 350 nm and an upper insulating film having a thickness of 400 to 600 nm.
  • a fifteenth aspect of the present invention is the eighth aspect of the present invention,
  • the first and second conductor portions are formed of molybdenum or a material containing molybdenum.
  • a sixteenth aspect of the present invention is the fifteenth aspect of the present invention.
  • the source layer forming step is characterized in that the first and second conductor portions are formed of an alloy of molybdenum and niobium.
  • the portion formed in the lower layer is set to be more than the portion formed in the upper layer (second wiring layer and pixel electrode layer).
  • the cross-sectional shape of the data line and the source electrode and the drain electrode of the switching element are formed in a staircase shape. Accordingly, the coverage of the protective insulating film formed on the data lines and the switching elements can be increased, and the yield of the active matrix substrate having the common electrode can be increased.
  • the data line by forming a portion of the data line formed in the first semiconductor layer larger than a portion formed in the second semiconductor layer, the data line has a larger number. It is formed in a staircase shape having steps. Therefore, the coverage of the protective insulating film formed on the data line can be further increased, and the yield of the active matrix substrate having the common electrode can be further increased.
  • the third or twelfth aspect of the present invention by forming a two-layer protective insulating film using the same material, even when conductive foreign matter is present on the substrate before the protective insulating film is formed, A two-layer protective insulating film that can insulate the pixel electrode layer from the common electrode layer can be easily formed.
  • the stress generated in the protective insulating film of each layer can be offset by forming the two protective insulating films in which stresses in the opposite directions are generated. Therefore, the coverage of the protective insulating film can be increased and the yield of the active matrix substrate having the common electrode can be increased.
  • the stress generated in the protective insulating film of each layer can be offset, and the leak rate of the data line and the common electrode can be suppressed. Therefore, the coverage of the protective insulating film can be increased and the yield of the active matrix substrate having the common electrode can be increased.
  • the main conductor portion of the data line is formed by forming molybdenum or a material containing molybdenum (for example, an alloy of molybdenum and niobium). Generation of foreign matters can be prevented and the yield of an active matrix substrate having a common electrode can be increased.
  • molybdenum or a material containing molybdenum for example, an alloy of molybdenum and niobium.
  • wet etching and dry etching are continuously performed using the same photomask, so that the portion formed in the second semiconductor layer is the second wiring layer. Further, it can be formed larger than the portion formed in the pixel electrode layer.
  • the first semiconductor layer of the data line is formed by setting a size difference in the pattern of the photomask used between the source layer forming step and the pixel electrode layer forming step.
  • the portion to be formed can be formed larger than the portion formed in the second semiconductor layer.
  • FIG. 2 is a plan view of the active matrix substrate shown in FIG. 1. It is a figure which shows patterns other than the common electrode of the active matrix substrate shown in FIG. It is a figure which shows the pattern of the common electrode of the active matrix substrate shown in FIG. It is a figure which shows the manufacturing method of the active matrix substrate shown in FIG. It is a continuation figure of FIG. 5A. It is a continuation figure of FIG. 5B. It is a continuation figure of FIG. 5C. It is a continuation figure of FIG. 5D. It is a continuation figure of FIG. 5E. It is a continuation figure of FIG. 5F. It is a continuation figure of FIG.
  • FIG. 5G It is a continuation figure of FIG. 5H. It is a continuation figure of FIG. 5I. It is a continuation figure of FIG. 5J. It is sectional drawing of the data line after completion of the etching of a 4th process. It is sectional drawing of TFT after the completion of the etching of a 4th process.
  • 2 is a table showing an example of film formation conditions and characteristics of two layers of SiNx films of the active matrix substrate shown in FIG. 1. It is a figure which shows the relationship between the film thickness of two layers of SiNx films
  • FIG. 2 is a diagram showing a relationship between a total film thickness of two SiNx films of the active matrix substrate shown in FIG. 1 and a leak rate of a data line and a common electrode.
  • FIG. 1 is a block diagram showing a configuration of a liquid crystal display device including an active matrix substrate according to an embodiment of the present invention.
  • a liquid crystal display device 1 shown in FIG. 1 includes a liquid crystal panel 2, a display control circuit 3, a gate line driving circuit 4, a data line driving circuit 5, and a backlight 6.
  • m and n are integers of 2 or more, i is an integer of 1 to m, and j is an integer of 1 to n.
  • the liquid crystal panel 2 is an FFS mode liquid crystal panel.
  • the liquid crystal panel 2 has a structure in which an active matrix substrate 10 and a counter substrate 40 are bonded together and a liquid crystal layer is provided between the two substrates.
  • a black matrix (not shown) or the like is formed on the counter substrate 40.
  • m gate lines G1 to Gm, n data lines S1 to Sn, (m ⁇ n) pixel circuits 20, a common electrode 30 (dot pattern portion), and the like are formed on the active matrix substrate 10.
  • the A semiconductor chip that functions as the gate line drive circuit 4 and a semiconductor chip that functions as the data line drive circuit 5 are mounted on the active matrix substrate 10.
  • FIG. 1 schematically shows the configuration of the liquid crystal display device 1, and the shape of the elements described in FIG. 1 is not accurate.
  • gate lines G1 to Gm extend in the row direction and are arranged in parallel to each other.
  • the data lines S1 to Sn extend in the column direction and are arranged in parallel to each other.
  • the gate lines G1 to Gm and the data lines S1 to Sn intersect at (m ⁇ n) locations.
  • the (m ⁇ n) pixel circuits 20 are two-dimensionally arranged corresponding to the intersections of the gate lines G1 to Gm and the data lines S1 to Sn.
  • the pixel circuit 20 includes an N-channel TFT 21 and a pixel electrode 22.
  • the gate electrode of the TFT 21 included in the pixel circuit 20 in the i-th row and j-th column is connected to the gate line Gi
  • the source electrode is connected to the data line Sj
  • the drain electrode is connected to the pixel electrode 22.
  • a protective insulating film (not shown) is formed above the gate lines G 1 to Gm, the data lines S 1 to Sn, the TFT 21, and the pixel electrode 22.
  • the common electrode 30 is formed in the upper layer of the protective insulating film.
  • the pixel electrode 22 and the common electrode 30 face each other with a protective insulating film interposed therebetween.
  • the backlight 6 is disposed on the back side of the liquid crystal panel 2 and irradiates the back surface of the liquid crystal panel 2 with light.
  • the display control circuit 3 outputs a control signal C1 to the gate line driving circuit 4, and outputs a control signal C2 and a data signal D1 to the data line driving circuit 5.
  • the gate line driving circuit 4 drives the gate lines G1 to Gm based on the control signal C1.
  • the data line driving circuit 5 drives the data lines S1 to Sn based on the control signal C2 and the data signal D1. More specifically, the gate line driving circuit 4 selects one gate line from the gate lines G1 to Gm in each horizontal period (line period) and applies a high level voltage to the selected gate line.
  • the data line driving circuit 5 applies n data voltages corresponding to the data signal D1 to the data lines S1 to Sn in each horizontal period. As a result, n pixel circuits 20 are selected within one horizontal period, and n data voltages are respectively written to the selected n pixel circuits 20.
  • FIG. 2 is a plan view of the active matrix substrate 10.
  • FIG. 2 shows some of the elements formed on the active matrix substrate 10.
  • the active matrix substrate 10 is divided into a facing region 11 that faces the facing substrate 40 and a non-facing region 12 that does not face the facing substrate 40.
  • the non-facing region 12 is located on the right side and the lower side of the facing region 11.
  • a display area 13 (area indicated by a broken line) for arranging the pixel circuit 20 is set in the facing area 11.
  • a portion obtained by removing the display area 13 from the facing area 11 is referred to as a frame area 14.
  • (m ⁇ n) pixel circuits 20, m gate lines 23, and n data lines 24 are formed.
  • the (m ⁇ n) pixel circuits 20 are two-dimensionally arranged in the display area 13.
  • the non-facing region 12 is provided with an external terminal 15 for inputting a common electrode signal.
  • the first common trunk line 16 formed in the same wiring layer as the gate line 23 and the data line 24 are provided in the frame region 14.
  • a second common trunk wiring 17 formed in the wiring layer is formed.
  • the first common trunk line 16 is formed on the upper side, the left side, and the lower side of the display area 13, and the second common trunk line 17 is formed on the right side of the display area 13.
  • a connecting circuit (not shown) for connecting the common electrode 30, the first common trunk line 16 and the second common trunk line 17 is formed in the A1 part and the A2 part of FIG.
  • a mounting region 18 for mounting the gate line driving circuit 4 and a mounting region 19 for mounting the data line driving circuit 5 are set.
  • a gate layer, a gate insulating film, a first semiconductor layer, a second semiconductor layer, a source layer, a pixel electrode layer, a protective insulating film, and a common electrode layer are formed in this order from the lower layer on a glass substrate. (Details will be described later).
  • the gate line 23 and the first common trunk line 16 are formed in the gate layer.
  • the data line 24 and the second common trunk wiring 17 are stacked wirings formed in the first semiconductor layer, the second semiconductor layer, the source layer, and the pixel electrode layer.
  • FIG. 3 is a diagram showing patterns other than the common electrode 30 of the active matrix substrate 10.
  • the gate line 23 (lower left hatched portion) extends in the row direction while being refracted midway.
  • the data line 24 (lower right oblique line) extends in the column direction while being refracted near the intersection with the gate line 23.
  • the gate line 23 and the data line 24 are formed in different wiring layers.
  • a TFT 21 is formed near the intersection of the gate line 23 and the data line 24.
  • a pixel electrode 22 is formed in a region partitioned by the gate line 23 and the data line 24.
  • the TFT 21 has a gate electrode connected to the gate line 23, a source electrode connected to the data line 24, and a drain electrode connected to the pixel electrode 22.
  • the liquid crystal panel 2 includes a plurality of pixel circuits 20 arranged corresponding to the intersections of the gate lines 23 and the data lines 24.
  • FIG. 4 is a diagram showing a pattern of the common electrode 30 of the active matrix substrate 10.
  • the common electrode 30 is formed in an upper layer of the protective insulating film formed in an upper layer (that is, a side closer to the liquid crystal layer) than the TFT 21, the pixel electrode 22, the gate line 23, and the data line 24. As shown in FIG. 4, the common electrode 30 is formed so as to cover the entire surface of the display region 13 except for the following portions.
  • the common electrode 30 has a plurality of slits 31 corresponding to the pixel electrode 22 in order to generate a horizontal electric field applied to the liquid crystal layer together with the pixel electrode 22.
  • the common electrode 30 has seven slits 31 corresponding to one pixel electrode 22. The slit 31 is refracted near the middle.
  • the common electrode 30 has a notch 32 formed in a region including the source electrode arrangement region and the channel region of the TFT 21. By providing the notch 32 in the common electrode 30, it is possible to prevent the common electrode 30 formed above the TFT 21 from affecting the operation of the TFT 21.
  • FIGS. 5A to 5K show a process of forming the gate line 23, the data line 24, the TFT 21, and the switching circuit, respectively.
  • gate layer pattern (FIG. 5A) Ti (titanium), Al (aluminum), and Ti are sequentially formed on the glass substrate 101 by sputtering. Subsequently, the gate layer is patterned using photolithography and etching to form the gate line 23, the gate electrode 111 of the TFT 21, the first common trunk line 16, and the like.
  • patterning using a photolithography method and etching refers to the following processing. First, a photoresist is applied to the substrate. Next, the substrate is exposed with a photomask having a desired pattern, thereby leaving the photoresist in the same pattern as the photomask on the substrate. Next, the substrate is etched using the remaining photoresist as a mask to form a pattern on the surface of the substrate. Finally, the photoresist is peeled off.
  • a MoNb (molybdenum niobium) film 131 is formed on the substrate shown in FIG. 5B by sputtering. Subsequently, the source layer and the semiconductor layer are patterned using photolithography and etching to form the main conductor portion 133 of the data line 24, the conductor portion 134 of the TFT 21, the main conductor portion 135 of the second common trunk line 17, and the like. .
  • the conductor portion 134 of the TFT 21 is formed at the position of the source electrode, the drain electrode, and the channel region of the TFT 21.
  • a photomask that leaves the photoresist 132 in positions such as the main conductor parts 133 and 135 and the conductor part 134 is used. Therefore, after exposure, the photoresist 132 remains at positions such as the main conductor portions 133 and 135 and the conductor portion 134 (FIG. 5C).
  • the MoNb film 131 formed in the third process is first etched, and then the n + amorphous Si film 123 and the amorphous Si film 122 formed in the second process are successively etched (FIG. 5D).
  • the amorphous Si film 122 and the n + amorphous Si film 123 are patterned in substantially the same shape as the source layer.
  • the photoresist 132 is removed to obtain the substrate shown in FIG. 5E.
  • the MoNb film 131 that remains without being etched becomes the main conductor portion 133 of the data line 24, the conductor portion 134 of the TFT 21, the main conductor portion 135 of the second common trunk line 17, and the like.
  • the substrate shown in FIG. 5E the MoNb film 131 that remains without being etched becomes the main conductor portion 133 of the data line 24, the conductor portion 134 of the TFT 21, the main conductor portion 135 of the second common trunk line 17, and the like.
  • the amorphous Si film 122 and the n + amorphous Si film 123 are disposed below the main conductor portion 133 of the data line 24, the conductor portion 134 of the TFT 21, and the main conductor portion 135 of the second common trunk line 17. Exists.
  • FIG. 5F Formation of Pixel Electrode
  • An IZO film 141 to be the pixel electrode 22 is formed on the substrate shown in FIG. 5E by sputtering. Subsequently, the pixel electrode layer is patterned using photolithography and etching. In the fourth step, a photomask that leaves the photoresist 142 at the position of the pixel electrode 22 and the position of the source layer pattern (except for the position of the channel region of the TFT 21) is used. For this reason, after exposure, the photoresist 142 remains at the position of the pixel electrode 22 and the position of the source layer pattern excluding the position of the channel region of the TFT 21 (FIG. 5F).
  • the IZO film 141 and the conductor part 134 existing at the channel region position of the TFT 21 are first etched by wet etching, and then the n + amorphous Si film existing at the channel region position of the TFT 21 by dry etching. 123 is etched (FIGS. 5G and 5H).
  • FIG. 5G shows the substrate when the etching of the conductor portion 134 is completed.
  • FIG. 5H shows the substrate when the etching of the n + amorphous Si film 123 is completed.
  • the film thickness of the amorphous Si film 122 existing in the channel region of the TFT 21 is reduced by dry etching.
  • the photoresist 142 is removed to obtain the substrate shown in FIG. 5I.
  • the channel region of the TFT 21 is formed, and the source electrode 143 and the drain electrode 144 of the TFT 21 are separated from each other.
  • the IZO film 141 remains on the main conductor portion 133 of the data line 24, the source electrode 143 and the drain electrode 144 of the TFT 21, and the main conductor portion 135 of the second common trunk line 17.
  • FIG. 5J Formation of protective insulating film (FIG. 5J)
  • Two layers of SiNx films 151 and 152 to be protective insulating films are sequentially formed on the substrate shown in FIG. 5I by CVD.
  • the deposition conditions for the lower SiNx film 151 and the deposition conditions for the upper SiNx film 152 are different (details will be described later).
  • the two-layer SiNx films 151 and 152 formed in the fifth process and the SiNx film 121 formed in the second process are patterned by using a photolithography method and etching. As shown in FIG.
  • a contact hole 153 penetrating the two layers of SiNx films 151 and 152 and the SiNx film 121 and two layers of SiNx films 151 and 152 are formed at the position where the reconnection circuit is formed.
  • a penetrating contact hole 154 is formed.
  • the photomask used in the sixth step has a pattern corresponding to the slit 31 and the notch 32.
  • the common electrode 30 having the slit 31 and the notch 32 can be formed.
  • the data line 24 includes a stacked wiring (amorphous Si film 122, n + amorphous Si film 123, main conductor portion 133, and IZO film) formed in the first semiconductor layer, the second semiconductor layer, the source layer, and the pixel electrode layer. 141 (see FIG. 5K (b)).
  • the TFT 21 includes a gate electrode 111 formed in the gate layer, a source electrode 143 and a drain electrode 144 formed in the source layer, a channel region (amorphous Si film 122) formed in the first semiconductor layer, The semiconductor portion (n + amorphous Si film 123) formed under the source electrode 143 and the drain electrode 144 in the two semiconductor layers, and the conductor portion (IZO film formed over the source electrode 143 and the drain electrode 144 in the pixel electrode layer) 141) (see FIG. 5K (c)).
  • the photolithography method is executed using different photomasks in the first and third to sixth steps, and the photolithography method is not executed in the second step.
  • the total number of photomasks used in the manufacturing method according to this embodiment is five.
  • Cu copper
  • Mo molybdenum
  • Al Al
  • Ti Ti
  • TiN titanium nitride
  • alloys thereof or a laminated film of these metals may be used.
  • a three-layer film in which an Al alloy is laminated on the upper layer of MoNb and MoNb is further laminated on the upper layer of the Al alloy may be used.
  • ITO indium tin oxide
  • a laminated film of a SiOx (silicon oxide) film or a SiON (silicon nitride oxide) film may be used instead of the SiNx film.
  • the thicknesses of the various films formed on the substrate are suitably determined according to the material and function of the film.
  • the thickness of the film is, for example, about 10 nm to 1 ⁇ m.
  • an example of the film thickness is shown.
  • a Ti film having a thickness of 25 to 35 nm, an Al film having a thickness of 180 to 220 nm, and a Ti film having a thickness of 90 nm to 110 nm are sequentially formed.
  • an SiNx film 121 having a thickness of 360 to 450 nm, an amorphous Si film 122 having a thickness of 100 to 200 nm, and an n + amorphous Si film 123 having a thickness of 30 to 80 nm are successively formed.
  • the MoNb film 131 having a thickness of 180 to 220 nm is formed, and in the fourth step, the IZO film 141 having a thickness of 50 to 80 nm is formed.
  • a lower SiNx film 151 having a thickness of 220 to 280 nm and an upper SiNx film 152 having a thickness of 450 to 550 nm are formed.
  • an IZO film having a thickness of 110 to 140 nm is formed.
  • the n + amorphous Si film 123 is formed to be larger than the main conductor portion 133 and the IZO film 141 at the position of the data line 24, and the n + amorphous Si film 123 is
  • the electrode 143, the drain electrode 144, and the IZO film 141 are formed to be larger (hereinafter referred to as a first feature).
  • FIG. 6 is a cross-sectional view of the data line 24 after completion of the etching in the fourth step.
  • FIG. 7 is a cross-sectional view of the TFT 21 after completion of the etching in the fourth step.
  • FIGS. 6 and 7 describe FIGS. 5H (b) and 5H (c) in more detail, respectively.
  • 6 and 7 show the photoresist 142 formed in the fourth step.
  • an area covered with the photoresist 142 when the substrate is viewed from directly above is referred to as a covered area.
  • the covering region of the photoresist 142 is determined by the pattern of the photomask (hereinafter referred to as a pixel electrode layer photomask) used in the fourth step.
  • a pixel electrode layer photomask used in the fourth step.
  • the IZO film 141 and the conductor portion 134 existing at the channel region position of the TFT 21 are etched by wet etching, and subsequently, the dry etching is performed to the channel region position of the TFT 21.
  • the existing n + amorphous Si film 123 is etched.
  • the IZO film 141, the main conductor portion 133, and the n + amorphous Si film 123 at the position of the data line 24 are simultaneously etched.
  • the n + amorphous Si film 123 is dry-etched using the photoresist 142 as a mask. Therefore, the n + amorphous Si film 123 is etched almost according to the pattern of the photoresist 142 (that is, the photomask pattern for the pixel electrode layer). . Specifically, the n + amorphous Si film 123 outside the coating region of the photoresist 142 is not etched, and the n + amorphous Si film 123 inside the coating region of the photoresist 142 remains without being etched. Therefore, the position of the end E2 of the n + amorphous Si film 123 is substantially equal to the position of the end of the photoresist 142.
  • the main conductor portion 133, the conductor portion 134 of the data line 24, and the IZO film 141 formed in the upper layer of the data line 24 cause an etch shift due to wet etching. Etched small. Specifically, the main conductor portion 133, the conductor portion 134, and the IZO film 141 that are not more than a predetermined distance from the end within the photoresist 142 coverage region are etched in addition to the region outside the photoresist 142 coverage region. Disappear. Therefore, in FIG.
  • the position of the end E1 of the main conductor portion 133 and the IZO film 141 is inside the coating region of the photoresist 142 rather than the position of the end E2 of the n + amorphous Si film 123.
  • the source electrode 143, the drain electrode 144, and the end E ⁇ b> 1 of the IZO film 141 are inside the coating region of the photoresist 142 rather than the position of the end E ⁇ b> 2 of the n + amorphous Si film 123.
  • the n + amorphous Si film 123 is formed larger than the main conductor portion 133 and the IZO film 141 at the position of the data line 24, and the n + amorphous Si film 123 is formed at the position of the TFT 21 as the source.
  • the electrode 143, the drain electrode 144, and the IZO film 141 are formed larger. Therefore, the first feature can be realized by performing the etching in the fourth step.
  • the portion formed in the lower layer (second semiconductor layer) is formed larger than the portion formed in the upper layer (source layer and pixel electrode layer).
  • the cross-sectional shapes of the line 24 and the source electrode 143 and the drain electrode 144 of the TFT 21 are formed stepwise. Therefore, the coverage of the protective insulating film formed on the data line 24 and the TFT 21 can be increased, and the yield of the active matrix substrate 10 having the common electrode 30 can be increased.
  • the active matrix substrate 10 has a characteristic that the amorphous Si film 122 is formed larger than the n + amorphous Si film 123 at the position of the data line 24 (hereinafter referred to as a second characteristic).
  • the position of the end E3 of the amorphous Si film 122 is determined by the pattern of the photomask (hereinafter referred to as a source layer photomask) used in the third step (FIGS. 5D and 5H). See).
  • a source layer photomask used in the third step.
  • the pattern of the photomask for the source layer is made larger than the pattern of the photomask for the pixel electrode layer at the position of the data line 24. Is increased by a predetermined amount (for example, 1 ⁇ m or more). For this reason, in FIG.
  • the position of the end E3 of the amorphous Si film 122 is outside the region covered with the photoresist 142, rather than the position of the end E2 of the n + amorphous Si film 123. Thereby, the second feature can be realized.
  • the data line 24 has more stages by forming the portion formed in the first semiconductor layer of the data line 24 larger than the portion formed in the second semiconductor layer. It is formed in steps. Therefore, the coverage of the protective insulating film formed on the data line 24 can be made higher, and the yield of the active matrix substrate 10 having the common electrode 30 can be made higher.
  • the active matrix substrate 10 includes, as a protective insulating film, a lower insulating film and an upper insulating film that generate compressive stress on the one hand and tensile stress on the other hand (hereinafter referred to as a third characteristic).
  • a protective insulating film composed of two layers of SiNx films 151 and 152 is formed (FIG. 5J), and the film formation conditions for the lower SiNx film 151 and the film formation conditions for the upper SiNx film 152 are different.
  • a thin film having a high film density formed under a high temperature condition is used for the lower SiNx film 151, and a thick film having a low film density formed under a low temperature condition is used for the upper SiNx film 152. Further, the lower layer SiNx film 151 and the upper layer SiNx film 152 are formed so as to generate stress in opposite directions.
  • FIG. 8 is a table showing an example of film forming conditions and characteristics of a two-layer SiNx film.
  • the deposition temperature of the lower SiNx film 151 is 270 ⁇ 10 ° C.
  • the deposition temperature of the upper SiNx film 152 is 210 ⁇ 10 ° C. Therefore, the lower SiNx film 151 has a poor step coverage and a high film density, and the upper SiNx film 152 has a good step coverage and a low film density.
  • the film thickness is 500 nm
  • a compressive stress of 380 MPa is generated in the lower SiNx film 151
  • a tensile stress of 160 MPa is generated in the upper SiNx film 152.
  • FIG. 9 is a diagram showing the relationship between the film thickness of the two-layer SiNx film and the film stress.
  • FIG. 9 shows the relationship between the film thickness of the lower SiNx film 151 and compressive stress, and the relationship between the film thickness of the upper SiNx film 152 and tensile stress.
  • the compressive stress generated in the lower SiNx film 151 and the tensile stress generated in the upper SiNx film 152 are offset, and the smaller the difference between the two, the higher the coverage of the protective insulating film.
  • the difference between the compressive stress generated in the lower SiNx film 151 and the tensile stress generated in the upper SiNx film 152 is small.
  • the film thicknesses of the two SiNx films 151 and 152 are determined so as to fall within the range R1, for example.
  • FIG. 10 is a diagram showing the relationship between the total film thickness of the two layers of SiNx films and the leak rate of the data lines and the common electrode.
  • the leak rate decreases as the total film thickness increases.
  • the leak occurrence rate is sufficiently small, ie, 0.10 pieces / substrate.
  • the thicknesses of the two SiNx films 151 and 152 are determined so that the total film thickness falls within the range R2, for example.
  • the film thickness of the lower SiNx film 151 is determined to be 250 ⁇ 100 nm, and the film thickness of the upper SiNx film 152 is 500 ⁇ . Determined to be 100 nm.
  • the lower SiNx film 151 has a thickness of 150 to 350 nm, and the upper SiNx film 152 has a thickness of 400 to 600 nm.
  • the active matrix substrate 10 a two-layer protective insulating film that generates stress in the opposite direction is formed.
  • produces in the protective insulating film of each layer can be canceled. Therefore, the coverage of the protective insulating film can be increased and the yield of the active matrix substrate 10 having the common electrode 30 can be increased.
  • the foreign matter is covered with the two layers of the protective insulating film, and the pixel electrode layer and the upper SiNx layer below the lower SiNx film 151 are covered.
  • the common electrode layer on the upper layer of the film 152 can be insulated.
  • the pixel electrode layer and the common electrode layer can be insulated by the upper SiNx film 152 when the lower SiNx film 151 has pinholes, and the lower SiNx film 151 when the upper SiNx film 152 has pinholes. it can.
  • the two-layer protective insulating film can be easily formed.
  • the main conductor portion 133 of the data line 24 and the source electrode 143 and the drain electrode 144 of the TFT 21 are molybdenum or a material containing molybdenum (hereinafter, both are collectively referred to as a Mo-based material). It has the characteristic (henceforth a 4th characteristic) that it is formed by.
  • a Mo-based material is used instead of the Al-based material.
  • the main conductor portion 133 of the data line 24 and the source electrode 143 and the drain electrode 144 of the TFT 21 are formed of a Mo-based material (for example, MoNb that is an alloy of molybdenum and niobium). . Therefore, generation
  • Mo-based material for example, MoNb that is an alloy of molybdenum and niobium.
  • the upper layer of the main conductor portion 133 formed of the Al-based material and It is preferable to form a conductor film using a Mo-based material (for example, MoNb which is an alloy of molybdenum and niobium) under the IZO film 141. Even with such a configuration, it is possible to suppress a decrease in yield due to hillocks of the Al-based material.
  • Mo-based material for example, MoNb which is an alloy of molybdenum and niobium
  • the active matrix substrate 10 includes the plurality of gate lines 23 formed in the first wiring layer (gate layer), the first semiconductor layer, the second semiconductor layer, and the second wiring layer.
  • (Source layer) and a plurality of data lines 24 which are stacked wirings formed in the pixel electrode layer, and are arranged corresponding to the intersections of the gate lines 23 and the data lines 24, and each of them is a switching element (TFT 21) and a pixel
  • TFT 21 switching element
  • pixel circuits 20 including electrodes 22, a gate line 23, a data line 24, a switching element, a protective insulating film (SiNx films 151 and 152) formed above the pixel electrode 22, and a protective insulating film And a common electrode 30 formed in an upper layer.
  • the switching element includes a gate electrode 111 formed in the first wiring layer, a source electrode 143 and a drain electrode 144 formed in the second wiring layer, and a channel region (amorphous Si film 122) formed in the first semiconductor layer.
  • IZO film 141 A portion (n + amorphous Si film 123) formed in the second semiconductor layer of the data line 24 is formed larger than portions (main conductor portion 133 and IZO film 141) formed in the second wiring layer and the pixel electrode layer.
  • the semiconductor portion is formed larger than the source electrode 143, the drain electrode 144, and the conductor portion.
  • the method for manufacturing the active matrix substrate 10 includes a step (first step) of forming a plurality of gate lines 23 and gate electrodes 111 of a plurality of switching elements in a first wiring layer, and a gate insulating film (SiNx film 121). Forming a first semiconductor film (amorphous Si film 122) on the first semiconductor layer, and forming a second semiconductor film (n + amorphous Si film 123) on the second semiconductor layer (second process) ), A first conductor portion (main conductor portion 133 shown in FIG. 5E (b)) serving as a source of the main conductor portions 133 of the plurality of data lines 24, the source electrode 143 and the drain of the switching element.
  • the first semiconductor portion under the main conductor portion 133 is formed.
  • a portion (n + amorphous Si film 123 shown in FIG. 5I (c)) formed in the second semiconductor layer of the first semiconductor portion is formed to be larger than the main conductor portion 133 and the third conductor portion.
  • the semiconductor portion is formed larger than the source electrode 143, the drain electrode 144, and the conductor portion.
  • the data lines 24 and The cross-sectional shapes of the source electrode and the drain electrode of the switching element are formed stepwise. Therefore, the coverage of the protective insulating film formed on the data line 24 and the switching element can be increased, and the yield of the active matrix substrate having the common electrode 30 can be increased.
  • the pixel electrode layer forming step includes a film forming process, a photoresist forming process, an etching process, and a photoresist stripping process.
  • the etching process is performed using the photoresist 142 formed in the photoresist forming process as a mask.
  • Wet etching is performed on the film (IZO film 141) obtained in step 1 and the first and second conductor portions, and a portion formed in the second semiconductor layer of the second semiconductor portion and a third semiconductor portion
  • dry etching is performed.
  • wet etching and dry etching are continuously performed using the same photomask, so that portions formed in the second semiconductor layer are formed in the second wiring layer and the pixel electrode layer. It can be formed larger than the portion.
  • the portion of the data line 24 formed in the first semiconductor layer is formed larger than the portion formed in the second semiconductor layer (n + amorphous Si film 123). ing.
  • the source layer forming step forms a portion formed in the first semiconductor layer of the first semiconductor portion larger than a portion formed in the second semiconductor layer. In this manner, by forming a portion of the data line 24 formed in the first semiconductor layer larger than a portion formed in the second semiconductor layer, the data line is formed in a stepped shape having more steps. Therefore, the coverage of the protective insulating film formed on the data line 24 can be made higher, and the yield of the active matrix substrate 10 having the common electrode 30 can be made higher.
  • the pattern for forming the second semiconductor part included in the photomask used in the source layer forming step is more than the pattern for forming the main conductor part 133 included in the photomask used in the pixel electrode layer forming step. Is also big. In this way, by setting a size difference in the pattern of the photomask used between the source layer forming step and the pixel electrode layer forming step, the portion formed in the first semiconductor layer of the data line 24 is changed to the second semiconductor. It can be formed larger than the portion formed in the layer.
  • the protective insulating film includes a lower insulating film (lower SiNx film 151) and an upper insulating film (upper SiNx film 152) formed using the same material under different conditions.
  • the step of forming the protective insulating film includes a process of forming the lower insulating film and the upper insulating film under different conditions using the same material.
  • one of the lower insulating film and the upper insulating film generates a compressive stress, and the other generates a tensile stress.
  • the process of forming the lower insulating film and the upper insulating film forms the lower insulating film and the upper insulating film that generate the stretching stress on the one hand and the tensile stress on the other hand.
  • the stress generated in the protective insulating film in each layer can be offset. Therefore, the coverage of the protective insulating film can be increased and the yield of the active matrix substrate 10 having the common electrode 30 can be increased.
  • the thickness of the lower insulating film is 150 to 350 nm, and the thickness of the upper insulating film is 400 to 600 nm.
  • the process of forming the lower insulating film and the upper insulating film is to form a lower insulating film having a thickness of 150 to 350 nm and an upper insulating film having a thickness of 400 to 600 nm. Therefore, the stress generated in the protective insulating film of each layer can be offset, and the leak occurrence rate of the data line 24 and the common electrode 30 can be suppressed. Therefore, the coverage of the protective insulating film can be increased and the yield of the active matrix substrate 10 having the common electrode 30 can be increased.
  • the portion formed in the second wiring layer of the data line 24, the source electrode 143, and the drain electrode 144 are formed of molybdenum or a material containing molybdenum (for example, an alloy of molybdenum and niobium).
  • the first and second conductor portions are formed of molybdenum or a material containing molybdenum.
  • the active matrix substrate 10 described above has the first to fourth characteristics, but as a modification of the present embodiment, an active matrix substrate having only the first characteristic among the first to fourth characteristics, An active matrix substrate having the first feature and one or two of the second to fourth features may be configured.
  • the active matrix substrate according to these modified examples can be manufactured by a manufacturing method in which the characteristics in the process for realizing the second to fourth characteristics are removed from the manufacturing method of the active matrix substrate 10 described above.
  • the present invention is applied to an active matrix substrate of a horizontal electric field type liquid crystal panel has been described so far, but the present invention can also be applied to an active matrix substrate of a vertical electric field type liquid crystal panel.
  • the active matrix substrate of the present invention has a common electrode and a high yield, it can be used for a liquid crystal panel or the like.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

 FFSモードの液晶パネルのアクティブマトリクス基板は、アモルファスSi膜122、n+アモルファスSi膜123、主導体部133、および、IZO膜141を含むデータ線24を備える。フォトレジスト142の被覆領域内の端に近い部分で主導体部133とIZO膜141をエッチングして、n+アモルファスSi膜123を主導体部133とIZO膜141よりも大きく形成する。ソース層用のフォトマスクのパターンを画素電極層用のフォトマスクのパターンよりも大きくして、アモルファスSi膜122をn+アモルファスSi膜123よりも大きく形成する。主導体部133をモリブデン系材料で形成し、データ線24の上層には一方では圧縮応力が発生し、他方では引張応力が発生する2層の保護絶縁膜を形成する。これにより、共通電極を有する高歩留りのアクティブマトリクス基板を提供する。

Description

アクティブマトリクス基板およびその製造方法
 本発明は、表示装置に関し、特に、共通電極を有するアクティブマトリクス基板、および、その製造方法に関する。
 液晶表示装置は、薄型、軽量、低消費電力の表示装置として広く利用されている。液晶表示装置に含まれる液晶パネルは、アクティブマトリクス基板と対向基板を貼り合わせ、2枚の基板の間に液晶層を設けた構造を有する。アクティブマトリクス基板には、複数のゲート線と、複数のデータ線と、薄膜トランジスタ(Thin Film Transistor:以下、TFTという)および画素電極を含む複数の画素回路とが形成される。
 液晶パネルの液晶層に電界を印加する方式として、縦電界方式と横電界方式が知られている。縦電界方式の液晶パネルでは、画素電極と対向基板に形成された共通電極とを用いて液晶層に概ね縦方向の電界が印加される。横電界方式の液晶パネルでは、共通電極は画素電極と共にアクティブマトリクス基板に形成され、画素電極と共通電極を用いて液晶層に概ね横方向の電界が印加される。横電界方式の液晶パネルは、縦電界方式の液晶パネルよりも視野角が広いという利点を有する。
 横電界方式として、IPS(In-Plane Switching)モードとFFS(Fringe Field Switching)モードが知られている。IPSモードの液晶パネルでは、画素電極と共通電極はそれぞれ櫛歯状に形成され、平面視で重ならないように配置される。FFSモードの液晶パネルでは、共通電極および画素電極のいずれか一方にスリットが形成され、画素電極と共通電極は保護絶縁膜を介して平面視で重なるように配置される。FFSモードの液晶パネルは、IPSモードの液晶パネルよりも開口率が高いという利点を有する。
 FFSモードの液晶パネルのアクティブマトリクス基板は、5枚または6枚のフォトマスクを用いて製造される。特許文献1には、5枚のフォトマスクを用いたアクティブマトリクス基板の製造方法が記載されている。特許文献1に記載された製造方法では、半導体層用のフォトマスクを使用せずに、ソース層用のフォトマスクを用いて半導体層をパターニングし、画素電極層用のフォトマスクを用いてTFTのチャネル領域を形成する。特許文献1に記載されたアクティブマトリクス基板では、データ線は、半導体層、オーミックコンタクト層、ソース層、および、画素電極層に形成された積層配線となる。データ線の半導体層、オーミックコンタクト層、および、ソース層に形成された部分は同じ形状を有し、画素電極層に形成された部分は3層に形成された部分を覆うように形成される。
日本国特開2010-191410号公報
 FFSモードの液晶パネルのアクティブマトリクス基板では、画素電極と共通電極は保護絶縁膜を挟んで対向する。シャドーイングやフリッカなどの表示不良を抑制するためには、各画素に備えられる画素電極と共通電極の間の容量(蓄積容量)を大きくすることが好ましい。そして、この蓄積容量を大きくするためには、画素電極と共通電極との間の層間膜となる保護絶縁膜は薄いことが好ましい。しかしながら、保護絶縁膜を薄くすると、パーティクルや生成異物が保護絶縁膜を突き破ることがある。このため、画素電極と共通電極のリークに起因する点欠陥や、データ線と共通電極のリークに起因する線状欠陥が発生し、アクティブマトリクス基板の歩留りが低下することが問題となる。
 それ故に、本発明は、共通電極を有する高歩留りのアクティブマトリクス基板を提供することを目的とする。
 本発明の第1の局面は、アクティブマトリクス基板であって、
 第1配線層に形成された複数のゲート線と、
 第1半導体層、第2半導体層、第2配線層、および、画素電極層に形成された積層配線である複数のデータ線と、
 前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
 前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
 前記保護絶縁膜の上層に形成された共通電極とを備え、
 前記スイッチング素子は、
  前記第1配線層に形成されたゲート電極と、
  前記第2配線層に形成されたソース電極およびドレイン電極と、
  前記第1半導体層に形成されたチャネル領域と、
  前記第2半導体層において前記ソース電極および前記ドレイン電極の下に形成された半導体部と、
  前記画素電極層において前記ソース電極および前記ドレイン電極の上に形成された導体部とを含み、
 前記データ線の前記第2半導体層に形成された部分は、前記第2配線層および前記画素電極層に形成された部分よりも大きく形成され、前記半導体部は、前記ソース電極、前記ドレイン電極、および、前記導体部よりも大きく形成されていることを特徴とする。
 本発明の第2の局面は、本発明の第1の局面において、
 前記データ線の前記第1半導体層に形成された部分は、前記第2半導体層に形成された部分よりも大きく形成されていることを特徴とする。
 本発明の第3の局面は、本発明の第1の局面において、
 前記保護絶縁膜は、同じ材料を用いて異なる条件で成膜された下層絶縁膜と上層絶縁膜を含むことを特徴とする。
 本発明の第4の局面は、本発明の第3の局面において、
 前記下層絶縁膜と前記上層絶縁膜の一方では圧縮応力が発生し、他方では引張応力が発生することを特徴とする。
 本発明の第5の局面は、本発明の第3の局面において、
 前記下層絶縁膜の膜厚は150~350nmであり、前記上層絶縁膜の膜厚は400~600nmであることを特徴とする。
 本発明の第6の局面は、本発明の第1の局面において、
 前記データ線の前記第2配線層に形成された部分、前記ソース電極、および、前記ドレイン電極は、モリブデンまたはモリブデンを含む材料で形成されていることを特徴とする。
 本発明の第7の局面は、本発明の第6の局面において、
 前記データ線の前記第2配線層に形成された部分、前記ソース電極、および、前記ドレイン電極は、モリブデンとニオブの合金で形成されていることを特徴とする。
 本発明の第8の局面は、アクティブマトリクス基板の製造方法であって、
 第1配線層に、複数のゲート線と、複数のスイッチング素子のゲート電極とを形成するステップと、
 ゲート絶縁膜を成膜し、第1半導体層に第1半導体膜を成膜し、第2半導体層に第2半導体膜を成膜するステップと、
 第2配線層に、複数のデータ線の主導体部の元になる第1導体部と、前記スイッチング素子のソース電極およびドレイン電極の元になる第2導体部とを形成すると共に、前記第1および第2半導体膜をパターニングすることにより、前記主導体部の下にある第1半導体部の元になる第2半導体部と、前記スイッチング素子の、前記第1半導体層にあるチャネル領域と、前記第2半導体層において前記ソース電極および前記ドレイン電極の下にある半導体部の元になる第3半導体部とを形成するソース層形成ステップと、
 画素電極層に、画素電極と、前記主導体部の上にある第3導体部と、前記ソース電極および前記ドレイン電極の上にある導体部とを形成すると共に、前記第1および第2導体部、前記第2半導体部の前記第2半導体層に形成された部分、並びに、前記第3半導体部をパターニングすることにより、前記主導体部、前記ソース電極および前記ドレイン電極、前記第1半導体部、並びに、前記半導体部を形成する画素電極層形成ステップと、
 前記画素電極の上層に保護絶縁膜を形成するステップと、
 前記保護絶縁膜の上層に共通電極を形成するステップとを備え、
 前記画素電極層形成ステップは、前記第1半導体部の前記第2半導体層に形成される部分を前記主導体部および前記第3導体部よりも大きく形成し、前記半導体部を前記ソース電極、前記ドレイン電極、および、前記導体部よりも大きく形成することを特徴とする。
 本発明の第9の局面は、本発明の第8の局面において、
 前記ソース層形成ステップは、前記第1半導体部の前記第1半導体層に形成される部分を前記第2半導体層に形成される部分よりも大きく形成することを特徴とする。
 本発明の第10の局面は、本発明の第8の局面において、
 前記画素電極層形成ステップは、成膜処理、フォトレジスト形成処理、エッチング処理、および、フォトレジスト剥離処理を含み、
 前記エッチング処理は、前記フォトレジスト形成処理で形成されたフォトレジストをマスクとして、前記成膜処理で得られた膜と、前記第1および第2導体部とに対してウェットエッチングを行い、前記第2半導体部の前記第2半導体層に形成された部分と、前記第3半導体部とに対してドライエッチングを行うことを特徴とする。
 本発明の第11の局面は、本発明の第9の局面において、
 前記ソース層形成ステップで使用されるフォトマスクに含まれる前記第2半導体部を形成するためのパターンは、前記画素電極層形成ステップで使用されるフォトマスクに含まれる前記主導体部を形成するためのパターンよりも大きいことを特徴とする。
 本発明の第12の局面は、本発明の第8の局面において、
 前記保護絶縁膜を形成するステップは、同じ材料を用いて異なる条件で下層絶縁膜と上層絶縁膜を成膜する処理を含むことを特徴とする。
 本発明の第13の局面は、本発明の第12の局面において、
 前記下層絶縁膜と前記上層絶縁膜を成膜する処理は、一方では伸縮応力が発生し、他方では引張応力が発生する下層絶縁膜と上層絶縁膜を成膜することを特徴とする。
 本発明の第14の局面は、本発明の第12の局面において、
 前記下層絶縁膜と前記上層絶縁膜を成膜する処理は、膜厚150~350nmの下層絶縁膜と、膜厚400~600nmの上層絶縁膜とを成膜することを特徴とする。
 本発明の第15の局面は、本発明の第8の局面において、
 前記ソース層形成ステップは、前記第1および第2導体部をモリブデンまたはモリブデンを含む材料で形成することを特徴とする。
 本発明の第16の局面は、本発明の第15の局面において、
 前記ソース層形成ステップは、前記第1および第2導体部をモリブデンとニオブの合金で形成することを特徴とする。
 本発明の第1または第8の局面によれば、下側の層(第2半導体層)に形成される部分を上側の層(第2配線層および画素電極層)に形成される部分よりも大きく形成することにより、データ線、並びに、スイッチング素子のソース電極およびドレイン電極の断面形状は階段状に形成される。したがって、データ線とスイッチング素子の上に形成される保護絶縁膜の被覆性を高くし、共通電極を有するアクティブマトリクス基板の歩留まりを高くすることができる。
 本発明の第2または第9の局面によれば、データ線の第1半導体層に形成される部分を第2半導体層に形成される部分よりも大きく形成することにより、データ線はより多くの段を有する階段状に形成される。したがって、データ線の上に形成される保護絶縁膜の被覆性をより高くし、共通電極を有するアクティブマトリクス基板の歩留まりをより高くすることができる。
 本発明の第3または第12の局面によれば、同じ材料を用いて2層の保護絶縁膜を形成することにより、保護絶縁膜を形成する前の基板上に導電性の異物がある場合でも、画素電極層と共通電極層を絶縁できる2層の保護絶縁膜を容易に形成することができる。
 本発明の第4または第13の局面によれば、逆方向の応力が発生する2層の保護絶縁膜を形成することにより、各層の保護絶縁膜で発生する応力を相殺することができる。したがって、保護絶縁膜の被覆性を高くし、共通電極を有するアクティブマトリクス基板の歩留まりを高くすることができる。
 本発明の第5または第14の局面によれば、各層の保護絶縁膜で発生する応力を相殺することができ、かつ、データ線と共通電極のリーク発生率を抑制することができる。したがって、保護絶縁膜の被覆性を高くし、共通電極を有するアクティブマトリクス基板の歩留まりを高くすることができる。
 本発明の第6、第7、第15または第16の局面によれば、データ線の主導体部などをモリブデンまたはモリブデンを含む材料(例えば、モリブデンとニオブの合金)で形成することにより、生成異物の発生を防止し、共通電極を有するアクティブマトリクス基板の歩留まりを高くすることができる。
 本発明の第10の局面によれば、画素電極層形成ステップにおいて、同じフォトマスクを用いてウェットエッチングとドライエッチングを続けて行うことにより、第2半導体層に形成される部分を第2配線層および画素電極層に形成される部分よりも大きく形成することができる。
 本発明の第11の局面によれば、ソース層形成ステップと画素電極層形成ステップの間で、使用されるフォトマスクのパターンにサイズ差を設定することにより、データ線の第1半導体層に形成される部分を第2半導体層に形成される部分よりも大きく形成することができる。
本発明の実施形態に係るアクティブマトリクス基板を備えた液晶表示装置の構成を示すブロック図である。 図1に示すアクティブマトリクス基板の平面図である。 図1に示すアクティブマトリクス基板の共通電極以外のパターンを示す図である。 図1に示すアクティブマトリクス基板の共通電極のパターンを示す図である。 図1に示すアクティブマトリクス基板の製造方法を示す図である。 図5Aの続図である。 図5Bの続図である。 図5Cの続図である。 図5Dの続図である。 図5Eの続図である。 図5Fの続図である。 図5Gの続図である。 図5Hの続図である。 図5Iの続図である。 図5Jの続図である。 第4工程のエッチング完了後のデータ線の断面図である。 第4工程のエッチング完了後のTFTの断面図である。 図1に示すアクティブマトリクス基板の2層のSiNx膜の成膜条件と特性の例を示すテーブルである。 図1に示すアクティブマトリクス基板の2層のSiNx膜の膜厚と膜応力の関係を示す図である。 図1に示すアクティブマトリクス基板の2層のSiNx膜の合計膜厚と、データ線と共通電極のリーク発生率との関係を示す図である。
 図1は、本発明の実施形態に係るアクティブマトリクス基板を備えた液晶表示装置の構成を示すブロック図である。図1に示す液晶表示装置1は、液晶パネル2、表示制御回路3、ゲート線駆動回路4、データ線駆動回路5、および、バックライト6を備えている。以下、mおよびnは2以上の整数、iは1以上m以下の整数、jは1以上n以下の整数であるとする。
 液晶パネル2は、FFSモードの液晶パネルである。液晶パネル2は、アクティブマトリクス基板10と対向基板40を貼り合わせ、2枚の基板の間に液晶層を設けた構造を有する。対向基板40には、ブラックマトリクス(図示せず)などが形成される。アクティブマトリクス基板10には、m本のゲート線G1~Gm、n本のデータ線S1~Sn、(m×n)個の画素回路20、および、共通電極30(点模様部)などが形成される。アクティブマトリクス基板10には、ゲート線駆動回路4として機能する半導体チップと、データ線駆動回路5として機能する半導体チップとが実装される。なお、図1は液晶表示装置1の構成を模式的に示すものであり、図1に記載された要素の形状は正確ではない。
 以下、ゲート線が延伸する方向(図面では水平方向)を行方向、データ線が延伸する方向(図面では垂直方向)を列方向という。ゲート線G1~Gmは、行方向に延伸し、互いに平行に配置される。データ線S1~Snは、列方向に延伸し、互いに平行に配置される。ゲート線G1~Gmとデータ線S1~Snは、(m×n)箇所で交差する。(m×n)個の画素回路20は、ゲート線G1~Gmとデータ線S1~Snの交差点に対応して2次元状に配置される。
 画素回路20は、Nチャネル型のTFT21と画素電極22を含んでいる。i行j列目の画素回路20に含まれるTFT21のゲート電極はゲート線Giに接続され、ソース電極はデータ線Sjに接続され、ドレイン電極は画素電極22に接続される。ゲート線G1~Gm、データ線S1~Sn、TFT21、および、画素電極22よりも上層に、保護絶縁膜(図示せず)が形成される。共通電極30は、保護絶縁膜の上層に形成される。画素電極22と共通電極30は、保護絶縁膜を挟んで対向する。バックライト6は、液晶パネル2の背面側に配置され、液晶パネル2の背面に光を照射する。
 表示制御回路3は、ゲート線駆動回路4に対して制御信号C1を出力し、データ線駆動回路5に対して制御信号C2とデータ信号D1を出力する。ゲート線駆動回路4は、制御信号C1に基づきゲート線G1~Gmを駆動する。データ線駆動回路5は、制御信号C2とデータ信号D1に基づき、データ線S1~Snを駆動する。より詳細には、ゲート線駆動回路4は、各水平期間(ライン期間)において、ゲート線G1~Gmの中から1本のゲート線を選択し、選択したゲート線にハイレベル電圧を印加する。データ線駆動回路5は、各水平期間において、データ線S1~Snに対してデータ信号D1に応じたn個のデータ電圧をそれぞれ印加する。これにより1水平期間内にn個の画素回路20が選択され、選択されたn個の画素回路20にn個のデータ電圧がそれぞれ書き込まれる。
 図2は、アクティブマトリクス基板10の平面図である。図2には、アクティブマトリクス基板10に形成される要素の一部が記載されている。図2に示すように、アクティブマトリクス基板10は、対向基板40に対向する対向領域11と、対向基板40に対向しない非対向領域12とに分けられる。図2では、非対向領域12は、対向領域11の右側および下側に位置する。対向領域11には、画素回路20を配置するための表示領域13(破線で示す領域)が設定される。対向領域11から表示領域13を除いた部分を額縁領域14という。
 表示領域13には、(m×n)個の画素回路20、m本のゲート線23、および、n本のデータ線24が形成される。(m×n)個の画素回路20は、表示領域13内に2次元状に配置される。非対向領域12には、共通電極信号を入力するための外部端子15が設けられる。外部端子15から入力された共通電極信号を共通電極30に印加するために、額縁領域14には、ゲート線23と同じ配線層に形成された第1共通幹配線16と、データ線24と同じ配線層に形成された第2共通幹配線17とが形成される。図2では、第1共通幹配線16は表示領域13の上側、左側および下側に形成され、第2共通幹配線17は表示領域13の右側に形成されている。また、図2のA1部とA2部には、共通電極30と第1共通幹配線16と第2共通幹配線17とを接続する繋ぎ換え回路(図示せず)が形成される。非対向領域12には、ゲート線駆動回路4を実装するための実装領域18と、データ線駆動回路5を実装するための実装領域19とが設定される。
 アクティブマトリクス基板10は、ガラス基板上に下層から順に、ゲート層、ゲート絶縁膜、第1半導体層、第2半導体層、ソース層、画素電極層、保護絶縁膜、および、共通電極層を形成することにより形成される(詳細は後述)。ゲート線23と第1共通幹配線16は、ゲート層に形成される。データ線24と第2共通幹配線17は、第1半導体層、第2半導体層、ソース層、および、画素電極層に形成された積層配線である。
 図3は、アクティブマトリクス基板10の共通電極30以外のパターンを示す図である。図3に示すように、ゲート線23(左下がり斜線部)は、途中で屈折しながら行方向に延伸する。データ線24(右下がり斜線部)は、ゲート線23との交点近傍で屈折しながら列方向に延伸する。ゲート線23とデータ線24は、異なる配線層に形成される。ゲート線23とデータ線24の交点近傍には、TFT21が形成される。ゲート線23とデータ線24によって仕切られた領域には、画素電極22が形成される。TFT21のゲート電極はゲート線23に接続され、ソース電極はデータ線24に接続され、ドレイン電極は画素電極22に接続される。このように液晶パネル2は、ゲート線23とデータ線24の交点に対応して配置された複数の画素回路20を備えている。
 図4は、アクティブマトリクス基板10の共通電極30のパターンを示す図である。共通電極30は、TFT21、画素電極22、ゲート線23、および、データ線24よりも上層(すなわち、液晶層に近い側)に形成された保護絶縁膜のさらに上層に形成される。図4に示すように、共通電極30は、以下の部分を除いて、表示領域13の全面を覆うように形成される。共通電極30は、画素電極22と共に液晶層に印加する横電界を発生させるために、画素電極22に対応して複数のスリット31を有する。図4では、共通電極30は、1個の画素電極22に対応して7個のスリット31を有する。スリット31は、中間付近で屈折する。屈折したスリット31を共通電極30に形成することにより、液晶パネル2の視野角を広くすることができる。また、共通電極30は、TFT21のソース電極の配置領域およびチャネル領域を含む領域に形成された切り欠き32を有する。共通電極30に切り欠き32を設けることにより、TFT21の上部に形成された共通電極30がTFT21の動作に影響を及ぼすことを防止することができる。
 以下、図5A~図5Kを参照して、アクティブマトリクス基板10の製造方法を説明する。図5A~図5Kの(a)~(d)には、それぞれ、ゲート線23、データ線24、TFT21、および、繋ぎ換え回路を形成する過程が記載されている。
 (第1工程)ゲート層パターンの形成(図5A)
 ガラス基板101上にスパッタリング法によって、Ti(チタン)、Al(アルミニウム)、および、Tiを順次成膜する。続いて、フォトリソグラフィ法とエッチングを用いてゲート層をパターニングし、ゲート線23、TFT21のゲート電極111、第1共通幹配線16などを形成する。ここで、フォトリソグラフィ法とエッチングを用いたパターニングとは、以下の処理をいう。まず、基板にフォトレジストを塗布する。次に、所望のパターンを有するフォトマスクを被せて基板を露光することにより、基板上にフォトマスクと同じパターンにフォトレジストを残す。次に、残したフォトレジストをマスクとして基板をエッチングすることにより、基板の表面にパターンを形成する。最後に、フォトレジストを剥離する。
 (第2工程)半導体層の形成(図5B)
 図5Aに示す基板にCVD(Chemical Vapor Deposition )法によって、ゲート絶縁膜となるSiNx膜121と、アモルファスSi膜122と、n+アモルファスSi膜123とを連続して成膜する。第2工程では、半導体層のパターニングを行わない。半導体層のパターニングは、ソース層のパターニングと共に第3工程で行われる。
 (第3工程)ソース層パターンの形成(図5C~図5E)
 図5Bに示す基板にスパッタリング法によって、MoNb(モリブデンニオブ)膜131を成膜する。続いて、フォトリソグラフィ法とエッチングを用いてソース層と半導体層をパターニングし、データ線24の主導体部133、TFT21の導体部134、第2共通幹配線17の主導体部135などを形成する。TFT21の導体部134は、TFT21のソース電極、ドレイン電極、および、チャネル領域の位置に形成される。第3工程では、主導体部133、135、および、導体部134などの位置にフォトレジスト132を残すフォトマスクが使用される。このため露光後には、主導体部133、135、および、導体部134などの位置にフォトレジスト132が残る(図5C)。フォトレジスト132をマスクとして、まず第3工程で成膜したMoNb膜131をエッチングし、次に第2工程で成膜したn+アモルファスSi膜123とアモルファスSi膜122とを連続してエッチングする(図5D)。これにより、アモルファスSi膜122とn+アモルファスSi膜123は、ソース層とほぼ同じ形状にパターニングされる。最後にフォトレジスト132を剥離することにより、図5Eに示す基板が得られる。図5Eに示す基板では、エッチングされずに残ったMoNb膜131が、データ線24の主導体部133、TFT21の導体部134、および、第2共通幹配線17の主導体部135などになる。図5Eに示す基板では、データ線24の主導体部133、TFT21の導体部134、および、第2共通幹配線17の主導体部135の下層には、アモルファスSi膜122とn+アモルファスSi膜123が存在する。
 (第4工程)画素電極の形成(図5F~図5I)
 図5Eに示す基板にスパッタリング法によって、画素電極22となるIZO膜141を成膜する。続いて、フォトリソグラフィ法とエッチングを用いて画素電極層をパターニングする。第4工程では、画素電極22の位置とソース層パターンの位置(ただし、TFT21のチャネル領域の位置を除く)にフォトレジスト142を残すフォトマスクが使用される。このため露光後には、画素電極22の位置、および、ソース層パターンの位置からTFT21のチャネル領域の位置を除いた位置にフォトレジスト142が残る(図5F)。フォトレジスト142をマスクとして、まずウェットエッチングによってIZO膜141とTFT21のチャネル領域の位置に存在する導体部134とをエッチングし、続いてドライエッチングによってTFT21のチャネル領域の位置に存在するn+アモルファスSi膜123をエッチングする(図5G、図5H)。図5Gには、導体部134のエッチングが完了した時点の基板が記載されている。図5Hには、n+アモルファスSi膜123のエッチングが完了した時点の基板が記載されている。図5Hに示すように、ドライエッチングによって、TFT21のチャネル領域に存在するアモルファスSi膜122の膜厚は薄くなる。最後にフォトレジスト142を剥離することにより、図5Iに示す基板が得られる。図5Iに示す基板では、TFT21のチャネル領域が形成され、TFT21のソース電極143とドレイン電極144は分離された状態になる。データ線24の主導体部133、TFT21のソース電極143とドレイン電極144、および、第2共通幹配線17の主導体部135の上層には、IZO膜141が残る。
 (第5工程)保護絶縁膜の形成(図5J)
 図5Iに示す基板にCVD法によって、保護絶縁膜となる2層のSiNx膜151、152を順次成膜する。下層SiNx膜151の成膜条件と上層SiNx膜152の成膜条件は異なる(詳細は後述)。続いて、フォトリソグラフィ法とエッチングを用いて、第5工程で形成された2層のSiNx膜151、152、および、第2工程で形成されたSiNx膜121をパターニングする。繋ぎ換え回路を形成する位置には、図5J(d)に示すように、2層のSiNx膜151、152とSiNx膜121を貫通するコンタクトホール153、および、2層のSiNx膜151、152を貫通するコンタクトホール154が形成される。
 (第6工程)共通電極の形成(図5K)
 図5Jに示す基板にスパッタリング法によって、共通電極30となるIZO膜を成膜する。続いて、フォトリソグラフィ法とエッチングを用いて共通電極層をパターニングし、共通電極30と繋ぎ換え電極161を形成する。図5K(d)に示すように、繋ぎ換え電極161は、コンタクトホール153の位置で第1共通幹配線16に直接接触し、コンタクトホール154の位置でIZO膜141を介して第2共通幹配線17の主導体部135に電気的に接続される。また、繋ぎ換え電極161は、共通電極30と一体に形成される。したがって、繋ぎ換え電極161を用いて、共通電極30と第1共通幹配線16と第2共通幹配線17とを電気的に接続することができる。
 第6工程で使用されるフォトマスクは、スリット31と切り欠き32に対応したパターンを有する。このようなフォトマスクを用いることにより、スリット31と切り欠き32を有する共通電極30を形成することができる。以上に述べた第1~第6工程を実行することにより、図5Kに示す断面構造を有するアクティブマトリクス基板10を製造することができる。
 データ線24は、第1半導体層、第2半導体層、ソース層、および、画素電極層に形成された積層配線(アモルファスSi膜122、n+アモルファスSi膜123、主導体部133、および、IZO膜141からなる積層配線)である(図5K(b)を参照)。また、TFT21は、ゲート層に形成されたゲート電極111と、ソース層に形成されたソース電極143およびドレイン電極144と、第1半導体層に形成されたチャネル領域(アモルファスSi膜122)と、第2半導体層においてソース電極143およびドレイン電極144の下に形成された半導体部(n+アモルファスSi膜123)と、画素電極層においてソース電極143およびドレイン電極144の上に形成された導体部(IZO膜141)とを含んでいる(図5K(c)を参照)。
 本実施形態に係る製造方法では、第1および第3~第6工程において異なるフォトマスクを用いてフォトリソグラフィ法が実行され、第2工程ではフォトリソグラフィ法は実行されない。本実施形態に係る製造方法で使用されるフォトマスクは、全部で5枚である。なお、第1工程でゲート線23を形成するとき、および、第3工程でデータ線24の主導体部133などを形成するときに、上記の材料に代えて、Cu(銅)、Mo(モリブデン)、Al、Ti、TiN(窒化チタン)、これらの合金、あるいは、これら金属の積層膜を用いてもよい。例えば、ゲート線23やデータ線24の主導体部133などの配線材料として、MoNbの上層にAl合金を積層し、さらにAl合金の上層にMoNbを積層した3層膜を用いてもよい。また、第4工程で画素電極22を形成するとき、および、第6工程で共通電極30と繋ぎ換え電極161を形成するときに、IZOに代えてITO(酸化インジウムスズ)を用いてもよい。また、第5工程で保護絶縁膜を形成するときに、SiNx膜に代えて、SiOx(酸化シリコン)膜やSiON(窒化酸化シリコン)膜の積層膜を用いてもよい。
 本実施形態に係る製造方法において、基板上に形成される各種の膜の厚さは、膜の材質や機能などに応じて好適に決定される。膜の厚さは、例えば、10nm~1μm程度である。以下、膜厚の一例を示す。例えば、第1工程では、厚さ25~35nmのTi膜と、厚さ180~220nmのAl膜と、厚さ90nm~110nmのTi膜とを順に成膜する。第2工程では、厚さ360~450nmのSiNx膜121と、厚さ100~200nmのアモルファスSi膜122と、厚さ30~80nmのn+アモルファスSi膜123とを連続して成膜する。第3工程では厚さ180~220nmのMoNb膜131を成膜し、第4工程では厚さ50~80nmのIZO膜141を成膜する。第5工程では厚さ220~280nmの下層SiNx膜151と、厚さ450~550nmの上層SiNx膜152とを成膜し、第6工程では厚さ110~140nmのIZO膜を成膜する。
 以下、本実施形態に係るアクティブマトリクス基板10の特徴と効果を説明する。第1に、アクティブマトリクス基板10は、データ線24の位置において、n+アモルファスSi膜123は主導体部133およびIZO膜141よりも大きく形成され、TFT21の位置において、n+アモルファスSi膜123は、ソース電極143、ドレイン電極144、および、IZO膜141よりも大きく形成されているという特徴(以下、第1の特徴という)を有する。
 図6は、第4工程のエッチング完了後のデータ線24の断面図である。図7は、第4工程のエッチング完了後のTFT21の断面図である。図6および図7は、それぞれ、図5H(b)および図5H(c)をより詳細に記載したものである。図6および図7には、第4工程において形成されたフォトレジスト142が記載されている。以下、基板を真上から見たときにフォトレジスト142で覆われている領域を被覆領域という。
 フォトレジスト142の被覆領域は、第4工程で使用されるフォトマスク(以下、画素電極層用のフォトマスクという)のパターンによって決定される。第4工程のエッチングでは、フォトレジスト142をマスクとして、ウェットエッチングによってIZO膜141とTFT21のチャネル領域の位置に存在する導体部134とをエッチングし、続いてドライエッチングによってTFT21のチャネル領域の位置に存在するn+アモルファスSi膜123をエッチングする。このエッチングによって、データ線24の位置にあるIZO膜141、主導体部133、および、n+アモルファスSi膜123も同時にエッチングされる。
 第4工程のエッチングでは、n+アモルファスSi膜123は、フォトレジスト142をマスクとしてドライエッチングを行うため、概ねフォトレジスト142のパターン(すなわち、画素電極層用のフォトマスクのパターン)どおりにエッチングされる。具体的には、フォトレジスト142の被覆領域外にあるn+アモルファスSi膜123はエッチングされてなくなり、フォトレジスト142の被覆領域内にあるn+アモルファスSi膜123はエッチングされずに残る。したがって、n+アモルファスSi膜123の端E2の位置は、フォトレジスト142の端の位置にほぼ等しくなる。
 これに対して、データ線24の主導体部133、導体部134、および、これらの上層に形成されたIZO膜141は、ウェットエッチングによるエッチシフトが発生するために、フォトレジスト142のパターンよりも小さくエッチングされる。具体的には、フォトレジスト142の被覆領域外に加えて、フォトレジスト142の被覆領域内で端から所定以下の距離にある主導体部133、導体部134、および、IZO膜141はエッチングされてなくなる。したがって、図6では、主導体部133およびIZO膜141の端E1の位置は、n+アモルファスSi膜123の端E2の位置よりも、フォトレジスト142の被覆領域の内側になる。図7では、ソース電極143、ドレイン電極144、および、IZO膜141の端E1は、n+アモルファスSi膜123の端E2の位置よりも、フォトレジスト142の被覆領域の内側になる。
 第4工程のエッチングを行うことにより、データ線24の位置において、n+アモルファスSi膜123は主導体部133およびIZO膜141よりも大きく形成され、TFT21の位置において、n+アモルファスSi膜123は、ソース電極143、ドレイン電極144、および、IZO膜141よりも大きく形成される。したがって、第4工程のエッチングを行うことにより、第1の特徴を実現することができる。
 このようにアクティブマトリクス基板10では、下側の層(第2半導体層)に形成される部分を上側の層(ソース層および画素電極層)に形成される部分よりも大きく形成することにより、データ線24、並びに、TFT21のソース電極143およびドレイン電極144の断面形状は階段状に形成される。したがって、データ線24とTFT21の上に形成される保護絶縁膜の被覆性を高くし、共通電極30を有するアクティブマトリクス基板10の歩留まりを高くすることができる。
 第2に、アクティブマトリクス基板10は、データ線24の位置において、アモルファスSi膜122はn+アモルファスSi膜123よりも大きく形成されているという特徴(以下、第2の特徴という)を有する。
 図6および図7において、アモルファスSi膜122の端E3の位置は、第3工程で使用されるフォトマスク(以下、ソース層用のフォトマスクという)のパターンによって決定される(図5Dと図5Hを参照)。データ線24の位置においてアモルファスSi膜122をn+アモルファスSi膜123よりも大きく形成するために、データ線24の位置において、ソース層用のフォトマスクのパターンを画素電極層用のフォトマスクのパターンよりも所定量だけ(例えば、1μm以上)大きくする。このため、図6では、アモルファスSi膜122の端E3の位置は、n+アモルファスSi膜123の端E2の位置よりも、フォトレジスト142の被覆領域の外側になる。これにより、第2の特徴を実現することができる。
 このようにアクティブマトリクス基板10では、データ線24の第1半導体層に形成される部分を第2半導体層に形成される部分よりも大きく形成することにより、データ線24はより多くの段を有する階段状に形成される。したがって、データ線24の上に形成される保護絶縁膜の被覆性をより高くし、共通電極30を有するアクティブマトリクス基板10の歩留まりをより高くすることができる。
 第3に、アクティブマトリクス基板10は、保護絶縁膜として、一方では圧縮応力が発生し、他方では引張応力が発生する下層絶縁膜と上層絶縁膜を含むという特徴(以下、第3の特徴という)を有する。上述したように、第5工程では2層のSiNx膜151、152からなる保護絶縁膜が形成され(図5J)、下層SiNx膜151の成膜条件と上層SiNx膜152の成膜条件は異なる。例えば、下層SiNx膜151には高温条件で成膜した膜密度の高い薄膜が使用され、上層SiNx膜152には低温条件で成膜した膜密度の低い厚膜が使用される。また、下層SiNx膜151と上層SiNx膜152は、逆方向の応力が発生するように成膜される。
 図8は、2層のSiNx膜の成膜条件と特性の例を示すテーブルである。図8に示す例では、下層SiNx膜151の成膜温度は270±10℃であり、上層SiNx膜152の成膜温度は210±10℃である。このため、下層SiNx膜151はステップカバレッジが悪く、膜密度の高い膜になり、上層SiNx膜152はステップカバレッジが良く、膜密度の低い膜になる。膜厚が500nmのときには、下層SiNx膜151には380MPaの圧縮応力が発生し、上層SiNx膜152には160MPaの引張応力が発生する。
 図9は、2層のSiNx膜の膜厚と膜応力の関係を示す図である。図9には、下層SiNx膜151の膜厚と圧縮応力の関係、および、上層SiNx膜152の膜厚と引張応力の関係が記載されている。下層SiNx膜151で発生する圧縮応力と上層SiNx膜152で発生する引張応力は相殺され、両者の差が小さいほど、保護絶縁膜の被覆性は高くなる。図9に破線で示す範囲R1内では、下層SiNx膜151で発生する圧縮応力と上層SiNx膜152で発生する引張応力の差は小さい。2層のSiNx膜151、152の膜厚は、例えば、範囲R1内に入るように決定される。
 図10は、2層のSiNx膜の合計膜厚と、データ線と共通電極のリーク発生率との関係を示す図である。図10に示すように、合計膜厚が大きいほど、リーク発生率は低下する。図10に破線で示す範囲R2内では、リーク発生率は十分に小さく、0.10本/基板となる。2層のSiNx膜151、152の厚さは、例えば、合計膜厚が範囲R2に入るように決定される。図9および図10に示す結果、並びに、生産処理能力などから総合的に判断した結果、例えば、下層SiNx膜151の膜厚は250±100nmに決定され、上層SiNx膜152の膜厚は500±100nmに決定される。この場合、下層SiNx膜151の膜厚は150~350nmであり、上層SiNx膜152の膜厚は400~600nmである。
 このようにアクティブマトリクス基板10では、逆方向の応力が発生する2層の保護絶縁膜が形成される。これにより、各層の保護絶縁膜で発生する応力を相殺することができる。したがって、保護絶縁膜の被覆性を高くし、共通電極30を有するアクティブマトリクス基板10の歩留まりを高くすることができる。
 また、保護絶縁膜を形成する前の基板上に導電性の異物がある場合でも、2層の保護絶縁膜を用いて異物を被覆し、下層SiNx膜151の下層にある画素電極層と上層SiNx膜152の上層にある共通電極層を絶縁することができる。また、下層SiNx膜151にピンホールがある場合には上層SiNx膜152によって、上層SiNx膜152にピンホールがある場合には下層SiNx膜151によって、画素電極層と共通電極層を絶縁することができる。また、同じ材料(SiNx)を用いて2層の保護絶縁膜を形成することにより、2層の保護絶縁膜を容易に形成することができる。
 第4に、アクティブマトリクス基板10は、データ線24の主導体部133とTFT21のソース電極143およびドレイン電極144とは、モリブデンまたはモリブデンを含む材料(以下、両者を合わせて、Mo系材料という)で形成されているという特徴(以下、第4の特徴という)を有する。第3工程においてソース層パターンを形成するときに、第1工程と同様にAl系材料を用いることが考えられる。しかしながら、Al系材料を用いてソース層パターンを形成すると、ヒロック、コロージョン、スプラッシュなどによって生成異物が発生しやすい。そこで、本実施形態に係る製造方法では、第3工程においてソース層パターンを形成するときに、Al系材料に代えてMo系材料を用いる。
 このようにアクティブマトリクス基板10では、データ線24の主導体部133とTFT21のソース電極143およびドレイン電極144とは、Mo系材料(例えば、モリブデンとニオブの合金であるMoNb)で形成されている。したがって、生成異物の発生を防止し、共通電極30を有するアクティブマトリクス基板10の歩留まりを高くすることができる。
 また、データ線24をより低抵抗化するために、Al系材料を用いてデータ線24の主導体部133を形成する場合は、Al系材料で形成された主導体部133の上層で、かつ、IZO膜141の下層に、Mo系材料(例えば、モリブデンとニオブの合金であるMoNb)を用いた導体膜を形成することが好ましい。このような構成でも、Al系材料のヒロックなどによる歩留り低下を抑制することができる。
 以上に示すように、本実施形態に係るアクティブマトリクス基板10は、第1配線層(ゲート層)に形成された複数のゲート線23と、第1半導体層、第2半導体層、第2配線層(ソース層)、および、画素電極層に形成された積層配線である複数のデータ線24と、ゲート線23とデータ線24の交点に対応して配置され、それぞれがスイッチング素子(TFT21)および画素電極22を含む複数の画素回路20と、ゲート線23、データ線24、スイッチング素子、および、画素電極22よりも上層に形成された保護絶縁膜(SiNx膜151、152)と、保護絶縁膜の上層に形成された共通電極30とを備えている。スイッチング素子は、第1配線層に形成されたゲート電極111と、第2配線層に形成されたソース電極143およびドレイン電極144と、第1半導体層に形成されたチャネル領域(アモルファスSi膜122)と、第2半導体層においてソース電極143およびドレイン電極144の下に形成された半導体部(n+アモルファスSi膜123)と、画素電極層においてソース電極143およびドレイン電極144の上に形成された導体部(IZO膜141)とを含んでいる。データ線24の第2半導体層に形成された部分(n+アモルファスSi膜123)は、第2配線層および画素電極層に形成された部分(主導体部133およびIZO膜141)よりも大きく形成され、半導体部は、ソース電極143、ドレイン電極144、および、導体部よりも大きく形成されている。
 アクティブマトリクス基板10の製造方法は、第1配線層に、複数のゲート線23と、複数のスイッチング素子のゲート電極111とを形成するステップ(第1工程)と、ゲート絶縁膜(SiNx膜121)を成膜し、第1半導体層に第1半導体膜(アモルファスSi膜122)を成膜し、第2半導体層に第2半導体膜(n+アモルファスSi膜123)を成膜するステップ(第2工程)と、第2配線層に、複数のデータ線24の主導体部133の元になる第1導体部(図5E(b)に示す主導体部133)と、スイッチング素子のソース電極143およびドレイン電極144の元になる第2導体部(導体部134)とを形成すると共に、第1および第2半導体膜をパターニングすることにより、主導体部133の下にある第1半導体部の元になる第2半導体部(図5E(b)に示すアモルファスSi膜122とn+アモルファスSi膜123)と、スイッチング素子の、第1半導体層にあるチャネル領域(アモルファスSi膜122)と、第2半導体層においてソース電極143およびドレイン電極144の下にある半導体部の元になる第3半導体部(図5E(c)に示すn+アモルファスSi膜123)とを形成するソース層形成ステップ(第3工程)と、画素電極層に、画素電極22と、主導体部133の上にある第3導体部(図5I(b)に示すIZO膜141)と、ソース電極143およびドレイン電極144の上にある導体部(図5I(c)に示すIZO膜141)とを形成すると共に、第1および第2導体部、第2半導体部の第2半導体層に形成された部分、並びに、第3半導体部をパターニングすることにより、主導体部133、ソース電極143およびドレイン電極144、第1半導体部(図5I(b)に示すアモルファスSi膜122とn+アモルファスSi膜123)、並びに、半導体部(図5I(c)に示すn+アモルファスSi膜123)を形成する画素電極層形成ステップ(第4工程)と、画素電極22の上層に保護絶縁膜を形成するステップ(第5工程)と、保護絶縁膜の上層に共通電極30を形成するステップ(第6工程)とを備えている。画素電極層形成ステップは、第1半導体部の第2半導体層に形成される部分(図5I(c)に示すn+アモルファスSi膜123)を主導体部133および第3導体部よりも大きく形成し、半導体部をソース電極143、ドレイン電極144、および、導体部よりも大きく形成する。
 このように下側の層(第2半導体層)に形成される部分を上側の層(第2配線層および画素電極層)に形成される部分よりも大きく形成することにより、データ線24、並びに、スイッチング素子のソース電極およびドレイン電極の断面形状は階段状に形成される。したがって、データ線24とスイッチング素子の上に形成される保護絶縁膜の被覆性を高くし、共通電極30を有するアクティブマトリクス基板の歩留まりを高くすることができる。
 画素電極層形成ステップは、成膜処理、フォトレジスト形成処理、エッチング処理、および、フォトレジスト剥離処理を含み、エッチング処理は、フォトレジスト形成処理で形成されたフォトレジスト142をマスクとして、成膜処理で得られた膜(IZO膜141)と、第1および第2導体部とに対してウェットエッチングを行い、第2半導体部の第2半導体層に形成された部分と、第3半導体部とに対してドライエッチングを行う。このように、画素電極層形成ステップにおいて、同じフォトマスクを用いてウェットエッチングとドライエッチングを続けて行うことにより、第2半導体層に形成される部分を第2配線層および画素電極層に形成される部分よりも大きく形成することができる。
 また、アクティブマトリクス基板10では、データ線24の第1半導体層(アモルファスSi膜122)に形成された部分は、第2半導体層に形成された部分(n+アモルファスSi膜123)よりも大きく形成されている。アクティブマトリクス基板10の製造方法では、ソース層形成ステップは、第1半導体部の第1半導体層に形成される部分を第2半導体層に形成される部分よりも大きく形成する。このようにデータ線24の第1半導体層に形成される部分を第2半導体層に形成される部分よりも大きく形成することにより、データ線はより多くの段を有する階段状に形成される。したがって、データ線24の上に形成される保護絶縁膜の被覆性をより高くし、共通電極30を有するアクティブマトリクス基板10の歩留まりをより高くすることができる。
 ソース層形成ステップで使用されるフォトマスクに含まれる第2半導体部を形成するためのパターンは、画素電極層形成ステップで使用されるフォトマスクに含まれる主導体部133を形成するためのパターンよりも大きい。このようにソース層形成ステップと画素電極層形成ステップの間で、使用されるフォトマスクのパターンにサイズ差を設定することにより、データ線24の第1半導体層に形成される部分を第2半導体層に形成される部分よりも大きく形成することができる。
 また、アクティブマトリクス基板10では、保護絶縁膜は、同じ材料を用いて異なる条件で成膜された下層絶縁膜(下層SiNx膜151)と上層絶縁膜(上層SiNx膜152)を含んでいる。アクティブマトリクス基板10の製造方法では、保護絶縁膜を形成するステップは、同じ材料を用いて異なる条件で下層絶縁膜と上層絶縁膜を成膜する処理を含んでいる。このように同じ材料(SiNx)を用いて2層の保護絶縁膜を形成することにより、保護絶縁膜を形成する前の基板上に導電性の異物がある場合でも、画素電極層と共通電極層を絶縁できる2層の保護絶縁膜を容易に形成することができる。
 また、アクティブマトリクス基板10では、下層絶縁膜と上層絶縁膜の一方では圧縮応力が発生し、他方では引張応力が発生する。アクティブマトリクス基板10の製造方法では、下層絶縁膜と上層絶縁膜を成膜する処理は、一方では伸縮応力が発生し、他方では引張応力が発生する下層絶縁膜と上層絶縁膜を成膜する。このように逆方向の応力が発生する2層の保護絶縁膜を形成することにより、各層の保護絶縁膜で発生する応力を相殺することができる。したがって、保護絶縁膜の被覆性を高くし、共通電極30を有するアクティブマトリクス基板10の歩留まりを高くすることができる。
 また、アクティブマトリクス基板10では、下層絶縁膜の膜厚は150~350nmであり、上層絶縁膜の膜厚は400~600nmである。アクティブマトリクス基板10の製造方法では、下層絶縁膜と上層絶縁膜を成膜する処理は、膜厚150~350nmの下層絶縁膜と、膜厚400~600nmの上層絶縁膜とを成膜する。したがって、各層の保護絶縁膜で発生する応力を相殺することができ、かつ、データ線24と共通電極30のリーク発生率を抑制することができる。したがって、保護絶縁膜の被覆性を高くし、共通電極30を有するアクティブマトリクス基板10の歩留まりを高くすることができる。
 また、アクティブマトリクス基板10では、データ線24の第2配線層に形成された部分、ソース電極143、および、ドレイン電極144は、モリブデンまたはモリブデンを含む材料(例えば、モリブデンとニオブの合金)で形成されている。アクティブマトリクス基板10の製造方法では、ソース層形成ステップは、第1および第2導体部をモリブデンまたはモリブデンを含む材料で形成する。これにより、生成異物の発生を防止し、共通電極30を有するアクティブマトリクス基板10の歩留まりを高くすることができる。
 なお、以上に述べたアクティブマトリクス基板10は第1~第4の特徴を有するが、本実施形態の変形例として、第1~第4の特徴のうち第1の特徴だけを有するアクティブマトリクス基板や、第1の特徴と、第2~第4の特徴のうち1個または2個とを有するアクティブマトリクス基板を構成してもよい。これら変形例に係るアクティブマトリクス基板は、上述したアクティブマトリクス基板10の製造方法から、第2~第4の特徴を実現するための工程上の特徴を除いた製造方法によって製造することができる。
 また、ここまで、本発明を横電界方式の液晶パネルのアクティブマトリクス基板に適用した場合について説明してきたが、本発明は縦電界方式の液晶パネルのアクティブマトリクス基板にも適用することができる。
 本発明のアクティブマトリクス基板は、共通電極を有し、高歩留まりであるという特徴を有するので、液晶パネルなどに利用することができる。
 1…液晶表示装置
 2…液晶パネル
 3…表示制御回路
 4…ゲート線駆動回路
 5…データ線駆動回路
 6…バックライト
 10…アクティブマトリクス基板
 20…画素回路
 21…TFT
 22…画素電極
 23…ゲート線
 24…データ線
 30…共通電極
 40…対向基板
 111…ゲート電極
 121、151、152…SiNx膜
 122…アモルファスSi膜
 123…n+アモルファスSi膜
 133、135…主導体部
 134…導体部
 141…IZO膜
 143…ソース電極
 144…ドレイン電極

Claims (16)

  1.  第1配線層に形成された複数のゲート線と、
     第1半導体層、第2半導体層、第2配線層、および、画素電極層に形成された積層配線である複数のデータ線と、
     前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
     前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
     前記保護絶縁膜の上層に形成された共通電極とを備え、
     前記スイッチング素子は、
      前記第1配線層に形成されたゲート電極と、
      前記第2配線層に形成されたソース電極およびドレイン電極と、
      前記第1半導体層に形成されたチャネル領域と、
      前記第2半導体層において前記ソース電極および前記ドレイン電極の下に形成された半導体部と、
      前記画素電極層において前記ソース電極および前記ドレイン電極の上に形成された導体部とを含み、
     前記データ線の前記第2半導体層に形成された部分は、前記第2配線層および前記画素電極層に形成された部分よりも大きく形成され、前記半導体部は、前記ソース電極、前記ドレイン電極、および、前記導体部よりも大きく形成されていることを特徴とする、アクティブマトリクス基板。
  2.  前記データ線の前記第1半導体層に形成された部分は、前記第2半導体層に形成された部分よりも大きく形成されていることを特徴とする、請求項1に記載のアクティブマトリクス基板。
  3.  前記保護絶縁膜は、同じ材料を用いて異なる条件で成膜された下層絶縁膜と上層絶縁膜を含むことを特徴とする、請求項1に記載のアクティブマトリクス基板。
  4.  前記下層絶縁膜と前記上層絶縁膜の一方では圧縮応力が発生し、他方では引張応力が発生することを特徴とする、請求項3に記載のアクティブマトリクス基板。
  5.  前記下層絶縁膜の膜厚は150~350nmであり、前記上層絶縁膜の膜厚は400~600nmであることを特徴とする、請求項3に記載のアクティブマトリクス基板。
  6.  前記データ線の前記第2配線層に形成された部分、前記ソース電極、および、前記ドレイン電極は、モリブデンまたはモリブデンを含む材料で形成されていることを特徴とする、請求項1に記載のアクティブマトリクス基板。
  7.  前記データ線の前記第2配線層に形成された部分、前記ソース電極、および、前記ドレイン電極は、モリブデンとニオブの合金で形成されていることを特徴とする、請求項6に記載のアクティブマトリクス基板。
  8.  第1配線層に、複数のゲート線と、複数のスイッチング素子のゲート電極とを形成するステップと、
     ゲート絶縁膜を成膜し、第1半導体層に第1半導体膜を成膜し、第2半導体層に第2半導体膜を成膜するステップと、
     第2配線層に、複数のデータ線の主導体部の元になる第1導体部と、前記スイッチング素子のソース電極およびドレイン電極の元になる第2導体部とを形成すると共に、前記第1および第2半導体膜をパターニングすることにより、前記主導体部の下にある第1半導体部の元になる第2半導体部と、前記スイッチング素子の、前記第1半導体層にあるチャネル領域と、前記第2半導体層において前記ソース電極および前記ドレイン電極の下にある半導体部の元になる第3半導体部とを形成するソース層形成ステップと、
     画素電極層に、画素電極と、前記主導体部の上にある第3導体部と、前記ソース電極および前記ドレイン電極の上にある導体部とを形成すると共に、前記第1および第2導体部、前記第2半導体部の前記第2半導体層に形成された部分、並びに、前記第3半導体部をパターニングすることにより、前記主導体部、前記ソース電極および前記ドレイン電極、前記第1半導体部、並びに、前記半導体部を形成する画素電極層形成ステップと、
     前記画素電極の上層に保護絶縁膜を形成するステップと、
     前記保護絶縁膜の上層に共通電極を形成するステップとを備え、
     前記画素電極層形成ステップは、前記第1半導体部の前記第2半導体層に形成される部分を前記主導体部および前記第3導体部よりも大きく形成し、前記半導体部を前記ソース電極、前記ドレイン電極、および、前記導体部よりも大きく形成することを特徴とする、アクティブマトリクス基板の製造方法。
  9.  前記ソース層形成ステップは、前記第1半導体部の前記第1半導体層に形成される部分を前記第2半導体層に形成される部分よりも大きく形成することを特徴とする、請求項8に記載のアクティブマトリクス基板の製造方法。
  10.  前記画素電極層形成ステップは、成膜処理、フォトレジスト形成処理、エッチング処理、および、フォトレジスト剥離処理を含み、
     前記エッチング処理は、前記フォトレジスト形成処理で形成されたフォトレジストをマスクとして、前記成膜処理で得られた膜と、前記第1および第2導体部とに対してウェットエッチングを行い、前記第2半導体部の前記第2半導体層に形成された部分と、前記第3半導体部とに対してドライエッチングを行うことを特徴とする、請求項8に記載のアクティブマトリクス基板の製造方法。
  11.  前記ソース層形成ステップで使用されるフォトマスクに含まれる前記第2半導体部を形成するためのパターンは、前記画素電極層形成ステップで使用されるフォトマスクに含まれる前記主導体部を形成するためのパターンよりも大きいことを特徴とする、請求項9に記載のアクティブマトリクス基板の製造方法。
  12.  前記保護絶縁膜を形成するステップは、同じ材料を用いて異なる条件で下層絶縁膜と上層絶縁膜を成膜する処理を含むことを特徴とする、請求項8に記載のアクティブマトリクス基板の製造方法。
  13.  前記下層絶縁膜と前記上層絶縁膜を成膜する処理は、一方では伸縮応力が発生し、他方では引張応力が発生する下層絶縁膜と上層絶縁膜を成膜することを特徴とする、請求項12に記載のアクティブマトリクス基板の製造方法。
  14.  前記下層絶縁膜と前記上層絶縁膜を成膜する処理は、膜厚150~350nmの下層絶縁膜と、膜厚400~600nmの上層絶縁膜とを成膜することを特徴とする、請求項12に記載のアクティブマトリクス基板の製造方法。
  15.  前記ソース層形成ステップは、前記第1および第2導体部をモリブデンまたはモリブデンを含む材料で形成することを特徴とする、請求項8に記載のアクティブマトリクス基板の製造方法。
  16.  前記ソース層形成ステップは、前記第1および第2導体部をモリブデンとニオブの合金で形成することを特徴とする、請求項15に記載のアクティブマトリクス基板の製造方法。
PCT/JP2015/068178 2014-08-07 2015-06-24 アクティブマトリクス基板およびその製造方法 WO2016021320A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016540106A JP6196387B2 (ja) 2014-08-07 2015-06-24 アクティブマトリクス基板
US15/323,440 US9869917B2 (en) 2014-08-07 2015-06-24 Active matrix substrate and method for manufacturing the same
CN201580036053.1A CN106575062B (zh) 2014-08-07 2015-06-24 有源矩阵基板及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-161943 2014-08-07
JP2014161943 2014-08-07

Publications (1)

Publication Number Publication Date
WO2016021320A1 true WO2016021320A1 (ja) 2016-02-11

Family

ID=55263598

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/068178 WO2016021320A1 (ja) 2014-08-07 2015-06-24 アクティブマトリクス基板およびその製造方法

Country Status (4)

Country Link
US (1) US9869917B2 (ja)
JP (1) JP6196387B2 (ja)
CN (1) CN106575062B (ja)
WO (1) WO2016021320A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879273B2 (en) 2018-07-02 2020-12-29 Sharp Kabushiki Kaisha Active matrix substrate

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019090939A (ja) * 2017-11-15 2019-06-13 シャープ株式会社 アクティブマトリックス基板、表示装置、および制御方法
KR102406807B1 (ko) * 2018-01-04 2022-06-13 삼성디스플레이 주식회사 윈도우 부재
CN110596975A (zh) * 2018-06-12 2019-12-20 夏普株式会社 有源矩阵基板及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6194346A (ja) * 1984-10-15 1986-05-13 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH0843853A (ja) * 1994-07-27 1996-02-16 Hitachi Ltd 液晶表示装置およびその製造方法
JP2003297850A (ja) * 2002-04-02 2003-10-17 Advanced Display Inc 薄膜トランジスタアレイ及びその製造方法並びにこれを用いた液晶表示装置
JP2012169610A (ja) * 2011-01-28 2012-09-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び半導体装置
JP2013097349A (ja) * 2011-11-07 2013-05-20 Mitsubishi Electric Corp 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置
JP2013101232A (ja) * 2011-11-09 2013-05-23 Mitsubishi Electric Corp 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100482468B1 (ko) * 2000-10-10 2005-04-14 비오이 하이디스 테크놀로지 주식회사 프린지 필드 구동 액정 표시 장치
KR100707016B1 (ko) * 2001-05-31 2007-04-11 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터 액정표시장치의 제조방법
JP4067090B2 (ja) * 2002-10-03 2008-03-26 シャープ株式会社 Tft基板およびその製造方法
JP2005234091A (ja) * 2004-02-18 2005-09-02 Hitachi Displays Ltd 表示装置
KR101221261B1 (ko) * 2006-02-15 2013-01-11 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR101182322B1 (ko) * 2006-06-30 2012-09-20 엘지디스플레이 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
CN101421663B (zh) * 2006-07-19 2012-06-13 夏普株式会社 有源矩阵基板、液晶面板、显示装置、电视接收机
KR100978266B1 (ko) * 2006-12-29 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101076446B1 (ko) * 2007-04-13 2011-10-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 구비하는 평판 표시장치
BRPI0915210A2 (pt) * 2008-07-15 2016-02-16 Sharp Kk dispositivo de exibição
JP5646162B2 (ja) 2009-01-23 2014-12-24 三菱電機株式会社 薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置
JP5500712B2 (ja) * 2009-09-02 2014-05-21 株式会社ジャパンディスプレイ 液晶表示パネル
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
KR101286497B1 (ko) * 2009-09-23 2013-07-16 엘지디스플레이 주식회사 시야각 조절 액정표시장치
US8804081B2 (en) * 2009-12-18 2014-08-12 Samsung Display Co., Ltd. Liquid crystal display device with electrode having opening over thin film transistor
US9599871B2 (en) * 2011-11-18 2017-03-21 Sharp Kabushiki Kaisha Semiconductor device, display device, and method for producing semiconductor device
WO2013099697A1 (ja) * 2011-12-28 2013-07-04 シャープ株式会社 アクティブマトリクス基板
WO2014017406A1 (ja) * 2012-07-27 2014-01-30 シャープ株式会社 半導体装置およびその製造方法
US20150287799A1 (en) * 2012-09-26 2015-10-08 Sharp Kabushiki Kaisha Semiconductor device, display panel, and semiconductor device manufacturing method
US20150295092A1 (en) * 2012-10-01 2015-10-15 Sharp Kabushiki Kaisha Semiconductor device
CN107492357B (zh) * 2012-10-30 2020-11-03 夏普株式会社 有源矩阵基板、显示面板以及具备该显示面板的显示装置
US9448454B2 (en) * 2012-11-08 2016-09-20 Sharp Kabushiki Kaisha Active matrix substrate and display device
CN104956475B (zh) * 2013-01-25 2017-08-29 夏普株式会社 半导体装置
US9001297B2 (en) * 2013-01-29 2015-04-07 Apple Inc. Third metal layer for thin film transistor with reduced defects in liquid crystal display
WO2015045581A1 (ja) * 2013-09-26 2015-04-02 シャープ株式会社 表示部品及び表示装置
KR102021106B1 (ko) * 2013-11-12 2019-09-11 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
US9971215B2 (en) * 2013-11-21 2018-05-15 Sharp Kabushiki Kaisha Display device
KR102204674B1 (ko) * 2014-04-03 2021-01-20 삼성디스플레이 주식회사 표시 장치
US20170139296A1 (en) * 2014-07-30 2017-05-18 Sharp Kabushiki Kaisha Display device and method for manufacturing same
US10175518B2 (en) * 2014-07-30 2019-01-08 Sharp Kabushiki Kaisha Method for manufacturing display device including a wiring layer of a molybdenum-based material
WO2016021318A1 (ja) * 2014-08-07 2016-02-11 シャープ株式会社 アクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法
WO2016021319A1 (ja) * 2014-08-07 2016-02-11 シャープ株式会社 アクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法
CN104317089B (zh) * 2014-10-27 2017-02-01 合肥鑫晟光电科技有限公司 一种阵列基板及其制备方法、显示面板、显示装置
JP6518576B2 (ja) * 2015-11-27 2019-05-22 株式会社ジャパンディスプレイ 表示装置及び表示装置のタッチ検出方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6194346A (ja) * 1984-10-15 1986-05-13 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH0843853A (ja) * 1994-07-27 1996-02-16 Hitachi Ltd 液晶表示装置およびその製造方法
JP2003297850A (ja) * 2002-04-02 2003-10-17 Advanced Display Inc 薄膜トランジスタアレイ及びその製造方法並びにこれを用いた液晶表示装置
JP2012169610A (ja) * 2011-01-28 2012-09-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び半導体装置
JP2013097349A (ja) * 2011-11-07 2013-05-20 Mitsubishi Electric Corp 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置
JP2013101232A (ja) * 2011-11-09 2013-05-23 Mitsubishi Electric Corp 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879273B2 (en) 2018-07-02 2020-12-29 Sharp Kabushiki Kaisha Active matrix substrate

Also Published As

Publication number Publication date
JPWO2016021320A1 (ja) 2017-04-27
CN106575062B (zh) 2019-11-08
JP6196387B2 (ja) 2017-09-13
US9869917B2 (en) 2018-01-16
US20170139298A1 (en) 2017-05-18
CN106575062A (zh) 2017-04-19

Similar Documents

Publication Publication Date Title
US10504800B2 (en) Array substrate for display device and manufacturing method thereof
US8609477B2 (en) Manufacturing method for array substrate with fringe field switching type thin film transistor liquid crystal display
US8497966B2 (en) FFS type TFT-LCD array substrate and manufacturing method thereof
WO2017166341A1 (zh) Tft基板的制作方法及制得的tft基板
JP5315468B2 (ja) アクティブマトリクス基板の製造方法、表示パネル、及び表示装置
US20120161140A1 (en) Tft array substrate and manufacturing method thereof
WO2016061940A1 (zh) 薄膜晶体管阵列基板及其制作方法、显示装置
US9299763B2 (en) Thin film transistor array substrate and method of manufacturing the same
JP6497876B2 (ja) 液晶表示パネル、及びその製造方法
US20180190679A1 (en) Thin film transistor substrate and method for manufacturing same
US9159867B2 (en) Array substrate, manufacturing method thereof, and display device
KR102221845B1 (ko) 표시 기판 및 그의 제조방법
JP2013507771A (ja) マスク・レベルを削減した金属酸化物fetの製造法
KR20100005457A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
JP6218949B2 (ja) アクティブマトリクス基板および液晶パネル
JP6501514B2 (ja) 薄膜トランジスタ基板およびその製造方法
JP6196387B2 (ja) アクティブマトリクス基板
WO2016021319A1 (ja) アクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法
US8877570B2 (en) Array substrate with improved pad region and method for manufacturing the same
WO2016201778A1 (zh) 阵列基板及其制造方法
JPWO2013011601A1 (ja) 液晶表示装置およびその製造方法
US20150187825A1 (en) Method of Manufacturing Array Substrate of LCD
JP5560227B2 (ja) 液晶表示装置の製造方法及び液晶表示装置
US20190377232A1 (en) Active matrix substrate and method for manufacturing the same
JPWO2016194804A1 (ja) アクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15829729

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016540106

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15323440

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15829729

Country of ref document: EP

Kind code of ref document: A1