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WO2015068340A1 - 太陽電池 - Google Patents

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Publication number
WO2015068340A1
WO2015068340A1 PCT/JP2014/005276 JP2014005276W WO2015068340A1 WO 2015068340 A1 WO2015068340 A1 WO 2015068340A1 JP 2014005276 W JP2014005276 W JP 2014005276W WO 2015068340 A1 WO2015068340 A1 WO 2015068340A1
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WO
WIPO (PCT)
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crystal substrate
semiconductor layer
type semiconductor
transparent conductive
conductive film
Prior art date
Application number
PCT/JP2014/005276
Other languages
English (en)
French (fr)
Inventor
浩一 廣瀬
義宏 松原
訓裕 川本
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
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Priority to EP14860072.9A priority patent/EP3067940B1/en
Priority to JP2015546283A priority patent/JP6524504B2/ja
Publication of WO2015068340A1 publication Critical patent/WO2015068340A1/ja
Priority to US15/146,527 priority patent/US10074763B2/en

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    • H10F10/10—Individual photovoltaic cells, e.g. solar cells having potential barriers
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    • H—ELECTRICITY
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    • Y02E10/548—Amorphous silicon PV cells

Definitions

  • This disclosure relates to solar cells.
  • Patent Document 1 in order to reduce the deterioration of characteristics due to the semiconductor layers on the front and back surfaces of the photovoltaic element wrapping around the end surface, the semiconductor layer on the front surface side is formed on the substantially entire surface of the substrate, and the semiconductor layer on the back surface side is A structure formed in a smaller area than the substrate is disclosed.
  • Patent Document 2 in a photovoltaic device, for example, when an n-type semiconductor layer is formed on a first main surface of an n substrate and a p-type semiconductor layer is formed on a second main surface, semiconductor layers having different conductivity types are formed. Depending on the order of formation, an n substrate-n layer-p layer rectifying junction or an n substrate-p layer-n layer reverse junction is formed on the side surface and peripheral edge of the n substrate. According to the former, it is stated that a rectifying junction is provided on the entire surface of the substrate, and there is no adverse effect such as suppression of carrier movement due to reverse bonding.
  • JP 2001-044461 A Japanese Patent Laid-Open No. 11-251609
  • a solar cell which is one embodiment of the present disclosure includes a crystal substrate having one conductivity type, a first semiconductor layer having one conductivity type stacked successively on one main surface of the crystal substrate and a side surface of the crystal substrate, and a crystal substrate A second semiconductor layer which is continuously stacked on the other main surface and the side surface of the crystal substrate and has another conductivity type and which overlaps at least partly with the first semiconductor layer on the side surface of the crystal substrate;
  • the first transparent conductive film is stacked on the first semiconductor layer and has an area smaller than the planar shape of the crystal substrate, and the second transparent conductive film is stacked on the second semiconductor layer.
  • the present disclosure it is possible to improve the output of the solar cell while suppressing the occurrence of leakage even if a semiconductor layer or the like wraps around the side surface of the crystal substrate.
  • FIG. 1 is a diagram showing a solar cell 10.
  • an n-type amorphous semiconductor layer wraps around the side surface of the crystal substrate from one main surface side
  • a p-type amorphous semiconductor layer wraps around the side surface of the crystal substrate from the other main surface side. It is based on the knowledge that experimentally confirmed that leaks hardly occur if only repeated.
  • the transparent conductive film wraps around the side surface of the crystal substrate from one main surface side, and the transparent conductive film wraps around the side surface of the crystal substrate from the other main surface side, it is short-circuited between the transparent conductive films, It was also confirmed that a leak occurred.
  • the n-type amorphous semiconductor layer on one main surface and the p-type amorphous semiconductor layer on the other main surface may overlap, but the transparent conductive film on one main surface and the other main surface By not overlapping the transparent conductive film, the output can be improved while suppressing the occurrence of leakage.
  • the following configuration is based on this finding.
  • FIG. 1A is a cross-sectional view.
  • the upper side is the light receiving surface side
  • the lower side is the back side.
  • (B) is a plan view showing the light receiving surface side
  • (c) is a plan view showing the back surface side
  • (d) is a cross-sectional view taken along the line DD in (b). Note that (d) shows the arrangement direction opposite to (a), the upper side being the back side, and the lower side being the light receiving side.
  • the vertical direction of the array is defined as the Y direction
  • the upper side is defined as the + Y direction in (b)
  • the sectional view changes depending on where to cut, (a) corresponds to the sectional view taken along line AA in (b).
  • the “light receiving surface” means a surface in the solar cell 10 on which light mainly enters from the outside. For example, more than 50% to 100% of the light incident on the solar cell 10 enters from the light receiving surface side.
  • the “back surface” means a surface opposite to the light receiving surface.
  • Solar cell 10 receives light such as sunlight, generates carriers and electrons and holes, collects the generated carriers, collects the collected carriers, and takes them out.
  • a portion that generates carriers is called a photoelectric conversion portion, and is composed of an n-type single crystal silicon substrate 11, an n-type semiconductor layer 12, and a p-type semiconductor layer 13.
  • the carriers are collected by the transparent conductive film 14 on the light receiving surface side and the transparent conductive film 15 on the back surface side. It is the current collecting electrode 16 on the light receiving surface side and the current collecting electrode 17 on the back surface side that collects the collected carriers.
  • the n-type single crystal silicon substrate 11 is simply referred to as a crystal substrate 11.
  • the current collecting electrode 16 on the light receiving surface side is a carrier current collecting electrode provided on the transparent conductive film 14 on the light receiving surface side.
  • the back-side collecting electrode 17 is a carrier collecting electrode provided on the back-side transparent conductive film 15.
  • These are, for example, fine wire electrode portions formed by screen printing a conductive paste in which conductive particles such as silver (Ag) are dispersed in a binder resin in a desired pattern on the transparent conductive films 14 and 15. It is.
  • the collecting electrodes 16 and 17 may be formed by using various sputtering methods, various vapor deposition methods, various plating methods, or the like instead of screen printing. As shown in FIGS. 1A and 1D, a plurality of current collecting electrodes 16 and 17 may be provided.
  • the present disclosure relates to the configuration of the photoelectric conversion unit and the transparent conductive films 14 and 15, the current collecting electrodes 16 and 17 are limited to the above description, and those illustrations are illustrated in FIGS. Only shown in d). Hereinafter, each configuration will be described in detail.
  • the crystal substrate 11 constituting the photoelectric conversion part is a single crystal semiconductor substrate having one conductivity type.
  • one conductivity type is n-type
  • a single crystal semiconductor is single crystal silicon.
  • the planar shape of the crystal substrate 11 has an octagonal shape in which the four corners 18, 19, 20, and 21 of the outer edge of the rectangular shape are cut out.
  • one side is about 100 mm to about 200 mm, and the four corners are cut out with a length of about 5 mm to about 16 mm along the side direction.
  • the thickness is, for example, about 75 ⁇ m to about 200 ⁇ m. These dimensions are merely examples, and other values may be used.
  • the n-type semiconductor layer 12 is a one-conductivity-type semiconductor layer provided on one main surface of the crystal substrate 11. Assuming that one main surface is a light receiving surface, one conductivity type is the conductivity type of the crystal substrate 11, and therefore the n-type semiconductor layer 12 is an n-type semiconductor layer provided on the light receiving surface.
  • the n-type semiconductor layer 12 includes an i-type amorphous silicon layer 22 and an n-type amorphous silicon layer 23 stacked thereon.
  • the p-type semiconductor layer 13 is a semiconductor layer of another conductivity type provided on the other main surface of the crystal substrate 11.
  • the other main surface is a main surface facing one main surface of the crystal substrate 11, and is the back surface of the crystal substrate 11 in this embodiment.
  • the one conductivity type is a conductivity type of the crystal substrate 11 and the other conductivity type is a conductivity type other than the one conductivity type, and thus is a p-type semiconductor layer.
  • the p-type semiconductor layer 13 includes an i-type amorphous silicon layer 24 and a p-type amorphous silicon layer 25 stacked thereon. When the n-type semiconductor layer 12 and the p-type semiconductor layer 13 are distinguished, the former is called a first semiconductor layer and the latter is called a second semiconductor layer.
  • the amorphous silicon layers 25 are stacked in this order.
  • the former is called a first i-type amorphous silicon layer and the latter is called a second i-type amorphous silicon layer.
  • the thickness of these laminated amorphous semiconductor thin layers is several nm to several tens of nm. For example, it can be about 5 to about 20 nm.
  • the i-type amorphous silicon layers 22 and 24 are intrinsic amorphous silicon thin layers having a lower concentration of dopant that generates carriers than the n-type amorphous silicon layer 23 and the p-type amorphous silicon layer 25.
  • the first i-type amorphous silicon layer 22 and the second i-type amorphous silicon layer 24 can have the same composition.
  • the n-type amorphous silicon layer 23 is an amorphous silicon thin layer containing a group V metal atom at a predetermined concentration. P (phosphorus) is used as the group V metal atom.
  • the p-type amorphous silicon layer 25 is an amorphous silicon thin layer containing a group III metal atom at a predetermined concentration. B (boron) is used as the group III metal atom.
  • the n-type semiconductor layer 12 is formed on the entire light receiving surface of the crystal substrate 11 except for portions corresponding to the four corners 18, 19, 20, and 21 of the outer edge of the crystal substrate 11.
  • the crystal substrate 11 is held at a predetermined position of the film forming apparatus.
  • four light receiving surface sides of the four corners 18, 19, 20, and 21 of the crystal substrate 11 are arranged in four positions.
  • the holders 26, 27, 28, and 29 are pressed and held.
  • Four holders 26, 27, 28, and 29 may be used as one holder.
  • the locations corresponding to the four corners 18, 19, 20, and 21 of the crystal substrate 11 are shaded by the holders 26, 27, 28, and 29, and the non-film-formation regions 30, 31, 32, where the n-type semiconductor layer 12 is not formed. 33.
  • one of the four holders 29 is provided with an identification hole, and the n-type semiconductor layer 12 is formed at a location corresponding to the identification hole to form the identification mark 34.
  • FIG. 1B shows the wraparound n-type semiconductor layers 35, 36, 37 and 38 formed on the side surface of the crystal substrate 11.
  • the p-type semiconductor layer 13 is formed on the entire back surface of the crystal substrate 11 except for portions corresponding to the four corners 18, 19, 20, and 21 of the outer edge of the crystal substrate 11.
  • the crystal substrate 11 is held at a predetermined position of the film forming apparatus.
  • four holders 26, 27, 28, used for forming the n-type semiconductor layer 12 are used. 29 is used as it is, and the back side of the four corners 18, 19, 20, 21 of the crystal substrate 11 is pressed.
  • the locations corresponding to the four corners 18, 19, 20, and 21 of the crystal substrate 11 are shaded by the holders 26, 27, 28, and 29, and the non-deposited regions 39, 40, 41, where the p-type semiconductor layer 12 is not formed. 42.
  • An identification mark 43 is formed by the p-type semiconductor layer 13 corresponding to the identification hole provided in the holder 29.
  • FIG. 1C shows the wraparound p-type semiconductor layers 44, 45, 46 and 47 formed on the side surface of the crystal substrate 11.
  • the latter When distinguishing the non-deposition regions 39, 40, 41, and 42 of the p-type semiconductor layer 13 from the non-deposition regions 30, 31, 32, and 33 of the n-type semiconductor layer 12, the latter is designated as the first non-deposition region, and the former This is called a second non-film formation region.
  • the non-deposited regions 30, 31, 32, 33 of the n-type semiconductor layer 12 and the non-deposited regions 39, 40, 41, 42 of the p-type semiconductor layer 13 are When the manufacturing error is eliminated with respect to the crystal substrate 11, the positional relationship is reversed.
  • the n-type semiconductor layers 35, 36, 37, and 38 are formed on the side surface of the crystal substrate 11 from the light receiving surface side, and the p-type semiconductor layers 44, 45, 46, and 47 are formed from the back surface side. . Therefore, on the side surface of the crystal substrate 11, the overlap layer in which the wraparound n-type semiconductor layer 35 and the wraparound p-type semiconductor layer 44 overlap, the overlap layer in which the wraparound n-type semiconductor layer 36 and the wraparound p-type semiconductor layer 45 overlap, An overlapping layer in which the wraparound n-type semiconductor layer 38 and the wraparound p-type semiconductor layer 47 are overlapped is formed.
  • 1A illustrates a superposition layer 48 in which the wraparound n-type semiconductor layer 36 and the wraparound p-type semiconductor layer 45 overlap, and a superposition layer 49 in which the wraparound n-type semiconductor layer 38 and the wraparound p-type semiconductor layer 47 overlap.
  • the transparent conductive film 14 on the light receiving surface side is laminated on the first semiconductor layer on one main surface of the crystal substrate 11.
  • the transparent conductive film 14 on the light receiving surface side is formed on the light receiving surface of the crystal substrate 11.
  • the n-type semiconductor layer 12 is laminated on the n-type amorphous silicon layer 23 in detail.
  • the transparent conductive film 15 on the back surface side is stacked on the second semiconductor layer on the other main surface of the crystal substrate 11, and here, on the p-type semiconductor layer 13 on the back surface of the crystal substrate 11, in detail, p It is laminated on the type amorphous silicon layer 25.
  • the former is referred to as a first transparent conductive film
  • the latter is referred to as a second conductive film.
  • the two transparent conductive films 14 and 15 do not overlap on the side surface of the crystal substrate 11.
  • the other can have the same planar shape as the planar shape of the crystal substrate 11.
  • the other transparent conductive film has the same planar shape as the planar shape of the crystal substrate 11 and wraps around the side surface of the crystal substrate 11, it does not wrap around the opposite surface of the crystal substrate 11. This is because there is no short circuit with one transparent conductive film having an area smaller than the planar shape.
  • the n-type semiconductor layer 12 has higher carrier mobility than the p-type semiconductor layer 13. Therefore, the area of the transparent conductive film 14 on the light receiving surface side is set smaller than the planar dimension of the crystal substrate 11, and the area of the transparent conductive film 15 on the back surface side is made the same as the planar dimension of the crystal substrate 11. By doing in this way, the output of the solar cell 10 can be improved, preventing a leak.
  • the transparent conductive film 14 on the light receiving surface side is arranged on the inner side by an appropriate dimension from the outer edge of the crystal substrate 11. This dimension is set to a minimum value as long as it does not coincide with the outer shape of the crystal substrate 11 even if all manufacturing errors are included. That is, the transparent conductive film 14 is arranged regardless of the non-deposition regions 30, 31, 32, 33 of the n-type semiconductor layer 12. Therefore, when the undeposited regions 30, 31, 32, 33 are wide, the transparent conductive film 14 is provided on the undeposited regions 30, 31, 32, 33. In the example of FIG. 1B, the transparent conductive film 14 is provided on the non-film formation regions 32 and 33.
  • the transparent conductive film 15 on the back side is the same as the planar shape of the crystal substrate 11. That is, the transparent conductive film 15 is formed over the entire back surface of the crystal substrate 11.
  • the transparent conductive films 14 and 15 are made of, for example, metal oxides such as indium oxide (In 2 O 3 ), zinc oxide (ZnO), tin oxide (SnO 2 ), and titanium oxide (TiO 2 ) having a polycrystalline structure. Is a thin layer (TCO layer) configured to include at least one of them, and functions as a light-transmissive electrode unit. These metal oxides contain dopants such as tin (Sn), zinc (Zn), tungsten (W), antimony (Sb), titanium (Ti), aluminum (Al), cerium (Ce), and gallium (Ga). It may be doped. The concentration of the dopant can be 0 to 20% by mass.
  • the thickness of the transparent conductive films 14 and 15 is, for example, about 50 nm to 200 nm.
  • FIG. 2 shows the solar cell 10 before the collector electrodes 16 and 17 are formed, that is, the crystal substrate 11 is prepared (P1 step), and the n-type semiconductor layer 12 is formed on the light receiving surface of the crystal substrate 11 ( (P2 process), the p-type semiconductor layer 13 is formed on the back surface of the crystal substrate 11 (P3 process), the transparent conductive film 14 is formed on the light receiving surface side (P4 process), and the transparent conductive film 15 is formed on the back surface side ( Processes up to (P5 process) are shown.
  • the horizontal axis of FIG. 2 is each procedure, and the vertical axis is (a) is a sectional view, (b) is a light receiving surface side plan view, (c) is a back side plan view, and FIGS. Corresponding to
  • the crystal substrate 11 is an n-type single crystal silicon substrate having an octagonal shape in which the four corners 18, 19, 20, and 21 of the rectangular outer edge are cut out.
  • the n-type semiconductor layer 12 is formed on the light receiving surface of the crystal substrate 11.
  • the outer edges of the four corners 18, 19, 20, and 21 on the light receiving surface side of the crystal substrate 11 are held by predetermined holders 26, 27, 28, and 29 and installed in the decompression chamber.
  • the i-type amorphous silicon layer 22 is laminated on the light receiving surface of the crystal substrate 11 by plasma CVD (chemical vapor deposition).
  • plasma CVD chemical vapor deposition
  • an n-type amorphous silicon layer 23 is stacked on the i-type amorphous silicon layer 22.
  • another low pressure CVD method may be used.
  • a catalytic CVD method can be used.
  • silane gas SiH 4
  • n-type amorphous silicon layer 23 silane (SiH 4 ), hydrogen (H 2 ), and phosphine (PH 3 ) are used as source gases.
  • the thickness of the laminated amorphous semiconductor thin layer is several nanometers to several tens of nanometers. For example, it can be about 5 to 20 nm.
  • the holding is performed by supporting the crystal substrate 11 with a holder such as a pin or a mask.
  • a holder such as a pin or a mask.
  • the crystal substrate 11 is placed on the sub-tray, the outer edges of the four corners 18, 19, 20, and 21 of the crystal substrate 11 are pressed by the holders 26, 27, 28, and 29, and the sub-tray is inclined at a predetermined angle from the horizontal plane.
  • the predetermined angle may be 90 degrees, that is, vertical.
  • four holders 26, 27, 28, 29 may be attached to one sub-tray, and an integrated unit of four holders 26, 27, 28, 29 may be attached to one sub-tray. Also good.
  • a plurality of sub-trays may be arranged on one large tray, and a plurality of crystal substrates 11 may be processed at a time.
  • the holding amount at the outer edges of the four corners 18, 19, 20, 21 of the crystal substrate 11 may be different.
  • the holding amount at the corners 18 and 19 is preferably larger than the holding amount at the corners 20 and 21 as shown in FIG.
  • the n-type semiconductor layer 12 is formed on the light receiving surface of the crystal substrate 11 at a location that is not in the shadow of the holders 26, 27, 28, and 29.
  • the places behind the holders 26, 27, 28, and 29 are undeposited regions 30, 31, 32, and 33.
  • the n-type semiconductor layer 12 is formed where it is not in the shadow of the holders 26, 27, 28, 29, it is formed continuously on the light receiving surface and the side surface of the crystal substrate 11.
  • wrap-around n-type semiconductor layers 35, 36, 37, and 38 are formed on the side surface of the crystal substrate 11.
  • the holder 29 is provided with, for example, a triangular identification hole, and correspondingly, a triangular area identification mark 34 is formed by the n-type semiconductor layer 12 in the undeposited area 33.
  • the p-type semiconductor layer 13 is then formed in the P3 step.
  • the p-type semiconductor layer 13 is formed by turning over the crystal substrate 11 on which the n-type semiconductor layer 12 is formed, and using a predetermined holder to cover the outer edges of the four corners 18, 19, 20, 21 on the back side of the crystal substrate 11. Hold and place in a vacuum chamber.
  • the decompression chamber the same type of CVD apparatus as in the P2 process can be used.
  • an i-type amorphous silicon layer 24 is laminated on the back surface of the crystal substrate 11.
  • a p-type amorphous silicon layer 25 is stacked on the i-type amorphous silicon layer 24.
  • silane gas (SiH 4 ) is used as a source gas.
  • silane (SiH 4 ), hydrogen (H 2 ), and diborane (B 2 H 6 ) are used as source gases.
  • the thickness of the laminated amorphous semiconductor thin layer is several nanometers to several tens of nanometers. For example, it can be about 5 to 20 nm.
  • the holders 26, 27, 28, and 29 used in the P2 process can be used as they are. Although it is a holder having the same shape and size, a holder different from that used in the P2 process may be used.
  • the holders 26, 27, 28, 29 are arranged with respect to the crystal substrate 11 so as to be reversed from each other.
  • the p-type semiconductor layer 13 is formed on the back surface of the crystal substrate 11 at a location that is not in the shadow of the holders 26, 27, 28, and 29.
  • the places behind the holders 26, 27, 28, 29 are undeposited regions 39, 40, 41, 42.
  • the p-type semiconductor layer 13 Since the p-type semiconductor layer 13 is formed where it is not in the shadow of the holders 26, 27, 28, 29, it is formed continuously on the back surface and side surfaces of the crystal substrate 11. On the side surface of the crystal substrate 11, wraparound p-type semiconductor layers 44, 45, 46, and 47 are formed. In addition, in the undeposited region 42, a triangular region identification mark 43 is formed by the p-type semiconductor layer 13 corresponding to the identification hole provided in the holder 29. The identification mark 43 is formed at a position where the identification mark 34 formed in the P2 step and the crystal substrate 11 are reversed.
  • FIG. 2 shows a superposition layer 48 in which the wraparound n-type semiconductor layer 36 and the wraparound p-type semiconductor layer 45 overlap, and a superposition layer 49 in which the wraparound n-type semiconductor layer 38 and the wraparound p-type semiconductor layer 47 overlap. It is.
  • the transparent conductive film 14 on the light receiving surface side is formed (P4 step).
  • the n-type semiconductor layer 12 on the light receiving surface side of the crystal substrate 11 is disposed so as to face the sputter electrode, and has an opening area smaller than the planar shape of the crystal substrate 11 on the light receiving surface side. This is done by positioning the frame mask. The positioning of the frame-shaped mask is performed so that the inner edge end of the opening of the frame-shaped mask is inside the outer edge of the crystal substrate 11 when the opening of the frame-shaped mask is placed in the center of the crystal substrate 11. .
  • the non-film formation region of the transparent conductive film 14 can be formed in an annular shape on the outer peripheral side of the light receiving surface.
  • the width of the undeposited region is set to a minimum value as long as it does not coincide with the outer shape of the crystal substrate 11 even if all manufacturing errors are included. For example, it is about 1 to 2 mm.
  • the transparent conductive film 15 on the back side is formed.
  • the crystal substrate 11 on which the transparent conductive film 14 on the light receiving surface side is formed is turned over, and the p-type semiconductor layer 13 on the back surface side of the crystal substrate 11 is disposed so as to face the sputtering electrode.
  • the sputtering apparatus having the sputtering electrode the same type as in the P4 process can be used. Unlike the P4 process, no mask is used, and therefore the transparent conductive film 15 is formed on the entire surface of the p-type semiconductor layer 13.
  • the transparent conductive film 15 on the back side may wrap around the side surface of the crystal substrate 11, but the transparent conductive film 14 on the light receiving surface side does not wrap around, so that the transparent conductive film 14 and the transparent conductive film 15 are short-circuited. There is no occurrence of leaks.
  • FIG. 3 is a diagram showing a procedure for manufacturing a conventional solar cell configured to prevent leakage.
  • 3A is a cross-sectional view
  • FIG. 3B is a light-receiving surface side plan view
  • FIG. 3C is a back surface side plan view, and corresponds to FIGS.
  • the horizontal axis represents each procedure, and P1 'to P5' correspond to P1 to P5 in FIG.
  • the film formation conditions for each procedure are the same as those described with reference to FIG. 2, and the difference is the size of the film formation region from P2 to P4. Therefore, in the following, the contents of the film formation region different from FIG. 2 will be described, and the description of the other contents common to FIG. 2 will be omitted.
  • the P2 ′ process is a process for forming the n-type semiconductor layer 50.
  • the n-type semiconductor layer 50 is formed by laminating an i-type amorphous silicon layer 51 on the light receiving surface of the crystal substrate 11, and subsequently, an n-type amorphous silicon layer 52 on the i-type amorphous silicon layer 51. Is performed by laminating. This content is the same as described in FIG. The difference is that the size of the film formation region of the n-type semiconductor layer 50 is smaller than the planar shape of the crystal substrate 11.
  • the n-type semiconductor layer 50 is formed using a frame mask having an opening area smaller than the planar shape of the crystal substrate 11.
  • the part covered with the frame-shaped mask is an undeposited region of the n-type semiconductor layer 50 and can be formed in an annular shape on the outer peripheral side of the light receiving surface.
  • the width dimension of the non-film formation region is uniform from the outer edge of the crystal substrate 11 and is, for example, about 0.3 to 3 mm. This is an example, and other dimensions may be used.
  • the P3 ′ process is a process for forming the p-type semiconductor layer 53.
  • the p-type semiconductor layer 53 is formed by laminating an i-type amorphous silicon layer 54 on the back surface of the crystal substrate 11, and subsequently forming a p-type amorphous silicon layer 55 on the i-type amorphous silicon layer 51. It is done by stacking. This content is the same as described in FIG. The difference is that the size of the film formation region of the p-type semiconductor layer 53 is smaller than the planar shape of the crystal substrate 11. That is, the p-type semiconductor layer 53 is formed using a frame-shaped mask having an opening area smaller than the planar shape of the crystal substrate 11.
  • the frame-shaped mask one having the same opening area as that used in the P2 ′ process can be used.
  • the portion covered with the frame-shaped mask is an undeposited region of the p-type semiconductor layer 53 and can be formed in an annular shape on the outer peripheral side of the back surface.
  • the width of the undeposited region is the same as the width of the undeposited region in the n-type semiconductor layer 50.
  • both the size of the film formation region of the n-type semiconductor layer 50 and the size of the film formation region of the p-type semiconductor layer 53 are set to an area smaller than the planar shape of the crystal substrate 11. Therefore, the n-type semiconductor layer 50 does not wrap around the side surface of the crystal substrate 11, and the p-type semiconductor layer 53 does not wrap around, so that leakage due to the wrap-around of the n-type semiconductor layer 50 or the p-type semiconductor layer 53 does not occur.
  • the P4 ′ step is a step of forming the transparent conductive film 56 on the light receiving surface side.
  • the film forming conditions and the like in this step are the same as those in the P4 step in FIG. The difference is the film formation region of the transparent conductive film 56 on the light receiving surface side.
  • the area of the transparent conductive film 56 on the light receiving surface side is smaller than the planar shape of the crystal substrate 11 and larger than the area of the film formation region of the n-type semiconductor layer 50. That is, the transparent conductive film 56 on the light receiving surface side completely covers the film formation region of the n-type semiconductor layer 50, but the outer edge thereof is inside the outer edge of the crystal substrate 11.
  • the P5 'step is a step of forming the transparent conductive film 57 on the back side.
  • the film forming conditions and the like in this step are the same as those in the P5 step in FIG.
  • the difference is the film formation region of the transparent conductive film 57 on the back surface side.
  • the area of the transparent conductive film 57 on the back surface side is the same as the area of the transparent conductive film 56 on the light receiving surface side. That is, the area of the transparent conductive film 57 on the back surface side is smaller than the planar shape of the crystal substrate 11 and larger than the area of the film formation region of the p-type semiconductor layer 53.
  • the transparent conductive film 57 on the back surface completely covers the film formation region of the p-type semiconductor layer 53, but the outer edge is inside the outer edge of the crystal substrate 11.
  • both the size of the film formation region of the transparent conductive film 56 on the light receiving surface side and the size of the film formation region of the transparent conductive film 57 on the back surface side are set to areas smaller than the planar shape of the crystal substrate 11. Accordingly, the transparent conductive film 56 on the light receiving surface side does not enter the side surface of the crystal substrate 11, and the transparent conductive film 57 on the back surface side does not enter, and the transparent conductive film 56 on the light receiving surface side or the transparent conductive film 57 on the back surface side wraps around. Leakage will not occur.
  • the number of carriers that can be collected depends on the area of the n-type semiconductor layer 50 and the area of the p-type semiconductor layer 53, and thus the crystal substrate 11 having the same size.
  • the number of carriers that can be collected can be maximized while preventing leakage, and the output of the solar cell 10 can be improved.
  • the photoelectric conversion part having a structure in which the amorphous silicon thin layers are laminated on both surfaces of the crystal substrate 11 is illustrated, but the structure of the photoelectric conversion part is not limited thereto.
  • the photoelectric conversion unit has, for example, a structure having no i-type amorphous silicon layer, n-type amorphous silicon layer, or p-type amorphous silicon layer, or a structure using a semiconductor other than silicon (for example, gallium arsenide). It can also be.
  • the amorphous silicon in this embodiment includes amorphous silicon including crystal grains.
  • the one conductivity type is n-type and the other conductivity type is p-type.
  • the one conductivity type may be p-type and the other conductivity type may be n-type.
  • one main surface is the light receiving surface and the other main surface is the back surface, this may be reversed so that one main surface is the back surface and the other main surface is the light receiving surface.
  • the crystal substrate is an octagon with four corners cut off, it may have a rectangular shape with four corners not cut, a polygon other than an octagon, a round shape other than a rectangular shape, or an elliptical shape.
  • one identification mark is provided on each of the front and back surfaces, the identification mark may be provided only on either the light receiving surface or the back surface, and a plurality of identification marks may be provided instead of one.
  • the shape of the identification mark is a triangle, other shapes may be used. For example, it may be a bar code-like multiple elongated hole.
  • the crystal substrate 11 may be configured to hold at least one location. It is good also as a structure which hold

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Abstract

　太陽電池（１０）は、一導電型としてｎ型の導電型を有する結晶基板（１１）と、結晶基板（１１）の一主面としての受光面と結晶基板（１１）の側面に連続して積層されるｎ型半導体層（１２）と、結晶基板（１１）の他主面としての裏面と結晶基板（１１）の側面に連続して積層され結晶基板（１１）の側面においてｎ型半導体層（１２）と少なくとも一部が重なるｐ型半導体層（１３）と、結晶基板（１１）の受光面上において、ｎ型半導体層に積層され、結晶基板（１１）の平面形状よりも小さな面積を有する受光面側の透明導電膜（１４）と、ｐ型半導体層（１３）に積層される裏面側の透明導電膜（１５）とを備える。

Description

太陽電池
　本開示は、太陽電池に関する。
　特許文献１には、光起電力素子において表裏面の半導体層が端面に回り込むことによる特性低下を低減するために、表面側の半導体層は基板の略全面に形成され、裏面側の半導体層は基板より小面積に形成される構造を開示している。
　特許文献２には、光起電力素子において、例えばｎ基板の第一主面にｎ型半導体層を形成し、第二主面にｐ型半導体層を形成するとき、導電型の異なる半導体層の形成順序によって、ｎ基板の側面及び周端部には、ｎ基板－ｎ層－ｐ層の整流接合か、ｎ基板－ｐ層－ｎ層の逆接合かが形成される。前者のように形成することで、基板の全面に整流接合が備えられることになり、逆接合によるキャリア移動の抑制等の悪影響が生じないと述べている。
特開２００１－０４４４６１号公報 特開平１１－２５１６０９号公報
　特許文献１，２に示すように、結晶基板の側面において半導体層や透明導電膜の回り込みがあるとリークが発生する恐れがある。リークを防ぐためにマスクを用いて、半導体層や透明導電膜のそれぞれを結晶基板よりも小面積とすると、太陽電池の出力が低下する。
　即ち、結晶基板の側面に半導体層等が回り込んでもリーク発生を抑制しつつ、太陽電池の出力を向上させることが求められる。
　本開示の一態様である太陽電池は、一導電型を有する結晶基板と、結晶基板の一主面と結晶基板の側面に連続して積層され一導電型を有する第１半導体層と、結晶基板の他主面と結晶基板の側面に連続して積層され他導電型を有し、結晶基板の側面において第１半導体層と少なくとも一部が重なる第２半導体層と、結晶基板の一主面上において、第１半導体層に積層され、結晶基板の平面形状よりも小さな面積を有する第１透明導電膜と、第２半導体層に積層される第２透明導電膜と、を備える。
　本開示の一態様によれば、結晶基板の側面に半導体層等が回り込んでもリーク発生を抑制しつつ、太陽電池の出力を向上させることができる。
実施の形態における太陽電池を示す図で、（ａ）は断面図、（ｂ）は受光面側を示す平面図、（ｃ）は裏面側を示す平面図、（ｄ）は（ｂ）のＤ－Ｄ線における断面図である。（ｂ），（ｃ）では集電電極の図示を省略した。 図１の太陽電池を製造する手順を示す図で、横軸は各手順を示し、縦軸は（ａ）が断面図、（ｂ）が受光面側平面図、（ｃ）が裏面側平面図である。 従来技術の太陽電池を製造する手順を、図２に対応させて示す図である。
　以下に図面を用いて、実施形態の一例について詳細に説明する。以下で述べる形状、寸法、材質等は、説明のための例示であって、これらに限定するものではない。以下の図面は、説明のための模式図であり、縦横高さに関する縮尺は、実際の太陽電池等の縦横高さと異なる場合がある。具体的な縦横高さに関する縮尺は、以下の説明を参酌して判断される。
　図１は、太陽電池１０を示す図である。この太陽電池１０は、一主面側からｎ型非晶質半導体層を結晶基板の側面に回り込ませ、その上に他主面側からｐ型非晶質半導体層を結晶基板の側面に回り込ませて重ねただけでは、リークがほとんど発生しないことを実験的に確かめた知見に基づくものである。また、一主面側から透明導電膜を結晶基板の側面に回り込ませ、その上に他主面側から透明導電膜を結晶基板の側面に回り込ませて重ねると、透明導電膜同士で短絡し、リークが発生することも確認された。したがって、結晶基板の側面において、一主面のｎ型非晶質半導体層と他主面のｐ型非晶質半導体層を重ねてもよいが、一主面の透明導電膜と他主面の透明導電膜を重ねないようにすることで、リーク発生を抑制しつつ、出力を向上させることができる。以下の構成は、この知見に基づくものである。
　図１（ａ）は断面図である。（ａ）において上方側が受光面側、下方側が裏面側である。（ｂ）は受光面側を示す平面図、（ｃ）は裏面側を示す平面図、（ｄ）は（ｂ）のＤ－Ｄ線における断面図である。なお（ｄ）は、（ａ）と配列方向を逆とし、上方側を裏面側、下方側を受光面側として示した。また、（ｂ）と（ｃ）も表裏反転となるので、配列の上下方向をＹ方向とし、上方側を（ｂ）では＋Ｙ方向、（ｃ）では－Ｙ方向として、符号で区別した。
　このように、断面図はどこで切断するかで変わるが、（ａ）は（ｂ）のＡ－Ａ線における断面図に相当する。ここで、「受光面」とは、太陽電池１０において外部から光が主に入射する面を意味する。例えば、太陽電池１０に入射する光のうち５０％超過～１００％が受光面側から入射する。また、「裏面」とは、受光面とは反対側の面を意味する。
　太陽電池１０は、太陽光等の光を受光してキャリアである電子および正孔を生成し、生成されたキャリアを収集し、収集したキャリアを集電して外部へ取り出す。キャリアを生成する部分は光電変換部と呼ばれ、ｎ型単結晶シリコン基板１１と、ｎ型半導体層１２と、ｐ型半導体層１３で構成される。キャリアを収集するのは、受光面側の透明導電膜１４と裏面側の透明導電膜１５である。収集したキャリアを集電するのは、受光面側の集電電極１６と裏面側の集電電極１７である。以下では、ｎ型単結晶シリコン基板１１を、単に結晶基板１１と呼ぶ。
　受光面側の集電電極１６は受光面側の透明導電膜１４上に設けられるキャリアの集電電極である。裏面側の集電電極１７は裏面側の透明導電膜１５上に設けられるキャリアの集電電極である。これらは、例えば、バインダー樹脂中に銀（Ａｇ）等の導電性粒子を分散させた導電性ペーストを透明導電膜１４，１５上に所望のパターンでスクリーン印刷して形成される細線状の電極部である。または、スクリーン印刷の代わりに、各種スパッタ法、各種蒸着法、各種メッキ法等を用いて集電電極１６，１７を形成してもよい。図１（ａ），（ｄ）に示すように集電電極１６，１７をそれぞれ、複数設けてもよい。
　本開示は、光電変換部と透明導電膜１４，１５の構成に関するものであるので、集電電極１６，１７については、上記の説明に止め、またそれらの図示は、図１（ａ），（ｄ）に示すのみとした。以下に、各構成について詳細に説明を行う。
　光電変換部を構成する結晶基板１１は、一導電型を有する単結晶半導体基板である。ここでは、一導電型をｎ型とし、単結晶半導体を単結晶シリコンとする。結晶基板１１の平面形状は、図１（ｂ），（ｃ）に示すように、矩形形状の外縁の４隅部１８，１９，２０，２１を切り欠いた８角形状を有する。寸法の一例を述べると、一辺が約１００ｍｍから約２００ｍｍで、各４隅において辺方向に沿って約５ｍｍから約１６ｍｍ程度の長さで切り欠かれる。薄型の太陽電池１０の場合、厚さは、例えば、約７５μｍから約２００μｍ程度である。これらの寸法は一例であって、これ以外の値であってもよい。
　ｎ型半導体層１２は、結晶基板１１の一主面に設けられる一導電型の半導体層である。一主面を受光面とすると、一導電型は、結晶基板１１の導電型であるので、ｎ型半導体層１２は、受光面に設けられるｎ型の半導体層である。ｎ型半導体層１２は、ｉ型非晶質シリコン層２２と、その上に積層されたｎ型非晶質シリコン層２３で構成される。
　ｐ型半導体層１３は、結晶基板１１の他主面に設けられる他導電型の半導体層である。他主面は結晶基板１１の一主面と対向する主面であり、本実施形態の場合、結晶基板１１の裏面である。また、一導電型は、結晶基板１１の導電型であり、他導電型は一導電型でない導電型であるため、ｐ型の半導体層である。ｐ型半導体層１３は、ｉ型非晶質シリコン層２４と、その上に積層されたｐ型非晶質シリコン層２５で構成される。ｎ型半導体層１２とｐ型半導体層１３を区別するときは、前者を第１半導体層、後者を第２半導体層と呼ぶ。
　図１（ａ）では、受光面側から裏面側に向かって、ｎ型非晶質シリコン層２３、ｉ型非晶質シリコン層２２、結晶基板１１、ｉ型非晶質シリコン層２４、ｐ型非晶質シリコン層２５の順に積層される。ｉ型非晶質シリコン層２２，２４を区別するときは、前者を第一ｉ型非晶質シリコン層、後者を第二ｉ型非晶質シリコン層と呼ぶ。これらの積層された非晶質半導体薄層の厚さは、数ｎｍ～数十ｎｍである。例えば、約５～約２０ｎｍとすることができる。
　ｉ型非晶質シリコン層２２，２４は、ｎ型非晶質シリコン層２３およびｐ型非晶質シリコン層２５よりもキャリアを発生させるドーパントの濃度が低い真性非晶質シリコン薄層である。第一ｉ型非晶質シリコン層２２と第二ｉ型非晶質シリコン層２４は、同一の組成を有するものとできる。ｎ型非晶質シリコン層２３は、Ｖ族の金属原子を所定の濃度で含む非晶質シリコン薄層である。Ｖ族の金属原子としては、Ｐ（リン）が用いられる。ｐ型非晶質シリコン層２５は、ＩＩＩ族の金属原子を所定の濃度で含む非晶質シリコン薄層である。ＩＩＩ族の金属原子としては、Ｂ（ボロン）が用いられる。
　ｎ型半導体層１２は、結晶基板１１の外縁の４隅部１８，１９，２０，２１に対応する箇所を除き、結晶基板１１の受光面の全面に形成される。ｎ型半導体層１２の形成のために成膜装置の所定の位置に結晶基板１１を保持するが、ここでは、結晶基板１１の４隅部１８，１９，２０，２１の受光面側を４つの保持具２６，２７，２８，２９（図２参照）で押えて保持するものとした。４つの保持具２６，２７，２８，２９を１つの保持具としてもよい。
　結晶基板１１の４隅部１８，１９，２０，２１に対応する箇所は、保持具２６，２７，２８，２９の陰となり、ｎ型半導体層１２が形成されない未成膜領域３０，３１，３２，３３となる。なお、４つの内の１つの保持具２９に識別穴が設けられ、その識別穴に対応する箇所にはｎ型半導体層１２が形成され、識別マーク３４となる。
　それ以外は保持具２６，２７，２８，２９の陰にならないので、ｎ型半導体層１２は、結晶基板１１の受光面から連続して側面にも回り込んで形成される。図１（ｂ）に、結晶基板１１の側面に形成された回り込みｎ型半導体層３５，３６，３７，３８を示した。
　ｐ型半導体層１３は、結晶基板１１の外縁の４隅部１８，１９，２０，２１に対応する箇所を除き、結晶基板１１の裏面の全面に形成される。ｐ型半導体層１３の形成のために成膜装置の所定の位置に結晶基板１１を保持するが、ここでは、ｎ型半導体層１２形成の際に用いられる４つの保持具２６，２７，２８，２９をそのまま用いて、結晶基板１１の４隅部１８，１９，２０，２１の裏面側を押えるものとした。結晶基板１１の４隅部１８，１９，２０，２１に対応する箇所は、保持具２６，２７，２８，２９の陰となり、ｐ型半導体層１２が形成されない未成膜領域３９，４０，４１，４２となる。なお、保持具２９に設けられる識別穴に対応して、識別マーク４３がｐ型半導体層１３によって形成される。
　それ以外は保持具の陰にならないので、ｐ型半導体層１２は、結晶基板１１の受光面から連続して側面にも回り込んで形成される。図１（ｃ）に、結晶基板１１の側面に形成された回り込みｐ型半導体層４４，４５，４６，４７を示した。
　ｐ型半導体層１３の未成膜領域３９，４０，４１，４２と、ｎ型半導体層１２の未成膜領域３０，３１，３２，３３を区別するときは、後者を第１未成膜領域、前者を第２未成膜領域と呼ぶ。
　図１（ｂ），（ｃ）に示されるように、ｎ型半導体層１２の未成膜領域３０，３１，３２，３３と、ｐ型半導体層１３の未成膜領域３９，４０，４１，４２は、結晶基板１１に対し、製造誤差をなくした場合、表裏反転の位置関係を有することになる。
　一方で、結晶基板１１の側面には、受光面側から回り込みｎ型半導体層３５，３６，３７，３８が形成され、裏面側から回り込みｐ型半導体層４４，４５，４６，４７が形成される。したがって、結晶基板１１の側面には、回り込みｎ型半導体層３５と回り込みｐ型半導体層４４が重なった重畳層、回り込みｎ型半導体層３６と回り込みｐ型半導体層４５が重なった重畳層、回り込みｎ型半導体層３７と回り込みｐ型半導体層４６が重なった重畳層、回り込みｎ型半導体層３８と回り込みｐ型半導体層４７が重なった重畳層が形成される。図１（ａ）には、回り込みｎ型半導体層３６と回り込みｐ型半導体層４５が重なった重畳層４８と回り込みｎ型半導体層３８と回り込みｐ型半導体層４７が重なった重畳層４９を図示した。実験結果によれば、これらの重畳層が形成されても、リークには影響を及ぼさないことが確認された。
　受光面側の透明導電膜１４は、結晶基板１１の一主面上において第一半導体層に積層されるもので、ここでは、受光面側の透明導電膜１４は、結晶基板１１の受光面において、ｎ型半導体層１２上、詳しくは、ｎ型非晶質シリコン層２３上に積層される。裏面側の透明導電膜１５は、結晶基板１１の他主面上において第二半導体層に積層されるもので、ここでは、結晶基板１１の裏面において、ｐ型半導体層１３上、詳しくは、ｐ型非晶質シリコン層２５上に積層される。受光面側の透明導電膜１４と裏面側の透明導電膜１５を区別するときは、前者を第１透明導電膜、後者を第２導電膜と呼ぶ。
　リークを発生させないために、２つの透明導電膜１４，１５は、結晶基板１１の側面において、重ならないことが必要である。例えば、少なくともいずれか一方を結晶基板１１の平面形状よりも小さな面積に設定することで、他方を結晶基板１１の平面形状と同じ平面形状とできる。すなわち、他方の透明導電膜を結晶基板１１の平面形状と同じ平面形状として結晶基板１１の側面に回り込むことがあった場合でも、結晶基板１１の反対側の面にまでは回り込まず、結晶基板１１の平面形状よりも小さな面積を有する一方の透明導電膜と短絡することがないからである。
　２つの透明導電膜１４，１５のうち、いずれを結晶基板１１の平面形状より小さな面積とするかは、それぞれの透明導電膜が配置される半導体膜のキャリア移動度等の性能による。一般的にｎ型半導体層１２の方がｐ型半導体層１３よりもキャリア移動度が高い。そこで、受光面側の透明導電膜１４の面積を、結晶基板１１の平面寸法よりも小さく設定し、裏面側の透明導電膜１５の面積を結晶基板１１の平面寸法と同じとする。このようにすることで、リークを防止しつつ、太陽電池１０の出力を向上させることができる。
　そこで、受光面側の透明導電膜１４は、図１（ｃ）に示すように、結晶基板１１の外縁から適当な寸法だけ内側に配置される。この寸法は、製造上の誤差を全部含めても結晶基板１１の外形と一致しない限度で最小の値に設定される。すなわち、ｎ型半導体層１２の未成膜領域３０，３１，３２，３３とは無関係に透明導電膜１４の配置が行われる。したがって、未成膜領域３０，３１，３２，３３が広い場合には、透明導電膜１４は、未成膜領域３０，３１，３２，３３上に設けられる。図１（ｂ）の例では、未成膜領域３２，３３上に透明導電膜１４が設けられる。一方、裏面側の透明導電膜１５は、結晶基板１１の平面形状と同じである。つまり、結晶基板１１の裏面全面に渡って、透明導電膜１５が形成される。
　かかる透明導電膜１４，１５は、例えば、多結晶構造を有する酸化インジウム（Ｉｎ2Ｏ3）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ2）、および酸化チタン（ＴｉＯ2）等の金属酸化物のうちの少なくとも１つを含んで構成される薄層（ＴＣＯ層）であって、光透過性の電極部として機能する。これらの金属酸化物に、錫（Ｓｎ）、亜鉛（Ｚｎ）、タングステン（Ｗ）、アンチモン（Ｓｂ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、セリウム（Ｃｅ）、ガリウム（Ｇａ）などのドーパントがドープされていてもよい。ドーパントの濃度は、０～２０質量％とすることができる。透明導電膜１４，１５の厚さは、例えば、５０ｎｍ～２００ｎｍ程度である。
　かかる太陽電池１０を製造する手順について、図２を用いて詳細に説明する。図２は、太陽電池１０において、集電電極１６，１７の形成の前まで、つまり、結晶基板１１を準備し（Ｐ１工程）、結晶基板１１の受光面にｎ型半導体層１２を形成し（Ｐ２工程）、結晶基板１１の裏面にｐ型半導体層１３を形成し（Ｐ３工程）、受光面側に透明導電膜１４を形成し（Ｐ４工程）、裏面側に透明導電膜１５を形成する（Ｐ５工程）までの工程が示される。図２の横軸は各手順で、縦軸は（ａ）が断面図、（ｂ）が受光面側平面図、（ｃ）が裏面側平面図で、図１の（ａ）から（ｃ）に対応する。
　Ｐ１工程では、清浄な結晶基板１１が準備される。結晶基板１１は、矩形形状の外縁の４隅部１８，１９，２０，２１が切り欠かれた８角形状を有するｎ型単結晶シリコン基板である。
　Ｐ２工程では、結晶基板１１の受光面上に、ｎ型半導体層１２が形成される。ここでは、所定の保持具２６，２７，２８，２９で、結晶基板１１の受光面側の４隅部１８，１９，２０，２１の外縁を保持して減圧チャンバ内に設置する。そして、例えば、プラズマＣＶＤ（化学気相成長法）法により、結晶基板１１の受光面上にｉ型非晶質シリコン層２２を積層する。続いて、ｉ型非晶質シリコン層２２上にｎ型非晶質シリコン層２３を積層する。プラズマＣＶＤ法に代えて、他の減圧ＣＶＤ法を用いてもよい。例えば、触媒ＣＶＤ法を用いることができる。
　ｉ型非晶質シリコン層２２の積層工程では、例えば、シランガス（ＳｉＨ4）を原料ガスとして用いる。ｎ型非晶質シリコン層２３の積層工程では、シラン（ＳｉＨ4）、水素（Ｈ2）、およびホスフィン（ＰＨ3）を原料ガスとして用いる。積層された非晶質半導体薄層の厚さは、数ｎｍ～数十ｎｍである。例えば、約５～２０ｎｍとすることができる。
　保持は、結晶基板１１にピンやマスク等の保持具で支えるようにして行われる。例えば、サブトレイの上に結晶基板１１を置き、結晶基板１１の４隅部１８，１９，２０，２１の外縁を保持具２６，２７，２８，２９で押え、サブトレイを水平面から所定の角度傾ける。所定の角度としては例えば９０度、すなわち鉛直とすることができる。また、１つのサブトレイに４つの保持具２６，２７，２８，２９を取り付けるようにしてもよく、４つの保持具２６，２７，２８，２９を一体化したものを１つのサブトレイに取り付けるようにしてもよい。さらに、複数のサブトレイを１枚の大きなトレイに配置して、複数の結晶基板１１を一度に処理するものとしてもよい。
　結晶基板１１の４隅部１８，１９，２０，２１の外縁における保持の量をそれぞれ異なるものとしてもよい。例えば、結晶基板１１を垂直方向に立てる場合、図２に示すように、隅部１８，１９における保持の量を、隅部２０，２１における保持の量よりも大きくすることがよい。
　このようにして、結晶基板１１の受光面において、保持具２６，２７，２８，２９の陰にならないところにｎ型半導体層１２が形成される。保持具２６，２７，２８，２９の陰になる所は、未成膜領域３０，３１，３２，３３となる。
　ｎ型半導体層１２は、保持具２６，２７，２８，２９の陰にならないところに、形成されるので、結晶基板１１の受光面と側面に連続して形成される。結晶基板１１の側面には、回りこみｎ型半導体層３５，３６，３７，３８が形成される。また、保持具２９には、例えば三角形の識別穴が設けられ、これに対応して、未成膜領域３３において三角形の領域の識別マーク３４がｎ型半導体層１２によって形成される。
　Ｐ２工程が終了すると、次にＰ３工程において、ｐ型半導体層１３の形成が行われる。ｐ型半導体層１３の形成は、ｎ型半導体層１２が形成された結晶基板１１を裏返し、所定の保持具で、結晶基板１１の裏面側の４隅部１８，１９，２０，２１の外縁を保持して減圧チャンバ内に設置する。減圧チャンバとしては、Ｐ２工程と同じ形式のＣＶＤ装置を用いることができる。
　そして結晶基板１１の裏面上にｉ型非晶質シリコン層２４を積層する。続いて、ｉ型非晶質シリコン層２４上にｐ型非晶質シリコン層２５を積層する。ｉ型非晶質シリコン層２４の積層工程では、例えば、シランガス（ＳｉＨ4）を原料ガスとして用いる。ｐ型非晶質シリコン層２５の積層工程では、シラン（ＳｉＨ4）、水素（Ｈ2）、およびジボラン（Ｂ2Ｈ6）を原料ガスとして用いる。積層された非晶質半導体薄層の厚さは、数ｎｍ～数十ｎｍである。例えば、約５～２０ｎｍとすることができる。
　保持具は、Ｐ２工程に用いた保持具２６，２７，２８，２９をそのまま用いることができる。同じ形状寸法の保持具ではあるが、Ｐ２工程に用いたものと別の保持具を用いるものとしてもよい。Ｐ２工程とＰ３工程とで同じ保持具２６，２７，２８，２９を用いるときは、結晶基板１１に対し互いに表裏反転の位置関係で保持具２６，２７，２８，２９を配置する。
　このようにして、結晶基板１１の裏面において、保持具２６，２７，２８，２９の陰にならないところにｐ型半導体層１３が形成される。保持具２６，２７，２８，２９の陰になる所は、未成膜領域３９，４０，４１，４２となる。
　ｐ型半導体層１３は、保持具２６，２７，２８，２９の陰にならないところに、形成されるので、結晶基板１１の裏面と側面に連続して形成される。結晶基板１１の側面には、回りこみｐ型半導体層４４，４５，４６，４７が形成される。また、保持具２９に設けられる識別穴に対応して、未成膜領域４２において三角形の領域の識別マーク４３がｐ型半導体層１３によって形成される。識別マーク４３は、Ｐ２工程で形成された識別マーク３４と、結晶基板１１に対し表裏反転の位置に形成される。
　結晶基板１１の側面には、Ｐ２工程で回りこみｎ型半導体層３５，３６，３７，３８が形成され、次いでＰ３工程で回りこみｐ型半導体層４４，４５，４６，４７が形成される。したがって、結晶基板１１の側面には、回りこみｎ型半導体層に少なくとも回りこみｎ型半導体層が一部重なっている。図２では、回りこみｎ型半導体層３６と回りこみｐ型半導体層４５が重なった重畳層４８と、回りこみｎ型半導体層３８と回りこみｐ型半導体層４７が重なった重畳層４９が示される。
　Ｐ３工程の次に、受光面側の透明導電膜１４の形成が行われる（Ｐ４工程）。ここでは、スパッタ装置を用い、結晶基板１１の受光面側のｎ型半導体層１２がスパッタ電極に向かい合うように配置し、その受光面側に、結晶基板１１の平面形状よりも小さい開口面積を有する枠状マスクを位置決めして行われる。枠状マスクの位置決めは、枠状マスクの開口部を結晶基板１１の中央に置いたときに、枠状マスクの開口部の内縁端部が結晶基板１１の外縁端より内側になるように行われる。これによって、透明導電膜１４の未成膜領域が受光面の外周側に環状にできる。未成膜領域の幅は、製造上の誤差を全部含めても結晶基板１１の外形と一致しない限度で最小の値となるように設定される。例えば、約１～２ｍｍ程度である。
　次に、Ｐ５工程において、裏面側の透明導電膜１５の形成が行われる。ここでは、受光面側の透明導電膜１４が形成された結晶基板１１を裏返し、結晶基板１１の裏面側のｐ型半導体層１３がスパッタ電極に向かい合うように配置して行われる。スパッタ電極を有するスパッタ装置は、Ｐ４工程と同じ形式のものを用いることができる。Ｐ４工程と異なり、マスクは用いられず、したがって、ｐ型半導体層１３上の全面に透明導電膜１５が形成される。
　結晶基板１１の側面には、裏面側の透明導電膜１５が回り込むことがあるが、受光面側の透明導電膜１４は回り込むことがないので、透明導電膜１４と透明導電膜１５が短絡することによるリークの発生がない。
　図３は、リークが発生しないように構成された従来技術の太陽電池を製造する手順を示す図である。図３の縦軸は（ａ）が断面図、（ｂ）が受光面側平面図、（ｃ）が裏面側平面図で、図２の（ａ）から（ｃ）に対応する。横軸は各手順で、Ｐ１’からＰ５’はそれぞれ図２のＰ１からＰ５に対応する。各手順の成膜条件は、図２で述べたものと同じ内容で、異なるのは、Ｐ２からＰ４における成膜領域の大きさである。そこで、以下では、図２と異なる成膜領域の内容について述べ、それ以外の図２と共通の内容については説明を省略する。
　図３のＰ１’工程は、図２のＰ１工程と同じで、結晶基板１１を準備する工程である。Ｐ２’工程は、ｎ型半導体層５０を形成する工程である。ｎ型半導体層５０の形成は、結晶基板１１の受光面上にｉ型非晶質シリコン層５１を積層し、続いて、ｉ型非晶質シリコン層５１上にｎ型非晶質シリコン層５２を積層して行われる。この内容は図２で述べたものと同じである。異なるのは、ｎ型半導体層５０の成膜領域の大きさが結晶基板１１の平面形状よりも小さい面積であることである。すなわち、結晶基板１１の平面形状よりも小さい開口面積を有する枠状マスクを用いて、ｎ型半導体層５０の成膜が行われる。枠状マスクで覆われる部分は、ｎ型半導体層５０の未成膜領域であり、受光面の外周側に環状にできる。未成膜領域の幅寸法は、結晶基板１１の外縁端から一様で、例えば約０．３～３ｍｍ程度である。これは一例であって、これ以外の寸法であってもよい。
　Ｐ３’工程は、ｐ型半導体層５３を形成する工程である。ｐ型半導体層５３の形成は、結晶基板１１の裏面上にｉ型非晶質シリコン層５４を積層し、続いて、ｉ型非晶質シリコン層５１上にｐ型非晶質シリコン層５５を積層して行われる。この内容は図２で述べたものと同じである。異なるのは、ｐ型半導体層５３の成膜領域の大きさが結晶基板１１の平面形状よりも小さい面積であることである。すなわち、結晶基板１１の平面形状よりも小さい開口面積を有する枠状のマスクを用いて、ｐ型半導体層５３の成膜が行われる。枠状マスクは、Ｐ２’工程で用いられたものと同じ開口面積を有するものを用いることができる。枠状のマスクで覆われる部分は、ｐ型半導体層５３の未成膜領域であり、裏面の外周側に環状にできる。未成膜領域の幅は、ｎ型半導体層５０における未成膜領域の幅と同じである。
　このように、ｎ型半導体層５０の成膜領域の大きさも、ｐ型半導体層５３の成膜領域の大きさも、共に結晶基板１１の平面形状より小さな面積に設定される。したがって、結晶基板１１の側面に、ｎ型半導体層５０も回り込まず、ｐ型半導体層５３も回り込まず、ｎ型半導体層５０やｐ型半導体層５３の回り込みによるリークが発生することがない。
　Ｐ４’工程は、受光面側の透明導電膜５６を形成する工程である。この工程の成膜条件等は、図２のＰ４工程のものと同じである。異なるのは、受光面側の透明導電膜５６の成膜領域である。受光面側の透明導電膜５６の面積は、結晶基板１１の平面形状よりは小さく、ｎ型半導体層５０の成膜領域の面積よりも大きい。すなわち、受光面側の透明導電膜５６は、ｎ型半導体層５０の成膜領域を完全に覆うが、その外縁端は、結晶基板１１の外縁端よりは内側である。
　Ｐ５’工程は、裏面側の透明導電膜５７を形成する工程である。この工程の成膜条件等は、図２のＰ５工程のものと同じである。異なるのは、裏面側の透明導電膜５７の成膜領域である。裏面側の透明導電膜５７の面積は、受光面側の透明導電膜５６の面積と同じである。すなわち、裏面側の透明導電膜５７の面積は、結晶基板１１の平面形状よりは小さく、ｐ型半導体層５３の成膜領域の面積よりも大きい。すなわち、裏面側の透明導電膜５７は、ｐ型半導体層５３の成膜領域を完全に覆うが、その外縁端は、結晶基板１１の外縁端よりは内側である。
　このように、受光面側の透明導電膜５６の成膜領域の大きさも、裏面側の透明導電膜５７の成膜領域の大きさも、共に結晶基板１１の平面形状より小さな面積に設定される。したがって、結晶基板１１の側面に、受光面側の透明導電膜５６も回り込まず、裏面側の透明導電膜５７も回り込まず、受光面側の透明導電膜５６や裏面側の透明導電膜５７の回り込みによるリークが発生することがない。
　図３で示す構造であれば、リークはまったく発生しないが、収集できるキャリア数はｎ型半導体層５０の面積とｐ型半導体層５３の面積に依存するため、同一の大きさを有する結晶基板１１を用いた図２の構造に比較すると、太陽電池としての出力が低下する。これに対し、図２の構造では、リークを防止しながら、収集できるキャリア数を最大化でき、太陽電池１０の出力向上を図ることができる。
　上記では、結晶基板１１の両面に非晶質シリコン薄層が積層された構造の光電変換部を例示したが、光電変換部の構造はこれに限定されない。光電変換部は、例えば、ｉ型非晶質シリコン層やｎ型非晶質シリコン層、ｐ型非晶質シリコン層を有さない構造、シリコン以外の半導体（例えば、ガリウムヒ素）を用いた構造とすることもできる。なお、本実施形態における非晶質シリコンとは、結晶粒を含んだ非晶質シリコンをも含む。
　また、上記では、一導電型をｎ型、他導電型をｐ型としたが、これを逆にして、一導電型をｐ型、他導電型をｎ型としてもよい。また、一主面を受光面、他主面を裏面としたが、これを逆にして、一主面を裏面、他主面を受光面としてもよい。
　また、結晶基板を４隅が切り欠かれた８角形としたが、４隅が切り欠かれない矩形形状、８角形以外の多角形形状、矩形形状以外の丸形形状や楕円形状であってもよい。また、表裏両面にそれぞれ１つの識別マークを設けるものとしたが、受光面または裏面のいずれかの面のみに識別マークを設けてもよく、１つでなく複数の識別マークを設けてもよい。識別マークの形状を三角形としたが、これ以外の形状であっても構わない。例えば、バーコード様の複数長穴であってもよい。
　加えて上記実施形態では、結晶基板１１の４隅部１８，１９，２０，２１を保持する構成としたが、結晶基板１１の少なくとも１箇所を保持する構成とすればよく、例えば、結晶基板１１の隅部１８，１９の２箇所を保持する構成としてもよい。
　１０　太陽電池、１１　結晶基板、１２，５０　ｎ型半導体層、１３，５３　ｐ型半導体層、１４，１５，５６，５７　透明導電膜、１６，１７　集電電極、１８，１９，２０，２１　隅部、２２，２４，５１，５４　ｉ型非晶質シリコン層、２３，５２　ｎ型非晶質シリコン層、２５，５５　ｐ型非晶質シリコン層、２６，２７，２８，２９　保持具、３０，３１，３２，３３，３９，４０，４１，４２　未成膜領域、３４，４３　識別マーク、３５，３６，３７，３８　回り込みｎ型半導体層、４４，４５，４６，４７　回り込みｐ型半導体層、４８，４９　重畳層。

Claims (6)

  1. 　一導電型を有する結晶基板と、
    　前記結晶基板の一主面と前記結晶基板の側面に連続して積層され前記一導電型を有する第１半導体層と、
    　前記結晶基板の他主面と前記結晶基板の前記側面に連続して積層され他導電型を有し、前記結晶基板の前記側面において前記第１半導体層と少なくとも一部が重なる第２半導体層と、
    　前記結晶基板の一主面上において、前記第１半導体層に積層され、前記結晶基板の平面形状よりも小さな面積を有する第１透明導電膜と、
    　前記第２半導体層に積層される第２透明導電膜と、
    　を備える太陽電池。
  2. 　前記第１半導体層は、前記結晶基板の前記一主面上の外縁部において、複数の第１未成層領域を有し、
    　前記第２半導体層は、前記結晶基板の前記他主面上の外縁部において、複数の第２未成層領域を有し、
    　前記第１未成層領域と前記第２未成層領域とは、前記結晶基板に対し表裏反転の位置関係と大きさを有する、請求項１に記載の太陽電池。
  3. 　前記結晶基板は、矩形形状の４隅部を切り欠いた８角形状を有し、
    　前記第１未成層領域と前記第２未成層領域は、それぞれ前記４隅部に設けられる、請求項２に記載の太陽電池。
  4. 　前記第１透明導電膜は、前記第１未成層領域上に設けられ、前記第２透明導電膜は、前記第２未成層領域上に設けられる、請求項２または３に記載の太陽電池。
  5. 　前記第１半導体層は、第一ｉ型非晶質半導体層と第一導電型非晶質半導体層が順に積層され、
    　前記第２半導体層は、第二ｉ型非晶質半導体層と第二導電型非晶質半導体層が順に積層される、請求項１から４のいずれか１項に記載の太陽電池。
  6. 　前記第１未成層領域または前記第２未成層領域の少なくとも一方に識別マークが形成された、請求項２から５のいずれか１項に記載の太陽電池。
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