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WO2014027577A1 - 表示駆動装置及び表示装置 - Google Patents

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WO2014027577A1
WO2014027577A1 PCT/JP2013/071012 JP2013071012W WO2014027577A1 WO 2014027577 A1 WO2014027577 A1 WO 2014027577A1 JP 2013071012 W JP2013071012 W JP 2013071012W WO 2014027577 A1 WO2014027577 A1 WO 2014027577A1
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WO
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wiring
circuit
resistance
output
liquid crystal
Prior art date
Application number
PCT/JP2013/071012
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English (en)
French (fr)
Inventor
木村　謙一
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US14/420,852 priority Critical patent/US20150219945A1/en
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Definitions

  • the present invention relates to a display driving device and a display device.
  • a liquid crystal display device a plurality of scanning lines (gate lines) and a plurality of signal lines (source lines) are arranged on a display panel so as to be orthogonal to each other, and a thin film transistor is interposed near the intersection of the gate lines and the source lines.
  • the pixel electrode is arranged.
  • a display pixel is configured by filling liquid crystal between the pixel electrode and a counter electrode disposed to face the pixel electrode.
  • the display driving device applies a scanning signal voltage to the gate line and applies a gradation signal voltage to the source line, thereby changing the alignment state of the liquid crystal for each display pixel to perform display.
  • the pitch of the output wiring of the display driving device is narrower than the pixel pitch of the liquid crystal panel connected to the output wiring, there is no wiring connecting the output wiring of the display driving device and the gate line or the source line.
  • the wiring in the non-display area increases in wiring distance from the center to the outside in the arrangement direction of the gate line or the source line, and the resistance value of the wiring as viewed from the driver as the output stage of the display driving device increases. . Therefore, even if the driver of the display driving device applies the same voltage for each line, the scanning signal voltage input to the display area is a gate line, and the gradation signal voltage input to the display area is a source line. However, the voltage becomes different for each line, and the display quality is deteriorated, for example, strip-shaped display unevenness occurs.
  • Patent Document 1 discloses a liquid crystal display device in which the wiring length of a low-resistance wiring in the non-display area is extended to make the resistance value of the wiring in the non-display area uniform. ing.
  • a wiring having a low resistance value in the non-display area is formed by extending the wiring length and making the resistance values of the wirings in the non-display area uniform. Is formed in a bent form. The bending is realized by forming the wiring in a curved shape or in the form of a rectangular wave (zigzag wiring) (see FIG. 7 of Patent Document 1).
  • the larger the liquid crystal panel the larger the fan-shaped angle formed by the entire wiring in this non-display area.
  • the difference in wiring length between the outer portion and the central portion of the non-display area is further increased.
  • the number of display pixels increases, so the number of wirings increases. Regardless of this, if zigzag wiring is performed, the wiring area occupied by one wiring increases, and it becomes difficult to increase the definition of the screen display.
  • the present invention has been made in view of the above-described problems, and a main object is to suppress an increase in the area of the non-display region of the liquid crystal panel even when the liquid crystal panel is enlarged.
  • the display driving device of the present invention is a display driving device in which the pitch of its output wiring is narrower than the pixel pitch of the liquid crystal panel connected to this output wiring, as a first solving means for solving the above problems. And an output circuit having a driver output stage connected to the other end of each lead wiring connected to the gate wiring or signal wiring of the liquid crystal panel having a matrix structure of gate wiring and signal wiring. An adjustment circuit for correcting a change in wiring resistance corresponding to the arrangement direction of each of the lead lines is provided between the output stage and each of the lead lines.
  • each of the adjustment circuits has a resistance value set in accordance with a change in wiring resistance corresponding to the arrangement direction of the respective lead-out wirings.
  • a resistor circuit in which a plurality of resistors are arranged in parallel, and one resistor among the plurality of resistors of the resistor circuit is selected, and an electrical connection is made between the driver output stage of the plurality of output circuits and the lead wires.
  • a selection circuit that is connected in a connected manner.
  • the display drive device of the present invention is configured such that the input of the selection circuit is fixed, and a change in the wiring resistance corresponding to the arrangement direction of the respective lead-out wirings is performed. Dividing into a plurality of regions according to the distance from the central driver output stage of the driver output stage of the output circuit, the resistance value of the resistor circuit is set corresponding to the divided region, and the plurality of resistors of the resistor circuit One of the resistors is selected according to the distance from the central driver output stage.
  • the display drive device of the present invention includes a control device that outputs a selection signal to the input of the selection circuit as a fourth solution means for solving the above-described problem, and the control circuit is configured to input the control signal to the input of the selection circuit.
  • a selection signal is input from the device, and two or more resistors among the plurality of resistors of the resistor circuit are selected according to a distance from a central driver output stage.
  • the display driving device of the present invention is divided in an output circuit within a predetermined boundary region set in advance from each boundary of a plurality of divided regions.
  • the resistance set corresponding to the area to which it belongs and the resistance set corresponding to the adjacent area Are alternately selected for each display of one frame of the liquid crystal panel.
  • the display driving apparatus of the present invention provides a predetermined boundary region preset from each boundary of the plurality of divided regions in the display of the plurality of frames of the liquid crystal panel.
  • the resistor set corresponding to the region to which it belongs is selected from the two resistors set corresponding to the adjacent regions across the boundary among the divided regions. The ratio is lower as it approaches the boundary, while the ratio at which the resistance set corresponding to the adjacent region is selected increases as it approaches the boundary.
  • the display device of the present invention is characterized in that as a first solution for solving the above-mentioned problems, the display driving device according to any one of the first to sixth solutions is mounted on a liquid crystal panel. To do.
  • the adjustment value of the display driving device can have a resistance value corresponding to the difference in wiring resistance. Therefore, even if the liquid crystal panel is enlarged, the angle of the fan shape formed by the entire wiring in the non-display area is increased, and the difference between the wiring lengths of the outer portion and the central portion of the non-display area is further increased, this difference is filled. Therefore, it is not necessary to change the shape of the wiring in the non-display area. Therefore, it is not necessary to increase the width of the non-display area, and an increase in the area of the liquid crystal panel can be suppressed.
  • the display drive device and the liquid crystal panel can be connected by a straight line, so that the screen display has a high definition. It becomes easy to make it.
  • the wiring in the non-display region is not complicatedly formed using a bent form, the occurrence of leakage current (leakage current) between the wirings and the occurrence of disconnection in the wiring are reduced.
  • FIG. 1 is a block diagram illustrating an overall configuration of a liquid crystal display device 1.
  • FIG. 1 is a cross-sectional view for explaining an overall configuration of a liquid crystal display device 1.
  • FIG. It is a figure which shows the equivalent circuit of one pixel provided in a liquid crystal panel.
  • 3 is a circuit diagram showing a configuration of a main part of a gate driver IC 26.
  • FIG. 6 is a diagram illustrating a layout configuration of a wiring 106, a wiring 107, and a gate line.
  • FIG. 6 is a diagram showing a tendency of the wiring resistance of the wiring 107 to tilt.
  • FIG. 1 is a block diagram illustrating an overall configuration of a liquid crystal display device 1.
  • FIG. 1 is a cross-sectional view for explaining an overall configuration of a liquid crystal display device 1.
  • FIG. It is a figure which shows the equivalent circuit of one pixel provided in a liquid crystal panel.
  • 3 is a circuit diagram showing a configuration of a main part of a gate
  • 10 is a diagram illustrating a corrected resistance value when a correction resistor is added to the wiring resistance of the wiring 107 by the adjustment circuit 40; It is a circuit diagram which shows the principal part structure of the gate driver IC26a. It is a figure which shows the resistance value after correction
  • FIG. 1 is a block diagram showing the overall configuration of the liquid crystal display device 1.
  • FIG. 2 is a cross-sectional view for explaining the overall configuration of the liquid crystal display device 1.
  • the liquid crystal display device 1 includes a TFT (Thin-Film Transistor) substrate 11, a counter substrate 12 disposed to face the TFT substrate 11, a SOF (System On Film) 24, a wiring substrate 109, a flexible substrate.
  • a substrate 110 and a control device 200 are included. As shown in FIG.
  • the liquid crystal display device 1 includes a display region 31 formed in a region where the TFT substrate 11 and the counter substrate 12 face each other, and a frame-like non-display region 32 formed around the outer periphery thereof. And have.
  • a plurality of pixels arranged in a matrix (matrix structure) are formed.
  • the counter substrate 12 is formed with a glass substrate 14 as a transparent insulating substrate, a color filter layer 15 formed on the liquid crystal layer 13 side, a common electrode (not shown in FIG. 2), and the like.
  • the liquid crystal layer 13 is sealed by a sealing member 16 provided between the TFT substrate 11 and the counter substrate 12.
  • the TFT substrate 11 is configured as an active matrix substrate and has a glass substrate 18 as a transparent insulating substrate.
  • a plurality of source lines (signal lines) extending in parallel to each other and a plurality of gate lines (gate lines) extending orthogonally to these are formed on the glass substrate 18 on the liquid crystal layer 13 side.
  • a wiring group composed of gate wirings and source wirings is formed in a lattice shape as a whole. Pixels are formed in the lattice area (see FIG. 1). As will be described later, each pixel is formed with a TFT (Thin-Film Transistor), which is a switching element, and a pixel electrode connected to the TFT. This TFT is connected to the source line and the gate line.
  • a liquid crystal panel is formed by the TFT substrate 11, the counter substrate 12, and the liquid crystal layer 13 provided between the TFT substrate 11 and the counter substrate 12.
  • a plurality of drivers SOF 24 as circuit members are mounted on the non-display area 32 of the TFT substrate 11 along the side portion of the substrate.
  • the driver SOF 24 has a source driver IC 25 or a gate driver IC 26 (display driving device).
  • the source driver IC 25 is a circuit that drives a source line in the display area 31.
  • the gate driver IC 26 is a circuit that drives a gate line in the display area 31 (details of the operation will be described later).
  • the pitch of the wiring 104 that is the output wiring of the source driver IC 25 is narrower than the pitch of the source line of the liquid crystal panel connected to this output wiring (pixel pitch in the gate line direction). ing.
  • the source line is connected to one end of the wiring 105 provided in the non-display area 32.
  • the other end of the wiring 105 is connected to the wiring 104.
  • the plurality of wirings 105 provided corresponding to one source driver IC 25 has a fan shape whose longitudinal direction (arrangement direction) extends outward as viewed from the center of the source driver IC 25.
  • the pitch of the wiring 106 that is the output wiring of the gate driver IC 26 is narrower than the pitch of the gate lines (pixel pitch in the source line direction) of the liquid crystal panel connected to the output wiring. Therefore, the gate line is connected to one end of the wiring 107 provided in the non-display area 32.
  • the other end of the wiring 107 is connected to the wiring 106.
  • the plurality of wirings 107 provided corresponding to one gate driver IC 26 has a fan shape whose longitudinal direction (arrangement direction) extends outward as viewed from the center of the gate driver IC 26.
  • the plurality of drivers SOF 24 mounted on the side portion of the TFT substrate 11 are connected to the source line or the gate line of the display region 31 by the fan-shaped wiring in the non-display region 32.
  • the outside of each driver SOF 24 is connected to a printed board (Printed Wiring Board) 109.
  • the wiring boards 109 are connected to each other by the flexible board 110 so that a common control signal can be input to each driver SOF 24 and signals can be exchanged between the drivers SOF 24.
  • a control device 200 (controller) is connected to the flexible substrate 110 and outputs control signals to the source driver IC 25 and the gate driver IC 26.
  • FIG. 3 is a diagram showing an equivalent circuit of one pixel provided in the liquid crystal panel.
  • a gate electrode G of a thin film transistor (TFT) 51 is connected to the gate line, and a drain electrode D of the TFT 51 is connected to the source line.
  • the capacitor Cgs is used as the parasitic capacitance between the gate and source of the TFT 51
  • the capacitor CLCD is used as the liquid crystal capacitor formed between the pixel electrode and the counter electrode
  • the gradation signal voltage applied to the liquid crystal is as follows.
  • a capacity Cs is shown as an auxiliary capacity for holding up to the display frame.
  • One pixel electrode 52 of the capacitor CLCD and one electrode 54 of the auxiliary capacitor Cs are connected to the source electrode S of the TFT 51.
  • the other counter electrode 53 of the capacitor CLCD is disposed so as to face the pixel electrode 52, and this counter electrode 53 is connected to the common signal line together with the other electrode 55 of the auxiliary capacitor Cs, and the common signal voltage Vcom is controlled. Input from the device 200.
  • the control device 200 displays, from an external signal source or the like, a digital video signal Dv representing an image to be displayed, a horizontal synchronization signal HSY and a vertical synchronization signal VSY corresponding to the digital video signal Dv, a display
  • a control signal DC for controlling an operation mode and the like is received.
  • the control device 200 uses a source driver start pulse signal SSP and a source driver signal as signals for displaying an image represented by the digital video signal DV in the display area 31.
  • a clock signal SCK and a digital image signal DA (a signal corresponding to the video signal Dv) representing an image to be displayed are generated.
  • the control device 200 outputs these generated signals to the source driver IC 25. Further, the control device 200 generates a gate driver gate start pulse signal GSP and a gate driver clock signal GCK based on these signals DV, HSY, VSY, and DC. The control device 200 outputs these generated signals to the gate driver IC 26.
  • control device 200 adjusts the timing of the video signal DV as necessary in the internal memory, and then outputs it from the control device 200 as a digital image signal DA. Each image of the image represented by the digital image signal DA is output.
  • a source driver clock signal SCK is generated as a signal composed of pulses corresponding to the pixels.
  • the control device 200 generates the source driver start pulse signal SSP as a signal that becomes high level (H level) for a predetermined period every horizontal scanning period based on the horizontal synchronization signal HSY.
  • the control device 200 outputs the source driver clock signal SCK and the source driver start pulse signal SSP to the source driver IC 25.
  • control device 200 generates the gate driver gate start pulse signal GSP as a signal that becomes H level only for a predetermined period every frame period (one vertical scanning period) based on the vertical synchronization signal VSY. Further, the control device 200 generates a gate clock signal GCK as a gate driver clock signal based on the horizontal synchronization signal HSY. The control device 200 outputs the gate driver gate start pulse signal GSP and the gate clock signal GCK to the gate driver IC 26.
  • the source driver IC 25 is a gradation as an analog voltage corresponding to the pixel value in each horizontal scanning line of the image represented by the digital image signal DA.
  • the signal voltage is sequentially generated every horizontal scanning period.
  • the source driver IC 25 applies these gradation signal voltages to each data line.
  • the source driver IC 25 in the present embodiment outputs the gradation signal voltage so that the polarity of the voltage applied to the liquid crystal layer is inverted every frame period and also every horizontal scanning line in each frame.
  • a driving method that is, a line inversion driving method can be employed.
  • a driving method that reverses the polarity of the voltage applied to the liquid crystal layer that is, a dot inversion driving method may also be adopted for one data line. That is, the source driver IC 25 may be configured to output the gradation signal voltage so that the polarity of the voltage applied to each data line is inverted for each data line. However, instead of this, the source driver IC 25 may output the grayscale signal voltage so that the voltages applied to the data lines have the same polarity.
  • the gate driver IC 26 receives the gate start pulse signal GSP and the gate driver clock signal GCK from the control device 200.
  • the gate driver IC 26 sequentially selects each gate line in each frame period (each vertical scanning period) of the digital image signal DA based on the gate start pulse signal GSP and the gate driver clock signal GCK.
  • An active gate signal (scanning signal voltage Vg for turning on the TFT 31) is applied to the line.
  • the grayscale signal voltages are respectively applied to the data lines in the display area 31 by the source driver IC 25 and the gate driver IC 26 described above. Further, the scanning signal voltage Vg is applied to each gate line. Thereby, each pixel in the display area 31 holds a gradation signal voltage corresponding to the value of the corresponding pixel in the image represented by the digital image signal DA, and the liquid crystal layer 13 has a gradation corresponding to the digital image signal DA.
  • a voltage corresponding to the potential difference between the signal voltage and the common signal voltage Vcom (hereinafter referred to as voltage VLCD) is applied. That is, the voltage held in each pixel capacitor CLCD and CS becomes the voltage applied to the corresponding pixel liquid crystal.
  • the display area 31 displays the image represented by the digital image signal DA, that is, the image represented by the digital video signal DV received from an external signal source or the like, by controlling the light transmittance of the liquid crystal layer by this applied voltage.
  • a correction resistor is not added to the wiring 107 as in the prior art, but a resistance corresponding to the correction resistor is provided in the gate driver IC 26, and this is selected to select the wiring 106 and Connect to wiring 107.
  • the scanning signal voltage Vg applied to the source line is controlled to make the above-mentioned ⁇ V close to a constant, thereby improving the display quality. Plan.
  • FIG. 4 is a circuit diagram showing a main configuration of the gate driver IC 26.
  • the circuit shown in FIG. 4 is provided in each row of the liquid crystal panel, and shows an output circuit 26_i that drives one of the gate lines.
  • the output circuit 26_i includes a gate driver 41 (driver output stage) and an adjustment circuit 40 as shown in FIG.
  • the gate driver 41 is a circuit provided in the final stage of the gate driver IC 26, and drives one gate line (gives a scanning signal voltage Vg to one gate line). It is a circuit to output.
  • the adjustment circuit 40 includes a demultiplexer 42, a multiplexer 43, and a CR circuit 44 to a CR circuit 46 (resistance circuit).
  • the demultiplexer 42 is a 1-input 3-output demultiplexer, and selects a gate line drive signal output from the gate driver 41 by selecting any one of the CR circuits 44 to 46. Output for.
  • the multiplexer 43 is a three-input one-output multiplexer that selects any one of the CR circuits 44 to 46 and outputs a gate line driving signal output from the selected circuit to the wiring 106. Output for.
  • the demultiplexer 42 and the multiplexer 43 constitute a selector (selection circuit).
  • the selector selects any one of the CR circuits 44 to 46 and electrically connects the gate driver 41 and the wiring 106.
  • the selector switching control signal (selection signal) for switching the selector is fixed, and a circuit to be selected from the CR circuit 44 to the CR circuit 46 is preset for each output circuit 26_i.
  • the CR circuit 44 is configured only by wiring that directly connects (directly connects) the demultiplexer 42 and the multiplexer 43.
  • the CR circuit 45 includes a resistor 45R and a capacitor 45C.
  • the resistor 45 ⁇ / b> R is inserted into a wiring that directly connects the demultiplexer 42 and the multiplexer 43.
  • the capacitor 45C is connected between the demultiplexer 42 side of the directly connected wiring and the ground.
  • the capacitor 45C has a gate line line length when the wiring length of the wiring 107 is medium (when the angle between the longitudinal direction of the wiring 106 and the longitudinal direction of the wiring 107 is approximately halfway between the maximum value and 0 °).
  • the potential change at the entrance to the liquid crystal panel indicates that the gate line is at the entrance to the liquid crystal panel when the wiring 107 has a long wiring length (when the angle between the longitudinal direction of the wiring 106 and the longitudinal direction of the wiring 107 is maximized). It is set to be equal to the potential change. For example, the difference between the wiring capacity of the wiring 107 when the wiring length of the wiring 107 is medium and the wiring capacity of the wiring 107 when the wiring length of the wiring 107 is long is set as the capacitance value. Further, the resistor 45R is provided at the entrance of the gate line to the liquid crystal panel when the wiring 107 has a medium wiring length and the potential at the entrance of the gate line to the liquid crystal panel is long. It is set to be equal to the potential.
  • the difference between the wiring resistance of the wiring 107 having a medium wiring length and the wiring resistance of the wiring 107 when the wiring length of the wiring 107 is long is set as the resistance value. That is, as shown in FIG. 4, the CR circuit 45 dulls the waveform of the gate line drive signal output from the gate driver 41 and outputs the gate line drive signal 2.
  • the CR circuit 46 includes a resistor 46R1, a resistor 46R2, a capacitor 46C1, and a capacitor 46C2.
  • the resistor 46R1 and the resistor 46R2 are inserted in series in a wiring directly connecting the demultiplexer 42 and the multiplexer 43.
  • the capacitor 46C1 and the capacitor 46C2 are connected between the directly connected wiring between the demultiplexer 42 side and the ground.
  • the potential change at the entrance of the gate line to the liquid crystal panel is It is set to be equal to the potential change at the entrance to the liquid crystal panel of the gate line when the wiring 107 is long.
  • the difference between the wiring capacity of the wiring 107 when the wiring length of the wiring 107 is short and the wiring capacity of the wiring 107 when the wiring length of the wiring 107 is long is set as the capacitance value.
  • the resistor 46R1 and the resistor 46R2 are connected to the liquid crystal panel of the gate line when the wiring 107 has a short wiring length and the potential at the entrance of the gate line to the liquid crystal panel is long. It is set to be equal to the potential at the entrance. For example, the difference between the wiring resistance of the wiring 107 when the wiring length of the wiring 107 is short and the wiring resistance of the wiring 107 when the wiring length of the wiring 107 is long is set as the resistance value. That is, as shown in FIG. 4, the CR circuit 46 dulls the waveform of the gate line drive signal output from the gate driver 41 and outputs the gate line drive signal 3.
  • the adjustment circuit 40 is incorporated in the gate driver IC 26. However, the adjustment circuit 40 may be provided between the gate driver IC 26 and the wiring 106. It is good also as a structure mounted with driver IC26.
  • FIG. 5 is a diagram illustrating a layout configuration of the wiring 106, the wiring 107, and the gate line when the number of output circuits 26_i is 128.
  • the gate driver IC 26 includes 128 output circuits 26_1 to 26_128 arranged as output circuits 26_i in the source line direction (direction perpendicular to the gate line direction).
  • FIG. 5 shows a case where the pitch (the sum of the line width and the line interval) of the wiring 106 that is the output wiring of the gate driver IC 26 is narrower than the pixel pitch (the pitch of the gate lines).
  • a wiring 107 is a wiring for connecting the wiring 106 and the gate line.
  • a center line Lc shown by a one-dot chain line in FIG. 5 is a straight line that crosses the center of the gate driver IC 26 in the source line direction.
  • the distance in the source line direction between the wiring 106 connected by the wiring 107 having the longest wiring length and the gate line is indicated by a distance dE
  • the gate line direction between the wiring 106 and the gate line is indicated. Is indicated by a distance dC. Note that the distance dC is also a distance substantially equal to the wiring length of the wiring 107 located adjacent to the straight line Lc.
  • the number is 64, which is 50% of the total.
  • the ratio of the total number of wirings 107 in each group is not limited to the above value. Further, the number of groups at the time of division and the ratio of the total number of wirings 107 in each group are predetermined according to the number of wirings 106 that are output wirings of the gate driver IC 26 and the resistance values of the wirings 107. Set to the value.
  • the output circuit 26_i corresponding to each group is connected to each of the wirings 107 through the wiring 106 as follows.
  • the output circuit 26_1 to the output circuit 26_12 and the output circuit 26_117 to the output circuit 26_128 are connected to the wiring 107_1 to the wiring 107_12 and the wiring 107_117 to the wiring 107_128, respectively, via the wiring 106 that is an output wiring.
  • the output circuit 26_13 to the output circuit 26_32 and the output circuit 26_97 to the output circuit 26_116 correspond to the wiring 107_13 to the wiring 107_32 and the wiring 107_97 to the wiring 107_116, respectively, via the wiring 106 that is an output wiring.
  • the output circuits 26_33 to 26_96 are connected to the wirings 107_33 to 107_96, respectively, via the wirings 106 that are output wirings.
  • the output circuit 26_1 to the output circuit 26_12 and the output circuit 26_117 to the output circuit 26_128 are configured so that the selector (demultiplexer) is selected so that the CR circuit 44 in the adjustment circuit 40 is fixedly selected corresponding to each wiring 107. 42 and the selector switching control signal (selection signal) of the multiplexer 43 are fixed.
  • the output circuit 26_13 to the output circuit 26_32 and the output circuit 26_97 to the output circuit 26_116 are selected so that the CR circuit 45 in the adjustment circuit 40 is fixedly selected corresponding to each of the wirings 107 in the group 2.
  • the selector switching control signal of the selector is fixed.
  • the selector switching control signal of the selector is set so that the CR circuit 46 in the adjustment circuit 40 is fixedly selected corresponding to each of the wirings 107 in group 3. Fixed.
  • FIG. 6 is a diagram showing the inclination tendency of the wiring resistance of the wiring 107.
  • the vertical axis indicates the resistance value
  • the horizontal axis indicates the wiring number.
  • the wiring number indicates what number the wiring 107_i is from the center line Lc. That is, as for the wiring number, the left 64th to 1st correspond to the wiring 107_1 to the wiring 107_64 with the center line Lc being 0, and the 1st to 64th on the right side of the center line Lc correspond to the wiring 107_65 to the wiring 107_128.
  • a curve C1 represents the resistance value of the wiring 107_i. That is, the curve C1 shows the inclination tendency of the wiring resistance of the wiring 107 (change in wiring resistance corresponding to the arrangement direction of the wiring 107).
  • a straight line L1, a straight line L2a, a straight line L2b, a straight line L3a, and a straight line L3b indicate the following resistance values.
  • the straight line L1a and the straight line L1b indicate that the correction resistance value set in the CR circuit 44 in the adjustment circuit 40 of the output circuit 26_i is 0 ⁇ .
  • the CR circuit 44 is always selected.
  • a straight line L2a and a straight line L2b indicate correction resistance values set in the CR circuit 45 in the adjustment circuit 40 of the output circuit 26_i.
  • This correction resistance value is obtained in advance from the difference between the representative value of the wiring resistance of the wiring 107 of group 2 and the correction resistance value of 0 ⁇ of group 1. Note that here, the average value of the wiring 107 in the group 2 is used as the representative value, but another representative value such as the minimum value of the group 2 (the resistance value of the wiring 107_32 or the wiring 107_97) is used as the representative value. Also good.
  • This corrected resistance value is the resistance value of the resistor 45R of the CR circuit 45 in the adjustment circuit 40 of the output circuit 26_i.
  • an average value of the wiring capacitances of the wirings 107 in the group 2 is set in the capacitance 45C of the CR circuit 45. Then, the output circuit 26_13 to the output circuit 26_32, the output circuit 26_97 to the wiring 107_13 to the wiring 107_32, the wiring 107_97 to the wiring 107_116 (the wiring numbers 33 to 52 shown in FIG. 6), which are the wirings of the group 2, are provided. In the adjustment circuit 40 of the output circuit 26_116, the CR circuit 45 is always selected.
  • a straight line L3 indicates a correction resistance value set in the CR circuit 46 in the adjustment circuit 40 of the output circuit 26_i.
  • This correction resistance value is obtained in advance by the difference between the representative value of the wiring resistance of the wiring 107 of the group 3 and the correction resistance value 0 ⁇ of the group 1. Note that here, the average value of the wiring 107 in the group 3 is used as the representative value, but another representative value such as the minimum value of the group 3 (the resistance value of the wiring 107_64 or the wiring 107_65) is used as the representative value. Also good.
  • This corrected resistance value is the combined resistance value (series resistance value) of the resistor 46R1 and the resistor 46R2 of the CR circuit 46 in the adjustment circuit 40 of the output circuit 26_i.
  • the average value of the wiring capacitances of the wirings 107 of the group 3 is divided and set in the capacitors 46C1 and 46C2 of the CR circuit 46.
  • the CR circuit 46 includes Always selected.
  • FIG. 7 is a diagram illustrating a corrected resistance value when a correction resistor is added to the wiring resistance of the wiring 107 by the adjustment circuit 40.
  • the curve C1 shown in FIG. 6 is also shown.
  • a curve C1a, a curve C1b, a curve C2a, a curve C2b, and a curve C3 indicate the following resistance values.
  • Curves C1a and C1b are added to the resistance values of the wirings 107_1 to 107_12 and 107_117 to 107_128 (wiring numbers 53 to 64 shown in FIG. 6), which are wirings of group 1, as a correction resistance value. It has been shown. That is, the corrected resistance values indicated by the curves C1a and C1b are the same as the resistance values indicated by the curve C1.
  • the curves C2a and C2b are the resistance values of the wiring 107_13 to the wiring 107_32 and the wiring 107_97 to the wiring 107_116 (wiring numbers 33 to 52 shown in FIG. 6), which are the wirings of the group 2, and a CR circuit as a correction value.
  • a curve C3 indicates resistance values of wirings 107_33 to 107_96 (wiring numbers 1 to 32 shown in FIG. 6) that are wirings of group 3, resistance 46R1 set in the CR circuit 46 as a correction value, and resistance The value (the resistance value after correction) to which the combined resistance value of 46R2 is added is shown.
  • the 128 resistance values indicated by the curve C1 were compared with the 128 resistance values after correction indicated by the curves C1a, C1b, C2a, C2b, and C3. That is, for each of the 128 resistance values, the average AVG, the minimum value MIN, the maximum value MAX, the difference between the maximum value and the minimum value (MAX ⁇ MIN), variance ⁇ 2 (for each resistance value, each point The square of the difference between the resistance value and the average value ACG was obtained, and the sum of these squares was divided by the number of points 128) for comparison.
  • the comparison results are as follows.
  • the average ACG, minimum value MIN, maximum value MAX, difference (MAX ⁇ MIN), and variance ⁇ 2 of the 128 resistance values indicated by the curve C1 are 0.567, 0.243, 1, 0.757, respectively. 0.0561.
  • the average ACG, minimum value MIN, maximum value MAX, difference (MAX ⁇ MIN), variance of the 128 corrected resistance values indicated by the curve C1a, the curve C1b, the curve C2a, the curve C2b, and the curve C3 ⁇ 2 was 0.986, 0.839, 1.175, 0.336, and 0.0079, respectively.
  • the liquid crystal panel is enlarged, and the fan-shaped angle (the angle formed by the longitudinal direction of the wiring 107_1 and the longitudinal direction of the wiring 106) of the entire wiring in the non-display area 32 is increased. Even if the difference between the wiring lengths of the central wiring 107 becomes larger, it is not necessary to change the shape of the wiring 107 in the non-display area 32 as in the prior art in order to fill this difference. Therefore, it is not necessary to increase the width of the non-display region 32, and an increase in the area of the liquid crystal panel can be suppressed.
  • the gate driver IC 26 (display driving device) and the liquid crystal panel are connected to each other by the straight wiring (wiring 107). Since it can be connected, it is easy to increase the definition of the screen display. Further, since the wiring 107 in the non-display area 32 is not complicatedly formed using a bent form, a leakage current (leakage current) or a disconnection of the wiring is generated between the wirings (between the wiring 107 and the wiring 107). Less likely to occur.
  • the source driver IC 25 shown in FIG. 1 the contents described with reference to FIGS. 5 to 7 also apply to the wiring 105 (leading wiring) that connects the wiring 104 that is the output wiring of the source driver IC and the source line. Therefore, the source driver IC 25 also determines the group of the wiring 105 from the inclination tendency of the wiring resistance of the wiring 105 (curve C1 shown in FIG. 6), similarly to the gate driver IC 26 shown in FIG. Set the correction resistor in the CR circuit of the adjustment resistor. Thereby, the difference in wiring resistance in the wiring 104 between the output circuit of the source driver IC and the gate line can be reduced.
  • the wiring resistance can be reduced, the voltage difference for each source line of the grayscale signal voltage at the entrance of the source line (connection point with the wiring 105) can be eliminated (see Equation (1) in the paragraph “0027”).
  • the display quality of the liquid crystal display device 1 can be improved.
  • the fan-shaped angle (the angle formed by the longitudinal direction of the outer wiring 105 and the longitudinal direction of the wiring 104) formed by the entire wiring in the non-display area 32 is increased, and the non-displaying is performed. Even if the difference between the wiring lengths of the wirings 105 at the outer side and the central part of the region 32 is further increased, it is not necessary to change the shape of the wiring 105 in the non-display region 32 as in the conventional case.
  • the source driver IC 25 (display driving device) and the liquid crystal panel are connected to each other by the straight wiring (wiring 105). Since it can be connected, it is easy to increase the definition of the screen display. Further, since the wiring 105 in the non-display region 32 is not complicatedly formed using a bent form, a leakage current (leakage current) or a disconnection of the wiring is generated between the wirings (between the wiring 105 and the wiring 105). Is less likely to occur.
  • FIG. 8 is a circuit diagram showing a main configuration of the gate driver IC 26a. 8, the same parts as those in FIG. 7 are denoted by the same reference numerals, and the description thereof is omitted.
  • a selector switching control signal selection signal
  • the control IC 200a outputs a selector switching control signal for each frame
  • the control IC 200a may be the control device 200 shown in FIG.
  • the selector selector switching control signal is input to the selector every frame, and any one of the CR circuits 44 to 46 can be selected for each frame.
  • the group 107 wiring 107 is fixed to the CR circuit 44, the group 2 wiring 107 is fixed to the CR circuit 45, and the group 3 wiring 107 is fixed to the CR circuit 44 by the selector of the adjustment circuit 40. And was connected.
  • the group 1 wiring 107 remains connected to the CR circuit 44, and the group 2 wiring 107 is alternately connected to the CR circuit 44 and the CR circuit 45 for each frame. It is also possible to connect the CR circuit 45 and the CR circuit 46 alternately for each frame.
  • each of the wirings 107 in group 2 is given an intermediate waveform between the gate line drive signal 1 and the gate line drive signal 2, so that the resistance (resistance value 0 ⁇ ) and capacitance of the CR circuit 44 are provided. It is not necessary to separately provide a CR circuit having an intermediate value between (capacitance value 0), the resistance of the CR circuit 45, and the capacitance. Further, since each of the wirings 107 in group 3 is given an intermediate waveform between the gate line drive signal 2 and the gate line drive signal 3, both the resistance of the CR circuit 45 and the resistance of the capacitor and the CR circuit 46 are included. In addition, it is not necessary to separately provide a CR circuit having a value intermediate to the capacitance.
  • FIG. 9 is a diagram illustrating the corrected resistance value when the correction resistance added to the wiring resistance of the wiring 107 is changed for each frame.
  • the curve C1a, the curve C1b, the curve C2a, the curve C2b, and the curve C3 shown in FIG. 7 are shown together.
  • a curve C11 indicates the resistance value after correction of the wiring 107_i when the correction resistance added to the wiring resistance of the wiring 107 is changed for each frame. That is, the curve C11 shows the inclination tendency of the wiring 107 (change in wiring resistance corresponding to the arrangement direction of the wiring 107) when the correction resistance added to the wiring resistance of the wiring 107 is changed for each frame.
  • a curve C11 indicates the corrected resistance values of the wiring 107_1 to the wiring 107_12 and the wiring 107_117 to the wiring 107_128 (the wiring number 53 to the wiring number 64 illustrated in FIG. 9) which are the wirings of the group 1, and the curves C1a and C1b indicate the corrected resistance values. It shows that the resistance value after correction is the same. That is, it is shown that 0 ⁇ is added to the wiring 107 of these groups 1 as a correction resistance value. Further, the curve C11 is lower in the wiring 107_13 to the wiring 107_32 and the wiring 107_97 to the wiring 107_116 (wiring numbers 33 to 52 shown in FIG. 9) than the curves C2a and C2b. It shows that a correction resistor is added.
  • the wiring 107_13 to the wiring 107_32 and the wiring 107_97 to the wiring 107_116 which are the wirings of the group 2 are added with the intermediate value between the resistance value of the resistor 45R set in the CR circuit 45 and 0 ⁇ as the correction value.
  • the curve C11 has a lower correction resistance added to the wiring 107_33 to the wiring 107_96 (wiring numbers 1 to 32 shown in FIG. 9) than the curves C2a and C2b. It shows that.
  • the correction values for the wiring 107_33 to the wiring 107_96 that are the wirings of the group 3, as the correction values, the combined resistance value of the resistor 46R1 and the resistor 46R2 set in the CR circuit 46 and the resistance of the resistor 45R set in the CR circuit 45 are corrected. It shows that an intermediate value with the value is added.
  • the 128 corrected resistance values indicated by the curve C1a, the curve C1b, the curve C2a, the curve C2b, and the curve C3 were compared with the 128 resistance values indicated by the curve C11. That is, for each of the 128 resistance values, the average AVG, the minimum value MIN, the maximum value MAX, the difference (MAX ⁇ MIN), and the variance ⁇ 2 were obtained and compared as in the first embodiment.
  • the comparison results are as follows.
  • the difference (MAX ⁇ MIN) and variance ⁇ 2 were 0.986, 0.839, 1.175, 0.336, and 0.0079, respectively.
  • the average ACG, the minimum value MIN, the maximum value MAX, the difference (MAX ⁇ MIN), and the variance ⁇ 2 of the 128 resistance values indicated by the curve C11 are 0.854, 0.701, 1.. 011, 0.309, and 0.0078.
  • the adjustment circuit 40 by providing the adjustment circuit 40 and alternately adding correction resistors to the wiring 107 for each frame, the difference (MAX ⁇ MIN) is reduced although the value of the variance ⁇ 2 does not change. Accordingly, by providing the adjustment circuit 40 and adding a correction resistor for each frame to the wiring 107, the wiring in the wiring 107 between the output circuit 26_i and the gate line is the same as in the first embodiment. The difference in resistance can be reduced. Further, since the difference in wiring resistance can be reduced, the voltage difference for each gate line of the scanning signal voltage Vg at the entrance of the gate line (connection point with the wiring 107) can be eliminated, so that the display quality of the liquid crystal display device 1 can be improved. Improvements can be made.
  • control device that outputs a selection signal to the input of the selection circuit (demultiplexer 42 and multiplexer 43) is provided, and the selection signal is input from the control IC 200a to the input of the selection circuit.
  • two or more of the plurality of resistors of the resistor circuit are selected according to the distance from the central driver output stage.
  • the CR circuit 45 and the CR circuit 46 are selected, and the resistance added to the resistance of the wiring 107 (Correction resistance) is switched.
  • the boundary region is a region set in advance for the wiring 107 within a predetermined number from the switching position (boundary) of each group and the output circuit 26_i connected to the wiring 107 via the wiring 106. .
  • the CR circuit used by the group to which the output circuit 26_i belongs and the CR circuit used by the adjacent (opposite side across the boundary) frame by frame are controlled by the control IC 200a. Can be switched.
  • the boundary region will be described with reference to FIG. 5.
  • the four lines 107_13 to 107_16 are defined as a boundary region B1.
  • a boundary region is obtained among the wirings 107_28 to 107_32 on the side close to the group 3 among the wirings 107 in the group 2, and the wirings 107_33 to 107_36 on the side close to the group 2 among the wirings 107 in the group 3 are combined.
  • the boundary region B1 is between the group 1 and the group 2 from the upper side to the lower side of the drawing, that is, from the output circuit 26_1 to the output circuit 26_128.
  • the boundary area A1 is set between the group 3 and the group 2
  • the boundary area B2 is set between the group 2 and the group 1.
  • the number of wirings 107 included in each of the two groups belonging to each boundary region is not limited to the above example, and can be set as appropriate by a selector switching control signal (selection signal) output from the control IC 200a.
  • the CR circuit 44 and the CR circuit are connected for each frame.
  • the circuit 45 is alternately selected.
  • the adjustment circuit 40 of the output circuit 26_13 to the output circuit 26_16 connected to each of the wiring 107_13 to the wiring 107_16 of the group 2 in the wiring 107 of the boundary region B1 has a CR circuit 45 and a CR circuit 44 for each frame. Are alternately selected.
  • the CR circuit 45 and the CR circuit 46 are alternately arranged for each frame. Selected. Further, in the adjustment circuit 40 of the output circuit 26_33 to the output circuit 26_36 connected to each of the wiring 107_33 to the wiring 107_36 of the group 3 among the wiring 107 of the boundary region A1, the CR circuit 46 and the CR circuit 45 Are alternately selected.
  • the CR circuit 46 and the CR circuit 45 are alternately arranged for each frame. Selected.
  • the adjustment circuit 40 of the output circuit 26_97 to the output circuit 26_100 connected to each of the wiring 107_97 to the wiring 107_100 of the group 2 among the wirings 107 of the boundary region A2 includes the CR circuit 45 and the CR circuit 46 for each frame. Are alternately selected.
  • the CR circuit 45 and the CR circuit 44 are alternately arranged for each frame. Selected. Further, among the wiring 107 in the boundary region B2, the adjustment circuit 40 of the output circuit 26_117 to the output circuit 26_121 connected to the wiring 107_117 to the wiring 107_121 of the group 1 respectively includes the CR circuit 44 and the CR circuit 45 for each frame. Are alternately selected.
  • FIG. 10 is a diagram showing a corrected resistance value when the correction resistance added to the wiring resistance of the wiring 107 in the boundary region is changed for each frame.
  • the curves C1a, C1b, C2a, C2b, and C3 shown in FIG. 7 are shown together.
  • a curve C12 indicates a pseudo resistance value after the correction of the wiring 107_i when the correction resistance added to the wiring resistance of the wiring 107 in the boundary region is changed for each frame.
  • the term “pseudo” means that when a plurality of frames are combined by switching every frame, the gate line to which the resistance value shown in FIG. Is displayed. That is, the curve C12 shows a pseudo inclination tendency of the wiring 107 (change in wiring resistance corresponding to the arrangement direction of the wiring 107) when the correction resistance added to the wiring resistance of the wiring 107 is changed for each frame. .
  • the curve C12 is similar to the curve C1a in the line 107_8 to the wiring 107_12 (the wiring number 53 to the wiring number 57 shown in FIG. 10) in the group 1 in the boundary region B1 (the wiring number 49 to the wiring number 57 shown in FIG. 10).
  • a lower correction resistance is added to the wiring 107_13 to the wiring 107_16 (wiring number 49 to wiring number 52 shown in FIG.
  • the curve C12 is similar to the curve C2a for the wiring 107_28 to the wiring 107_32 (wiring number 33 to the wiring number 37 shown in FIG. 10) in the group 2 in the boundary area A1 (wiring number 29 to the wiring number 37 shown in FIG. 10).
  • a lower correction resistance is added to the wiring 107_33 to the wiring 107_36 (wiring number 29 to wiring number 32 shown in FIG. 10) of the group 3 in the boundary area A1 than in the curve C3. Is shown. That is, for the wiring 107_33 to the wiring 107_36 in group 3, as a correction value, the combined resistance value of the resistor 46R1 and the resistor 46R2 set in the CR circuit 46 and the resistance value of the resistor 45R set in the CR circuit 45 are calculated. This indicates that an intermediate value has been added.
  • a curve C12 indicates that a lower correction resistance is added to the wiring 107_92 to the wiring 107_96 (wiring number 28 to wiring number 36 shown in FIG. 10) of the group 3 than the curve C3 in the boundary region A2. ing. That is, the wiring 107_92 to the wiring 107_96 (wiring number 28 to wiring number 32 shown in FIG. 10) of the group 3 include, as correction values, the combined resistance value of the resistor 46R1 and the resistor 46R2 set in the CR circuit 46, and the CR This shows that an intermediate value with respect to the resistance value of the resistor 45R set in the circuit 45 is added.
  • the curve C12 is similar to the curve C2b in the group 107 wiring 107_113 to wiring 107_116 (wiring number 49 to wiring number 52 shown in FIG. 10) in the boundary region B2 (wiring number 49 to wiring number 57 shown in FIG. 10).
  • higher correction resistance is added to the wiring 107_117 to the wiring 107_121 (wiring number 53 to wiring number 57 shown in FIG. 10) of the group 1 than the curve C21 in the boundary region B2. Is shown. That is, an intermediate value between 0 ⁇ and the resistance value of the resistor 45R set in the CR circuit 45 is added to the wiring 107_117 to the wiring 107_121 of the group 1 as a correction value.
  • the divided regions are adjacent to each other with the boundary therebetween.
  • the resistor the resistance of the CR circuit 44 and the resistance of the CR circuit 45
  • the resistance set corresponding to the adjacent area is alternately selected every time one frame of the liquid crystal panel is displayed.
  • the correction resistance value switching in the boundary region is less visible on the liquid crystal panel display, and the display quality is further improved. Can do.
  • the 128 corrected resistance values indicated by the curve C1a, the curve C1b, the curve C2a, the curve C2b, and the curve C3 were compared with the 128 resistance values indicated by the curve C12. That is, for each of the 128 resistance values, the average AVG, the minimum value MIN, the maximum value MAX, the difference (MAX ⁇ MIN), and the variance ⁇ 2 were obtained and compared as in the first embodiment. The comparison results are as follows.
  • the average ACG, the minimum value MIN, the maximum value MAX, and the difference (128) of the resistance values after correction indicated by the curves C1a, C1b, C2a, C2b, and C3 are as follows.
  • MAX-MIN and dispersion ⁇ 2 were 0.986, 0.839, 1.175, 0.336, and 0.0079, respectively.
  • the average ACG, minimum value MIN, maximum value MAX, difference (MAX ⁇ MIN), and variance ⁇ 2 of the 128 resistance values indicated by the curve C12 are 0.988, 0.888, 1.. 122, 0.233, and 0.0035.
  • the dispersion ⁇ 2 and the difference (MAX ⁇ MIN) are reduced by providing the adjustment circuit 40 and alternately adding correction resistors to the wiring 107 in the boundary region every frame. Therefore, by providing the adjustment circuit 40 and adding a correction resistor to the wiring 107 in the boundary region for each frame, as in the first embodiment, the output circuit 26_i is connected between the gate line and the output circuit 26_i.
  • the difference in wiring resistance in the wiring 107 can be reduced, and further, the difference in wiring resistance in the boundary region can be reduced.
  • the difference in wiring resistance can be reduced, the voltage difference for each gate line of the scanning signal voltage Vg at the entrance of the gate line (connection point with the wiring 107) can be eliminated, so that the display quality of the liquid crystal display device 1 can be improved. Improvements can be made. Further, the display quality in the boundary area can be improved.
  • the ratio of the correction resistors to be used can be changed without switching the correction resistors in the boundary region at every 50% (that is, every frame) as described above. For example, in a plurality of frames, as the other party's group is approached within the boundary region, the selection ratio of the CR circuit provided corresponding to the group to which it belongs is lowered, while it is provided corresponding to the adjacent group. By increasing the selection ratio of the CR circuit, the display in the boundary region can be made smoother.
  • the CR circuit 44 and the CR circuit 45 are connected.
  • the selection ratio is changed to 9: 1, 8: 2, 7: 3, 6: 4, and 5: 5.
  • the selection ratio between the CR circuit 44 and the CR circuit 45 is set as follows. 4: 6, 3: 7, 2: 8, 1: 9.
  • the selection ratio of the CR circuit 45 and the CR circuit 46 is set to 9: Change to 1, 8: 2, 7: 3, 6: 4, 5: 5.
  • the selection ratio between the CR circuit 45 and the CR circuit 46 is set as follows. 4: 6, 3: 7, 2: 8, 1: 9.
  • the selection ratio of the CR circuit 46 and the CR circuit 45 is set to 9: Change to 1, 8: 2, 7: 3, 6: 4, 5: 5.
  • the selection ratio between the CR circuit 46 and the CR circuit 45 is set as follows. 4: 6, 3: 7, 2: 8, 1: 9.
  • the selection ratio of the CR circuit 45 and the CR circuit 44 is set to 9: Change to 1, 8: 2, 7: 3, 6: 4.
  • the selection ratio of the CR circuit 45 and the CR circuit 44 is set as follows. 5: 5, 4: 6, 3: 7, 2: 8, 1: 9.
  • FIG. 11 is a diagram illustrating the corrected resistance value when the selection ratio of the correction resistor added to the wiring resistance of the wiring 107 in the boundary region is changed.
  • the curve C1a, the curve C1b, the curve C2a, the curve C2b, and the curve C3 shown in FIG. 7 are shown together.
  • a curve C13 shows a pseudo resistance value after correction of the wiring 107_i when the selection ratio of the correction resistance added to the wiring resistance of the wiring 107 in the boundary region is changed. That is, the curve C13 shows a pseudo inclination tendency of the wiring 107 (change in wiring resistance corresponding to the arrangement direction of the wiring 107) when the selection ratio of the correction resistance added to the wiring resistance of the wiring 107 is changed. .
  • a curve C12 indicates that the correction resistance changes gently in the boundary region as compared with the curves C1a, C1b, C2a, C2b, and C3.
  • the switching of the correction resistance value in the boundary region is less visible on the display of the liquid crystal panel, and the display quality is further improved.
  • the 128 corrected resistance values indicated by the curves C1a, C1b, C2a, C2b, and C3 were compared with the 128 resistance values indicated by the curve C13.
  • the average AVG, the minimum value MIN, the maximum value MAX, the difference (MAX ⁇ MIN), and the variance ⁇ 2 were obtained and compared as in the first embodiment.
  • the comparison results are as follows.
  • the average ACG, the minimum value MIN, the maximum value MAX, and the difference (128) of the resistance values after correction indicated by the curves C1a, C1b, C2a, C2b, and C3 are as follows.
  • MAX-MIN) and dispersion ⁇ 2 were 0.986, 0.839, 1.175, 0.336, and 0.0079, respectively.
  • the average ACG, minimum value MIN, maximum value MAX, difference (MAX ⁇ MIN), and variance ⁇ 2 of the 128 resistance values indicated by the curve C13 are 0.988, 0.888, 1.. 122, 0.233, and 0.0037. It can be seen that the dispersion ⁇ 2 and the difference (MAX ⁇ MIN) are reduced by providing the adjustment circuit 40 and adding a correction resistor to the wiring 107 in the boundary region while changing the selection ratio.
  • the division is performed.
  • the resistance of the CR circuit 44 and the resistance of the CR circuit 45 are set corresponding to each of the adjacent areas across the boundary among the two areas.
  • the ratio at which the resistance (resistance of the CR circuit 44) is selected becomes lower as it approaches the boundary.
  • the ratio at which the resistance set corresponding to the adjacent region (resistance of the CR circuit 45) is selected approaches the boundary.
  • the output circuit 26 — i is connected to the gate line.
  • the difference in the wiring resistance in the wiring 107 can be reduced, and the change in the wiring resistance in the boundary region can be smoothed.
  • the difference in wiring resistance can be reduced and the change can be made smooth, so that the voltage difference for each gate line of the scanning signal voltage Vg at the gate line entrance (connection point with the wiring 107) is eliminated and the voltage difference is gently reduced.
  • the display quality of the liquid crystal display device 1 can be improved, particularly in the boundary region.
  • the material of the resistance of the CR circuit in the output circuit 26 — i may be the same material as that of the wiring 107, such as aluminum, or may be polycrystalline silicon that is different from the wiring 107.
  • the material of the resistor can be matched with the material used for the source driver IC 25 or the gate driver IC 26.
  • the form of the resistor may be a straight form or a bent form, and can be matched with a form normally used for the source driver IC 25 or the gate driver IC 26.
  • the present invention is applied to the gate driver IC 26 and in the second embodiment to the source driver IC 25.
  • the present invention is applied to both the gate driver IC 26 and the source driver IC 25. May be applied.
  • the gate driver IC has been described in the third embodiment, this content also applies to the source driver IC shown in FIG. That is, switching the CR circuit for each frame or a plurality of frames, or switching the CR circuit by changing the selection ratio in a plurality of frames may be applied to the source driver IC.
  • the gradation signal voltage in the description of the above embodiments includes not only monochrome but also color.
  • the liquid crystal display device has been described as an example. However, the present invention can be applied to all display devices such as an organic EL (Electro-Luminescence) display device.
  • the present invention can be suitably applied to a display driving device and a display device.
  • SYMBOLS 1 Liquid crystal display device, 11 ... TFT substrate, 12 ... Opposite substrate, 13 ... Liquid crystal layer, 14, 18 ... Glass substrate, 15 ... Color filter layer, 16 ... Sealing member, 24 ... SOF, 25 ... Source driver IC, 26 , 26a ... gate driver IC, 26_i ... output circuit, 31 ... display area, 32 ... non-display area, 40 ... adjustment circuit, 41 ... gate driver, 42 ... demultiplexer, 43 ... multiplexer, 44, 45, 46 ... CR circuit 45R, 46R1, 46R2 ... resistor, 45C, 46C1, 46C2, Cs, CLCD ... capacitance, 51 ... TFT, 52 ... pixel electrode, 53 ... counter electrode, 54,55 ... electrode, 104,105,106,107 ... wiring , 109 ... wiring board, 110 ... flexible board, 200 ... control device, 200a ... control IC

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Abstract

出力配線（配線１０６）のピッチがこの出力配線に接続される液晶パネルの画素ピッチよりも幅の狭い表示駆動装置（ゲートドライバＩＣ２６）であって、ゲート配線（ゲートライン）と信号配線（ソースライン）とがマトリクス構造を有する液晶パネルのゲート配線または信号配線に一端がつながる各引き出し配線（配線１０７）の他端にドライバ出力段（ゲートドライバ４１）が接続される出力回路２６＿ｉを設け、複数の出力回路２６＿ｉの各ドライバ出力段と、各引き出し配線との間に、各引き出し配線の配列方向に対応した配線抵抗の変化を補正する調整回路４０をそれぞれ設ける。

Description

表示駆動装置及び表示装置
　本発明は、表示駆動装置及び表示装置に関する。
　本願は、２０１２年８月１３日に、日本に出願された特願２０１２－１７９５６４号に基づき優先権を主張し、その内容をここに援用する。
　液晶表示装置では、表示パネル上に複数の走査ライン（ゲートライン）と複数の信号ライン（ソースライン）とをそれぞれ直交するように配置し、これらゲートラインとソースラインとの交点近傍に薄膜トランジスタを介して画素電極を配置する。また、これらの画素電極にそれぞれ対向して配置される対向電極との間に液晶を充填することで表示画素を構成している。そして、表示駆動装置は、ゲートラインに対し、走査信号電圧を印加し、ソースラインに対し、階調信号電圧を印加することにより、表示画素毎の液晶の配向状態を変化させて表示を行う。
　ここで、表示駆動装置の出力配線のピッチは、この出力配線に接続される液晶パネルの画素ピッチよりも幅が狭いため、表示駆動装置の出力配線とゲートラインまたはソースラインとを接続する配線が、表示パネルの非表示領域に設けられる。ところが、この非表示領域における配線は、ゲートラインまたはソースラインの配置方向において中心から外側に行くにつれて配線距離が長くなり、表示駆動装置の出力段であるドライバから見た配線の抵抗値が増加する。そのため、表示駆動装置のドライバからライン毎に同じ電圧を与えようとしても、ゲートラインであれば表示領域に入力される走査信号電圧が、ソースラインであれば表示領域に入力される階調信号電圧が、それぞれライン毎に異なった電圧となり、帯状の表示むらが生じるなど、表示品質を低下させてしまう。
　表示品質の向上を図るため、非表示領域における抵抗値の低い配線の配線長を伸ばして非表示領域における配線の抵抗値を均一に近づけている液晶表示装置が、例えば、特許文献１において開示されている。
特開２００４－７０３１７号公報
　特許文献１に記載の液晶表示装置では、非表示領域における抵抗値の低い配線を、配線長を伸ばし、非表示領域における配線各々の抵抗値を均一に近づけるため、中央部の抵抗値の低い配線については、屈曲した形態に形成されている。屈曲は、配線を曲線形態に形成したり、あるいは、矩形波形態（ジグザグ配線の形態）に形成したりして実現されている（特許文献１の図７参照）。
　しかしながら、液晶パネルが大型化すればするほど、この非表示領域における配線全体からなる扇型形状の角度が大きくなる。これによって、非表示領域の外側部と中央部の配線長の差が更に大きくなる。この差を埋めるため、中央部におけるジグザグ配線を伸ばして非表示領域の幅を広げる必要が生じ、液晶パネルの面積が大きくなってしまう。さらに、画面表示の高精細化を図るには、表示画素数が増加するので、配線数が増加する。これにも係らず、ジグザグ配線をしてしまうと、１配線当たりの占める配線面積が増えるため、画面表示の高精細化をすることも困難となる。また、非表示領域における配線が、屈曲した形態を用いて複雑に形成されるため、配線間の電界強度が増加して漏れ電流（リーク電流）が発生しやすくなり、或いは配線の断線が発生しやすくなる。
　本発明は、上記の問題点に鑑みなされたものであり、液晶パネルが大型化しても、液晶パネルの非表示領域の面積の増大を抑制することを主要な課題とする。
　本発明の表示駆動装置は、上記課題を解決する第１の解決手段として、自身の出力配線のピッチがこの出力配線に接続される液晶パネルの画素ピッチよりも幅の狭い表示駆動装置であって、ゲート配線と信号配線とがマトリクス構造の前記液晶パネルのゲート配線または信号配線に一端がつながる各引き出し配線の他端にドライバ出力段が接続される出力回路を設け、複数の前記出力回路のドライバ出力段と、前記各引き出し配線との間に、前記各引き出し配線の配列方向に対応した配線抵抗の変化を補正する調整回路をそれぞれ設けたことを特徴とする。
　また、本発明の表示駆動装置は、上記課題を解決する第２の解決手段として、前記調整回路各々は、前記各引き出し配線の配列方向に対応した配線抵抗の変化に応じて抵抗値が設定された抵抗を複数並列に並べた抵抗回路と、前記抵抗回路の複数の抵抗のうちの１つの抵抗を選択して、複数の前記出力回路のドライバ出力段と、前記各引き出し配線との間を電気的に接続する選択回路と、を有することを特徴とする。
　また、本発明の表示駆動装置は、上記課題を解決する第３の解決手段として、前記選択回路の入力は固定され、前記各引き出し配線の配列方向に対応した配線抵抗の変化を、複数の前記出力回路のドライバ出力段のうち中央のドライバ出力段からの距離に応じて複数の領域に分割し、分割した領域に対応して前記抵抗回路の抵抗値が設定され、前記抵抗回路の複数の抵抗のうちの１つの抵抗が、中央のドライバ出力段からの距離に応じて選択されることを特徴とする。
　また、本発明の表示駆動装置は、上記課題を解決する第４の解決手段として、前記選択回路の入力に対して選択信号を出力する制御用装置を備え、前記選択回路の入力には前記制御用装置から選択信号が入力され、前記抵抗回路の複数の抵抗のうちの２以上の抵抗が、中央のドライバ出力段からの距離に応じて選択されることを特徴とする。
　また、本発明の表示駆動装置は、上記課題を解決する第５の解決手段として、分分割した複数の領域の各境界から予め設定された所定の境界領域内にある出力回路においては、分割した領域のうち互いに境界を挟んで隣接する領域各々に対応して設定される２つの抵抗のうち、自身が属する領域に対応して設定される抵抗と、隣接する領域に対応して設定される抵抗とが、前記液晶パネルの１フレームの表示毎に、交互に選択されることを特徴とする。
　また、本発明の表示駆動装置は、上記課題を解決する第６の解決手段として、前記液晶パネルの複数のフレームの表示において、分割した複数の領域の各境界から予め設定された所定の境界領域内にある出力回路においては、分割した領域のうち互いに境界を挟んで隣接する領域各々に対応して設定される２つの抵抗のうち、自身が属する領域に対応して設定される抵抗が選択される比率が境界に近づくにつれて低くなり、一方、隣接する領域に対応して設定される抵抗が選択される比率が境界に近づくにつれて高くなることを特徴とする。
　本発明の表示装置は、上記課題を解決する第１の解決手段として、上記第１の解決手段～第６の解決手段のいずれかに記載の表示駆動装置を液晶パネルに実装することを特徴とする。
　本発明によれば、非表示領域における配線の抵抗値が中央部と外周部とで異なっても、配線抵抗の差に相当する抵抗値を、表示駆動装置の調整回路に持たせることができる。そのため、液晶パネルが大型化し、非表示領域における配線全体からなる扇型形状の角度が大きくなり、非表示領域の外側部と中央部の配線長の差が更に大きくなっても、この差を埋めるため、非表示領域における配線の形状を変える必要がない。従って、非表示領域の幅を広げる必要はなく、液晶パネルの面積の増大を抑制することができる。さらに、画面表示の高精細化のために表示画素数を増加させ、配線数が増加しても、表示駆動装置と液晶パネルとを、直線配線により接続することが出来るので、画面表示の高精細化をすることも容易となる。また、非表示領域における配線が、屈曲した形態を用いて複雑に形成されることはないため、配線間における漏れ電流（リーク電流）の発生や配線における断線の発生が少なくなる。
液晶表示装置１の全体構成を示すブロック図である。 液晶表示装置１の全体構成を説明するための断面図である。 液晶パネルに設けられる１つの画素の等価回路を示す図である。 ゲートドライバＩＣ２６の要部構成を示す回路図である。 配線１０６、配線１０７、及びゲートラインのレイアウト構成を示す図面である。 配線１０７の配線抵抗の傾斜傾向を示す図である。 調整回路４０により配線１０７の配線抵抗へ補正抵抗を付加したときの補正後の抵抗値を示す図である。 ゲートドライバＩＣ２６ａの要部構成を示す回路図である。 フレーム毎に配線１０７の配線抵抗へ付加する補正抵抗を変えた場合の補正後の抵抗値を示す図である。 境界領域の配線１０７の配線抵抗へ付加する補正抵抗をフレーム毎に変えた場合の補正後の抵抗値を示す図である。 境界領域の配線１０７の配線抵抗へ付加する補正抵抗の選択比率を変えた場合の補正後の抵抗値を示す図である。
　以下、図面を参照しながら本発明の実施形態を詳細に説明する。
　まず、液晶表示装置１（表示装置）の全体構成について、図１、及び図２を参照しつつ、説明する。図１は、液晶表示装置１の全体構成を示すブロック図である。また、図２は、液晶表示装置１の全体構成を説明するための断面図である。
　図１に示すように、液晶表示装置１は、ＴＦＴ（Ｔｈｉｎ-Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１１、ＴＦＴ基板１１に対向して配置された対向基板１２、ＳＯＦ（Ｓｙｓｔｅｍ Ｏｎ Ｆｉｌｍ）２４、配線基板１０９、フレキシブル基板１１０、及び制御装置２００を含んで構成される。
　図１に示すように、液晶表示装置１は、ＴＦＴ基板１１及び対向基板１２が互いに対向している領域に形成された表示領域３１と、その外側周辺に形成された額縁状の非表示領域３２とを有している。表示領域３１には、マトリクス状に配置された（マトリクス構造の）複数の画素が形成される。
　対向基板１２は、図２に示すように、透明な絶縁性基板としてのガラス基板１４と、液晶層１３側に形成されたカラーフィルタ層１５及び共通電極（図２において不図示）などが形成される。また、液晶層１３は、上記ＴＦＴ基板１１と対向基板１２との間に設けられたシール部材１６によって封止される。
　一方、ＴＦＴ基板１１は、アクティブマトリクス基板に構成され、透明な絶縁性基板としてのガラス基板１８を有している。ガラス基板１８の液晶層１３側には、互いに並行して延びる複数のソースライン（信号配線）と、これらに直交して延びる複数のゲートライン（ゲート配線）とが形成されている。ゲート配線及びソース配線からなる配線群は、全体として格子状に形成されている。その格子状の領域に、画素が形成されている（図１参照）。各画素には、後述するように、スイッチング素子であるＴＦＴ（Ｔｈｉｎ-Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）と、これに接続された画素電極とが形成されている。このＴＦＴは、上記ソースライン及びゲートラインに接続される。
　ＴＦＴ基板１１と、対向基板１２と、ＴＦＴ基板１１、及び対向基板１２の間に設けられた液晶層１３と、により液晶パネルが形成される。
　また、このＴＦＴ基板１１の非表示領域３２には、図１に示すように、当該基板の側部に沿って、回路部材としてのドライバＳＯＦ２４が複数実装されている。ドライバＳＯＦ２４は、ソースドライバＩＣ２５又はゲートドライバＩＣ２６（表示駆動装置）を有している。
　ソースドライバＩＣ２５は、表示領域３１におけるソースラインを駆動する回路である。また、ゲートドライバＩＣ２６は、表示領域３１におけるゲートラインを駆動する回路である（動作の詳細については後述）。
　ここで、ソースドライバＩＣ２５の出力配線である配線１０４のピッチは、図１から分かるように、この出力配線に接続される液晶パネルのソースラインのピッチ（ゲートライン方向の画素ピッチ）よりも狭くなっている。そのため、ソースラインは、非表示領域３２に設けられた配線１０５の一端に接続される。また、配線１０５の他端は配線１０４に接続される。一個のソースドライバＩＣ２５に対応して設けられる複数の配線１０５は、ソースドライバＩＣ２５の中心から見て、その長手方向（配列方向）が外側に広がっていく扇型の形状となっている。
　同様に、ゲートドライバＩＣ２６の出力配線である配線１０６のピッチは、この出力配線に接続される液晶パネルのゲートラインのピッチ（ソースライン方向の画素ピッチ）よりも狭くなっている。そのため、ゲートラインは、非表示領域３２に設けられた配線１０７の一端に接続される。また、配線１０７の他端は配線１０６に接続される。一個のゲートドライバＩＣ２６に対応して設けられる複数の配線１０７は、ゲートドライバＩＣ２６の中心から見て、その長手方向（配列方向）が外側に広がっていく扇型の形状となっている。
　このように、ＴＦＴ基板１１の側部に実装された複数のドライバＳＯＦ２４は、非表示領域３２における扇型形状の配線により、表示領域３１のソースラインまたはゲートラインに接続されている。一方、各ドライバＳＯＦ２４の外側は、配線基板（Ｐｒｉｎｔｅｄ Ｗｉｒｉｎｇ Ｂｏａｒｄ）１０９に接続されている。そして、配線基板１０９同士は、フレキシブル基板１１０によって接続されることにより、各ドライバＳＯＦ２４において共通の制御信号を入力すること、各ドライバＳＯＦ２４間においての信号の授受を行うことができるようになっている。
　液晶表示装置１では、フレキシブル基板１１０に対して制御装置２００（コントローラ）が接続され、ソースドライバＩＣ２５、及びゲートドライバＩＣ２６に対して、制御信号を出力する。制御装置２００によるソースドライバＩＣ２５、及びゲートドライバＩＣ２６の駆動動作を説明する前に、画素の構成について、図３を参照して説明する。
　図３は、液晶パネルに設けられる１つの画素の等価回路を示す図である。図３に示すように、ゲートラインには薄膜トランジスタ（ＴＦＴ）５１のゲート電極Ｇが接続され、ソースラインにはＴＦＴ５１のドレイン電極Ｄが接続されている。
　また、図３において、ＴＦＴ５１のゲート－ソース間の寄生容量として容量Ｃｇｓを、画素電極と対向電極との間に形成される液晶容量として容量ＣＬＣＤを、液晶に印加される階調信号電圧を次の表示フレームまで保持しておくための補助容量として、容量Ｃｓを示している。
　ＴＦＴ５１のソース電極Ｓには容量ＣＬＣＤの一方の画素電極５２と、補助容量Ｃｓの一方の電極５４とが接続されている。さらに、画素電極５２と対向するようにして容量ＣＬＣＤの他方の対向電極５３が配置され、この対向電極５３は補助容量Ｃｓの他方の電極５５と共に共通信号ラインに接続され、共通信号電圧Ｖｃｏｍが制御装置２００から入力される。
　図１に戻って、制御装置２００は、外部の信号源等から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作のモード等を制御するための制御信号ＤＣとを受け取る。制御装置２００は、これらの信号Ｄｖ，ＨＳＹ，ＶＳＹ，ＤＣに基づき、そのデジタルビデオ信号ＤＶの表す画像を表示領域３１に表示させるための信号として、ソースドライバ用スタートパルス信号ＳＳＰと、ソースドライバ用クロック信号ＳＣＫと、表示すべき画像を表すデジタル画像信号ＤＡ（ビデオ信号Ｄｖに相当する信号）とを生成する。制御装置２００は、生成したこれらの信号を、ソースドライバＩＣ２５に出力する。また、制御装置２００は、これらの信号ＤＶ，ＨＳＹ，ＶＳＹ，ＤＣに基づき、ゲートドライバ用ゲートスタートパルス信号ＧＳＰと、ゲートドライバ用クロック信号ＧＣＫとを生成する。制御装置２００は、生成したこれらの信号を、ゲートドライバＩＣ２６に対して出力する。
　より詳しくは、制御装置２００は、ビデオ信号ＤＶを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして制御装置２００から出力し、そのデジタル画像信号ＤＡの表す画像の各画素に対応するパルスからなる信号としてソースドライバ用クロック信号ＳＣＫを生成する。また、制御装置２００は、水平同期信号ＨＳＹに基づき１水平走査期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてソースドライバ用スタートパルス信号ＳＳＰを生成する。制御装置２００は、これらのソースドライバ用クロック信号ＳＣＫ、及びソースドライバ用スタートパルス信号ＳＳＰを、ソースドライバＩＣ２５に対して出力する。また、制御装置２００は、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートドライバ用ゲートスタートパルス信号ＧＳＰを生成する。また、制御装置２００は、水平同期信号ＨＳＹに基づきゲートドライバ用クロック信号としてゲートクロック信号ＧＣＫを生成する。制御装置２００は、これらのゲートドライバ用ゲートスタートパルス信号ＧＳＰ、及びゲートクロック信号ＧＣＫをゲートドライバＩＣ２６に対して出力する。
　ソースドライバＩＣ２５は、デジタル画像信号ＤＡとソースドライバ用のスタートパルス信号ＳＳＰおよびクロック信号ＳＣＫとに基づき、デジタル画像信号ＤＡの表す画像の各水平走査線における画素値に相当するアナログ電圧としての階調信号電圧を、１水平走査期間毎に順次生成する。また、ソースドライバＩＣ２５は、これらの階調信号電圧を、データライン各々にそれぞれ印加する。本実施形態におけるソースドライバＩＣ２５は、液晶層への印加電圧の極性が１フレーム期間毎に反転されると共に各フレーム内において１水平走査線毎にも反転されるように階調信号電圧を出力する駆動方式、すなわちライン反転駆動方式を採用することができる。あるいは、表示品質向上の観点から、１データラインにも液晶層への印加電圧の極性を反転させる駆動方式すなわちドット反転駆動方式をも採用してもよい。すなわち、ソースドライバＩＣ２５は、データライン各々への印加電圧の極性がデータ線毎に反転するように、階調信号電圧を出力する構成としてもよい。もっとも、これに代えて、ソースドライバＩＣ２５がデータラインに印加される電圧が同極性となるように、階調信号電圧を出力する構成としてもよい。
　ゲートドライバＩＣ２６は、ゲートスタートパルス信号ＧＳＰと、ゲートドライバ用クロック信号ＧＣＫとを制御装置２００から受け取る。ゲートドライバＩＣ２６は、これらのゲートスタートパルス信号ＧＳＰ、及びゲートドライバ用クロック信号ＧＣＫに基づき、デジタル画像信号ＤＡの各フレーム期間（各垂直走査期間）において、ゲートライン各々を順次選択し、選択したゲートラインにアクティブなゲート信号（ＴＦＴ３１をオンさせる走査信号電圧Ｖｇ）を印加する。
　上述したソースドライバＩＣ２５、及びゲートドライバＩＣ２６により、表示領域３１において、データラインには、階調信号電圧がそれぞれ印加される。また、ゲートラインには、走査信号電圧Ｖｇがそれぞれ印加される。これにより、表示領域３１における各画素には、デジタル画像信号ＤＡの表す画像における対応画素の値に相当する階調信号電圧が保持され、液晶層１３には、デジタル画像信号ＤＡに応じて階調信号電圧と共通信号電圧Ｖｃｏｍとの電位差に相当する電圧（以下、電圧ＶＬＣＤとする）が印加される。すなわち、各画素容量ＣＬＣＤ、及びＣＳに保持された電圧がそれに対応する画素液晶への印加電圧となる。表示領域３１は、この印加電圧によって液晶層の光透過率を制御することにより、デジタル画像信号ＤＡの表す画像、すなわち外部の信号源等から受け取ったデジタルビデオ信号ＤＶの表す画像を表示する。
［第１の実施形態］
　上述の様に、制御装置２００に垂直同期信号ＶＳＹが入力されると、ゲートドライバＩＣ２６から走査信号電圧Ｖｇが順次出力され、液晶表示装置１の液晶パネルの上側の行の画素から順次選択状態となる。これにより、ソースドライバＩＣ２５から、選択状態となった画素に階調信号電圧が入力される。この階調信号電圧と共通信号電圧ＶＣＯＭとの電位差が上述の電圧ＶＬＣＤとなる。ここで、図１に示した構成の液晶表示装置１では、非表示領域３２において、ゲートラインに接続される配線１０７の配線長に差があるため、ソースドライバＩＣ２５の出力配線に対応する配線１０６を含む配線抵抗が異なっている。従って、ゲートドライバＩＣ２６から各ゲートラインに同じ大きさ（振幅）の走査信号電圧Ｖｇを入力した場合、配線抵抗の差による電圧降下量の差により各ゲートラインに入力される走査信号電圧Ｖｇの大きさが異なり、配線１０７の配線長が長いほど、走査信号電圧Ｖｇの大きさが低下する。
　ここで、走査信号電圧Ｖｇに応じて、液晶に印加される階調信号電圧の大きさが、ソースドライバから出力される階調信号電圧からΔＶだけ降下することが知られている。このΔＶは、図３に各容量の値を用いて、以下の（式１）によって表される。
　　　ΔＶ＝（Ｃｇｓ/Ｃｓ＋ＣＬＣＤ＋Ｃｇｓ）×Ｖｇ　　　（式１）
　したがって、（式１）において、ライン（行）毎にＶｇが異なり、例えば走査信号電圧Ｖｇの大きさが、引き出し配線（配線１０７）の抵抗値が大きくなって低下するほど、ΔＶが大きくなってしまう。そのため、ソースドライバＩＣ２５から出力される階調信号電圧の大きさが一定であったとしても、各表示画素に実際に印加される電圧ＶＬＣＤは１フレーム期間内で一定とはならない。その結果、表示の一様性が保たれなくなり、帯状の表示むら生じたりするなどの表示品質を低下させてしまうおそれがある。
　そこで、第１の実施形態では、従来の様に配線１０７に補正抵抗を付加するのではなく、この補正抵抗に相当する抵抗をゲートドライバＩＣ２６内に設け、これを選択して、配線１０６、及び配線１０７に接続する。これにより、非表示領域３２の幅（ゲートライン方向の距離）を増加させることなく、ソースラインに印加される走査信号電圧Ｖｇを制御することにより上述したΔＶを一定に近づけて表示品質の向上を図る。
　図４は、ゲートドライバＩＣ２６の要部構成を示す回路図である。ここで、図４に示す回路は、液晶パネルの各行に設けられるものであり、そのうちの１つのゲートラインを駆動する出力回路２６＿ｉを示すものである。この出力回路２６＿ｉは、図４に示すように、ゲートドライバ４１（ドライバ出力段）と調整回路４０とから構成される。ゲートドライバ４１は、ゲートドライバＩＣ２６の最終段において設けられる回路であって、１つのゲートラインを駆動する（１つのゲートラインに走査信号電圧Ｖｇを与える）ため、矩形波であるゲートライン駆動信号を出力する回路である。
　調整回路４０は、デマルチプレクサ４２、マルチプレクサ４３、ＣＲ回路４４～ＣＲ回路４６（抵抗回路）から構成される。
　デマルチプレクサ４２は、１入力３出力のデマルチプレクサであって、ゲートドライバ４１が出力するゲートライン駆動信号を、ＣＲ回路４４～ＣＲ回路４６のうちのいずれか１つの回路を選択して選択した回路に対して出力する。また、マルチプレクサ４３は、３入力１出力のマルチプレクサであって、ＣＲ回路４４～ＣＲ回路４６のうちのいずれか１つの回路を選択して選択した回路から出力されるゲートライン駆動信号を、配線１０６に対して出力する。本実施形態においては、デマルチプレクサ４２、及びマルチプレクサ４３によりセレクタ（選択回路）が構成される。セレクタは、ＣＲ回路４４～ＣＲ回路４６のうちのいずれか１つの回路を選択して、ゲートドライバ４１と配線１０６とを電気的に接続する。本実施形態において、このセレクタを切り替えるセレクタ切り替え制御信号（選択信号）は固定されており、ＣＲ回路４４～ＣＲ回路４６のうちの選択される回路は、出力回路２６＿ｉ毎に予め設定されている。
　ＣＲ回路４４は、デマルチプレクサ４２とマルチプレクサ４３とを直接接続する（直結する）配線のみにより構成される。
　ＣＲ回路４５は、抵抗４５Ｒ、及び容量４５Ｃにより構成される。抵抗４５Ｒは、デマルチプレクサ４２とマルチプレクサ４３とを直結する配線に挿入される。容量４５Ｃは、この直結する配線のデマルチプレクサ４２側と接地との間に接続される。
　容量４５Ｃは、配線１０７の配線長が中程度の場合（配線１０６の長手方向と配線１０７の長手方向の角度が最大値と０°との間のほぼ中間となる場合）に、ゲートライン線の液晶パネルへの入り口の電位変化が、配線１０７の配線長が長い場合（配線１０６の長手方向と配線１０７の長手方向の角度が最大となる場合）のゲートライン線の液晶パネルへの入り口での電位変化と等しくなるように設定される。例えば、配線１０７の配線長が中程度の場合の配線１０７の配線容量と配線１０７の配線長が長い場合の配線１０７の配線容量との差分が容量値として設定される。
　また、抵抗４５Ｒは、配線１０７の配線長が中程度の場合に、ゲートライン線の液晶パネルへの入り口の電位が、配線１０７の配線長が長い場合のゲートライン線の液晶パネルへの入り口での電位と等しくなるように設定される。例えば、配線１０７の配線長が中程度の配線１０７の配線抵抗と配線１０７の配線長が長い場合の配線１０７の配線抵抗との差分が抵抗値として設定される。つまり、ＣＲ回路４５は、図４に示すように、ゲートドライバ４１が出力するゲートライン駆動信号の波形を鈍らせてゲートライン駆動信号２を出力する。
　また、ＣＲ回路４６は、抵抗４６Ｒ１、抵抗４６Ｒ２、容量４６Ｃ１、及び容量４６Ｃ２により構成される。抵抗４６Ｒ１、及び抵抗４６Ｒ２は、デマルチプレクサ４２とマルチプレクサ４３とを直結する配線に直列に挿入される。容量４６Ｃ１、及び容量４６Ｃ２は、この直結する配線のデマルチプレクサ４２側と接地との間に接続される。
　容量４６Ｃ１、及び容量４６Ｃ２は、配線１０７の配線長が短い場合（配線１０６の長手方向と配線１０７の長手方向が略一致する場合）に、ゲートライン線の液晶パネルへの入り口の電位変化が、配線１０７の配線長が長い場合のゲートライン線の液晶パネルへの入り口での電位変化と等しくなるように設定される。例えば、配線１０７の配線長が短い場合の配線１０７の配線容量と配線１０７の配線長が長い場合の配線１０７の配線容量との差分が容量値として設定される。
　また、抵抗４６Ｒ１、及び抵抗４６Ｒ２は、配線１０７の配線長が短い場合に、ゲートライン線の液晶パネルへの入り口の電位が、配線１０７の配線長が長い場合のゲートライン線の液晶パネルへの入り口での電位と等しくなるように設定される。例えば、配線１０７の配線長が短い場合の配線１０７の配線抵抗と配線１０７の配線長が長い場合の配線１０７の配線抵抗との差分が抵抗値として設定される。つまり、ＣＲ回路４６は、図４に示すように、ゲートドライバ４１が出力するゲートライン駆動信号の波形を鈍らせてゲートライン駆動信号３を出力する。
　なお、出力回路２６＿ｉのうち、調整回路４０をゲートドライバＩＣ２６に内蔵する場合について説明しているが、調整回路４０は、ゲートドライバＩＣ２６と配線１０６との間にあればよく、例えばドライバＳＯＦ２４にゲートドライバＩＣ２６とともに搭載される構成としてもよい。
　まず、出力回路２６＿ｉ（ここでは、ｉ＝１～１２８の１２８個とする）においてＣＲ回路４４～ＣＲ回路４６のうちのいずれのＣＲ回路を選択するかについて、図５を用いて説明する。
　図５は、出力回路２６＿ｉが１２８個の場合の配線１０６、配線１０７、及びゲートラインのレイアウト構成を示す図面である。図５において、ゲートドライバＩＣ２６は、出力回路２６＿ｉとしてソースライン方向（ゲートライン方向とは垂直な方向）に１２８個配置された出力回路２６＿１～出力回路２６＿１２８を有している。
　図５においては、ゲートドライバＩＣ２６の出力配線である配線１０６のピッチ（ライン幅とライン間隔との和）が、画素ピッチ（ゲートラインのピッチ）より狭い場合を示している。配線１０６とゲートラインを接続するための配線が配線１０７である。なお、図５に示す中心線Ｌｃ（図５において１点鎖線で示す）は、ゲートドライバＩＣ２６のソースライン方向における中心を横切る直線である。
　また、配線１０７のうち、最も配線長が長い配線１０７により接続される配線１０６とゲートラインとの間のソースライン方向の距離を距離ｄＥで示し、配線１０６とゲートラインとの間のゲートライン方向の距離を距離ｄＣで示している。なお、距離ｄＣは、直線Ｌｃに隣接して位置する配線１０７の配線長にほぼ等しい距離でもある。
　複数の配線１０７（配線１０７＿１～配線１０７＿１２８とする）は、中心線Ｌｃから離れるにつれて配線長が長くなるので、配線１０７の配線長が長い場合、配線１０７の配線長が中程度の場合、及び配線１０７の配線長が短い場合の３つの場合に分割する。このように分割した結果、複数の配線１０７、複数の配線１０６、及び配線１０６を介して配線１０７に接続される出力回路２６＿ｉ（ｉ＝１～１２８）は、図５に示すようにグループ１、グループ２、及びグループ３に分割される。
　グループ１～グループ３に分割する際、各グループにおける配線１０７の本数は、それぞれ、グループ１において全体（１２８本）の約２０％である２４本、グループ２において全体の約３０％である４０本、グループ３において全体の５０％である６４本である。
なお、この各グループにおける配線１０７の全体の本数に占める割合は、上記の値に限定されるもではない。また、分割の際のグループ数、及び各グループにおける配線１０７の全体の本数に占める割合は、ゲートドライバＩＣ２６の出力配線である配線１０６の本数、及び配線１０７の各抵抗値に応じて、所定の値に設定されるものである。
　また、各グループに対応して出力回路２６＿ｉが、以下の様に配線１０７各々に配線１０６を介して接続される。
　グループ１において、配線１０７＿１～配線１０７＿１２、配線１０７＿１１７～配線１０７＿１２８各々に対応して、出力回路２６＿１～出力回路２６＿１２、出力回路２６＿１１７～出力回路２６＿１２８が、それぞれ出力配線である配線１０６を介して接続される。
　また、グループ２において、配線１０７＿１３～配線１０７＿３２、配線１０７＿９７～配線１０７＿１１６各々に対応して、出力回路２６＿１３～出力回路２６＿３２、出力回路２６＿９７～出力回路２６＿１１６が、それぞれ出力配線である配線１０６を介して接続される。
　また、グループ３において、配線１０７＿３３～配線１０７＿９６各々に対応して、出力回路２６＿３３～出力回路２６＿９６が、それぞれ出力配線である配線１０６を介して接続される。
　グループ１において、出力回路２６＿１～出力回路２６＿１２、出力回路２６＿１１７～出力回路２６＿１２８では、配線１０７各々に対応して、調整回路４０におけるＣＲ回路４４が固定して選択されるように、セレクタ（デマルチプレクサ４２、及びマルチプレクサ４３）のセレクタ切り替え制御信号（選択信号）が固定される。
　また、グループ２において、出力回路２６＿１３～出力回路２６＿３２、出力回路２６＿９７～出力回路２６＿１１６では、グループ２の配線１０７各々に対応して、調整回路４０におけるＣＲ回路４５が固定して選択されるように、セレクタのセレクタ切り替え制御信号が固定される。
　また、グループ３において、出力回路２６＿３３～出力回路２６＿９６では、グループ３の配線１０７各々に対応して、調整回路４０におけるＣＲ回路４６が固定して選択されるように、セレクタのセレクタ切り替え制御信号が固定される。
　次に、出力回路２６＿ｉにおける抵抗４５Ｒの抵抗値、抵抗４６Ｒ１、及び抵抗４６Ｒ２の抵抗値をどのように設定するかについて説明する。
　図６は、配線１０７の配線抵抗の傾斜傾向を示す図である。図６において、縦軸は抵抗値、横軸は配線番号を示している。なお、配線番号とは、中心線Ｌｃから数えて配線１０７＿ｉが何番目の配線であるかを示す。すなわち、配線番号は、中心線Ｌｃを０として左側の６４番～１番が、配線１０７＿１～配線１０７＿６４に対応し、中心線Ｌｃの右側の１番～６４番が、配線１０７＿６５～配線１０７＿１２８に対応している。
　図６においては、これらの配線番号に対応して、図５に示す配線１０７＿ｉの抵抗値、及び出力回路２６＿ｉに設定する抵抗値をプロットしている。
　なお、配線１０７＿ｉ（ｉ＝１～１２８）の抵抗値は、図５における距離ｄＣに対して、距離ｄＥが距離ｄＣの４倍あるとし、また、最も配線長が長い配線１０７＿１（または配線１０７＿１２８）の抵抗値を１としたときの抵抗値を示している。
　図６において、曲線Ｃ１は、配線１０７＿ｉの抵抗値を示す。すなわち、曲線Ｃ１は、配線１０７の配線抵抗の傾斜傾向（配線１０７の配列方向に対応した配線抵抗の変化）を示している。
　また、図６において、直線Ｌ１、直線Ｌ２ａ、直線Ｌ２ｂ、直線Ｌ３ａ、及び直線Ｌ３ｂは、次の抵抗値を示している。
　直線Ｌ１ａ、及び直線Ｌ１ｂは、出力回路２６＿ｉの調整回路４０におけるＣＲ回路４４に設定される補正抵抗値が０Ωであることを示している。すなわち、グループ１の配線である配線１０７＿１～配線１０７＿１２、配線１０７＿１１７～配線１０７＿１２８（図６に示す配線番号５３～配線番号６４）に対応して設けられる出力回路２６＿１～出力回路２６＿１２、出力回路２６＿１１７～出力回路２６＿１２８の調整回路４０においては、ＣＲ回路４４が常に選択される。
　また、直線Ｌ２ａ、及び直線Ｌ２ｂは、出力回路２６＿ｉの調整回路４０におけるＣＲ回路４５に設定される補正抵抗値を示している。この補正抵抗値は、グループ２の配線１０７の配線抵抗の代表値とグループ１の補正抵抗値０Ωとの差分により予め求められる。
なお、ここでは、この代表値として、グループ２の配線１０７の平均値を用いているが、代表値としてグループ２の最小値（配線１０７＿３２または配線１０７＿９７の抵抗値）など他の代表値を用いてもよい。この補正抵抗値が、出力回路２６＿ｉの調整回路４０におけるＣＲ回路４５の抵抗４５Ｒの抵抗値である。なお、ＣＲ回路４５の容量４５Ｃには、グループ２の配線１０７の配線容量の平均値が設定される。
　そして、グループ２の配線である配線１０７＿１３～配線１０７＿３２、配線１０７＿９７～配線１０７＿１１６（図６に示す配線番号３３～配線番号５２）に対応して設けられる出力回路２６＿１３～出力回路２６＿３２、出力回路２６＿９７～出力回路２６＿１１６の調整回路４０においては、ＣＲ回路４５が常に選択される。
　また、直線Ｌ３は、出力回路２６＿ｉの調整回路４０におけるＣＲ回路４６に設定される補正抵抗値を示している。この補正抵抗値は、グループ３の配線１０７の配線抵抗の代表値とグループ１の補正抵抗値０Ωとの差分により予め求められる。なお、ここでは、この代表値として、グループ３の配線１０７の平均値を用いているが、代表値としてグループ３の最小値（配線１０７＿６４または配線１０７＿６５の抵抗値）など他の代表値を用いてもよい。この補正抵抗値が、出力回路２６＿ｉの調整回路４０におけるＣＲ回路４６の抵抗４６Ｒ１、及び抵抗４６Ｒ２の合成抵抗値（直列抵抗値）である。なお、ＣＲ回路４６の容量４６Ｃ１、及び容量４６Ｃ２には、グループ３の配線１０７の配線容量の平均値が分割して設定される。そして、グループ３の配線である配線１０７＿３３～配線１０７＿９６（図６に示す配線番号１～配線番号３２）に対応して設けられる出力回路２６＿３３～出力回路２６＿９６の調整回路４０においては、ＣＲ回路４６が常に選択される。
　以上説明した各グループにおける補正抵抗を調整回路４０のＣＲ回路に設定し、このＣＲ回路により配線１０７の配線抵抗に補正抵抗を付加したときの補正後の抵抗値について、図を用いて説明する。
　図７は、調整回路４０により配線１０７の配線抵抗へ補正抵抗を付加したときの補正後の抵抗値を示す図である。なお、図７においては、図６に示す曲線Ｃ１を併せて示している。図７において、曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３は、次の抵抗値を示している。
　曲線Ｃ１ａ、及び曲線Ｃ１ｂは、グループ１の配線である配線１０７＿１～配線１０７＿１２、配線１０７＿１１７～配線１０７＿１２８（図６に示す配線番号５３～配線番号６４）の抵抗値に、補正抵抗値として０Ωが付加されたことを示している。すなわち、曲線Ｃ１ａ、及び曲線Ｃ１ｂが示す補正後の抵抗値は、曲線Ｃ１が示す抵抗値と同じである。
　また、曲線Ｃ２ａ、及び曲線Ｃ２ｂは、グループ２の配線である配線１０７＿１３～配線１０７＿３２、配線１０７＿９７～配線１０７＿１１６（図６に示す配線番号３３～配線番号５２）の抵抗値に、補正値としてＣＲ回路４５に設定された抵抗４５Ｒの抵抗値が付加された値（補正後の抵抗値）を示している。
　また、曲線Ｃ３は、グループ３の配線である配線１０７＿３３～配線１０７＿９６（図６に示す配線番号１～配線番号３２）の抵抗値に、補正値としてＣＲ回路４６に設定された抵抗４６Ｒ１、及び抵抗４６Ｒ２の合成抵抗値が付加された値（補正後の抵抗値）を示している。
　曲線Ｃ１が示す１２８個の抵抗値と、曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３が示す１２８個の補正後の抵抗値を比較した。
　すなわち、それぞれの１２８個の抵抗値について、平均ＡＶＧ、最小値ＭＩＮ、最大値ＭＡＸ、最大値と最小値の差分（ＭＡＸ－ＭＩＮ）、分散σ２（各点の抵抗値に対して、各点の抵抗値と平均値ＡＣＧとの差の自乗を求め、これら自乗の合計値を点の数１２８で除算した値）を求め、比較を行った。この比較結果は、以下の通りである。
　すなわち、曲線Ｃ１が示す１２８個の抵抗値の平均ＡＣＧ、最小値ＭＩＮ、最大値ＭＡＸ、差分（ＭＡＸ－ＭＩＮ）、分散σ２は、それぞれ、０．５６７、０．２４３、１、０．７５７、０．０５６１であった。これに対して、曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３が示す１２８個の補正後の抵抗値の平均ＡＣＧ、最小値ＭＩＮ、最大値ＭＡＸ、差分（ＭＡＸ－ＭＩＮ）、分散σ２は、それぞれ、０．９８６、０．８３９、１．１７５、０．３３６、０．００７９であった。
　調整回路４０を設けて配線１０７に対して補正抵抗を付加することにより、差分（ＭＡＸ－ＭＩＮ）、分散σ２の値が小さくなったことが判る。このことから、調整回路４０を設けて配線１０７に対して補正抵抗を付加することにより、出力回路２６＿ｉとゲートラインとの間の配線１０７における配線抵抗の差を軽減できる。また、配線抵抗の差を軽減できることにより、ゲートラインの入り口（配線１０７との接続点）における走査信号電圧Ｖｇのゲートライン毎の電圧差をなくすことができるので、液晶表示装置１の表示品質の向上を図ることができる。
　また、液晶パネルが大型化し、非表示領域３２における配線全体からなる扇型形状の角度（配線１０７＿１の長手方向と配線１０６の長手方向とがなす角度）が大きくなり、非表示領域３２の外側部と中央部の配線１０７の配線長の差が更に大きくなっても、この差を埋めるため、非表示領域３２における配線１０７の形状を従来の様に変える必要がない。
　従って、非表示領域３２の幅を広げる必要はなく、液晶パネルの面積の増大を抑制することができる。さらに、画面表示の高精細化のために表示画素数を増加させ、配線１０７の配線数が増加しても、ゲートドライバＩＣ２６（表示駆動装置）と液晶パネルとを、直線配線（配線１０７）により接続することが出来るので、画面表示の高精細化をすることも容易となる。また、非表示領域３２における配線１０７が、屈曲した形態を用いて複雑に形成されることはないため、配線間（配線１０７と配線１０７と間）に漏れ電流（リーク電流）や配線の断線が発生しにくくなる。
［第２の実施形態］
　上述の第１の実施形態で説明した技術思想は、図１に示すソースドライバＩＣ２５についても適用することが可能である。図１に示すようにソースドライバＩＣの出力配線である配線１０４とソースラインとを接続する配線１０５（引き出し配線）についても、図５～図７を用いて説明した内容が全て当てはまる。
　そこで、ソースドライバＩＣ２５についても、図４に示すゲートドライバＩＣ２６と同様に、配線１０５の配線抵抗の傾斜傾向（図６に示す曲線Ｃ１）から、配線１０５のグループを決定し、各グループに応じた補正抵抗を調整抵抗のＣＲ回路に設定する。
　これにより、ソースドライバＩＣの出力回路とゲートラインの間の配線１０４における配線抵抗の差を軽減できる。配線抵抗の軽減ができることにより、ソースラインの入り口（配線１０５との接続点）における階調信号電圧のソースライン毎の電圧差をなくすことができるので（段落「００２７」における式（１）参照）、液晶表示装置１の表示品質の向上を図ることができる。
　また、第１の実施形態と同様に、非表示領域３２における配線全体からなる扇型形状の角度（外側の配線１０５の長手方向と配線１０４の長手方向とがなす角度）が大きくなり、非表示領域３２の外側部と中央部の配線１０５の配線長の差が更に大きくなっても、この差を埋めるため、非表示領域３２における配線１０５の形状を従来の様に変える必要がない。
　従って、非表示領域３２の幅を広げる必要はなく、液晶パネルの面積の増大を抑制することができる。さらに、画面表示の高精細化のために表示画素数を増加させ、配線１０５の配線数が増加しても、ソースドライバＩＣ２５（表示駆動装置）と液晶パネルとを、直線配線（配線１０５）により接続することが出来るので、画面表示の高精細化をすることも容易となる。また、非表示領域３２における配線１０５が、屈曲した形態を用いて複雑に形成されることはないため、配線間（配線１０５と配線１０５との間）に漏れ電流（リーク電流）や配線の断線が発生しにくくなる。
［第３の実施形態］
　第１の実施形態では、セレクタ（デマルチプレクサ４２、及びマルチプレクサ４３）の切り替えを制御する切り替え制御信号を固定しているので、液晶パネルのどの領域に予め設定された補正抵抗のどれを用いるかが常に決まっていた。つまり、液晶パネルの各ゲートラインには、ゲートライン駆動信号に補正抵抗を通した調整済みのゲートライン駆動信号（図４に示すゲートライン駆動信号１～３駆動）のいずれかが、更に配線１０６、及び配線１０７を通して与えられていた。この場合、液晶パネルのどのゲートラインにどのゲートライン駆動信号が使われるかは固定されてしまうが、第３の実施形態では、この固定をなくし、ソースラインの駆動をより細やかに行なう。
　図８は、ゲートドライバＩＣ２６ａの要部構成を示す回路図である。図８において、図７と同一の部分については同一の符号を付し、その説明を省略する。
　図８に示すように、ゲートドライバＩＣ２６ａでは、デマルチプレクサ４２、及びマルチプレクサ４３（セレクタ）の切り替えを行なうセレクタ切り替え制御信号（選択信号）を外部の制御用ＩＣ２００ａ（制御用装置）から入力する。なお、この制御用ＩＣ２００ａは、１フレーム毎に、セレクタ切り替え制御信号を出力することから、上述した図１に示す制御装置２００であってよい。これにより、セレクタには、１フレーム毎にセレクタセレクタ切り替え制御信号が入力され、ＣＲ回路４４～ＣＲ回路４６のいずれか１つのＣＲ回路を１フレーム毎に選択することができる。
　例えば、第１の実施形態では、グループ１の配線１０７はＣＲ回路４４に、グループ２の配線１０７はＣＲ回路４５に、グループ３の配線１０７はＣＲ回路４４に、それぞれ調整回路４０のセレクタにより固定して接続されていた。
　これに対して、グループ１の配線１０７の接続先はＣＲ回路４４のまま、グループ２の配線１０７をＣＲ回路４４、及びＣＲ回路４５に対して１フレーム毎に交互に、グループ３の配線１０７をＣＲ回路４５、及びＣＲ回路４６に対して１フレーム毎に交互に接続することも可能となる。
　このようにすれば、グループ２の配線１０７各々には、ゲートライン駆動信号１とゲートライン駆動信号２との中間の波形が与えられるので、ＣＲ回路４４が有する抵抗（抵抗値０Ω）、及び容量（容量値０）とＣＲ回路４５が有する抵抗、及び容量との中間の値を有するＣＲ回路をわざわざ別個に設ける必要はない。また、グループ３の配線１０７各々には、ゲートライン駆動信号２とゲートライン駆動信号３との中間の波形が与えられるので、わざわざＣＲ回路４５が有する抵抗、及び容量とＣＲ回路４６が有する抵抗、及び容量との中間の値を有するＣＲ回路をわざわざ別個に設ける必要はない。
　図９は、フレーム毎に配線１０７の配線抵抗へ付加する補正抵抗を変えた場合の補正後の抵抗値を示す図である。なお、図９においては、図７に示す曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３を併せて示している。
　図９において、曲線Ｃ１１は、フレーム毎に配線１０７の配線抵抗へ付加する補正抵抗を変えた場合の配線１０７＿ｉの補正後の抵抗値を示す。すなわち、曲線Ｃ１１は、フレーム毎に配線１０７の配線抵抗へ付加する補正抵抗を変えた場合の配線１０７の傾斜傾向（配線１０７の配列方向に対応した配線抵抗の変化）を示している。
　曲線Ｃ１１は、グループ１の配線である配線１０７＿１～配線１０７＿１２、配線１０７＿１１７～配線１０７＿１２８（図９に示す配線番号５３～配線番号６４）の補正後の抵抗値が、曲線Ｃ１ａ、及び曲線Ｃ１ｂが示す補正後の抵抗値と同じであることを示している。つまり、これらのグループ１の配線１０７には、補正抵抗値として０Ωが付加されたことを示している。
　また、曲線Ｃ１１は、グループ２の配線である配線１０７＿１３～配線１０７＿３２、配線１０７＿９７～配線１０７＿１１６（図９に示す配線番号３３～配線番号５２）には、曲線Ｃ２ａ、及び曲線Ｃ２ｂに比べて、低い補正抵抗が付加されていることを示している。つまり、グループ２の配線である配線１０７＿１３～配線１０７＿３２、配線１０７＿９７～配線１０７＿１１６には、補正値として、ＣＲ回路４５に設定された抵抗４５Ｒの抵抗値と０Ωとの中間値が付加されたことを示している。
　また、曲線Ｃ１１は、グループ３の配線である配線１０７＿３３～配線１０７＿９６（図９に示す配線番号１～配線番号３２）には、曲線Ｃ２ａ、及び曲線Ｃ２ｂに比べて、低い補正抵抗が付加されていることを示している。つまり、グループ３の配線である配線１０７＿３３～配線１０７＿９６には、補正値として、ＣＲ回路４６に設定された抵抗４６Ｒ１、及び抵抗４６Ｒ２の合成抵抗値と、ＣＲ回路４５に設定された抵抗４５Ｒの抵抗値との中間値が付加されたことを示している。
　曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３が示す１２８個の補正後の抵抗値と、曲線Ｃ１１が示す１２８個の抵抗値とを比較した。
　すなわち、それぞれの１２８個の抵抗値について、第１の実施形態と同様に、平均ＡＶＧ、最小値ＭＩＮ、最大値ＭＡＸ、差分（ＭＡＸ－ＭＩＮ）、分散σ２を求め、比較を行った。この比較結果は、以下の通りである。
　すなわち、第１の実施形態で述べたように、曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３が示す１２８個の補正後の抵抗値の平均ＡＣＧ、最小値ＭＩＮ、最大値ＭＡＸ、差分（ＭＡＸ－ＭＩＮ）、分散σ２は、それぞれ、０．９８６、０．８３９、１．１７５、０．３３６、０．００７９であった。これに対して、曲線Ｃ１１が示す１２８個の抵抗値の平均ＡＣＧ、最小値ＭＩＮ、最大値ＭＡＸ、差分（ＭＡＸ－ＭＩＮ）、分散σ２は、それぞれ、０．８５４、０．７０１、１．０１１、０．３０９、０．００７８であった。
　調整回路４０を設けて、配線１０７に対して１フレーム毎に補正抵抗を交互に付加することにより、分散σ２の値は変わらないものの、差分（ＭＡＸ－ＭＩＮ）が小さくなったことが判る。このことから、調整回路４０を設けて配線１０７に対して１フレーム毎に補正抵抗を付加することにより、第１の実施形態と同様に、出力回路２６＿ｉとゲートラインとの間の配線１０７における配線抵抗の差を軽減できる。また、配線抵抗の差を軽減できることにより、ゲートラインの入り口（配線１０７との接続点）における走査信号電圧Ｖｇのゲートライン毎の電圧差をなくすことができるので、液晶表示装置１の表示品質の向上を図ることができる。
　このように、選択回路（デマルチプレクサ４２、及びマルチプレクサ４３）の入力に対して選択信号を出力する制御用装置（制御用ＩＣ２００ａ）を備え、選択回路の入力には制御用ＩＣ２００ａから選択信号が入力され、抵抗回路（ＣＲ回路４４～ＣＲ回路４６）の複数の抵抗のうちの２以上の抵抗が、中央のドライバ出力段からの距離に応じて選択される。上記例では、例えばグループ３の配線１０７＿３３～配線１０７＿９６各々に接続される出力回路２６＿３３～出力回路２６＿９６では、ＣＲ回路４５とＣＲ回路４６とが選択され、配線１０７の抵抗に対して付加される抵抗（補正抵抗）が切り替えられる。
　そこで、第３の実施形態では、このような補正抵抗の切り替えを利用して、グループ１とグループ２との境界領域、グループ２とグループ３との境界領域について、１フレーム毎に切り替える場合について説明する。
　ここで、境界領域とは、各グループの切り替わり箇所（境界）から所定本数内にある配線１０７、及びこの配線１０７に配線１０６を介して接続される出力回路２６＿ｉについて、予め設定された領域である。この境界領域において、出力回路２６＿ｉにおけるＣＲ回路では、自身が属するグループが用いるＣＲ回路と、隣接する（境界を挟んで反対側の）グループが用いるＣＲ回路とが１フレーム毎に、制御用ＩＣ２００ａにより切り替えられる。
　例えば、境界領域について、図５を用いて説明すると、グループ１の配線１０７のうちグループ２に近い側の配線１０７＿８～配線１０７＿１２の５本、グループ２の配線１０７のうちグループ１に近い側の配線１０７＿１３～配線１０７＿１６の４本を合わせて境界領域Ｂ１とする。
　また、グループ２の配線１０７のうちグループ３に近い側の配線１０７＿２８～配線１０７＿３２の５本、グループ３の配線１０７のうちグループ２に近い側の配線１０７＿３３～配線１０７＿３６の４本を合わせて境界領域Ａ１とする。
　また、グループ３の配線１０７のうちグループ２に近い側の配線１０７＿９２～配線１０７＿９６の５本、グループ２の配線１０７のうちグループ３に近い側の配線１０７＿９７～配線１０７＿１００の４本を合わせて境界領域Ａ２とする。
　また、グループ２の配線１０７のうちグループ１に近い側の配線１０７＿１１３～配線１０７＿１１６の４本、グループ１の配線１０７のうちグループ２に近い側の配線１０７＿１１７～配線１０７＿１２１の５本を合わせて境界領域Ｂ２とする。
　このようにして、図５において、図面上側から下側に対して、すなわち出力回路２６＿１から出力回路２６＿１２８にかけて、グループ１とグループ２との間に境界領域Ｂ１が、グループ２とグループ３との間に境界領域Ａ１が、グループ３とグループ２との間に境界領域Ａ２が、グループ２とグループ１との間に境界領域Ｂ２が、それぞれ設定される。
　なお、各境界領域に属する２つのグループ各々に含まれる配線１０７の本数は、上記例に限るものではなく、制御用ＩＣ２００ａが出力するセレクタ切り替え制御信号（選択信号）により適宜設定できる。
　そして、境界領域Ｂ１の配線１０７のうち、グループ１の配線１０７の配線１０７＿８～配線１０７＿１２各々に接続される出力回路２６＿８～出力回路２６＿１２の調整回路４０では、１フレーム毎に、ＣＲ回路４４とＣＲ回路４５とが交互に選択される。
　また、境界領域Ｂ１の配線１０７のうち、グループ２の配線１０７＿１３～配線１０７＿１６各々に接続される出力回路２６＿１３～出力回路２６＿１６の調整回路４０では、１フレーム毎に、ＣＲ回路４５とＣＲ回路４４とが交互に選択される。
　境界領域Ａ１の配線１０７のうち、グループ２の配線１０７＿２８～配線１０７＿３２各々に接続される出力回路２６＿２８～出力回路２６＿３２の調整回路４０では、１フレーム毎に、ＣＲ回路４５とＣＲ回路４６とが交互に選択される。
　また、境界領域Ａ１の配線１０７のうち、グループ３の配線１０７＿３３～配線１０７＿３６各々に接続される出力回路２６＿３３～出力回路２６＿３６の調整回路４０では、１フレーム毎に、ＣＲ回路４６とＣＲ回路４５とが交互に選択される。
　境界領域Ａ２の配線１０７のうち、グループ３の配線１０７＿９２～配線１０７＿９６各々に接続される出力回路２６＿９２～出力回路２６＿９６の調整回路４０では、１フレーム毎に、ＣＲ回路４６とＣＲ回路４５とが交互に選択される。
　また、境界領域Ａ２の配線１０７のうち、グループ２の配線１０７＿９７～配線１０７＿１００各々に接続される出力回路２６＿９７～出力回路２６＿１００の調整回路４０では、１フレーム毎に、ＣＲ回路４５とＣＲ回路４６とが交互に選択される。
　境界領域Ｂ２の配線１０７のうち、グループ２の配線１０７＿１１３～配線１０７＿１１６各々に接続される出力回路２６＿１１３～出力回路２６＿１１６の調整回路４０では、１フレーム毎に、ＣＲ回路４５とＣＲ回路４４とが交互に選択される。
　また、境界領域Ｂ２の配線１０７のうち、グループ１の配線１０７＿１１７～配線１０７＿１２１各々に接続される出力回路２６＿１１７～出力回路２６＿１２１の調整回路４０では、１フレーム毎に、ＣＲ回路４４とＣＲ回路４５とが交互に選択される。
　図１０は、境界領域の配線１０７の配線抵抗へ付加する補正抵抗をフレーム毎に変えた場合の補正後の抵抗値を示す図である。なお、図１０においては、図７に示す曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３を併せて示している。
　図１０において、曲線Ｃ１２は、境界領域の配線１０７の配線抵抗へ付加する補正抵抗をフレーム毎に変えた場合の配線１０７＿ｉの補正後の擬似的な抵抗値を示す。なお、擬似的とは、１フレーム毎に切り替えることにより、複数のフレームをまとめると実質的には、液晶パネルの表示において、図１０に示す抵抗値を付加したゲートラインを駆動している場合の様に表示されるというものである。すなわち、曲線Ｃ１２は、配線１０７の配線抵抗へ付加する補正抵抗をフレーム毎に変えた場合の配線１０７の擬似的な傾斜傾向（配線１０７の配列方向に対応した配線抵抗の変化）を示している。
　曲線Ｃ１２は、境界領域Ｂ１（図１０に示す配線番号４９～配線番号５７）において、グループ１の配線１０７＿８～配線１０７＿１２（図１０に示す配線番号５３～配線番号５７）には、曲線Ｃ１ａに比べて、高い補正抵抗が付加されていることを示している。つまり、境界領域Ｂ１において、グループ１の配線１０７＿８～配線１０７＿１２には、補正値として、０ΩとＣＲ回路４５に設定された抵抗４５Ｒの抵抗値との中間値が付加されたことを示している。
　また、曲線Ｃ１２は、境界領域Ｂ１において、グループ２の配線１０７＿１３～配線１０７＿１６（図１０に示す配線番号４９～配線番号５２）には、曲線Ｃ２ａに比べて、低い補正抵抗が付加されていることを示している。つまり、境界領域Ｂ１において、グループ２の配線１０７＿１３～配線１０７＿１６には、補正値として、ＣＲ回路４５に設定された抵抗４５Ｒの抵抗値と０Ωとの中間値が付加されたことを示している。
　曲線Ｃ１２は、境界領域Ａ１（図１０に示す配線番号２９～配線番号３７）において、グループ２の配線１０７＿２８～配線１０７＿３２（図１０に示す配線番号３３～配線番号３７）には、曲線Ｃ２ａに比べて、高い補正抵抗が付加されていることを示している。
つまり、グループ２の配線１０７＿２８～配線１０７＿３２には、補正値として、ＣＲ回路４５に設定された抵抗４５Ｒの抵抗値と、ＣＲ回路４６に設定された抵抗４６Ｒ１、及び抵抗４６Ｒ２の合成抵抗値との中間値が付加されたことを示している。
　また、曲線Ｃ１２は、境界領域Ａ１において、グループ３の配線１０７＿３３～配線１０７＿３６（図１０に示す配線番号２９～配線番号３２）には、曲線Ｃ３に比べて、低い補正抵抗が付加されていることを示している。つまり、グループ３の配線１０７＿３３～配線１０７＿３６には、補正値として、ＣＲ回路４６に設定された抵抗４６Ｒ１、及び抵抗４６Ｒ２の合成抵抗値と、ＣＲ回路４５に設定された抵抗４５Ｒの抵抗値との中間値が付加されたことを示している。
　曲線Ｃ１２は、境界領域Ａ２において、グループ３の配線１０７＿９２～配線１０７＿９６（図１０に示す配線番号２８～配線番号３６）には、曲線Ｃ３に比べて、低い補正抵抗が付加されていることを示している。つまり、グループ３の配線１０７＿９２～配線１０７＿９６（図１０に示す配線番号２８～配線番号３２）には、補正値として、ＣＲ回路４６に設定された抵抗４６Ｒ１、及び抵抗４６Ｒ２の合成抵抗値と、ＣＲ回路４５に設定された抵抗４５Ｒの抵抗値との中間値が付加されたことを示している。
　また、曲線Ｃ１２は、境界領域Ａ２において、グループ２の配線１０７＿９７～配線１０７＿１００（図１０に示す配線番号３３～配線番号３６）には、曲線Ｃ２ｂに比べて、高い補正抵抗が付加されていることを示している。つまり、グループ２の配線１０７＿９７～配線１０７＿１００には、補正値として、ＣＲ回路４５に設定された抵抗４５Ｒの抵抗値と、ＣＲ回路４６に設定された抵抗４６Ｒ１、及び抵抗４６Ｒ２の合成抵抗値と、の中間値が付加されたことを示している。
　曲線Ｃ１２は、境界領域Ｂ２（図１０に示す配線番号４９～配線番号５７）において、グループ２の配線１０７＿１１３～配線１０７＿１１６（図１０に示す配線番号４９～配線番号５２）には、曲線Ｃ２ｂに比べて、低い補正抵抗が付加されていることを示している。つまり、グループ２の配線１０７＿１１３～配線１０７＿１１６には、補正値として、ＣＲ回路４５に設定された抵抗４５Ｒの抵抗値と０Ωとの中間値が付加されたことを示している。
　また、曲線Ｃ１２は、境界領域Ｂ２において、グループ１の配線１０７＿１１７～配線１０７＿１２１（図１０に示す配線番号５３～配線番号５７）には、曲線Ｃ２１に比べて、高い補正抵抗が付加されていることを示している。つまり、グループ１の配線１０７＿１１７～配線１０７＿１２１には、補正値として、０ΩとＣＲ回路４５に設定された抵抗４５Ｒの抵抗値との中間値が付加されたことを示している。
　このように、分割した複数の領域の各境界から予め設定された所定の境界領域内にある出力回路（例えば出力回路２６＿８～出力回路２６＿１２）においては、分割した領域のうち互いに境界を挟んで隣接する領域各々に対応して設定される２つの抵抗（ＣＲ回路４４の抵抗とＣＲ回路４５の抵抗）のうち、自身が属する領域に対応して設定される抵抗（ＣＲ回路４４の抵抗）と、隣接する領域に対応して設定される抵抗（ＣＲ回路４５の抵抗）とが、液晶パネルの１フレームの表示毎に、交互に選択される。つまり、各境界領域において、調整回路４０のＣＲ回路の切り替えを１フレーム毎に行なうことにより、境界領域における補正抵抗値の切り替わりを、液晶パネルの表示において見えにくくし、表示品質をより向上することができる。
　また、曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３が示す１２８個の補正後の抵抗値と、曲線Ｃ１２が示す１２８個の抵抗値とを比較した。すなわち、それぞれの１２８個の抵抗値について、第１の実施形態と同様に、平均ＡＶＧ、最小値ＭＩＮ、最大値ＭＡＸ、差分（ＭＡＸ－ＭＩＮ）、分散σ２を求め、比較を行った。この比較結果は、以下の通りである。
　第１の実施形態で述べたように、曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３が示す１２８個の補正後の抵抗値の平均ＡＣＧ、最小値ＭＩＮ、最大値ＭＡＸ、差分（ＭＡＸ－ＭＩＮ）、分散σ２は、それぞれ、０．９８６、０．８３９、１．１７５、０．３３６、０．００７９であった。これに対して、曲線Ｃ１２が示す１２８個の抵抗値の平均ＡＣＧ、最小値ＭＩＮ、最大値ＭＡＸ、差分（ＭＡＸ－ＭＩＮ）、分散σ２は、それぞれ、０．９８８、０．８８８、１．１２２、０．２３３、０．００３５であった。
　調整回路４０を設けて、境界領域の配線１０７に対して１フレーム毎に補正抵抗を交互に付加することにより、分散σ２、差分（ＭＡＸ－ＭＩＮ）が小さくなったことが判る。
このことから、調整回路４０を設けて、境界領域の配線１０７に対して補正抵抗を１フレーム毎に付加することにより、第１の実施形態と同様に、出力回路２６＿ｉとゲートラインとの間の配線１０７における配線抵抗の差を軽減でき、更に境界領域での配線抵抗の差を軽減することができる。また、配線抵抗の差を軽減できることにより、ゲートラインの入り口（配線１０７との接続点）における走査信号電圧Ｖｇのゲートライン毎の電圧差をなくすことができるので、液晶表示装置１の表示品質の向上を図ることができる。更に境界領域での表示品質の向上を図ることができる。
　さらに、境界領域における補正抵抗の切り替わりを上述の様に、一律５０％ずつ（つまり１フレーム毎）とすることなく、使用する補正抵抗の比率を変化させることもできる。
　例えば、複数のフレームにおいて、境界領域内で相手方のグループに近づくにつれて、自身が属するグループに対応して設けられたＣＲ回路の選択比率を下げていき、一方、隣接するグループに対応して設けられたＣＲ回路の選択比率を上げていくことにより、境界領域における表示をよりなだらかにすることができる。
　一例として、境界領域Ｂ１の配線１０７のうち、グループ１の配線１０７の配線１０７＿８～配線１０７＿１２各々に接続される出力回路２６＿８～出力回路２６＿１２の調整回路４０では、ＣＲ回路４４とＣＲ回路４５との選択比率を、９：１、８：２、７：３、６：４、５：５と変えていく。
　また、境界領域Ｂ１の配線１０７のうち、グループ２の配線１０７＿１３～配線１０７＿１６各々に接続される出力回路２６＿１３～出力回路２６＿１６の調整回路４０では、ＣＲ回路４４とＣＲ回路４５との選択比率を、４：６、３：７、２：８、１：９と変えていく。
　境界領域Ａ１の配線１０７のうち、グループ２の配線１０７＿２８～配線１０７＿３２各々に接続される出力回路２６＿２８～出力回路２６＿３２の調整回路４０では、ＣＲ回路４５とＣＲ回路４６との選択比率を、９：１、８：２、７：３、６：４、５：５と変えていく。
　また、境界領域Ａ１の配線１０７のうち、グループ３の配線１０７＿３３～配線１０７＿３６各々に接続される出力回路２６＿３３～出力回路２６＿３６の調整回路４０では、ＣＲ回路４５とＣＲ回路４６との選択比率を、４：６、３：７、２：８、１：９と変えていく。
　境界領域Ａ２の配線１０７のうち、グループ３の配線１０７＿９２～配線１０７＿９６各々に接続される出力回路２６＿９２～出力回路２６＿９６の調整回路４０では、ＣＲ回路４６とＣＲ回路４５との選択比率を、９：１、８：２、７：３、６：４、５：５と変えていく。
　また、境界領域Ａ２の配線１０７のうち、グループ２の配線１０７＿９７～配線１０７＿１００各々に接続される出力回路２６＿９７～出力回路２６＿１００の調整回路４０では、ＣＲ回路４６とＣＲ回路４５との選択比率を、４：６、３：７、２：８、１：９と変えていく。
　境界領域Ｂ２の配線１０７のうち、グループ２の配線１０７＿１１３～配線１０７＿１１６各々に接続される出力回路２６＿１１３～出力回路２６＿１１６の調整回路４０では、ＣＲ回路４５とＣＲ回路４４との選択比率を、９：１、８：２、７：３、６：４と変えていく。
　また、境界領域Ｂ２の配線１０７のうち、グループ１の配線１０７＿１１７～配線１０７＿１２１各々に接続される出力回路２６＿１１７～出力回路２６＿１２１の調整回路４０では、ＣＲ回路４５とＣＲ回路４４との選択比率を、５：５、４：６、３：７、２：８、１：９と変えていく。
　図１１は、境界領域の配線１０７の配線抵抗へ付加する補正抵抗の選択比率を変えた場合の補正後の抵抗値を示す図である。なお、図１１においては、図７に示す曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３を併せて示している。
　図１１において、曲線Ｃ１３は、境界領域の配線１０７の配線抵抗へ付加する補正抵抗の選択比率を変えた場合の配線１０７＿ｉの補正後の擬似的な抵抗値を示す。すなわち、曲線Ｃ１３は、配線１０７の配線抵抗へ付加する補正抵抗の選択比率を変えた場合の配線１０７の擬似的な傾斜傾向（配線１０７の配列方向に対応した配線抵抗の変化）を示している。
　曲線Ｃ１２は、境界領域において、曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３に比べて、補正抵抗がなだらかに変わることを示している。
　このように、境界領域において、調整回路４０のＣＲ回路の切り替えを、選択比率を変えて行なうことにより、境界領域における補正抵抗値の切り替わりを、液晶パネルの表示において見えにくくし、表示品質をより向上することができる。
　なお、曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３が示す１２８個の補正後の抵抗値と、曲線Ｃ１３が示す１２８個の抵抗値とを比較した。すなわち、それぞれの１２８個の抵抗値について、第１の実施形態と同様に、平均ＡＶＧ、最小値ＭＩＮ、最大値ＭＡＸ、差分（ＭＡＸ－ＭＩＮ）、分散σ２を求め、比較を行った。この比較結果は、以下の通りである。
　第１の実施形態で述べたように、曲線Ｃ１ａ、曲線Ｃ１ｂ、曲線Ｃ２ａ、曲線Ｃ２ｂ、及び曲線Ｃ３が示す１２８個の補正後の抵抗値の平均ＡＣＧ、最小値ＭＩＮ、最大値ＭＡＸ、差分（ＭＡＸ－ＭＩＮ）、分散σ２は、それぞれ、０．９８６、０．８３９、１．１７５、０．３３６、０．００７９であった。これに対して、曲線Ｃ１３が示す１２８個の抵抗値の平均ＡＣＧ、最小値ＭＩＮ、最大値ＭＡＸ、差分（ＭＡＸ－ＭＩＮ）、分散σ２は、それぞれ、０．９８８、０．８８８、１．１２２、０．２３３、０．００３７であった。
　調整回路４０を設けて、境界領域の配線１０７に対して補正抵抗を、選択比率を変えて付加することにより、分散σ２、差分（ＭＡＸ－ＭＩＮ）が小さくなったことが判る。
　このように、液晶パネルの複数のフレームの表示において、分割した複数の領域の各境界から予め設定された所定の境界領域内にある出力回路（例えば出力回路２６＿８～出力回路２６＿１２）においては、分割した領域のうち互いに境界を挟んで隣接する領域各々に対応して設定される２つの抵抗（ＣＲ回路４４の抵抗とＣＲ回路４５の抵抗）のうち、自身が属する領域に対応して設定される抵抗（ＣＲ回路４４の抵抗）が選択される比率が境界に近づくにつれて低くなり、一方、隣接する領域に対応して設定される抵抗（ＣＲ回路４５の抵抗）が選択される比率が境界に近づくにつれて高くなる。つまり、調整回路４０を設けて、境界領域の配線１０７に対して補正抵抗を、選択比率を変えて付加することにより、第１の実施形態と同様に、出力回路２６＿ｉとゲートラインとの間の配線１０７における配線抵抗の差を軽減でき、更に境界領域での配線抵抗の変化をなだらかにすることができる。また、配線抵抗の差を軽減し、また変化をなだらかにできることにより、ゲートラインの入り口（配線１０７との接続点）における走査信号電圧Ｖｇのゲートライン毎の電圧差をなくし、電圧差をなだらかにすることができるので、液晶表示装置１の表示品質の向上を、とくに境界領域での表示品質の向上を図ることができる。
　以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
　例えば、出力回路２６＿ｉにおけるＣＲ回路の抵抗の材質については、配線１０７と同じ材質、例えばアルミニウム等であってもよいし、配線１０７とは異なる多結晶シリコン等であってもよい。抵抗の材質は、ソースドライバＩＣ２５又はゲートドライバＩＣ２６に使用されている材質に合わせることができる。また、抵抗の形態は、直線の形態であっても、屈曲した形態であってもよく、ソースドライバＩＣ２５又はゲートドライバＩＣ２６に通常使用されている形態に合わせることができる。
　また、先行技術文献では抵抗を集積回路側において引き出し配線（本願での配線１０６）各々に付加している例も記載されているが、本願ではＣＲ回路で選択できるようにするので、配線１０６各々に対応して、配線１０７の抵抗値に応じた抵抗値を有する抵抗を準備する必要はない。そのため、集積回路（ソースドライバＩＣ２５又はゲートドライバＩＣ２６）側に設ける抵抗の種類を少ないものとし、これを上述のように選択することができる。
　また、第１の実施形態においてはゲートドライバＩＣ２６に、第２の実施形態においてはソースドライバＩＣ２５に本願発明を適用する例についてそれぞれ説明したが、ゲートドライバＩＣ２６とソースドライバＩＣ２５との両方に本願発明を適用してもよい。
　また、第３の実施形態においては、ゲートドライバＩＣについて説明したが、この内容は、図１に示すソースドライバＩＣについても当てはまるものである。すなわち、１フレーム毎、或いは複数のフレームにおいてＣＲ回路の切り替えを行なうこと、また、複数のフレームにおいて選択比率を変えてＣＲ回路の切り替えを行なうことを、ソースドライバＩＣに適用してもよい。
　また、上記各実施形態の説明での階調信号電圧は、モノクロのみならずカラーの場合も含まれることは言うまでもない。
　さらに、上記各実施形態の説明では、液晶表示装置を例にとって説明したが、本願発明は有機ＥＬ（Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置など表示装置全般に適用できる。
　本発明は、表示駆動装置及び表示装置に好適に適用できる。
　１…液晶表示装置、１１…ＴＦＴ基板、１２…対向基板、１３…液晶層、１４，１８…ガラス基板、１５…カラーフィルタ層、１６…シール部材、２４…ＳＯＦ、２５…ソースドライバＩＣ、２６，２６ａ…ゲートドライバＩＣ、２６＿ｉ…出力回路、３１…表示領域、３２…非表示領域、４０…調整回路、４１…ゲートドライバ、４２…デマルチプレクサ、４３…マルチプレクサ、４４，４５，４６…ＣＲ回路、４５Ｒ，４６Ｒ１，４６Ｒ２…抵抗、４５Ｃ，４６Ｃ１，４６Ｃ２，Ｃｓ，ＣＬＣＤ…容量、５１…ＴＦＴ、５２…画素電極、５３…対向電極、５４，５５…電極、１０４，１０５，１０６，１０７…配線、１０９…配線基板、１１０…フレキシブル基板、２００…制御装置、２００ａ…制御用ＩＣ

Claims (7)

  1. 　自身の出力配線のピッチがこの出力配線に接続される液晶パネルの画素ピッチよりも幅の狭い表示駆動装置であって、
    　ゲート配線と信号配線とがマトリクス構造の前記液晶パネルのゲート配線または信号配線に一端がつながる各引き出し配線の他端にドライバ出力段が接続される出力回路を設け、
    　複数の前記出力回路のドライバ出力段と、前記各引き出し配線との間に、前記各引き出し配線の配列方向に対応した配線抵抗の変化を補正する調整回路をそれぞれ設けたことを特徴とする表示駆動装置。
  2. 　前記調整回路各々は、前記各引き出し配線の配列方向に対応した配線抵抗の変化に応じて抵抗値が設定された抵抗を複数並列に並べた抵抗回路と、
    　前記抵抗回路の複数の抵抗のうちの１つの抵抗を選択して、複数の前記出力回路のドライバ出力段と、前記各引き出し配線との間を電気的に接続する選択回路と、を有する
    　ことを特徴とする請求項１に記載の表示駆動装置。
  3. 　前記選択回路の入力は固定され、
    　前記各引き出し配線の配列方向に対応した配線抵抗の変化を、複数の前記出力回路のドライバ出力段のうち中央のドライバ出力段からの距離に応じて複数の領域に分割し、分割した領域に対応して前記抵抗回路の抵抗値が設定され、
    　前記抵抗回路の複数の抵抗のうちの１つの抵抗が、中央のドライバ出力段からの距離に応じて選択される
    　ことを特徴とする請求項２に記載の表示駆動装置。
  4. 　前記選択回路の入力に対して選択信号を出力する制御用装置を備え、
    　前記選択回路の入力には前記制御用装置から選択信号が入力され、
    　前記抵抗回路の複数の抵抗のうちの２以上の抵抗が、中央のドライバ出力段からの距離に応じて選択されることを特徴とする請求項３に記載の表示駆動装置。
  5. 　分割した複数の領域の各境界から予め設定された所定の境界領域内にある出力回路においては、分割した領域のうち互いに境界を挟んで隣接する領域各々に対応して設定される２つの抵抗のうち、自身が属する領域に対応して設定される抵抗と、隣接する領域に対応して設定される抵抗とが、前記液晶パネルの１フレームの表示毎に、交互に選択されることを特徴とする請求項４に記載の表示駆動装置。
  6. 　前記液晶パネルの複数のフレームの表示において、
    　分割した複数の領域の各境界から予め設定された所定の境界領域内にある出力回路においては、分割した領域のうち互いに境界を挟んで隣接する領域各々に対応して設定される２つの抵抗のうち、自身が属する領域に対応して設定される抵抗が選択される比率が境界に近づくにつれて低くなり、一方、隣接する領域に対応して設定される抵抗が選択される比率が境界に近づくにつれて高くなることを特徴とする請求項４に記載の表示駆動装置。
  7. 　請求項１から請求項６のいずれか記載の表示駆動装置を液晶パネルに実装することを特徴とする表示装置。
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