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WO2013018589A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

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Publication number
WO2013018589A1
WO2013018589A1 PCT/JP2012/068737 JP2012068737W WO2013018589A1 WO 2013018589 A1 WO2013018589 A1 WO 2013018589A1 JP 2012068737 W JP2012068737 W JP 2012068737W WO 2013018589 A1 WO2013018589 A1 WO 2013018589A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductivity type
power supply
type well
conductivity
wiring
Prior art date
Application number
PCT/JP2012/068737
Other languages
English (en)
French (fr)
Inventor
石橋　孝一郎
Original Assignee
国立大学法人電気通信大学
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 国立大学法人電気通信大学 filed Critical 国立大学法人電気通信大学
Publication of WO2013018589A1 publication Critical patent/WO2013018589A1/ja

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor integrated circuit device having a CMOS structure.
  • CMOS Complementary Metal Oxide Semiconductor, hereinafter the same
  • LSI Large Scale Integration
  • Non-Patent Document 1 describes a microprocessor manufactured in a 0.2 ⁇ m CMOS technology for a MOSFET (Metal Oxide Semiconductor Field Effect Transistor, etc.) when the microprocessor is on standby. It is described that the leakage current during standby can be reduced by about three orders of magnitude by applying a substrate bias.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a standard cell composed of MOSFETs for applying a substrate bias a layout of a switch cell for controlling the application of the substrate bias (see FIG. 5), and a power source by arranging a collection of cells.
  • a layout showing the wiring of the substrate bias is described.
  • Non-Patent Document 1 since a metal wiring layer for applying a substrate bias is arranged in each standard cell, it is possible to reduce the impedance of the substrate bias and to apply a stable substrate bias. .
  • Patent Document 1 discloses that a well contact for applying a substrate bias is arranged in a place other than a standard cell, and metal wiring for applying the substrate bias to the standard cell is provided. Techniques that do not insert are described.
  • Non-Patent Document 1 has a problem that the occupied area becomes large when standard cells are arranged due to the following two factors.
  • the first factor is that since the power supply wiring and the substrate bias wiring in the standard cell are constituted by the first metal wiring layer (M1), each wiring requires a predetermined area.
  • the second factor is that the standard cells must be arranged between the switch cells arranged at intervals of 200 ⁇ m. Therefore, the standard cells having various widths cannot be arranged at the maximum between the switch cells. An area where the standard cell is not arranged is generated between the switch cells arranged in (1).
  • the present invention has been made in view of the above points, and an object thereof is to provide a semiconductor integrated circuit device capable of stably applying a substrate bias in a small area.
  • the semiconductor integrated circuit device is a semiconductor integrated circuit device having a CMOS structure including a first conductivity type MOSFET and a second conductivity type MOSFET, wherein a second conductivity type well and a drain and a source are formed in the second conductivity type well.
  • the first conductivity type MOSFET, the second conductivity type diffusion layer formed in the second conductivity type well, and the second conductivity type diffusion layer are provided on the first conductivity type MOSFET.
  • the second conductivity type The diffusion layer is a power supply layer for applying a substrate bias to the first conductivity type well and the second conductivity type well, respectively, and the first conductivity type diffusion layer and the second power supply line are interlayer insulating layers.
  • the second conductive type diffusion layer and the first power supply line are arranged in parallel with each other through an interlayer insulating layer. In addition, it is a requirement that at least a portion overlaps in plan view.
  • a semiconductor integrated circuit device capable of stably applying a substrate bias in a small area can be provided.
  • FIG. 1 is a circuit diagram illustrating a semiconductor integrated circuit device according to a first embodiment
  • 1 is a plan view illustrating a semiconductor integrated circuit device according to a first embodiment
  • It is sectional drawing which follows the AA line of FIG. 1B.
  • It is sectional drawing which follows the BB line of FIG. 1B.
  • FIG. 1C of 1st Embodiment in 2nd Embodiment.
  • FIG. 1D of 1st Embodiment in 2nd Embodiment.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor integrated circuit device according to Modification 1 of the second embodiment.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor integrated circuit device according to Modification 2 of the second embodiment.
  • FIG. 6 is a plan view illustrating a semiconductor integrated circuit device according to a third embodiment; FIG. It is sectional drawing which follows the CC line of FIG. 5A. It is sectional drawing which follows the DD line
  • inverter circuit logic inversion circuit
  • the present invention is not limited to this, and the present invention is applied to a semiconductor integrated circuit device having a CMOS structure other than the inverter circuit. Is also widely applicable.
  • FIG. 1A is a circuit diagram illustrating the semiconductor integrated circuit device according to the first embodiment.
  • a semiconductor integrated circuit device 1 is a semiconductor integrated circuit device having a CMOS structure including an N-type MOSFET 10 and a P-type MOSFET 20, and has a function as an inverter circuit.
  • the first conductivity type is N-type or P-type
  • the second conductivity type is P-type or N-type opposite to the first conductivity type.
  • the ground wiring 16 (Vss) is connected to the source S 1 of the N-type MOSFET 10 .
  • the substrate wiring 12 (Vbn) is a wiring for applying a substrate bias to the N-type MOSFET 10 and is connected to the back gate B 1 of the N-type MOSFET 10 .
  • the power supply wiring 26 (Vdd) is connected to the source S 2 of the P-type MOSFET 20 .
  • the substrate wiring 22 (Vbp) is a wiring for applying a substrate bias to the P-type MOSFET 20, and is connected to the back gate B 2 of the P-type MOSFET 20 .
  • the input terminal 31 is an input terminal of the inverter circuit, and is connected to the gate G 1 of the N-type MOSFET 10 and the gate G 2 of the P-type MOSFET 20 .
  • the output terminal 32 is an output terminal of the inverter circuit, and is connected to the drain D 1 of the N-type MOSFET 10 and the drain D 2 of the P-type MOSFET 20 .
  • the voltages applied to the ground wiring 16, the power supply wiring 26, the substrate wiring 12, and the substrate wiring 22 can be determined as appropriate. For example, 0 v, 0.5 to 1.0 v, +0.5 to ⁇ 3.3 v, and It can also be changed to be 0 to 3.8v.
  • FIG. 1B is a plan view illustrating the semiconductor integrated circuit device according to the first embodiment.
  • 1C is a cross-sectional view taken along the line AA in FIG. 1B.
  • 1D is a cross-sectional view taken along line BB in FIG. 1B.
  • the ground wiring 16, the power supply wiring 26, the input terminal 31, and the output terminal 32 are drawn transparently, and the lower layer is seen through.
  • the substrate wirings 12 and 22 are shown in a satin pattern.
  • the N-type MOSFET 10 and the P-type MOSFET 20 are arranged so as to be adjacent to each other in the YY direction in plan view (viewed from the ZZ direction in FIG. 1C or FIG. 1D). ing.
  • a source electrode 13 and a drain electrode 14 are arranged at predetermined intervals in the XX direction near the upper surface (surface on the gate electrode 15 side) of the P-type well 11 containing a low-concentration P-type impurity. It is installed.
  • An isolation layer 33 is formed on one side of each of the source electrode 13 and the drain electrode 14.
  • a gate electrode 15 is provided at a position overlapping a channel region sandwiched between the source electrode 13 and the drain electrode 14 via a gate insulating film (not shown).
  • the P-type well 11, the source electrode 13, the drain electrode 14, and the gate electrode 15 correspond to the back gate B 1 , the source electrode S 1 , the drain electrode D 1 , and the gate electrode G 1 shown in FIG. 1A, respectively.
  • substrate wiring 12 is provided in the XX direction on the side near the top surface of the P-type well 11 and not adjacent to the N-type well 21.
  • the substrate wiring 12 is formed of a P-type diffusion layer containing a P-type impurity having a concentration higher than that of the P-type well 11 in order to fix the potential of the P-type well 11. Further, a low resistance material such as metal silicide may be formed on the surface of the diffusion layer. That is, the substrate wiring 12 is a power feeding layer for applying a substrate bias to the P-type well 11.
  • a ground wiring 16 is provided in the XX direction via an interlayer insulating layer (not shown).
  • the ground wiring 16 extends to the source electrode 13 side (in the YY direction) and is connected to the source electrode 13 through a through wiring 16x that penetrates an interlayer insulating layer (not shown).
  • the ground wiring 16 and the through wiring 16x can be formed of a metal such as copper (Cu) or tungsten (W), for example.
  • the ground wiring 16 is an upper layer of the substrate wiring 12, and the substrate wiring 12 and the ground wiring 16 are arranged in parallel to each other through an interlayer insulating layer (not shown). In order to reduce the area of the semiconductor integrated circuit device 1, it is preferable that at least a part of the substrate wiring 12 and the ground wiring 16 overlap in plan view. More preferably, the substrate wiring 12 and the ground wiring 16 all overlap in plan view.
  • the substrate wiring 12 and the ground wiring 16 are each formed in a substantially linear shape in the XX direction, but either one or both may include a portion that is not linear. Further, the substrate wiring 12 and the ground wiring 16 may have the same width (YY direction) or different widths. For example, in order to stabilize the power supply, the width of the ground wiring 16 can be made larger than the width of the substrate wiring 12, and the substrate wiring 12 can be arranged at a position overlapping the ground wiring 16 in plan view.
  • parallel means approximately parallel and does not mean strictly parallel. Therefore, the semiconductor integrated circuit device according to the first embodiment may be deviated from parallelism within a range that does not substantially impair the predetermined effect.
  • a source electrode 23 and a drain electrode 24 are arranged in parallel at a predetermined interval in the XX direction near the upper surface (surface on the gate electrode 25 side) of the N-type well 21 containing a low-concentration N-type impurity. It is installed.
  • An isolation layer 33 is formed on one side of each of the source electrode 23 and the drain electrode 24.
  • a gate electrode 25 is provided at a position overlapping the channel region sandwiched between the source electrode 23 and the drain electrode 24 via a gate insulating film (not shown).
  • the N-type well 21, the source electrode 23, the drain electrode 24, and the gate electrode 25 correspond to the back gate B 2 , the source electrode S 2 , the drain electrode D 2 , and the gate electrode G 2 shown in FIG. 1A, respectively.
  • substrate wiring 22 is provided in the XX direction near the upper surface of the N-type well 21 and on the side not adjacent to the P-type well 11.
  • the substrate wiring 22 is formed of an N-type diffusion layer containing an N-type impurity at a concentration higher than that of the N-type well 21 in order to fix the potential of the N-type well 21. That is, the substrate wiring 22 is a power feeding layer for applying a substrate bias to the N-type well 21.
  • a power supply wiring 26 is provided in the XX direction via an interlayer insulating layer (not shown).
  • the power supply wiring 26 extends to the source electrode 23 side (in the YY direction) and is connected to the source electrode 23 through a through wiring 26x that penetrates an interlayer insulating layer (not shown).
  • the power supply wiring 26 and the through wiring 26x can be formed of a metal such as copper (Cu) or tungsten (W), for example.
  • the power supply wiring 26 is an upper layer of the substrate wiring 22, and the substrate wiring 22 and the power supply wiring 26 are arranged in parallel to each other through an interlayer insulating layer (not shown). In order to reduce the area of the semiconductor integrated circuit device 1, it is preferable that at least a part of the substrate wiring 22 and the power supply wiring 26 overlap in plan view. It is more preferable that the substrate wiring 22 and the power supply wiring 26 are all overlapped in plan view.
  • the substrate wiring 22 and the power supply wiring 26 are each formed in a substantially linear shape in the XX direction, but either one or both may include a portion that is not linear. Further, the substrate wiring 22 and the power supply wiring 26 may have the same width (YY direction) or different widths. For example, in order to stabilize power supply, the width of the power supply wiring 26 can be made larger than the width of the substrate wiring 22, and the substrate wiring 22 can be arranged at a position overlapping the power supply wiring 26 in plan view.
  • An input terminal 31 and an output terminal 32 are provided on the upper surfaces of the P-type well 11 and the N-type well 21 via an interlayer insulating layer (not shown).
  • the input terminal 31 is connected to the gate electrodes 15 and 25 through a through wiring 31x that passes through an interlayer insulating layer (not shown).
  • the output terminal 32 is connected to the drain electrodes 14 and 24 through a through wiring 32x that passes through an interlayer insulating layer (not shown).
  • the ground wiring 16 is a typical example of the first power supply line according to the present invention.
  • the substrate wiring 12 is a typical example of the second conductivity type diffusion layer according to the present invention.
  • the power supply wiring 26 is a typical example of the second power supply line according to the present invention.
  • the substrate wiring 22 is a typical example of the first conductivity type diffusion layer according to the present invention.
  • the substrate wiring 12 is formed by the P-type diffusion layer containing P-type impurities at a higher concentration than the P-type well 11 in the vicinity of the upper surface of the P-type well 11.
  • the ground wiring 16 is arranged in parallel to the substrate wiring 12 via an interlayer insulating layer (not shown).
  • a substrate wiring 22 is formed by an N-type diffusion layer containing an N-type impurity at a concentration higher than that of the N-type well 21 in the vicinity of the upper surface of the N-type well 21 and an interlayer insulating layer (not shown) is formed as the power supply wiring 26.
  • the substrate wiring 12 and the ground wiring 16 are at least partially overlapped in plan view, and the substrate wiring 22 and the power supply wiring 26 are at least partially overlapped in plan view.
  • the distance between the portion of the P-type well 11 below the gate electrode 15 and the substrate wiring 12 can be shortened. Further, in the P-type MOSFET 20, the distance between the portion of the N-type well 21 below the gate electrode 25 and the substrate wiring 22 can be shortened.
  • the respective impedances of the substrate wirings 12 and 22 can be reduced, and the N-type MOSFET 10 (the portion under the gate electrode 15 of the P-type well 11) and the P-type MOSFET 20 (the gate electrode 25 of the N-type well 21).
  • a substrate bias can be stably applied to each of the lower portions. Further, an extra wiring area for applying the substrate bias is not necessary, and the substrate bias can be applied in a small area. That is, a semiconductor integrated circuit device capable of stably applying a substrate bias in a small area can be provided.
  • FIG. 2A is a diagram corresponding to FIG. 1C of the first embodiment in the second embodiment.
  • FIG. 2B is a diagram corresponding to FIG. 1D of the first embodiment in the second embodiment. Since the circuit diagram and the plan view are the same as those in the first embodiment, the illustration is omitted.
  • the semiconductor integrated circuit according to the first embodiment is that the N-type MOSFET 10A and the P-type MOSFET 20A are formed on a thin film oxide film of SOI. This is different from the apparatus 1 (see FIGS. 1B to 1D).
  • the oxide film 17 is a thin insulating film constituting the SOI.
  • the oxide film 17 is provided at least between the P-type well 11 and the source and drain electrodes 13 and 14.
  • the oxide film 17 is not provided between the P-type well 11 and the substrate wiring 12.
  • the oxide film 27 is a thin insulating film constituting the SOI.
  • the oxide film 27 is provided at least between the N-type well 21 and the source electrode 23 and the drain electrode 24.
  • the oxide film 27 is not provided between the N-type well 21 and the substrate wiring 22.
  • the oxide films 17 and 27 can be made of SiO 2 , for example.
  • the thicknesses of the oxide films 17 and 27 are determined from the substrate wirings 12 and 22, respectively, by the N-type MOSFET 10A (the portion under the gate electrode 15 of the P-type well 11) and the P-type MOSFET 20A (the gate electrode 25 of the N-type well 21). Can be determined as appropriate within a range in which the substrate bias can be applied to the lower portion), but can be about 10 nm, for example.
  • the oxide film 17 is a typical example of the first insulating film according to the present invention.
  • the oxide film 27 is a typical example of the second insulating film according to the present invention.
  • the N-type MOSFET 10A and the P-type MOSFET 20A are formed on the SOI thin film substrate. Even in such a structure, the oxide films 17 and 27 of the P-type well 11 and the N-type well 21 are respectively reduced by sufficiently reducing the thicknesses of the oxide films 17 and 27 (for example, about 10 nm). By applying a substrate bias to the upper region via the substrate wirings 12 and 22, the characteristics of the N-type MOSFET 10A and the P-type MOSFET 20A can be controlled.
  • the threshold values of the MOSFET 10A and the P-type MOSFET 20A can be varied.
  • the oxide films 17 and 27 are each an insulating film, a leak current due to application of a substrate bias does not occur. Therefore, the power consumption of the semiconductor integrated circuit device 1A can be reduced.
  • the substrate wiring 12 made of the P-type diffusion layer and the substrate wiring 22 made of the N-type diffusion layer in the region where the oxide films 17 and 27 of the P-type well 11 and the N-type well 21 are not formed are provided.
  • Modification 1 of the second embodiment shows another example using an SOI substrate.
  • the description of the same components as those of the already described embodiment is omitted.
  • FIG. 3 is a cross-sectional view illustrating a semiconductor integrated circuit device according to Modification 1 of the second embodiment.
  • an N-type MOSFET 10A is formed on a P-type substrate 11A
  • an N-type well 21 is formed on a P-type substrate 11A.
  • the point that the P-type MOSFET 20A is formed in the N-type well 21 is different from the semiconductor integrated circuit device 1A (see FIGS. 2A and 2B).
  • the N-type MOSFET 10A is directly formed on the semiconductor substrate (P-type substrate 11A), and the same semiconductor substrate (P-type substrate 11A) is formed.
  • the P-type MOSFET 20A is formed via the N-type well 21, the same effects as those of the second embodiment can be obtained even in such a structure.
  • the second modification of the second embodiment shows an example in which a plurality of N-type MOSFETs and P-type MOSFETs are formed on an SOI substrate, and a substrate bias is individually applied to the MOSFETs.
  • the description of the same components as those of the already described embodiment is omitted.
  • FIG. 4 is a cross-sectional view illustrating a semiconductor integrated circuit device according to Modification 2 of the second embodiment.
  • an N-type MOSFET 10A is formed in the P-type well 11
  • a P-type MOSFET 20A is formed in the N-type well 21.
  • an N-type well 41 is provided below the P-type well 11 and the N-type well 21 (at a position deeper than the P-type well 11 and the N-type well 21). 49 is different from the semiconductor integrated circuit device 1A (see FIGS. 2A and 2B).
  • N-type well 21 1 is independent from the N-type well 21 3 (being insulated )
  • the N-type wells 21 1 and 21 2 are connected by an N-type well 41 1 .
  • the N-type well 21 1 and 21 3 which are independent, each individual substrate bias is applied It is possible.
  • the substrate wiring 12 1 and the substrate wiring 12 2, respectively separate substrate bias can be applied.
  • the substrate wiring 22 1 and the substrate wiring 22 2, respectively separate substrate bias can be applied.
  • the P-type well 11 1 in which the N-type MOSFET 10A is formed is formed at a deeper position than the P-type well 11 1 .
  • the N-type well 41 1 is electrically isolated from the P-type well 11 2 other N-type MOSFET10B is formed.
  • N-type well 21 1 P-type MOSFET20A is formed, N-type well 21 by N-type well 41 1 formed at a position deeper than 1, other N-type well P-type MOSFET20B are formed 21 2 And are electrically connected.
  • semiconductor integrated circuit device 1C according to the second modification of the second embodiment also has the same effect as the semiconductor integrated circuit device 1A according to the second embodiment.
  • the third embodiment shows an example in which a plurality of standard cells are arranged adjacent to each other.
  • the description of the same components as those of the already described embodiments is omitted.
  • FIG. 5A is a plan view illustrating a semiconductor integrated circuit device according to the third embodiment.
  • FIG. 5B is a cross-sectional view taken along the line CC of FIG. 5A.
  • FIG. 5C is a cross-sectional view taken along the line DD of FIG. 5A.
  • FIG. 5D is a cross-sectional view taken along line EE of FIG. 5A.
  • the P-type well 11 and the N-type well 21 are the S0 layer
  • the metal wiring layer disposed on the S0 layer via the interlayer insulating layer (not shown) is the M1 layer
  • the interlayer insulating layer is the interlayer insulating layer.
  • the metal wiring layer disposed on the M1 layer via the (not shown) is the M2 layer
  • the metal wiring layer disposed on the M2 layer via the interlayer insulating layer (not shown) is the M3 layer.
  • ... (M1) or the like, and the layers in which guided are formed are indicated.
  • FIG. 5A for convenience, the ground wiring 16, the power supply wiring 26, the input terminal 31, and the output terminal 32 are drawn transparently and the lower layer is seen through.
  • the substrate wirings 12 (S0) and 22 (S0) are shown in a satin pattern.
  • a plurality of standard cells are arranged adjacent to each other. Specifically, three inverter cells 51 are arranged adjacent to each other, and a high booster cell 52 is arranged adjacent to the inverter cells 51. A tap cell 53 is disposed adjacent to the high booster cell 52.
  • the inverter cell 51 and the high booster cell 52 having a width (XX direction) wider than the inverter cell 51 are arranged as the standard cells, but the present invention is not limited to this.
  • the N-type MOSFET 10 and the P-type MOSFET 20 are shown only in one inverter cell 51 as a representative, and the illustration of the other inverter cells 51 is omitted.
  • a set of N-type MOSFET and P-type MOSFET adjacent to each other in YY direction is changed to YY direction.
  • the substrate wirings 12 (S0) of the standard cells are arranged adjacent to each other, so that the substrate wirings 12 (S0) of the standard cells can be easily connected to each other. can do.
  • the substrate wirings 22 (S0) of the standard cells are arranged adjacent to each other, the substrate wirings 22 (S0) of the standard cells can be easily connected to each other.
  • a flip-flop cell, a NAND cell, an inverter cell with a wide gate width, or the like can be arranged in the high booster cell 52.
  • the substrate wiring 12 (M2), the ground wiring 16 (M2), the substrate wiring 22 (M2), and the power wiring 26 (M2), which are power supply trunk lines, are metal wiring layers M2, respectively. It is formed in the Y direction in the layer. These four power trunks can be formed on top of any standard cell. In the present embodiment, an example is shown in which four power supply trunks are formed above the high booster cell 52.
  • the ground wiring 16 (M2) which is one of the power supply trunk lines, is connected to the ground wiring 16 (M1) of the high booster cell 52 on the high booster cell 52 by the through wiring 54.
  • the power supply wiring 26 (M2) which is one of the power supply trunk lines is connected to the power supply wiring 26 (M1) of the high booster cell 52 on the high booster cell 52 by the through wiring 55.
  • the substrate wiring 12 (M2) which is one of the power supply trunk lines, includes the through wiring 56, the metal wiring 57 (M3), the through wiring 58 1 , the metal wiring 57 (M2), the through wiring 58 2 , and the metal wiring 57 (M1). ), and via the through wiring 58 3, and is connected to the P-type diffusion layer 59 containing a P-type impurity of high concentration of tap cell 53 (S0). Further, the P-type diffusion layer 59 (S0) is connected to the substrate wiring 12 (S0) in the tap cell 53.
  • the substrate wiring 22 (M2) which is one of the power supply trunk lines includes a through wiring 66, a metal wiring 67 (M3), a through wiring 68 1 , a metal wiring 67 (M2), a through wiring 68 2 , a metal wiring 67 ( M1), and via the through wiring 683 is connected to the N-type diffusion layer 69 containing N-type impurity of high concentration of tap cell 53 (S0). Further, the N-type diffusion layer 69 (S0) of the tap cell 53 is connected to the substrate wiring 22 (S0) in the tap cell 53.
  • the tap cell 53 can be inserted at any position between adjacent standard cells (any position between a plurality of sets of N-type MOSFET 10 and P-type MOSFET 20).
  • an M4 layer (metal wiring layer) is disposed on the M3 layer via an interlayer insulating layer (not shown), and the substrate wiring 12 (M2), the ground wiring 16 (M2), and the substrate wiring 22 ( M2) and all or part of the power supply wiring 26 (M2) may be formed in the Y direction in the M4 layer.
  • the ground wiring 16 (M2) is a typical example of the first power supply trunk line according to the present invention.
  • the substrate wiring 12 (M2) is a typical example of the first substrate bias trunk line according to the present invention.
  • the power supply wiring 26 (M2) is a typical example of the second power supply trunk line according to the present invention.
  • the substrate wiring 22 (M2) is a typical example of the second substrate bias trunk line according to the present invention.
  • FIG. 6 is a diagram showing an example in which a large number of cells having different sizes are arranged adjacent to each other in the semiconductor integrated circuit device according to the third embodiment. As shown in FIG. 6, by arranging the power supply trunk lines at a predetermined interval, a large number of cells having different sizes can be arranged adjacent to each other in the XX direction and the YY direction.
  • the connection from the substrate wirings 12 (M2) and 22 (M2), which are power supply trunk lines, to the tap cell 53 is performed through metal wirings 57 (M3) and 67 (M3) which are substantially orthogonal to the power supply trunk lines, respectively.
  • the tap cell 53 can be arranged at an arbitrary position rather than below the power supply trunk line.
  • standard cells a combination of an N-type MOSFET and a P-type MOSFET
  • the tap cell 53 can be arranged adjacent to the standard cell.
  • semiconductor integrated circuit device 1D according to the third embodiment also has the same effects as the semiconductor integrated circuit device 1 according to the first embodiment.
  • the effect of the present application will be described in more detail.
  • the area of the semiconductor integrated circuit device can be reduced.
  • the first effect of reducing the size of the standard cell itself for example, the first embodiment and the second embodiment
  • the case where cells of different sizes are arranged adjacent to each other
  • a second effect for example, the third embodiment
  • a case where the present application is applied to a technology having a minimum dimension of 65 nm will be described as an example with specific numerical examples.
  • the minimum dimension is applied to the gate length, but the metal wiring interval is usually about 0.2 ⁇ m minimum. That is, the design grid length is about 0.2 ⁇ m.
  • the standard cell height is typically 9 grids. Therefore, the height of the standard cell is 1.8 ⁇ m.
  • the substrate wiring (substrate wiring) for applying a substrate bias if a wiring (substrate wiring) for applying a substrate bias is to be drawn, the substrate wiring (substrate bias Vbp) of the P-type MOSFET and the N-type MOSFET for each substrate wiring (substrate bias Vbn), one extra wiring is required for each. Therefore, the height of the standard cell is 1.8 ⁇ m to 2.2 ⁇ m.
  • the height of the standard cell is 1.8 ⁇ m. That is, the area reduction effect of the standard cell size in the present application is about 18% (first effect).
  • tap cells for applying a substrate bias are installed every 200 ⁇ m in the 0.2 ⁇ m technology. If this is replaced with 65 nm technology, it is necessary to place tap cells about every 65 ⁇ m.
  • a standard cell having a large circuit scale such as a flip-flop with a scanning function may have a cell width of about 10 ⁇ m. For example, if cells having a cell width of 10 ⁇ m are arranged in a 65 ⁇ m area between adjacent tap cells, six cells are arranged to have a remainder of 5 ⁇ m, so this 5 ⁇ m area becomes a waste area where no cells are placed. Therefore, about 8% of the area is wasted in this example.
  • the standard cell is also arranged in an area overlapping with the area where the power supply trunk line is provided in plan view. Tap cells can be placed adjacent to standard cells. For this reason, in the present application, the above-described waste area does not occur, so that there is an area reduction effect of about 8% (second effect).
  • CMOS circuit In a CMOS circuit, generally, as the chip area increases, the wiring becomes longer, and as a result, the wiring capacity increases. When the wiring capacity increases, the charging / discharging current of the wiring increases or the operation speed of the circuit becomes slow. In the present application, there is an area reduction effect of about 26%, so that low power and high speed equivalent to that are expected. In addition, the reduction of the area increases the number of non-defective chips acquired per wafer and reduces the manufacturing cost per chip, which is very significant industrially.
  • the substrate bias can be stably applied in the present application. This effect will also be described with specific numerical examples.
  • the substrate of the P-type MOSFET is fixed to the power supply potential, and the substrate of the N-type MOSFET is fixed to the ground potential.
  • a tap cell method is used in which the substrate potential is not fixed for each standard cell, and the substrate potential is fixed at a certain interval. In the tap cell method, since it is not necessary to fix the substrate potential for each standard cell, the area of the diffusion layer for fixing the substrate potential can be saved.
  • the substrate potential is fixed through a well resistance having a sheet resistance of about 1 K ohm / ⁇ , and thus the variation in the substrate potential increases accordingly.
  • the substrate potential fluctuates by about 30% of the power supply voltage due to a change in the drain current of the CMOS.
  • the fluctuation in the substrate potential is expected to reduce the operating speed by about 8% to 9%.
  • each substrate wiring is formed of a P-type diffusion layer and an N-type diffusion layer. Since the sheet resistance of each of the P-type diffusion layer and the N-type diffusion layer is about 10 ohms / square or less, it is possible to reduce the fluctuation of the substrate potential by two orders of magnitude compared to the conventional one, and as a result, the operation speed is lowered. It can be almost eliminated. That is, according to the present application, the substrate bias can be applied more stably than in the prior art, and the operation speed can be increased by about 8% to 9% compared to the prior art.

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Abstract

　本半導体集積回路装置は、第１導電型ＭＯＳＦＥＴ及び第２導電型ＭＯＳＦＥＴを含むＣＭＯＳ構造の半導体集積回路装置であって、第２導電型ウェルと、前記第２導電型ウェルにドレイン及びソースが形成された前記第１導電型ＭＯＳＦＥＴと、前記第２導電型ウェルに形成された第２導電型拡散層と、前記第２導電型拡散層の上層に設けられ、前記第１導電型ＭＯＳＦＥＴに第１電位を供給する第１電源線と、第１導電型ウェルと、前記第１導電型ウェルにドレイン及びソースが形成された前記第２導電型ＭＯＳＦＥＴと、前記第１導電型ウェルに形成された第１導電型拡散層と、前記第１導電型拡散層の上層に設けられ、前記第１導電型ウェルに第２電位を供給する第２電源線と、を有し、前記第１導電型拡散層及び前記第２導電型拡散層は、それぞれ前記第１導電型ウェル及び前記第２導電型ウェルに基板バイアスを印加するための給電層であり、前記第１導電型拡散層と前記第２電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複しており、前記第２導電型拡散層と前記第１電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複している。

Description

半導体集積回路装置
　本発明は、ＣＭＯＳ構造の半導体集積回路装置に関する。
　近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor、以下同様）基板バイアス技術は、ＬＳＩ（Large Scale Integration、以下同様）の高速低電力化を実現するための回路技術として知られている。
　ＣＭＯＳ基板バイアス技術の一例を挙げると、非特許文献１には、０．２μｍＣＭＯＳ技術において製作されたマイクロプロセッサであって、マイクロプロセッサの待機時にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、以下同様）に対して基板バイアスを印加することによって、待機時のリーク電流を約３桁低減できることが記載されている。
　具体的には、基板バイアスを印加するためのＭＯＳＦＥＴから構成される標準セルと、基板バイアスの印加を制御するためのスイッチセルのレイアウト（Ｆｉｇ．５参照）や、セルの集合体を並べて電源と基板バイアスの配線を示したレイアウト（Ｆｉｇ．６参照）等が記載されている。
　非特許文献１に記載されたレイアウトでは、各標準セルに基板バイアス印加のための金属配線層が配置されているため、基板バイアスのインピーダンスを低くすることが可能となり、安定した基板バイアスを印加できる。
　ＣＭＯＳ基板バイアス技術の他の例を挙げると、特許文献１には、基板バイアスを印加するためのウェルコンタクトを標準セル以外の場所に配置し、標準セルに基板バイアスを印加するための金属配線を挿入しない技術が記載されている。
特開２００９－１１７８５８号公報
　しかしながら、非特許文献１の技術では、以下の２つの要因により、標準セルを並べた場合の占有面積が大きくなる問題があった。
　第１の要因は、標準セル内の電源配線と基板バイアスの配線が第１層の金属配線層（Ｍ１）により構成されているため、それぞれの配線に所定の面積が必要になることである。第２の要因は、標準セルを２００μｍ間隔で配置されたスイッチセルの間に配置しなければならないため、様々な幅が存在する標準セルをスイッチセルの間に最満に配置できず、２００μｍ間隔で配置されたスイッチセルの間に標準セルが配置されない領域が発生することである。
　又、特許文献１の技術では、標準セル内のＭＯＳＦＥＴのウェルとウェルコンタクトが離れてしまうために、基板バイアスのインピーダンスが高くなり、結果としてＭＯＳＦＥＴの閾値電圧等の特性が変動して、ＭＯＳＦＥＴの遅延時間が安定しないという問題があった。すなわち、基板バイアスを安定的に印加できないという問題があった。
　本発明は、上記の点に鑑みてなされたものであり、基板バイアスを小面積で安定的に印加することが可能な半導体集積回路装置を提供することを課題とする。
　本半導体集積回路装置は、第１導電型ＭＯＳＦＥＴ及び第２導電型ＭＯＳＦＥＴを含むＣＭＯＳ構造の半導体集積回路装置であって、第２導電型ウェルと、前記第２導電型ウェルにドレイン及びソースが形成された前記第１導電型ＭＯＳＦＥＴと、前記第２導電型ウェルに形成された第２導電型拡散層と、前記第２導電型拡散層の上層に設けられ、前記第１導電型ＭＯＳＦＥＴに第１電位を供給する第１電源線と、第１導電型ウェルと、前記第１導電型ウェルにドレイン及びソースが形成された前記第２導電型ＭＯＳＦＥＴと、前記第１導電型ウェルに形成された第１導電型拡散層と、前記第１導電型拡散層の上層に設けられ、前記第１導電型ウェルに第２電位を供給する第２電源線と、を有し、前記第１導電型拡散層及び前記第２導電型拡散層は、それぞれ前記第１導電型ウェル及び前記第２導電型ウェルに基板バイアスを印加するための給電層であり、前記第１導電型拡散層と前記第２電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複しており、前記第２導電型拡散層と前記第１電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複していることを要件とする。
　開示の技術によれば、基板バイアスを小面積で安定的に印加することが可能な半導体集積回路装置を提供できる。
第１の実施の形態に係る半導体集積回路装置を例示する回路図である。 第１の実施の形態に係る半導体集積回路装置を例示する平面図である。 図１ＢのＡ－Ａ線に沿う断面図である。 図１ＢのＢ－Ｂ線に沿う断面図である。 第２の実施の形態において第１の実施の形態の図１Ｃに相当する図である。 第２の実施の形態において第１の実施の形態の図１Ｄに相当する図である。 第２の実施の形態の変形例１に係る半導体集積回路装置を例示する断面図である。 第２の実施の形態の変形例２に係る半導体集積回路装置を例示する断面図である。 第３の実施の形態に係る半導体集積回路装置を例示する平面図である。 図５ＡのＣ－Ｃ線に沿う断面図である。 図５ＡのＤ－Ｄ線に沿う断面図である。 図５ＡのＥ－Ｅ線に沿う断面図である。 第３の実施の形態に係る半導体集積回路装置において大きさの異なる多数のセルを隣接して配置した例を示す図である。
　以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。なお、以降の各実施の形態及びその変形例ではインバータ回路（論理反転回路）を例示して説明するが、これには限定されず、本発明はインバータ回路以外のＣＭＯＳ構造の半導体集積回路装置にも広く適用可能である。
　〈第１の実施の形態〉
　図１Ａは、第１の実施の形態に係る半導体集積回路装置を例示する回路図である。図１Ａを参照するに、半導体集積回路装置１は、Ｎ型ＭＯＳＦＥＴ１０と、Ｐ型ＭＯＳＦＥＴ２０とを含むＣＭＯＳ構造の半導体集積回路装置であって、インバータ回路としての機能を有する。なお、本願において、第１導電型とはＮ型又はＰ型であり、第２導電型とは第１導電型とは逆導電型のＰ型又はＮ型である。
　図１Ａにおいて、接地配線１６（Ｖｓｓ）は、Ｎ型ＭＯＳＦＥＴ１０のソースＳ１と接続されている。基板配線１２（Ｖｂｎ）は、Ｎ型ＭＯＳＦＥＴ１０に基板バイアスを印加するための配線であり、Ｎ型ＭＯＳＦＥＴ１０のバックゲートＢ１と接続されている。電源配線２６（Ｖｄｄ）は、Ｐ型ＭＯＳＦＥＴ２０のソースＳ２と接続されている。基板配線２２（Ｖｂｐ）は、Ｐ型ＭＯＳＦＥＴ２０に基板バイアスを印加するための配線であり、Ｐ型ＭＯＳＦＥＴ２０のバックゲートＢ２と接続されている。
　入力端子３１（Ｖｉｎ）はインバータ回路の入力端子であり、Ｎ型ＭＯＳＦＥＴ１０のゲートＧ１及びＰ型ＭＯＳＦＥＴ２０のゲートＧ２と接続されている。出力端子３２（Ｖｏｕｔ）はインバータ回路の出力端子であり、Ｎ型ＭＯＳＦＥＴ１０のドレインＤ１及びＰ型ＭＯＳＦＥＴ２０のドレインＤ２と接続されている。
　接地配線１６、電源配線２６、基板配線１２、及び基板配線２２に印加される電圧は適宜決定できるが、例えば、それぞれ０ｖ、０．５～１．０ｖ、＋０．５～－３．３ｖ、及び０～３．８ｖとなるように変化させることもできる。
　図１Ｂは、第１の実施の形態に係る半導体集積回路装置を例示する平面図である。図１Ｃは、図１ＢのＡ－Ａ線に沿う断面図である。図１Ｄは、図１ＢのＢ－Ｂ線に沿う断面図である。なお、図１Ｂにおいて、便宜上、接地配線１６、電源配線２６、入力端子３１、及び出力端子３２を透明に描き、下層を透視している。又、便宜上、基板配線１２及び２２を梨地模様で示している。
　図１Ｂ～図１Ｄを参照するに、Ｎ型ＭＯＳＦＥＴ１０とＰ型ＭＯＳＦＥＴ２０とは、平面視において（図１Ｃ又は図１ＤのＺ－Ｚ方向から視て）、Ｙ－Ｙ方向に隣接するように配置されている。
　Ｎ型ＭＯＳＦＥＴ１０において、低濃度のＰ型不純物を含有するＰ型ウェル１１の上面（ゲート電極１５側の面）近傍にはソース電極１３とドレイン電極１４とがＸ－Ｘ方向に所定の間隔で並設されている。ソース電極１３及びドレイン電極１４のそれぞれの一方の側にはアイソレーション層３３が形成されている。ソース電極１３とドレイン電極１４とに挟持されたチャネル領域にオーバーラップする位置には、ゲート絶縁膜（図示せず）を介して、ゲート電極１５が設けられている。
　なお、Ｐ型ウェル１１、ソース電極１３、ドレイン電極１４、及びゲート電極１５は、それぞれ図１Ａに示すバックゲートＢ１、ソース電極Ｓ１、ドレイン電極Ｄ１、及びゲート電極Ｇ１に対応する。
　平面視において、Ｐ型ウェル１１の上面近傍の、Ｎ型ウェル２１に隣接しない側には、Ｘ－Ｘ方向に基板配線１２が設けられている。基板配線１２は、Ｐ型ウェル１１の電位を固定するために、Ｐ型ウェル１１よりも高濃度のＰ型不純物を含有するＰ型拡散層により形成されている。又、この拡散層の表面には金属シリサイド等の低抵抗材料を形成してもよい。つまり、基板配線１２は、Ｐ型ウェル１１に基板バイアスを印加するための給電層である。
　Ｐ型ウェル１１の上面には、層間絶縁層（図示せず）を介して、Ｘ－Ｘ方向に接地配線１６が設けられている。接地配線１６は、ソース電極１３側に（Ｙ－Ｙ方向に）延在し、層間絶縁層（図示せず）を貫通する貫通配線１６ｘを介して、ソース電極１３と接続されている。接地配線１６や貫通配線１６ｘは、例えば銅（Ｃｕ）やタングステン（Ｗ）等の金属から形成することができる。
　接地配線１６は基板配線１２の上層であり、基板配線１２と接地配線１６とは層間絶縁層（図示せず）を介して互いに平行に配置されている。半導体集積回路装置１を小面積化するためには、基板配線１２と接地配線１６とは、平面視において少なくとも一部が重複していることが好ましい。基板配線１２と接地配線１６とは、平面視において全部が重複していることがより好ましい。
　図１Ｂの例では、基板配線１２及び接地配線１６は、それぞれＸ－Ｘ方向におおよそ直線状に形成されているが、何れか一方又は双方が直線状でない部分を含んでいてもよい。又、基板配線１２及び接地配線１６は、同一の幅（Ｙ－Ｙ方向）であっても、異なる幅であってもよい。例えば、電源供給を安定化させるために、接地配線１６の幅を基板配線１２の幅よりも太くし、平面視において接地配線１６と重複する位置に基板配線１２を配置することができる。
　なお、本願において、平行とはおおよそ平行であることを意味し、厳密に平行であることを意味するものではない。従って、第１の実施の形態に係る半導体集積回路装置としての所定の効果を実質的に損なわない範囲で平行からずれていてもよい。
　Ｐ型ＭＯＳＦＥＴ２０において、低濃度のＮ型不純物を含有するＮ型ウェル２１の上面（ゲート電極２５側の面）近傍にはソース電極２３とドレイン電極２４とがＸ－Ｘ方向に所定の間隔で並設されている。ソース電極２３及びドレイン電極２４のそれぞれの一方の側にはアイソレーション層３３が形成されている。ソース電極２３とドレイン電極２４とに挟持されたチャネル領域にオーバーラップする位置には、ゲート絶縁膜（図示せず）を介して、ゲート電極２５が設けられている。
　なお、Ｎ型ウェル２１、ソース電極２３、ドレイン電極２４、及びゲート電極２５は、それぞれ図１Ａに示すバックゲートＢ２、ソース電極Ｓ２、ドレイン電極Ｄ２、及びゲート電極Ｇ２に対応する。
　平面視において、Ｎ型ウェル２１の上面近傍の、Ｐ型ウェル１１に隣接しない側には、Ｘ－Ｘ方向に基板配線２２が設けられている。基板配線２２は、Ｎ型ウェル２１の電位を固定するために、Ｎ型ウェル２１よりも高濃度のＮ型不純物を含有するＮ型拡散層により形成されている。つまり、基板配線２２は、Ｎ型ウェル２１に基板バイアスを印加するための給電層である。
　Ｎ型ウェル２１の上面には、層間絶縁層（図示せず）を介して、Ｘ－Ｘ方向に電源配線２６が設けられている。電源配線２６は、ソース電極２３側に（Ｙ－Ｙ方向に）延在し、層間絶縁層（図示せず）を貫通する貫通配線２６ｘを介して、ソース電極２３と接続されている。電源配線２６や貫通配線２６ｘは、例えば銅（Ｃｕ）やタングステン（Ｗ）等の金属から形成することができる。
　電源配線２６は基板配線２２の上層であり、基板配線２２と電源配線２６とは層間絶縁層（図示せず）を介して互いに平行に配置されている。半導体集積回路装置１を小面積化するためには、基板配線２２と電源配線２６とは、平面視において少なくとも一部が重複していることが好ましい。基板配線２２と電源配線２６とは、平面視において全部が重複していることがより好ましい。
　図１Ｂの例では、基板配線２２及び電源配線２６は、それぞれＸ－Ｘ方向におおよそ直線状に形成されているが、何れか一方又は双方が直線状でない部分を含んでいてもよい。又、基板配線２２及び電源配線２６は、同一の幅（Ｙ－Ｙ方向）であっても、異なる幅であってもよい。例えば、電源供給を安定化させるために、電源配線２６の幅を基板配線２２の幅よりも太くし、平面視において電源配線２６と重複する位置に基板配線２２を配置することができる。
　Ｐ型ウェル１１及びＮ型ウェル２１の上面には、層間絶縁層（図示せず）を介して、入力端子３１及び出力端子３２が設けられている。入力端子３１は、層間絶縁層（図示せず）を貫通する貫通配線３１ｘを介して、ゲート電極１５及び２５と接続されている。出力端子３２は、層間絶縁層（図示せず）を貫通する貫通配線３２ｘを介して、ドレイン電極１４及び２４と接続されている。
　なお、接地配線１６は、本発明に係る第１電源線の代表的な一例である。又、基板配線１２は、本発明に係る第２導電型拡散層の代表的な一例である。電源配線２６は、本発明に係る第２電源線の代表的な一例である。又、基板配線２２は、本発明に係る第１導電型拡散層の代表的な一例である。
　このように、第１の実施の形態に係る半導体集積回路装置１では、Ｐ型ウェル１１の上面近傍にＰ型ウェル１１よりも高濃度のＰ型不純物を含有するＰ型拡散層により基板配線１２を形成し、接地配線１６を層間絶縁層（図示せず）を介して基板配線１２に平行に配置している。又、Ｎ型ウェル２１の上面近傍にＮ型ウェル２１よりも高濃度のＮ型不純物を含有するＮ型拡散層により基板配線２２を形成し、電源配線２６を層間絶縁層（図示せず）を介して基板配線２２に平行に配置している。又、基板配線１２と接地配線１６とは、平面視において少なくとも一部が重複しており、基板配線２２と電源配線２６とは、平面視において少なくとも一部が重複している。
　これにより、Ｎ型ＭＯＳＦＥＴ１０において、Ｐ型ウェル１１のゲート電極１５の下の部分と基板配線１２との距離を短くできる。又、Ｐ型ＭＯＳＦＥＴ２０において、Ｎ型ウェル２１のゲート電極２５の下の部分と基板配線２２との距離を短くできる。
　その結果、基板配線１２及び２２のそれぞれのインピーダンスを低減することが可能となり、Ｎ型ＭＯＳＦＥＴ１０（Ｐ型ウェル１１のゲート電極１５の下の部分）及びＰ型ＭＯＳＦＥＴ２０（Ｎ型ウェル２１のゲート電極２５の下の部分）それぞれに基板バイアスを安定的に印加できる。又、基板バイアスを印加するための余計な配線領域が不要となり、小面積で基板バイアスを印加できる。つまり、基板バイアスを小面積で安定的に印加することが可能な半導体集積回路装置を提供できる。
　〈第２の実施の形態〉
　第２の実施の形態では、ＳＯＩ（Silicon On Insulator、以下同様）基板上のＭＯＳＦＥＴの基板バイアスを印加する場合の例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
　図２Ａは、第２の実施の形態において第１の実施の形態の図１Ｃに相当する図である。図２Ｂは、第２の実施の形態において第１の実施の形態の図１Ｄに相当する図である。なお、回路図及び平面図は第１の実施の形態と同様であるため、図示を省略する。
　図２Ａ及び図２Ｂを参照するに、半導体集積回路装置１Ａにおいて、Ｎ型ＭＯＳＦＥＴ１０Ａ及びＰ型ＭＯＳＦＥＴ２０ＡがＳＯＩの薄膜酸化膜上に形成されている点が、第１の実施の形態に係る半導体集積回路装置１（図１Ｂ～図１Ｄ参照）と相違する。
　図２Ａにおいて、酸化膜１７は、ＳＯＩを構成する薄い絶縁膜である。酸化膜１７は、少なくともＰ型ウェル１１とソース電極１３及びドレイン電極１４との間に設けられている。酸化膜１７は、Ｐ型ウェル１１と基板配線１２との間には設けられていない。又、図２Ｂにおいて、酸化膜２７は、ＳＯＩを構成する薄い絶縁膜である。酸化膜２７は、少なくともＮ型ウェル２１とソース電極２３及びドレイン電極２４との間に設けられている。酸化膜２７は、Ｎ型ウェル２１と基板配線２２との間には設けられていない。
　酸化膜１７及び２７は、例えば、それぞれＳｉＯ２とすることができる。酸化膜１７及び２７のそれぞれの厚さは、基板配線１２及び２２から、それぞれＮ型ＭＯＳＦＥＴ１０Ａ（Ｐ型ウェル１１のゲート電極１５の下の部分）及びＰ型ＭＯＳＦＥＴ２０Ａ（Ｎ型ウェル２１のゲート電極２５の下の部分）に基板バイアスを印加可能な範囲で適宜決定できるが、例えば、１０ｎｍ程度とすることができる。なお、酸化膜１７は、本発明に係る第１絶縁膜の代表的な一例である。又、酸化膜２７は、本発明に係る第２絶縁膜の代表的な一例である。
　このように、第２の実施の形態に係る半導体集積回路装置１Ａでは、ＳＯＩの薄膜基板にＮ型ＭＯＳＦＥＴ１０Ａ及びＰ型ＭＯＳＦＥＴ２０Ａを形成している。このような構造であっても、酸化膜１７及び２７のそれぞれの厚さを十分に薄くすることにより（例えば、１０ｎｍ程度）、Ｐ型ウェル１１及びＮ型ウェル２１のそれぞれ酸化膜１７及び２７の上側に位置する領域に基板配線１２及び２２を介して基板バイアスを印加して、Ｎ型ＭＯＳＦＥＴ１０Ａ及びＰ型ＭＯＳＦＥＴ２０Ａのそれぞれの特性を制御できる。
　具体的には、例えば、Ｐ型ウェル１１及びＮ型ウェル２１のそれぞれ酸化膜１７及び２７の上側に位置する領域に、それぞれ基板配線１２及び２２を介して基板バイアスを印加することにより、Ｎ型ＭＯＳＦＥＴ１０Ａ及びＰ型ＭＯＳＦＥＴ２０Ａの閾値を可変できる。この際、酸化膜１７及び２７は、それぞれ絶縁膜であるため、基板バイアスを印加することによるリーク電流が生じない。よって、半導体集積回路装置１Ａの低消費電力化が可能となる。
　又、Ｐ型ウェル１１及びＮ型ウェル２１の酸化膜１７及び２７が形成されていない領域に、Ｐ型拡散層よりなる基板配線１２及びＮ型拡散層よりなる基板配線２２を設けることにより、第１の実施の形態と同様の効果を奏する。
　〈第２の実施の形態の変形例１〉
　第２の実施の形態の変形例１では、ＳＯＩ基板を用いる他の例を示す。なお、第２の実施の形態の変形例１において、既に説明した実施の形態と同一構成部品についての説明は省略する。
　図３は、第２の実施の形態の変形例１に係る半導体集積回路装置を例示する断面図である。図３を参照するに、第２の実施の形態の変形例１に係る半導体集積回路装置１Ｂでは、Ｐ型基板１１ＡにＮ型ＭＯＳＦＥＴ１０Ａを形成し、Ｐ型基板１１ＡにＮ型ウェル２１を形成し、Ｎ型ウェル２１にＰ型ＭＯＳＦＥＴ２０Ａを形成している点が、半導体集積回路装置１Ａ（図２Ａ及び図２Ｂ参照）と相違する。
　このように、第２の実施の形態の変形例１に係る半導体集積回路装置１Ｂでは、半導体基板（Ｐ型基板１１Ａ）に直接Ｎ型ＭＯＳＦＥＴ１０Ａを形成し、同じ半導体基板（Ｐ型基板１１Ａ）にＮ型ウェル２１を介してＰ型ＭＯＳＦＥＴ２０Ａを形成しているが、このような構造の場合にも第２の実施の形態と同様の効果を奏する。
　〈第２の実施の形態の変形例２〉
　第２の実施の形態の変形例２では、ＳＯＩ基板に複数のＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを形成し、ＭＯＳＦＥＴに基板バイアスを個別に印加する例を示す。なお、第２の実施の形態の変形例２において、既に説明した実施の形態と同一構成部品についての説明は省略する。
　図４は、第２の実施の形態の変形例２に係る半導体集積回路装置を例示する断面図である。図４を参照するに、第２の実施の形態の変形例２に係る半導体集積回路装置１Ｃでは、Ｐ型ウェル１１にＮ型ＭＯＳＦＥＴ１０Ａを形成し、Ｎ型ウェル２１にＰ型ＭＯＳＦＥＴ２０Ａを形成している点では半導体集積回路装置１Ａ（図２Ａ及び図２Ｂ参照）と同様である。しかし、Ｐ型ウェル１１及びＮ型ウェル２１の下方に（Ｐ型ウェル１１及びＮ型ウェル２１よりも深い位置に）Ｎ型ウェル４１を設け、Ｎ型ウェル４１によりＰ型ウェル１１をＰ型基板４９から分離している点が半導体集積回路装置１Ａ（図２Ａ及び図２Ｂ参照）と相違する。
　半導体集積回路装置１Ｃにおいて、Ｐ型ウェル１１１はＰ型ウェル１１２から独立しており（絶縁されており）、Ｎ型ウェル２１１はＮ型ウェル２１３から独立している（絶縁されている）。又、Ｎ型ウェル２１１及び２１２は、Ｎ型ウェル４１１により接続されている。
　独立しているＰ型ウェル１１１と１１２には、それぞれ個別の基板バイアスが印加可能とされており、独立しているＮ型ウェル２１１と２１３には、それぞれ個別の基板バイアスが印加可能とされている。なお、図４の場合には、基板配線１２１と基板配線１２２には、それぞれ個別の基板バイアスが印加可能である。又、基板配線２２１と基板配線２２２には、それぞれ個別の基板バイアスが印加可能である。
　このように、第２の実施の形態の変形例２に係る半導体集積回路装置１Ｃでは、Ｎ型ＭＯＳＦＥＴ１０Ａが形成されたＰ型ウェル１１１は、Ｐ型ウェル１１１よりも深い位置に形成されたＮ型ウェル４１１により、他のＮ型ＭＯＳＦＥＴ１０Ｂが形成されたＰ型ウェル１１２から電気的に分離されている。又、Ｐ型ＭＯＳＦＥＴ２０Ａが形成されたＮ型ウェル２１１は、Ｎ型ウェル２１１よりも深い位置に形成されたＮ型ウェル４１１により、他のＰ型ＭＯＳＦＥＴ２０Ｂが形成されたＮ型ウェル２１２と電気的に接続されている。
　これにより、独立しているＰ型ウェル１１（Ｐ型ウェル１１１と１１２）及びＮ型ウェル２１（Ｎ型ウェル２１１と２１３）に、それぞれ個別の基板バイアスを印加可能となる。
　なお、第２の実施の形態の変形例２に係る半導体集積回路装置１Ｃは、第２の実施の形態に係る半導体集積回路装置１Ａと同様の効果も奏する。
　〈第３の実施の形態〉
　第３の実施の形態では、複数の標準セルを隣接して配置する例を示す。なお、第３の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
　図５Ａは、第３の実施の形態に係る半導体集積回路装置を例示する平面図である。図５Ｂは、図５ＡのＣ－Ｃ線に沿う断面図である。図５Ｃは、図５ＡのＤ－Ｄ線に沿う断面図である。図５Ｄは、図５ＡのＥ－Ｅ線に沿う断面図である。なお、図５Ａ～図５Ｄでは、Ｐ型ウェル１１及びＮ型ウェル２１をＳ０層、層間絶縁層（図示せず）を介してＳ０層上に配置される金属配線層をＭ１層、層間絶縁層（図示せず）を介してＭ１層上に配置される金属配線層をＭ２層、層間絶縁層（図示せず）を介してＭ２層上に配置される金属配線層をＭ３層とし、例えば『・・・（Ｍ１）』等と表示して（　）内に・・・が形成されている層を示している。又、図５Ａにおいて、便宜上、接地配線１６、電源配線２６、入力端子３１、及び出力端子３２を透明に描き、下層を透視している。又、便宜上、基板配線１２（Ｓ０）及び２２（Ｓ０）を梨地模様で示している。
　図５Ａ～図５Ｄを参照するに、半導体集積回路装置１Ｄでは、複数の標準セルを隣接して配置している。具体的には、３つのインバータセル５１を隣接して配置し、更に、インバータセル５１に隣接して高倍力セル５２を配置している。又、高倍力セル５２に隣接してタップセル５３を配置している。
　但し、本実施の形態では、標準セルとして、インバータセル５１と、インバータセル５１よりも幅（Ｘ－Ｘ方向）の広い高倍力セル５２を配置しているが、これに限定されるものではない。なお、図５Ａでは、代表として１つのインバータセル５１のみにＮ型ＭＯＳＦＥＴ１０及びＰ型ＭＯＳＦＥＴ２０を図示し、他のインバータセル５１では図示を省略している。
　このように、複数の標準セル（インバータセル５１及び高倍力セル５２）を隣接して配置することにより（Ｙ－Ｙ方向に隣接するＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴの組を、Ｙ－Ｙ方向と直交するＸ－Ｘ方向に複数組並設することにより）、各標準セルの基板配線１２（Ｓ０）が隣接して配置されるため、各標準セルの基板配線１２（Ｓ０）同士を容易に接続することができる。又、各標準セルの基板配線２２（Ｓ０）が隣接して配置されるため、各標準セルの基板配線２２（Ｓ０）同士を容易に接続することができる。なお、高倍力セル５２には、例えば、フリップフロップセルやＮＡＮＤセル、ゲート幅の広いインバータセル等を配置できる。
　又、半導体集積回路装置１Ｄでは、電源幹線である基板配線１２（Ｍ２）、接地配線１６（Ｍ２）、基板配線２２（Ｍ２）、及び電源配線２６（Ｍ２）は、それぞれ金属配線層であるＭ２層においてＹ方向に形成されている。これら４つの電源幹線は、何れかの標準セルの上部に形成できる。なお、本実施の形態では、４つの電源幹線を高倍力セル５２の上部に形成する例を示している。
　電源幹線の１つである接地配線１６（Ｍ２）は、貫通配線５４により、高倍力セル５２上で高倍力セル５２の接地配線１６（Ｍ１）に接続されている。同様に、電源幹線の１つである電源配線２６（Ｍ２）は、貫通配線５５により、高倍力セル５２上で高倍力セル５２の電源配線２６（Ｍ１）に接続されている。
　一方、電源幹線の１つである基板配線１２（Ｍ２）は、貫通配線５６、金属配線５７（Ｍ３）、貫通配線５８１、金属配線５７（Ｍ２）、貫通配線５８２、金属配線５７（Ｍ１）、及び貫通配線５８３を介して、タップセル５３の高濃度のＰ型不純物を含有するＰ型拡散層５９（Ｓ０）に接続されている。更に、Ｐ型拡散層５９（Ｓ０）は、タップセル５３内で基板配線１２（Ｓ０）に接続されている。
　同様に、電源幹線の１つである基板配線２２（Ｍ２）は、貫通配線６６、金属配線６７（Ｍ３）、貫通配線６８１、金属配線６７（Ｍ２）、貫通配線６８２、金属配線６７（Ｍ１）、及び貫通配線６８３を介して、タップセル５３の高濃度のＮ型不純物を含有するＮ型拡散層６９（Ｓ０）に接続されている。更に、タップセル５３のＮ型拡散層６９（Ｓ０）は、タップセル５３内で基板配線２２（Ｓ０）に接続されている。タップセル５３は、隣接して配置された標準セルの間の何れかの位置（複数組並設されたＮ型ＭＯＳＦＥＴ１０及びＰ型ＭＯＳＦＥＴ２０の間の何れかの位置）に挿入可能である。
　但し、層間絶縁層（図示せず）を介してＭ３層上にＭ４層（金属配線層）を配置し、電源幹線である基板配線１２（Ｍ２）、接地配線１６（Ｍ２）、基板配線２２（Ｍ２）、及び電源配線２６（Ｍ２）の全部又は一部をＭ４層でＹ方向に形成してもよい。
　なお、接地配線１６（Ｍ２）は、本発明に係る第１電源幹線の代表的な一例である。又、基板配線１２（Ｍ２）は、本発明に係る第１基板バイアス幹線の代表的な一例である。電源配線２６（Ｍ２）は、本発明に係る第２電源幹線の代表的な一例である。又、基板配線２２（Ｍ２）は、本発明に係る第２基板バイアス幹線の代表的な一例である。
　図６は、第３の実施の形態に係る半導体集積回路装置において大きさの異なる多数のセルを隣接して配置した例を示す図である。図６に示すように、電源幹線を所定の間隔で配置することにより、大きさの異なる多数のセルをＸ－Ｘ方向及びＹ－Ｙ方向に隣接して配置できる。
　このように、第３の実施の形態に係る半導体集積回路装置１Ｄでは、電源幹線である基板配線１２（Ｍ２）から基板配線１２（Ｓ０）までの接続、及び電源幹線である基板配線２２（Ｍ２）から基板配線２２（Ｓ０）までの接続をタップセル５３を介して行っている。又、電源幹線である基板配線１２（Ｍ２）及び２２（Ｍ２）からタップセル５３までの接続は、それぞれ電源幹線に略直交する金属配線５７（Ｍ３）及び６７（Ｍ３）を介して行っている。これにより、電源幹線である基板配線１２（Ｍ２）及び２２（Ｍ２）からタップセル５３まで距離が離れていても、両者を容易に接続することができる。
　又、従来の半導体集積回路装置では、タップセルを電源幹線の下方に配置していたため、電源幹線の下方に標準セルを配置できず、半導体集積回路装置の小面積化を妨げていた。本実施の形態では、タップセル５３を電源幹線の下方ではなく任意の位置に配置可能である。そのため、電源幹線が設けられた領域と平面視において重複する領域にも標準セル（Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴの組）を配置し、その標準セルに隣接するようにタップセル５３を配置できる。これにより、半導体集積回路装置１Ｄの小面積化が可能となる。
　なお、第３の実施の形態に係る半導体集積回路装置１Ｄは、第１の実施の形態に係る半導体集積回路装置１と同様の効果も奏する。
　ここで、本願の奏する効果について更に詳しく説明する。前述のように、本願では、半導体集積回路装置の小面積化が可能となる。これに関しては、標準セルそのものの大きさの低減という第１の効果（例えば、第１の実施の形態や第２の実施の形態等）と、大きさの異なるセルを隣接して配置した場合の無駄面積の低減という第２の効果（例えば、第３の実施の形態等）とがある。以下、本願を最小寸法６５ｎｍのテクノロジに適用した場合を例にとり、具体的な数値例を挙げて説明する。
　６５ｎｍのテクノロジにおいては、最小寸法はゲート長に適用されるが、メタル配線の配線間隔は通常最小０．２μｍ程度である。すなわち、設計グリッド長は０．２μｍ程度になる。又、標準セルの高さは標準的には９グリッドとなる。従って、標準セルの高さは１．８μｍということになる。
　この時、従来技術（例えば、非特許文献１等）において、基板バイアスを印加するための配線（基板配線）を引こうとすると、Ｐ型ＭＯＳＦＥＴの基板配線（基板バイアスＶｂｐ）と、Ｎ型ＭＯＳＦＥＴの基板配線（基板バイアスＶｂｎ）のために、それぞれ１本ずつ余計な配線が必要となる。そのため、標準セルの高さは１．８μｍから２．２μｍとなる。
　一方、前述のように、本願では基板バイアスを印加するための余計な配線領域が不要であるため、標準セルの高さは１．８μｍである。つまり、本願における標準セルの大きさの面積低減効果は約１８％となる（第１の効果）。
　又、従来技術（例えば、非特許文献１等）においては、０．２μｍのテクノロジにおいて、基板バイアスを印加するためのタップセルを２００μｍおきに設置している。これを６５ｎｍのテクノロジに置き換えると、約６５μｍおきにタップセルを置く必要がある。６５ｎｍのテクノロジにおいては、スキャン機能付きのフリップフロップ等回路規模の大きな標準セルでは、セル幅が１０μｍ程度になるものもある。例えば、セル幅が１０μｍのセルを隣接するタップセル間の６５μｍの領域に並べると、６個並べて５μｍの余りができるので、この５μｍの領域はセルの置かれない無駄領域になる。従って、この例では約８％の面積が無駄になる。
　一方、前述のように、本願ではタップセルを電源幹線の下方ではなく任意の位置に配置可能であるため、電源幹線が設けられた領域と平面視において重複する領域にも標準セルを配置し、その標準セルに隣接するようにタップセルを配置できる。そのため、本願では上記のような無駄領域が生じないため、約８％の面積低減効果がある（第２の効果）。
　このように、上記第１の効果と第２の効果とを合わせると、本願によれば、６５ｎｍテクノロジの場合、合計で約２６％の面積低減効果がある。テクノロジが更に進んだ場合においても、多少の変化があるのみで同様の効果を維持できると考えられる。
　なお、ＣＭＯＳ回路においては、一般的にチップ面積が増加すると配線が長くなり、その結果として、配線容量が増加する。配線容量が増加すると、配線の充放電電流が増加したり、回路の動作速度が遅くなったりする。本願では２６％程度の面積低減効果があるため、それと同等程度の低電力化と高速化が見込まれる。又、面積低減により、ウェハあたりの良品チップ取得数が向上し、チップあたりの製造コストが小さくなる効果も得られ、産業的に大変大きな意義がある。
　又、前述のように、本願では、基板バイアスを安定的に印加できる。この効果に関しても具体的な数値例を挙げて説明する。
　基板バイアスを印加しない通常のＣＭＯＳ回路においては、Ｐ型ＭＯＳＦＥＴの基板を電源電位に、Ｎ型ＭＯＳＦＥＴの基板を接地電位に固定する。この場合、標準セルのセル毎には基板電位を固定せず、ある一定の間隔で基板電位を固定するタップセル方式が用いられる。タップセル方式では、標準セル毎に基板電位を固定する必要がないために、基板電位を固定するための拡散層の領域を節約できる。
　しかしながら、タップセル方式は、シート抵抗が約１Ｋオーム／□程度のウェル抵抗を介して基板電位を固定するので、その分だけ基板電位の変動が大きくなる。発明者らの検討によれば、基板電位は、ＣＭＯＳのドレイン電流変化により、電源電圧の３０％程度も変動する。この基板電位の変動により、８％～９％程度の動作速度の低下が見込まれる。
　前述のように、本願ではＰ型拡散層及びＮ型拡散層により各基板配線を形成している。Ｐ型拡散層及びＮ型拡散層の各々のシート抵抗は１０オーム／□程度以下であるため、基板電位の変動を従来より２桁低減することが可能になり、その結果として動作速度の低下をほぼ生じなくすることができる。つまり、本願によれば、従来よりも基板バイアスを安定的に印加できると共に、従来よりも８％～９％程度の動作速度の高速化を実現できる。
　以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
　本国際出願は２０１１年８月１日に出願した日本国特許出願２０１１－１６８５３１号に基づく優先権を主張するものであり、日本国特許出願２０１１－１６８５３１号の全内容を本国際出願に援用する。
　１、１Ａ、１Ｂ、１Ｃ、１Ｄ　半導体集積回路装置
　１０、１０Ａ、１０Ｂ　Ｎ型ＭＯＳＦＥＴ
　１１　Ｐ型ウェル
　１１Ａ、４９　Ｐ型基板
　１２、１２１、１２２（Ｐ型拡散層）、１２（Ｍ２）、１２（Ｓ０）、２２、２２１、２２２（Ｎ型拡散層）、２２（Ｍ２）、２２（Ｓ０）　基板配線
　１３、２３　ソース電極
　１４、２４　ドレイン電極
　１５、２５　ゲート電極
　１６、１６（Ｍ１）、１６（Ｍ２）　接地配線
　１６ｘ、２６ｘ、３１ｘ、３２ｘ、５４、５５、５６、５８１、５８２、５８３、６６、６８１、６８２、６８３　貫通配線
　１７、２７　酸化膜
　２０、２０Ａ、２０Ｂ　Ｐ型ＭＯＳＦＥＴ
　２１、４１　Ｎ型ウェル
　２６、２６（Ｍ１）、２６（Ｍ２）　電源配線
　３１　入力端子
　３２　出力端子
　３３　アイソレーション層
　５１　インバータセル
　５２　高倍力セル
　５３　タップセル
　５７（Ｍ１）、５７（Ｍ２）、５７（Ｍ３）、６７（Ｍ１）、６７（Ｍ２）、６７（Ｍ３）　金属配線
　５９（Ｓ０）　Ｐ型拡散層
　６９（Ｓ０）　Ｎ型拡散層
　Ｂ１、Ｂ２　バックゲート
　Ｄ１、Ｄ２　ドレイン
　Ｇ１、Ｇ２　ゲート
　Ｓ１、Ｓ２　ソース

Claims (7)

  1. 　第１導電型ＭＯＳＦＥＴ及び第２導電型ＭＯＳＦＥＴを含むＣＭＯＳ構造の半導体集積回路装置であって、
    　第２導電型ウェルと、
    　前記第２導電型ウェルにドレイン及びソースが形成された前記第１導電型ＭＯＳＦＥＴと、
    　前記第２導電型ウェルに形成された第２導電型拡散層と、
    　前記第２導電型拡散層の上層に設けられ、前記第１導電型ＭＯＳＦＥＴに第１電位を供給する第１電源線と、
    　第１導電型ウェルと、
    　前記第１導電型ウェルにドレイン及びソースが形成された前記第２導電型ＭＯＳＦＥＴと、
    　前記第１導電型ウェルに形成された第１導電型拡散層と、
    　前記第１導電型拡散層の上層に設けられ、前記第１導電型ウェルに第２電位を供給する第２電源線と、を有し、
    　前記第１導電型拡散層及び前記第２導電型拡散層は、それぞれ前記第１導電型ウェル及び前記第２導電型ウェルに基板バイアスを印加するための給電層であり、
    　前記第１導電型拡散層と前記第２電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複しており、
    　前記第２導電型拡散層と前記第１電源線とは、層間絶縁層を介して互いに平行に配置され、かつ、平面視において少なくとも一部が重複していることを特徴とする半導体集積回路装置。
  2. 　前記第１導電型ＭＯＳＦＥＴにおいて、前記第２導電型ウェルと前記ドレイン及び前記ソースとの間に第１絶縁膜を設け、
    　前記第２導電型ＭＯＳＦＥＴにおいて、前記第１導電型ウェルと前記ドレイン及び前記ソースとの間に第２絶縁膜を設けたことを特徴とする請求項１記載の半導体集積回路装置。
  3. 　所定方向に隣接する前記第１導電型ＭＯＳＦＥＴ及び前記第２導電型ＭＯＳＦＥＴの組を、前記所定方向と直交する方向に複数組並設し、
    　並設された各第１導電型ＭＯＳＦＥＴが形成された前記第２導電型ウェルの前記第２導電型拡散層同士を接続し、
    　並設された各第２導電型ＭＯＳＦＥＴが形成された前記第１導電型ウェルの前記第１導電型拡散層同士を接続したことを特徴とする請求項１記載の半導体集積回路装置。
  4. 　前記第１電源線及び前記第２電源線よりも更に上層に、前記第１電源線及び前記第２電源線とそれぞれ接続される第１電源幹線及び第２電源幹線を設け、
    　前記第１電源幹線及び前記第２電源幹線が設けられた領域と平面視において重複する領域にも前記第１導電型ＭＯＳＦＥＴ及び前記第２導電型ＭＯＳＦＥＴの組が配置されていることを特徴とする請求項３記載の半導体集積回路装置。
  5. 　前記第１電源線及び前記第２電源線と前記第１電源幹線及び前記第２電源幹線とは、それぞれ、層間絶縁層を貫通する貫通配線を介して接続されていることを特徴とする請求項４記載の半導体集積回路装置。
  6. 　複数組並設された前記第１導電型ＭＯＳＦＥＴ及び前記第２導電型ＭＯＳＦＥＴの何れかの組の間にタップセルを挿入し、
    　前記第１電源線及び前記第２電源線よりも更に上層に、前記第２導電型拡散層及び前記第１導電型拡散層とそれぞれ接続される第１基板バイアス幹線及び第２基板バイアス幹線を設け、
    　前記第１基板バイアス幹線及び前記第２基板バイアス幹線は、それぞれ前記タップセルを介して、前記第２導電型拡散層及び前記第１導電型拡散層と接続されていることを特徴とする請求項３記載の半導体集積回路装置。
  7. 　複数組並設された前記第１導電型ＭＯＳＦＥＴ及び前記第２導電型ＭＯＳＦＥＴは第２導電型半導体基板に形成されており、
    　第１導電型ＭＯＳＦＥＴが形成された前記第２導電型ウェルは、前記第２導電型ウェルよりも深い位置に形成された第１導電型ウェルにより、前記第２導電型半導体基板から電気的に分離されていることを特徴とする請求項３記載の半導体集積回路装置。
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