JPH0613589A - マスタースライス半導体装置 - Google Patents
マスタースライス半導体装置Info
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- JPH0613589A JPH0613589A JP16785492A JP16785492A JPH0613589A JP H0613589 A JPH0613589 A JP H0613589A JP 16785492 A JP16785492 A JP 16785492A JP 16785492 A JP16785492 A JP 16785492A JP H0613589 A JPH0613589 A JP H0613589A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ゲートアレイ構造を有するマスタースライス半
導体装置において、マクロセルの配置及びマクロセル間
配線に制限を与えることなく、配線効率の向上及び電源
電位の安定化をはかる。また格子状電源配線の中央付近
での電源電位の測定を可能とし、逆に電位を供給するこ
とも可能とする。 【構成】基本セル間に配置されたP+,N+ストッパー
をそれぞれ適当な間隔でゲート電極と同層からなる配線
帯に置き換え、配線として使用する。またこの配線帯を
基本セル内および基本セル列間で接続し、電源配線とし
て使用する。さらに配線帯をチップ中央部付近の基本セ
ル列間に配置し一端を格子状電源配線の中央部と接続
し、他端を基本セル領域と入出力セル領域間で金属配線
と接続してパッドと接続する。
導体装置において、マクロセルの配置及びマクロセル間
配線に制限を与えることなく、配線効率の向上及び電源
電位の安定化をはかる。また格子状電源配線の中央付近
での電源電位の測定を可能とし、逆に電位を供給するこ
とも可能とする。 【構成】基本セル間に配置されたP+,N+ストッパー
をそれぞれ適当な間隔でゲート電極と同層からなる配線
帯に置き換え、配線として使用する。またこの配線帯を
基本セル内および基本セル列間で接続し、電源配線とし
て使用する。さらに配線帯をチップ中央部付近の基本セ
ル列間に配置し一端を格子状電源配線の中央部と接続
し、他端を基本セル領域と入出力セル領域間で金属配線
と接続してパッドと接続する。
Description
【0001】
【産業上の利用分野】本発明はマスタースライス半導体
装置に関し、特にゲートアレイ構造を有するマスタース
ライス半導体装置に関する。
装置に関し、特にゲートアレイ構造を有するマスタース
ライス半導体装置に関する。
【0002】
【従来の技術】従来のゲートアレイ構造を有するマスタ
ースライス半導体装置は、図7に示すように、1つある
いは複数個の、互いにソース・ドレイン領域105を共
有するMISFET群ごと、あるいは複数のMISFE
T群毎にMISFET形成領域に電位を与えるための、
そのMISFET形成領域と同じ導電型の不純物拡散領
域103が配置されていた。また図8に示すように、基
本セル列の第1及び第2導電型のMISFET群のソー
ス・ドレイン領域上、あるいはその付近に第1および第
2の電位を与える第1金属配線層からなる主電源配線2
02および主接地電源配線201が基本セル列方向に配
置され、この電源配線から不純物拡散領域を介してウエ
ルに電位が与えられていた。さらに第1金属配線層に直
交する方向に、第2金属配線層からなる補助電源配線
(図示せず)および補助接地電源配線402が配置さ
れ、同電位の電源配線同士がコンタクトホールを介して
交点付近で接続されて、格子状の電源配線を形成してい
た。
ースライス半導体装置は、図7に示すように、1つある
いは複数個の、互いにソース・ドレイン領域105を共
有するMISFET群ごと、あるいは複数のMISFE
T群毎にMISFET形成領域に電位を与えるための、
そのMISFET形成領域と同じ導電型の不純物拡散領
域103が配置されていた。また図8に示すように、基
本セル列の第1及び第2導電型のMISFET群のソー
ス・ドレイン領域上、あるいはその付近に第1および第
2の電位を与える第1金属配線層からなる主電源配線2
02および主接地電源配線201が基本セル列方向に配
置され、この電源配線から不純物拡散領域を介してウエ
ルに電位が与えられていた。さらに第1金属配線層に直
交する方向に、第2金属配線層からなる補助電源配線
(図示せず)および補助接地電源配線402が配置さ
れ、同電位の電源配線同士がコンタクトホールを介して
交点付近で接続されて、格子状の電源配線を形成してい
た。
【0003】
【発明が解決しようとする課題】微細化技術の進歩にと
もない、1つのチップ内に搭載されるMISFET数が
飛躍的に増加しつつあるが、それと同時にチップ内に搭
載されるマクロセル数も増大し、それらを互いに接続す
るマクロセル間配線はマクロセル数の増加に対し指数的
に増加する傾向にある。ゲートアレイ構造を有するマス
タースライス半導体装置では、予め規則的に配列され、
造り込まれたMISFET列上に多層の金属配線からな
る、論理を構成するためのマクロセルを配置し、マクロ
セルの持つ接続用端子同士をマクロセルを構成する多層
の金属配線と同じ金属配線によって、予め造り込まれた
配線領域を用いるか、あるいは基本セル上を配線領域と
して結線を行なう。計算機を使用した配置・配線技術の
進歩にともない、1チップ内に配置されるマクロセル間
配線の配線密度が非常に高くなってきている。したがっ
てチップの規模が大きくなってくると、チップ内に搭載
されているトランジスタ数に比べマクロセルの数がさほ
ど大きくない場合にもマクロセル間を結線することがで
きずマスターバルクのサイズを大きくせねばならない場
合も発生する。また、1度はマクロセルの配置配線が終
了していたとしても、仕様変更等で回路が変更となりマ
クロセル数が増加した場合には、マクロセルの増加にと
もなうマクロセル配置領域の増加分よりも、マクロセル
数の増加にともなうマクロセル間配線数の指数的な増加
量が原因となり、マクロセル間配線時に未結線配線が発
生し、作業ミスの恐れをともなうマニュアル操作による
配置配線作業を行うか、マスターバルクのサイズを1サ
イズ大きくして配置配線を再度行わねばならず、チップ
利用率の低下を招くこととなる。
もない、1つのチップ内に搭載されるMISFET数が
飛躍的に増加しつつあるが、それと同時にチップ内に搭
載されるマクロセル数も増大し、それらを互いに接続す
るマクロセル間配線はマクロセル数の増加に対し指数的
に増加する傾向にある。ゲートアレイ構造を有するマス
タースライス半導体装置では、予め規則的に配列され、
造り込まれたMISFET列上に多層の金属配線からな
る、論理を構成するためのマクロセルを配置し、マクロ
セルの持つ接続用端子同士をマクロセルを構成する多層
の金属配線と同じ金属配線によって、予め造り込まれた
配線領域を用いるか、あるいは基本セル上を配線領域と
して結線を行なう。計算機を使用した配置・配線技術の
進歩にともない、1チップ内に配置されるマクロセル間
配線の配線密度が非常に高くなってきている。したがっ
てチップの規模が大きくなってくると、チップ内に搭載
されているトランジスタ数に比べマクロセルの数がさほ
ど大きくない場合にもマクロセル間を結線することがで
きずマスターバルクのサイズを大きくせねばならない場
合も発生する。また、1度はマクロセルの配置配線が終
了していたとしても、仕様変更等で回路が変更となりマ
クロセル数が増加した場合には、マクロセルの増加にと
もなうマクロセル配置領域の増加分よりも、マクロセル
数の増加にともなうマクロセル間配線数の指数的な増加
量が原因となり、マクロセル間配線時に未結線配線が発
生し、作業ミスの恐れをともなうマニュアル操作による
配置配線作業を行うか、マスターバルクのサイズを1サ
イズ大きくして配置配線を再度行わねばならず、チップ
利用率の低下を招くこととなる。
【0004】また、通常、マスタースライス型の半導体
装置においては、マクロセルに直接電位を供給するため
第1金属配線層で形成される主電源配線に対して、これ
と直交する方向に第2金属配線層以降の配線層により形
成される補助電源配線が配置され、同電位の電源配線同
士をコンタクトホールを介して接続することにより、格
子状となった電源配線によって電位供給がなされるが、
チップサイズが大きくなった場合、あるいは消費電力が
非常に大きな場合などには補助電源配線の本数をより多
く配置せねばならなくなる。このことは必然的にマクロ
セル間配線のための領域の削減およびマクロセル配置上
の制約につながり、実質的にチップ利用率の低下を招く
こととなる。
装置においては、マクロセルに直接電位を供給するため
第1金属配線層で形成される主電源配線に対して、これ
と直交する方向に第2金属配線層以降の配線層により形
成される補助電源配線が配置され、同電位の電源配線同
士をコンタクトホールを介して接続することにより、格
子状となった電源配線によって電位供給がなされるが、
チップサイズが大きくなった場合、あるいは消費電力が
非常に大きな場合などには補助電源配線の本数をより多
く配置せねばならなくなる。このことは必然的にマクロ
セル間配線のための領域の削減およびマクロセル配置上
の制約につながり、実質的にチップ利用率の低下を招く
こととなる。
【0005】
【課題を解決するための手段】本発明によるマスタース
ライス半導体装置は、入出力セルが複数個配列されて外
部セル領域をなし、基本セルが第1の方向に複数個配列
されて基本セル列をなし、前記基本セル列が前記第1の
方向に垂直な第2の方向に複数列配置されて内部セル領
域をなし、複数の前記基本セルと複数層からなる金属配
線層によりマクロセルが構成されて論理をなし、前記基
本セルは、互いにソース・ドレイン領域を共有する複数
個の第1導電型の第1のMIS電界効果トランジスタ
(以下MISFET)群と、互いにソース・ドレイン領
域を共有する複数個の第2導電型の第2のMISFET
群とからなり、隣接する前記基本セルの第1導電型のM
ISFET群との間には第2導電型の不純物拡散領域が
配置され、隣接する基本セルの第2導電型のMISFE
T群との間には第1導電型の不純物拡散領域が形成さ
れ、前記基本セル列は、間隔をおいて、前記第1の不純
物拡散領域の配置されるべき領域に前記第1のMISF
ET群のゲート電極と同一層からなる第1の配線帯を配
置し、間隔をおいて前記第2の不純物拡散領域の配置さ
れるべき領域に前記第2のMISFET群のゲート電極
と同一層からなる第2の配線帯を配置したことを特徴と
する。また前記第1及び第2の配線帯は前記第1あるい
は第2のMISFET群のゲート電極と同一層で接続さ
れ、さらに隣接して配置される基本セル列の配線帯とも
前記第1あるいは第2のMISFET群のゲート電極と
同一層で接続されていてもよい。
ライス半導体装置は、入出力セルが複数個配列されて外
部セル領域をなし、基本セルが第1の方向に複数個配列
されて基本セル列をなし、前記基本セル列が前記第1の
方向に垂直な第2の方向に複数列配置されて内部セル領
域をなし、複数の前記基本セルと複数層からなる金属配
線層によりマクロセルが構成されて論理をなし、前記基
本セルは、互いにソース・ドレイン領域を共有する複数
個の第1導電型の第1のMIS電界効果トランジスタ
(以下MISFET)群と、互いにソース・ドレイン領
域を共有する複数個の第2導電型の第2のMISFET
群とからなり、隣接する前記基本セルの第1導電型のM
ISFET群との間には第2導電型の不純物拡散領域が
配置され、隣接する基本セルの第2導電型のMISFE
T群との間には第1導電型の不純物拡散領域が形成さ
れ、前記基本セル列は、間隔をおいて、前記第1の不純
物拡散領域の配置されるべき領域に前記第1のMISF
ET群のゲート電極と同一層からなる第1の配線帯を配
置し、間隔をおいて前記第2の不純物拡散領域の配置さ
れるべき領域に前記第2のMISFET群のゲート電極
と同一層からなる第2の配線帯を配置したことを特徴と
する。また前記第1及び第2の配線帯は前記第1あるい
は第2のMISFET群のゲート電極と同一層で接続さ
れ、さらに隣接して配置される基本セル列の配線帯とも
前記第1あるいは第2のMISFET群のゲート電極と
同一層で接続されていてもよい。
【0006】さらに本発明によるマスタースライス半導
体装置は、前記第1の方向に第1金属配線層により形成
される第1の電位の主電源配線と第2の電位の主電源配
線とが配置され、前記第2の方向に配置された第2金属
配線層以降の金属配線層からなる第1の電位の補助電源
配線と第2の電位の補助電源配線とが配置され、前記第
1の主電源配線と第1の補助電源配線は交点においてコ
ンタクトホールを介して互いに接続され、前記第2の主
電源配線と第2の補助電源配線は交点においてコンタク
トホールを介して互いに接続され、前記内部セル領域の
中央付近に配置された前記基本セル列間には、前記第1
の方向に延長され、前記基本セルを構成するMISFE
Tのゲート電極と同一層からなる配線帯が配置され、前
記配線帯の一端は前記基本セル領域外に第1の端子接続
領域を有し、他端は前記基本セル領域の中央部付近に第
2の端子接続領域を有することを特徴とし、前記第2の
端子接続領域はコンタクトホールを介して前記第1ある
いは第2の主電源配線と電気的に接続され、前記第1の
端子接続領域はコンタクトホールを介して金属配線層に
よりパッドに電気的に接続されていることを特徴とす
る。
体装置は、前記第1の方向に第1金属配線層により形成
される第1の電位の主電源配線と第2の電位の主電源配
線とが配置され、前記第2の方向に配置された第2金属
配線層以降の金属配線層からなる第1の電位の補助電源
配線と第2の電位の補助電源配線とが配置され、前記第
1の主電源配線と第1の補助電源配線は交点においてコ
ンタクトホールを介して互いに接続され、前記第2の主
電源配線と第2の補助電源配線は交点においてコンタク
トホールを介して互いに接続され、前記内部セル領域の
中央付近に配置された前記基本セル列間には、前記第1
の方向に延長され、前記基本セルを構成するMISFE
Tのゲート電極と同一層からなる配線帯が配置され、前
記配線帯の一端は前記基本セル領域外に第1の端子接続
領域を有し、他端は前記基本セル領域の中央部付近に第
2の端子接続領域を有することを特徴とし、前記第2の
端子接続領域はコンタクトホールを介して前記第1ある
いは第2の主電源配線と電気的に接続され、前記第1の
端子接続領域はコンタクトホールを介して金属配線層に
よりパッドに電気的に接続されていることを特徴とす
る。
【0007】
【実施例】以下本発明における実施例を図1、図2、図
3、図4、図5及び図6を用いて説明する。図1(a)
は本発明によるゲートアレイ構造を有するマスタースラ
イス半導体装置の1つめの実施例の基本セル列の部分図
であり、図1(b)は、A−B間における断面図であ
る。103はN型MISFET形成領域に形成され、N
型MISFET形成領域電位の安定化をはかるためのN
型不純物拡散領域(以下P+型ストッパー)であり、1
06はP型MISFET形成領域に形成され、P型MI
SFET形成領域の電位の安定化をはかるためのN型不
純物拡散領域(以下N+ストッパー)であり、104は
ポリシリコン等で構成されるN型MISFETのゲート
電極およびゲート端子取り出し部である。また105は
互いにソース・ドレイン領域を共有し合う、N型MIS
FETのソース・ドレイン領域である。ここで101は
従来例図7において、P+ストッパーが配置されるべき
領域に形成された、ポリシリコン等の材質からなり、ゲ
ート電極と同時に形成された配線帯である。同様にP型
MISFET形成領域にはN+ストッパーが形成される
べき領域にゲート電極と同時に形成された配線帯102
が形成されている。配線帯がP+およびN+ストッパー
にかわって配置される間隔は基本セル構成によって異な
るが、基本セル毎にストッパーが配置されている構成に
対しては、1つあるいは2つおきに配線帯を配置しても
ストッパーとしての役割を十分にはたすことができる。
図2は本発明による配線帯の使用例である。図2(a)
は本発明による1つめの実施例の基本セル列の1部分で
あり、実際に2層金属配線を有するマスタースライス半
導体装置において論理回路を構成したパターン図であ
る。201は第1金属配線層による主接地電源配線、2
02は同じく第1金属配線層による主電源配線である。
ここでは3つの基本セルが図示されているが図面左か
ら、2入力NANDゲート、インバーター、2入力NO
Rゲートが、それぞれ第1金属配線層によって、MIS
FETのソース・ドレイン領域およびゲート端子取り出
し部とをコンタクトホールにより接続することによって
論理を構成している。図2(b)は上記3つの論理回路
の接続を示す回路図であり、2入力NORゲートとイン
バータの出力が2入力NANDゲートの2入力となって
いる。ここで図2(a)において、2入力NANDが構
成されている基本セル上に既に他のマクロセル同士を接
続するための第2金属配線層によるマクロセル間配線が
配置されており、2入力NANDの出力Xを第1及び第
2金属配線層を使用して、次のマクロセルの入力端子に
接続することは不可能である。そこで2入力NANDの
出力Xを第1金属配線層による配線209によって引出
し、コンタクトホール210を介して配線帯208に接
続し、主電源配線202の配線下を通してコンタクトホ
ール211から第1金属配線層212に接続することに
よって、出力Xに続く論理回路の入力に接続することが
できる。これによって本来ならば接続不可能である端子
に対しての接続が可能となり、配線効率の向上がはから
れている。またこの配線帯はその表面に金属膜を形成し
シリコンと融合させることによってシリサイド構造とす
ることで配線抵抗を減少させ、より配線としての適正を
高めることも可能である。さらにこの配線帯はマクロセ
ル間配線としてだけではなく、マクロセル内配線として
使用することも可能であり、この場合には抵抗値を低く
抑えて金属配線層と同様に使用する場合と、抵抗値を大
きくし、マクロセル内の抵抗として使用することも可能
である。
3、図4、図5及び図6を用いて説明する。図1(a)
は本発明によるゲートアレイ構造を有するマスタースラ
イス半導体装置の1つめの実施例の基本セル列の部分図
であり、図1(b)は、A−B間における断面図であ
る。103はN型MISFET形成領域に形成され、N
型MISFET形成領域電位の安定化をはかるためのN
型不純物拡散領域(以下P+型ストッパー)であり、1
06はP型MISFET形成領域に形成され、P型MI
SFET形成領域の電位の安定化をはかるためのN型不
純物拡散領域(以下N+ストッパー)であり、104は
ポリシリコン等で構成されるN型MISFETのゲート
電極およびゲート端子取り出し部である。また105は
互いにソース・ドレイン領域を共有し合う、N型MIS
FETのソース・ドレイン領域である。ここで101は
従来例図7において、P+ストッパーが配置されるべき
領域に形成された、ポリシリコン等の材質からなり、ゲ
ート電極と同時に形成された配線帯である。同様にP型
MISFET形成領域にはN+ストッパーが形成される
べき領域にゲート電極と同時に形成された配線帯102
が形成されている。配線帯がP+およびN+ストッパー
にかわって配置される間隔は基本セル構成によって異な
るが、基本セル毎にストッパーが配置されている構成に
対しては、1つあるいは2つおきに配線帯を配置しても
ストッパーとしての役割を十分にはたすことができる。
図2は本発明による配線帯の使用例である。図2(a)
は本発明による1つめの実施例の基本セル列の1部分で
あり、実際に2層金属配線を有するマスタースライス半
導体装置において論理回路を構成したパターン図であ
る。201は第1金属配線層による主接地電源配線、2
02は同じく第1金属配線層による主電源配線である。
ここでは3つの基本セルが図示されているが図面左か
ら、2入力NANDゲート、インバーター、2入力NO
Rゲートが、それぞれ第1金属配線層によって、MIS
FETのソース・ドレイン領域およびゲート端子取り出
し部とをコンタクトホールにより接続することによって
論理を構成している。図2(b)は上記3つの論理回路
の接続を示す回路図であり、2入力NORゲートとイン
バータの出力が2入力NANDゲートの2入力となって
いる。ここで図2(a)において、2入力NANDが構
成されている基本セル上に既に他のマクロセル同士を接
続するための第2金属配線層によるマクロセル間配線が
配置されており、2入力NANDの出力Xを第1及び第
2金属配線層を使用して、次のマクロセルの入力端子に
接続することは不可能である。そこで2入力NANDの
出力Xを第1金属配線層による配線209によって引出
し、コンタクトホール210を介して配線帯208に接
続し、主電源配線202の配線下を通してコンタクトホ
ール211から第1金属配線層212に接続することに
よって、出力Xに続く論理回路の入力に接続することが
できる。これによって本来ならば接続不可能である端子
に対しての接続が可能となり、配線効率の向上がはから
れている。またこの配線帯はその表面に金属膜を形成し
シリコンと融合させることによってシリサイド構造とす
ることで配線抵抗を減少させ、より配線としての適正を
高めることも可能である。さらにこの配線帯はマクロセ
ル間配線としてだけではなく、マクロセル内配線として
使用することも可能であり、この場合には抵抗値を低く
抑えて金属配線層と同様に使用する場合と、抵抗値を大
きくし、マクロセル内の抵抗として使用することも可能
である。
【0008】図3(a)は本発明によるゲートアレイ構
造を有するマスタースライス半導体装置の2つめの実施
例の基本セル列の部分図であり、図3(b)は、A’−
B’間における断面図である。1つめの実施例と同じ
く、103はN型MISFET形成領域に形成され、基
板電位の安定化をはかるためのP+ストッパ−であり、
104はポリシリコン等で構成されるN型MIFETの
ゲート電極およびゲート端子取り出し部である。また1
05は互いにソース・ドレイン領域を共有し合うN型M
ISFETのソース・ドレイン領域である。ここで30
1は従来例図7において、N型およびP型不純物拡散領
域が配置されるべき領域に形成された、ポリシリコン等
の材質からなり、ゲート電極と同時に形成された配線帯
であり、隣接する基本セル列の配線帯とも予め接続され
ている。配線帯301は少なくとも基本セル列複数列分
よりも長いものでなければならないが、内部セル領域全
てにわたって連続している必要はなく、途中切断されて
いてもかまわない。配線帯を内部セル領域ですべて接続
した場合、図4に示すように、この配線帯は第1金属配
線層による主接地電源配線201および主電源配線20
2と垂直な方向に配置され、補助電源配線として使用さ
れる。ここで示す配線帯401は接地電位を供給してお
り、等電位である主接地電源配線201とその交点にお
いてコンタクトホールを介して電気的に接続され、互い
に電位を補い合っている。この配線帯401に対し、同
様に補助電源配線として使用される配線帯は当然のこと
ながらいくつかの基本セルおきに、ストッパーが配置さ
れるべき領域に配置され、主接地電源とコンタクトホー
ルを介して電気的に接続されて格子状電源配線を形成し
ている。これによってマクロセルの配置制限およびマク
ロセル間配線の配線効率を低下させずに格子状電源配線
を形成し、格子状に配置された電源配線及び接地電源配
線はあらゆる方向から電流が流れ込み装置全体の電位が
安定する。さらにここでは図示されていないが、配線帯
401上にこの配線帯に与えられる電位とは反対の電位
の電源配線あるいは接地電源配線を平行に配置すること
によって配線間容量が増加し、電源電位の安定化をはか
ることが可能となる。またこの配線帯の内1本を内部セ
ル領域の中央付近で1箇所あるいは数カ所主電源配線と
接続し、内部セル領域外で金属配線を介してパッドに引
き出すことによって内部回路動作時の装置中央部付近の
電源配線の電圧降下を測定することが可能となり、マク
ロセル間配線効率になんら影響を与えずに電源配線が不
足しているかどうかを確認することが可能となる。さら
にこのとき接続されるパッドは装置の動作にはなんら関
係のない未使用パッドを用い、ウエファー状態での試験
時のみに確認し実装時には接続せずに放置することでピ
ン数を増加させることもない。さらに配線が複数列分の
長さで分離されている場合には、実施例1と同様にマク
ロセル間配線として使用することによって、マクロセル
の配置・配線になんら影響を与えることなく、配線効率
を向上させることができる。
造を有するマスタースライス半導体装置の2つめの実施
例の基本セル列の部分図であり、図3(b)は、A’−
B’間における断面図である。1つめの実施例と同じ
く、103はN型MISFET形成領域に形成され、基
板電位の安定化をはかるためのP+ストッパ−であり、
104はポリシリコン等で構成されるN型MIFETの
ゲート電極およびゲート端子取り出し部である。また1
05は互いにソース・ドレイン領域を共有し合うN型M
ISFETのソース・ドレイン領域である。ここで30
1は従来例図7において、N型およびP型不純物拡散領
域が配置されるべき領域に形成された、ポリシリコン等
の材質からなり、ゲート電極と同時に形成された配線帯
であり、隣接する基本セル列の配線帯とも予め接続され
ている。配線帯301は少なくとも基本セル列複数列分
よりも長いものでなければならないが、内部セル領域全
てにわたって連続している必要はなく、途中切断されて
いてもかまわない。配線帯を内部セル領域ですべて接続
した場合、図4に示すように、この配線帯は第1金属配
線層による主接地電源配線201および主電源配線20
2と垂直な方向に配置され、補助電源配線として使用さ
れる。ここで示す配線帯401は接地電位を供給してお
り、等電位である主接地電源配線201とその交点にお
いてコンタクトホールを介して電気的に接続され、互い
に電位を補い合っている。この配線帯401に対し、同
様に補助電源配線として使用される配線帯は当然のこと
ながらいくつかの基本セルおきに、ストッパーが配置さ
れるべき領域に配置され、主接地電源とコンタクトホー
ルを介して電気的に接続されて格子状電源配線を形成し
ている。これによってマクロセルの配置制限およびマク
ロセル間配線の配線効率を低下させずに格子状電源配線
を形成し、格子状に配置された電源配線及び接地電源配
線はあらゆる方向から電流が流れ込み装置全体の電位が
安定する。さらにここでは図示されていないが、配線帯
401上にこの配線帯に与えられる電位とは反対の電位
の電源配線あるいは接地電源配線を平行に配置すること
によって配線間容量が増加し、電源電位の安定化をはか
ることが可能となる。またこの配線帯の内1本を内部セ
ル領域の中央付近で1箇所あるいは数カ所主電源配線と
接続し、内部セル領域外で金属配線を介してパッドに引
き出すことによって内部回路動作時の装置中央部付近の
電源配線の電圧降下を測定することが可能となり、マク
ロセル間配線効率になんら影響を与えずに電源配線が不
足しているかどうかを確認することが可能となる。さら
にこのとき接続されるパッドは装置の動作にはなんら関
係のない未使用パッドを用い、ウエファー状態での試験
時のみに確認し実装時には接続せずに放置することでピ
ン数を増加させることもない。さらに配線が複数列分の
長さで分離されている場合には、実施例1と同様にマク
ロセル間配線として使用することによって、マクロセル
の配置・配線になんら影響を与えることなく、配線効率
を向上させることができる。
【0009】図5(a)は本発明によるゲートアレイ構
造を有するマスタースライス半導体装置の3つめの実施
例の図である。501は装置外部と電気的に接続するた
めのパッドであり、装置周辺部に入出力セル502が規
則的に配置され、その内側には基本セル503が規則的
に配列されて基本セル列をなし、この基本セル列が複数
列配列されて基本セル領域を形成しており、装置中央付
近の基本セル列に沿って、ゲート電極と同時に形成され
る配線帯が配置されている。この時配線帯は基本セル列
間にわずか1配線領域分の領域が有れば十分であり、チ
ップ全体からみた増加分はほとんど無いに等しい。図6
(a)はこの配線帯のを含むチップ周辺部の拡大図であ
り、基本セル列504の列間に配置された配線帯505
は1配線領域(1グリッド)分の巾を有し、基本セル列
と入出力セル領域との間に第1金属配線層との接続領域
が配置されコンタクトホール603を介して第1金属配
線層による金属配線602によってパッド601に接続
されている。ここでパッド601は装置自体の動作とは
なんら関係の無い、使用されないパッドでありパッケー
ジに実装される時にはリードフレームにはボンディング
されず、貴重なリードフレームのピン端子を無駄にする
ことはない。図6(b)はチップ中央部付近の拡大図で
ある。第1金属配線層による主電源配線608および主
接地電源配線は交互に配置され、これらと垂直な方向に
は第二金属配線層による補助電源配線606および補助
接地電源配線607が配置され、各々が同電位の配線の
交点においてコンタクトホールを介して接続されて格子
状の電源配線を構成している。この格子状電源配線の中
央付近において、本発明による配線帯505は第1金属
配線層による主電源配線にコンタクトホール配置領域6
04に配置されたをコンタクトホール介して接続されて
いる。同様に配線帯506はコンタクトホール配置領域
605に配置されたコンタクトホールを介して主接地電
源配線に接続されている。これによって電圧降下が最大
になるであろう格子状電源配線の中央部における接地電
位と電源電位間の電位差をピン端子を増加させることな
く、かつチップ面積の増加および配置配線に影響を与え
ることなく測定することが可能となる。またこの配線帯
の幅を1グリッド分ではなく複数グリッド分の幅としパ
ッドを電源パッドとして電位を与えることで、電圧降下
が最大となるチップ中央部に直接電位を与えることがで
き、電圧降下を補うことが可能となる。
造を有するマスタースライス半導体装置の3つめの実施
例の図である。501は装置外部と電気的に接続するた
めのパッドであり、装置周辺部に入出力セル502が規
則的に配置され、その内側には基本セル503が規則的
に配列されて基本セル列をなし、この基本セル列が複数
列配列されて基本セル領域を形成しており、装置中央付
近の基本セル列に沿って、ゲート電極と同時に形成され
る配線帯が配置されている。この時配線帯は基本セル列
間にわずか1配線領域分の領域が有れば十分であり、チ
ップ全体からみた増加分はほとんど無いに等しい。図6
(a)はこの配線帯のを含むチップ周辺部の拡大図であ
り、基本セル列504の列間に配置された配線帯505
は1配線領域(1グリッド)分の巾を有し、基本セル列
と入出力セル領域との間に第1金属配線層との接続領域
が配置されコンタクトホール603を介して第1金属配
線層による金属配線602によってパッド601に接続
されている。ここでパッド601は装置自体の動作とは
なんら関係の無い、使用されないパッドでありパッケー
ジに実装される時にはリードフレームにはボンディング
されず、貴重なリードフレームのピン端子を無駄にする
ことはない。図6(b)はチップ中央部付近の拡大図で
ある。第1金属配線層による主電源配線608および主
接地電源配線は交互に配置され、これらと垂直な方向に
は第二金属配線層による補助電源配線606および補助
接地電源配線607が配置され、各々が同電位の配線の
交点においてコンタクトホールを介して接続されて格子
状の電源配線を構成している。この格子状電源配線の中
央付近において、本発明による配線帯505は第1金属
配線層による主電源配線にコンタクトホール配置領域6
04に配置されたをコンタクトホール介して接続されて
いる。同様に配線帯506はコンタクトホール配置領域
605に配置されたコンタクトホールを介して主接地電
源配線に接続されている。これによって電圧降下が最大
になるであろう格子状電源配線の中央部における接地電
位と電源電位間の電位差をピン端子を増加させることな
く、かつチップ面積の増加および配置配線に影響を与え
ることなく測定することが可能となる。またこの配線帯
の幅を1グリッド分ではなく複数グリッド分の幅としパ
ッドを電源パッドとして電位を与えることで、電圧降下
が最大となるチップ中央部に直接電位を与えることがで
き、電圧降下を補うことが可能となる。
【0010】
【発明の効果】以上に示したように本発明によれば、従
来基板に電位を与えるために基本セル間に配置されてい
たP+型およびN+型ストッパーを複数個おきにゲート
電極と同時に同一材料から形成されるストッパーと同程
度の長さの配線帯を配置することによってマクロセル間
配線として使用し、配線効率の向上をはかることができ
る。またこの配線帯をマクロセル内配線として使用する
ことも可能であり、抵抗として用いることもできる。さ
らにこの配線帯を基本セル内で接続し、基本セル間でも
接続することによって電源配線とし、基本セル上あるい
はその付近に配置されている第1金属配線層からなる電
源配線と接続することで格子状電源配線を構成すること
ができる。これによって配置配線効率を低下させること
なく電源電位の安定化をはかることが可能となる。
来基板に電位を与えるために基本セル間に配置されてい
たP+型およびN+型ストッパーを複数個おきにゲート
電極と同時に同一材料から形成されるストッパーと同程
度の長さの配線帯を配置することによってマクロセル間
配線として使用し、配線効率の向上をはかることができ
る。またこの配線帯をマクロセル内配線として使用する
ことも可能であり、抵抗として用いることもできる。さ
らにこの配線帯を基本セル内で接続し、基本セル間でも
接続することによって電源配線とし、基本セル上あるい
はその付近に配置されている第1金属配線層からなる電
源配線と接続することで格子状電源配線を構成すること
ができる。これによって配置配線効率を低下させること
なく電源電位の安定化をはかることが可能となる。
【0011】また、装置中央付近に配置された基本セル
列間に基本セル列方向に配線帯を配置し、この配線帯の
一端を金属配線層により構成された格子状電源の中央付
近で電源配線に接続し、他端を内部セル領域と入出力セ
ル領域との間で金属配線に接続し、さらに未使用パッド
に接続することによってチップ中央部の電圧降下を配置
配線効率を低下させることなく測定することが可能とな
る。またこの配線帯の幅を1グリッド分ではなく複数グ
リッド分の幅としパッドを電源パッドとして電位を与え
ることで、電圧降下が最大となるチップ中央部に直接電
位を与えることができ、配置配線に対してなんら制限を
加えずに電圧降下を補うことが可能となる。
列間に基本セル列方向に配線帯を配置し、この配線帯の
一端を金属配線層により構成された格子状電源の中央付
近で電源配線に接続し、他端を内部セル領域と入出力セ
ル領域との間で金属配線に接続し、さらに未使用パッド
に接続することによってチップ中央部の電圧降下を配置
配線効率を低下させることなく測定することが可能とな
る。またこの配線帯の幅を1グリッド分ではなく複数グ
リッド分の幅としパッドを電源パッドとして電位を与え
ることで、電圧降下が最大となるチップ中央部に直接電
位を与えることができ、配置配線に対してなんら制限を
加えずに電圧降下を補うことが可能となる。
【図1】 本発明によるゲートアレイ構造を有する、マ
スタースライス半導体装置の第1の実施例の基本セル列
のレイアウト図およびその断面図である。
スタースライス半導体装置の第1の実施例の基本セル列
のレイアウト図およびその断面図である。
【図2】 本発明による第1の実施例の配線レイアウト
図とその等価回路図である。
図とその等価回路図である。
【図3】 本発明によるゲートアレイ構造を有する、マ
スタースライス半導体装置の第2の実施例の基本セル列
のレイアウト図およびその断面図である。
スタースライス半導体装置の第2の実施例の基本セル列
のレイアウト図およびその断面図である。
【図4】 本発明による第2の実施例の電源配線のレイ
アウト図である。
アウト図である。
【図5】 本発明によるゲートアレイ構造を有する、マ
スタースライス半導体装置の第3の実施例のチップ全体
図である。
スタースライス半導体装置の第3の実施例のチップ全体
図である。
【図6】 本発明による第3の実施例の内部セル領域と
入出力セル領域の拡大図とチップ中央部の拡大図であ
る。
入出力セル領域の拡大図とチップ中央部の拡大図であ
る。
【図7】 従来のゲートアレイ構造を有する、マスター
スライス半導体装置の基本セル列のレイアウト図および
その断面図である。
スライス半導体装置の基本セル列のレイアウト図および
その断面図である。
【図8】 従来のゲートアレイ構造を有する、マスター
スライス半導体装置の電源配線のレイアウト図である。
スライス半導体装置の電源配線のレイアウト図である。
101,102:配線帯 103:P+型ストッパー 104:N型MISFETのゲート電極 105:N型MISFETのソース・ドレイン領域 106:P型MISFETのソース・ドレイン領域 107:P型MISFET形成領域 108:基板 201:主接地電源配線 202:主電源配線 203,209,211:第1金属配線層による配線 204,210,212:ゲート端子取り出し部あるい
はソース・ドレイン領域と第1金属配線層とを接続する
コンタクトホール 205:第1金属配線層と第2金属配線層とを接続する
コンタクトホール 206:第2金属配線層による配線 207,208:配線帯 301:配線帯 401:配線帯 402:配線帯と第1金属配線層とを接続するコンタク
トホール 403:P+型ストッパー 501:パッド 502:入出力セル領域 503:基本セル 504:基本セル列 505,506:配線帯 601:パッド 602:第1金属配線層による配線 603,604,605:配線帯と第一金属配線層とを
接続するコンタクトホール 606:第2金属配線層による補助電源配線 607:第2金属配線層による補助接地電源配線 608:第1金属配線層による主電源配線 609:第1金属配線層による主接地電源配線 801:第1金属配線層による主接地電源配線
はソース・ドレイン領域と第1金属配線層とを接続する
コンタクトホール 205:第1金属配線層と第2金属配線層とを接続する
コンタクトホール 206:第2金属配線層による配線 207,208:配線帯 301:配線帯 401:配線帯 402:配線帯と第1金属配線層とを接続するコンタク
トホール 403:P+型ストッパー 501:パッド 502:入出力セル領域 503:基本セル 504:基本セル列 505,506:配線帯 601:パッド 602:第1金属配線層による配線 603,604,605:配線帯と第一金属配線層とを
接続するコンタクトホール 606:第2金属配線層による補助電源配線 607:第2金属配線層による補助接地電源配線 608:第1金属配線層による主電源配線 609:第1金属配線層による主接地電源配線 801:第1金属配線層による主接地電源配線
Claims (6)
- 【請求項1】 入出力セルが複数個配列されて外部セル
領域をなし、基本セルが第1の方向に複数個配列されて
基本セル列をなし、前記基本セル列が前記第1の方向に
垂直な第2の方向に複数列配置されて内部セル領域をな
し、複数の前記基本セルと複数層からなる金属配線層に
よりマクロセルが構成されて論理をなすマスタースライ
ス半導体装置において、前記基本セルは、互いにソース
・ドレイン領域を共有する複数個の第1導電型の第1の
MIS電界効果トランジスタ(以下MISFET)群
と、互いにソース・ドレイン領域を共有する複数個の第
2導電型の第2のMISFET群とからなり、隣接する
前記基本セルの第1導電型のMISFET群との間には
第2導電型の不純物拡散領域が配置され、隣接する基本
セルの第2導電型のMISFET群との間には第1導電
型の不純物拡散領域が形成され、前記基本セル列は、間
隔をおいて、前記第1の不純物拡散領域の配置されるべ
き領域に前記第1のMISFET群のゲート電極と同一
層からなる第1の配線帯を配置し、間隔をおいて、前記
第2の不純物拡散領域の配置されるべき領域に前記第2
のMISFET群のゲート電極と同一層からなる第2の
配線帯を配置したことを特徴とするマスタースライス半
導体装置。 - 【請求項2】 入出力セルが複数個配列されて外部セル
領域をなし、基本セルが第1の方向に複数個配列されて
基本セル列をなし、前記基本セル列が前記第1の方向に
垂直な第2の方向に複数列配置されて内部セル領域をな
し、複数の前記基本セルと複数層からなる金属配線層に
よりマクロセルが構成されて論理をなすマスタースライ
ス半導体装置において、前記基本セルは、互いにソース
・ドレイン領域を共有する複数個の第1導電型の第1の
MISFET群と、互いにソース・ドレイン領域を共有
する複数個の第2導電型の第2のMISFET群とから
なり、隣接する前記基本セルの第1導電型のMISFE
T群との間には第2導電型の不純物拡散領域が配置さ
れ、隣接する基本セルの第2導電型のMISFET群と
の間には第1導電型の不純物拡散領域が形成され、前記
基本セル列は、間隔をおいて、前記第1の不純物拡散領
域の配置されるべき領域に前記第1のMISFET群の
ゲート電極と同一層からなる第1の配線帯を配置し、間
隔をおいて前記第2の不純物拡散領域の配置されるべき
領域に前記第2のMISFET群のゲート電極と同一層
からなる第2の配線帯を配置し、前記第1の配線帯と第
2の配線帯は前記第1あるいは第2のMISFET群の
ゲート電極と同一層で接続され、さらに隣接して配置さ
れる基本セル列の配線帯とも前記第1あるいは第2のM
ISFET群のゲート電極と同一層で接続されているこ
とを特徴とするマスタースライス半導体装置。 - 【請求項3】 請求項2記載のマスタースライス半導体
装置において前記配線帯上には金属配線による電源配線
が並設されていることを特徴とするマスタースライス半
導体装置。 - 【請求項4】 入出力セルが複数個配列されて外部セル
領域をなし、基本セルが第1の方向に複数個配列されて
基本セル列をなし、前記基本セル列が前記第1の方向に
垂直な第2の方向に複数列配置されて内部セル領域をな
し、複数の前記基本セルと複数層からなる金属配線層に
よりマクロセルが構成されて論理をなすマスタースライ
ス半導体装置において、前記第1の方向に第1金属配線
層により形成される第1の電位の主電源配線と第2の電
位の主電源配線とが配置され、前記第1の方向あるいは
第2の方向に配置された第2金属配線層以降の金属配線
層からなる第1の電位の補助電源配線と第2の電位の補
助電源配線とが配置され、前記第1の主電源配線と第1
の補助電源配線は交点においてコンタクトホールを介し
て互いに接続され、前記第2の主電源配線と第2の補助
電源配線は交点においてコンタクトホールを介して互い
に接続され、前記内部セル領域の中央付近に配置された
前記基本セル列間には、前記第1の方向に延長され、前
記基本セルを構成するMISFETのゲート電極と同一
層からなる配線帯が配置され、前記配線帯の一端は前記
基本セル領域外に第1の端子接続領域を有し、他端は前
記基本セル領域の中央部付近に第2の端子接続領域を有
することを特徴とするマスタースライス半導体装置。 - 【請求項5】請求項4記載のマスタースライス半導体装
置において、前記第2の端子接続領域はコンタクトホー
ルを介して前記第1あるいは第2の主電源配線と電気的
に接続されていることを特徴とするマスタースライス半
導体装置。 - 【請求項6】請求項4および請求項5記載のマスタース
ライス半導体装置において、前記第1の端子接続領域は
コンタクトホールを介して金属配線層によりパッドに電
気的に接続されていることを特徴とするマスタースライ
ス半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16785492A JPH0613589A (ja) | 1992-06-25 | 1992-06-25 | マスタースライス半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16785492A JPH0613589A (ja) | 1992-06-25 | 1992-06-25 | マスタースライス半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0613589A true JPH0613589A (ja) | 1994-01-21 |
Family
ID=15857325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16785492A Pending JPH0613589A (ja) | 1992-06-25 | 1992-06-25 | マスタースライス半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0613589A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5742099A (en) * | 1994-09-29 | 1998-04-21 | Intel Corporation | Power bus for an integrated circuit including end-to-end arranged segments providing power and ground |
US5814844A (en) * | 1995-09-28 | 1998-09-29 | Nippondenso Co., Ltd. | Gate array having highly flexible interconnection structure |
JP2002350809A (ja) * | 2001-05-30 | 2002-12-04 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
US6800883B2 (en) | 2000-09-21 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | CMOS basic cell and method for fabricating semiconductor integrated circuit using the same |
-
1992
- 1992-06-25 JP JP16785492A patent/JPH0613589A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5742099A (en) * | 1994-09-29 | 1998-04-21 | Intel Corporation | Power bus for an integrated circuit including end-to-end arranged segments providing power and ground |
US5814844A (en) * | 1995-09-28 | 1998-09-29 | Nippondenso Co., Ltd. | Gate array having highly flexible interconnection structure |
US6800883B2 (en) | 2000-09-21 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | CMOS basic cell and method for fabricating semiconductor integrated circuit using the same |
JP2002350809A (ja) * | 2001-05-30 | 2002-12-04 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
JP4737870B2 (ja) * | 2001-05-30 | 2011-08-03 | 東芝モバイルディスプレイ株式会社 | 液晶表示装置 |
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